キャパシタ内蔵基板及びその製造方法
【課題】キャパシタの静電容量が大きくなる場合であっても所望の高周波特性が得られると共に、キャパシタが簡易な電極構造で回路基板に内蔵されるキャパシタ内蔵基板を提供する。
【解決手段】下部共通電極12と、下部共通電極12の上に相互に分離されて形成され、下部共通電極12と電気的に結合する複数の誘電体部14と、複数の誘電体部14の間及び横領域に形成された絶縁層16と、誘電体部14及び絶縁層16の上に形成され、複数の誘電体部14に電気的に結合する上部共通電極18とにより構成されるキャパシタCを含む。
【解決手段】下部共通電極12と、下部共通電極12の上に相互に分離されて形成され、下部共通電極12と電気的に結合する複数の誘電体部14と、複数の誘電体部14の間及び横領域に形成された絶縁層16と、誘電体部14及び絶縁層16の上に形成され、複数の誘電体部14に電気的に結合する上部共通電極18とにより構成されるキャパシタCを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はキャパシタ内蔵基板及びその製造方法に係り、さらに詳しくは、高速動作する電子部品が実装される回路基板に配設され、電源電圧を安定させると共に、高周波ノイズを低減させるデカップリングキャパシタの技術に適用できるキャパシタ内蔵基板及びその製造方法に関する。
【背景技術】
【0002】
近年、マイクロプロセッサをはじめとするデジタルLSIは、演算速度の高速化及び低消費電力化による電源電圧の低減が進められている。このようなデジタルLSIでは、LSIのインピーダンスが急激に変動したときなどにLSIの電源電圧が不安定になりやすい。また、高速動作デジタルLSIでは、さらなる高周波(GHz帯)領域での安定した動作が要求されており、高周波ノイズによるLSIの誤動作防止が必要となる。
【0003】
このため、電源電圧を安定させ、かつ高周波ノイズを低減させる目的で、回路基板におけるLSIの電源ラインとグランドラインとの間にデカップリングキャパシタが配置される。
【0004】
デカップリングキャパシタの特性としては、高周波帯域でインピーダンスが十分に低いことが望まれる。特許文献1には、静電容量が相互に異なる複数のキャパシタを1チップ化して構成することにより、広帯域の周波数でインピーダンスを低減することが記載されている。また、特許文献2には、隣合う電極端子の極性(+,−)が交互に並ぶように電極を分割して1つのキャパシタを構成することにより、インダクタンスを低減して高周波特性を改善することが記載されている。
【0005】
また、特許文献3には、垂直方向に並行して配置される電源ラインとグランドラインの間に誘電体が配置された構造のキャパシタ部分を水平方向に複数並べて配置することにより、キャパシタの静電容量を大きくし、かつインピーダンスを低減することが記載されている。
【特許文献1】特開2005−191266号公報
【特許文献2】特開2005−72311号公報
【特許文献3】特開2005−129649号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
近年、デカップリングキャパシタの静電容量の大容量化が求められている。大容量のキャパシタを1つのブロック(下部電極/誘電体/上部電極)で構成する場合、比較的大きなESL(等価直列インダクタンス)をもつため共振周波数が低くなり、所望の高周波特性が得られないことが多い。このような課題に対しても上記した引用文献1のように1つのキャパシタを複数のキャパシタに分割して構成することが有効である。
【0007】
しかしながら、1つのキャパシタを複数のキャパシタから構成する場合、個々のキャパシタごとに電極が設けられていることから、複数のキャパシタを並列に接続するためにはキャパシタが内蔵される回路基板の上方に層間絶縁層を介して共通電極を再配線する必要がある。このため、キャパシタを回路基板に内蔵して形成する際に、配線の引き回しが必要になって実装面積が大きくなると共に、回路基板内での配線レイアウトが制限される問題がある。
【0008】
本発明は以上の課題を鑑みて創作されたものであり、キャパシタの静電容量が大きくなる場合であっても所望の高周波特性が得られると共に、キャパシタが簡易な電極構造で回路基板に内蔵されるキャパシタ内蔵基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記課題を解決するため、本発明はキャパシタ内蔵基板に係り、下部共通電極と、前記下部共通電極の上に相互に分離されて形成され、前記下部共通電極と電気的に結合する複数の誘電体部と、前記複数の誘電体部の間及び横領域に形成された絶縁層と、前記誘電体部及び前記絶縁層の上に形成され、前記複数の誘電体部に電気的に結合する上部共通電極とにより構成されるキャパシタを含むことを特徴とする。
【0010】
本発明のキャパシタ内蔵基板のキャパシタでは、下部共通電極の上に相互に分離された複数の誘電体部が形成され、誘電体部の間及び横領域には絶縁層が形成され、さらに誘電体部及び絶縁層の上に上部共通電極が設けられている。
【0011】
このように、複数の誘電体部が下部共通電極と上部共通電極とによって挟まれて配置され、これによって複数のキャパシタ部分が電気的に並列に接続されて1つのキャパシタが構成されている。
【0012】
誘電体部が誘電体層のパターンから形成される場合は、下部共通電極及び上部共通電極と誘電体部とが直接接触して電気的に結合される。あるいは、誘電体部が一対の電極を備えたキャパシタ部品の誘電体部から構成されるようにしてもよい。この態様の場合、複数のキャパシタ部品が下部共通電極及び前記上部共通電極に直接接触してそれらの間に配置され、下部共通電極及び上部共通電極は、キャパシタ部品の電極を介して誘電体部に電気的に結合される。
【0013】
以上のように、本発明では、分割された複数の誘電体部(誘電体層のパターン又はキャパシタ部品)を下部共通電極と上部共通電極とで直接挟んで配置するようにしている。このため、従来技術と違って、個々に電極を備えた複数のキャパシタを形成した後にそれらの各電極を層間絶縁層を介して上方に形成される共通電極に再配線して接続する必要がない。従って、回路基板にキャパシタを内蔵する際に、余分な配線の引き回しを必要としないので、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
【0014】
また、一つのキャパシタを静電容量の小さなキャパシタ部分に分割してそれらを並列に接続して構成するので、比較的大きな静電容量(例えば9pF程度)のキャパシタとして使用する場合であっても、同じ静電容量の分割なしのキャパシタと比べて、共振周波数を高くすることができると共に、インピーダンスを低減することができる。
【発明の効果】
【0015】
以上説明したように、本発明のキャパシタ内蔵基板では、キャパシタが簡易な電極構造で基板に内蔵されると共に、キャパシタの高周波特性を向上させることができる。
【発明を実施するための最良の形態】
【0016】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【0017】
(第1の実施の形態)
図1〜図3は本発明の第1実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)、図4は同じくキャパシタ内蔵基板を示す断面図である。
【0018】
図1(a)に示すように、まず、基板10の上にキャパシタ用の下部共通電極12を形成する。本実施形態に係るキャパシタは、多層回路基板のいずれかの層に設けられて内蔵されるものであり、基板10は例えば多層回路基板の絶縁層に相当する。また、下部電極12の下方の絶縁層に配線層が設けられている場合もある。
【0019】
下部共通電極12の材料としては、銅(Cu)、タンタル(Ta)、クロム(Cr)、プラチナ(Pt)、金(Au)、タングステン(W)、ルテニウム(Ru)、又はニッケル(Ni)などが使用され、下部共通電極12は単層金属層であってもよいし、それらの金属材料の組み合わせからなる積層金属層であってもよい。また、下部共通電極12は基板10上の全面に設けてもよいし、パターン化して形成してもよい。
【0020】
その後に、図1(b)に示すように、下部共通電極12の上に誘電体層14aを形成する。誘電体層14aとしては、BST(Ba,Sr)TiO3)、STO(SrTiO3)、PZT(Pb(Zr,Ti)O3)、BTO(BaTiO3)、AlOx(アルミナ)、SiOx(酸化シリコン)、NbOx(酸化ニオブ)、又はTiOx(酸化チタン)などの金属酸化物層、もしくはそれらの金属酸化物のフィラーを含有する樹脂などが使用される。これらの誘電体層14aは、スパッタ法、MOCVD(有機金属CVD)法、ゾル・ゲル法などによって成膜される。あるいは、タンタル層を成膜した後に、その表面を陽極酸化して得られるタンタル酸化層を誘電体層14aとして利用してもよい。
【0021】
次いで、図1(c)に示すように、誘電体層14aをパターニングするためのレジスト膜15を形成した後に、そのレジスト膜15をマスクにして誘電体層14aをエッチングしてパターン化する。その後に、レジスト膜15が除去される。これにより、図2(a)に示すように、1つのキャパシタが構成される領域Aにキャパシタ用の複数の誘電体部14が相互に分離された状態で形成される。図2(a)の平面図に示すように、本実施形態では、1つのキャパシタの誘電体を9つの誘電体部14に分割して構成する形態を例示しているが、n個(nは2以上の整数)の誘電体部14が相互に分離されて形成されるようにしてもよい。
【0022】
下部共通電極12は、複数の誘電体部14の各下面に接触して電気的に結合するキャパシタの共通電極となる。
【0023】
次いで、図2(b)に示すように、複数の誘電体部14を被覆するエポキシ樹脂などからなる第1絶縁層16を形成する。さらに、図3(a)に示すように、第1絶縁層16を複数の誘電体部14の各上面が露出するまで研磨して複数の誘電体部14の間及び横領域に第1絶縁層16を残す。これにより、複数の誘電体部14がそれらの上面が露出した状態で第1絶縁層16に埋設されて、誘電体部14の段差が平坦化される。
【0024】
続いて、図3(b)に示すように、誘電体部14及び第1絶縁層16の上に金属層を形成した後に、フォトリソグラフィ及びエッチングで金属層をパターニングすることにより、キャパシタ用の上部共通電極18を形成する。上部共通電極18は、複数の誘電体部14の各上面に接触して電気的に結合するキャパシタ用の共通電極となる。上部共通電極18の金属材料としては、前述した下部共通電極12と同様なものが使用される。
【0025】
次いで、図3(d)に示すように、上部共通電極18を被覆するエポキシ樹脂などからなる第2絶縁層20(上側絶縁層)を形成する。さらに、第2絶縁層20をレーザなどで加工することにより、上部共通電極18に到達する深さのビアホール20xを形成する。
【0026】
続いて、図4に示すように、セミアディティブ法などによりビアホール20xを介して上部共通電極18に電気接続される引出し配線層22を第2絶縁層20の上に形成する。
【0027】
以上により、第1実施形態のキャパシタCを含むキャパシタ内蔵基板1が得られる。
【0028】
図4に示すように、本実施形態のキャパシタ内蔵基板1では、基板10(多層回路基板の絶縁層など)の上に下部共通電極12が形成され、その上にパターン状の複数の誘電体部14が相互に分離した状態で形成されている。複数の誘電体部14の間及び横領域には第1絶縁層16が形成されており、複数の誘電体部14が第1絶縁層16に埋設されている。さらに、誘電体部14及び第1絶縁層16の上に複数の誘電体部14の各上面に接触して形成された上部共通電極18が形成されている。
【0029】
このようにして、下部共通電極12、複数の誘電体部14及び上部共通電極18により1つのキャパシタCが構成されている。さらに詳しくは、複数の誘電体部14の下面及び上面に下部共通電極12及び上部共通電極18がそれぞれ接触して形成され、これによって複数のキャパシタ部分Cxが構成されている。そして、複数のキャパシタ部分Cxが電気的に並列に接続されてキャパシタCが構成されている。
【0030】
また、キャパシタCの上には、上部共通電極18上にビアホール20xが設けられた第2絶縁層20が形成されている。さらに、ビアホール20xを介して上部共通電極18に電気接続される引出し配線層22が第2絶縁層20の上に形成されている。
【0031】
本実施形態のキャパシタCでは、分割された複数の誘電体部14が下部共通電極12と上部共通電極18とによって直接挟まれて構成されている。このため、従来技術と違って、個々に電極を備えた複数のキャパシタを形成した後にそれらの各電極を層間絶縁層を介して上方に形成される共通電極に再配線して接続する必要がない。従って、複数のキャパシタ部分Cxから構成されるキャパシタCを基板10に内蔵する際に、余分な配線の引き回しを必要としないので、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
【0032】
本実施形態では、下部共通電極12は半導体素子などが実装される回路基板のグランドラインとして機能し、上部共通電極18はその電源ラインとして機能する。そして、キャパシタCは電源ラインとクランドラインとの間に設けられてデカップリングキャパシタとなる。図4のキャパシタ内蔵基板1では、キャパシタが内蔵された多層回路基板のキャパシタ内蔵部のみが示されており、信号ラインは省略されている。また、キャパシタCが多層回路基板の高周波信号ラインに挿設される場合もある。
【0033】
あるいは、本実施形態のキャパシタ内蔵基板1をキャパシタ部品として単体で使用することも可能である。
【0034】
図5には本実施形態の変形例のキャパシタ内蔵基板1aが示されている。図5に示すように、下部共通電極12を引出し配線層22に接続する必要がある場合は、第1、第2絶縁層16,20に下部共通電極12に到達する深さのビアホール20yを形成し、そのビアホール20yを介して下部共通電極12が引出し配線層22に接続されるようにしてもよい。
【0035】
図6は本実施形態のキャパシタの高周波帯域における反射特性(S11)をシュミュレーションしたものである。太線で示されているものが静電容量が1pFのキャパシタを9つ並列接続して構成された本実施形態のキャパシタ(静電容量:1×9pF)のS11特性であり、破線で示されているものが分割なしのキャパシタ(静電容量:9pF)のS11特性であり、細線で示されるものが分割なしのキャパシタ(静電容量:1pF)のS11特性である。
【0036】
図6に示すように、分割なしのキャパシタ(静電容量:9pF)の共振周波数は2.3GHz程度であるが、本実施形態のキャパシタ(静電容量:1×9pF)では共振周波数が7GHz程度と高くなっており、静電容量が小さい1pFのキャパシタと同程度の共振周波数が得られる。このように、本実施形態のキャパシタでは、静電容量が比較的大きなキャパシタ(9pF程度)として使用する場合であっても、静電容量の小さな複数のキャパシタを並列に接続して構成するので、静電容量が同じで分割なしのキャパシタに比べて共振周波数を高くすることができる。
【0037】
また、本実施形態のキャパシタのS11の値は、分割なしのキャパシタ(静電容量:9pF及び1pF)よりも低くなっており、インピーダンスの低減に有効であることが分る。
【0038】
以上のように、本実施形態のキャパシタでは、静電容量が比較的大きなキャパシタとして使用する場合であっても、共振周波数を高くすることができ、かつインピーダンスを低減させることができる。これにより、高速動作する電子部品(半導体素子)に対してデカップリングキャパシタとして十分な性能を奏するようになる。
【0039】
(第2の実施の形態)
図7は本発明の第2実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)、図8は同じくキャパシタ内蔵基板を示す断面図である。第2実施形態の特徴は、第1実施形態と同様な技術思想に基づいて複数のキャパシタ部品により一つのキャパシタを構成することにある。第1実施形態と同一要素には同一符号を付してその詳しい説明は省略する。
【0040】
図7(a)に示すように、まず、基板10上に形成された下部共通電極12の上に複数のキャパシタ部品Cyを実装する。キャパシタ部品Cyは、立体状の誘電体部34とその上面及び下面に形成されて誘電体部34を挟む第1電極32及び第2電極36(一対の電極)によって構成されている。そして、第1、第2電極32,36が縦方向に並ぶようにしてキャパシタ部品Cyの第1電極32が下部共通電極12の上に導電性接着剤(不図示)によって固着される。これにより、下部共通電極12は、各キャパシタ部品Cyの第1電極32を介して複数の誘電体部34に電気的に結合される。
【0041】
図6(a)の平面図には、第1実施形態と同様に1つのキャパシタが構成される領域Aに9つのキャパシタ部品Cyが配置された例が示されている。
【0042】
次いで、図7(b)に示すように、第1実施形態と同様な方法により、複数のキャパシタ部品Cyの間及び横領域を第1絶縁層16で埋め込んだ後に、複数のキャパシタ部品Cyの各第2電極36に接続される上部共通電極18をキャパシタ部品Cy及び第1絶縁層16の上に形成する。これにより、上部共通電極18は、各キャパシタ部品Cyの第2電極36を介して複数の誘電体部34に電気的に結合される。
【0043】
その後に、図8に示すように、第1実施形態と同様に、上部共通電極18を被覆する第2絶縁層20が形成された後に、上部共通電極18上の第2絶縁層20の部分にビアホール20xが形成される。さらに、ビアホール20xを介して上部共通電極18に電気接続される引出し配線層22が第2絶縁層20上に形成される。
【0044】
以上により、第2実施形態のキャパシタ内蔵基板1bが得られる。第2実施形態では、誘電体部34の下面及び上面に第1、第2電極32,36がそれぞれ形成された構造の複数のキャパシタ部品Cyが下部共通電極12と上部共通電極18とによって直接挟まれて構成される。そして、下部共通電極12は各キャパシタ部品Cyの第1電極32を介して複数の誘電体部34に電気的に結合され、上部共通電極18は各キャパシタ部品Cyの第2電極36を介して複数の誘電体部34に電気的に結合されている。このようにして、複数のキャパシタ部品Cyが電気的に並列に接続されて本実施形態のキャパシタCが構成されている。
【0045】
第2実施形態においても、第1実施形態と同様な理由により、複数のキャパシタ部品Cyから構成されるキャパシタCを基板10上に内蔵する際に、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
【0046】
なお、第2実施形態においても、第1実施形態の変形例のように、下部共通電極12がビアホールを介して引出し配線層22に接続されるようにしてもよい。
【0047】
(第3の実施の形態)
図9は本発明の第3実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)、図10は同じくキャパシタ内蔵基板を示す断面図である。第3実施形態の特徴は、第2実施形態のキャパシタ部品と構造が異なる点にあるので、第1、第2実施形態と同一要素には同一符号を付してその詳しい説明を省略する。
【0048】
第3実施形態では、図9(a)に示すように、まず、基板10上に形成された下部共通電極12の上に複数のキャパシタ部品Czを実装する。第3実施形態のキャパシタ部品Czは、立体状の誘電体部34と、その一側面の下部に設けられた第1電極33と、その対向側面の上部に設けられた第2電極37とにより構成されている。
【0049】
そして、キャパシタ部品Czの第1、第2電極33,37が横方向に並んで第1電極33が下部共通電極12に電気接続されるように、導電性接着剤(不図示)によって複数のキャパシタ部品Czを下部共通電極12上に固着する。このとき、複数のキャパシタ部品Czは、それらの第1電極33同士、及び第2電極37同士が対向するように配置される。これにより、下部共通電極12は、各キャパシタ部品Czの第1電極33を介して複数の誘電体部34に電気的に結合される。
【0050】
図9(a)の平面図には、第1実施形態と同様に、1つのキャパシタが構成される領域Aに9つのキャパシタ部品Czが配置された例が示されている。
【0051】
次いで、図9(b)に示すように、第1実施形態と同様な方法により、キャパシタ部品Czの間及び横領域を第1絶縁層16で埋め込んだ後に、キャパシタ部品Czの第2電極37に接続される上部共通電極18をキャパシタ部品Cz及び第1絶縁層16の上に形成する。これにより、上部共通電極18は、各キャパシタ部品Czの第2電極37を介して複数の誘電体部34に電気的に結合される。
【0052】
さらに、図10に示すように、第1実施形態と同様に、上部共通電極18を被覆する第2絶縁層20が形成された後に、上部共通電極18上の第2絶縁層20の部分にビアホール20xが形成される。さらに、ビアホール20xを介して上部共通電極18に電気接続される引出し配線層22が第2絶縁層20上に形成される。
【0053】
以上により、第3実施形態のキャパシタ内蔵基板1cが得られる。第3実施形態では、誘電体部34と、その一側面の下部に設けられた第1電極33と、その対向側面の上部に設けられた第2電極37とにより構成される複数のキャパシタ部品Czが、下部共通電極12と上部共通電極16とによって直接挟まれて構成される。そして、下部共通電極12は各キャパシタ部品Czの第1電極33を介して複数の誘電体部34に電気的に結合され、上部共通電極18は各キャパシタ部品Czの第2電極37を介して複数の誘電体部34に電気的に結合されている。
【0054】
このようにして、複数のキャパシタ部品Czが電気的に並列に接続されて本実施形態のキャパシタCが構成されている。
【0055】
第3実施形態においても、第1実施形態と同様な理由により、複数のキャパシタ部品Czから構成されるキャパシタCを基板10上に内蔵する際に、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
【0056】
図11には第3実施形態の変形例のキャパシタ内蔵基板1dが示されている。図11に示すように、図9(a)の平面図の複数のキャパシタ部品Czにおいて、横方向で隣り合うキャパシタ部品Czの対向する第1電極33同士及び第2電極37同士が接触して電気接続されたものを使用してもよい。
【0057】
なお、第3実施形態においても、第1実施形態の変形例のように、下部共通電極12がビアホールを介して引出し配線層22に接続されるようにしてもよい。
【0058】
また、本発明では、第2、第3実施形態で例示したキャパシタ部品の他に、積層キャパシタなどの各種のキャパシタ部品を使用することができる。下部共通電極及び上部共通電極がキャパシタ部品の電極を介してその誘電体部に電気的に結合されるものであればよい。
【図面の簡単な説明】
【0059】
【図1】図1(a)〜(c)は本発明の第1実施形態のキャパシタ内蔵基板の製造方法を示す断面図(その1)である。
【図2】図2(a)及び(b)は本発明の第1実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)(その2)である。なお、図2(a)において断面図は平面図のI−Iに沿った断面に相当する。
【図3】図3(a)〜(d)は本発明の第1実施形態のキャパシタ内蔵基板の製造方法を示す断面図(その3)である。
【図4】図4は本発明の第1実施形態のキャパシタ内蔵基板を示す断面図である。
【図5】図5は本発明の第1実施形態の変形例のキャパシタ内蔵基板を示す断面図である。
【図6】図6は本発明の実施形態のキャパシタの高周波帯域における反射特性(S11)をシュミュレーションしたものである。
【図7】図7(a)及び(b)は本発明の第2実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)である。なお、図7(a)において断面図は平面図のII−IIに沿った断面に相当する。
【図8】図8は本発明の第2実施形態のキャパシタ内蔵基板を示す断面図である。
【図9】図9(a)及び(b)は本発明の第3実施形態のキャパシタ内蔵基板を示す断面図(一部平面図)である。なお、図9(a)において断面図は平面図のIII−IIIに沿った断面に相当する。
【図10】図10は本発明の第3実施形態のキャパシタ内蔵基板を示す断面図である。
【図11】図11は本発明の第3実施形態の変形例のキャパシタ内蔵基板を示す断面図である。
【符号の説明】
【0060】
1〜1d…キャパシタ内蔵基板、10…基板、12…下部共通電極、14a…誘電体層、14,34…誘電体部、15…レジスト膜、16…第1絶縁層、18…上部共通電極、20…第2絶縁層、20x,20y…ビアホール、22…引出し配線層、32,33…第1電極、36,37…第2電極、C…キャパシタ、Cx…キャパシタ部分、Cy,Cz…キャパシタ部品。
【技術分野】
【0001】
本発明はキャパシタ内蔵基板及びその製造方法に係り、さらに詳しくは、高速動作する電子部品が実装される回路基板に配設され、電源電圧を安定させると共に、高周波ノイズを低減させるデカップリングキャパシタの技術に適用できるキャパシタ内蔵基板及びその製造方法に関する。
【背景技術】
【0002】
近年、マイクロプロセッサをはじめとするデジタルLSIは、演算速度の高速化及び低消費電力化による電源電圧の低減が進められている。このようなデジタルLSIでは、LSIのインピーダンスが急激に変動したときなどにLSIの電源電圧が不安定になりやすい。また、高速動作デジタルLSIでは、さらなる高周波(GHz帯)領域での安定した動作が要求されており、高周波ノイズによるLSIの誤動作防止が必要となる。
【0003】
このため、電源電圧を安定させ、かつ高周波ノイズを低減させる目的で、回路基板におけるLSIの電源ラインとグランドラインとの間にデカップリングキャパシタが配置される。
【0004】
デカップリングキャパシタの特性としては、高周波帯域でインピーダンスが十分に低いことが望まれる。特許文献1には、静電容量が相互に異なる複数のキャパシタを1チップ化して構成することにより、広帯域の周波数でインピーダンスを低減することが記載されている。また、特許文献2には、隣合う電極端子の極性(+,−)が交互に並ぶように電極を分割して1つのキャパシタを構成することにより、インダクタンスを低減して高周波特性を改善することが記載されている。
【0005】
また、特許文献3には、垂直方向に並行して配置される電源ラインとグランドラインの間に誘電体が配置された構造のキャパシタ部分を水平方向に複数並べて配置することにより、キャパシタの静電容量を大きくし、かつインピーダンスを低減することが記載されている。
【特許文献1】特開2005−191266号公報
【特許文献2】特開2005−72311号公報
【特許文献3】特開2005−129649号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
近年、デカップリングキャパシタの静電容量の大容量化が求められている。大容量のキャパシタを1つのブロック(下部電極/誘電体/上部電極)で構成する場合、比較的大きなESL(等価直列インダクタンス)をもつため共振周波数が低くなり、所望の高周波特性が得られないことが多い。このような課題に対しても上記した引用文献1のように1つのキャパシタを複数のキャパシタに分割して構成することが有効である。
【0007】
しかしながら、1つのキャパシタを複数のキャパシタから構成する場合、個々のキャパシタごとに電極が設けられていることから、複数のキャパシタを並列に接続するためにはキャパシタが内蔵される回路基板の上方に層間絶縁層を介して共通電極を再配線する必要がある。このため、キャパシタを回路基板に内蔵して形成する際に、配線の引き回しが必要になって実装面積が大きくなると共に、回路基板内での配線レイアウトが制限される問題がある。
【0008】
本発明は以上の課題を鑑みて創作されたものであり、キャパシタの静電容量が大きくなる場合であっても所望の高周波特性が得られると共に、キャパシタが簡易な電極構造で回路基板に内蔵されるキャパシタ内蔵基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記課題を解決するため、本発明はキャパシタ内蔵基板に係り、下部共通電極と、前記下部共通電極の上に相互に分離されて形成され、前記下部共通電極と電気的に結合する複数の誘電体部と、前記複数の誘電体部の間及び横領域に形成された絶縁層と、前記誘電体部及び前記絶縁層の上に形成され、前記複数の誘電体部に電気的に結合する上部共通電極とにより構成されるキャパシタを含むことを特徴とする。
【0010】
本発明のキャパシタ内蔵基板のキャパシタでは、下部共通電極の上に相互に分離された複数の誘電体部が形成され、誘電体部の間及び横領域には絶縁層が形成され、さらに誘電体部及び絶縁層の上に上部共通電極が設けられている。
【0011】
このように、複数の誘電体部が下部共通電極と上部共通電極とによって挟まれて配置され、これによって複数のキャパシタ部分が電気的に並列に接続されて1つのキャパシタが構成されている。
【0012】
誘電体部が誘電体層のパターンから形成される場合は、下部共通電極及び上部共通電極と誘電体部とが直接接触して電気的に結合される。あるいは、誘電体部が一対の電極を備えたキャパシタ部品の誘電体部から構成されるようにしてもよい。この態様の場合、複数のキャパシタ部品が下部共通電極及び前記上部共通電極に直接接触してそれらの間に配置され、下部共通電極及び上部共通電極は、キャパシタ部品の電極を介して誘電体部に電気的に結合される。
【0013】
以上のように、本発明では、分割された複数の誘電体部(誘電体層のパターン又はキャパシタ部品)を下部共通電極と上部共通電極とで直接挟んで配置するようにしている。このため、従来技術と違って、個々に電極を備えた複数のキャパシタを形成した後にそれらの各電極を層間絶縁層を介して上方に形成される共通電極に再配線して接続する必要がない。従って、回路基板にキャパシタを内蔵する際に、余分な配線の引き回しを必要としないので、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
【0014】
また、一つのキャパシタを静電容量の小さなキャパシタ部分に分割してそれらを並列に接続して構成するので、比較的大きな静電容量(例えば9pF程度)のキャパシタとして使用する場合であっても、同じ静電容量の分割なしのキャパシタと比べて、共振周波数を高くすることができると共に、インピーダンスを低減することができる。
【発明の効果】
【0015】
以上説明したように、本発明のキャパシタ内蔵基板では、キャパシタが簡易な電極構造で基板に内蔵されると共に、キャパシタの高周波特性を向上させることができる。
【発明を実施するための最良の形態】
【0016】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【0017】
(第1の実施の形態)
図1〜図3は本発明の第1実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)、図4は同じくキャパシタ内蔵基板を示す断面図である。
【0018】
図1(a)に示すように、まず、基板10の上にキャパシタ用の下部共通電極12を形成する。本実施形態に係るキャパシタは、多層回路基板のいずれかの層に設けられて内蔵されるものであり、基板10は例えば多層回路基板の絶縁層に相当する。また、下部電極12の下方の絶縁層に配線層が設けられている場合もある。
【0019】
下部共通電極12の材料としては、銅(Cu)、タンタル(Ta)、クロム(Cr)、プラチナ(Pt)、金(Au)、タングステン(W)、ルテニウム(Ru)、又はニッケル(Ni)などが使用され、下部共通電極12は単層金属層であってもよいし、それらの金属材料の組み合わせからなる積層金属層であってもよい。また、下部共通電極12は基板10上の全面に設けてもよいし、パターン化して形成してもよい。
【0020】
その後に、図1(b)に示すように、下部共通電極12の上に誘電体層14aを形成する。誘電体層14aとしては、BST(Ba,Sr)TiO3)、STO(SrTiO3)、PZT(Pb(Zr,Ti)O3)、BTO(BaTiO3)、AlOx(アルミナ)、SiOx(酸化シリコン)、NbOx(酸化ニオブ)、又はTiOx(酸化チタン)などの金属酸化物層、もしくはそれらの金属酸化物のフィラーを含有する樹脂などが使用される。これらの誘電体層14aは、スパッタ法、MOCVD(有機金属CVD)法、ゾル・ゲル法などによって成膜される。あるいは、タンタル層を成膜した後に、その表面を陽極酸化して得られるタンタル酸化層を誘電体層14aとして利用してもよい。
【0021】
次いで、図1(c)に示すように、誘電体層14aをパターニングするためのレジスト膜15を形成した後に、そのレジスト膜15をマスクにして誘電体層14aをエッチングしてパターン化する。その後に、レジスト膜15が除去される。これにより、図2(a)に示すように、1つのキャパシタが構成される領域Aにキャパシタ用の複数の誘電体部14が相互に分離された状態で形成される。図2(a)の平面図に示すように、本実施形態では、1つのキャパシタの誘電体を9つの誘電体部14に分割して構成する形態を例示しているが、n個(nは2以上の整数)の誘電体部14が相互に分離されて形成されるようにしてもよい。
【0022】
下部共通電極12は、複数の誘電体部14の各下面に接触して電気的に結合するキャパシタの共通電極となる。
【0023】
次いで、図2(b)に示すように、複数の誘電体部14を被覆するエポキシ樹脂などからなる第1絶縁層16を形成する。さらに、図3(a)に示すように、第1絶縁層16を複数の誘電体部14の各上面が露出するまで研磨して複数の誘電体部14の間及び横領域に第1絶縁層16を残す。これにより、複数の誘電体部14がそれらの上面が露出した状態で第1絶縁層16に埋設されて、誘電体部14の段差が平坦化される。
【0024】
続いて、図3(b)に示すように、誘電体部14及び第1絶縁層16の上に金属層を形成した後に、フォトリソグラフィ及びエッチングで金属層をパターニングすることにより、キャパシタ用の上部共通電極18を形成する。上部共通電極18は、複数の誘電体部14の各上面に接触して電気的に結合するキャパシタ用の共通電極となる。上部共通電極18の金属材料としては、前述した下部共通電極12と同様なものが使用される。
【0025】
次いで、図3(d)に示すように、上部共通電極18を被覆するエポキシ樹脂などからなる第2絶縁層20(上側絶縁層)を形成する。さらに、第2絶縁層20をレーザなどで加工することにより、上部共通電極18に到達する深さのビアホール20xを形成する。
【0026】
続いて、図4に示すように、セミアディティブ法などによりビアホール20xを介して上部共通電極18に電気接続される引出し配線層22を第2絶縁層20の上に形成する。
【0027】
以上により、第1実施形態のキャパシタCを含むキャパシタ内蔵基板1が得られる。
【0028】
図4に示すように、本実施形態のキャパシタ内蔵基板1では、基板10(多層回路基板の絶縁層など)の上に下部共通電極12が形成され、その上にパターン状の複数の誘電体部14が相互に分離した状態で形成されている。複数の誘電体部14の間及び横領域には第1絶縁層16が形成されており、複数の誘電体部14が第1絶縁層16に埋設されている。さらに、誘電体部14及び第1絶縁層16の上に複数の誘電体部14の各上面に接触して形成された上部共通電極18が形成されている。
【0029】
このようにして、下部共通電極12、複数の誘電体部14及び上部共通電極18により1つのキャパシタCが構成されている。さらに詳しくは、複数の誘電体部14の下面及び上面に下部共通電極12及び上部共通電極18がそれぞれ接触して形成され、これによって複数のキャパシタ部分Cxが構成されている。そして、複数のキャパシタ部分Cxが電気的に並列に接続されてキャパシタCが構成されている。
【0030】
また、キャパシタCの上には、上部共通電極18上にビアホール20xが設けられた第2絶縁層20が形成されている。さらに、ビアホール20xを介して上部共通電極18に電気接続される引出し配線層22が第2絶縁層20の上に形成されている。
【0031】
本実施形態のキャパシタCでは、分割された複数の誘電体部14が下部共通電極12と上部共通電極18とによって直接挟まれて構成されている。このため、従来技術と違って、個々に電極を備えた複数のキャパシタを形成した後にそれらの各電極を層間絶縁層を介して上方に形成される共通電極に再配線して接続する必要がない。従って、複数のキャパシタ部分Cxから構成されるキャパシタCを基板10に内蔵する際に、余分な配線の引き回しを必要としないので、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
【0032】
本実施形態では、下部共通電極12は半導体素子などが実装される回路基板のグランドラインとして機能し、上部共通電極18はその電源ラインとして機能する。そして、キャパシタCは電源ラインとクランドラインとの間に設けられてデカップリングキャパシタとなる。図4のキャパシタ内蔵基板1では、キャパシタが内蔵された多層回路基板のキャパシタ内蔵部のみが示されており、信号ラインは省略されている。また、キャパシタCが多層回路基板の高周波信号ラインに挿設される場合もある。
【0033】
あるいは、本実施形態のキャパシタ内蔵基板1をキャパシタ部品として単体で使用することも可能である。
【0034】
図5には本実施形態の変形例のキャパシタ内蔵基板1aが示されている。図5に示すように、下部共通電極12を引出し配線層22に接続する必要がある場合は、第1、第2絶縁層16,20に下部共通電極12に到達する深さのビアホール20yを形成し、そのビアホール20yを介して下部共通電極12が引出し配線層22に接続されるようにしてもよい。
【0035】
図6は本実施形態のキャパシタの高周波帯域における反射特性(S11)をシュミュレーションしたものである。太線で示されているものが静電容量が1pFのキャパシタを9つ並列接続して構成された本実施形態のキャパシタ(静電容量:1×9pF)のS11特性であり、破線で示されているものが分割なしのキャパシタ(静電容量:9pF)のS11特性であり、細線で示されるものが分割なしのキャパシタ(静電容量:1pF)のS11特性である。
【0036】
図6に示すように、分割なしのキャパシタ(静電容量:9pF)の共振周波数は2.3GHz程度であるが、本実施形態のキャパシタ(静電容量:1×9pF)では共振周波数が7GHz程度と高くなっており、静電容量が小さい1pFのキャパシタと同程度の共振周波数が得られる。このように、本実施形態のキャパシタでは、静電容量が比較的大きなキャパシタ(9pF程度)として使用する場合であっても、静電容量の小さな複数のキャパシタを並列に接続して構成するので、静電容量が同じで分割なしのキャパシタに比べて共振周波数を高くすることができる。
【0037】
また、本実施形態のキャパシタのS11の値は、分割なしのキャパシタ(静電容量:9pF及び1pF)よりも低くなっており、インピーダンスの低減に有効であることが分る。
【0038】
以上のように、本実施形態のキャパシタでは、静電容量が比較的大きなキャパシタとして使用する場合であっても、共振周波数を高くすることができ、かつインピーダンスを低減させることができる。これにより、高速動作する電子部品(半導体素子)に対してデカップリングキャパシタとして十分な性能を奏するようになる。
【0039】
(第2の実施の形態)
図7は本発明の第2実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)、図8は同じくキャパシタ内蔵基板を示す断面図である。第2実施形態の特徴は、第1実施形態と同様な技術思想に基づいて複数のキャパシタ部品により一つのキャパシタを構成することにある。第1実施形態と同一要素には同一符号を付してその詳しい説明は省略する。
【0040】
図7(a)に示すように、まず、基板10上に形成された下部共通電極12の上に複数のキャパシタ部品Cyを実装する。キャパシタ部品Cyは、立体状の誘電体部34とその上面及び下面に形成されて誘電体部34を挟む第1電極32及び第2電極36(一対の電極)によって構成されている。そして、第1、第2電極32,36が縦方向に並ぶようにしてキャパシタ部品Cyの第1電極32が下部共通電極12の上に導電性接着剤(不図示)によって固着される。これにより、下部共通電極12は、各キャパシタ部品Cyの第1電極32を介して複数の誘電体部34に電気的に結合される。
【0041】
図6(a)の平面図には、第1実施形態と同様に1つのキャパシタが構成される領域Aに9つのキャパシタ部品Cyが配置された例が示されている。
【0042】
次いで、図7(b)に示すように、第1実施形態と同様な方法により、複数のキャパシタ部品Cyの間及び横領域を第1絶縁層16で埋め込んだ後に、複数のキャパシタ部品Cyの各第2電極36に接続される上部共通電極18をキャパシタ部品Cy及び第1絶縁層16の上に形成する。これにより、上部共通電極18は、各キャパシタ部品Cyの第2電極36を介して複数の誘電体部34に電気的に結合される。
【0043】
その後に、図8に示すように、第1実施形態と同様に、上部共通電極18を被覆する第2絶縁層20が形成された後に、上部共通電極18上の第2絶縁層20の部分にビアホール20xが形成される。さらに、ビアホール20xを介して上部共通電極18に電気接続される引出し配線層22が第2絶縁層20上に形成される。
【0044】
以上により、第2実施形態のキャパシタ内蔵基板1bが得られる。第2実施形態では、誘電体部34の下面及び上面に第1、第2電極32,36がそれぞれ形成された構造の複数のキャパシタ部品Cyが下部共通電極12と上部共通電極18とによって直接挟まれて構成される。そして、下部共通電極12は各キャパシタ部品Cyの第1電極32を介して複数の誘電体部34に電気的に結合され、上部共通電極18は各キャパシタ部品Cyの第2電極36を介して複数の誘電体部34に電気的に結合されている。このようにして、複数のキャパシタ部品Cyが電気的に並列に接続されて本実施形態のキャパシタCが構成されている。
【0045】
第2実施形態においても、第1実施形態と同様な理由により、複数のキャパシタ部品Cyから構成されるキャパシタCを基板10上に内蔵する際に、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
【0046】
なお、第2実施形態においても、第1実施形態の変形例のように、下部共通電極12がビアホールを介して引出し配線層22に接続されるようにしてもよい。
【0047】
(第3の実施の形態)
図9は本発明の第3実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)、図10は同じくキャパシタ内蔵基板を示す断面図である。第3実施形態の特徴は、第2実施形態のキャパシタ部品と構造が異なる点にあるので、第1、第2実施形態と同一要素には同一符号を付してその詳しい説明を省略する。
【0048】
第3実施形態では、図9(a)に示すように、まず、基板10上に形成された下部共通電極12の上に複数のキャパシタ部品Czを実装する。第3実施形態のキャパシタ部品Czは、立体状の誘電体部34と、その一側面の下部に設けられた第1電極33と、その対向側面の上部に設けられた第2電極37とにより構成されている。
【0049】
そして、キャパシタ部品Czの第1、第2電極33,37が横方向に並んで第1電極33が下部共通電極12に電気接続されるように、導電性接着剤(不図示)によって複数のキャパシタ部品Czを下部共通電極12上に固着する。このとき、複数のキャパシタ部品Czは、それらの第1電極33同士、及び第2電極37同士が対向するように配置される。これにより、下部共通電極12は、各キャパシタ部品Czの第1電極33を介して複数の誘電体部34に電気的に結合される。
【0050】
図9(a)の平面図には、第1実施形態と同様に、1つのキャパシタが構成される領域Aに9つのキャパシタ部品Czが配置された例が示されている。
【0051】
次いで、図9(b)に示すように、第1実施形態と同様な方法により、キャパシタ部品Czの間及び横領域を第1絶縁層16で埋め込んだ後に、キャパシタ部品Czの第2電極37に接続される上部共通電極18をキャパシタ部品Cz及び第1絶縁層16の上に形成する。これにより、上部共通電極18は、各キャパシタ部品Czの第2電極37を介して複数の誘電体部34に電気的に結合される。
【0052】
さらに、図10に示すように、第1実施形態と同様に、上部共通電極18を被覆する第2絶縁層20が形成された後に、上部共通電極18上の第2絶縁層20の部分にビアホール20xが形成される。さらに、ビアホール20xを介して上部共通電極18に電気接続される引出し配線層22が第2絶縁層20上に形成される。
【0053】
以上により、第3実施形態のキャパシタ内蔵基板1cが得られる。第3実施形態では、誘電体部34と、その一側面の下部に設けられた第1電極33と、その対向側面の上部に設けられた第2電極37とにより構成される複数のキャパシタ部品Czが、下部共通電極12と上部共通電極16とによって直接挟まれて構成される。そして、下部共通電極12は各キャパシタ部品Czの第1電極33を介して複数の誘電体部34に電気的に結合され、上部共通電極18は各キャパシタ部品Czの第2電極37を介して複数の誘電体部34に電気的に結合されている。
【0054】
このようにして、複数のキャパシタ部品Czが電気的に並列に接続されて本実施形態のキャパシタCが構成されている。
【0055】
第3実施形態においても、第1実施形態と同様な理由により、複数のキャパシタ部品Czから構成されるキャパシタCを基板10上に内蔵する際に、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
【0056】
図11には第3実施形態の変形例のキャパシタ内蔵基板1dが示されている。図11に示すように、図9(a)の平面図の複数のキャパシタ部品Czにおいて、横方向で隣り合うキャパシタ部品Czの対向する第1電極33同士及び第2電極37同士が接触して電気接続されたものを使用してもよい。
【0057】
なお、第3実施形態においても、第1実施形態の変形例のように、下部共通電極12がビアホールを介して引出し配線層22に接続されるようにしてもよい。
【0058】
また、本発明では、第2、第3実施形態で例示したキャパシタ部品の他に、積層キャパシタなどの各種のキャパシタ部品を使用することができる。下部共通電極及び上部共通電極がキャパシタ部品の電極を介してその誘電体部に電気的に結合されるものであればよい。
【図面の簡単な説明】
【0059】
【図1】図1(a)〜(c)は本発明の第1実施形態のキャパシタ内蔵基板の製造方法を示す断面図(その1)である。
【図2】図2(a)及び(b)は本発明の第1実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)(その2)である。なお、図2(a)において断面図は平面図のI−Iに沿った断面に相当する。
【図3】図3(a)〜(d)は本発明の第1実施形態のキャパシタ内蔵基板の製造方法を示す断面図(その3)である。
【図4】図4は本発明の第1実施形態のキャパシタ内蔵基板を示す断面図である。
【図5】図5は本発明の第1実施形態の変形例のキャパシタ内蔵基板を示す断面図である。
【図6】図6は本発明の実施形態のキャパシタの高周波帯域における反射特性(S11)をシュミュレーションしたものである。
【図7】図7(a)及び(b)は本発明の第2実施形態のキャパシタ内蔵基板の製造方法を示す断面図(一部平面図)である。なお、図7(a)において断面図は平面図のII−IIに沿った断面に相当する。
【図8】図8は本発明の第2実施形態のキャパシタ内蔵基板を示す断面図である。
【図9】図9(a)及び(b)は本発明の第3実施形態のキャパシタ内蔵基板を示す断面図(一部平面図)である。なお、図9(a)において断面図は平面図のIII−IIIに沿った断面に相当する。
【図10】図10は本発明の第3実施形態のキャパシタ内蔵基板を示す断面図である。
【図11】図11は本発明の第3実施形態の変形例のキャパシタ内蔵基板を示す断面図である。
【符号の説明】
【0060】
1〜1d…キャパシタ内蔵基板、10…基板、12…下部共通電極、14a…誘電体層、14,34…誘電体部、15…レジスト膜、16…第1絶縁層、18…上部共通電極、20…第2絶縁層、20x,20y…ビアホール、22…引出し配線層、32,33…第1電極、36,37…第2電極、C…キャパシタ、Cx…キャパシタ部分、Cy,Cz…キャパシタ部品。
【特許請求の範囲】
【請求項1】
下部共通電極と、
前記下部共通電極の上に相互に分離されて形成され、前記下部共通電極と電気的に結合する複数の誘電体部と、
前記複数の誘電体部の間及び横領域に形成された絶縁層と、
前記誘電体部及び前記絶縁層の上に形成され、前記複数の誘電体部に電気的に結合する上部共通電極とにより構成されるキャパシタを含むことを特徴とするキャパシタ内蔵基板。
【請求項2】
前記複数の誘電体部は、誘電体層がパターン化されたものであり、前記下部共通電極及び前記上部共通電極に直接接触していることを特徴とする請求項1に記載のキャパシタ内蔵基板。
【請求項3】
前記誘電体部は、一対の電極を備えたキャパシタ部品の誘電体部からなり、複数の前記キャパシタ部品が前記下部共通電極及び前記上部共通電極に直接接触してそれらの間に配置されており、
前記下部共通電極及び前記上部共通電極は、前記キャパシタ部品の前記電極を介して前記誘電体部に電気的に結合していることを特徴とする請求項1に記載のキャパシタ内蔵基板。
【請求項4】
前記キャパシタ部品は、前記誘電体部の上面及び下面に前記電極がそれぞれ設けられた構造を有し、前記電極が縦方向に並ぶように配置されていることを特徴とする請求項3に記載のキャパシタ内蔵基板。
【請求項5】
前記キャパシタ部品は、前記誘電体部の一側面の上部と対向側面の下部とにそれぞれ前記電極が設けられた構造を有し、前記電極が横方向に並ぶように配置されていることを特徴とする請求項3に記載のキャパシタ内蔵基板。
【請求項6】
前記上部共通電極の上に形成された上側絶縁層と、
前記上部共通電極の上の前記上側絶縁層の部分に形成されたビアホールと、
前記ビアホールを介して前記上部共通電極に接続された引出し配線層とをさらに有することを特徴とする請求項1乃至5のいずれか一項に記載のキャパシタ内蔵基板。
【請求項7】
前記下部共通電極の上の前記絶縁層の部分にビアホールがさらに形成されており、前記下部共通電極が前記ビアホールを介して前記引出し配線層に接続されていること特徴とする請求項6に記載のキャパシタ内蔵基板。
【請求項8】
下部共通電極を形成する工程と、
前記下部共通電極の上に、該下部共通電極に電気的に結合する相互に分離された複数の誘電体部を形成する工程と、
前記複数の誘電体部の間及び横領域に絶縁層を形成する工程と、
前記複数の誘電体部及び前記絶縁層の上に、前記複数の誘電体部に電気的に結合する上部共通電極を形成する工程と含む工程によりキャパシタを形成することを特徴とするキャパシタ内蔵基板の製造方法。
【請求項9】
前記複数の誘電体部を形成する工程は、
前記下部共通電極の上に誘電体層を形成する工程と、
前記誘電体層をパターニングすることにより前記複数の誘電体部を得る工程とを含むことを特徴とする請求項8に記載のキャパシタ内蔵基板の製造方法。
【請求項10】
前記複数の誘電体部を形成する工程は、
電極及び誘電体部から構成されるキャパシタ部品を前記下部共通電極の上に実装する工程であり、
前記下部共通電極及び前記上部共通電極は、前記キャパシタ部品の前記電極を介して前記誘電体部に電気的に結合されることを特徴とする請求項8に記載のキャパシタ内蔵基板の製造方法。
【請求項1】
下部共通電極と、
前記下部共通電極の上に相互に分離されて形成され、前記下部共通電極と電気的に結合する複数の誘電体部と、
前記複数の誘電体部の間及び横領域に形成された絶縁層と、
前記誘電体部及び前記絶縁層の上に形成され、前記複数の誘電体部に電気的に結合する上部共通電極とにより構成されるキャパシタを含むことを特徴とするキャパシタ内蔵基板。
【請求項2】
前記複数の誘電体部は、誘電体層がパターン化されたものであり、前記下部共通電極及び前記上部共通電極に直接接触していることを特徴とする請求項1に記載のキャパシタ内蔵基板。
【請求項3】
前記誘電体部は、一対の電極を備えたキャパシタ部品の誘電体部からなり、複数の前記キャパシタ部品が前記下部共通電極及び前記上部共通電極に直接接触してそれらの間に配置されており、
前記下部共通電極及び前記上部共通電極は、前記キャパシタ部品の前記電極を介して前記誘電体部に電気的に結合していることを特徴とする請求項1に記載のキャパシタ内蔵基板。
【請求項4】
前記キャパシタ部品は、前記誘電体部の上面及び下面に前記電極がそれぞれ設けられた構造を有し、前記電極が縦方向に並ぶように配置されていることを特徴とする請求項3に記載のキャパシタ内蔵基板。
【請求項5】
前記キャパシタ部品は、前記誘電体部の一側面の上部と対向側面の下部とにそれぞれ前記電極が設けられた構造を有し、前記電極が横方向に並ぶように配置されていることを特徴とする請求項3に記載のキャパシタ内蔵基板。
【請求項6】
前記上部共通電極の上に形成された上側絶縁層と、
前記上部共通電極の上の前記上側絶縁層の部分に形成されたビアホールと、
前記ビアホールを介して前記上部共通電極に接続された引出し配線層とをさらに有することを特徴とする請求項1乃至5のいずれか一項に記載のキャパシタ内蔵基板。
【請求項7】
前記下部共通電極の上の前記絶縁層の部分にビアホールがさらに形成されており、前記下部共通電極が前記ビアホールを介して前記引出し配線層に接続されていること特徴とする請求項6に記載のキャパシタ内蔵基板。
【請求項8】
下部共通電極を形成する工程と、
前記下部共通電極の上に、該下部共通電極に電気的に結合する相互に分離された複数の誘電体部を形成する工程と、
前記複数の誘電体部の間及び横領域に絶縁層を形成する工程と、
前記複数の誘電体部及び前記絶縁層の上に、前記複数の誘電体部に電気的に結合する上部共通電極を形成する工程と含む工程によりキャパシタを形成することを特徴とするキャパシタ内蔵基板の製造方法。
【請求項9】
前記複数の誘電体部を形成する工程は、
前記下部共通電極の上に誘電体層を形成する工程と、
前記誘電体層をパターニングすることにより前記複数の誘電体部を得る工程とを含むことを特徴とする請求項8に記載のキャパシタ内蔵基板の製造方法。
【請求項10】
前記複数の誘電体部を形成する工程は、
電極及び誘電体部から構成されるキャパシタ部品を前記下部共通電極の上に実装する工程であり、
前記下部共通電極及び前記上部共通電極は、前記キャパシタ部品の前記電極を介して前記誘電体部に電気的に結合されることを特徴とする請求項8に記載のキャパシタ内蔵基板の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−110017(P2007−110017A)
【公開日】平成19年4月26日(2007.4.26)
【国際特許分類】
【出願番号】特願2005−301704(P2005−301704)
【出願日】平成17年10月17日(2005.10.17)
【出願人】(000190688)新光電気工業株式会社 (1,516)
【Fターム(参考)】
【公開日】平成19年4月26日(2007.4.26)
【国際特許分類】
【出願日】平成17年10月17日(2005.10.17)
【出願人】(000190688)新光電気工業株式会社 (1,516)
【Fターム(参考)】
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