シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
【課題】走査信号線の走査順序の切り替えが可能なシフトレジスタを回路面積の増大や消費電流の増大を抑制しつつ実現する。
【解決手段】シフトレジスタを構成する各段は、出力端子６１の電位を第１クロックＣＫＡに基づいて上昇させるための薄膜トランジスタＴＳと、薄膜トランジスタＴＳのゲート端子に接続された領域ｎｅｔＡの電位を前段／後段から出力される状態信号に基づいて上昇させるための薄膜トランジスタＴ１／Ｔ２と、領域ｎｅｔＡの電位を次々段／前々段から出力される状態信号に基づいて低下させるための薄膜トランジスタＴ３／Ｔ４とを備える。シフトレジスタの初段については、外部から与えられる第１のゲートスタートパルス信号に基づいて領域ｎｅｔＡが充電され、シフトレジスタの最終段については外部から与えられる第２のゲートスタートパルス信号に基づいて領域ｎｅｔＡが充電される。
【解決手段】シフトレジスタを構成する各段は、出力端子６１の電位を第１クロックＣＫＡに基づいて上昇させるための薄膜トランジスタＴＳと、薄膜トランジスタＴＳのゲート端子に接続された領域ｎｅｔＡの電位を前段／後段から出力される状態信号に基づいて上昇させるための薄膜トランジスタＴ１／Ｔ２と、領域ｎｅｔＡの電位を次々段／前々段から出力される状態信号に基づいて低下させるための薄膜トランジスタＴ３／Ｔ４とを備える。シフトレジスタの初段については、外部から与えられる第１のゲートスタートパルス信号に基づいて領域ｎｅｔＡが充電され、シフトレジスタの最終段については外部から与えられる第２のゲートスタートパルス信号に基づいて領域ｎｅｔＡが充電される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型表示装置の駆動回路に設けられるシフトレジスタに関し、更に詳しくは、入力信号を双方向にシフトさせることのできるシフトレジスタに関する。
【背景技術】
【０００２】
近年、表示装置の小型化，低コスト化などを図るために、画素回路を含む表示部とゲートバスライン（走査信号線）を駆動するためのゲートドライバとを同一の基板上に形成する表示装置の開発が進められている。図２７は、そのような従来の表示装置のゲートドライバの一構成例を示すブロック図である。また、図２８は、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。
【０００３】
図２７に示すように、ゲートドライバには複数段（ゲートバスラインの本数に等しい段）のシフトレジスタ９０が含まれている。シフトレジスタ９０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号を走査信号として出力する双安定回路となっている。このように、シフトレジスタ９０は複数個の双安定回路ＳＲで構成されている。各双安定回路ＳＲには、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、セット信号ＳＥＴを受け取るための入力端子と、リセット信号ＲＥＳＥＴを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。各段（双安定回路）から出力される走査信号ＧＯＵＴは、セット信号として次段に与えられるとともに、リセット信号として前段に与えられる。
【０００４】
双安定回路は、図２８に示すように、４個の薄膜トランジスタＴ９１，Ｔ９２，Ｔ９３，およびＴ９４と、キャパシタＣ９とを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子９１〜９４と１個の出力端子９５とを有している。薄膜トランジスタＴ９１のソース端子，薄膜トランジスタＴ９２のドレイン端子，および薄膜トランジスタＴ９３のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。
【０００５】
薄膜トランジスタＴ９１については、ゲート端子およびドレイン端子は入力端子９１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ９２については、ゲート端子は入力端子９２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９３については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子９３に接続され、ソース端子は出力端子９５に接続されている。薄膜トランジスタＴ９４については、ゲート端子は入力端子９４に接続され、ドレイン端子は出力端子９５に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣ９については、一端はｎｅｔＡに接続され、他端は出力端子９５に接続されている。
【０００６】
以上のような構成において、シフトレジスタ９０の各段（双安定回路）は次のように動作する。入力端子９３には、図２９（ａ）に示すように、１水平走査期間おきにハイレベルとなる第１クロックＣＫＡが与えられる。入力端子９４には、図２９（ｂ）に示すように、第１クロックＣＫＡとは位相が１８０度ずれた第２クロックＣＫＢが与えられる。時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴ（出力端子９５）の電位はローレベルとなっている。
【０００７】
時点ｔ０になると、入力端子９１にセット信号ＳＥＴのパルスが与えられる。薄膜トランジスタＴ９１は図２８に示すようにダイオード接続となっているので、このセット信号ＳＥＴのパルスによって薄膜トランジスタＴ９１はオン状態となり、キャパシタＣ９が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ９３はオン状態となる。ここで、ｔ０〜ｔ１の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、リセット信号ＲＥＳＥＴはローレベルとなっているので、薄膜トランジスタＴ９２はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。
【０００８】
時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９３はオン状態となっているので、入力端子９３の電位の上昇とともに出力端子９５の電位は上昇する。ここで、図２８に示すようにｎｅｔＡ−出力端子９５間にはキャパシタＣ９が設けられているので、出力端子９５の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴ９３には大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子９５に接続されているゲートバスラインが選択状態となる。なお、ｔ１〜ｔ２の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ９４はオフ状態で維持されるので、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【０００９】
時点ｔ２になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子９３の電位の低下とともに出力端子９５の電位は低下し、キャパシタＣ９を介してｎｅｔＡの電位も低下する。また、時点ｔ２には、入力端子９２にリセット信号ＲＥＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ９２はオン状態となる。その結果、ｎｅｔＡの電位はハイレベルからローレベルに変化する。また、時点ｔ２には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９４はオン状態となる。その結果、出力端子９５の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。
【００１０】
以上のようにして各段（双安定回路）から出力された走査信号ＧＯＵＴは、図２７に示すように、セット信号として次段に与えられる。これにより、表示装置に設けられている複数本のゲートバスラインが１水平走査期間ずつ順次に選択状態となる。
【００１１】
上述のような表示装置に関し、ゲートバスラインの走査順序（走査方向）の切り替えを可能にした構成が提案されている。図３０は、米国特許第６７７８６２６号明細書に開示されたシフトレジスタの構成を示すブロック図である。このシフトレジスタでは、各段毎に、走査順序を切り替えるための回路（走査順序に応じた信号であるセレクト信号ＳＷを入力するための回路）３１０，３１２，および３１４が設けられている。そして、それらの回路３１０，３１２，および３１４に与えられるセレクト信号ＳＷによって走査順序の切り替えが行われる。
【００１２】
図３１は、特開２００４−１５７５０８号公報に開示された液晶表示装置におけるシフトレジスタの構成を示すブロック図である。このシフトレジスタでは、各段に２つのセレクト信号（第１選択信号ＶＳＥＬ１および第２選択信号ＶＳＥＬ２）が与えられる。そして、第１選択信号ＶＳＥＬ１がハイレベルであれば順方向走査が行われ、第２選択信号ＶＳＥＬ２がハイレベルであれば逆方向走査が行われる。
【００１３】
なお、ゲートバスラインの走査順序の切り替えを可能にする目的としては、次のようなものが挙げられる。例えば、液晶表示モジュールが出荷先でユーザによってテレビに組み込まれる場合に、出荷先によって組み込み方向が異なる（例えば、上下が逆になる）ことがある。このようなときに出荷先で走査順序の切り替えが可能であれば、ユーザの所望する画像表示が可能となる。また、鏡に映した画像が見られるようにしたテレビが提案されており、走査順序の切り替えが可能であれば、利用者は鏡に映った画面でも通常状態の画像を見ることができるようになる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第６７７８６２６号明細書
【特許文献２】特開２００４−１５７５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところが、米国特許第６７７８６２６号明細書に記載された構成によると、上述したように、走査順序を切り替えるための回路３１０，３１２，および３１４がシフトレジスタの各段毎に必要となる。このため、回路面積や消費電流が増大するとともにコスト上昇をも招くことになる。また、走査順序を切り替えるための回路３１０，３１２，および３１４についてはセレクト信号ＳＷでスイッチの切り替えを行う構成になるところ、そのような構成によれば、表示装置の動作中、スイッチを構成するトランジスタはオン状態で維持されることになる。このため、スイッチとしてアモルファスシリコンを用いた薄膜トランジスタなどが採用されている場合、高温エージング時にトランジスタの閾値電圧のシフトが起こり、異常動作が生じることがある。従って、高い信頼性が確保されない。また、特開２００４−１５７５０８号公報に開示された液晶表示装置のシフトレジスタについては、上述したように、各段に２つのセレクト信号（第１選択信号ＶＳＥＬ１および第２選択信号ＶＳＥＬ２）が与えられる構成となっている。すなわち、それら２つのセレクト信号のための駆動回路や信号配線が必要となる。このため、回路面積や消費電流が増大するとともにコスト上昇をも招くことになる。
【００１６】
そこで本発明は、走査信号線の走査順序の切り替えが可能なシフトレジスタを回路面積の増大や消費電流の増大を抑制しつつ実現することを目的とする。
【課題を解決するための手段】
【００１７】
第１の発明は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第１および第２のクロック信号を含む少なくとも２相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードを充電するための第１の第１ノード充電部と、
当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電するための第２の第１ノード充電部と、
当該各双安定回路の次々段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第１の第１ノード放電部と、
当該各双安定回路の前々段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第２の第１ノード放電部と
を有することを特徴とする。
【００１８】
第２の発明は、第１の発明において、
前記複数の双安定回路のうちの初段の双安定回路では、
前記第１の第１ノード充電部は、前段の双安定回路から出力される状態信号に代えて外部から与えられる第１の走査開始信号に基づいて前記第１ノードを充電し、
前記第２の第１ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの２段目の双安定回路では、
前記第２の第１ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの最終段の前段の双安定回路では、
前記第１の第１ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの最終段の双安定回路では、
前記第２の第１ノード充電部は、次段の双安定回路から出力される状態信号に代えて外部から与えられる第２の走査開始信号に基づいて前記第１ノードを充電し、
前記第１の第１ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電することを特徴とする。
【００１９】
第３の発明は、第１または第２の発明において、
各双安定回路において、
前記第１の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第２の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第２のスイッチング素子を含み、
前記第１の第１ノード放電部は、第１電極に当該各双安定回路の次々段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子を含み、
前記第２の第１ノード放電部は、第１電極に当該各双安定回路の前々段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第４のスイッチング素子を含むことを特徴とする。
【００２０】
第４の発明は、第１から第３までのいずれかの発明において、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする。
【００２１】
第５の発明は、第４の発明において、
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
第１電極に前記第１ノードの電位を示す信号の論理反転信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする。
【００２２】
第６の発明は、第５の発明において、
前記第２ノード制御部は、第１電極に前記第１のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に含むことを特徴とする。
【００２３】
第７の発明は、第１から第６までのいずれかの発明において、
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第３のクロック信号を受け取り、前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号とを含む少なくとも３相のクロック信号に基づいて順次に前記第１の状態とされることを特徴とする。
【００２４】
第８の発明は、第１から第３までのいずれかの発明において、
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第３のクロック信号と第４のクロック信号とを受け取り、前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号と前記第４のクロック信号とを含む４相のクロック信号に基づいて順次に前記第１の状態とされ、
前記第１のクロック信号と前記第３のクロック信号とは位相が１８０度ずらされ、前記第２のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第１のクロック信号と前記第２のクロック信号とは位相が９０度ずらされていることを特徴とする。
【００２５】
第９の発明は、第８の発明において、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第４のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする。
【００２６】
第１０の発明は、第９の発明において、
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
第１電極および第２電極に前記第４のクロック信号が与えられ、前記第２ノードに第３電極が接続された第８のスイッチング素子と、
第１電極に前記第１ノードの電位を示す信号の論理反転信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする。
【００２７】
第１１の発明は、第１０の発明において、
前記第２ノード制御部は、第１電極に前記第１のクロック信号または前記第３のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に含むことを特徴とする。
【００２８】
第１２の発明は、第８から第１１までのいずれかの発明において、
各双安定回路は、
第１電極に前記第３のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１１のスイッチング素子と、
第１電極に前記第４のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１２のスイッチング素子と
を更に有することを特徴とする。
【００２９】
第１３の発明は、第１から第１２までのいずれかの発明において、
各双安定回路は、第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１０のスイッチング素子を更に有することを特徴とする。
【００３０】
第１４の発明は、第１から第１３までのいずれかの発明において、
前記複数の双安定回路のうちの初段の双安定回路の第２の第１ノード放電部と前記複数の双安定回路のうちの最終段の双安定回路の第１の第１ノード放電部とは同一の信号に基づいて前記第１ノードを放電することを特徴とする。
【００３１】
第１５の発明は、第１から第１４までのいずれかの発明において、
各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする。
【００３２】
第１６の発明は、第１から第１５までのいずれかの発明において、
アモルファスシリコンを用いて形成されていることを特徴とする。
【００３３】
第１７の発明は、第１から第１５までのいずれかの発明において、
微結晶シリコンを用いて形成されていることを特徴とする。
【００３４】
第１８の発明は、第１から第１５までのいずれかの発明において、
多結晶シリコンを用いて形成されていることを特徴とする。
【００３５】
第１９の発明は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
第１から第１８までのいずれかの発明に係るシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする。
【００３６】
第２０の発明は、表示装置であって、
前記表示部を含み、第１９の発明に係る走査信号線駆動回路を備えたことを特徴とする。
【発明の効果】
【００３７】
上記第１の発明によれば、シフトレジスタの各段（双安定回路）には、出力ノードの電位（当該各段から出力される状態信号の電位）を制御する出力制御用スイッチング素子の第１電極（典型的にはゲート電極）に接続された第１ノードを充電するための信号として、前段から出力される状態信号と次段から出力される状態信号とが与えられ、第１ノードを放電するための信号として、前々段から出力される状態信号と次々段から出力される状態信号とが与えられる。すなわち、シフトレジスタの各段から出力される状態信号は、前段および次段の第１ノードを充電するために機能するとともに、前々段および次々段の第１ノードを放電するために機能する。また、出力制御用スイッチング素子の第２電極（典型的にはドレイン電極）には、ハイレベルの電位とローレベルの電位とを周期的に繰り返す第１のクロック信号が与えられる。このため、最初にシフトレジスタの初段において第１ノードの充電が行われたときには、順方向の順序（「初段から最終段」の順序）で、シフトレジスタの各段から出力される状態信号が第１の状態となる。一方、最初にシフトレジスタの最終段において第１ノードの充電が行われたときには、逆方向の順序（「最終段から初段」の順序）で、シフトレジスタの各段から出力される状態信号が第１の状態となる。このように、シフト方向を切り替えるために従来必要とされていた構成（「セレクト信号でスイッチの切り替えを行う構成」、「セレクト信号のための駆動回路や信号配線」など）を備えることなく、シフト方向の切り替えが可能なシフトレジスタが実現される。このため、例えば表示装置において走査信号線の走査順序が切り替え可能な構成とする場合に、回路面積の増大・消費電流の増大・コストの上昇などが抑制される。また、走査順序（シフト方向）を切り替えるためのスイッチが不要となるので、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。
【００３８】
上記第２の発明によれば、シフトレジスタの初段においては、外部から与えられる第１の走査開始信号に基づいて第１ノードが充電され、シフトレジスタの最終段においては外部から与えられる第２の走査開始信号に基づいて第１ノードが充電される。このため、シフトレジスタのシフト動作が第１の走査開始信号に基づいて開始されたときには、順方向の順序で、シフトレジスタの各段から出力される状態信号が第１の状態となる。一方、シフトレジスタのシフト動作が第２の走査開始信号に基づいて開始されたときには、逆方向の順序で、シフトレジスタの各段から出力される状態信号が第１の状態となる。これにより、上記第１の発明と同様の効果が得られる。
【００３９】
上記第３の発明によれば、第１の第１ノード充電部，第２の第１ノード充電部，第１の第１ノード放電部，および第２の第１ノード放電部にスイッチング素子を含めた構成において、上記第１または第２の発明と同様の効果が得られる。
【００４０】
上記第４の発明によれば、第１ノードの電位がローレベルとなっている期間に、第１ノードの電位を制御するための第２ノードの電位を１水平走査期間おきにハイレベルにすることができる。これにより、第１ノードの電位がローレベルとなっている期間中、１水平走査期間おきに第５のスイッチング素子がオン状態となる。このため、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、１水平走査期間おきに第１ノードの電位を確実にローレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。
【００４１】
上記第５の発明によれば、第２ノード制御部にスイッチング素子を含めた構成において、上記第４の発明と同様の効果が得られる。
【００４２】
上記第６の発明によれば、第２ノードの電位は、第１のクロック信号に基づいてローレベルにされる。このため、第２ノードに第１電極が接続されているスイッチング素子の閾値電圧のシフトが抑制される。
【００４３】
上記第７の発明によれば、シフトレジスタは３相以上のクロック信号に基づいて動作する。このため、第１のクロック信号がローレベルからハイレベルに変化するタイミングと第１ノードを放電するための信号の変化タイミング（例えば、ローレベルからハイレベルに変化するタイミング）とを異なるタイミングにすることができる。これにより、シフトレジスタが２相のクロック信号に基づいて動作するときとは異なり、第１ノードを放電するための信号の波形になまりが生じても、第１ノードが放電されるべき期間に、第１のクロック信号がローレベルからハイレベルに変化することに起因して出力ノードから異常パルスが出力されることはない。また、第１電極にクロック信号が与えられるスイッチング素子が双安定回路に含まれている場合、当該スイッチング素子の劣化に起因するシフトレジスタの誤動作の発生が抑制される。
【００４４】
上記第８の発明によれば、シフトレジスタは４相のクロック信号に基づいて動作する。このため、上記第７の発明と同様、第１ノードを放電するための信号の波形になまりが生じても、第１ノードが放電されるべき期間に、第１のクロック信号がローレベルからハイレベルに変化することに起因して出力ノードから異常パルスが出力されることはない。また、第１電極にクロック信号が与えられるスイッチング素子が双安定回路に含まれている場合、当該スイッチング素子のＯＮデューティ（オン状態にされている期間の比率）は２５パーセントとなる。このため、スイッチング素子の劣化に起因するシフトレジスタの誤動作の発生が効果的に抑制される。
【００４５】
上記第９の発明によれば、４相のクロック信号に基づいて動作するシフトレジスタにおいて、上記第４の発明と同様の効果が得られる。
【００４６】
上記第１０の発明によれば、第２ノード制御部にスイッチング素子を含めた構成において、上記第９の発明と同様の効果が得られる。
【００４７】
上記第１１の発明によれば、第２ノードの電位は、第１のクロック信号または第３のクロック信号に基づいてローレベルにされる。このため、第２ノードに第１電極が接続されているスイッチング素子の閾値電圧のシフトが抑制される。
【００４８】
上記第１２の発明によれば、出力制御用スイッチング素子でオフリークが生じても、第３のクロック信号および第４のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。
【００４９】
上記第１３の発明によれば、出力制御用スイッチング素子でオフリークが生じても、第２のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。
【００５０】
上記第１４の発明によれば、順方向の順序でシフト動作が行われる際と逆方向の順序でシフト動作が行われる際とで、同一の信号によってシフト動作が停止される。これにより、シフト動作を停止させるために必要な信号配線が削減され、回路面積の低減・消費電流の低減・コストの低減などの効果がより高められる。
【００５１】
上記第１５の発明によれば、出力ノードの電位が上昇する際に、キャパシタを介して第１ノードの電位が上昇する（第１ノードがブートストラップされる）。このため、双安定回路が第１の状態で維持されるべき期間中に、第１ノードの電位の低下が抑制されるとともに、出力制御用スイッチング素子の第１電極には大きな電圧が印加される。これにより、出力ノードから出力される状態信号の波形が安定化する。
【００５２】
上記第１６の発明によれば、アモルファスシリコンを用いて形成されたシフトレジスタにおいて、上記第１から第１５までのいずれかの発明と同様の効果が得られる。
【００５３】
上記第１７の発明によれば、微結晶シリコンを用いて形成されたシフトレジスタにおいて、上記第１から第１５までのいずれかの発明と同様の効果が得られる。
【００５４】
上記第１８の発明によれば、多結晶シリコンを用いて形成されたシフトレジスタにおいて、上記第１から第１５までのいずれかの発明と同様の効果が得られる。
【００５５】
上記第１９の発明によれば、上記第１から第１８までのいずれかの発明と同様の効果が得られるシフトレジスタを備えた走査信号線駆動回路が実現される。
【００５６】
上記第２０の発明によれば、上記第１９の発明と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタに含まれる双安定回路の構成を示す回路図である。
【図２】上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。
【図４】上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図５】上記第１の実施形態において、シフトレジスタのｋ段目の双安定回路の入出力信号について説明するための図である。
【図６】上記第１の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図７】上記第１の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図８】上記第１の実施形態において、順方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図９】上記第１の実施形態において、逆方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図１０】本発明の第２の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図１１】上記第２の実施形態において、シフトレジスタのｋ段目の双安定回路の入出力信号について説明するための図である。
【図１２】上記第２の実施形態において、双安定回路の構成を示す回路図である。
【図１３】上記第２の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図１４】上記第２の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図１５】上記第２の実施形態において、順方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図１６】上記第２の実施形態において、逆方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図１７】本発明の第３の実施形態において、双安定回路の構成を示す回路図である。
【図１８】上記第３の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図１９】上記第３の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図２０】本発明の第４の実施形態において、双安定回路の構成を示す回路図である。
【図２１】上記第４の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図２２】上記第４の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図２３】上記第４の実施形態の変形例において、双安定回路の構成を示す回路図である。
【図２４】本発明の第５の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図２５】上記第５の実施形態において、順方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図２６】上記第５の実施形態において、逆方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図２７】従来の表示装置のゲートドライバの一構成例を示すブロック図である。
【図２８】従来例において、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。
【図２９】従来例において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図３０】米国特許第６７７８６２６号明細書に開示されたシフトレジスタの構成を示すブロック図である。
【図３１】特開２００４−１５７５０８号公報に開示された液晶表示装置におけるシフトレジスタの構成を示すブロック図である。
【発明を実施するための形態】
【００５８】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。
【００５９】
＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１０と表示制御回路２０とソースドライバ（映像信号線駆動回路）３０とゲートドライバ（走査信号線駆動回路）４０とを備えている。表示制御回路２０は、コントロール基板２上に形成されている。ソースドライバ３０は、フレキシブル基板３上に形成されている。ゲートドライバ４０は、アモルファスシリコン，多結晶シリコン，微結晶シリコンなどを用いて、表示部１０を含む表示パネル４上に形成されている。すなわち、本実施形態においては、ゲートドライバ４０がモノリシック化された構成となっている。
【００６０】
表示部１０には、複数本（ｍ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｍと、複数本（ｎ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｎと、それらのソースバスラインＳＬ１〜ＳＬｍとゲートバスラインＧＬ１〜ＧＬｎとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。
【００６１】
上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１と、その薄膜トランジスタ１１のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００６２】
表示制御回路２０は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部１０における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，第１の走査開始信号としての第１のゲートスタートパルス信号ＧＳＰ１，第２の走査開始信号としての第２のゲートスタートパルス信号ＧＳＰ２，第１のゲートエンドパルス信号ＧＥＰ１，第２のゲートエンドパルス信号ＧＥＰ２，第１のゲートクロック信号ＧＣＫ１，および第２のゲートクロック信号ＧＣＫ２とを出力する。
【００６３】
ソースドライバ３０は、表示制御回路２０から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）を印加する。
【００６４】
ゲートドライバ４０は、表示制御回路２０から出力される第１のゲートスタートパルス信号ＧＳＰ１，第２のゲートスタートパルス信号ＧＳＰ２，第１のゲートエンドパルス信号ＧＥＰ１，第２のゲートエンドパルス信号ＧＥＰ２，第１のゲートクロック信号ＧＣＫ１，および第２のゲートクロック信号ＧＣＫ２に基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）の各ゲートバスラインＧＬ１〜ＧＬｎへの印加を１垂直走査期間を周期として繰り返す。本実施形態においては、第１のゲートスタートパルス信号ＧＳＰ１，第２のゲートスタートパルス信号ＧＳＰ２，第１のゲートエンドパルス信号ＧＥＰ１，および第２のゲートエンドパルス信号ＧＥＰ２のパルスの発生タイミングに応じて、順方向走査（「ＧＬ１，ＧＬ２，・・・，ＧＬｎ−１，ＧＬｎ」の順序での走査）と逆方向走査（「ＧＬｎ，ＧＬｎ−１，・・・，ＧＬ２，ＧＬ１」の順序での走査）との切り替えが行われる。なお、このゲートドライバ４０についての詳しい説明は後述する。
【００６５】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｎに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１０に表示される。
【００６６】
＜１．２ ゲートドライバの構成＞
次に、図３〜図５を参照しつつ、本実施形態におけるゲートドライバ４０の構成について説明する。図３に示すように、ゲートドライバ４０はｎ段のシフトレジスタ４１０によって構成されている。表示部１０にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号として出力する双安定回路となっている。このように、このシフトレジスタ４１０はｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が走査信号として出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が走査信号として出力される。また、以下においては、シフトレジスタ４１０は８個の双安定回路で構成されているものと仮定して説明する。
【００６７】
図４は、ゲートドライバ４０内のシフトレジスタ４１０の構成を示すブロック図である。また、図５は、シフトレジスタ４１０のｋ段目の双安定回路ＳＲ（ｋ）の入出力信号について説明するための図である。図４に示すように、このシフトレジスタ４１０は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、順方向走査の際の走査開始用の信号である第１のセット信号ＳＥＴ１を受け取るための入力端子と、逆方向走査の際の走査開始用の信号である第２のセット信号ＳＥＴ２を受け取るための入力端子と、順方向走査の際の走査終了用の信号である第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、逆方向走査の際の走査終了用の信号である第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。
【００６８】
以下、各段（各双安定回路）の入力端子に与えられる信号について説明する。なお、ローレベルの電源電圧ＶＳＳについては、図４に示すように、全ての段ＳＲ（１）〜ＳＲ（ｎ）に共通的に与えられる。
【００６９】
第１クロックＣＫＡおよび第２クロックＣＫＢについては、次のようになっている（図４参照）。１段目ＳＲ（１）については、第１のゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２のゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられる。２段目ＳＲ（２）については、第２のゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１のゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられる。３段目以降については、上述した１段目および２段目の構成と同様の構成が２段ずつ繰り返される。
【００７０】
第１のセット信号ＳＥＴ１および第２のセット信号ＳＥＴ２については、次のようになっている。ｋ段目ＳＲ（ｋ）に着目すると、前段の走査信号ＧＯＵＴ（ｋ−１）が第１のセット信号ＳＥＴ１として与えられ、次段の走査信号ＧＯＵＴ（ｋ＋１）が第２のセット信号ＳＥＴ２として与えられる（図５参照）。但し、１段目ＳＲ（１）については、第１のゲートスタートパルス信号ＧＳＰ１が第１のセット信号ＳＥＴ１として与えられ、８段目（最終段目）ＳＲ（８）については、第２のゲートスタートパルス信号ＧＳＰ２が第２のセット信号ＳＥＴ２として与えられる（図４参照）。
【００７１】
第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２については、次のようになっている。ｋ段目ＳＲ（ｋ）に着目すると、次々段の走査信号ＧＯＵＴ（ｋ＋２）が第１のリセット信号ＲＥＳＥＴ１として与えられ、前々段の走査信号ＧＯＵＴ（ｋ−２）が第２のリセット信号ＲＥＳＥＴ２として与えられる（図５参照）。但し、１段目ＳＲ（１）については、第２のゲートエンドパルス信号ＧＥＰ２が第２のリセット信号ＲＥＳＥＴ２として与えられ、２段目ＳＲ（２）については、第１のゲートスタートパルス信号ＧＳＰ１が第２のリセット信号ＲＥＳＥＴ２として与えられ、７段目ＳＲ（７）については、第２のゲートスタートパルス信号ＧＳＰ２が第１のリセット信号ＲＥＳＥＴ１として与えられ、８段目（最終段目）ＳＲ（８）については、第１のゲートエンドパルス信号ＧＥＰ１が第１のリセット信号ＲＥＳＥＴ１として与えられる（図４参照）。
【００７２】
次に、各段（各双安定回路）の出力端子から出力される信号について説明する。ｋ段目ＳＲ（ｋ）の出力端子からは、ｋ行目のゲートバスラインＧＬｋを選択状態にするための走査信号ＧＯＵＴ（ｋ）が出力される。当該走査信号ＧＯＵＴ（ｋ）は、第１のリセット信号ＲＥＳＥＴ１として（ｋ−２）段目に与えられ、第２のセット信号ＳＥＴ２として（ｋ−１）段目に与えられ、第１のセット信号ＳＥＴ１として（ｋ＋１）段目に与えられ、第２のリセット信号ＲＥＳＥＴ２として（ｋ＋２）段目に与えられる（図５参照）。
【００７３】
＜１．３ 双安定回路の構成＞
図１は、上述したシフトレジスタ４１０に含まれている双安定回路の構成（シフトレジスタ４１０の１段分の構成）を示す回路図である。図１に示すように、この双安定回路は、６個の薄膜トランジスタＴＳ（出力制御用スイッチング素子），Ｔ１（第１のスイッチング素子），Ｔ２（第２のスイッチング素子），Ｔ３（第３のスイッチング素子），Ｔ４（第４のスイッチング素子），およびＴ１０（第１０のスイッチング素子）と、キャパシタＣ１とを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、６個の入力端子４１〜４６と１個の出力端子（出力ノード）６１とを有している。なお、第１のセット信号ＳＥＴ１を受け取る入力端子には符号４１を付し、第２のセット信号ＳＥＴ２を受け取る入力端子には符号４２を付し、第１のリセット信号ＲＥＳＥＴ１を受け取る入力端子には符号４３を付し、第２のリセット信号ＲＥＳＥＴ２を受け取る入力端子には符号４４を付し、第１クロックＣＫＡを受け取る入力端子には符号４５を付し、第２クロックＣＫＢを受け取る入力端子には符号４６を付している。以下、この双安定回路内における構成要素間の接続関係について説明する。
【００７４】
薄膜トランジスタＴ１のソース端子，薄膜トランジスタＴ２のソース端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ４のドレイン端子，および薄膜トランジスタＴＳのゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。
【００７５】
薄膜トランジスタＴ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ２については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ３については、ゲート端子は入力端子４３に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４４に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴＳについては、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４５に接続され、ソース端子は出力端子６１に接続されている。薄膜トランジスタＴ１０については、ゲート端子は入力端子４６に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣ１については、一端はｎｅｔＡに接続され、他端は出力端子６１に接続されている。
【００７６】
次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴ１は、第１のセット信号ＳＥＴ１がハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ２は、第２のセット信号ＳＥＴ２がハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ３は、第１のリセット信号ＲＥＳＥＴ１がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ４は、第２のリセット信号ＲＥＳＥＴ２がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴＳは、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子６１に与える。薄膜トランジスタＴ１０は、第２クロックＣＫＢがハイレベルになっているときに、走査信号ＧＯＵＴの電位（出力端子６１の電位）をローレベルにする。キャパシタＣ１は、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中にｎｅｔＡの電位をハイレベルで維持するための補償容量として機能する。
【００７７】
なお、本実施形態においては、薄膜トランジスタＴ１によって第１の第１ノード充電部が実現され、薄膜トランジスタＴ２によって第２の第１ノード充電部が実現されている。また、薄膜トランジスタＴ３によって第１の第１ノード放電部が実現され、薄膜トランジスタＴ４によって第２の第２ノード放電部が実現されている。
【００７８】
＜１．４ シフトレジスタの動作＞
次に、本実施形態におけるシフトレジスタ４１０の動作について説明する。なお、表示制御回路２０から与えられる第１のゲートスタートパルス信号ＧＳＰ１，第２のゲートスタートパルス信号ＧＳＰ２，第１のゲートエンドパルス信号ＧＥＰ１，および第２のゲートエンドパルス信号ＧＥＰ２のパルスの発生タイミングに応じて、順方向走査の際と逆方向走査の際とで異なる動作が行われる。
【００７９】
＜１．４．１ 各段（双安定回路）の動作＞
まず、図１，図６，および図７を参照しつつ、シフトレジスタ４１０の各段（双安定回路）の動作について説明する。なお、図６は順方向走査が行われる際のタイミングチャートであり、図７は逆方向走査が行われる際のタイミングチャートである。また、以下の説明では、図６および図７の時点ｔ２から時点ｔ３までの期間が、双安定回路の出力端子６１に接続されているゲートバスラインが選択状態とされるべき期間（選択期間）であるものと仮定する。
【００８０】
＜１．４．１．１ 順方向走査の際の動作＞
順方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子４５には図６（ａ）に示すような波形の第１クロックＣＫＡが与えられ、入力端子４６には図６（ｂ）に示すような波形の第２クロックＣＫＢが与えられる。このように、本実施形態においては、互いに位相が１８０度ずれた２相のクロック信号が双安定回路に与えられている。
【００８１】
時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子６１の電位）はローレベルとなっている。時点ｔ０になると、入力端子４４に第２のリセット信号ＲＥＳＥＴ２のパルスが与えられる。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はローレベルで維持される。時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。薄膜トランジスタＴ１は図１に示すようにダイオード接続となっているので、この第１のセット信号ＳＥＴ１のパルスによって薄膜トランジスタＴ１はオン状態となり、キャパシタＣ１が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ところで、ｔ１〜ｔ２の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。
【００８２】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＳはオン状態となっているので、入力端子４５の電位の上昇とともに出力端子６１の電位は上昇する。ここで、図１に示すようにｎｅｔＡ−出力端子６１間にはキャパシタＣ１が設けられているので、出力端子６１の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴＳには大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ１０はオフ状態となり、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【００８３】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４５の電位の低下とともに出力端子６１の電位は低下し、キャパシタＣ１を介してｎｅｔＡの電位も低下する。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１０はオン状態となり、出力端子６１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。さらに、時点ｔ３には、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。薄膜トランジスタＴ２は図１に示すようにダイオード接続となっているので、この第２のセット信号ＳＥＴ２のパルスによって、ｎｅｔＡの電位はハイレベルで維持される。なお、ｔ３〜ｔ４の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位がローレベルにまで低下することはない。
【００８４】
時点ｔ４になると、入力端子４３に第１のリセット信号ＲＥＳＥＴ１のパルスが与えられる。これにより、薄膜トランジスタＴ３はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
【００８５】
以上のように、順方向走査の際には、第１のセット信号ＳＥＴ１が、アクティブな走査信号ＧＯＵＴを生成すべくｎｅｔＡの電位をローレベルからハイレベルに上昇させるための信号として機能し、第１のリセット信号ＲＥＳＥＴ１が、ハイレベルとなっているｎｅｔＡの電位をローレベルに低下させるための信号として機能している。そして、ｎｅｔＡの電位がハイレベルになっている期間中に第１クロックＣＫＡがハイレベルになることによって、双安定回路からアクティブな走査信号ＧＯＵＴが出力される。
【００８６】
＜１．４．１．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、順方向走査の際と同様、入力端子４５には図７（ａ）に示すような波形の第１クロックＣＫＡが与えられ、入力端子４６には図７（ｂ）に示すような波形の第２クロックＣＫＢが与えられる。
【００８７】
時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子６１の電位）はローレベルとなっている。時点ｔ０になると、入力端子４３に第１のリセット信号ＲＥＳＥＴ１のパルスが与えられる。これにより、薄膜トランジスタＴ３はオン状態となり、ｎｅｔＡの電位はローレベルで維持される。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。薄膜トランジスタＴ２は図１に示すようにダイオード接続となっているので、この第２のセット信号ＳＥＴ２のパルスによって、ｎｅｔＡの電位はローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＳはオン状態となる。ところで、ｔ１〜ｔ２の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。
【００８８】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＳはオン状態となっているので、入力端子４５の電位の上昇とともに出力端子６１の電位は上昇する。ここで、図１に示すようにｎｅｔＡ−出力端子６１間にはキャパシタＣ１が設けられているので、出力端子６１の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴＳには大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ１０はオフ状態となり、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【００８９】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４５の電位の低下とともに出力端子６１の電位は低下し、キャパシタＣ１を介してｎｅｔＡの電位も低下する。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１０はオン状態となり、出力端子６１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。さらに、時点ｔ３には、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。薄膜トランジスタＴ１は図１に示すようにダイオード接続となっているので、この第１のセット信号ＳＥＴ１のパルスによって、ｎｅｔＡの電位はハイレベルで維持される。なお、ｔ３〜ｔ４の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位がローレベルにまで低下することはない。
【００９０】
時点ｔ４になると、入力端子４４に第２のリセット信号ＲＥＳＥＴ２のパルスが与えられる。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
【００９１】
以上のように、逆方向走査の際には、第２のセット信号ＳＥＴ２が、アクティブな走査信号ＧＯＵＴを生成すべくｎｅｔＡの電位をローレベルからハイレベルに上昇させるための信号として機能し、第２のリセット信号ＲＥＳＥＴ２が、ハイレベルとなっているｎｅｔＡの電位をローレベルに低下させるための信号として機能している。そして、ｎｅｔＡの電位がハイレベルになっている期間中に第１クロックＣＫＡがハイレベルになることによって、双安定回路からアクティブな走査信号ＧＯＵＴが出力される。
【００９２】
＜１．４．２ シフトレジスタ全体の動作＞
次に、図１，図４，図８，および図９を参照しつつ、上記各段（双安定回路）における動作に基づくシフトレジスタ４１０全体の動作について説明する。なお、図８は順方向走査が行われる際のタイミングチャートであり、図９は逆方向走査が行われる際のタイミングチャートである。
【００９３】
＜１．４．２．１ 順方向走査の際の動作＞
順方向走査が行われる際のシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ４１０には、図８（ａ）に示すような波形の第１のゲートクロック信号ＧＣＫ１と図８（ｂ）に示すような波形の第２のゲートクロック信号ＧＣＫ２とが与えられる。
【００９４】
時点ｔａ以前の期間には、全ての段においてｎｅｔＡの電位はローレベルとなっていて、また、全ての段から出力される走査信号ＧＯＵＴの電位はローレベルとなっている。時点ｔａになると、第１のゲートスタートパルス信号ＧＳＰ１のパルスがこのシフトレジスタ４１０に与えられる。その第１のゲートスタートパルス信号ＧＳＰ１は、図４に示すように、第１のセット信号ＳＥＴ１として１段目ＳＲ（１）に与えられ、第２のリセット信号ＲＥＳＥＴ２として２段目ＳＲ（２）に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は、図８（ｅ）に示すように、ローレベルからハイレベルに変化する。２段目ＳＲ（２）のｎｅｔＡの電位は、ローレベルのまま維持される。
【００９５】
時点ｔｂになると、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、１段目ＳＲ（１）においては入力端子４５（図１参照）の電位がローレベルからハイレベルに変化することになるので、１段目ＳＲ（１）のｎｅｔＡの電位は更に上昇する。その結果、ｔｂ〜ｔｃの期間中、１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）はハイレベルとなる。
【００９６】
１段目ＳＲ（１）の走査信号ＧＯＵＴ（１）は、図４に示すように、第１のセット信号ＳＥＴ１として２段目ＳＲ（２）に与えられ、第２のリセット信号ＲＥＳＥＴ２として３段目ＳＲ（３）に与えられる。これにより、ｔｂ〜ｔｃの期間中、２段目ＳＲ（２）においては図８（ｇ）に示すようにｎｅｔＡの電位はハイレベルとされ、３段目ＳＲ（３）においては図８（ｉ）に示すようにｎｅｔＡの電位はローレベルで維持される。
【００９７】
時点ｔｃになると、第１のゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は低下する。また、時点ｔｃには、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、１段目ＳＲ（１）においては入力端子４６（図１参照）の電位がローレベルからハイレベルに変化することになるので、１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）はローレベルとなる。また、第２のゲートクロック信号ＧＣＫ２は第１クロックＣＫＡとして２段目ＳＲ（２）に与えられるので、第２のゲートクロック信号ＧＣＫ２がハイレベルに変化することによって、２段目ＳＲ（２）のｎｅｔＡの電位は更に上昇し、ｔｃ〜ｔｄの期間中、２段目ＳＲ（２）から出力される走査信号ＧＯＵＴ（２）はハイレベルとなる。
【００９８】
時点ｔｄになると、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、３段目ＳＲ（３）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、３段目ＳＲ（３）のｎｅｔＡの電位は更に上昇する。その結果、ｔｄ〜ｔｅの期間中、３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）はハイレベルとなる。３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）は、第１のリセット信号ＲＥＳＥＴ１として１段目（１）に与えられ、第２のセット信号ＳＥＴ２として２段目ＳＲ（２）に与えられ、第１のセット信号ＳＥＴ１として４段目ＳＲ（４）に与えられ、第２のリセット信号ＲＥＳＥＴ２として５段目に与えられる。これにより、１段目（１）のｎｅｔＡの電位はハイレベルからローレベルに変化し、２段目ＳＲ（２）のｎｅｔＡの電位はハイレベルで維持され、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルからハイレベルに変化し、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルで維持される。
【００９９】
以上のようにして、１段目ＳＲ（１）から８段目ＳＲ（８）へと走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（８）が１水平走査期間ずつ順次にハイレベルとなる。そして、時点ｔｊになると、第２のゲートスタートパルス信号ＧＳＰ２のパルスがこのシフトレジスタ４１０に与えられる。その第２のゲートスタートパルス信号ＧＳＰ２は、図４に示すように、第１のリセット信号ＲＥＳＥＴ１として７段目ＳＲ（７）に与えられ、第２のセット信号ＳＥＴ２として８段目ＳＲ（８）に与えられる。これにより、７段目ＳＲ（７）のｎｅｔＡの電位は、図８（ｑ）に示すように、ハイレベルからローレベルに変化する。８段目ＳＲ（８）のｎｅｔＡの電位は、ハイレベルのまま維持される。
【０１００】
時点ｔｋになると、第１のゲートエンドパルス信号ＧＥＰ１のパルスがこのシフトレジスタ４１０に与えられる。その第１のゲートエンドパルス信号ＧＥＰ１は、図４に示すように、第１のリセット信号ＲＥＳＥＴ１として８段目ＳＲ（８）に与えられる。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は、図８（ｓ）に示すように、ハイレベルからローレベルに変化する。
【０１０１】
以上のように、この液晶表示装置に含まれるゲートバスラインＧＬ１〜ＧＬｎの走査を開始する信号として第１のゲートスタートパルス信号ＧＳＰ１が用いられ、当該走査を終了する信号として第１のゲートエンドパルス信号ＧＥＰ１が用いられることにより、ゲートバスラインＧＬ１〜ＧＬｎの順方向走査が行われる。
【０１０２】
＜１．４．２．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際のシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、順方向走査の際と同様、シフトレジスタ４１０には、図９（ａ）に示すような波形の第１のゲートクロック信号ＧＣＫ１と図９（ｂ）に示すような波形の第２のゲートクロック信号ＧＣＫ２とが与えられる。
【０１０３】
時点ｔａ以前の期間には、全ての段においてｎｅｔＡの電位はローレベルとなっていて、また、全ての段から出力される走査信号ＧＯＵＴの電位はローレベルとなっている。時点ｔａになると、第２のゲートスタートパルス信号ＧＳＰ２のパルスがこのシフトレジスタ４１０に与えられる。その第２のゲートスタートパルス信号ＧＳＰ２は、図４に示すように、第２のセット信号ＳＥＴ２として８段目ＳＲ（８）に与えられ、第１のリセット信号ＲＥＳＥＴ１として７段目ＳＲ（７）に与えられる。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は、図９（ｓ）に示すように、ローレベルからハイレベルに変化する。７段目ＳＲ（７）のｎｅｔＡの電位は、ローレベルのまま維持される。
【０１０４】
時点ｔｂになると、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４５（図１参照）の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）のｎｅｔＡの電位は更に上昇する。その結果、ｔｂ〜ｔｃの期間中、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はハイレベルとなる。
【０１０５】
８段目ＳＲ（８）の走査信号ＧＯＵＴ（８）は、図４に示すように、第２のセット信号ＳＥＴ２として７段目ＳＲ（７）に与えられ、第１のリセット信号ＲＥＳＥＴ１として６段目ＳＲ（６）に与えられる。これにより、ｔｂ〜ｔｃの期間中、７段目ＳＲ（７）においては図９（ｑ）に示すようにｎｅｔＡの電位はハイレベルとされ、６段目ＳＲ（６）においては図９（ｏ）に示すようにｎｅｔＡの電位はローレベルで維持される。
【０１０６】
時点ｔｃになると、第２のゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化する。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は低下する。また、時点ｔｃには、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４６（図１参照）の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はローレベルとなる。また、第１のゲートクロック信号ＧＣＫ１は第１クロックＣＫＡとして７段目ＳＲ（７）に与えられるので、第１のゲートクロック信号ＧＣＫ１がハイレベルに変化することによって、７段目ＳＲ（７）のｎｅｔＡの電位は更に上昇し、ｔｃ〜ｔｄの期間中、７段目ＳＲ（７）から出力される走査信号ＧＯＵＴ（７）はハイレベルとなる。
【０１０７】
時点ｔｄになると、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、６段目ＳＲ（６）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、６段目ＳＲ（６）のｎｅｔＡの電位は更に上昇する。その結果、ｔｄ〜ｔｅの期間中、６段目ＳＲ（６）から出力される走査信号ＧＯＵＴ（６）はハイレベルとなる。６段目ＳＲ（６）から出力される走査信号ＧＯＵＴ（６）は、第２のリセット信号ＲＥＳＥＴ２として８段目（８）に与えられ、第１のセット信号ＳＥＴ１として７段目ＳＲ（７）に与えられ、第２のセット信号ＳＥＴ２として５段目ＳＲ（５）に与えられ、第１のリセット信号ＲＥＳＥＴ１として４段目に与えられる。これにより、８段目（８）のｎｅｔＡの電位はハイレベルからローレベルに変化し、７段目ＳＲ（７）のｎｅｔＡの電位はハイレベルで維持され、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルからハイレベルに変化し、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルで維持される。
【０１０８】
以上のようにして、８段目ＳＲ（８）から１段目ＳＲ（１）へと走査信号ＧＯＵＴ（８）〜ＧＯＵＴ（１）が１水平走査期間ずつ順次にハイレベルとなる。そして、時点ｔｊになると、第１のゲートスタートパルス信号ＧＳＰ１のパルスがこのシフトレジスタ４１０に与えられる。その第１のゲートスタートパルス信号ＧＳＰ１は、図４に示すように、第２のリセット信号ＲＥＳＥＴ２として２段目ＳＲ（２）に与えられ、第１のセット信号ＳＥＴ１として１段目ＳＲ（１）に与えられる。これにより、２段目ＳＲ（２）のｎｅｔＡの電位は、図９（ｇ）に示すように、ハイレベルからローレベルに変化する。１段目ＳＲ（１）のｎｅｔＡの電位は、ハイレベルのまま維持される。
【０１０９】
時点ｔｋになると、第２のゲートエンドパルス信号ＧＥＰ２のパルスがこのシフトレジスタ４１０に与えられる。その第２のゲートエンドパルス信号ＧＥＰ２は、図４に示すように、第２のリセット信号ＲＥＳＥＴ２として１段目ＳＲ（１）に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は、図９（ｅ）に示すように、ハイレベルからローレベルに変化する。
【０１１０】
以上のように、この液晶表示装置に含まれるゲートバスラインＧＬ１〜ＧＬｎの走査を開始する信号として第２のゲートスタートパルス信号ＧＳＰ２が用いられ、当該走査を終了する信号として第２のゲートエンドパルス信号ＧＥＰ２が用いられることにより、ゲートバスラインＧＬ１〜ＧＬｎの逆方向走査が行われる。
【０１１１】
＜１．５ 効果＞
本実施形態によれば、シフトレジスタ４１０の各段ＳＲ（ｋ）には、前々段ＳＲ（ｋ−２）から出力される走査信号ＧＯＵＴ（ｋ−２）が第２のリセット信号ＲＥＳＥＴ２として与えられ、前段ＳＲ（ｋ−１）から出力される走査信号ＧＯＵＴ（ｋ−１）が第１のセット信号ＳＥＴ１として与えられ、次段ＳＲ（ｋ＋１）から出力される走査信号ＧＯＵＴ（ｋ＋１）が第２のリセット信号ＲＥＳＥＴ２として与えられ、次々段ＳＲ（ｋ＋２）から出力される走査信号ＧＯＵＴ（ｋ＋２）が第１のリセット信号ＲＥＳＥＴ１として与えられる。また、１段目ＳＲ（１）には第１のゲートスタートパルス信号ＧＳＰ１が第１のセット信号ＳＥＴ１として与えられ、８段目（最終段目）ＳＲ（８）には第２のゲートスタートパルス信号ＧＳＰ２が第２のセット信号ＳＥＴ２として与えられる。このため、ゲートバスラインＧＬ１〜ＧＬｎの走査を開始するために第１のゲートスタートパルス信号ＧＳＰ１のパルスがこのシフトレジスタ４１０に与えられたときには、「１段目，２段目，・・・，７段目，８段目」の順で各段に第１のセット信号ＳＥＴ１のパルスが与えられ、ゲートバスラインＧＬ１〜ＧＬｎの順方向走査が行われる。一方、ゲートバスラインＧＬ１〜ＧＬｎの走査を開始するために第２のゲートスタートパルス信号ＧＳＰ２のパルスがこのシフトレジスタ４１０に与えられたときには、「８段目，７段目，・・・，２段目，１段目」の順で各段に第２のセット信号ＳＥＴ２のパルスが与えられ、ゲートバスラインＧＬ１〜ＧＬｎの逆方向走査が行われる。ここで、本実施形態においては、シフトレジスタ４１０の各段が２つのセット信号ＳＥＴ１，ＳＥＴ２と２つのリセット信号ＲＥＳＥＴ１，ＲＥＳＥＴ２とを受け取る構成とすることにより、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えが可能となっている。このように、本実施形態によれば、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えのために従来必要とされていた構成（「セレクト信号でスイッチの切り替えを行う構成」、「セレクト信号のための駆動回路や信号配線」など）が不要となる。このため、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制，消費電流増大の抑制，コスト上昇の抑制を図ることができる。また、走査順序を切り替えるためのスイッチが不要となるので、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。
【０１１２】
＜１．６ 変形例＞
上記第１の実施形態においては、ｎｅｔＡと出力端子６１との間にキャパシタＣ１が設けられているが、本発明はこれに限定されない。このキャパシタＣ１は走査信号ＧＯＵＴの波形の安定化のために設けられているものであって、このキャパシタＣ１を有さない構成であっても良い。また、上記第１の実施形態においては、第２クロックＣＫＢによってオン／オフが制御される薄膜トランジスタＴ１０が設けられているが、本発明はこれに限定されない。この薄膜トランジスタＴ１０についても走査信号ＧＯＵＴの波形の安定化のために設けられているものであって、この薄膜トランジスタＴ１０を有さない構成であっても良い。
【０１１３】
＜２．第２の実施形態＞
＜２．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、上記第１の実施形態においては、表示制御回路２０からゲートドライバ４０には２相のクロック信号（第１のゲートクロック信号ＧＣＫ１，第２のゲートクロック信号ＧＣＫ２）が送られていたのに対し、本実施形態においては、表示制御回路２０からゲートドライバ４０には４相のクロック信号（第１のゲートクロック信号ＧＣＫ１，第２のゲートクロック信号ＧＣＫ２，第３のゲートクロック信号ＧＣＫ３，および第４のゲートクロック信号ＧＣＫ４）が送られる。
【０１１４】
図１０は、ゲートドライバ４０内のシフトレジスタ４１１の構成を示すブロック図である。また、図１１は、シフトレジスタ４１１のｋ段目の双安定回路の入出力信号について説明するための図である。図１０に示すように、このシフトレジスタ４１１は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、４相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ（以下「第３クロック」という。），およびＣＫＤ（以下「第４クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、第１のセット信号ＳＥＴ１を受け取るための入力端子と、第２のセット信号ＳＥＴ２を受け取るための入力端子と、第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。
【０１１５】
以下、各段（各双安定回路）に入力される４相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，およびＣＫＤについて説明する。なお、第１のセット信号ＳＥＴ１，第２のセット信号ＳＥＴ２，第１のリセット信号ＲＥＳＥＴ１，第２のリセット信号ＲＥＳＥＴ２，および電源電圧ＶＳＳについては、上記第１の実施形態と同様であるので、説明を省略する。
【０１１６】
１段目ＳＲ（１）および５段目ＳＲ（５）については、第１のゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２のゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、第３のゲートクロック信号ＧＣＫ３が第３クロックＣＫＣとして与えられ、第４のゲートクロック信号ＧＣＫ４が第４クロックＣＫＤとして与えられる。
【０１１７】
２段目ＳＲ（２）および６段目ＳＲ（６）については、第２のゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第３のゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられ、第４のゲートクロック信号ＧＣＫ４が第３クロックＣＫＣとして与えられ、第１のゲートクロック信号ＧＣＫ１が第４クロックＣＫＤとして与えられる。
【０１１８】
３段目ＳＲ（３）および７段目ＳＲ（７）については、第３のゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第４のゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられ、第１のゲートクロック信号ＧＣＫ１が第３クロックＣＫＣとして与えられ、第２のゲートクロック信号ＧＣＫ２が第４クロックＣＫＤとして与えられる。
【０１１９】
４段目ＳＲ（４）および８段目ＳＲ（８）については、第４のゲートクロック信号ＧＣＫ４が第１クロックＣＫＡとして与えられ、第１のゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、第２のゲートクロック信号ＧＣＫ２が第３クロックＣＫＣとして与えられ、第３のゲートクロック信号ＧＣＫ３が第４クロックＣＫＤとして与えられる。
【０１２０】
＜２．２ 双安定回路の構成＞
図１２は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図１に示した上記第１の実施形態における構成要素に加えて、２個の薄膜トランジスタＴ１１（第１１のスイッチング素子），Ｔ１２（第１２のスイッチング素子）と、第３クロックＣＫＣを受け取る入力端子４７と、第４クロックＣＫＤを受け取る入力端子４８とが設けられている。薄膜トランジスタＴ１１については、ゲート端子は入力端子４７に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ１２については、ゲート端子は入力端子４８に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ１１は、第３クロックＣＫＣがハイレベルになっているときに、走査信号ＧＯＵＴの電位をローレベルにする。薄膜トランジスタＴ１２は、第４クロックＣＫＤがハイレベルになっているときに、走査信号ＧＯＵＴの電位をローレベルにする。
【０１２１】
＜２．３ シフトレジスタの動作＞
次に、本実施形態におけるシフトレジスタ４１１の動作について説明する。なお、上記第１の実施形態と異なる点についてのみ詳しく説明し、上記第１の実施形態と同様の点については簡単に説明する。
＜２．３．１ 各段（双安定回路）の動作＞
まず、図１２，図１３，および図１４を参照しつつ、シフトレジスタ４１１の各段（双安定回路）の動作について説明する。なお、図１３は順方向走査が行われる際のタイミングチャートであり、図１４は逆方向走査が行われる際のタイミングチャートである。
【０１２２】
＜２．３．１．１ 順方向走査の際の動作＞
順方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子４５には図１３（ａ）に示すような波形の第１クロックＣＫＡが与えられ、入力端子４６には図１３（ｂ）に示すような波形の第２クロックＣＫＢが与えられ、入力端子４７には図１３（ｃ）に示すような波形の第３クロックＣＫＣが与えられ、入力端子４８には図１３（ｄ）に示すような波形の第４クロックＣＫＤが与えられる。このように、本実施形態においては、９０度ずつ位相がずれた４相のクロック信号が双安定回路に与えられる。
【０１２３】
時点ｔ１以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ｔ１〜ｔ２の期間中、第１クロックＣＫＡはローレベルとなっているので、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、ｎｅｔＡの電位が低下することはない。
【０１２４】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様に、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤはいずれもローレベルとなっている。このため、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【０１２５】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、ｎｅｔＡの電位は低下する。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、出力端子６１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。さらに、時点ｔ３には、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、ｎｅｔＡの電位はハイレベルで維持される。なお、ｔ３〜ｔ４の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、ｎｅｔＡの電位がローレベルにまで低下することはない。時点ｔ４になると、入力端子４３に第１のリセット信号ＲＥＳＥＴ１のパルスが与えられる。これにより、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
【０１２６】
＜２．３．１．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子４５には図１４（ａ）に示すような波形の第１クロックＣＫＡが与えられ、入力端子４６には図１４（ｂ）に示すような波形の第２クロックＣＫＢが与えられ、入力端子４７には図１４（ｃ）に示すような波形の第３クロックＣＫＣが与えられ、入力端子４８には図１４（ｄ）に示すような波形の第４クロックＣＫＤが与えられる。図１３および図１４から把握されるように、順方向走査の際には、「第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，第４クロックＣＫＤ」の順にこれら４相のクロック信号のクロックパルスがこの双安定回路に与えられるが、逆方向走査の際には、「第４クロックＣＫＤ，第３クロックＣＫＣ，第２クロックＣＫＢ，第１クロックＣＫＡ」の順にこれら４相のクロック信号のクロックパルスがこの双安定回路に与えられる。このようなクロックパルスの発生順序については、表示制御回路２０にて切り替えが行われる。
【０１２７】
時点ｔ１以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ｔ１〜ｔ２の期間中、第１クロックＣＫＡはローレベルとなっているので、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、ｎｅｔＡの電位が低下することはない。
【０１２８】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様に、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤはいずれもローレベルとなっている。このため、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【０１２９】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、ｎｅｔＡの電位は低下する。また、時点ｔ３には、第４クロックＣＫＤがローレベルからハイレベルに変化する。このため、薄膜トランジスタＴ１２がオン状態となる。これにより、出力端子６１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。さらに、時点ｔ３には、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、ｎｅｔＡの電位はハイレベルで維持される。なお、ｔ３〜ｔ４の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、ｎｅｔＡの電位がローレベルにまで低下することはない。時点ｔ４になると、入力端子４４に第２のリセット信号ＲＥＳＥＴ２のパルスが与えられる。これにより、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
【０１３０】
＜２．３．２ シフトレジスタ全体の動作＞
次に、図１０，図１２，図１５，および図１６を参照しつつ、上記各段（双安定回路）における動作に基づくシフトレジスタ４１１全体の動作について説明する。なお、図１５は順方向走査が行われる際のタイミングチャートであり、図１６は逆方向走査が行われる際のタイミングチャートである。
【０１３１】
＜２．３．２．１ 順方向走査の際の動作＞
順方向走査が行われる際のシフトレジスタ４１１全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ４１１には、図１５（ａ）に示すような波形の第１のゲートクロック信号ＧＣＫ１，図１５（ｂ）に示すような波形の第２のゲートクロック信号ＧＣＫ２，図１５（ｃ）に示すような波形の第３のゲートクロック信号ＧＣＫ３，および図１５（ｄ）に示すような波形の第４のゲートクロック信号ＧＣＫ４が与えられる。
【０１３２】
時点ｔｄ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｄになると、第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化する。この時、３段目ＳＲ（３）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、３段目ＳＲ（３）のｎｅｔＡの電位は更に上昇する。その結果、ｔｄ〜ｔｅの期間中、３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）はハイレベルとなる。そして、ハイレベルにされたこの走査信号ＧＯＵＴ（３）に基づき、１段目（１）のｎｅｔＡの電位はハイレベルからローレベルに変化し、２段目ＳＲ（２）のｎｅｔＡの電位はハイレベルで維持され、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルからハイレベルに変化し、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルで維持される。
【０１３３】
時点ｔｅになると、第４のゲートクロック信号ＧＣＫ４がローレベルからハイレベルに変化する。この時、４段目ＳＲ（４）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、４段目ＳＲ（４）のｎｅｔＡの電位は更に上昇する。その結果、ｔｅ〜ｔｆの期間中、４段目ＳＲ（４）から出力される走査信号ＧＯＵＴ（４）はハイレベルとなる。そして、ハイレベルにされたこの走査信号ＧＯＵＴ（４）に基づき、２段目（２）のｎｅｔＡの電位はハイレベルからローレベルに変化し、３段目ＳＲ（３）のｎｅｔＡの電位はハイレベルで維持され、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルからハイレベルに変化し、６段目ＳＲ（６）のｎｅｔＡの電位はローレベルで維持される。
【０１３４】
以上のようにして、１段目ＳＲ（１）から８段目ＳＲ（８）へと走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（８）が１水平走査期間ずつ順次にハイレベルとなる。そして、時点ｔｊ以降の期間には、上記第１の実施形態と同様の動作が行われる。
【０１３５】
＜２．３．２．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際のシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ４１１には、図１６（ａ）に示すような波形の第１のゲートクロック信号ＧＣＫ１，図１６（ｂ）に示すような波形の第２のゲートクロック信号ＧＣＫ２，図１６（ｃ）に示すような波形の第３のゲートクロック信号ＧＣＫ３，および図１６（ｄ）に示すような波形の第４のゲートクロック信号ＧＣＫ４が与えられる。
【０１３６】
時点ｔｂ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｂになると、第４のゲートクロック信号ＧＣＫ４がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）のｎｅｔＡの電位は更に上昇する。その結果、ｔｂ〜ｔｃの期間中、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はハイレベルとなる。
【０１３７】
時点ｔｃになると、第４のゲートクロック信号ＧＣＫ４がハイレベルからローレベルに変化する。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は低下する。また、時点ｔｃには、第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４８の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はローレベルとなる。また、第３のゲートクロック信号ＧＣＫ３は第１クロックＣＫＡとして７段目ＳＲ（７）に与えられるので、第３のゲートクロック信号ＧＣＫ３がハイレベルに変化することによって、７段目ＳＲ（７）のｎｅｔＡの電位は更に上昇し、ｔｃ〜ｔｄの期間中、７段目ＳＲ（７）から出力される走査信号ＧＯＵＴ（７）はハイレベルとなる。
【０１３８】
時点ｔｄになると、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、６段目ＳＲ（６）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、６段目ＳＲ（６）のｎｅｔＡの電位は更に上昇する。その結果、ｔｄ〜ｔｅの期間中、６段目ＳＲ（６）から出力される走査信号ＧＯＵＴ（６）はハイレベルとなる。そして、ハイレベルにされたこの走査信号ＧＯＵＴ（６）に基づき、８段目（８）のｎｅｔＡの電位はハイレベルからローレベルに変化し、７段目ＳＲ（７）のｎｅｔＡの電位はハイレベルで維持され、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルからハイレベルに変化し、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルで維持される。
【０１３９】
以上のようにして、８段目ＳＲ（８）から１段目ＳＲ（１）へと走査信号ＧＯＵＴ（８）〜ＧＯＵＴ（１）が１水平走査期間ずつ順次にハイレベルとなる。そして、時点ｔｊ以降の期間には、上記第１の実施形態と同様の動作が行われる。
【０１４０】
＜２．４ 効果＞
本実施形態によれば、上記第１の実施形態と同様、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制，消費電流増大の抑制，コスト上昇の抑制を図ることができる。また、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。
【０１４１】
さらに、本実施形態によれば、配線容量や配線抵抗に基づく走査信号ＧＯＵＴのパルスのなまりに起因する誤動作の発生が抑制される。これについて、以下に説明する。上記第１の実施形態のようにシフトレジスタが２相のクロック信号で動作している場合、例えば図６の時点ｔ４で第１のリセット信号ＲＥＳＥＴ１（各段の次々段から出力される走査信号）のパルスになまりが生じると、時点ｔ４ではｎｅｔＡの電位はハイレベルであるので、第１クロックＣＫＡがローレベルからハイレベルに変化することによって出力端子６１の電位が上昇する。また、ｎｅｔＡ−出力端子６１間にはキャパシタＣ１が設けられているので、出力端子６１の電位の上昇とともにｎｅｔＡの電位も上昇する。このようにして、第１のリセット信号ＲＥＳＥＴ１のパルスが立ち上がるまでは時点ｔ４以降においてもｎｅｔＡの電位がローレベルまで低下せず、出力端子６１から異常パルスが出力される。これに対して、本実施形態によれば、シフトレジスタは４相のクロック信号で動作しており、図１３の時点ｔ４には第１クロックＣＫＡはローレベルで維持されている。このため、時点ｔ４で第１のリセット信号ＲＥＳＥＴ１のパルスになまりが生じても、出力端子６１の電位はローレベルで維持され、キャパシタＣ１を介してｎｅｔＡの電位が上昇することはない。そして、第１のリセット信号ＲＥＳＥＴ１のパルスが立ち上がった時点でｎｅｔＡの電位はローレベルにされる。これにより、走査信号ＧＯＵＴのパルスのなまりに起因する誤動作の発生が抑制される。
【０１４２】
さらにまた、本実施形態によれば、クロック信号によってオン／オフの制御が行われる薄膜トランジスタ（例えば、薄膜トランジスタＴ１０）についてのＯＮデューティ（オン状態にされている期間の比率）が２５パーセントとなる。このように上記第１の実施形態と比較してＯＮデューティが２分の１となるので、薄膜トランジスタの閾値電圧のシフトが抑制される。
【０１４３】
＜２．５ 変形例＞
上記第２の実施形態においては、シフトレジスタが４相のクロック信号で動作する例を挙げて説明しているが、シフトレジスタに与えられるクロック信号の相数は、３相であっても良いし、５相以上であっても良い。また、キャパシタＣ１や薄膜トランジスタＴ１０，Ｔ１１，Ｔ１２を有さない構成であっても良い。
【０１４４】
＜３．第３の実施形態＞
＜３．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成，ゲートドライバの概略構成，およびシフトレジスタの構成については、図２〜図４に示した上記第１の実施形態における構成と同様であるので、説明を省略する。
【０１４５】
＜３．２ 双安定回路の構成＞
図１７は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図１に示した上記第１の実施形態における構成要素に加えて、３個の薄膜トランジスタＴ５（第５のスイッチング素子），Ｔ６（第６のスイッチング素子），およびＴ７（第７のスイッチング素子）と、第２クロックＣＫＢを受け取る入力端子４９とが設けられている。なお、入力端子４６と入力端子４９とは同じ端子（１つの端子）であっても良い。薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ７のドレイン端子，および薄膜トランジスタＴ５のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」（第２ノード）という。
【０１４６】
薄膜トランジスタＴ５については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ６については、ゲート端子およびドレイン端子は入力端子４９に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ７については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧ＶＳＳに接続されている。これにより、図１７で符号７０で示す部分の回路は、ｎｅｔＡの電位を示す信号の論理反転信号と第２クロックＣＫＢとの論理積を出力するＡＮＤ回路となっている。本実施形態においては、このＡＮＤ回路によって第２ノード制御部が実現されている。
【０１４７】
薄膜トランジスタＴ５は、ｎｅｔＢの電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ６は、第２クロックＣＫＢがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。薄膜トランジスタＴ７は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。以上のことから、第１ノードの電位がローレベルであって、かつ、第２クロックＣＫＢがハイレベルになっているときに、ｎｅｔＡの電位がローレベルにされる。
【０１４８】
＜３．３ シフトレジスタの動作＞
次に、図１７，図１８，および図１９を参照しつつ、本実施形態におけるシフトレジスタの各段（双安定回路）の動作について説明する。図１８は順方向走査が行われる際のタイミングチャートであり、図１９は逆方向走査が行われる際のタイミングチャートである。なお、シフトレジスタ全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。
【０１４９】
＜３．３．１ 順方向走査の際の動作＞
時点ｔ１以前の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルになって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位がローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、上記第１の実施形態と同様、ｔ１〜ｔ２の期間中、走査信号ＧＯＵＴはローレベルで維持される。ところで、本実施形態においては、薄膜トランジスタＴ７のゲート端子がｎｅｔＡに接続されている。このため、ｎｅｔＡの電位がハイレベルになることによって、薄膜トランジスタＴ７がオン状態となる。これにより、ｎｅｔＢの電位はローレベルとなるので、薄膜トランジスタＴ５はオフ状態となる。従って、ｔ１〜ｔ２の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５０】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位は上昇する。そして、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。ところで、ｎｅｔＡの電位は時点ｔ１からハイレベルとなっているので薄膜トランジスタＴ７はオン状態で維持されている。また、ｔ２〜ｔ３の期間中、第２クロックＣＫＢはローレベルとなっているので、薄膜トランジスタＴ６はオフ状態となっている。このため、ｔ２〜ｔ３の期間中、ｎｅｔＢの電位はローレベルとなり、薄膜トランジスタＴ５はオフ状態となる。従って、ｔ２〜ｔ３の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５１】
時点ｔ３になると、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位はローレベルとなる。ｎｅｔＡの電位については、ｔ２〜ｔ３の期間よりは低下するものの、ハイレベルの状態で維持される。このため、ｔ３〜ｔ４の期間中、薄膜トランジスタＴ７はオン状態となる。これにより、ｎｅｔＢの電位はローレベルとなるので、薄膜トランジスタＴ５はオフ状態となる。従って、ｔ３〜ｔ４の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５２】
時点ｔ４以降の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルになって薄膜トランジスタＴ７がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。
【０１５３】
＜３．３．２ 逆方向走査の際の動作＞
時点ｔ１以前の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルになって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位がローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、上記第１の実施形態と同様、ｔ１〜ｔ２の期間中、走査信号ＧＯＵＴはローレベルで維持される。また、順方向走査の際と同様、ｔ１〜ｔ２の期間中、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５４】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位は上昇する。そして、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。また、ｎｅｔＡの電位は時点ｔ１からハイレベルになっているところ、順方向走査の際と同様、ｔ２〜ｔ３の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５５】
時点ｔ３になると、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位はローレベルとなる。ｎｅｔＡの電位については、ｔ２〜ｔ３の期間よりは低下するものの、ハイレベルの状態で維持される。このため、順方向走査の際と同様、ｔ３〜ｔ４の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。時点ｔ４以降の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルになって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。
【０１５６】
＜３．４ 効果＞
本実施形態によれば、順方向走査の際においても逆方向走査の際においても、時点ｔ０以前の期間および時点ｔ５以降の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルとなる。このため、当該期間には、１水平走査期間おきに薄膜トランジスタＴ５がオン状態となる。これにより、例えば高温エージングによって薄膜トランジスタＴＳの閾値電圧のシフトが生じ、当該薄膜トランジスタＴＳにおけるリーク電流が大きくなった場合でも、１水平走査期間おきにｎｅｔＡの電位が確実にローレベルにされ、出力端子６１からの異常パルスの出力が抑制される。また、そのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。
【０１５７】
＜３．５ 変形例＞
図１７に示した構成に加えて、第１クロックＣＫＡがハイレベルになっているときにｎｅｔＢの電位をローレベルにする薄膜トランジスタを備える構成にしても良い（後述する図２３参照）。これにより、第１クロックＣＫＡがハイレベルになっている期間にはｎｅｔＢの電位は確実にローレベルにされるので、薄膜トランジスタＴ５の閾値電圧のシフトが抑制される。
【０１５８】
＜４．第４の実施形態＞
＜４．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、上記第２の実施形態における構成と同様であるので、説明を省略する。
【０１５９】
＜４．２ 双安定回路の構成＞
図２０は、本実施形態における双安定回路の構成を示す回路図である。本実施形態における構成は、図１２に示した上記第２の実施形態における構成と図１７に示した上記第３の実施形態における構成とをほぼ組み合わせた構成となっている。但し、上記第２の実施形態および上記第３の実施形態における構成要素に加えて、薄膜トランジスタＴ８（第８のスイッチング素子）と、第４クロックＣＫＤを受け取る入力端子５０とが設けられている。薄膜トランジスタＴ８については、ゲート端子およびドレイン端子は入力端子５０に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ８は、第４クロックＣＫＤがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。本実施形態においては、図２０で符号７１で示す部分の回路によって第２ノード制御部が実現されている。なお、入力端子４８と入力端子５０とは同じ端子（１つの端子）であっても良い。
【０１６０】
＜４．３ シフトレジスタの動作＞
次に、図２０，図２１，および図２２を参照しつつ、本実施形態におけるシフトレジスタの各段（双安定回路）の動作について説明する。図２１は順方向走査が行われる際のタイミングチャートであり、図２２は逆方向走査が行われる際のタイミングチャートである。本実施形態においては、上記第２の実施形態と同様に４相のクロック信号（第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤ）が双安定回路に与えられる。このため、順方向走査の際にも逆方向走査の際にも、ｔ０〜ｔ５の期間には、上記第２の実施形態と同様の動作が行われる。また、本実施形態においては、第２クロックＣＫＢに基づいてｎｅｔＢの電位をハイレベルにするための薄膜トランジスタＴ６と第４クロックＣＫＤに基づいてｎｅｔＢの電位をハイレベルにするための薄膜トランジスタＴ８とが設けられている。このため、順方向走査の際にも逆方向走査の際にも、時点ｔ０以前の期間および時点ｔ５以降の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルとなる。
【０１６１】
＜４．４ 効果＞
本実施形態によれば、上記第１の実施形態と同様、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制，消費電流増大の抑制，コスト上昇の抑制を図ることができる。また、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。さらに、上記第２の実施形態と同様、配線容量や配線抵抗に基づく走査信号ＧＯＵＴのパルスのなまりに起因する誤動作の発生やクロック信号によってオン／オフの制御が行われる薄膜トランジスタについての閾値電圧のシフトが抑制される。さらにまた、上記第３の実施形態と同様、出力端子６１からの異常パルスの出力やそのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。
【０１６２】
＜４．５ 変形例＞
図２３は、上記第４の実施形態の変形例における双安定回路の構成を示す回路図である。本変形例においては、図２０に示した上記第４の実施形態における構成要素に加えて、薄膜トランジスタＴ９（第９のスイッチング素子）が設けられている。薄膜トランジスタＴ９については、ゲート端子は入力端子４５に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９は、第１クロックＣＫＡがハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。
【０１６３】
上記第４の実施形態においては、時点ｔ０以前の期間および時点ｔ５以降の期間（図２１および図２２参照）のうち第２クロックＣＫＢまたは第４クロックＣＫＤがハイレベルになっている期間以外の期間には、ｎｅｔＢはフローティング状態となる。これに対して、本変形例によれば、第１クロックＣＫＡがハイレベルになっている期間に、ｎｅｔＢの電位は確実にローレベルにされる。このため、ｎｅｔＢにゲート端子が接続されている薄膜トランジスタＴ５の閾値電圧のシフトが抑制される。なお、そのような効果を更に高めるために、第３クロックＣＫＣがハイレベルになっているときにｎｅｔＢの電位をローレベルにするための薄膜トランジスタを備える構成にしても良い。
【０１６４】
＜５．第５の実施形態＞
＜５．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、上記第１の実施形態においては、ゲートバスラインＧＬ１〜ＧＬｎの走査を終了する信号として第１のゲートエンドパルス信号ＧＥＰ１と第２のゲートエンドパルス信号ＧＥＰ２とが表示制御回路２０からゲートドライバ４０に送られていたのに対し、本実施形態においては、ゲートバスラインＧＬ１〜ＧＬｎの走査を終了する信号として１つのゲートエンドパルス信号ＧＥＰのみが表示制御回路２０からゲートドライバ４０に送られる。
【０１６５】
図２４は、本実施形態におけるゲートドライバ４０内のシフトレジスタ４１２の構成を示すブロック図である。図２４に示すように、このシフトレジスタ４１２は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、２相のクロック信号ＣＫＡ，ＣＫＢをそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、第１のセット信号ＳＥＴ１を受け取るための入力端子と、第２のセット信号ＳＥＴ２を受け取るための入力端子と、第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。なお、シフトレジスタ４１２の各段（双安定回路）の構成については、図１に示した上記第１の実施形態における構成と同様である。
【０１６６】
上記第１の実施形態においては、図４に示したように、第１のゲートエンドパルス信号ＧＥＰ１が第１のリセット信号ＲＥＳＥＴ１として８段目ＳＲ（８）に与えられ、第２のゲートエンドパルス信号ＧＥＰ２が第２のリセット信号ＲＥＳＥＴ２として１段目ＳＲ（１）に与えられていた。これに対し、本実施形態においては、図２４に示すように、ゲートエンドパルス信号ＧＥＰが第１のリセット信号ＲＥＳＥＴ１として８段目ＳＲ（８）に与えられるとともに第２のリセット信号ＲＥＳＥＴ２として１段目ＳＲ（１）に与えられる。
【０１６７】
＜５．２ シフトレジスタの動作＞
次に、本実施形態におけるシフトレジスタ４１２全体の動作について説明する。図２５は順方向走査が行われる際のタイミングチャートであり、図２６は逆方向走査が行われる際のタイミングチャートである。本実施形態では、順方向走査の際においても逆方向走査の際においても、時点ｔｋ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｋになると、図２５（ｃ）および図２６（ｃ）に示すように、ゲートエンドパルス信号ＧＥＰのパルスが発生する。順方向走査が行われている際には、このゲートエンドパルス信号ＧＥＰのパルスによって、８段目（最終段目）ＳＲ（８）のｎｅｔＡの電位がローレベルにされる。逆方向走査が行われている際には、このゲートエンドパルス信号ＧＥＰのパルスによって、１段目ＳＲ（１）のｎｅｔＡの電位がローレベルにされる。
【０１６８】
＜５．３ 効果＞
本実施形態によれば、ゲートバスラインＧＬ１〜ＧＬｎの走査を終了するための信号として１つのゲートエンドパルス信号ＧＥＰのみが設けられている。このため、上記第１の実施形態と比較して、信号配線が削減され、また、表示制御回路２０で生成されるべき信号が削減される。これにより、回路面積の低減，消費電流の低減，コストの低減などの効果がより高められる。
【０１６９】
＜６．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。ゲートバスラインの走査順序の切り替え可能なシフトレジスタを備えた構成であれば、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｎｅｔ）等の他の表示装置にも本発明を適用することができる。
【符号の説明】
【０１７０】
１０…表示部
２０…表示制御回路
３０…ソースドライバ（映像信号線駆動回路）
４０…ゲートドライバ（走査信号線駆動回路）
４１〜５０…（双安定回路の）入力端子
６１…（双安定回路の）出力端子
４１０〜４１２…シフトレジスタ
ＳＲ（１）〜ＳＲ（ｎ）…双安定回路
ＴＳ，Ｔ１〜Ｔ１２…薄膜トランジスタ
Ｃ１…キャパシタ
ＧＬ１〜ＧＬｎ…ゲートバスライン
ＳＬ１〜ＳＬｍ…ソースバスライン
ＧＳＰ１…第１のゲートスタートパルス信号
ＧＳＰ２…第２のゲートスタートパルス信号
ＧＥＰ…ゲートエンドパルス信号
ＧＥＰ１…第１のゲートエンドパルス信号
ＧＥＰ２…第２のゲートエンドパルス信号
ＧＣＫ１…第１のゲートクロック信号
ＧＣＫ２…第２のゲートクロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…第１クロック，第２クロック，第３クロック，第４クロック
ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）…走査信号
ＳＥＴ１…第１のセット信号
ＳＥＴ２…第２のセット信号
ＲＥＳＥＴ１…第１のリセット信号
ＲＥＳＥＴ２…第２のリセット信号
【技術分野】
【０００１】
本発明は、アクティブマトリクス型表示装置の駆動回路に設けられるシフトレジスタに関し、更に詳しくは、入力信号を双方向にシフトさせることのできるシフトレジスタに関する。
【背景技術】
【０００２】
近年、表示装置の小型化，低コスト化などを図るために、画素回路を含む表示部とゲートバスライン（走査信号線）を駆動するためのゲートドライバとを同一の基板上に形成する表示装置の開発が進められている。図２７は、そのような従来の表示装置のゲートドライバの一構成例を示すブロック図である。また、図２８は、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。
【０００３】
図２７に示すように、ゲートドライバには複数段（ゲートバスラインの本数に等しい段）のシフトレジスタ９０が含まれている。シフトレジスタ９０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号を走査信号として出力する双安定回路となっている。このように、シフトレジスタ９０は複数個の双安定回路ＳＲで構成されている。各双安定回路ＳＲには、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、セット信号ＳＥＴを受け取るための入力端子と、リセット信号ＲＥＳＥＴを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。各段（双安定回路）から出力される走査信号ＧＯＵＴは、セット信号として次段に与えられるとともに、リセット信号として前段に与えられる。
【０００４】
双安定回路は、図２８に示すように、４個の薄膜トランジスタＴ９１，Ｔ９２，Ｔ９３，およびＴ９４と、キャパシタＣ９とを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子９１〜９４と１個の出力端子９５とを有している。薄膜トランジスタＴ９１のソース端子，薄膜トランジスタＴ９２のドレイン端子，および薄膜トランジスタＴ９３のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。
【０００５】
薄膜トランジスタＴ９１については、ゲート端子およびドレイン端子は入力端子９１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ９２については、ゲート端子は入力端子９２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９３については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子９３に接続され、ソース端子は出力端子９５に接続されている。薄膜トランジスタＴ９４については、ゲート端子は入力端子９４に接続され、ドレイン端子は出力端子９５に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣ９については、一端はｎｅｔＡに接続され、他端は出力端子９５に接続されている。
【０００６】
以上のような構成において、シフトレジスタ９０の各段（双安定回路）は次のように動作する。入力端子９３には、図２９（ａ）に示すように、１水平走査期間おきにハイレベルとなる第１クロックＣＫＡが与えられる。入力端子９４には、図２９（ｂ）に示すように、第１クロックＣＫＡとは位相が１８０度ずれた第２クロックＣＫＢが与えられる。時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴ（出力端子９５）の電位はローレベルとなっている。
【０００７】
時点ｔ０になると、入力端子９１にセット信号ＳＥＴのパルスが与えられる。薄膜トランジスタＴ９１は図２８に示すようにダイオード接続となっているので、このセット信号ＳＥＴのパルスによって薄膜トランジスタＴ９１はオン状態となり、キャパシタＣ９が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ９３はオン状態となる。ここで、ｔ０〜ｔ１の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、リセット信号ＲＥＳＥＴはローレベルとなっているので、薄膜トランジスタＴ９２はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。
【０００８】
時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９３はオン状態となっているので、入力端子９３の電位の上昇とともに出力端子９５の電位は上昇する。ここで、図２８に示すようにｎｅｔＡ−出力端子９５間にはキャパシタＣ９が設けられているので、出力端子９５の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴ９３には大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子９５に接続されているゲートバスラインが選択状態となる。なお、ｔ１〜ｔ２の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ９４はオフ状態で維持されるので、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【０００９】
時点ｔ２になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子９３の電位の低下とともに出力端子９５の電位は低下し、キャパシタＣ９を介してｎｅｔＡの電位も低下する。また、時点ｔ２には、入力端子９２にリセット信号ＲＥＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ９２はオン状態となる。その結果、ｎｅｔＡの電位はハイレベルからローレベルに変化する。また、時点ｔ２には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９４はオン状態となる。その結果、出力端子９５の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。
【００１０】
以上のようにして各段（双安定回路）から出力された走査信号ＧＯＵＴは、図２７に示すように、セット信号として次段に与えられる。これにより、表示装置に設けられている複数本のゲートバスラインが１水平走査期間ずつ順次に選択状態となる。
【００１１】
上述のような表示装置に関し、ゲートバスラインの走査順序（走査方向）の切り替えを可能にした構成が提案されている。図３０は、米国特許第６７７８６２６号明細書に開示されたシフトレジスタの構成を示すブロック図である。このシフトレジスタでは、各段毎に、走査順序を切り替えるための回路（走査順序に応じた信号であるセレクト信号ＳＷを入力するための回路）３１０，３１２，および３１４が設けられている。そして、それらの回路３１０，３１２，および３１４に与えられるセレクト信号ＳＷによって走査順序の切り替えが行われる。
【００１２】
図３１は、特開２００４−１５７５０８号公報に開示された液晶表示装置におけるシフトレジスタの構成を示すブロック図である。このシフトレジスタでは、各段に２つのセレクト信号（第１選択信号ＶＳＥＬ１および第２選択信号ＶＳＥＬ２）が与えられる。そして、第１選択信号ＶＳＥＬ１がハイレベルであれば順方向走査が行われ、第２選択信号ＶＳＥＬ２がハイレベルであれば逆方向走査が行われる。
【００１３】
なお、ゲートバスラインの走査順序の切り替えを可能にする目的としては、次のようなものが挙げられる。例えば、液晶表示モジュールが出荷先でユーザによってテレビに組み込まれる場合に、出荷先によって組み込み方向が異なる（例えば、上下が逆になる）ことがある。このようなときに出荷先で走査順序の切り替えが可能であれば、ユーザの所望する画像表示が可能となる。また、鏡に映した画像が見られるようにしたテレビが提案されており、走査順序の切り替えが可能であれば、利用者は鏡に映った画面でも通常状態の画像を見ることができるようになる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第６７７８６２６号明細書
【特許文献２】特開２００４−１５７５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところが、米国特許第６７７８６２６号明細書に記載された構成によると、上述したように、走査順序を切り替えるための回路３１０，３１２，および３１４がシフトレジスタの各段毎に必要となる。このため、回路面積や消費電流が増大するとともにコスト上昇をも招くことになる。また、走査順序を切り替えるための回路３１０，３１２，および３１４についてはセレクト信号ＳＷでスイッチの切り替えを行う構成になるところ、そのような構成によれば、表示装置の動作中、スイッチを構成するトランジスタはオン状態で維持されることになる。このため、スイッチとしてアモルファスシリコンを用いた薄膜トランジスタなどが採用されている場合、高温エージング時にトランジスタの閾値電圧のシフトが起こり、異常動作が生じることがある。従って、高い信頼性が確保されない。また、特開２００４−１５７５０８号公報に開示された液晶表示装置のシフトレジスタについては、上述したように、各段に２つのセレクト信号（第１選択信号ＶＳＥＬ１および第２選択信号ＶＳＥＬ２）が与えられる構成となっている。すなわち、それら２つのセレクト信号のための駆動回路や信号配線が必要となる。このため、回路面積や消費電流が増大するとともにコスト上昇をも招くことになる。
【００１６】
そこで本発明は、走査信号線の走査順序の切り替えが可能なシフトレジスタを回路面積の増大や消費電流の増大を抑制しつつ実現することを目的とする。
【課題を解決するための手段】
【００１７】
第１の発明は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第１および第２のクロック信号を含む少なくとも２相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードを充電するための第１の第１ノード充電部と、
当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電するための第２の第１ノード充電部と、
当該各双安定回路の次々段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第１の第１ノード放電部と、
当該各双安定回路の前々段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第２の第１ノード放電部と
を有することを特徴とする。
【００１８】
第２の発明は、第１の発明において、
前記複数の双安定回路のうちの初段の双安定回路では、
前記第１の第１ノード充電部は、前段の双安定回路から出力される状態信号に代えて外部から与えられる第１の走査開始信号に基づいて前記第１ノードを充電し、
前記第２の第１ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの２段目の双安定回路では、
前記第２の第１ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの最終段の前段の双安定回路では、
前記第１の第１ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの最終段の双安定回路では、
前記第２の第１ノード充電部は、次段の双安定回路から出力される状態信号に代えて外部から与えられる第２の走査開始信号に基づいて前記第１ノードを充電し、
前記第１の第１ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電することを特徴とする。
【００１９】
第３の発明は、第１または第２の発明において、
各双安定回路において、
前記第１の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第２の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第２のスイッチング素子を含み、
前記第１の第１ノード放電部は、第１電極に当該各双安定回路の次々段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子を含み、
前記第２の第１ノード放電部は、第１電極に当該各双安定回路の前々段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第４のスイッチング素子を含むことを特徴とする。
【００２０】
第４の発明は、第１から第３までのいずれかの発明において、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする。
【００２１】
第５の発明は、第４の発明において、
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
第１電極に前記第１ノードの電位を示す信号の論理反転信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする。
【００２２】
第６の発明は、第５の発明において、
前記第２ノード制御部は、第１電極に前記第１のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に含むことを特徴とする。
【００２３】
第７の発明は、第１から第６までのいずれかの発明において、
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第３のクロック信号を受け取り、前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号とを含む少なくとも３相のクロック信号に基づいて順次に前記第１の状態とされることを特徴とする。
【００２４】
第８の発明は、第１から第３までのいずれかの発明において、
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第３のクロック信号と第４のクロック信号とを受け取り、前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号と前記第４のクロック信号とを含む４相のクロック信号に基づいて順次に前記第１の状態とされ、
前記第１のクロック信号と前記第３のクロック信号とは位相が１８０度ずらされ、前記第２のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第１のクロック信号と前記第２のクロック信号とは位相が９０度ずらされていることを特徴とする。
【００２５】
第９の発明は、第８の発明において、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第４のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする。
【００２６】
第１０の発明は、第９の発明において、
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
第１電極および第２電極に前記第４のクロック信号が与えられ、前記第２ノードに第３電極が接続された第８のスイッチング素子と、
第１電極に前記第１ノードの電位を示す信号の論理反転信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする。
【００２７】
第１１の発明は、第１０の発明において、
前記第２ノード制御部は、第１電極に前記第１のクロック信号または前記第３のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に含むことを特徴とする。
【００２８】
第１２の発明は、第８から第１１までのいずれかの発明において、
各双安定回路は、
第１電極に前記第３のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１１のスイッチング素子と、
第１電極に前記第４のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１２のスイッチング素子と
を更に有することを特徴とする。
【００２９】
第１３の発明は、第１から第１２までのいずれかの発明において、
各双安定回路は、第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１０のスイッチング素子を更に有することを特徴とする。
【００３０】
第１４の発明は、第１から第１３までのいずれかの発明において、
前記複数の双安定回路のうちの初段の双安定回路の第２の第１ノード放電部と前記複数の双安定回路のうちの最終段の双安定回路の第１の第１ノード放電部とは同一の信号に基づいて前記第１ノードを放電することを特徴とする。
【００３１】
第１５の発明は、第１から第１４までのいずれかの発明において、
各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする。
【００３２】
第１６の発明は、第１から第１５までのいずれかの発明において、
アモルファスシリコンを用いて形成されていることを特徴とする。
【００３３】
第１７の発明は、第１から第１５までのいずれかの発明において、
微結晶シリコンを用いて形成されていることを特徴とする。
【００３４】
第１８の発明は、第１から第１５までのいずれかの発明において、
多結晶シリコンを用いて形成されていることを特徴とする。
【００３５】
第１９の発明は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
第１から第１８までのいずれかの発明に係るシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする。
【００３６】
第２０の発明は、表示装置であって、
前記表示部を含み、第１９の発明に係る走査信号線駆動回路を備えたことを特徴とする。
【発明の効果】
【００３７】
上記第１の発明によれば、シフトレジスタの各段（双安定回路）には、出力ノードの電位（当該各段から出力される状態信号の電位）を制御する出力制御用スイッチング素子の第１電極（典型的にはゲート電極）に接続された第１ノードを充電するための信号として、前段から出力される状態信号と次段から出力される状態信号とが与えられ、第１ノードを放電するための信号として、前々段から出力される状態信号と次々段から出力される状態信号とが与えられる。すなわち、シフトレジスタの各段から出力される状態信号は、前段および次段の第１ノードを充電するために機能するとともに、前々段および次々段の第１ノードを放電するために機能する。また、出力制御用スイッチング素子の第２電極（典型的にはドレイン電極）には、ハイレベルの電位とローレベルの電位とを周期的に繰り返す第１のクロック信号が与えられる。このため、最初にシフトレジスタの初段において第１ノードの充電が行われたときには、順方向の順序（「初段から最終段」の順序）で、シフトレジスタの各段から出力される状態信号が第１の状態となる。一方、最初にシフトレジスタの最終段において第１ノードの充電が行われたときには、逆方向の順序（「最終段から初段」の順序）で、シフトレジスタの各段から出力される状態信号が第１の状態となる。このように、シフト方向を切り替えるために従来必要とされていた構成（「セレクト信号でスイッチの切り替えを行う構成」、「セレクト信号のための駆動回路や信号配線」など）を備えることなく、シフト方向の切り替えが可能なシフトレジスタが実現される。このため、例えば表示装置において走査信号線の走査順序が切り替え可能な構成とする場合に、回路面積の増大・消費電流の増大・コストの上昇などが抑制される。また、走査順序（シフト方向）を切り替えるためのスイッチが不要となるので、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。
【００３８】
上記第２の発明によれば、シフトレジスタの初段においては、外部から与えられる第１の走査開始信号に基づいて第１ノードが充電され、シフトレジスタの最終段においては外部から与えられる第２の走査開始信号に基づいて第１ノードが充電される。このため、シフトレジスタのシフト動作が第１の走査開始信号に基づいて開始されたときには、順方向の順序で、シフトレジスタの各段から出力される状態信号が第１の状態となる。一方、シフトレジスタのシフト動作が第２の走査開始信号に基づいて開始されたときには、逆方向の順序で、シフトレジスタの各段から出力される状態信号が第１の状態となる。これにより、上記第１の発明と同様の効果が得られる。
【００３９】
上記第３の発明によれば、第１の第１ノード充電部，第２の第１ノード充電部，第１の第１ノード放電部，および第２の第１ノード放電部にスイッチング素子を含めた構成において、上記第１または第２の発明と同様の効果が得られる。
【００４０】
上記第４の発明によれば、第１ノードの電位がローレベルとなっている期間に、第１ノードの電位を制御するための第２ノードの電位を１水平走査期間おきにハイレベルにすることができる。これにより、第１ノードの電位がローレベルとなっている期間中、１水平走査期間おきに第５のスイッチング素子がオン状態となる。このため、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、１水平走査期間おきに第１ノードの電位を確実にローレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。
【００４１】
上記第５の発明によれば、第２ノード制御部にスイッチング素子を含めた構成において、上記第４の発明と同様の効果が得られる。
【００４２】
上記第６の発明によれば、第２ノードの電位は、第１のクロック信号に基づいてローレベルにされる。このため、第２ノードに第１電極が接続されているスイッチング素子の閾値電圧のシフトが抑制される。
【００４３】
上記第７の発明によれば、シフトレジスタは３相以上のクロック信号に基づいて動作する。このため、第１のクロック信号がローレベルからハイレベルに変化するタイミングと第１ノードを放電するための信号の変化タイミング（例えば、ローレベルからハイレベルに変化するタイミング）とを異なるタイミングにすることができる。これにより、シフトレジスタが２相のクロック信号に基づいて動作するときとは異なり、第１ノードを放電するための信号の波形になまりが生じても、第１ノードが放電されるべき期間に、第１のクロック信号がローレベルからハイレベルに変化することに起因して出力ノードから異常パルスが出力されることはない。また、第１電極にクロック信号が与えられるスイッチング素子が双安定回路に含まれている場合、当該スイッチング素子の劣化に起因するシフトレジスタの誤動作の発生が抑制される。
【００４４】
上記第８の発明によれば、シフトレジスタは４相のクロック信号に基づいて動作する。このため、上記第７の発明と同様、第１ノードを放電するための信号の波形になまりが生じても、第１ノードが放電されるべき期間に、第１のクロック信号がローレベルからハイレベルに変化することに起因して出力ノードから異常パルスが出力されることはない。また、第１電極にクロック信号が与えられるスイッチング素子が双安定回路に含まれている場合、当該スイッチング素子のＯＮデューティ（オン状態にされている期間の比率）は２５パーセントとなる。このため、スイッチング素子の劣化に起因するシフトレジスタの誤動作の発生が効果的に抑制される。
【００４５】
上記第９の発明によれば、４相のクロック信号に基づいて動作するシフトレジスタにおいて、上記第４の発明と同様の効果が得られる。
【００４６】
上記第１０の発明によれば、第２ノード制御部にスイッチング素子を含めた構成において、上記第９の発明と同様の効果が得られる。
【００４７】
上記第１１の発明によれば、第２ノードの電位は、第１のクロック信号または第３のクロック信号に基づいてローレベルにされる。このため、第２ノードに第１電極が接続されているスイッチング素子の閾値電圧のシフトが抑制される。
【００４８】
上記第１２の発明によれば、出力制御用スイッチング素子でオフリークが生じても、第３のクロック信号および第４のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。
【００４９】
上記第１３の発明によれば、出力制御用スイッチング素子でオフリークが生じても、第２のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。
【００５０】
上記第１４の発明によれば、順方向の順序でシフト動作が行われる際と逆方向の順序でシフト動作が行われる際とで、同一の信号によってシフト動作が停止される。これにより、シフト動作を停止させるために必要な信号配線が削減され、回路面積の低減・消費電流の低減・コストの低減などの効果がより高められる。
【００５１】
上記第１５の発明によれば、出力ノードの電位が上昇する際に、キャパシタを介して第１ノードの電位が上昇する（第１ノードがブートストラップされる）。このため、双安定回路が第１の状態で維持されるべき期間中に、第１ノードの電位の低下が抑制されるとともに、出力制御用スイッチング素子の第１電極には大きな電圧が印加される。これにより、出力ノードから出力される状態信号の波形が安定化する。
【００５２】
上記第１６の発明によれば、アモルファスシリコンを用いて形成されたシフトレジスタにおいて、上記第１から第１５までのいずれかの発明と同様の効果が得られる。
【００５３】
上記第１７の発明によれば、微結晶シリコンを用いて形成されたシフトレジスタにおいて、上記第１から第１５までのいずれかの発明と同様の効果が得られる。
【００５４】
上記第１８の発明によれば、多結晶シリコンを用いて形成されたシフトレジスタにおいて、上記第１から第１５までのいずれかの発明と同様の効果が得られる。
【００５５】
上記第１９の発明によれば、上記第１から第１８までのいずれかの発明と同様の効果が得られるシフトレジスタを備えた走査信号線駆動回路が実現される。
【００５６】
上記第２０の発明によれば、上記第１９の発明と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタに含まれる双安定回路の構成を示す回路図である。
【図２】上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。
【図４】上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図５】上記第１の実施形態において、シフトレジスタのｋ段目の双安定回路の入出力信号について説明するための図である。
【図６】上記第１の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図７】上記第１の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図８】上記第１の実施形態において、順方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図９】上記第１の実施形態において、逆方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図１０】本発明の第２の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図１１】上記第２の実施形態において、シフトレジスタのｋ段目の双安定回路の入出力信号について説明するための図である。
【図１２】上記第２の実施形態において、双安定回路の構成を示す回路図である。
【図１３】上記第２の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図１４】上記第２の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図１５】上記第２の実施形態において、順方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図１６】上記第２の実施形態において、逆方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図１７】本発明の第３の実施形態において、双安定回路の構成を示す回路図である。
【図１８】上記第３の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図１９】上記第３の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図２０】本発明の第４の実施形態において、双安定回路の構成を示す回路図である。
【図２１】上記第４の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図２２】上記第４の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図２３】上記第４の実施形態の変形例において、双安定回路の構成を示す回路図である。
【図２４】本発明の第５の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。
【図２５】上記第５の実施形態において、順方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図２６】上記第５の実施形態において、逆方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。
【図２７】従来の表示装置のゲートドライバの一構成例を示すブロック図である。
【図２８】従来例において、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。
【図２９】従来例において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。
【図３０】米国特許第６７７８６２６号明細書に開示されたシフトレジスタの構成を示すブロック図である。
【図３１】特開２００４−１５７５０８号公報に開示された液晶表示装置におけるシフトレジスタの構成を示すブロック図である。
【発明を実施するための形態】
【００５８】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。
【００５９】
＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１０と表示制御回路２０とソースドライバ（映像信号線駆動回路）３０とゲートドライバ（走査信号線駆動回路）４０とを備えている。表示制御回路２０は、コントロール基板２上に形成されている。ソースドライバ３０は、フレキシブル基板３上に形成されている。ゲートドライバ４０は、アモルファスシリコン，多結晶シリコン，微結晶シリコンなどを用いて、表示部１０を含む表示パネル４上に形成されている。すなわち、本実施形態においては、ゲートドライバ４０がモノリシック化された構成となっている。
【００６０】
表示部１０には、複数本（ｍ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｍと、複数本（ｎ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｎと、それらのソースバスラインＳＬ１〜ＳＬｍとゲートバスラインＧＬ１〜ＧＬｎとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。
【００６１】
上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１と、その薄膜トランジスタ１１のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００６２】
表示制御回路２０は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部１０における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，第１の走査開始信号としての第１のゲートスタートパルス信号ＧＳＰ１，第２の走査開始信号としての第２のゲートスタートパルス信号ＧＳＰ２，第１のゲートエンドパルス信号ＧＥＰ１，第２のゲートエンドパルス信号ＧＥＰ２，第１のゲートクロック信号ＧＣＫ１，および第２のゲートクロック信号ＧＣＫ２とを出力する。
【００６３】
ソースドライバ３０は、表示制御回路２０から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）を印加する。
【００６４】
ゲートドライバ４０は、表示制御回路２０から出力される第１のゲートスタートパルス信号ＧＳＰ１，第２のゲートスタートパルス信号ＧＳＰ２，第１のゲートエンドパルス信号ＧＥＰ１，第２のゲートエンドパルス信号ＧＥＰ２，第１のゲートクロック信号ＧＣＫ１，および第２のゲートクロック信号ＧＣＫ２に基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）の各ゲートバスラインＧＬ１〜ＧＬｎへの印加を１垂直走査期間を周期として繰り返す。本実施形態においては、第１のゲートスタートパルス信号ＧＳＰ１，第２のゲートスタートパルス信号ＧＳＰ２，第１のゲートエンドパルス信号ＧＥＰ１，および第２のゲートエンドパルス信号ＧＥＰ２のパルスの発生タイミングに応じて、順方向走査（「ＧＬ１，ＧＬ２，・・・，ＧＬｎ−１，ＧＬｎ」の順序での走査）と逆方向走査（「ＧＬｎ，ＧＬｎ−１，・・・，ＧＬ２，ＧＬ１」の順序での走査）との切り替えが行われる。なお、このゲートドライバ４０についての詳しい説明は後述する。
【００６５】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｎに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１０に表示される。
【００６６】
＜１．２ ゲートドライバの構成＞
次に、図３〜図５を参照しつつ、本実施形態におけるゲートドライバ４０の構成について説明する。図３に示すように、ゲートドライバ４０はｎ段のシフトレジスタ４１０によって構成されている。表示部１０にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号として出力する双安定回路となっている。このように、このシフトレジスタ４１０はｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が走査信号として出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が走査信号として出力される。また、以下においては、シフトレジスタ４１０は８個の双安定回路で構成されているものと仮定して説明する。
【００６７】
図４は、ゲートドライバ４０内のシフトレジスタ４１０の構成を示すブロック図である。また、図５は、シフトレジスタ４１０のｋ段目の双安定回路ＳＲ（ｋ）の入出力信号について説明するための図である。図４に示すように、このシフトレジスタ４１０は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、順方向走査の際の走査開始用の信号である第１のセット信号ＳＥＴ１を受け取るための入力端子と、逆方向走査の際の走査開始用の信号である第２のセット信号ＳＥＴ２を受け取るための入力端子と、順方向走査の際の走査終了用の信号である第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、逆方向走査の際の走査終了用の信号である第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。
【００６８】
以下、各段（各双安定回路）の入力端子に与えられる信号について説明する。なお、ローレベルの電源電圧ＶＳＳについては、図４に示すように、全ての段ＳＲ（１）〜ＳＲ（ｎ）に共通的に与えられる。
【００６９】
第１クロックＣＫＡおよび第２クロックＣＫＢについては、次のようになっている（図４参照）。１段目ＳＲ（１）については、第１のゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２のゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられる。２段目ＳＲ（２）については、第２のゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１のゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられる。３段目以降については、上述した１段目および２段目の構成と同様の構成が２段ずつ繰り返される。
【００７０】
第１のセット信号ＳＥＴ１および第２のセット信号ＳＥＴ２については、次のようになっている。ｋ段目ＳＲ（ｋ）に着目すると、前段の走査信号ＧＯＵＴ（ｋ−１）が第１のセット信号ＳＥＴ１として与えられ、次段の走査信号ＧＯＵＴ（ｋ＋１）が第２のセット信号ＳＥＴ２として与えられる（図５参照）。但し、１段目ＳＲ（１）については、第１のゲートスタートパルス信号ＧＳＰ１が第１のセット信号ＳＥＴ１として与えられ、８段目（最終段目）ＳＲ（８）については、第２のゲートスタートパルス信号ＧＳＰ２が第２のセット信号ＳＥＴ２として与えられる（図４参照）。
【００７１】
第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２については、次のようになっている。ｋ段目ＳＲ（ｋ）に着目すると、次々段の走査信号ＧＯＵＴ（ｋ＋２）が第１のリセット信号ＲＥＳＥＴ１として与えられ、前々段の走査信号ＧＯＵＴ（ｋ−２）が第２のリセット信号ＲＥＳＥＴ２として与えられる（図５参照）。但し、１段目ＳＲ（１）については、第２のゲートエンドパルス信号ＧＥＰ２が第２のリセット信号ＲＥＳＥＴ２として与えられ、２段目ＳＲ（２）については、第１のゲートスタートパルス信号ＧＳＰ１が第２のリセット信号ＲＥＳＥＴ２として与えられ、７段目ＳＲ（７）については、第２のゲートスタートパルス信号ＧＳＰ２が第１のリセット信号ＲＥＳＥＴ１として与えられ、８段目（最終段目）ＳＲ（８）については、第１のゲートエンドパルス信号ＧＥＰ１が第１のリセット信号ＲＥＳＥＴ１として与えられる（図４参照）。
【００７２】
次に、各段（各双安定回路）の出力端子から出力される信号について説明する。ｋ段目ＳＲ（ｋ）の出力端子からは、ｋ行目のゲートバスラインＧＬｋを選択状態にするための走査信号ＧＯＵＴ（ｋ）が出力される。当該走査信号ＧＯＵＴ（ｋ）は、第１のリセット信号ＲＥＳＥＴ１として（ｋ−２）段目に与えられ、第２のセット信号ＳＥＴ２として（ｋ−１）段目に与えられ、第１のセット信号ＳＥＴ１として（ｋ＋１）段目に与えられ、第２のリセット信号ＲＥＳＥＴ２として（ｋ＋２）段目に与えられる（図５参照）。
【００７３】
＜１．３ 双安定回路の構成＞
図１は、上述したシフトレジスタ４１０に含まれている双安定回路の構成（シフトレジスタ４１０の１段分の構成）を示す回路図である。図１に示すように、この双安定回路は、６個の薄膜トランジスタＴＳ（出力制御用スイッチング素子），Ｔ１（第１のスイッチング素子），Ｔ２（第２のスイッチング素子），Ｔ３（第３のスイッチング素子），Ｔ４（第４のスイッチング素子），およびＴ１０（第１０のスイッチング素子）と、キャパシタＣ１とを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、６個の入力端子４１〜４６と１個の出力端子（出力ノード）６１とを有している。なお、第１のセット信号ＳＥＴ１を受け取る入力端子には符号４１を付し、第２のセット信号ＳＥＴ２を受け取る入力端子には符号４２を付し、第１のリセット信号ＲＥＳＥＴ１を受け取る入力端子には符号４３を付し、第２のリセット信号ＲＥＳＥＴ２を受け取る入力端子には符号４４を付し、第１クロックＣＫＡを受け取る入力端子には符号４５を付し、第２クロックＣＫＢを受け取る入力端子には符号４６を付している。以下、この双安定回路内における構成要素間の接続関係について説明する。
【００７４】
薄膜トランジスタＴ１のソース端子，薄膜トランジスタＴ２のソース端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ４のドレイン端子，および薄膜トランジスタＴＳのゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。
【００７５】
薄膜トランジスタＴ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ２については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ３については、ゲート端子は入力端子４３に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４４に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴＳについては、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４５に接続され、ソース端子は出力端子６１に接続されている。薄膜トランジスタＴ１０については、ゲート端子は入力端子４６に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣ１については、一端はｎｅｔＡに接続され、他端は出力端子６１に接続されている。
【００７６】
次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴ１は、第１のセット信号ＳＥＴ１がハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ２は、第２のセット信号ＳＥＴ２がハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ３は、第１のリセット信号ＲＥＳＥＴ１がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ４は、第２のリセット信号ＲＥＳＥＴ２がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴＳは、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子６１に与える。薄膜トランジスタＴ１０は、第２クロックＣＫＢがハイレベルになっているときに、走査信号ＧＯＵＴの電位（出力端子６１の電位）をローレベルにする。キャパシタＣ１は、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中にｎｅｔＡの電位をハイレベルで維持するための補償容量として機能する。
【００７７】
なお、本実施形態においては、薄膜トランジスタＴ１によって第１の第１ノード充電部が実現され、薄膜トランジスタＴ２によって第２の第１ノード充電部が実現されている。また、薄膜トランジスタＴ３によって第１の第１ノード放電部が実現され、薄膜トランジスタＴ４によって第２の第２ノード放電部が実現されている。
【００７８】
＜１．４ シフトレジスタの動作＞
次に、本実施形態におけるシフトレジスタ４１０の動作について説明する。なお、表示制御回路２０から与えられる第１のゲートスタートパルス信号ＧＳＰ１，第２のゲートスタートパルス信号ＧＳＰ２，第１のゲートエンドパルス信号ＧＥＰ１，および第２のゲートエンドパルス信号ＧＥＰ２のパルスの発生タイミングに応じて、順方向走査の際と逆方向走査の際とで異なる動作が行われる。
【００７９】
＜１．４．１ 各段（双安定回路）の動作＞
まず、図１，図６，および図７を参照しつつ、シフトレジスタ４１０の各段（双安定回路）の動作について説明する。なお、図６は順方向走査が行われる際のタイミングチャートであり、図７は逆方向走査が行われる際のタイミングチャートである。また、以下の説明では、図６および図７の時点ｔ２から時点ｔ３までの期間が、双安定回路の出力端子６１に接続されているゲートバスラインが選択状態とされるべき期間（選択期間）であるものと仮定する。
【００８０】
＜１．４．１．１ 順方向走査の際の動作＞
順方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子４５には図６（ａ）に示すような波形の第１クロックＣＫＡが与えられ、入力端子４６には図６（ｂ）に示すような波形の第２クロックＣＫＢが与えられる。このように、本実施形態においては、互いに位相が１８０度ずれた２相のクロック信号が双安定回路に与えられている。
【００８１】
時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子６１の電位）はローレベルとなっている。時点ｔ０になると、入力端子４４に第２のリセット信号ＲＥＳＥＴ２のパルスが与えられる。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はローレベルで維持される。時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。薄膜トランジスタＴ１は図１に示すようにダイオード接続となっているので、この第１のセット信号ＳＥＴ１のパルスによって薄膜トランジスタＴ１はオン状態となり、キャパシタＣ１が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ところで、ｔ１〜ｔ２の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。
【００８２】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＳはオン状態となっているので、入力端子４５の電位の上昇とともに出力端子６１の電位は上昇する。ここで、図１に示すようにｎｅｔＡ−出力端子６１間にはキャパシタＣ１が設けられているので、出力端子６１の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴＳには大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ１０はオフ状態となり、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【００８３】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４５の電位の低下とともに出力端子６１の電位は低下し、キャパシタＣ１を介してｎｅｔＡの電位も低下する。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１０はオン状態となり、出力端子６１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。さらに、時点ｔ３には、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。薄膜トランジスタＴ２は図１に示すようにダイオード接続となっているので、この第２のセット信号ＳＥＴ２のパルスによって、ｎｅｔＡの電位はハイレベルで維持される。なお、ｔ３〜ｔ４の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位がローレベルにまで低下することはない。
【００８４】
時点ｔ４になると、入力端子４３に第１のリセット信号ＲＥＳＥＴ１のパルスが与えられる。これにより、薄膜トランジスタＴ３はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
【００８５】
以上のように、順方向走査の際には、第１のセット信号ＳＥＴ１が、アクティブな走査信号ＧＯＵＴを生成すべくｎｅｔＡの電位をローレベルからハイレベルに上昇させるための信号として機能し、第１のリセット信号ＲＥＳＥＴ１が、ハイレベルとなっているｎｅｔＡの電位をローレベルに低下させるための信号として機能している。そして、ｎｅｔＡの電位がハイレベルになっている期間中に第１クロックＣＫＡがハイレベルになることによって、双安定回路からアクティブな走査信号ＧＯＵＴが出力される。
【００８６】
＜１．４．１．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、順方向走査の際と同様、入力端子４５には図７（ａ）に示すような波形の第１クロックＣＫＡが与えられ、入力端子４６には図７（ｂ）に示すような波形の第２クロックＣＫＢが与えられる。
【００８７】
時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子６１の電位）はローレベルとなっている。時点ｔ０になると、入力端子４３に第１のリセット信号ＲＥＳＥＴ１のパルスが与えられる。これにより、薄膜トランジスタＴ３はオン状態となり、ｎｅｔＡの電位はローレベルで維持される。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。薄膜トランジスタＴ２は図１に示すようにダイオード接続となっているので、この第２のセット信号ＳＥＴ２のパルスによって、ｎｅｔＡの電位はローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴＳはオン状態となる。ところで、ｔ１〜ｔ２の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。
【００８８】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＳはオン状態となっているので、入力端子４５の電位の上昇とともに出力端子６１の電位は上昇する。ここで、図１に示すようにｎｅｔＡ−出力端子６１間にはキャパシタＣ１が設けられているので、出力端子６１の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴＳには大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ１０はオフ状態となり、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【００８９】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４５の電位の低下とともに出力端子６１の電位は低下し、キャパシタＣ１を介してｎｅｔＡの電位も低下する。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１０はオン状態となり、出力端子６１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。さらに、時点ｔ３には、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。薄膜トランジスタＴ１は図１に示すようにダイオード接続となっているので、この第１のセット信号ＳＥＴ１のパルスによって、ｎｅｔＡの電位はハイレベルで維持される。なお、ｔ３〜ｔ４の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位がローレベルにまで低下することはない。
【００９０】
時点ｔ４になると、入力端子４４に第２のリセット信号ＲＥＳＥＴ２のパルスが与えられる。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
【００９１】
以上のように、逆方向走査の際には、第２のセット信号ＳＥＴ２が、アクティブな走査信号ＧＯＵＴを生成すべくｎｅｔＡの電位をローレベルからハイレベルに上昇させるための信号として機能し、第２のリセット信号ＲＥＳＥＴ２が、ハイレベルとなっているｎｅｔＡの電位をローレベルに低下させるための信号として機能している。そして、ｎｅｔＡの電位がハイレベルになっている期間中に第１クロックＣＫＡがハイレベルになることによって、双安定回路からアクティブな走査信号ＧＯＵＴが出力される。
【００９２】
＜１．４．２ シフトレジスタ全体の動作＞
次に、図１，図４，図８，および図９を参照しつつ、上記各段（双安定回路）における動作に基づくシフトレジスタ４１０全体の動作について説明する。なお、図８は順方向走査が行われる際のタイミングチャートであり、図９は逆方向走査が行われる際のタイミングチャートである。
【００９３】
＜１．４．２．１ 順方向走査の際の動作＞
順方向走査が行われる際のシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ４１０には、図８（ａ）に示すような波形の第１のゲートクロック信号ＧＣＫ１と図８（ｂ）に示すような波形の第２のゲートクロック信号ＧＣＫ２とが与えられる。
【００９４】
時点ｔａ以前の期間には、全ての段においてｎｅｔＡの電位はローレベルとなっていて、また、全ての段から出力される走査信号ＧＯＵＴの電位はローレベルとなっている。時点ｔａになると、第１のゲートスタートパルス信号ＧＳＰ１のパルスがこのシフトレジスタ４１０に与えられる。その第１のゲートスタートパルス信号ＧＳＰ１は、図４に示すように、第１のセット信号ＳＥＴ１として１段目ＳＲ（１）に与えられ、第２のリセット信号ＲＥＳＥＴ２として２段目ＳＲ（２）に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は、図８（ｅ）に示すように、ローレベルからハイレベルに変化する。２段目ＳＲ（２）のｎｅｔＡの電位は、ローレベルのまま維持される。
【００９５】
時点ｔｂになると、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、１段目ＳＲ（１）においては入力端子４５（図１参照）の電位がローレベルからハイレベルに変化することになるので、１段目ＳＲ（１）のｎｅｔＡの電位は更に上昇する。その結果、ｔｂ〜ｔｃの期間中、１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）はハイレベルとなる。
【００９６】
１段目ＳＲ（１）の走査信号ＧＯＵＴ（１）は、図４に示すように、第１のセット信号ＳＥＴ１として２段目ＳＲ（２）に与えられ、第２のリセット信号ＲＥＳＥＴ２として３段目ＳＲ（３）に与えられる。これにより、ｔｂ〜ｔｃの期間中、２段目ＳＲ（２）においては図８（ｇ）に示すようにｎｅｔＡの電位はハイレベルとされ、３段目ＳＲ（３）においては図８（ｉ）に示すようにｎｅｔＡの電位はローレベルで維持される。
【００９７】
時点ｔｃになると、第１のゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は低下する。また、時点ｔｃには、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、１段目ＳＲ（１）においては入力端子４６（図１参照）の電位がローレベルからハイレベルに変化することになるので、１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）はローレベルとなる。また、第２のゲートクロック信号ＧＣＫ２は第１クロックＣＫＡとして２段目ＳＲ（２）に与えられるので、第２のゲートクロック信号ＧＣＫ２がハイレベルに変化することによって、２段目ＳＲ（２）のｎｅｔＡの電位は更に上昇し、ｔｃ〜ｔｄの期間中、２段目ＳＲ（２）から出力される走査信号ＧＯＵＴ（２）はハイレベルとなる。
【００９８】
時点ｔｄになると、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、３段目ＳＲ（３）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、３段目ＳＲ（３）のｎｅｔＡの電位は更に上昇する。その結果、ｔｄ〜ｔｅの期間中、３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）はハイレベルとなる。３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）は、第１のリセット信号ＲＥＳＥＴ１として１段目（１）に与えられ、第２のセット信号ＳＥＴ２として２段目ＳＲ（２）に与えられ、第１のセット信号ＳＥＴ１として４段目ＳＲ（４）に与えられ、第２のリセット信号ＲＥＳＥＴ２として５段目に与えられる。これにより、１段目（１）のｎｅｔＡの電位はハイレベルからローレベルに変化し、２段目ＳＲ（２）のｎｅｔＡの電位はハイレベルで維持され、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルからハイレベルに変化し、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルで維持される。
【００９９】
以上のようにして、１段目ＳＲ（１）から８段目ＳＲ（８）へと走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（８）が１水平走査期間ずつ順次にハイレベルとなる。そして、時点ｔｊになると、第２のゲートスタートパルス信号ＧＳＰ２のパルスがこのシフトレジスタ４１０に与えられる。その第２のゲートスタートパルス信号ＧＳＰ２は、図４に示すように、第１のリセット信号ＲＥＳＥＴ１として７段目ＳＲ（７）に与えられ、第２のセット信号ＳＥＴ２として８段目ＳＲ（８）に与えられる。これにより、７段目ＳＲ（７）のｎｅｔＡの電位は、図８（ｑ）に示すように、ハイレベルからローレベルに変化する。８段目ＳＲ（８）のｎｅｔＡの電位は、ハイレベルのまま維持される。
【０１００】
時点ｔｋになると、第１のゲートエンドパルス信号ＧＥＰ１のパルスがこのシフトレジスタ４１０に与えられる。その第１のゲートエンドパルス信号ＧＥＰ１は、図４に示すように、第１のリセット信号ＲＥＳＥＴ１として８段目ＳＲ（８）に与えられる。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は、図８（ｓ）に示すように、ハイレベルからローレベルに変化する。
【０１０１】
以上のように、この液晶表示装置に含まれるゲートバスラインＧＬ１〜ＧＬｎの走査を開始する信号として第１のゲートスタートパルス信号ＧＳＰ１が用いられ、当該走査を終了する信号として第１のゲートエンドパルス信号ＧＥＰ１が用いられることにより、ゲートバスラインＧＬ１〜ＧＬｎの順方向走査が行われる。
【０１０２】
＜１．４．２．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際のシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、順方向走査の際と同様、シフトレジスタ４１０には、図９（ａ）に示すような波形の第１のゲートクロック信号ＧＣＫ１と図９（ｂ）に示すような波形の第２のゲートクロック信号ＧＣＫ２とが与えられる。
【０１０３】
時点ｔａ以前の期間には、全ての段においてｎｅｔＡの電位はローレベルとなっていて、また、全ての段から出力される走査信号ＧＯＵＴの電位はローレベルとなっている。時点ｔａになると、第２のゲートスタートパルス信号ＧＳＰ２のパルスがこのシフトレジスタ４１０に与えられる。その第２のゲートスタートパルス信号ＧＳＰ２は、図４に示すように、第２のセット信号ＳＥＴ２として８段目ＳＲ（８）に与えられ、第１のリセット信号ＲＥＳＥＴ１として７段目ＳＲ（７）に与えられる。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は、図９（ｓ）に示すように、ローレベルからハイレベルに変化する。７段目ＳＲ（７）のｎｅｔＡの電位は、ローレベルのまま維持される。
【０１０４】
時点ｔｂになると、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４５（図１参照）の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）のｎｅｔＡの電位は更に上昇する。その結果、ｔｂ〜ｔｃの期間中、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はハイレベルとなる。
【０１０５】
８段目ＳＲ（８）の走査信号ＧＯＵＴ（８）は、図４に示すように、第２のセット信号ＳＥＴ２として７段目ＳＲ（７）に与えられ、第１のリセット信号ＲＥＳＥＴ１として６段目ＳＲ（６）に与えられる。これにより、ｔｂ〜ｔｃの期間中、７段目ＳＲ（７）においては図９（ｑ）に示すようにｎｅｔＡの電位はハイレベルとされ、６段目ＳＲ（６）においては図９（ｏ）に示すようにｎｅｔＡの電位はローレベルで維持される。
【０１０６】
時点ｔｃになると、第２のゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化する。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は低下する。また、時点ｔｃには、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４６（図１参照）の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はローレベルとなる。また、第１のゲートクロック信号ＧＣＫ１は第１クロックＣＫＡとして７段目ＳＲ（７）に与えられるので、第１のゲートクロック信号ＧＣＫ１がハイレベルに変化することによって、７段目ＳＲ（７）のｎｅｔＡの電位は更に上昇し、ｔｃ〜ｔｄの期間中、７段目ＳＲ（７）から出力される走査信号ＧＯＵＴ（７）はハイレベルとなる。
【０１０７】
時点ｔｄになると、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、６段目ＳＲ（６）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、６段目ＳＲ（６）のｎｅｔＡの電位は更に上昇する。その結果、ｔｄ〜ｔｅの期間中、６段目ＳＲ（６）から出力される走査信号ＧＯＵＴ（６）はハイレベルとなる。６段目ＳＲ（６）から出力される走査信号ＧＯＵＴ（６）は、第２のリセット信号ＲＥＳＥＴ２として８段目（８）に与えられ、第１のセット信号ＳＥＴ１として７段目ＳＲ（７）に与えられ、第２のセット信号ＳＥＴ２として５段目ＳＲ（５）に与えられ、第１のリセット信号ＲＥＳＥＴ１として４段目に与えられる。これにより、８段目（８）のｎｅｔＡの電位はハイレベルからローレベルに変化し、７段目ＳＲ（７）のｎｅｔＡの電位はハイレベルで維持され、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルからハイレベルに変化し、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルで維持される。
【０１０８】
以上のようにして、８段目ＳＲ（８）から１段目ＳＲ（１）へと走査信号ＧＯＵＴ（８）〜ＧＯＵＴ（１）が１水平走査期間ずつ順次にハイレベルとなる。そして、時点ｔｊになると、第１のゲートスタートパルス信号ＧＳＰ１のパルスがこのシフトレジスタ４１０に与えられる。その第１のゲートスタートパルス信号ＧＳＰ１は、図４に示すように、第２のリセット信号ＲＥＳＥＴ２として２段目ＳＲ（２）に与えられ、第１のセット信号ＳＥＴ１として１段目ＳＲ（１）に与えられる。これにより、２段目ＳＲ（２）のｎｅｔＡの電位は、図９（ｇ）に示すように、ハイレベルからローレベルに変化する。１段目ＳＲ（１）のｎｅｔＡの電位は、ハイレベルのまま維持される。
【０１０９】
時点ｔｋになると、第２のゲートエンドパルス信号ＧＥＰ２のパルスがこのシフトレジスタ４１０に与えられる。その第２のゲートエンドパルス信号ＧＥＰ２は、図４に示すように、第２のリセット信号ＲＥＳＥＴ２として１段目ＳＲ（１）に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は、図９（ｅ）に示すように、ハイレベルからローレベルに変化する。
【０１１０】
以上のように、この液晶表示装置に含まれるゲートバスラインＧＬ１〜ＧＬｎの走査を開始する信号として第２のゲートスタートパルス信号ＧＳＰ２が用いられ、当該走査を終了する信号として第２のゲートエンドパルス信号ＧＥＰ２が用いられることにより、ゲートバスラインＧＬ１〜ＧＬｎの逆方向走査が行われる。
【０１１１】
＜１．５ 効果＞
本実施形態によれば、シフトレジスタ４１０の各段ＳＲ（ｋ）には、前々段ＳＲ（ｋ−２）から出力される走査信号ＧＯＵＴ（ｋ−２）が第２のリセット信号ＲＥＳＥＴ２として与えられ、前段ＳＲ（ｋ−１）から出力される走査信号ＧＯＵＴ（ｋ−１）が第１のセット信号ＳＥＴ１として与えられ、次段ＳＲ（ｋ＋１）から出力される走査信号ＧＯＵＴ（ｋ＋１）が第２のリセット信号ＲＥＳＥＴ２として与えられ、次々段ＳＲ（ｋ＋２）から出力される走査信号ＧＯＵＴ（ｋ＋２）が第１のリセット信号ＲＥＳＥＴ１として与えられる。また、１段目ＳＲ（１）には第１のゲートスタートパルス信号ＧＳＰ１が第１のセット信号ＳＥＴ１として与えられ、８段目（最終段目）ＳＲ（８）には第２のゲートスタートパルス信号ＧＳＰ２が第２のセット信号ＳＥＴ２として与えられる。このため、ゲートバスラインＧＬ１〜ＧＬｎの走査を開始するために第１のゲートスタートパルス信号ＧＳＰ１のパルスがこのシフトレジスタ４１０に与えられたときには、「１段目，２段目，・・・，７段目，８段目」の順で各段に第１のセット信号ＳＥＴ１のパルスが与えられ、ゲートバスラインＧＬ１〜ＧＬｎの順方向走査が行われる。一方、ゲートバスラインＧＬ１〜ＧＬｎの走査を開始するために第２のゲートスタートパルス信号ＧＳＰ２のパルスがこのシフトレジスタ４１０に与えられたときには、「８段目，７段目，・・・，２段目，１段目」の順で各段に第２のセット信号ＳＥＴ２のパルスが与えられ、ゲートバスラインＧＬ１〜ＧＬｎの逆方向走査が行われる。ここで、本実施形態においては、シフトレジスタ４１０の各段が２つのセット信号ＳＥＴ１，ＳＥＴ２と２つのリセット信号ＲＥＳＥＴ１，ＲＥＳＥＴ２とを受け取る構成とすることにより、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えが可能となっている。このように、本実施形態によれば、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えのために従来必要とされていた構成（「セレクト信号でスイッチの切り替えを行う構成」、「セレクト信号のための駆動回路や信号配線」など）が不要となる。このため、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制，消費電流増大の抑制，コスト上昇の抑制を図ることができる。また、走査順序を切り替えるためのスイッチが不要となるので、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。
【０１１２】
＜１．６ 変形例＞
上記第１の実施形態においては、ｎｅｔＡと出力端子６１との間にキャパシタＣ１が設けられているが、本発明はこれに限定されない。このキャパシタＣ１は走査信号ＧＯＵＴの波形の安定化のために設けられているものであって、このキャパシタＣ１を有さない構成であっても良い。また、上記第１の実施形態においては、第２クロックＣＫＢによってオン／オフが制御される薄膜トランジスタＴ１０が設けられているが、本発明はこれに限定されない。この薄膜トランジスタＴ１０についても走査信号ＧＯＵＴの波形の安定化のために設けられているものであって、この薄膜トランジスタＴ１０を有さない構成であっても良い。
【０１１３】
＜２．第２の実施形態＞
＜２．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、上記第１の実施形態においては、表示制御回路２０からゲートドライバ４０には２相のクロック信号（第１のゲートクロック信号ＧＣＫ１，第２のゲートクロック信号ＧＣＫ２）が送られていたのに対し、本実施形態においては、表示制御回路２０からゲートドライバ４０には４相のクロック信号（第１のゲートクロック信号ＧＣＫ１，第２のゲートクロック信号ＧＣＫ２，第３のゲートクロック信号ＧＣＫ３，および第４のゲートクロック信号ＧＣＫ４）が送られる。
【０１１４】
図１０は、ゲートドライバ４０内のシフトレジスタ４１１の構成を示すブロック図である。また、図１１は、シフトレジスタ４１１のｋ段目の双安定回路の入出力信号について説明するための図である。図１０に示すように、このシフトレジスタ４１１は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、４相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ（以下「第３クロック」という。），およびＣＫＤ（以下「第４クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、第１のセット信号ＳＥＴ１を受け取るための入力端子と、第２のセット信号ＳＥＴ２を受け取るための入力端子と、第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。
【０１１５】
以下、各段（各双安定回路）に入力される４相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，およびＣＫＤについて説明する。なお、第１のセット信号ＳＥＴ１，第２のセット信号ＳＥＴ２，第１のリセット信号ＲＥＳＥＴ１，第２のリセット信号ＲＥＳＥＴ２，および電源電圧ＶＳＳについては、上記第１の実施形態と同様であるので、説明を省略する。
【０１１６】
１段目ＳＲ（１）および５段目ＳＲ（５）については、第１のゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２のゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、第３のゲートクロック信号ＧＣＫ３が第３クロックＣＫＣとして与えられ、第４のゲートクロック信号ＧＣＫ４が第４クロックＣＫＤとして与えられる。
【０１１７】
２段目ＳＲ（２）および６段目ＳＲ（６）については、第２のゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第３のゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられ、第４のゲートクロック信号ＧＣＫ４が第３クロックＣＫＣとして与えられ、第１のゲートクロック信号ＧＣＫ１が第４クロックＣＫＤとして与えられる。
【０１１８】
３段目ＳＲ（３）および７段目ＳＲ（７）については、第３のゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第４のゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられ、第１のゲートクロック信号ＧＣＫ１が第３クロックＣＫＣとして与えられ、第２のゲートクロック信号ＧＣＫ２が第４クロックＣＫＤとして与えられる。
【０１１９】
４段目ＳＲ（４）および８段目ＳＲ（８）については、第４のゲートクロック信号ＧＣＫ４が第１クロックＣＫＡとして与えられ、第１のゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、第２のゲートクロック信号ＧＣＫ２が第３クロックＣＫＣとして与えられ、第３のゲートクロック信号ＧＣＫ３が第４クロックＣＫＤとして与えられる。
【０１２０】
＜２．２ 双安定回路の構成＞
図１２は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図１に示した上記第１の実施形態における構成要素に加えて、２個の薄膜トランジスタＴ１１（第１１のスイッチング素子），Ｔ１２（第１２のスイッチング素子）と、第３クロックＣＫＣを受け取る入力端子４７と、第４クロックＣＫＤを受け取る入力端子４８とが設けられている。薄膜トランジスタＴ１１については、ゲート端子は入力端子４７に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ１２については、ゲート端子は入力端子４８に接続され、ドレイン端子は出力端子６１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ１１は、第３クロックＣＫＣがハイレベルになっているときに、走査信号ＧＯＵＴの電位をローレベルにする。薄膜トランジスタＴ１２は、第４クロックＣＫＤがハイレベルになっているときに、走査信号ＧＯＵＴの電位をローレベルにする。
【０１２１】
＜２．３ シフトレジスタの動作＞
次に、本実施形態におけるシフトレジスタ４１１の動作について説明する。なお、上記第１の実施形態と異なる点についてのみ詳しく説明し、上記第１の実施形態と同様の点については簡単に説明する。
＜２．３．１ 各段（双安定回路）の動作＞
まず、図１２，図１３，および図１４を参照しつつ、シフトレジスタ４１１の各段（双安定回路）の動作について説明する。なお、図１３は順方向走査が行われる際のタイミングチャートであり、図１４は逆方向走査が行われる際のタイミングチャートである。
【０１２２】
＜２．３．１．１ 順方向走査の際の動作＞
順方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子４５には図１３（ａ）に示すような波形の第１クロックＣＫＡが与えられ、入力端子４６には図１３（ｂ）に示すような波形の第２クロックＣＫＢが与えられ、入力端子４７には図１３（ｃ）に示すような波形の第３クロックＣＫＣが与えられ、入力端子４８には図１３（ｄ）に示すような波形の第４クロックＣＫＤが与えられる。このように、本実施形態においては、９０度ずつ位相がずれた４相のクロック信号が双安定回路に与えられる。
【０１２３】
時点ｔ１以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ｔ１〜ｔ２の期間中、第１クロックＣＫＡはローレベルとなっているので、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、ｎｅｔＡの電位が低下することはない。
【０１２４】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様に、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤはいずれもローレベルとなっている。このため、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【０１２５】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、ｎｅｔＡの電位は低下する。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、出力端子６１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。さらに、時点ｔ３には、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、ｎｅｔＡの電位はハイレベルで維持される。なお、ｔ３〜ｔ４の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、ｎｅｔＡの電位がローレベルにまで低下することはない。時点ｔ４になると、入力端子４３に第１のリセット信号ＲＥＳＥＴ１のパルスが与えられる。これにより、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
【０１２６】
＜２．３．１．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子４５には図１４（ａ）に示すような波形の第１クロックＣＫＡが与えられ、入力端子４６には図１４（ｂ）に示すような波形の第２クロックＣＫＢが与えられ、入力端子４７には図１４（ｃ）に示すような波形の第３クロックＣＫＣが与えられ、入力端子４８には図１４（ｄ）に示すような波形の第４クロックＣＫＤが与えられる。図１３および図１４から把握されるように、順方向走査の際には、「第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，第４クロックＣＫＤ」の順にこれら４相のクロック信号のクロックパルスがこの双安定回路に与えられるが、逆方向走査の際には、「第４クロックＣＫＤ，第３クロックＣＫＣ，第２クロックＣＫＢ，第１クロックＣＫＡ」の順にこれら４相のクロック信号のクロックパルスがこの双安定回路に与えられる。このようなクロックパルスの発生順序については、表示制御回路２０にて切り替えが行われる。
【０１２７】
時点ｔ１以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ｔ１〜ｔ２の期間中、第１クロックＣＫＡはローレベルとなっているので、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、ｎｅｔＡの電位が低下することはない。
【０１２８】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様に、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。なお、ｔ２〜ｔ３の期間中、第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤはいずれもローレベルとなっている。このため、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
【０１２９】
時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、ｎｅｔＡの電位は低下する。また、時点ｔ３には、第４クロックＣＫＤがローレベルからハイレベルに変化する。このため、薄膜トランジスタＴ１２がオン状態となる。これにより、出力端子６１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。さらに、時点ｔ３には、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、ｎｅｔＡの電位はハイレベルで維持される。なお、ｔ３〜ｔ４の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、ｎｅｔＡの電位がローレベルにまで低下することはない。時点ｔ４になると、入力端子４４に第２のリセット信号ＲＥＳＥＴ２のパルスが与えられる。これにより、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
【０１３０】
＜２．３．２ シフトレジスタ全体の動作＞
次に、図１０，図１２，図１５，および図１６を参照しつつ、上記各段（双安定回路）における動作に基づくシフトレジスタ４１１全体の動作について説明する。なお、図１５は順方向走査が行われる際のタイミングチャートであり、図１６は逆方向走査が行われる際のタイミングチャートである。
【０１３１】
＜２．３．２．１ 順方向走査の際の動作＞
順方向走査が行われる際のシフトレジスタ４１１全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ４１１には、図１５（ａ）に示すような波形の第１のゲートクロック信号ＧＣＫ１，図１５（ｂ）に示すような波形の第２のゲートクロック信号ＧＣＫ２，図１５（ｃ）に示すような波形の第３のゲートクロック信号ＧＣＫ３，および図１５（ｄ）に示すような波形の第４のゲートクロック信号ＧＣＫ４が与えられる。
【０１３２】
時点ｔｄ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｄになると、第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化する。この時、３段目ＳＲ（３）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、３段目ＳＲ（３）のｎｅｔＡの電位は更に上昇する。その結果、ｔｄ〜ｔｅの期間中、３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）はハイレベルとなる。そして、ハイレベルにされたこの走査信号ＧＯＵＴ（３）に基づき、１段目（１）のｎｅｔＡの電位はハイレベルからローレベルに変化し、２段目ＳＲ（２）のｎｅｔＡの電位はハイレベルで維持され、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルからハイレベルに変化し、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルで維持される。
【０１３３】
時点ｔｅになると、第４のゲートクロック信号ＧＣＫ４がローレベルからハイレベルに変化する。この時、４段目ＳＲ（４）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、４段目ＳＲ（４）のｎｅｔＡの電位は更に上昇する。その結果、ｔｅ〜ｔｆの期間中、４段目ＳＲ（４）から出力される走査信号ＧＯＵＴ（４）はハイレベルとなる。そして、ハイレベルにされたこの走査信号ＧＯＵＴ（４）に基づき、２段目（２）のｎｅｔＡの電位はハイレベルからローレベルに変化し、３段目ＳＲ（３）のｎｅｔＡの電位はハイレベルで維持され、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルからハイレベルに変化し、６段目ＳＲ（６）のｎｅｔＡの電位はローレベルで維持される。
【０１３４】
以上のようにして、１段目ＳＲ（１）から８段目ＳＲ（８）へと走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（８）が１水平走査期間ずつ順次にハイレベルとなる。そして、時点ｔｊ以降の期間には、上記第１の実施形態と同様の動作が行われる。
【０１３５】
＜２．３．２．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際のシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ４１１には、図１６（ａ）に示すような波形の第１のゲートクロック信号ＧＣＫ１，図１６（ｂ）に示すような波形の第２のゲートクロック信号ＧＣＫ２，図１６（ｃ）に示すような波形の第３のゲートクロック信号ＧＣＫ３，および図１６（ｄ）に示すような波形の第４のゲートクロック信号ＧＣＫ４が与えられる。
【０１３６】
時点ｔｂ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｂになると、第４のゲートクロック信号ＧＣＫ４がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）のｎｅｔＡの電位は更に上昇する。その結果、ｔｂ〜ｔｃの期間中、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はハイレベルとなる。
【０１３７】
時点ｔｃになると、第４のゲートクロック信号ＧＣＫ４がハイレベルからローレベルに変化する。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は低下する。また、時点ｔｃには、第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４８の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はローレベルとなる。また、第３のゲートクロック信号ＧＣＫ３は第１クロックＣＫＡとして７段目ＳＲ（７）に与えられるので、第３のゲートクロック信号ＧＣＫ３がハイレベルに変化することによって、７段目ＳＲ（７）のｎｅｔＡの電位は更に上昇し、ｔｃ〜ｔｄの期間中、７段目ＳＲ（７）から出力される走査信号ＧＯＵＴ（７）はハイレベルとなる。
【０１３８】
時点ｔｄになると、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、６段目ＳＲ（６）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、６段目ＳＲ（６）のｎｅｔＡの電位は更に上昇する。その結果、ｔｄ〜ｔｅの期間中、６段目ＳＲ（６）から出力される走査信号ＧＯＵＴ（６）はハイレベルとなる。そして、ハイレベルにされたこの走査信号ＧＯＵＴ（６）に基づき、８段目（８）のｎｅｔＡの電位はハイレベルからローレベルに変化し、７段目ＳＲ（７）のｎｅｔＡの電位はハイレベルで維持され、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルからハイレベルに変化し、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルで維持される。
【０１３９】
以上のようにして、８段目ＳＲ（８）から１段目ＳＲ（１）へと走査信号ＧＯＵＴ（８）〜ＧＯＵＴ（１）が１水平走査期間ずつ順次にハイレベルとなる。そして、時点ｔｊ以降の期間には、上記第１の実施形態と同様の動作が行われる。
【０１４０】
＜２．４ 効果＞
本実施形態によれば、上記第１の実施形態と同様、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制，消費電流増大の抑制，コスト上昇の抑制を図ることができる。また、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。
【０１４１】
さらに、本実施形態によれば、配線容量や配線抵抗に基づく走査信号ＧＯＵＴのパルスのなまりに起因する誤動作の発生が抑制される。これについて、以下に説明する。上記第１の実施形態のようにシフトレジスタが２相のクロック信号で動作している場合、例えば図６の時点ｔ４で第１のリセット信号ＲＥＳＥＴ１（各段の次々段から出力される走査信号）のパルスになまりが生じると、時点ｔ４ではｎｅｔＡの電位はハイレベルであるので、第１クロックＣＫＡがローレベルからハイレベルに変化することによって出力端子６１の電位が上昇する。また、ｎｅｔＡ−出力端子６１間にはキャパシタＣ１が設けられているので、出力端子６１の電位の上昇とともにｎｅｔＡの電位も上昇する。このようにして、第１のリセット信号ＲＥＳＥＴ１のパルスが立ち上がるまでは時点ｔ４以降においてもｎｅｔＡの電位がローレベルまで低下せず、出力端子６１から異常パルスが出力される。これに対して、本実施形態によれば、シフトレジスタは４相のクロック信号で動作しており、図１３の時点ｔ４には第１クロックＣＫＡはローレベルで維持されている。このため、時点ｔ４で第１のリセット信号ＲＥＳＥＴ１のパルスになまりが生じても、出力端子６１の電位はローレベルで維持され、キャパシタＣ１を介してｎｅｔＡの電位が上昇することはない。そして、第１のリセット信号ＲＥＳＥＴ１のパルスが立ち上がった時点でｎｅｔＡの電位はローレベルにされる。これにより、走査信号ＧＯＵＴのパルスのなまりに起因する誤動作の発生が抑制される。
【０１４２】
さらにまた、本実施形態によれば、クロック信号によってオン／オフの制御が行われる薄膜トランジスタ（例えば、薄膜トランジスタＴ１０）についてのＯＮデューティ（オン状態にされている期間の比率）が２５パーセントとなる。このように上記第１の実施形態と比較してＯＮデューティが２分の１となるので、薄膜トランジスタの閾値電圧のシフトが抑制される。
【０１４３】
＜２．５ 変形例＞
上記第２の実施形態においては、シフトレジスタが４相のクロック信号で動作する例を挙げて説明しているが、シフトレジスタに与えられるクロック信号の相数は、３相であっても良いし、５相以上であっても良い。また、キャパシタＣ１や薄膜トランジスタＴ１０，Ｔ１１，Ｔ１２を有さない構成であっても良い。
【０１４４】
＜３．第３の実施形態＞
＜３．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成，ゲートドライバの概略構成，およびシフトレジスタの構成については、図２〜図４に示した上記第１の実施形態における構成と同様であるので、説明を省略する。
【０１４５】
＜３．２ 双安定回路の構成＞
図１７は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図１に示した上記第１の実施形態における構成要素に加えて、３個の薄膜トランジスタＴ５（第５のスイッチング素子），Ｔ６（第６のスイッチング素子），およびＴ７（第７のスイッチング素子）と、第２クロックＣＫＢを受け取る入力端子４９とが設けられている。なお、入力端子４６と入力端子４９とは同じ端子（１つの端子）であっても良い。薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ７のドレイン端子，および薄膜トランジスタＴ５のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」（第２ノード）という。
【０１４６】
薄膜トランジスタＴ５については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ６については、ゲート端子およびドレイン端子は入力端子４９に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ７については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧ＶＳＳに接続されている。これにより、図１７で符号７０で示す部分の回路は、ｎｅｔＡの電位を示す信号の論理反転信号と第２クロックＣＫＢとの論理積を出力するＡＮＤ回路となっている。本実施形態においては、このＡＮＤ回路によって第２ノード制御部が実現されている。
【０１４７】
薄膜トランジスタＴ５は、ｎｅｔＢの電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ６は、第２クロックＣＫＢがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。薄膜トランジスタＴ７は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。以上のことから、第１ノードの電位がローレベルであって、かつ、第２クロックＣＫＢがハイレベルになっているときに、ｎｅｔＡの電位がローレベルにされる。
【０１４８】
＜３．３ シフトレジスタの動作＞
次に、図１７，図１８，および図１９を参照しつつ、本実施形態におけるシフトレジスタの各段（双安定回路）の動作について説明する。図１８は順方向走査が行われる際のタイミングチャートであり、図１９は逆方向走査が行われる際のタイミングチャートである。なお、シフトレジスタ全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。
【０１４９】
＜３．３．１ 順方向走査の際の動作＞
時点ｔ１以前の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルになって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位がローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、上記第１の実施形態と同様、ｔ１〜ｔ２の期間中、走査信号ＧＯＵＴはローレベルで維持される。ところで、本実施形態においては、薄膜トランジスタＴ７のゲート端子がｎｅｔＡに接続されている。このため、ｎｅｔＡの電位がハイレベルになることによって、薄膜トランジスタＴ７がオン状態となる。これにより、ｎｅｔＢの電位はローレベルとなるので、薄膜トランジスタＴ５はオフ状態となる。従って、ｔ１〜ｔ２の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５０】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位は上昇する。そして、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。ところで、ｎｅｔＡの電位は時点ｔ１からハイレベルとなっているので薄膜トランジスタＴ７はオン状態で維持されている。また、ｔ２〜ｔ３の期間中、第２クロックＣＫＢはローレベルとなっているので、薄膜トランジスタＴ６はオフ状態となっている。このため、ｔ２〜ｔ３の期間中、ｎｅｔＢの電位はローレベルとなり、薄膜トランジスタＴ５はオフ状態となる。従って、ｔ２〜ｔ３の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５１】
時点ｔ３になると、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位はローレベルとなる。ｎｅｔＡの電位については、ｔ２〜ｔ３の期間よりは低下するものの、ハイレベルの状態で維持される。このため、ｔ３〜ｔ４の期間中、薄膜トランジスタＴ７はオン状態となる。これにより、ｎｅｔＢの電位はローレベルとなるので、薄膜トランジスタＴ５はオフ状態となる。従って、ｔ３〜ｔ４の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５２】
時点ｔ４以降の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルになって薄膜トランジスタＴ７がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。
【０１５３】
＜３．３．２ 逆方向走査の際の動作＞
時点ｔ１以前の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルになって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位がローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、上記第１の実施形態と同様、ｔ１〜ｔ２の期間中、走査信号ＧＯＵＴはローレベルで維持される。また、順方向走査の際と同様、ｔ１〜ｔ２の期間中、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５４】
時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位は上昇する。そして、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子６１に接続されているゲートバスラインが選択状態となる。また、ｎｅｔＡの電位は時点ｔ１からハイレベルになっているところ、順方向走査の際と同様、ｔ２〜ｔ３の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。
【０１５５】
時点ｔ３になると、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位はローレベルとなる。ｎｅｔＡの電位については、ｔ２〜ｔ３の期間よりは低下するものの、ハイレベルの状態で維持される。このため、順方向走査の際と同様、ｔ３〜ｔ４の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。時点ｔ４以降の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルになって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。
【０１５６】
＜３．４ 効果＞
本実施形態によれば、順方向走査の際においても逆方向走査の際においても、時点ｔ０以前の期間および時点ｔ５以降の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルとなる。このため、当該期間には、１水平走査期間おきに薄膜トランジスタＴ５がオン状態となる。これにより、例えば高温エージングによって薄膜トランジスタＴＳの閾値電圧のシフトが生じ、当該薄膜トランジスタＴＳにおけるリーク電流が大きくなった場合でも、１水平走査期間おきにｎｅｔＡの電位が確実にローレベルにされ、出力端子６１からの異常パルスの出力が抑制される。また、そのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。
【０１５７】
＜３．５ 変形例＞
図１７に示した構成に加えて、第１クロックＣＫＡがハイレベルになっているときにｎｅｔＢの電位をローレベルにする薄膜トランジスタを備える構成にしても良い（後述する図２３参照）。これにより、第１クロックＣＫＡがハイレベルになっている期間にはｎｅｔＢの電位は確実にローレベルにされるので、薄膜トランジスタＴ５の閾値電圧のシフトが抑制される。
【０１５８】
＜４．第４の実施形態＞
＜４．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、上記第２の実施形態における構成と同様であるので、説明を省略する。
【０１５９】
＜４．２ 双安定回路の構成＞
図２０は、本実施形態における双安定回路の構成を示す回路図である。本実施形態における構成は、図１２に示した上記第２の実施形態における構成と図１７に示した上記第３の実施形態における構成とをほぼ組み合わせた構成となっている。但し、上記第２の実施形態および上記第３の実施形態における構成要素に加えて、薄膜トランジスタＴ８（第８のスイッチング素子）と、第４クロックＣＫＤを受け取る入力端子５０とが設けられている。薄膜トランジスタＴ８については、ゲート端子およびドレイン端子は入力端子５０に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ８は、第４クロックＣＫＤがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。本実施形態においては、図２０で符号７１で示す部分の回路によって第２ノード制御部が実現されている。なお、入力端子４８と入力端子５０とは同じ端子（１つの端子）であっても良い。
【０１６０】
＜４．３ シフトレジスタの動作＞
次に、図２０，図２１，および図２２を参照しつつ、本実施形態におけるシフトレジスタの各段（双安定回路）の動作について説明する。図２１は順方向走査が行われる際のタイミングチャートであり、図２２は逆方向走査が行われる際のタイミングチャートである。本実施形態においては、上記第２の実施形態と同様に４相のクロック信号（第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤ）が双安定回路に与えられる。このため、順方向走査の際にも逆方向走査の際にも、ｔ０〜ｔ５の期間には、上記第２の実施形態と同様の動作が行われる。また、本実施形態においては、第２クロックＣＫＢに基づいてｎｅｔＢの電位をハイレベルにするための薄膜トランジスタＴ６と第４クロックＣＫＤに基づいてｎｅｔＢの電位をハイレベルにするための薄膜トランジスタＴ８とが設けられている。このため、順方向走査の際にも逆方向走査の際にも、時点ｔ０以前の期間および時点ｔ５以降の期間には、ｎｅｔＢの電位が１水平走査期間おきにハイレベルとなる。
【０１６１】
＜４．４ 効果＞
本実施形態によれば、上記第１の実施形態と同様、ゲートバスラインＧＬ１〜ＧＬｎの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制，消費電流増大の抑制，コスト上昇の抑制を図ることができる。また、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。さらに、上記第２の実施形態と同様、配線容量や配線抵抗に基づく走査信号ＧＯＵＴのパルスのなまりに起因する誤動作の発生やクロック信号によってオン／オフの制御が行われる薄膜トランジスタについての閾値電圧のシフトが抑制される。さらにまた、上記第３の実施形態と同様、出力端子６１からの異常パルスの出力やそのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。
【０１６２】
＜４．５ 変形例＞
図２３は、上記第４の実施形態の変形例における双安定回路の構成を示す回路図である。本変形例においては、図２０に示した上記第４の実施形態における構成要素に加えて、薄膜トランジスタＴ９（第９のスイッチング素子）が設けられている。薄膜トランジスタＴ９については、ゲート端子は入力端子４５に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９は、第１クロックＣＫＡがハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。
【０１６３】
上記第４の実施形態においては、時点ｔ０以前の期間および時点ｔ５以降の期間（図２１および図２２参照）のうち第２クロックＣＫＢまたは第４クロックＣＫＤがハイレベルになっている期間以外の期間には、ｎｅｔＢはフローティング状態となる。これに対して、本変形例によれば、第１クロックＣＫＡがハイレベルになっている期間に、ｎｅｔＢの電位は確実にローレベルにされる。このため、ｎｅｔＢにゲート端子が接続されている薄膜トランジスタＴ５の閾値電圧のシフトが抑制される。なお、そのような効果を更に高めるために、第３クロックＣＫＣがハイレベルになっているときにｎｅｔＢの電位をローレベルにするための薄膜トランジスタを備える構成にしても良い。
【０１６４】
＜５．第５の実施形態＞
＜５．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、上記第１の実施形態においては、ゲートバスラインＧＬ１〜ＧＬｎの走査を終了する信号として第１のゲートエンドパルス信号ＧＥＰ１と第２のゲートエンドパルス信号ＧＥＰ２とが表示制御回路２０からゲートドライバ４０に送られていたのに対し、本実施形態においては、ゲートバスラインＧＬ１〜ＧＬｎの走査を終了する信号として１つのゲートエンドパルス信号ＧＥＰのみが表示制御回路２０からゲートドライバ４０に送られる。
【０１６５】
図２４は、本実施形態におけるゲートドライバ４０内のシフトレジスタ４１２の構成を示すブロック図である。図２４に示すように、このシフトレジスタ４１２は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、２相のクロック信号ＣＫＡ，ＣＫＢをそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、第１のセット信号ＳＥＴ１を受け取るための入力端子と、第２のセット信号ＳＥＴ２を受け取るための入力端子と、第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。なお、シフトレジスタ４１２の各段（双安定回路）の構成については、図１に示した上記第１の実施形態における構成と同様である。
【０１６６】
上記第１の実施形態においては、図４に示したように、第１のゲートエンドパルス信号ＧＥＰ１が第１のリセット信号ＲＥＳＥＴ１として８段目ＳＲ（８）に与えられ、第２のゲートエンドパルス信号ＧＥＰ２が第２のリセット信号ＲＥＳＥＴ２として１段目ＳＲ（１）に与えられていた。これに対し、本実施形態においては、図２４に示すように、ゲートエンドパルス信号ＧＥＰが第１のリセット信号ＲＥＳＥＴ１として８段目ＳＲ（８）に与えられるとともに第２のリセット信号ＲＥＳＥＴ２として１段目ＳＲ（１）に与えられる。
【０１６７】
＜５．２ シフトレジスタの動作＞
次に、本実施形態におけるシフトレジスタ４１２全体の動作について説明する。図２５は順方向走査が行われる際のタイミングチャートであり、図２６は逆方向走査が行われる際のタイミングチャートである。本実施形態では、順方向走査の際においても逆方向走査の際においても、時点ｔｋ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｋになると、図２５（ｃ）および図２６（ｃ）に示すように、ゲートエンドパルス信号ＧＥＰのパルスが発生する。順方向走査が行われている際には、このゲートエンドパルス信号ＧＥＰのパルスによって、８段目（最終段目）ＳＲ（８）のｎｅｔＡの電位がローレベルにされる。逆方向走査が行われている際には、このゲートエンドパルス信号ＧＥＰのパルスによって、１段目ＳＲ（１）のｎｅｔＡの電位がローレベルにされる。
【０１６８】
＜５．３ 効果＞
本実施形態によれば、ゲートバスラインＧＬ１〜ＧＬｎの走査を終了するための信号として１つのゲートエンドパルス信号ＧＥＰのみが設けられている。このため、上記第１の実施形態と比較して、信号配線が削減され、また、表示制御回路２０で生成されるべき信号が削減される。これにより、回路面積の低減，消費電流の低減，コストの低減などの効果がより高められる。
【０１６９】
＜６．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。ゲートバスラインの走査順序の切り替え可能なシフトレジスタを備えた構成であれば、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｎｅｔ）等の他の表示装置にも本発明を適用することができる。
【符号の説明】
【０１７０】
１０…表示部
２０…表示制御回路
３０…ソースドライバ（映像信号線駆動回路）
４０…ゲートドライバ（走査信号線駆動回路）
４１〜５０…（双安定回路の）入力端子
６１…（双安定回路の）出力端子
４１０〜４１２…シフトレジスタ
ＳＲ（１）〜ＳＲ（ｎ）…双安定回路
ＴＳ，Ｔ１〜Ｔ１２…薄膜トランジスタ
Ｃ１…キャパシタ
ＧＬ１〜ＧＬｎ…ゲートバスライン
ＳＬ１〜ＳＬｍ…ソースバスライン
ＧＳＰ１…第１のゲートスタートパルス信号
ＧＳＰ２…第２のゲートスタートパルス信号
ＧＥＰ…ゲートエンドパルス信号
ＧＥＰ１…第１のゲートエンドパルス信号
ＧＥＰ２…第２のゲートエンドパルス信号
ＧＣＫ１…第１のゲートクロック信号
ＧＣＫ２…第２のゲートクロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…第１クロック，第２クロック，第３クロック，第４クロック
ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）…走査信号
ＳＥＴ１…第１のセット信号
ＳＥＴ２…第２のセット信号
ＲＥＳＥＴ１…第１のリセット信号
ＲＥＳＥＴ２…第２のリセット信号
【特許請求の範囲】
【請求項１】
第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第１および第２のクロック信号を含む少なくとも２相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードを充電するための第１の第１ノード充電部と、
当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電するための第２の第１ノード充電部と、
当該各双安定回路の次々段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第１の第１ノード放電部と、
当該各双安定回路の前々段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第２の第１ノード放電部と
を有することを特徴とする、シフトレジスタ。
【請求項２】
前記複数の双安定回路のうちの初段の双安定回路では、
前記第１の第１ノード充電部は、前段の双安定回路から出力される状態信号に代えて外部から与えられる第１の走査開始信号に基づいて前記第１ノードを充電し、
前記第２の第１ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの２段目の双安定回路では、
前記第２の第１ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの最終段の前段の双安定回路では、
前記第１の第１ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの最終段の双安定回路では、
前記第２の第１ノード充電部は、次段の双安定回路から出力される状態信号に代えて外部から与えられる第２の走査開始信号に基づいて前記第１ノードを充電し、
前記第１の第１ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電することを特徴とする、請求項１に記載のシフトレジスタ。
【請求項３】
各双安定回路において、
前記第１の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第２の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第２のスイッチング素子を含み、
前記第１の第１ノード放電部は、第１電極に当該各双安定回路の次々段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子を含み、
前記第２の第１ノード放電部は、第１電極に当該各双安定回路の前々段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第４のスイッチング素子を含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
【請求項４】
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする、請求項１から３までのいずれか１項に記載のシフトレジスタ。
【請求項５】
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
第１電極に前記第１ノードの電位を示す信号の論理反転信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする、請求項４に記載のシフトレジスタ。
【請求項６】
前記第２ノード制御部は、第１電極に前記第１のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に含むことを特徴とする、請求項５に記載のシフトレジスタ。
【請求項７】
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第３のクロック信号を受け取り、前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号とを含む少なくとも３相のクロック信号に基づいて順次に前記第１の状態とされることを特徴とする、請求項１から６までのいずれか１項に記載のシフトレジスタ。
【請求項８】
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第３のクロック信号と第４のクロック信号とを受け取り、前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号と前記第４のクロック信号とを含む４相のクロック信号に基づいて順次に前記第１の状態とされ、
前記第１のクロック信号と前記第３のクロック信号とは位相が１８０度ずらされ、前記第２のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第１のクロック信号と前記第２のクロック信号とは位相が９０度ずらされていることを特徴とする、請求項１から３までのいずれか１項に記載のシフトレジスタ。
【請求項９】
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第４のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする、請求項８に記載のシフトレジスタ。
【請求項１０】
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
第１電極および第２電極に前記第４のクロック信号が与えられ、前記第２ノードに第３電極が接続された第８のスイッチング素子と、
第１電極に前記第１ノードの電位を示す信号の論理反転信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする、請求項９に記載のシフトレジスタ。
【請求項１１】
前記第２ノード制御部は、第１電極に前記第１のクロック信号または前記第３のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に含むことを特徴とする、請求項１０に記載のシフトレジスタ。
【請求項１２】
各双安定回路は、
第１電極に前記第３のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１１のスイッチング素子と、
第１電極に前記第４のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１２のスイッチング素子と
を更に有することを特徴とする、請求項８から１１までのいずれか１項に記載のシフトレジスタ。
【請求項１３】
各双安定回路は、第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１０のスイッチング素子を更に有することを特徴とする、請求項１から１２までのいずれか１項に記載のシフトレジスタ。
【請求項１４】
前記複数の双安定回路のうちの初段の双安定回路の第２の第１ノード放電部と前記複数の双安定回路のうちの最終段の双安定回路の第１の第１ノード放電部とは同一の信号に基づいて前記第１ノードを放電することを特徴とする、請求項１から１３までのいずれか１項に記載のシフトレジスタ。
【請求項１５】
各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする、請求項１から１４までのいずれか１項に記載のシフトレジスタ。
【請求項１６】
アモルファスシリコンを用いて形成されていることを特徴とする、請求項１から１５までのいずれか１項に記載のシフトレジスタ。
【請求項１７】
微結晶シリコンを用いて形成されていることを特徴とする、請求項１から１５までのいずれか１項に記載のシフトレジスタ。
【請求項１８】
多結晶シリコンを用いて形成されていることを特徴とする、請求項１から１５までのいずれか１項に記載のシフトレジスタ。
【請求項１９】
表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
請求項１から１８までのいずれか１項に記載のシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする、走査信号線駆動回路。
【請求項２０】
前記表示部を含み、請求項１９に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。
【請求項１】
第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第１および第２のクロック信号を含む少なくとも２相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードを充電するための第１の第１ノード充電部と、
当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電するための第２の第１ノード充電部と、
当該各双安定回路の次々段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第１の第１ノード放電部と、
当該各双安定回路の前々段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第２の第１ノード放電部と
を有することを特徴とする、シフトレジスタ。
【請求項２】
前記複数の双安定回路のうちの初段の双安定回路では、
前記第１の第１ノード充電部は、前段の双安定回路から出力される状態信号に代えて外部から与えられる第１の走査開始信号に基づいて前記第１ノードを充電し、
前記第２の第１ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの２段目の双安定回路では、
前記第２の第１ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの最終段の前段の双安定回路では、
前記第１の第１ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電し、
前記複数の双安定回路のうちの最終段の双安定回路では、
前記第２の第１ノード充電部は、次段の双安定回路から出力される状態信号に代えて外部から与えられる第２の走査開始信号に基づいて前記第１ノードを充電し、
前記第１の第１ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第１ノードを放電することを特徴とする、請求項１に記載のシフトレジスタ。
【請求項３】
各双安定回路において、
前記第１の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第２の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第２のスイッチング素子を含み、
前記第１の第１ノード放電部は、第１電極に当該各双安定回路の次々段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子を含み、
前記第２の第１ノード放電部は、第１電極に当該各双安定回路の前々段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第４のスイッチング素子を含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
【請求項４】
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする、請求項１から３までのいずれか１項に記載のシフトレジスタ。
【請求項５】
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
第１電極に前記第１ノードの電位を示す信号の論理反転信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする、請求項４に記載のシフトレジスタ。
【請求項６】
前記第２ノード制御部は、第１電極に前記第１のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に含むことを特徴とする、請求項５に記載のシフトレジスタ。
【請求項７】
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第３のクロック信号を受け取り、前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号とを含む少なくとも３相のクロック信号に基づいて順次に前記第１の状態とされることを特徴とする、請求項１から６までのいずれか１項に記載のシフトレジスタ。
【請求項８】
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第３のクロック信号と第４のクロック信号とを受け取り、前記第１のクロック信号と前記第２のクロック信号と前記第３のクロック信号と前記第４のクロック信号とを含む４相のクロック信号に基づいて順次に前記第１の状態とされ、
前記第１のクロック信号と前記第３のクロック信号とは位相が１８０度ずらされ、前記第２のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第１のクロック信号と前記第２のクロック信号とは位相が９０度ずらされていることを特徴とする、請求項１から３までのいずれか１項に記載のシフトレジスタ。
【請求項９】
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第４のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする、請求項８に記載のシフトレジスタ。
【請求項１０】
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
第１電極および第２電極に前記第４のクロック信号が与えられ、前記第２ノードに第３電極が接続された第８のスイッチング素子と、
第１電極に前記第１ノードの電位を示す信号の論理反転信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする、請求項９に記載のシフトレジスタ。
【請求項１１】
前記第２ノード制御部は、第１電極に前記第１のクロック信号または前記第３のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に含むことを特徴とする、請求項１０に記載のシフトレジスタ。
【請求項１２】
各双安定回路は、
第１電極に前記第３のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１１のスイッチング素子と、
第１電極に前記第４のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１２のスイッチング素子と
を更に有することを特徴とする、請求項８から１１までのいずれか１項に記載のシフトレジスタ。
【請求項１３】
各双安定回路は、第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１０のスイッチング素子を更に有することを特徴とする、請求項１から１２までのいずれか１項に記載のシフトレジスタ。
【請求項１４】
前記複数の双安定回路のうちの初段の双安定回路の第２の第１ノード放電部と前記複数の双安定回路のうちの最終段の双安定回路の第１の第１ノード放電部とは同一の信号に基づいて前記第１ノードを放電することを特徴とする、請求項１から１３までのいずれか１項に記載のシフトレジスタ。
【請求項１５】
各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする、請求項１から１４までのいずれか１項に記載のシフトレジスタ。
【請求項１６】
アモルファスシリコンを用いて形成されていることを特徴とする、請求項１から１５までのいずれか１項に記載のシフトレジスタ。
【請求項１７】
微結晶シリコンを用いて形成されていることを特徴とする、請求項１から１５までのいずれか１項に記載のシフトレジスタ。
【請求項１８】
多結晶シリコンを用いて形成されていることを特徴とする、請求項１から１５までのいずれか１項に記載のシフトレジスタ。
【請求項１９】
表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
請求項１から１８までのいずれか１項に記載のシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする、走査信号線駆動回路。
【請求項２０】
前記表示部を含み、請求項１９に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１０−１９２０１９（Ｐ２０１０−１９２０１９Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３３４１６（Ｐ２００９−３３４１６）
【出願日】平成２１年２月１７日（２００９．２．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月１７日（２００９．２．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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