スイッチ制御回路、ΔΣ変調回路、及びΔΣ変調型ＡＤコンバータ

【課題】積分器の積分精度及びΔΣ変調回路の変調精度を向上させ、ΔΣ変調型ＡＤコンバータにおける歪率劣化を抑制する。
【解決手段】第１〜第４スイッチを有するスイッチドキャパシタを用いて構成される積分器の前記第２及び第３スイッチと、前記第１及び第４スイッチとを相補的にオンオフするスイッチ制御回路であって、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにする際には、前記第４スイッチをオフにする前に、前記第２スイッチをオンにする。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ制御回路、ΔΣ変調回路、及びΔΣ変調型ＡＤコンバータに関する。
【背景技術】
【０００２】
オーディオ機器等に用いられるＡＤコンバータとして、ΔΣ変調回路を利用したＡＤコンバータが知られている（例えば、特許文献１）。このようなＡＤコンバータにおいて利用されるΔΣ変調回路は、入力されるアナログ信号を積分して出力する積分器と、積分されたアナログ信号をデジタル信号に変換して出力する量子化器等を用いて実現される。
【０００３】
そして、積分器は、スイッチドキャパシタとオペアンプとを組み合わせることにより構成することができる。図９は、スイッチドキャパシタ及びオペアンプを用いた積分器の構成例を示す図である。積分器１００は、オペアンプ１１０と、積分用のキャパシタ１１１と、スイッチＳＷ１１〜ＳＷ１４及びキャパシタ１１２により構成されるスイッチドキャパシタとを備えている。
【０００４】
積分用のキャパシタ１１１の一方の電極はオペアンプ１１０の出力端子と電気的に接続され、他方の電極はオペアンプ１１０の反転入力端子と電気的に接続されている。そして、オペアンプ１１０の非反転入力端子には、中間電圧Ｖｄｄ／２が印加されている。また、スイッチＳＷ１１〜ＳＷ１４及びキャパシタ１１２により構成されるスイッチドキャパシタがオペアンプ１１０の反転入力端子と電気的に接続されている。
【０００５】
このような積分器１００において、スイッチＳＷ１２，ＳＷ１３がオン、スイッチＳＷ１１，ＳＷ１４がオフとなっている間、キャパシタ１１２には、入力電圧Ｖｉｎと中間電圧Ｖｄｄ／２との差に応じた電荷が蓄積される（サンプリング処理）。その後、スイッチＳＷ１２，ＳＷ１３がオフ、スイッチＳＷ１１，ＳＷ１４がオンとなると、キャパシタ１１２に蓄積された電荷は、積分用のキャパシタ１１１に流れ込んで蓄積される（積分処理）。このような、サンプリング処理・積分処理が繰り返し行われることにより、オペアンプ１１０の出力電圧Ｖｏｕｔは入力電圧Ｖｉｎを積分した電圧となる。
【０００６】
ところで、ΔΣ変調回路においては、分解能を高めるためにサンプリング処理及び積分処理を高精度に行う必要があるため、スイッチＳＷ１２，ＳＷ１３のオンオフタイミングをずらしたり、スイッチＳＷ１１，ＳＷ１４のオンオフタイミングをずらしたりすることがある（例えば、特許文献２）。図１０は、スイッチＳＷ１１〜ＳＷ１４の夫々のオンオフを制御する４相クロックを生成するスイッチ制御回路の一般的な構成例を示す図である。スイッチ制御回路１２０は、ＮＯＲ回路１３０〜１３２、及びインバータ回路１３３〜１３８を備えている。
【０００７】
ＮＯＲ回路１３０には、インバータ回路１３３を介したスタンバイ信号ＳＴＢと、主クロックＣＬＫとが入力されている。スタンバイ信号は、動作時はＨレベルとなっている。したがって、動作時には、主クロックＣＬＫを反転した信号がＮＯＲ回路１３０から出力されることとなる。
【０００８】
ＮＯＲ回路１３０から出力される信号は、ＮＯＲ回路１３１に入力されるとともに、インバータ回路１３４を介してＮＯＲ回路１３２に入力される。そして、ＮＯＲ回路１３２の後段には、偶数個のインバータ回路１３５が設けられており、その出力がスイッチＳＷ１１のオンオフを制御するクロック信号ＣＫ１となっている。さらに、その後段には偶数個のインバータ回路１３６が設けられており、その出力がスイッチＳＷ１４のオンオフを制御するクロック信号ＣＫ４となっている。また、インバータ回路１３６の出力はＮＯＲ回路１３１に入力されている。
【０００９】
同様に、ＮＯＲ回路１３１の後段には、インバータ回路１３５と同数のインバータ回路１３７が設けられており、その出力がスイッチＳＷ１２のオンオフを制御するクロック信号ＣＫ２となっている。さらに、その後段にはインバータ回路１３６と同数のインバータ回路１３８が設けられており、その出力がスイッチＳＷ１３のオンオフを制御するクロック信号ＣＫ３となっている。また、インバータ回路１３８の出力はＮＯＲ回路１３２に入力されている。
【００１０】
なお、本例においては、クロック信号ＣＫ１〜ＣＫ４がＨレベルのときに、スイッチＳＷ１１〜ＳＷ１４の夫々がオンになることとする。
【００１１】
図１１は、スイッチ制御回路１２０の動作を示すタイミングチャートである。時刻ｔ１に、主クロックＣＬＫがＬレベルからＨレベルに変化したとする。このとき、ＮＯＲ回路１３１の一方の入力はＬレベル、ＮＯＲ回路１３２の一方の入力はＨレベルとなる。したがって、ＮＯＲ回路１３２の出力はＬレベルとなり、時刻ｔ２にクロック信号ＣＫ１がＬレベルとなり、時刻ｔ３にクロック信号ＣＫ４がＬレベルとなる。そして、クロック信号ＣＫ４がＬレベルになると、ＮＯＲ回路１３１の出力がＨレベルとなり、時刻ｔ４にクロック信号ＣＫ２がＨレベルとなり、時刻ｔ５にクロック信号ＣＫ３がＨレベルとなる。
【００１２】
そして、時刻ｔ６に、主クロックがＨレベルからＬレベルに変化したとする。このとき、ＮＯＲ回路１３１の一方の入力はＨレベル、ＮＯＲ回路１３２の一方の入力はＬレベルとなる。したがって、ＮＯＲ回路１３１の出力はＬレベルとなり、時刻ｔ７にクロック信号ＣＫ２がＬレベルとなり、時刻ｔ８にクロック信号ＣＫ３がＬレベルとなる。そして、クロック信号ＣＫ３がＬレベルになると、ＮＯＲ回路１３２の出力がＨレベルとなり、時刻ｔ９にクロック信号ＣＫ１がＨレベルとなり、時刻ｔ１０にクロック信号ＣＫ４がＨレベルとなる。
【００１３】
このように、スイッチ制御回路１２０が生成する４相のクロック信号によってスイッチＳＷ１１〜ＳＷ１４がオンオフされることにより、高精度なサンプリング処理及び積分処理が実行される。
【特許文献１】特開２００２−１４１８０２号公報
【特許文献２】特開平１０−８４２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
前述したように、スイッチＳＷ１２，ＳＷ１３がオン、スイッチＳＷ１１，ＳＷ１４がオフのときにキャパシタ１１２に電荷が蓄えられ、その後、スイッチＳＷ１２，ＳＷ１３がオフ、スイッチＳＷ１１，ＳＷ１４がオンとなることにより、この電荷がキャパシタ１１１に流れ込むこととなる。ここで、オペアンプ１１０の非反転入力端子と反転入力端子とはイマジナリショートであるため、理論上は、反転入力端子の電圧は非反転入力端子に印加された中間電圧Ｖｄｄ／２と同じになる。したがって、キャパシタ１１２に蓄積された全ての電荷は、スイッチＳＷ１２，ＳＷ１３がオフ、スイッチＳＷ１１，ＳＷ１４がオンになることにより、キャパシタ１１１に流れ込むこととなる。
【００１５】
しかし、実際には、オペアンプ１１０にはオフセットが存在するため、反転入力端子の電圧は非反転入力端子に印加された中間電圧Ｖｄｄ／２よりオフセット分のαだけ高いか、または低い電圧となる。そのため、スイッチＳＷ１１，ＳＷ１４がオンとなっても、キャパシタ１１２に蓄積された電荷のうち、このオフセットαに相当する電荷はキャパシタ１１１に流れ込まずに残ってしまうこととなる。
【００１６】
このように、キャパシタ１１２に電荷が残ってしまうと、積分器１００における入力電圧Ｖｉｎの積分の精度が低下することとなる。そして、このような積分器１００を用いることによりΔΣ変調回路の変調精度が低下し、ΔΣ変調型ＡＤコンバータにおける歪率が劣化してしまう。
【００１７】
図１２は、ΔΣ変調型ＡＤコンバータに入力されるアナログ信号（入力電圧Ｖｉｎ）の振幅に応じた理論上の歪率特性を示す図である。なお、歪率（ＴＨＤ＋Ｎ）は、図の上に行くほど低い値であることとする。この図に示すように、理論上は、入力可能な最大振幅であるフルスケール（０ｄＢＦＳ）よりも若干小さい振幅（−１〜−３ｄＢＦＳ）のところで、歪率が最も低くなっている。
【００１８】
そして、図１３は、ΔΣ変調型ＡＤコンバータに入力されるアナログ信号の振幅に応じた実際の歪率特性を示す図である。この図に示すように、実際の歪率特性では、歪率が最も低くなる際の入力振幅は理論上の振幅よりも小さくなっており、また、その際の歪率も理論上の歪率より高い値となっている。つまり、ΔΣ変調型ＡＤコンバータに用いられる積分器を構成するキャパシタ１１２に電荷が残ってしまうことにより、図１３に示すように歪率の劣化が生じているのである。
【００１９】
本発明は上記課題を鑑みてなされたものであり、積分器の積分精度及びΔΣ変調回路の変調精度を向上させ、ΔΣ変調型ＡＤコンバータにおける歪率劣化を抑制することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明のスイッチ制御回路は、入力端子及び出力端子を有するオペアンプと、第１及び第２電極を有し、前記第１電極が前記オペアンプの前記出力端子と電気的に接続され、前記第２電極が前記オペアンプの前記入力端子と電気的に接続された第１キャパシタと、第３及び第４電極を有する第２キャパシタと、前記第２キャパシタの前記第３電極と前記オペアンプの前記入力端子との間に介在する第１スイッチと、前記第２キャパシタの前記第３電極に対して基準電圧を印加する第２スイッチと、前記第２キャパシタの前記第４電極に対して入力電圧を印加する第３スイッチと、前記第２キャパシタの前記第４電極に対して前記基準電圧を印加する第４スイッチと、を含んで構成される積分器の前記第２及び第３スイッチと、前記第１及び第４スイッチとを相補的にオンオフするスイッチ制御回路であって、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにする際には、前記第４スイッチをオフにする前に、前記第２スイッチをオンにすることとする。
【００２１】
そして、前記スイッチ制御回路は、所定の周期で変化する主クロックが一方の論理値に変化すると、前記第２及び第３スイッチがオフとなるように前記第２及び第３スイッチのオンオフを制御するための第２及び第３クロックを変化させて出力した後に、前記第１及び第４スイッチがオンとなるように前記第１及び第４スイッチのオンオフを制御するための第１及び第４クロックを変化させて出力し、前記主クロックが他方の論理値に変化すると、前記第１スイッチがオフ、前記第２スイッチがオンとなるように前記第１及び第２クロックを変化させて出力した後に、前記第４スイッチがオフ、前記第３スイッチがオンとなるように前記第４及び第３クロックを変化させて出力することとすることができる。
【００２２】
また、前記スイッチ制御回路は、第１及び第２入力信号が入力され、前記第１入力信号が一方の論理値の場合には前記第１入力信号に応じた信号を出力し、前記第１入力信号が他方の論理値の場合には前記第２入力信号に応じた信号を出力する第１論理回路と、前記第１論理回路から出力される信号を所定の時間遅延させて前記第１クロックとして出力する遅延回路と、第３及び第４入力信号が入力され、前記第３入力信号が一方の論理値の場合には前記第３入力信号に応じた信号を前記第２クロックとして出力し、前記第３入力信号が他方の論理値の場合には前記第４入力信号に応じた信号を前記第２クロックとして出力する第２論理回路と、第５及び第６入力信号が入力され、前記第５入力信号が一方の論理値の場合には前記第５入力信号に応じた信号を前記第３クロックとして出力し、前記第５入力信号が他方の論理値の場合には前記第６入力信号に応じた信号を前記第３クロックとして出力する第３論理回路と、第７及び第８入力信号が入力され、前記第７入力信号が一方の論理値の場合には前記第７入力信号に応じた信号を前記第４クロックとして出力し、前記第７入力信号が他方の論理値の場合には前記第８入力信号に応じた信号を前記第４クロックとして出力する第４論理回路と、を備え、前記第１入力信号は、前記主クロックに応じた信号であり、前記第２入力信号は、前記第２クロックに応じた信号であり、前記第３入力信号は、前記第１入力信号を反転した信号であり、前記第４入力信号は、前記第１論理回路から出力される信号に応じた信号であり、前記第５入力信号は、前記第１論理回路から出力される信号に応じた信号であり、前記第６入力信号は、前記第４クロックに応じた信号であり、前記第７入力信号は、前記第２クロックに応じた信号であり、前記第８入力信号は、前記第３クロックに応じた信号であり、前記遅延回路における前記所定の時間は、前記第３論理回路に前記一方の論理値の前記第５入力信号が入力されてから前記第３クロックが出力されるまでの時間よりも長い時間であることとすることができる。
【００２３】
さらに、前記スイッチ制御回路は、前記第１〜第４スイッチの夫々は、前記第１〜第４クロックと、前記第１〜第４クロックを反転した第５〜第８クロックとの２つの入力により制御されるＣＭＯＳスイッチ回路であり、前記第１クロックを反転した前記第５クロックを出力する第５論理回路と、前記第２クロックを反転した前記第６クロックを出力する第６論理回路と、前記第３クロックを反転した前記第７クロックを出力する第７論理回路と、前記第４クロックを反転した前記第８クロックを出力する第８論理回路と、を備えることとしてもよい。
【００２４】
また、本発明のΔΣ変調回路は、入力端子及び出力端子を有するオペアンプと、第１及び第２電極を有し、前記第１電極が前記オペアンプの前記出力端子と電気的に接続され、前記第２電極が前記オペアンプの前記入力端子と電気的に接続された第１キャパシタと、第３及び第４電極を有する第２キャパシタと、前記第２キャパシタの前記第３電極と前記オペアンプの前記入力端子との電気的接続を制御する第１スイッチと、前記第２キャパシタの前記第３電極への基準電圧の印加を制御する第２スイッチと、前記第２キャパシタの前記第４電極への入力電圧の印加を制御する第３スイッチと、前記第２キャパシタの前記第４電極への前記基準電圧の印加を制御する第４スイッチと、を含んで構成される前記入力電圧を積分して出力する積分器と、前記第２及び第３スイッチと、前記第１及び第４スイッチとを相補的にオンオフするスイッチ制御回路と、前記積分器の出力を量子化して出力する量子化器と、前記量子化器の出力に応じて前記第１キャパシタに蓄積された電荷を減じる減算回路と、を備えるΔΣ変調回路であって、前記スイッチ制御回路は、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにする際には、前記第４スイッチをオフにする前に、前記第２スイッチをオンにすることとする。
【００２５】
また、本発明のΔΣ変調型ＡＤコンバータは、アナログ信号である前記入力電圧をオーバーサンプリングしてデジタル信号に変換して出力する前記ΔΣ変調回路と、前記ΔΣ変調回路から出力されるオーバーサンプリングされた前記デジタル信号を所定の周波数に間引いて出力するデジタルフィルタと、を備えることとする。
【発明の効果】
【００２６】
積分器の積分精度及びΔΣ変調回路の変調精度を向上させ、ΔΣ変調型ＡＤコンバータにおける歪率劣化を低減することができる。
【発明を実施するための最良の形態】
【００２７】
＝＝積分器＝＝
図１は、本発明の一実施形態であるスイッチ制御回路により制御される積分器の構成を示す図である。積分器１は、オペアンプ１０と、積分用のキャパシタ１１（第１キャパシタ）と、スイッチＳＷ１〜ＳＷ４（第１〜第４スイッチ）及びキャパシタ１２（第２キャパシタ）により構成されるスイッチドキャパシタとを備えている。
【００２８】
積分用のキャパシタ１１の一方の電極（第１電極）はオペアンプ１０の出力端子と電気的に接続され、他方の電極（第２電極）はオペアンプ１０の反転入力端子と電気的に接続されている。そして、オペアンプ１０の非反転入力端子には、中間電圧Ｖｄｄ／２が印加されている。
【００２９】
スイッチＳＷ１は、キャパシタ１２の一方の電極（第３電極）とオペアンプ１０の反転入力端子との電気的接続を制御するスイッチである。また、スイッチＳＷ２は、キャパシタ１２の一方の電極（第３電極）への中間電圧Ｖｄｄ／２（基準電圧）の印加を制御するスイッチである。また、スイッチＳＷ３は、キャパシタ１２の他方の電極（第４電極）への入力電圧Ｖｉｎの印加を制御するスイッチである。また、スイッチＳＷ４は、キャパシタ１２の他方の電極（第４電極）への中間電圧Ｖｄｄ／２の印加を制御するスイッチである。
【００３０】
これらのスイッチＳＷ１〜ＳＷ４は、スイッチ制御回路２０から出力される４相のクロック信号ＣＫ１〜ＣＫ４（第１〜第４クロック）によりオンオフが制御される。なお、本実施形態においては、クロック信号ＣＫ１〜ＣＫ４がＨレベルのときに、スイッチＳＷ１〜ＳＷ４の夫々がオンになることとする。
【００３１】
このような積分器１において、スイッチＳＷ２，ＳＷ３がオン、スイッチＳＷ１，ＳＷ４がオフとなっている間、キャパシタ１２には、入力電圧Ｖｉｎと中間電圧Ｖｄｄ／２との差に応じた電荷が蓄積される（サンプリング処理）。その後、スイッチＳＷ２，ＳＷ３がオフ、スイッチＳＷ１，ＳＷ４がオンとなると、キャパシタ１２に蓄積された電荷は、積分用のキャパシタ１１に流れ込んで蓄積される（積分処理）。このような、サンプリング処理・積分処理が繰り返し行われることにより、オペアンプ１０の出力電圧Ｖｏｕｔは入力電圧Ｖｉｎを積分した電圧となる。
【００３２】
＝＝スイッチ制御回路＝＝
図２は、スイッチ制御回路２０の構成を示す図である。スイッチ制御回路２０は、ＮＯＲ回路３０〜３４、及びインバータ回路３５〜６０を備えている。
【００３３】
ＮＯＲ回路３０には、インバータ回路３５を介したスタンバイ信号ＳＴＢと、主クロックＣＬＫとが入力されている。スタンバイ信号は、積分器１の動作時はＨレベルとなっている。したがって、動作時には、主クロックＣＬＫを反転した信号がＮＯＲ回路３０から出力されることとなる。
【００３４】
ＮＯＲ回路３０から出力される信号（第１信号）は、ＮＯＲ回路３１に入力されるとともに、インバータ回路３６により反転された信号（第３信号）が、ＮＯＲ回路３２に入力される。そして、ＮＯＲ回路３１の後段には、偶数個（例えば６個）のインバータ回路３７〜４２が設けられており、インバータ回路４２の出力がスイッチＳＷ１のオンオフを制御するクロック信号ＣＫ１となっている。また、インバータ回路４２から出力される信号（第４信号）はＮＯＲ回路３２に入力されている。
【００３５】
そして、ＮＯＲ回路３２の後段には、偶数個（例えば４個）のインバータ回路４３〜４６が設けられており、インバータ回路４６の出力がスイッチＳＷ２のオンオフを制御するクロック信号ＣＫ２となっている。また、インバータ回路４６の後段には、偶数個（例えば２個）のインバータ回路４７，４８が設けられており、インバータ回路４８から出力される信号（第２信号，第７信号）はＮＯＲ回路３１及びＮＯＲ回路３４に入力されている。
【００３６】
また、ＮＯＲ回路３１から出力される信号（第５信号）は、ＮＯＲ回路３３に入力されている。ＮＯＲ回路３３の後段には、偶数個（例えば２個）のインバータ回路４９，５０が設けられており、インバータ回路５０の出力がスイッチＳＷ３のオンオフを制御するクロック信号ＣＫ３となっている。また、インバータ回路５０の後段には、偶数個（例えば４個）のインバータ回路５１〜５４が設けられており、インバータ回路５４から出力される信号（第８信号）はＮＯＲ回路３４に入力されている。
【００３７】
そして、ＮＯＲ回路３４の後段には、偶数個（例えば４個）のインバータ回路５５〜５８が設けられており、インバータ回路５８の出力がスイッチＳＷ４のオンオフを制御するクロック信号ＣＫ４となっている。また、インバータ回路５８の後段には、偶数個（例えば２個）のインバータ回路５９，６０が設けられており、インバータ回路６０から出力される信号（第６信号）はＮＯＲ回路３３に入力されている。
【００３８】
なお、ＮＯＲ回路３１が本発明の第１論理回路に該当し、インバータ回路３７〜４２が本発明の遅延回路に該当する。また、ＮＯＲ回路３２及びインバータ回路４３〜４６が本発明の第２論理回路に該当し、ＮＯＲ回路３３及びインバータ回路４９，５０が本発明の第３論理回路に該当し、ＮＯＲ回路３４及びインバータ回路５５〜５８が本発明の第４論理回路に該当する。
【００３９】
＝＝動作説明＝＝
次に、積分器１の動作時、つまり、スタンバイ信号ＳＴＢがＨレベルの時の、スイッチ制御回路２０の動作について説明する。なお、本実施形態においては、インバータ回路３５〜６０の夫々において発生する遅延時間は同一であることとする。
【００４０】
図３は、本実施形態のスイッチ制御回路２０の動作を示すタイミングチャートである。まず、時刻ｔ１に、主クロックＣＬＫがＬレベルからＨレベルに変化したとする。このとき、ＮＯＲ回路３１の一方の入力はＬレベル、ＮＯＲ回路３２の一方の入力はＨレベルとなる。したがって、ＮＯＲ回路３２の出力はＬレベルとなり、時刻ｔ２にクロック信号ＣＫ２がＬレベルとなり、インバータ回路４８から出力されるＬレベルの信号がＮＯＲ回路３１に入力される。これにより、ＮＯＲ回路３１の出力はＨレベルとなる。
【００４１】
そして、ＮＯＲ回路３１から出力されるＨレベルの信号は、インバータ回路３７に入力されるとともに、ＮＯＲ回路３３に入力され、ＮＯＲ回路３３の出力はＬレベルとなる。ここで、ＮＯＲ回路３１の出力は６個のインバータ回路３７〜４２を経てクロック信号ＣＫ１となり、ＮＯＲ回路３３の出力は２個のインバータ回路４９，５０を経てクロック信号ＣＫ３となっている。したがって、まず、時刻ｔ３にクロック信号ＣＫ３がＬレベルとなり、時刻ｔ３より後の時刻ｔ４にクロック信号ＣＫ１がＨレベルとなる。
【００４２】
そして、クロック信号ＣＫ３がＬレベルになると、インバータ回路５４から出力されるＬレベルの信号がＮＯＲ回路３４に入力される。これにより、ＮＯＲ回路３４の出力はＨレベルとなり、時刻ｔ５にクロック信号ＣＫ４がＨレベルとなる。
【００４３】
なお、本実施形態においては、ＮＯＲ回路３１の後段に６個のインバータ回路３７〜４２を設けることとしたが、これに限られず、ＮＯＲ回路３１の出力がＨレベルに変化してからクロック信号ＣＫ３が変化するまでの時間よりも長い遅延時間を生成する回路であれば良い。
【００４４】
その後、時刻ｔ６に、主クロックがＨレベルからＬレベルに変化したとする。このとき、ＮＯＲ回路３１の一方の入力はＨレベル、ＮＯＲ回路３２の一方の入力はＬレベルとなる。したがって、ＮＯＲ回路３１の出力はＬレベルとなり、Ｌレベルの信号がインバータ回路３７に入力されるとともに、ＮＯＲ回路３３に入力される。そして、時刻ｔ７に、インバータ回路４２の出力であるクロック信号ＣＫ１がＬレベルとなる。なお、この時点では、クロック信号ＣＫ４がＨレベルであるため、ＮＯＲ回路３３の出力はＬレベルのままであり、クロック信号ＣＫ３もＬレベルのままとなっている。
【００４５】
そして、インバータ回路４２から出力されるＬレベルの信号がＮＯＲ回路３２に入力されると、ＮＯＲ回路３２の出力がＨレベルとなり、時刻ｔ８にクロック信号ＣＫ２がＨレベルとなる。クロック信号ＣＫ２がＨレベルになると、インバータ回路４８から出力されるＨレベルの信号がＮＯＲ回路３４に入力される。これにより、ＮＯＲ回路３４の出力はＬレベルとなり、時刻ｔ９にクロック信号ＣＫ４がＬレベルとなる。
【００４６】
そして、クロック信号ＣＫ４がＬレベルになると、インバータ回路６０から出力されるＬレベルの信号がＮＯＲ回路３３に入力される。これにより、ＮＯＲ回路３３の出力はＨレベルとなり、時刻ｔ１０にクロック信号ＣＫ３がＨレベルとなる。
【００４７】
このように４相のクロック信号ＣＫ１〜ＣＫ４が変化する場合の、積分器１の動作について説明する。まず、時刻ｔ１においては、スイッチＳＷ２，ＳＷ３がオン、スイッチＳＷ１，ＳＷ４がオフとなる。そのため、サンプリング用のキャパシタ１２に、入力電圧Ｖｉｎに応じた電荷が蓄積される。そして、時刻ｔ２にスイッチＳＷ２がオフ、時刻ｔ３にスイッチＳＷ３がオフとなり、その後、時刻ｔ４にスイッチＳＷ１がオン、時刻ｔ５にスイッチＳＷ４がオンとなる。そのため、サンプリング用のキャパシタ１２に蓄積された電荷が積分用のキャパシタ１１に流れ込むこととなる。ここで、オペアンプ１０のオフセットをαとすると、オペアンプ１０の反転入力端子の電圧はＶｄｄ／２＋αとなるため、キャパシタ１２にはαに応じた電荷が残ることとなる。
【００４８】
その後、時刻ｔ７にスイッチＳＷ１がオフとなり、時刻ｔ８にスイッチＳＷ２がオンとなる。時刻ｔ８においては、スイッチＳＷ４はまだオンの状態であるため、キャパシタ１２の両方の電極に中間電圧Ｖｄｄ／２が印加され、キャパシタ１２に残った電荷は放電される。そして、時刻ｔ９にスイッチＳＷ４がオフとなり、時刻ｔ１０にスイッチＳＷ３がオンとなることにより、キャパシタ１２に、入力電圧Ｖｉｎに応じた電荷が蓄積される。つまり、入力電圧Ｖｉｎのサンプリング開始時にキャパシタ１２に電荷が残っていないため、サンプリング精度を高め、積分器１における積分精度を高めることが可能となる。
【００４９】
なお、本実施形態においては、スイッチＳＷ１〜ＳＷ４は、クロック信号ＣＫ１〜ＣＫ４がＨレベルのときにオンとなるスイッチであることとしたが、スイッチの形態はこれに限られず、例えば、相補関係にある２つのクロック信号によりオンオフが制御されるＣＭＯＳスイッチ回路を用いることも可能である。
【００５０】
図４は、スイッチＳＷ１をＣＭＯＳスイッチ回路とする場合の構成例を示す図である。スイッチＳＷ１は、Ｐ型ＭＯＳＦＥＴ７１とＮ型ＭＯＳＦＥＴ７２とが並列に接続されたＣＭＯＳスイッチ回路となっている。ここで、Ｎ型ＭＯＳＦＥＴ７２のゲートには、前述したクロック信号ＣＫ１が入力され、Ｐ型ＭＯＳＦＥＴ７１のゲートには、クロック信号ＣＫ１を反転したクロック信号ＣＫ１Ｂが入力される。
【００５１】
図５は、スイッチＳＷ１をＣＭＯＳスイッチ回路とする場合のスイッチ制御回路２０の構成を示す図である。図に示されるように、クロック信号ＣＫ１を出力するインバータ回路４２の入力信号、つまり、クロック信号ＣＫ１を反転した信号がクロック信号ＣＫ１Ｂ（第５クロック）となっている。同様に、スイッチＳＷ２〜ＳＷ４をＣＭＯＳスイッチ回路とする場合、クロック信号ＣＫ２〜ＣＫ４を出力するインバータ回路の入力信号が、クロック信号ＣＫ２〜ＣＫ４を反転したクロック信号ＣＫ２Ｂ〜ＣＫ４Ｂ（第６〜第８クロック）となっている。なお、奇数個のインバータ回路３７〜４１が本発明の第５論理回路に該当する。同様に、インバータ回路４３〜４５が本発明の第６論理回路、インバータ回路４９が本発明の第７論理回路、インバータ回路５５〜５７が本発明の第８論理回路に該当する。
【００５２】
このように、消費電力の小さいＣＭＯＳスイッチ回路を用いる場合においても、スイッチ制御回路２０により同様の制御を行うことが可能である。
【００５３】
＝＝適用例＝＝
次に、スイッチ制御回路２０により制御される積分器１の適用例について説明する。図６は、本実施形態のスイッチ制御回路２０により制御される積分器１を用いたΔΣ変調回路の構成を示す図である。ΔΣ変調回路８０は、積分器１、量子化器８１、及び１ビットＤＡコンバータ（１ビットＤＡＣ）８２を備えた１次の１ビットΔΣ変調回路である。
【００５４】
入力されるアナログ信号（Ｘ）は、積分器１によって積分される。量子化器８１は、積分器１から出力される積分結果が所定の値以上であれば＋１を出力し、所定の値未満であれば−１を出力する。そして、１ビットＤＡＣ８２は、量子化器８１の出力が＋１の場合、積分器１において積分された値から”＋１”に相当する分だけ減算する。
【００５５】
図７は、本実施形態のΔΣ変調回路８０における積分器及び１ビットＤＡＣの構成を示す図である。１ビットＤＡＣ８２は、キャパシタ８３と、スイッチＳＷ５，ＳＷ６とを備えている。キャパシタ８３の一方の電極はスイッチＳＷ１を介してオペアンプ１０の反転入力端子と電気的に接続されている。また、スイッチＳＷ５は、キャパシタ８３の他方の電極への中間電圧Ｖｄｄ／２の印加を制御するスイッチであり、スイッチＳＷ６は、キャパシタ８３の他方の電極への接地電圧の印加を制御するスイッチである。
【００５６】
ここで、量子化器８１の出力が＋１である場合、スイッチＳＷ５はクロック信号ＣＫ２がＨレベルの時にオンとなり、スイッチＳＷ６はクロック信号ＣＫ１がＨレベルの時にオンとなる。つまり、スイッチＳＷ２，ＳＷ３，ＳＷ５がオンとなることにより、キャパシタ１２に入力電圧Ｖｉｎに応じた電荷が蓄積されるとともに、キャパシタ８３の両方の電極には中間電圧Ｖｄｄ／２が印加されるため、キャパシタ８３は放電される。そして、その後スイッチＳＷ２，ＳＷ３，ＳＷ５がオフとなり、スイッチＳＷ１，ＳＷ４，ＳＷ６がオンとなると、キャパシタ８３の両方の電極の電圧差はオペアンプ１０の反転入力端子の電圧であるＶｄｄ／２＋αとなる。したがって、キャパシタ１２に蓄積された電荷はキャパシタ１１に流れ込むとともに、Ｖｄｄ／２＋αに相当する電荷がキャパシタ８３に抜き取られる。つまり、１ビットＤＡＣ８２によって、積分器１において積分された値から”＋１”に相当する分が減算される。
【００５７】
このように、スイッチ制御回路２０により制御される積分器１を用いてΔΣ変調回路８０を構成すると、積分器１での積分精度が高いため、ΔΣ変調回路８０における変調精度も高いものとなる。
【００５８】
また、図８は、本実施形態のΔΣ変調回路８０を用いたΔΣ変調型のＡＤコンバータの構成を示す図である。ＡＤコンバータ９０は、ΔΣ変調回路８０及びデジタルフィルタ９１を備えている。ΔΣ変調回路８０は、ノイズを低減させるため、入力されるアナログ信号を、ベースバンド周波数のＮ倍（例えば１２８倍程度）の周波数でオーバーサンプリングして出力する。そして、デジタルフィルタ９１は、ΔΣ変調回路８０から出力されるオーバーサンプリングされた信号を１／Ｎに間引いて出力する。
【００５９】
このように、ΔΣ変調回路８０を用いてＡＤコンバータ９０を構成すると、ΔΣ変調回路８０での変調精度が高いため、ＡＤコンバータ９０での歪率劣化を抑制することが可能となる。
【００６０】
以上、本実施形態のスイッチ制御回路２０、ΔΣ変調回路８０、及びΔΣ変調型ＡＤコンバータ９０について説明した。前述したように、スイッチ制御回路２０は、スイッチＳＷ１，ＳＷ４がオン、スイッチＳＷ２，ＳＷ３がオフの状態から、スイッチＳＷ１がオフ、スイッチＳＷ２がオンとなるようにクロック信号ＣＫ１，ＣＫ２を変化させた後に、スイッチＳＷ４がオフ、スイッチＳＷ３がオンとなるようにクロック信号ＣＫ４，ＣＫ３を変化させて出力する。これにより、キャパシタ１２に新たにサンプリングが行われる前にスイッチＳＷ２，ＳＷ４が同時にオンとなる期間が生じ、オペアンプ１０のオフセットによりキャパシタ１２に残った電荷が放電される。したがって、積分器１における積分精度が向上する。
【００６１】
また、クロック信号ＣＫ１〜ＣＫ４は、一つの主クロックＣＬＫを元に生成されているため、プロセスばらつきによるクロックタイミングの変動が少ない。そのため、スイッチＳＷ１〜ＳＷ４のオンオフタイミングがずれることがなく、積分器１における積分精度が向上する。
【００６２】
そして、このようなスイッチ制御回路２０により制御される積分器１を用いることにより、変調精度の高いΔΣ変調回路８０を得ることができる。なお、本実施形態においては、ΔΣ変調回路８０は１次の１ビットΔΣ変調回路であることとしたが、２次以上、また、複数ビットのΔΣ変調回路を構成する場合についても、スイッチ制御回路２０により制御される積分器１を用いることにより、変調精度を高めることができる。
【００６３】
さらに、変調精度の高いΔΣ変調回路８０を用いることにより、歪率低下を抑制することが可能なΔΣ変調型のＡＤコンバータ９０を得ることができる。特に、例えば２０ビット以上の高ビットのΔΣ変調型ＡＤコンバータにおいては、非常に小さい歪率が要求されるため、本実施形態のスイッチ制御回路２０により制御される積分器１を用いることが有効である。
【００６４】
なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００６５】
例えば、本実施形態においては、スイッチ制御回路２０より制御される積分器１の適用例としてΔΣ変調回路８０及びΔΣ変調型ＡＤコンバータ９０を示したが、積分器１の適用範囲はこれに限られるものではなく、あらゆる回路において、積分精度の向上による効果を得ることが可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態であるスイッチ制御回路により制御される積分器の構成を示す図である。
【図２】本発明の一実施形態であるスイッチ制御回路の構成を示す図である。
【図３】本実施形態のスイッチ制御回路の動作を示すタイミングチャートである。
【図４】Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを用いて構成されるスイッチの構成例を示す図である。
【図５】Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを用いて構成されるスイッチを制御するための４相クロックを生成するスイッチ制御回路の構成を示す図である。
【図６】本実施形態のスイッチ制御回路により制御される積分器を用いたΔΣ変調回路の構成を示す図である。
【図７】本実施形態のΔΣ変調回路における積分器及び１ビットＤＡＣの構成を示す図である。
【図８】本実施形態のΔΣ変調回路を用いたＡＤコンバータの構成を示す図である。
【図９】一般的な積分器の構成を示す図である。
【図１０】４相クロックを生成する一般的なスイッチ制御回路の構成を示す図である。
【図１１】一般的なスイッチ制御回路の動作を示すタイミングチャートである。
【図１２】ΔΣ変調型ＡＤコンバータに入力されるアナログ信号の振幅に応じた理論上の歪率特性を示す図である。
【図１３】ΔΣ変調型ＡＤコンバータに入力されるアナログ信号の振幅に応じた実際の歪率特性を示す図である。
【符号の説明】
【００６７】
１積分器１０オペアンプ
１１，１２キャパシタ２０スイッチ制御回路
３０〜３４ＮＯＲ回路３５〜６０インバータ回路
７１Ｐ型ＭＯＳＦＥＴ７２Ｎ型ＭＯＳＦＥＴ
８０ ΔΣ変調回路８１量子化器
８２１ビットＤＡコンバータ８３キャパシタ
９０ＡＤコンバータ９１デジタルフィルタ
ＳＷ１〜ＳＷ６スイッチ

【特許請求の範囲】
【請求項１】
入力端子及び出力端子を有するオペアンプと、
第１及び第２電極を有し、前記第１電極が前記オペアンプの前記出力端子と電気的に接続され、前記第２電極が前記オペアンプの前記入力端子と電気的に接続された第１キャパシタと、
第３及び第４電極を有する第２キャパシタと、
前記第２キャパシタの前記第３電極と前記オペアンプの前記入力端子との間に介在する第１スイッチと、
前記第２キャパシタの前記第３電極に対して基準電圧を印加する第２スイッチと、
前記第２キャパシタの前記第４電極に対して入力電圧を印加する第３スイッチと、
前記第２キャパシタの前記第４電極に対して前記基準電圧を印加する第４スイッチと、
を含んで構成される積分器の前記第２及び第３スイッチと、前記第１及び第４スイッチとを相補的にオンオフするスイッチ制御回路であって、
前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにする際には、前記第４スイッチをオフにする前に、前記第２スイッチをオンにすること、
を特徴とするスイッチ制御回路。
【請求項２】
請求項１に記載のスイッチ制御回路であって、
所定の周期で変化する主クロックが一方の論理値に変化すると、前記第２及び第３スイッチがオフとなるように前記第２及び第３スイッチのオンオフを制御するための第２及び第３クロックを変化させて出力した後に、前記第１及び第４スイッチがオンとなるように前記第１及び第４スイッチのオンオフを制御するための第１及び第４クロックを変化させて出力し、
前記主クロックが他方の論理値に変化すると、前記第１スイッチがオフ、前記第２スイッチがオンとなるように前記第１及び第２クロックを変化させて出力した後に、前記第４スイッチがオフ、前記第３スイッチがオンとなるように前記第４及び第３クロックを変化させて出力すること、
を特徴とするスイッチ制御回路。
【請求項３】
請求項２に記載のスイッチ制御回路であって、
第１及び第２入力信号が入力され、前記第１入力信号が一方の論理値の場合には前記第１入力信号に応じた信号を出力し、前記第１入力信号が他方の論理値の場合には前記第２入力信号に応じた信号を出力する第１論理回路と、
前記第１論理回路から出力される信号を所定の時間遅延させて前記第１クロックとして出力する遅延回路と、
第３及び第４入力信号が入力され、前記第３入力信号が一方の論理値の場合には前記第３入力信号に応じた信号を前記第２クロックとして出力し、前記第３入力信号が他方の論理値の場合には前記第４入力信号に応じた信号を前記第２クロックとして出力する第２論理回路と、
第５及び第６入力信号が入力され、前記第５入力信号が一方の論理値の場合には前記第５入力信号に応じた信号を前記第３クロックとして出力し、前記第５入力信号が他方の論理値の場合には前記第６入力信号に応じた信号を前記第３クロックとして出力する第３論理回路と、
第７及び第８入力信号が入力され、前記第７入力信号が一方の論理値の場合には前記第７入力信号に応じた信号を前記第４クロックとして出力し、前記第７入力信号が他方の論理値の場合には前記第８入力信号に応じた信号を前記第４クロックとして出力する第４論理回路と、
を備え、
前記第１入力信号は、前記主クロックに応じた信号であり、
前記第２入力信号は、前記第２クロックに応じた信号であり、
前記第３入力信号は、前記第１入力信号を反転した信号であり、
前記第４入力信号は、前記第１論理回路から出力される信号に応じた信号であり、
前記第５入力信号は、前記第１論理回路から出力される信号に応じた信号であり、
前記第６入力信号は、前記第４クロックに応じた信号であり、
前記第７入力信号は、前記第２クロックに応じた信号であり、
前記第８入力信号は、前記第３クロックに応じた信号であり、
前記遅延回路における前記所定の時間は、前記第３論理回路に前記一方の論理値の前記第５入力信号が入力されてから前記第３クロックが出力されるまでの時間よりも長い時間であること、
を特徴とするスイッチ制御回路。
【請求項４】
請求項３に記載のスイッチ制御回路であって、
前記第１〜第４スイッチの夫々は、前記第１〜第４クロックと、前記第１〜第４クロックを反転した第５〜第８クロックとの２つの入力により制御されるＣＭＯＳスイッチ回路であり、
前記第１クロックを反転した前記第５クロックを出力する第５論理回路と、
前記第２クロックを反転した前記第６クロックを出力する第６論理回路と、
前記第３クロックを反転した前記第７クロックを出力する第７論理回路と、
前記第４クロックを反転した前記第８クロックを出力する第８論理回路と、
を備えることを特徴とするスイッチ制御回路。
【請求項５】
入力端子及び出力端子を有するオペアンプと、
第１及び第２電極を有し、前記第１電極が前記オペアンプの前記出力端子と電気的に接続され、前記第２電極が前記オペアンプの前記入力端子と電気的に接続された第１キャパシタと、
第３及び第４電極を有する第２キャパシタと、
前記第２キャパシタの前記第３電極と前記オペアンプの前記入力端子との電気的接続を制御する第１スイッチと、
前記第２キャパシタの前記第３電極への基準電圧の印加を制御する第２スイッチと、
前記第２キャパシタの前記第４電極への入力電圧の印加を制御する第３スイッチと、
前記第２キャパシタの前記第４電極への前記基準電圧の印加を制御する第４スイッチと、
を含んで構成される前記入力電圧を積分して出力する積分器と、
前記第２及び第３スイッチと、前記第１及び第４スイッチとを相補的にオンオフするスイッチ制御回路と、
前記積分器の出力を量子化して出力する量子化器と、
前記量子化器の出力に応じて前記第１キャパシタに蓄積された電荷を減じる減算回路と、
を備えるΔΣ変調回路であって、
前記スイッチ制御回路は、
前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにする際には、前記第４スイッチをオフにする前に、前記第２スイッチをオンにすること、
を特徴とするΔΣ変調回路。
【請求項６】
アナログ信号である前記入力電圧をオーバーサンプリングしてデジタル信号に変換して出力する請求項５に記載のΔΣ変調回路と、
前記ΔΣ変調回路から出力されるオーバーサンプリングされた前記デジタル信号を所定の周波数に間引いて出力するデジタルフィルタと、
を備えることを特徴とするΔΣ変調型ＡＤコンバータ。

【図１】