セレクタ回路
【課題】配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制すること。
【解決手段】入力信号の導通を制御するパストランジスタ回路21a〜21dと、各パストランジスタ回路21a〜21dから出力された出力信号を配線24a,24bを介して受け付けてNAND演算をおこなうNAND回路22と、同一の配線24a,24bに接続されたすべてのパストランジスタ回路21a〜21dにより入力信号の導通が遮断された場合に、当該配線24a,24bの信号レベルを設定するpチャネルトランジスタ回路23a,23bと、導通させる入力信号を1つだけ選択するようパストランジスタ回路21a〜21dを制御する制御信号、および、配線24a,24bの信号レベルを設定するようpチャネルトランジスタ回路23a,23bを制御する制御信号を同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備える。
【解決手段】入力信号の導通を制御するパストランジスタ回路21a〜21dと、各パストランジスタ回路21a〜21dから出力された出力信号を配線24a,24bを介して受け付けてNAND演算をおこなうNAND回路22と、同一の配線24a,24bに接続されたすべてのパストランジスタ回路21a〜21dにより入力信号の導通が遮断された場合に、当該配線24a,24bの信号レベルを設定するpチャネルトランジスタ回路23a,23bと、導通させる入力信号を1つだけ選択するようパストランジスタ回路21a〜21dを制御する制御信号、および、配線24a,24bの信号レベルを設定するようpチャネルトランジスタ回路23a,23bを制御する制御信号を同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、複数の入力信号を受け付けて1つの出力信号を出力するセレクタ回路に関し、特に、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路に関するものである。
【背景技術】
【0002】
従来、さまざまな情報処理装置においてセレクタ回路が広く利用されている。セレクタ回路とは、複数の入力信号の中から1つの入力信号のみを選択して出力する回路のことである。
【0003】
図7は、従来のセレクタ回路の一例を示す図である。図7は、4つの入力信号A〜Dの中から1つの入力信号を選択して出力するセレクタ回路の例を示している。このセレクタ回路では、入力信号A〜Dの信号レベルがインバータ回路1a〜1dにより反転され、反転された信号レベルの入力信号がパストランジスタ回路2a〜2dの入力信号となる。
【0004】
また、パストランジスタ回路2a〜2dは、制御信号SELA〜SELD,XSELA〜XSELDに応じて、インバータ回路1a〜1dから受け取った入力信号の導通を制御する。
【0005】
ここで、制御信号SELAと制御信号XSELAは、互いに反転した信号レベルとなっている。具体的には、制御信号SELAの信号レベルが「H」(High)である場合は、制御信号XSELAの信号レベルは「L」(Low)となる。逆に、制御信号SELAの信号レベルが「L」である場合は、制御信号XSELAの信号レベルは「H」となる。
【0006】
同様に、制御信号SELBと制御信号XSELB、制御信号SELCと制御信号XSELC、および、制御信号SELDと制御信号XSELDも互いに反転した信号レベルとなっている。
【0007】
さらに、制御信号XSELA〜XSELDのうち、1つだけが他の制御信号XSELA〜XSELDとは異なる信号レベルに設定される。たとえば、制御信号XSELAの信号レベルが「L」の場合には、制御信号XSELB〜XSELDの信号レベルは「H」となる。
【0008】
そして、パストランジスタ回路2a〜2dは、制御信号XSELA〜XSELDの信号レベルが「L」である場合に信号を導通させ、制御信号XSELA〜XSELDの信号レベルが「H」である場合に信号を遮断する。
【0009】
これにより、インバータ回路1a〜1dから出力された信号のうち、1つだけが配線4を介してインバータ回路3に入力され、信号レベルが反転された出力信号Xが出力される。
【0010】
ここで、インバータ回路1a〜1dおよびインバータ回路3が図8に示したセレクト回路に設けられているのは、入力信号A〜Dおよび出力信号Xの信号電位を安定させるためである。
【0011】
図8は、図7に示したパストランジスタ回路2a〜2dに入力される制御信号SELA〜SELD,XSELA〜XSELDを生成する制御信号生成回路の一例を示す図である。
【0012】
図8に示すように、この制御信号生成回路では、入力信号I,Jの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、制御信号SELAと制御信号XSELA、制御信号SELBと制御信号XSELB、制御信号SELCと制御信号XSELC、および、制御信号SELDと制御信号XSELDの組を生成することができ、制御信号XSELA〜XSELDのうち、1つだけは他の制御信号XSELA〜XSELDとは異なる信号レベルに設定することができる。図9は、図8に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【0013】
ところで、図7に示したセレクタ回路では、パストランジスタ回路2a〜2dとインバータ回路3との間の距離が大きい場合、4本の配線を1本にまとめて延長することにより配線に必要な面積を少なくできる。その一方、配線4の負荷容量が大きくなり、インバータ回路3に入力される入力信号の波形が鈍ってしまい、信号伝達に遅延が生じるという問題がある。
【0014】
このことは、たとえば、特許文献1に開示されているように、信号入力系統を複数形成し、これらの信号入力系統から得られる複数の出力信号を多入力CMOS論理回路で受け付けるよう回路を構成することにより解決することができる。
【0015】
図10は、この特許文献1に開示されている従来のパストランジスタ論理回路を示す図である。図10に示すように、このパストランジスタ論理回路では、パストランジスタ回路10aおよびパストランジスタ回路10bにより第1の信号入力系統が構成され、パストランジスタ回路10cおよびパストランジスタ回路10dにより第2の信号入力系統が構成されている。
【0016】
そして、第1および第2の信号入力系統から得られる2つの出力信号は、2本の配線を介してNAND回路11に入力されるように構成されている。このように、第1および第2の信号入力系統から得られる2つの出力信号を、別々の配線を介してNAND回路11に入力することにより、配線の負荷容量を低減させ、信号波形の鈍りおよび信号伝達の遅延を改善することができる。
【0017】
また、図10の回路においては、配線を延長した場合でも配線の負荷容量を低減できるので、NAND回路11の周辺に配線用の領域が確保できない場合に、パストランジスタ回路10a〜10dをNAND回路11から離れた位置に設けることができる。
【0018】
この場合、NAND回路11とパストランジスタ回路10a〜10dとを配線するのに必要な面積は、図7の場合と比べてほぼ同じであり、配線面積の増大を抑制することができる。
【0019】
図11は、特許文献1に開示されている従来のパストランジスタ論理回路の詳細な回路図である。このパストランジスタ論理回路では、パストランジスタ回路12aおよびパストランジスタ回路12bにより第1の信号入力系統が構成され、パストランジスタ回路12cおよびパストランジスタ回路12dにより第2の信号入力系統が構成されている。
【0020】
また、NAND回路は、pチャネルMOSトランジスタ13a,13b、および、nチャネルMOSトランジスタ13c,13dにより構成されている。さらに、このパストランジスタ論理回路においては、NAND回路の出力信号Zを用いて、pチャネルMOSトランジスタ14a,14bにより信号Xおよび信号Yの信号レベルを安定させるように構成されている。
【0021】
【特許文献1】特開平9−93118号公報
【発明の開示】
【発明が解決しようとする課題】
【0022】
しかしながら、上述した特許文献1に代表される従来技術は、複数の入力信号のうち選択された1つの信号を出力するセレクタ回路を構成するものではなかった。
【0023】
すなわち、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路を構成する場合には、単に信号の入力系統を複数形成するだけでなく、信号の導通を制御するパストランジスタ回路10a〜10d,12a〜12dの制御信号の生成に工夫が必要であった。
【0024】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路を提供することを目的とする。
【課題を解決するための手段】
【0025】
上述した課題を解決し、目的を達成するため、本発明は、複数の入力信号から選択された1つの信号を出力するセレクタ回路であって、入力信号の導通を制御する複数の導通制御回路と、各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより1つの信号を出力する論理演算回路と、同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、導通させる入力信号を1つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路と、を備えたことを特徴とする。
【0026】
また、本発明は、上記発明において、入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、前記導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、NAND演算を実行した結果を出力信号として出力するNAND回路であることを特徴とする。
【0027】
また、本発明は、上記発明において、前記インバータ回路は、CMOSインバータ回路であることを特徴とする。
【0028】
また、本発明は、上記発明において、前記導通制御回路は、パストランジスタ回路であることを特徴とする。
【0029】
また、本発明は、上記発明において、前記信号レベル設定回路は、電界効果トランジスタ回路であることを特徴とする。
【発明の効果】
【0030】
本発明によれば、入力信号の導通を制御する複数の導通制御回路と、各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより1つの信号を出力する論理演算回路と、同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、導通させる入力信号を1つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備えることとしたので、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるという効果を奏する。
【0031】
また、本発明によれば、入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、NAND演算を実行した結果を出力信号として出力するNAND回路であり、インバータ回路とNAND回路とは信号の増幅をおこなうこととしたので、信号の増幅をおこなうインバータ回路とNAND回路とを用いることにより、信号波形の鈍りをさらに改善することができるという効果を奏する。
【0032】
また、本発明によれば、インバータ回路は、CMOSインバータ回路であることとしたので、信号の立ち上がりを速めることができ、信号波形の鈍りおよび信号伝達の遅延をさらに改善することができるという効果を奏する。
【0033】
また、本発明によれば、導通制御回路は、パストランジスタ回路であることとしたので、使用するトランジスタ数をCMOS論理回路で導通制御回路を構成するよりも削減することができるという効果を奏する。
【0034】
また、本発明によれば、信号レベル設定回路は、トランジスタ回路であることとしたので、信号経路に十分高いレベルの信号を供給することができ、信号伝達の遅延を改善することができるという効果を奏する。
【発明を実施するための最良の形態】
【0035】
以下に添付図面を参照して、この発明に係るセレクタ回路の好適な実施例を詳細に説明する。
【実施例1】
【0036】
図1は、実施例1に係るセレクタ回路を示す図である。図1に示すように、このセレクタ回路は、インバータ回路20a〜20d、パストランジスタ回路21a〜21d、NAND回路22、および、pチャネルトランジスタ回路23a,23bにより構成される。
【0037】
ここで、インバータ回路20a〜20dとNAND回路22とは、トランジスタにより構成されるので、信号の増幅をおこなうことができ、信号波形の鈍りを改善することができる。また、インバータ回路20a〜20dには、信号の立ち上がりの速いCMOSインバータ回路を用いることとする。
【0038】
そして、各インバータ回路20a〜20dは、各パストランジスタ回路21a〜21dに1つずつ接続され、各パストランジスタ回路21a〜21dは2本の配線24a,24bによりNAND回路22に接続されている。
【0039】
また、各配線24a,24bには、パストランジスタ回路21a〜21dにより信号の導通が遮断された場合に、各配線24a,24bが電位的に未接続状態になるのを防止するため、pチャネルトランジスタ回路23a,23bが接続されている。
【0040】
このセレクタ回路においては、インバータ回路20a〜20dに入力信号A〜Dが入力されると、入力信号A〜Dの信号レベルがインバータ回路20a〜20dにより反転され、反転された信号レベルの信号がパストランジスタ回路21a〜21dに入力される。
【0041】
そして、このパストランジスタ回路21a〜21dは、制御信号SELA〜SELD,XSELA〜XSELDに応じて、インバータ回路20a〜20dから受け取った信号の導通を制御する。
【0042】
ここで、制御信号SELAと制御信号XSELAは、互いに反転した信号レベルとなっている。具体的には、制御信号SELAの信号レベルが「H」である場合は、制御信号XSELAの信号レベルは「L」となる。逆に、制御信号SELAの信号レベルが「L」である場合は、制御信号XSELAの信号レベルは「H」となる。
【0043】
同様に、制御信号SELBと制御信号XSELB、制御信号SELCと制御信号XSELC、および、制御信号SELDと制御信号XSELDも互いに反転した信号レベルの信号となっている。
【0044】
さらに、制御信号XSELA〜XSELDのうち、1つだけが他の制御信号XSELA〜XSELDとは異なる信号レベルに設定される。たとえば、制御信号XSELAの信号レベルが「L」の場合には、制御信号XSELB〜XSELDの信号レベルは「H」となる。
【0045】
また、pチャネルトランジスタ回路23a,23bは、パストランジスタ回路21a〜21dに入力される制御信号を生成する信号と同じ信号に対して論理演算をおこなうことにより生成された制御信号を用いて駆動される。
【0046】
すなわち、pチャネルトランジスタ回路23a,23bの制御信号とパストランジスタ回路21a〜21dの制御信号とを同じ信号からほぼ同時に生成するので、信号伝達の遅延を抑制することができる。
【0047】
図2は、パストランジスタ回路21a〜21dおよびpチャネルトランジスタ回路23a,23bの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。また、図3は、図2に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【0048】
図2に示すように、この制御信号生成回路は、インバータ回路25a〜25f、AND回路26a〜26d、および、バッファ27a,27bから構成される。
【0049】
そして、この制御信号生成回路は、入力信号I,Jの信号レベルの組み合わせに応じて、図3に示したような信号レベルの制御信号XSELA〜XSELD,SELA〜SELD,NSL1,NSL2を出力する。
【0050】
具体的には、図3に示すように、この制御信号生成回路は、入力信号I,Jの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、互いに信号レベルが反転した制御信号XSELAと制御信号SELA、制御信号XSELBと制御信号SELB、制御信号XSELCと制御信号SELC、および、制御信号XSELDと制御信号SELDの組を生成する。
【0051】
ここで、制御信号XSELA〜XSELDのうち、1つだけは他の制御信号XSELA〜XSELDとは異なる信号レベルに設定される。
【0052】
また、pチャネルトランジスタ回路23a,23bを動作させるための制御信号NSL1,NSL2の信号レベルは、配線23a,23bに接続されたすべてのパストランジスタ回路21a〜21dが導通を遮断される場合に「L」となるよう設定され、配線24a,24bの信号レベルが「H」となるよう設定される。
【0053】
上記例では、制御信号XSELAまたは制御信号XSELBの信号レベルが「L」の場合に、制御信号NSL2の信号レベルが「L」となり、制御信号XSELCまたは制御信号XSELDの信号レベルが「L」の場合に、制御信号NSL1の信号レベルが「L」となる。
【0054】
これにより、NAND回路22には、インバータ回路20a〜20dから出力された信号のうちの1つの信号と、制御信号NSL1,NSL2が「L」に設定されたpチャネルトランジスタ回路23a,23bにより出力された信号レベルが「H」の出力信号とが入力される。ここで、pチャネルトランジスタ回路23a,23bは、トランジスタ回路であるので、十分高いレベルの信号を出力することができる。
【0055】
そして、NAND回路22は、入力された信号に対してNAND演算をおこない、その結果得られた信号を出力する。この信号は、入力信号A〜Dのうち、パストランジスタ回路21a〜21dを導通させるよう選択された信号と同じ信号レベルを有する信号となる。
【0056】
上述してきたように、本実施例1では、入力信号の導通を制御する4つのパストランジスタ回路21a〜21dと、各パストランジスタ回路21a〜21dから出力された出力信号を2つの配線24a,24bを介して受け付け、受け付けた各信号に対してNAND演算をおこなうことにより1つの信号を出力するNAND回路22と、同一の配線24a,24bに接続されたすべてのパストランジスタ回路21a〜21dにより入力信号の導通が遮断された場合に、当該配線24a,24bの信号レベルを設定するpチャネルトランジスタ回路23a,23bと、導通させる入力信号を1つだけ選択するようパストランジスタ回路21a〜21dを制御する制御信号、および、配線24a,24bの信号レベルを設定するようpチャネルトランジスタ回路23a,23bを制御する制御信号を同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備えることとしたので、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができる。
【0057】
また、本実施例1では、入力信号の信号レベルを反転した信号を出力するインバータ回路20a〜20dを備え、パストランジスタ回路21a〜21dはインバータ回路により出力された信号の導通を制御し、NAND回路22は、NAND演算を実行した結果を出力信号として出力するNAND回路であり、インバータ回路20a〜20dとNAND回路22とは信号の増幅をおこなうこととしたので、信号の増幅をおこなうインバータ回路20a〜20dとNAND回路22とを用いることにより、信号波形の鈍りをさらに改善することができる。
【0058】
また、本実施例1では、インバータ回路20a〜20dは、CMOSインバータ回路であることとしたので、信号の立ち上がりを速めることができ、信号波形の鈍りおよび信号伝達の遅延をさらに改善することができる。
【0059】
また、本実施例1では、信号の導通を制御する回路として、パストランジスタ回路21a〜21dを用いることとしたので、使用するトランジスタ数をCMOS論理回路で導通を制御する回路を構成するよりも削減することができる。
【0060】
また、本実施例1では、同一の配線24a,24bに接続されたすべてのパストランジスタ回路21a〜21dにより入力信号の導通が遮断された場合に、当該配線24a,24bの信号レベルを設定する回路は、pチャネルトランジスタ回路23a,23bであることとしたので、配線24a,24bに十分高いレベルの信号を供給することができ、信号伝達の遅延を改善することができる。
【実施例2】
【0061】
ところで、上記実施例1では、4つの入力信号のうち1つの入力信号を選択して出力するセレクタ回路について説明したが、入力信号の数はこれに限定されず、任意の数の入力信号から1つの入力信号を選択して出力するセレクタ回路に本発明を適用することとしてもよい。そこで、実施例2では、一例として8つの入力信号のうち1つの入力信号を選択して出力するセレクタ回路について説明することとする。
【0062】
図4は、本発明に係る実施例2のセレクタ回路を示す図である。図4に示すように、このセレクタ回路は、インバータ回路30a〜30h、パストランジスタ回路31a〜31h、NAND回路32、および、pチャネルトランジスタ回路33a〜33dにより構成される。
【0063】
そして、各インバータ回路30a〜30hは、各パストランジスタ回路31a〜31hに1つずつ接続され、各パストランジスタ回路31a〜31hは4本の配線34a〜34dによりNAND回路32に接続されている。
【0064】
また、各配線34a〜34dには、パストランジスタ回路31a〜31hにより信号の導通が遮断された場合に、各配線34a〜34dが電位的に未接続状態になるのを防止するため、pチャネルトランジスタ回路33a〜33dが接続されている。
【0065】
このセレクタ回路においては、インバータ回路30a〜30hに入力信号A〜Hが入力されると、入力信号A〜Hの信号レベルがインバータ回路30a〜30hにより反転され、反転された信号レベルの信号がパストランジスタ回路31a〜31hに入力される。
【0066】
そして、このパストランジスタ回路31a〜31hは、制御信号SELA〜SELH,XSELA〜XSELHに応じて、インバータ回路30a〜30hから受け取った信号の導通を制御する。
【0067】
ここで、制御信号SELAと制御信号XSELAは、互いに反転した信号レベルの信号となっている。具体的には、制御信号SELAの信号レベルが「H」である場合は、制御信号XSELAの信号レベルは「L」となる。逆に、制御信号SELAの信号レベルが「L」である場合は、制御信号XSELAの信号レベルは「H」となる。
【0068】
同様に、制御信号SELBと制御信号XSELB、制御信号SELCと制御信号XSELC、制御信号SELDと制御信号XSELD、制御信号SELEと制御信号XSELE、制御信号SELFと制御信号XSELF、制御信号SELGと制御信号XSELG、および、制御信号SELHと制御信号XSELHも互いに反転した信号レベルの信号となっている。
【0069】
さらに、制御信号XSELA〜XSELHのうち、1つだけが他の制御信号XSELA〜XSELHとは異なる信号レベルに設定される。たとえば、制御信号XSELAの信号レベルが「L」の場合には、制御信号XSELB〜XSELHの信号レベルは「H」となる。
【0070】
また、pチャネルトランジスタ回路34a〜34dは、パストランジスタ回路31a〜31hに入力される制御信号を生成する信号と同じ信号に対して論理演算をおこなうことにより生成された制御信号を用いて駆動される。
【0071】
図5は、パストランジスタ回路31a〜31hおよびpチャネルトランジスタ回路33a〜33dの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。また、図6は、図5に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【0072】
図5に示すように、この制御信号生成回路は、インバータ回路35a〜35nおよびAND回路36a〜36lから構成される。
【0073】
そして、この制御信号生成回路は、入力信号I,J,Kの信号レベルの組み合わせに応じて、図6に示したような信号レベルの制御信号XSELA〜XSELH,SELA〜SELH,NSL1,NSL2,NSL3,NSL4を出力する。
【0074】
具体的には、図6に示すように、この制御信号生成回路は、入力信号I,J,Kの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、互いに信号レベルが反転した制御信号XSELAと制御信号SELA、制御信号XSELBと制御信号SELB、制御信号XSELCと制御信号SELC、制御信号XSELDと制御信号SELD、制御信号XSELEと制御信号SELE、制御信号XSELFと制御信号SELF、制御信号XSELGと制御信号SELG、および、制御信号XSELHと制御信号SELHの組を生成する。
【0075】
ここで、制御信号XSELA〜XSELHのうち、1つだけは他の制御信号XSELA〜XSELHとは異なる信号レベルに設定される。
【0076】
また、pチャネルトランジスタ回路33a〜33dを動作させるための制御信号NSL1,NSL2,NSL3,NSL4は、配線33a〜33dに接続されたすべてのパストランジスタ回路31a〜31hが導通を遮断している場合に「L」となるよう設定され、配線34a〜34dの信号の信号レベルが「H」となるよう設定される。
【0077】
上記例では、制御信号XSELAまたは制御信号XSELBの信号レベルが「L」の場合に、制御信号NSL2、制御信号NSL3、および、制御信号NSL4の信号レベルが「L」となり、制御信号XSELCまたは制御信号XSELDの信号レベルが「L」の場合に、制御信号NSL1、制御信号NSL3、および、制御信号NSL4の信号レベルが「L」となる。
【0078】
また、制御信号XSELEまたは制御信号XSELFの信号レベルが「L」の場合に、制御信号NSL1、制御信号NSL2、および、制御信号NSL4の信号レベルが「L」となり、制御信号XSELGまたは制御信号XSELHの信号レベルが「L」の場合に、制御信号NSL1、制御信号NSL2、および、制御信号NSL3の信号レベルが「L」となる。
【0079】
これにより、NAND回路32には、インバータ回路30a〜30hから出力され、信号レベルが「H」または「L」である信号のうちの1つの信号と、制御信号NSL1〜NSL4が「L」に設定されたpチャネルトランジスタ回路33a〜33dにより出力された信号レベルが「H」の出力信号とが入力される。
【0080】
そして、NAND回路32には、入力された信号に対してNAND演算をおこない、その結果得られた信号を出力する。この信号は、入力信号A〜Hのうち、パストランジスタ回路31a〜31hを導通させるよう選択された信号と同じ信号レベルを有する信号となる。
【0081】
以上実施例2で説明してきたように、実施例1で説明した発明は、任意の数の入力信号から1つの入力信号を選択して出力するセレクタ回路に容易に拡張することができる。
【0082】
なお、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、特許請求の範囲に記載した技術的思想の範囲内において種々の異なる実施例にて実施されてもよい。
【産業上の利用可能性】
【0083】
以上のように、本発明にかかるセレクタ回路は、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することが必要なセレクタ回路に有用である。
【図面の簡単な説明】
【0084】
【図1】本発明に係る実施例1のセレクタ回路を示す図である。
【図2】パストランジスタ回路21a〜21dおよびトランジスタ回路23a,23bの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。
【図3】図2に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図4】本発明に係る実施例2のセレクタ回路を示す図である。
【図5】パストランジスタ回路31a〜31hおよびトランジスタ回路33a〜33dの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。
【図6】図5に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図7】従来のセレクタ回路の一例を示す図である。
【図8】図7に示したパストランジスタ回路2a〜2dに入力される制御信号SELA〜SELD,XSELA〜XSELDを生成する制御信号生成回路の一例を示す図である。
【図9】図8に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図10】従来のパストランジスタ論理回路を示す図である。
【図11】従来のパストランジスタ論理回路の詳細な回路図である。
【符号の説明】
【0085】
1a〜1d,3,5a,5b,7a〜7d,20a〜20d,25a〜25f,30a〜30h,35a〜35n インバータ回路
2a〜2d,10a〜10d,12a〜12d,21a〜21d,31a〜31h パストランジスタ回路
4,24a,24b,34a〜34d 配線
6a〜6d,26a〜26d,36a〜36l AND回路
11,32 NAND回路
13a,13b,14a,14b pチャネルMOSトランジスタ
13c,13d nチャネルMOSトランジスタ
23a,23b,33a〜33d pチャネルトランジスタ
27a,27b バッファ
【技術分野】
【0001】
この発明は、複数の入力信号を受け付けて1つの出力信号を出力するセレクタ回路に関し、特に、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路に関するものである。
【背景技術】
【0002】
従来、さまざまな情報処理装置においてセレクタ回路が広く利用されている。セレクタ回路とは、複数の入力信号の中から1つの入力信号のみを選択して出力する回路のことである。
【0003】
図7は、従来のセレクタ回路の一例を示す図である。図7は、4つの入力信号A〜Dの中から1つの入力信号を選択して出力するセレクタ回路の例を示している。このセレクタ回路では、入力信号A〜Dの信号レベルがインバータ回路1a〜1dにより反転され、反転された信号レベルの入力信号がパストランジスタ回路2a〜2dの入力信号となる。
【0004】
また、パストランジスタ回路2a〜2dは、制御信号SELA〜SELD,XSELA〜XSELDに応じて、インバータ回路1a〜1dから受け取った入力信号の導通を制御する。
【0005】
ここで、制御信号SELAと制御信号XSELAは、互いに反転した信号レベルとなっている。具体的には、制御信号SELAの信号レベルが「H」(High)である場合は、制御信号XSELAの信号レベルは「L」(Low)となる。逆に、制御信号SELAの信号レベルが「L」である場合は、制御信号XSELAの信号レベルは「H」となる。
【0006】
同様に、制御信号SELBと制御信号XSELB、制御信号SELCと制御信号XSELC、および、制御信号SELDと制御信号XSELDも互いに反転した信号レベルとなっている。
【0007】
さらに、制御信号XSELA〜XSELDのうち、1つだけが他の制御信号XSELA〜XSELDとは異なる信号レベルに設定される。たとえば、制御信号XSELAの信号レベルが「L」の場合には、制御信号XSELB〜XSELDの信号レベルは「H」となる。
【0008】
そして、パストランジスタ回路2a〜2dは、制御信号XSELA〜XSELDの信号レベルが「L」である場合に信号を導通させ、制御信号XSELA〜XSELDの信号レベルが「H」である場合に信号を遮断する。
【0009】
これにより、インバータ回路1a〜1dから出力された信号のうち、1つだけが配線4を介してインバータ回路3に入力され、信号レベルが反転された出力信号Xが出力される。
【0010】
ここで、インバータ回路1a〜1dおよびインバータ回路3が図8に示したセレクト回路に設けられているのは、入力信号A〜Dおよび出力信号Xの信号電位を安定させるためである。
【0011】
図8は、図7に示したパストランジスタ回路2a〜2dに入力される制御信号SELA〜SELD,XSELA〜XSELDを生成する制御信号生成回路の一例を示す図である。
【0012】
図8に示すように、この制御信号生成回路では、入力信号I,Jの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、制御信号SELAと制御信号XSELA、制御信号SELBと制御信号XSELB、制御信号SELCと制御信号XSELC、および、制御信号SELDと制御信号XSELDの組を生成することができ、制御信号XSELA〜XSELDのうち、1つだけは他の制御信号XSELA〜XSELDとは異なる信号レベルに設定することができる。図9は、図8に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【0013】
ところで、図7に示したセレクタ回路では、パストランジスタ回路2a〜2dとインバータ回路3との間の距離が大きい場合、4本の配線を1本にまとめて延長することにより配線に必要な面積を少なくできる。その一方、配線4の負荷容量が大きくなり、インバータ回路3に入力される入力信号の波形が鈍ってしまい、信号伝達に遅延が生じるという問題がある。
【0014】
このことは、たとえば、特許文献1に開示されているように、信号入力系統を複数形成し、これらの信号入力系統から得られる複数の出力信号を多入力CMOS論理回路で受け付けるよう回路を構成することにより解決することができる。
【0015】
図10は、この特許文献1に開示されている従来のパストランジスタ論理回路を示す図である。図10に示すように、このパストランジスタ論理回路では、パストランジスタ回路10aおよびパストランジスタ回路10bにより第1の信号入力系統が構成され、パストランジスタ回路10cおよびパストランジスタ回路10dにより第2の信号入力系統が構成されている。
【0016】
そして、第1および第2の信号入力系統から得られる2つの出力信号は、2本の配線を介してNAND回路11に入力されるように構成されている。このように、第1および第2の信号入力系統から得られる2つの出力信号を、別々の配線を介してNAND回路11に入力することにより、配線の負荷容量を低減させ、信号波形の鈍りおよび信号伝達の遅延を改善することができる。
【0017】
また、図10の回路においては、配線を延長した場合でも配線の負荷容量を低減できるので、NAND回路11の周辺に配線用の領域が確保できない場合に、パストランジスタ回路10a〜10dをNAND回路11から離れた位置に設けることができる。
【0018】
この場合、NAND回路11とパストランジスタ回路10a〜10dとを配線するのに必要な面積は、図7の場合と比べてほぼ同じであり、配線面積の増大を抑制することができる。
【0019】
図11は、特許文献1に開示されている従来のパストランジスタ論理回路の詳細な回路図である。このパストランジスタ論理回路では、パストランジスタ回路12aおよびパストランジスタ回路12bにより第1の信号入力系統が構成され、パストランジスタ回路12cおよびパストランジスタ回路12dにより第2の信号入力系統が構成されている。
【0020】
また、NAND回路は、pチャネルMOSトランジスタ13a,13b、および、nチャネルMOSトランジスタ13c,13dにより構成されている。さらに、このパストランジスタ論理回路においては、NAND回路の出力信号Zを用いて、pチャネルMOSトランジスタ14a,14bにより信号Xおよび信号Yの信号レベルを安定させるように構成されている。
【0021】
【特許文献1】特開平9−93118号公報
【発明の開示】
【発明が解決しようとする課題】
【0022】
しかしながら、上述した特許文献1に代表される従来技術は、複数の入力信号のうち選択された1つの信号を出力するセレクタ回路を構成するものではなかった。
【0023】
すなわち、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路を構成する場合には、単に信号の入力系統を複数形成するだけでなく、信号の導通を制御するパストランジスタ回路10a〜10d,12a〜12dの制御信号の生成に工夫が必要であった。
【0024】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路を提供することを目的とする。
【課題を解決するための手段】
【0025】
上述した課題を解決し、目的を達成するため、本発明は、複数の入力信号から選択された1つの信号を出力するセレクタ回路であって、入力信号の導通を制御する複数の導通制御回路と、各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより1つの信号を出力する論理演算回路と、同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、導通させる入力信号を1つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路と、を備えたことを特徴とする。
【0026】
また、本発明は、上記発明において、入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、前記導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、NAND演算を実行した結果を出力信号として出力するNAND回路であることを特徴とする。
【0027】
また、本発明は、上記発明において、前記インバータ回路は、CMOSインバータ回路であることを特徴とする。
【0028】
また、本発明は、上記発明において、前記導通制御回路は、パストランジスタ回路であることを特徴とする。
【0029】
また、本発明は、上記発明において、前記信号レベル設定回路は、電界効果トランジスタ回路であることを特徴とする。
【発明の効果】
【0030】
本発明によれば、入力信号の導通を制御する複数の導通制御回路と、各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより1つの信号を出力する論理演算回路と、同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、導通させる入力信号を1つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備えることとしたので、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるという効果を奏する。
【0031】
また、本発明によれば、入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、NAND演算を実行した結果を出力信号として出力するNAND回路であり、インバータ回路とNAND回路とは信号の増幅をおこなうこととしたので、信号の増幅をおこなうインバータ回路とNAND回路とを用いることにより、信号波形の鈍りをさらに改善することができるという効果を奏する。
【0032】
また、本発明によれば、インバータ回路は、CMOSインバータ回路であることとしたので、信号の立ち上がりを速めることができ、信号波形の鈍りおよび信号伝達の遅延をさらに改善することができるという効果を奏する。
【0033】
また、本発明によれば、導通制御回路は、パストランジスタ回路であることとしたので、使用するトランジスタ数をCMOS論理回路で導通制御回路を構成するよりも削減することができるという効果を奏する。
【0034】
また、本発明によれば、信号レベル設定回路は、トランジスタ回路であることとしたので、信号経路に十分高いレベルの信号を供給することができ、信号伝達の遅延を改善することができるという効果を奏する。
【発明を実施するための最良の形態】
【0035】
以下に添付図面を参照して、この発明に係るセレクタ回路の好適な実施例を詳細に説明する。
【実施例1】
【0036】
図1は、実施例1に係るセレクタ回路を示す図である。図1に示すように、このセレクタ回路は、インバータ回路20a〜20d、パストランジスタ回路21a〜21d、NAND回路22、および、pチャネルトランジスタ回路23a,23bにより構成される。
【0037】
ここで、インバータ回路20a〜20dとNAND回路22とは、トランジスタにより構成されるので、信号の増幅をおこなうことができ、信号波形の鈍りを改善することができる。また、インバータ回路20a〜20dには、信号の立ち上がりの速いCMOSインバータ回路を用いることとする。
【0038】
そして、各インバータ回路20a〜20dは、各パストランジスタ回路21a〜21dに1つずつ接続され、各パストランジスタ回路21a〜21dは2本の配線24a,24bによりNAND回路22に接続されている。
【0039】
また、各配線24a,24bには、パストランジスタ回路21a〜21dにより信号の導通が遮断された場合に、各配線24a,24bが電位的に未接続状態になるのを防止するため、pチャネルトランジスタ回路23a,23bが接続されている。
【0040】
このセレクタ回路においては、インバータ回路20a〜20dに入力信号A〜Dが入力されると、入力信号A〜Dの信号レベルがインバータ回路20a〜20dにより反転され、反転された信号レベルの信号がパストランジスタ回路21a〜21dに入力される。
【0041】
そして、このパストランジスタ回路21a〜21dは、制御信号SELA〜SELD,XSELA〜XSELDに応じて、インバータ回路20a〜20dから受け取った信号の導通を制御する。
【0042】
ここで、制御信号SELAと制御信号XSELAは、互いに反転した信号レベルとなっている。具体的には、制御信号SELAの信号レベルが「H」である場合は、制御信号XSELAの信号レベルは「L」となる。逆に、制御信号SELAの信号レベルが「L」である場合は、制御信号XSELAの信号レベルは「H」となる。
【0043】
同様に、制御信号SELBと制御信号XSELB、制御信号SELCと制御信号XSELC、および、制御信号SELDと制御信号XSELDも互いに反転した信号レベルの信号となっている。
【0044】
さらに、制御信号XSELA〜XSELDのうち、1つだけが他の制御信号XSELA〜XSELDとは異なる信号レベルに設定される。たとえば、制御信号XSELAの信号レベルが「L」の場合には、制御信号XSELB〜XSELDの信号レベルは「H」となる。
【0045】
また、pチャネルトランジスタ回路23a,23bは、パストランジスタ回路21a〜21dに入力される制御信号を生成する信号と同じ信号に対して論理演算をおこなうことにより生成された制御信号を用いて駆動される。
【0046】
すなわち、pチャネルトランジスタ回路23a,23bの制御信号とパストランジスタ回路21a〜21dの制御信号とを同じ信号からほぼ同時に生成するので、信号伝達の遅延を抑制することができる。
【0047】
図2は、パストランジスタ回路21a〜21dおよびpチャネルトランジスタ回路23a,23bの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。また、図3は、図2に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【0048】
図2に示すように、この制御信号生成回路は、インバータ回路25a〜25f、AND回路26a〜26d、および、バッファ27a,27bから構成される。
【0049】
そして、この制御信号生成回路は、入力信号I,Jの信号レベルの組み合わせに応じて、図3に示したような信号レベルの制御信号XSELA〜XSELD,SELA〜SELD,NSL1,NSL2を出力する。
【0050】
具体的には、図3に示すように、この制御信号生成回路は、入力信号I,Jの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、互いに信号レベルが反転した制御信号XSELAと制御信号SELA、制御信号XSELBと制御信号SELB、制御信号XSELCと制御信号SELC、および、制御信号XSELDと制御信号SELDの組を生成する。
【0051】
ここで、制御信号XSELA〜XSELDのうち、1つだけは他の制御信号XSELA〜XSELDとは異なる信号レベルに設定される。
【0052】
また、pチャネルトランジスタ回路23a,23bを動作させるための制御信号NSL1,NSL2の信号レベルは、配線23a,23bに接続されたすべてのパストランジスタ回路21a〜21dが導通を遮断される場合に「L」となるよう設定され、配線24a,24bの信号レベルが「H」となるよう設定される。
【0053】
上記例では、制御信号XSELAまたは制御信号XSELBの信号レベルが「L」の場合に、制御信号NSL2の信号レベルが「L」となり、制御信号XSELCまたは制御信号XSELDの信号レベルが「L」の場合に、制御信号NSL1の信号レベルが「L」となる。
【0054】
これにより、NAND回路22には、インバータ回路20a〜20dから出力された信号のうちの1つの信号と、制御信号NSL1,NSL2が「L」に設定されたpチャネルトランジスタ回路23a,23bにより出力された信号レベルが「H」の出力信号とが入力される。ここで、pチャネルトランジスタ回路23a,23bは、トランジスタ回路であるので、十分高いレベルの信号を出力することができる。
【0055】
そして、NAND回路22は、入力された信号に対してNAND演算をおこない、その結果得られた信号を出力する。この信号は、入力信号A〜Dのうち、パストランジスタ回路21a〜21dを導通させるよう選択された信号と同じ信号レベルを有する信号となる。
【0056】
上述してきたように、本実施例1では、入力信号の導通を制御する4つのパストランジスタ回路21a〜21dと、各パストランジスタ回路21a〜21dから出力された出力信号を2つの配線24a,24bを介して受け付け、受け付けた各信号に対してNAND演算をおこなうことにより1つの信号を出力するNAND回路22と、同一の配線24a,24bに接続されたすべてのパストランジスタ回路21a〜21dにより入力信号の導通が遮断された場合に、当該配線24a,24bの信号レベルを設定するpチャネルトランジスタ回路23a,23bと、導通させる入力信号を1つだけ選択するようパストランジスタ回路21a〜21dを制御する制御信号、および、配線24a,24bの信号レベルを設定するようpチャネルトランジスタ回路23a,23bを制御する制御信号を同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備えることとしたので、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができる。
【0057】
また、本実施例1では、入力信号の信号レベルを反転した信号を出力するインバータ回路20a〜20dを備え、パストランジスタ回路21a〜21dはインバータ回路により出力された信号の導通を制御し、NAND回路22は、NAND演算を実行した結果を出力信号として出力するNAND回路であり、インバータ回路20a〜20dとNAND回路22とは信号の増幅をおこなうこととしたので、信号の増幅をおこなうインバータ回路20a〜20dとNAND回路22とを用いることにより、信号波形の鈍りをさらに改善することができる。
【0058】
また、本実施例1では、インバータ回路20a〜20dは、CMOSインバータ回路であることとしたので、信号の立ち上がりを速めることができ、信号波形の鈍りおよび信号伝達の遅延をさらに改善することができる。
【0059】
また、本実施例1では、信号の導通を制御する回路として、パストランジスタ回路21a〜21dを用いることとしたので、使用するトランジスタ数をCMOS論理回路で導通を制御する回路を構成するよりも削減することができる。
【0060】
また、本実施例1では、同一の配線24a,24bに接続されたすべてのパストランジスタ回路21a〜21dにより入力信号の導通が遮断された場合に、当該配線24a,24bの信号レベルを設定する回路は、pチャネルトランジスタ回路23a,23bであることとしたので、配線24a,24bに十分高いレベルの信号を供給することができ、信号伝達の遅延を改善することができる。
【実施例2】
【0061】
ところで、上記実施例1では、4つの入力信号のうち1つの入力信号を選択して出力するセレクタ回路について説明したが、入力信号の数はこれに限定されず、任意の数の入力信号から1つの入力信号を選択して出力するセレクタ回路に本発明を適用することとしてもよい。そこで、実施例2では、一例として8つの入力信号のうち1つの入力信号を選択して出力するセレクタ回路について説明することとする。
【0062】
図4は、本発明に係る実施例2のセレクタ回路を示す図である。図4に示すように、このセレクタ回路は、インバータ回路30a〜30h、パストランジスタ回路31a〜31h、NAND回路32、および、pチャネルトランジスタ回路33a〜33dにより構成される。
【0063】
そして、各インバータ回路30a〜30hは、各パストランジスタ回路31a〜31hに1つずつ接続され、各パストランジスタ回路31a〜31hは4本の配線34a〜34dによりNAND回路32に接続されている。
【0064】
また、各配線34a〜34dには、パストランジスタ回路31a〜31hにより信号の導通が遮断された場合に、各配線34a〜34dが電位的に未接続状態になるのを防止するため、pチャネルトランジスタ回路33a〜33dが接続されている。
【0065】
このセレクタ回路においては、インバータ回路30a〜30hに入力信号A〜Hが入力されると、入力信号A〜Hの信号レベルがインバータ回路30a〜30hにより反転され、反転された信号レベルの信号がパストランジスタ回路31a〜31hに入力される。
【0066】
そして、このパストランジスタ回路31a〜31hは、制御信号SELA〜SELH,XSELA〜XSELHに応じて、インバータ回路30a〜30hから受け取った信号の導通を制御する。
【0067】
ここで、制御信号SELAと制御信号XSELAは、互いに反転した信号レベルの信号となっている。具体的には、制御信号SELAの信号レベルが「H」である場合は、制御信号XSELAの信号レベルは「L」となる。逆に、制御信号SELAの信号レベルが「L」である場合は、制御信号XSELAの信号レベルは「H」となる。
【0068】
同様に、制御信号SELBと制御信号XSELB、制御信号SELCと制御信号XSELC、制御信号SELDと制御信号XSELD、制御信号SELEと制御信号XSELE、制御信号SELFと制御信号XSELF、制御信号SELGと制御信号XSELG、および、制御信号SELHと制御信号XSELHも互いに反転した信号レベルの信号となっている。
【0069】
さらに、制御信号XSELA〜XSELHのうち、1つだけが他の制御信号XSELA〜XSELHとは異なる信号レベルに設定される。たとえば、制御信号XSELAの信号レベルが「L」の場合には、制御信号XSELB〜XSELHの信号レベルは「H」となる。
【0070】
また、pチャネルトランジスタ回路34a〜34dは、パストランジスタ回路31a〜31hに入力される制御信号を生成する信号と同じ信号に対して論理演算をおこなうことにより生成された制御信号を用いて駆動される。
【0071】
図5は、パストランジスタ回路31a〜31hおよびpチャネルトランジスタ回路33a〜33dの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。また、図6は、図5に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【0072】
図5に示すように、この制御信号生成回路は、インバータ回路35a〜35nおよびAND回路36a〜36lから構成される。
【0073】
そして、この制御信号生成回路は、入力信号I,J,Kの信号レベルの組み合わせに応じて、図6に示したような信号レベルの制御信号XSELA〜XSELH,SELA〜SELH,NSL1,NSL2,NSL3,NSL4を出力する。
【0074】
具体的には、図6に示すように、この制御信号生成回路は、入力信号I,J,Kの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、互いに信号レベルが反転した制御信号XSELAと制御信号SELA、制御信号XSELBと制御信号SELB、制御信号XSELCと制御信号SELC、制御信号XSELDと制御信号SELD、制御信号XSELEと制御信号SELE、制御信号XSELFと制御信号SELF、制御信号XSELGと制御信号SELG、および、制御信号XSELHと制御信号SELHの組を生成する。
【0075】
ここで、制御信号XSELA〜XSELHのうち、1つだけは他の制御信号XSELA〜XSELHとは異なる信号レベルに設定される。
【0076】
また、pチャネルトランジスタ回路33a〜33dを動作させるための制御信号NSL1,NSL2,NSL3,NSL4は、配線33a〜33dに接続されたすべてのパストランジスタ回路31a〜31hが導通を遮断している場合に「L」となるよう設定され、配線34a〜34dの信号の信号レベルが「H」となるよう設定される。
【0077】
上記例では、制御信号XSELAまたは制御信号XSELBの信号レベルが「L」の場合に、制御信号NSL2、制御信号NSL3、および、制御信号NSL4の信号レベルが「L」となり、制御信号XSELCまたは制御信号XSELDの信号レベルが「L」の場合に、制御信号NSL1、制御信号NSL3、および、制御信号NSL4の信号レベルが「L」となる。
【0078】
また、制御信号XSELEまたは制御信号XSELFの信号レベルが「L」の場合に、制御信号NSL1、制御信号NSL2、および、制御信号NSL4の信号レベルが「L」となり、制御信号XSELGまたは制御信号XSELHの信号レベルが「L」の場合に、制御信号NSL1、制御信号NSL2、および、制御信号NSL3の信号レベルが「L」となる。
【0079】
これにより、NAND回路32には、インバータ回路30a〜30hから出力され、信号レベルが「H」または「L」である信号のうちの1つの信号と、制御信号NSL1〜NSL4が「L」に設定されたpチャネルトランジスタ回路33a〜33dにより出力された信号レベルが「H」の出力信号とが入力される。
【0080】
そして、NAND回路32には、入力された信号に対してNAND演算をおこない、その結果得られた信号を出力する。この信号は、入力信号A〜Hのうち、パストランジスタ回路31a〜31hを導通させるよう選択された信号と同じ信号レベルを有する信号となる。
【0081】
以上実施例2で説明してきたように、実施例1で説明した発明は、任意の数の入力信号から1つの入力信号を選択して出力するセレクタ回路に容易に拡張することができる。
【0082】
なお、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、特許請求の範囲に記載した技術的思想の範囲内において種々の異なる実施例にて実施されてもよい。
【産業上の利用可能性】
【0083】
以上のように、本発明にかかるセレクタ回路は、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することが必要なセレクタ回路に有用である。
【図面の簡単な説明】
【0084】
【図1】本発明に係る実施例1のセレクタ回路を示す図である。
【図2】パストランジスタ回路21a〜21dおよびトランジスタ回路23a,23bの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。
【図3】図2に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図4】本発明に係る実施例2のセレクタ回路を示す図である。
【図5】パストランジスタ回路31a〜31hおよびトランジスタ回路33a〜33dの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。
【図6】図5に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図7】従来のセレクタ回路の一例を示す図である。
【図8】図7に示したパストランジスタ回路2a〜2dに入力される制御信号SELA〜SELD,XSELA〜XSELDを生成する制御信号生成回路の一例を示す図である。
【図9】図8に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図10】従来のパストランジスタ論理回路を示す図である。
【図11】従来のパストランジスタ論理回路の詳細な回路図である。
【符号の説明】
【0085】
1a〜1d,3,5a,5b,7a〜7d,20a〜20d,25a〜25f,30a〜30h,35a〜35n インバータ回路
2a〜2d,10a〜10d,12a〜12d,21a〜21d,31a〜31h パストランジスタ回路
4,24a,24b,34a〜34d 配線
6a〜6d,26a〜26d,36a〜36l AND回路
11,32 NAND回路
13a,13b,14a,14b pチャネルMOSトランジスタ
13c,13d nチャネルMOSトランジスタ
23a,23b,33a〜33d pチャネルトランジスタ
27a,27b バッファ
【特許請求の範囲】
【請求項1】
複数の入力信号から選択された1つの信号を出力するセレクタ回路であって、
入力信号の導通を制御する複数の導通制御回路と、
各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより1つの信号を出力する論理演算回路と、
同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、
導通させる入力信号を1つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路と、
を備えたことを特徴とするセレクタ回路。
【請求項2】
入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、前記導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、NAND演算を実行した結果を出力信号として出力するNAND回路であり、前記インバータ回路と前記NAND回路とは信号の増幅をおこなうことを特徴とする請求項1に記載のセレクタ回路。
【請求項3】
前記インバータ回路は、CMOSインバータ回路であることを特徴とする請求項2に記載のセレクタ回路。
【請求項4】
前記導通制御回路は、パストランジスタ回路であることを特徴とする請求項1、2または3に記載のセレクタ回路。
【請求項5】
前記信号レベル設定回路は、トランジスタ回路であることを特徴とする請求項1〜4のいずれか1つに記載のセレクタ回路。
【請求項1】
複数の入力信号から選択された1つの信号を出力するセレクタ回路であって、
入力信号の導通を制御する複数の導通制御回路と、
各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより1つの信号を出力する論理演算回路と、
同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、
導通させる入力信号を1つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路と、
を備えたことを特徴とするセレクタ回路。
【請求項2】
入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、前記導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、NAND演算を実行した結果を出力信号として出力するNAND回路であり、前記インバータ回路と前記NAND回路とは信号の増幅をおこなうことを特徴とする請求項1に記載のセレクタ回路。
【請求項3】
前記インバータ回路は、CMOSインバータ回路であることを特徴とする請求項2に記載のセレクタ回路。
【請求項4】
前記導通制御回路は、パストランジスタ回路であることを特徴とする請求項1、2または3に記載のセレクタ回路。
【請求項5】
前記信号レベル設定回路は、トランジスタ回路であることを特徴とする請求項1〜4のいずれか1つに記載のセレクタ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−157286(P2006−157286A)
【公開日】平成18年6月15日(2006.6.15)
【国際特許分類】
【出願番号】特願2004−342804(P2004−342804)
【出願日】平成16年11月26日(2004.11.26)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成18年6月15日(2006.6.15)
【国際特許分類】
【出願日】平成16年11月26日(2004.11.26)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
[ Back to top ]