テストセレクト回路およびそれを備える半導体装置
【課題】所望の信号を安定にモニタする。
【解決手段】テストセレクト回路１０は、半導体集積回路に集積化され、半導体集積回路のテスト時において、内部に現れる複数のデジタル信号から、ひとつを選択して外部にテスト出力端子１１４を介して出力する。選択レジスタ１２は、リセット機能を無効化することが可能な複数のフリップフロップ回路ＦＦ１〜ＦＦ７を含む。制御回路１６は、フリップフロップ回路ＦＦ１〜ＦＦ７のデータ端子それぞれに、外部からの制御信号Ｓｃｎｔに応じた制御データＤｃｎｔを出力する。セレクタ回路１４は、デジタル信号ＳＩＧ１〜ＳＩＧｎから、選択信号Ｓｓｅｌの論理レベルに対応付けられたひとつを選択して出力する。フリップフロップ回路ＦＦ１〜ＦＦ７のリセット機能は、少なくとも、通常テスト時において無効化される。
【解決手段】テストセレクト回路１０は、半導体集積回路に集積化され、半導体集積回路のテスト時において、内部に現れる複数のデジタル信号から、ひとつを選択して外部にテスト出力端子１１４を介して出力する。選択レジスタ１２は、リセット機能を無効化することが可能な複数のフリップフロップ回路ＦＦ１〜ＦＦ７を含む。制御回路１６は、フリップフロップ回路ＦＦ１〜ＦＦ７のデータ端子それぞれに、外部からの制御信号Ｓｃｎｔに応じた制御データＤｃｎｔを出力する。セレクタ回路１４は、デジタル信号ＳＩＧ１〜ＳＩＧｎから、選択信号Ｓｓｅｌの論理レベルに対応付けられたひとつを選択して出力する。フリップフロップ回路ＦＦ１〜ＦＦ７のリセット機能は、少なくとも、通常テスト時において無効化される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に集積化されるテスト回路に関し、特にテスト時において、回路内部の複数のデジタル信号からひとつを選択して回路の外部に出力するテストセレクト回路に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器には、電源回路、デジタル信号処理を行うＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、その他のアナログ、デジタル回路など、多くの電子回路が搭載される。このような電子回路では、回路が正常に動作するかを検査するために、検査工程においていくつかの信号を外部からモニタする。信号をモニタをするために、モニタの対象となる信号ごとにパッドを設けた場合、信号の数が増加すると回路面積も増大するという問題がある。
【０００３】
ここで、検査用のパッドの個数を減らす方法として、複数の信号からいずれか１つを選択して、１つのパッドから出力する回路（以下、テストセレクト回路という）を集積回路に設ける技術について検討する。テストセレクト回路を設ける場合、複数の信号のうち、いずれをモニタするかを選択するために、外部から制御信号を与える必要がある。この制御信号は、集積回路内に設けられたレジスタに書き込まれるのが一般的である。
【特許文献１】特開２００４−０２２９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、このようなテストセレクト回路について検討した結果、以下の課題を認識するに至った。一般的にレジスタは、フリップフロップを用いて構成される。ここで、ある信号をモニタしている最中に、フリップフロップがリセットされると、テストセレクト回路によって選択される信号が切り替わってしまうという問題がある。
【０００５】
本発明はかかる課題に鑑みてなされたものであり、その目的は、所望の信号を安定にモニタすることが可能なテストセレクト回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、半導体集積回路に集積化され、半導体集積回路のテスト時において、半導体集積回路の内部に現れる複数のデジタル信号から、ひとつを選択して半導体集積回路の外部に出力するテストセレクト回路に関する。このテストセレクト回路は、複数のフリップフロップ回路を含む選択レジスタと、複数のフリップフロップ回路のデータ端子それぞれに、外部からの制御信号に応じた制御データを出力する制御回路と、複数のデジタル信号および複数のフリップフロップ回路から出力される選択信号が入力されており、複数のデジタル信号から、選択信号の論理レベルに対応付けられたひとつのデジタル信号を選択して出力するセレクタ回路と、を備える。選択レジスタに含まれる複数のフリップフロップ回路のリセット機能は、無効化可能に構成される。
【０００７】
この態様によると、検査工程などのテスト時において、フリップフロップ回路のリセット機能を無効化することにより、あるデジタル信号を外部に出力している最中に、フリップフロップ回路がリセットされるのを防止でき、選択信号の不要な切り替わりを防止して所望の信号を安定にモニタすることができる。
【０００８】
ある態様において、複数のフリップフロップ回路は、それぞれリセット端子を備えており、選択レジスタは、半導体集積回路の機能をテストする通常のテストモード時において、複数のフリップフロップのリセット端子の論理レベルを固定し、複数のフリップフロップ回路を含む論理ゲート群が正常に機能するかをテストするスキャンテストモード時において、複数のフリップフロップのリセット端子に、ハイレベルまたはローレベルの論理信号を出力するリセットセレクタ回路をさらに含んでもよい。
この態様によれば、通常のテストモード時には、リセット端子のレベルが固定されるため、選択信号の不要な切り替わりが防止できるとともに、スキャンテストモード時においては、ハイレベル、ローレベルの論理信号によってフリップフロップ回路をテストすることができる。
【０００９】
ある態様において、リセットセレクタ回路は、第１入力端子に、論理レベルが固定された信号が入力され、第２入力端子に、ハイレベルまたはローレベルのスキャンリセット信号が入力されており、テストモードおよびスキャンテストモードを切り換えるモードセレクト信号に応じて、第１入力端子または第２入力端子の信号を、複数のフリップフロップのリセット端子に出力してもよい。
【００１０】
ある態様において、複数のフリップフロップ回路を、リセット端子を有さない構成としてもよい。この場合、フリップフロップ回路に含まれるゲート数を減らすことができるため、回路面積を削減することができる。
【００１１】
ある態様において、複数のデジタル信号は、半導体集積回路に内蔵された低電圧誤動作防止回路の出力信号であって、半導体集積回路に供給される電源電圧が所定値より低い低電圧状態を示す低電圧検出信号に関連する信号を含んでもよい。
【００１２】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明に係るテストセレクト回路によれば、所望の信号を安定にモニタすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態に係るテストセレクト回路について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。
【００１５】
図１は、実施の形態に係るテストセレクト回路１０の構成を示す回路図である。また、図２は、図１のテストセレクト回路１０が好適に使用される電源回路１００、およびその電源回路１００を備える電子機器１０００全体のブロック図である。まず、図２を参照して、電子機器１０００全体の構成について説明する。電子機器１０００は、たとえば携帯電話端末や、ＰＤＡ、ノート型ＰＣなどの電池駆動型の情報端末機器である。電子機器１０００は、電源回路１００、電池２００、ＣＰＵ３００を備える。
【００１６】
ＣＰＵ３００は、電子機器１０００全体を制御し、さまざまな演算処理を実行するプロセッサであって、電源回路１００により供給される電源電圧Ｖｄｄ１〜Ｖｄｄ３によって駆動される。以下、電源電圧Ｖｄｄ１〜Ｖｄｄ３を、単に電源電圧Ｖｄｄともいう。ＣＰＵ３００は、高効率動作のため、回路ブロックごとに、異なる電源電圧で動作するように構成されており、また電力供給も個別にオンオフできるように構成される。たとえば、電源電圧Ｖｄｄ１〜Ｖｄｄ３は、それぞれ、コアブロック、メモリブロック、入出力（Ｉ／Ｏ）ブロックへと供給される。また、ＣＰＵ３００には、電源回路１００からリセット信号ＲＳＴが入力される。リセット信号ＲＳＴは、電源回路１００から、ＣＰＵ３００に対して、電源電圧Ｖｄｄの供給が完了した旨を通知し、あるいは低電圧状態を通知する信号である。
【００１７】
実際には、電源回路１００により駆動される負荷は、ＣＰＵ３００に限定されるものではなく、これに代えて、あるいはこれに加えて、その他のＤＳＰや、発光ダイオードなどが駆動されてもよい。
【００１８】
電池２００は、Ｌｉイオン電池などの２次電池であって、２Ｖから４．２Ｖ程度の電池電圧Ｖｂａｔを出力する。電池電圧Ｖｂａｔは、電力消費によって低下していくとともに、充電によって上昇する。
【００１９】
電源回路１００は、入出力用の端子として、電池端子１０２、リセット端子１０４、電源端子１０６、１０８、１１０、ＡＣ端子１１２を備える。電池端子１０２には、電池２００が接続される。リセット端子１０４、電源端子１０６、１０８、１１０は、いずれもＣＰＵ３００と接続される。ＡＣ端子１１２は、外部の電源回路に接続される。外部の電源回路は、たとえば、商用交流電圧を、直流電圧に変換するいわゆるＡＣアダプタである。
【００２０】
ＣＰＵ３００に供給される電源電圧Ｖｄｄは、２Ｖ、あるいはそれ以下の所定電圧に安定化されている必要がある。一方で、電池２００の電池電圧Ｖｂａｔは、２Ｖ〜４．２Ｖ程度である。そこで、電源回路１００は、電池２００から供給される電池電圧Ｖｂａｔを降圧し、電池電圧Ｖｂａｔの値によらない一定値に安定化して、ＣＰＵ３００へと供給する。
【００２１】
電源回路１００は、第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４、充電回路４０、ＵＶＬＯ回路５０に加えて、テストセレクト回路１０を備える。充電回路４０には、ＡＣ端子１１２にＡＣアダプタが接続されると、直流電圧Ｖｄｃが供給される。このとき、充電回路４０は、電池２００に充電電流を供給して、電池２００を４．２Ｖ程度まで充電する。
【００２２】
第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４には、電池端子１０２を介して電池電圧Ｖｂａｔが供給される。第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４は、リニアレギュレータであって、それぞれ、電池電圧Ｖｂａｔを降圧して、安定化された電源電圧Ｖｄｄ１〜Ｖｄｄ３を出力し、電源端子１０６、１０８、１１０を介してＣＰＵ３００へと出力する。
【００２３】
ＵＶＬＯ回路５０は、入力電圧としての電池電圧Ｖｂａｔが入力されるとともに、電子機器１０００の電源キーのオン、オフ状態に応じてレベルが変動するパワーオン信号（以下、起動信号ともいう）ＰＷＲ＿ＯＮが入力されている。パワーオン信号ＰＷＲ＿ＯＮは、電子機器１０００の起動を指示する信号であるため、以下、起動信号ともいう。
【００２４】
ＵＶＬＯ回路５０は、電池電圧Ｖｂａｔを監視し、監視される電池電圧Ｖｂａｔが所定の条件を満たすか否かを判定する。具体的には、電池電圧Ｖｂａｔを所定のしきい値電圧Ｖｔｈと比較し、Ｖｂａｔ＜Ｖｔｈを低電圧状態として判定し、Ｖｂａｔ＞Ｖｔｈを非低電圧状態と判定する。そして、ＵＶＬＯ回路５０は、非低電圧状態において、起動信号ＰＷＲ＿ＯＮがハイレベルとなると、所定のシーケンスを実行する。本実施の形態において、ＵＶＬＯ回路５０は、電池電圧Ｖｂａｔが、予め決められたしきい値電圧Ｖｔｈよりも高いとき、第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４を順番に起動し、起動が完了すると、ＣＰＵ３００に対してリセット信号ＲＳＴを出力する。
【００２５】
ＵＶＬＯ回路５０から、第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４には、それぞれ第１シーケンス信号ＳＥＱ１、第２シーケンス信号ＳＥＱ２、第３シーケンス信号ＳＥＱ３が出力されている。ＵＶＬＯ回路５０は、起動可能な状態となると、第１シーケンス信号ＳＥＱ１〜第３シーケンス信号ＳＥＱ３を順にハイレベルに切り換える。第１レギュレータ回路３０〜第３レギュレータ回路３４は、ハイレベルのシーケンス信号ＳＥＱ１〜ＳＥＱ３が入力されると、安定化動作を開始し、電源電圧Ｖｄｄ１〜Ｖｄｄ３を出力する。
【００２６】
テストセレクト回路１０は、半導体集積回路である電源回路１００のテスト時において、電源回路１００の内部に現れる複数のデジタル信号から、ひとつを選択して半導体集積回路の外部に出力する。本実施の形態において、テストセレクト回路１０には、テストセレクト回路１０から出力されるシーケンス信号ＳＥＱ１〜ＳＥＱ３、リセット信号ＲＳＴ、図示しないその他のデジタル信号が入力されている。テストセレクト回路１０は、入力された信号のうち、外部から指示された信号を選択し、テスト出力端子１１４からテスト信号Ｓｔｅｓｔを出力する。このテストセレクト回路１０を設けることにより、電源回路１００内部の複数の信号を、信号ごとにパッドを設けることなく、監視することができる。なお、テストセレクト回路１０は、電源回路１００がＣＰＵ３００に電源電圧を供給する通常の動作時においては、非動作状態となる。
【００２７】
以下、図１に戻り、実施の形態に係るテストセレクト回路１０の構成および動作を詳細に説明する。
上述のように、テストセレクト回路１０は、複数のデジタル信号ＳＩＧ１〜ＳＩＧｎのいずれかを選択して、テスト出力端子１１４から出力する。テストセレクト回路１０は、選択レジスタ１２、セレクタ回路１４、制御回路１６を備える。選択レジスタ１２は、複数のフリップフロップ回路ＦＦ１〜ＦＦ７を含み、テスト時において、いずれのデジタル信号を選択して出力するかを指示する選択信号Ｓｓｅｌを保持するメモリとして機能する。実施の形態では、７つのフリップフロップ回路が図示されるが、フリップフロップ回路の個数は、テストセレクト回路１０に入力されるデジタル信号ＳＩＧの個数に応じて決定すればよい。たとえば、７つのフリップフロップ回路を備える場合、７ビット＝１２８個のデジタル信号ＳＩＧ１〜ＳＩＧ１２８から、ひとつの信号を選択して出力することができる。
【００２８】
制御回路１６には、テスト時において外部から制御信号Ｓｃｎｔが入力される。制御回路１６は、Ｉ２Ｃバスなどを介して、外部のテスタやＣＰＵと接続され、入力された制御信号Ｓｃｎｔをデコードする。制御回路１６は、選択レジスタ１２に含まれるフリップフロップ回路ＦＦ１〜ＦＦ７のデータ端子のそれぞれに、制御信号Ｓｃｎｔに応じた制御データＤｃｎｔ１〜Ｄｃｎｔ７を出力する。本実施の形態において、制御データＤｃｎｔは、７ビットのデジタル信号となる。
【００２９】
セレクタ回路１４には、複数のデジタル信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３…、ＳＩＧｎが入力されている。複数のデジタル信号ＳＩＧは、たとえば、半導体集積回路に内蔵されたＵＶＬＯ回路５０の出力信号であって、半導体集積回路に供給される電源電圧Ｖｄｄが所定値より低い低電圧状態を示す低電圧検出信号に関連する信号を含んでいる。「関連する信号」とは、電池電圧Ｖｂａｔとしきい値電圧Ｖｔｈを比較するコンパレータの出力信号、これを遅延した信号、あるいはこれらの信号と他のデジタル信号との論理演算により得られた信号などをいう。たとえば、低電圧検出信号に関連する信号は、図２のテストセレクト回路１０から出力されるシーケンス信号ＳＥＱ１〜ＳＥＱ３、リセット信号ＲＳＴなどである。
【００３０】
さらに、セレクタ回路１４には、複数のフリップフロップ回路ＦＦ１〜ＦＦ７から出力される選択信号Ｓｓｅｌが入力されており、複数のデジタル信号ＳＩＧ１〜ＳＩＧｎから、選択信号Ｓｓｅｌの論理レベルに対応付けられたひとつのデジタル信号を選択して出力する。
【００３１】
本実施の形態において、選択レジスタ１２に含まれる複数のフリップフロップ回路ＦＦ１〜ＦＦ７は、リセット機能を無効化することが可能となるように構成されている。図３は、選択レジスタ１２の構成を示す回路図である。選択レジスタ１２は、リセットセレクタ回路２２と、複数のフリップフロップ回路ＦＦ１〜ＦＦ７を含む。フリップフロップ回路ＦＦ１〜ＦＦ７は、それぞれリセット端子を備えている。リセットセレクタ回路２２は、半導体集積回路である電源回路１００の機能をテストする通常のテストモード時において、複数のフリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子の論理レベルを固定する。また、選択レジスタ１２は、複数のフリップフロップ回路ＦＦ１〜ＦＦ７を含む論理ゲート群２０が、正常に機能するかをテストするスキャンテストモード時において、複数のフリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子に、ハイレベルまたはローレベルの論理信号であるスキャンリセット信号ＳＲＳＴを出力する。
【００３２】
リセットセレクタ回路２２は、第１入力端子ＩＮ１に、論理レベルがハイレベルに固定された信号が入力され、第２入力端子ＩＮ２に、ハイレベルまたはローレベルのいずれかの値をとるスキャンリセット信号ＳＲＳＴが入力されている。さらに、リセットセレクタ回路２２には、通常テストモードおよびスキャンテストモードを切り換えるモードセレクト信号ＭＯＤＥが入力される。リセットセレクタ回路２２は、モードセレクト信号ＭＯＤＥに応じて、第１入力端子ＩＮ１または第２入力端子ＩＮ２に入力された信号を、複数のフリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子に出力する。
【００３３】
以上のように構成されたテストセレクト回路１０の動作について説明する。
通常テスト時において、制御回路１６に外部から制御信号Ｓｃｎｔが入力されると、フリップフロップ回路ＦＦ１〜ＦＦ７に、制御データＤｃｎｔ１〜Ｄｃｎｔ７がそれぞれ保持される。フリップフロップ回路ＦＦ１〜ＦＦ７の出力である選択信号Ｓｓｅｌによって、セレクタ回路１４に入力されるデジタル信号ＳＩＧ１〜ＳＩＧｎのいずれかが選択され、テスト出力端子１１４から出力される。
【００３４】
たとえば、デジタル信号ＳＩＧ１が、ＵＶＬＯ回路５０から出力されるシーケンス信号ＳＥＱ１であり、制御信号Ｓｃｎｔによって、デジタル信号ＳＩＧ１を選択したとする。このとき、電池端子１０２に入力した電圧を変化させると、しきい値電圧Ｖｔｈを超えた後に、シーケンス信号ＳＥＱ１はハイレベルとなり、テスト出力端子１１４から出力されるテスト信号Ｓｔｅｓｔもハイレベルとなる。別の信号、たとえば、第２シーケンス信号ＳＥＱ２をモニタする場合、制御信号Ｓｃｎｔによってデジタル信号ＳＩＧ２を選択すればよい。
【００３５】
本実施の形態では、通常テスト時において、フリップフロップ回路ＦＦ１〜ＦＦ２のリセット端子に入力される信号のレベルを固定して、リセット機能を無効化しているため、あるデジタル信号ＳＩＧをモニタしている最中に、選択信号Ｓｓｅｌが変動するのを防止することができる。その結果、テスト出力端子１１４から出力される信号が、別の信号に切り替わるのを防止し、所望のデジタル信号ＳＩＧを安定にモニタすることができる。
【００３６】
もし、通常テスト時において、フリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子の信号を固定しない場合、何らかの要因でリセット端子の電圧が変動した場合に、テスト出力端子１１４から出力される信号が別の信号に切り替わるため、テストが不可能となるという問題が生ずるが、本実施の形態に係るテストセレクト回路１０を用いれば、この問題を解決することができる。
【００３７】
さらに、フリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子に、半導体集積回路である電源回路１００の外部から、リセット用の信号を入力可能に構成した場合、リセット用の信号を入力するパッドを別途設ける必要が生じるが、本実施の形態では、こうしたパッドを別途設ける必要がないため、回路面積を削減することができる。
【００３８】
次に、スキャンテストモード時の動作について説明する。スキャンテストは、一般的なデジタル回路において実行されるテストのひとつであって、回路内部のフリップフロップ回路によってスキャンチェインを構成し、各フリップフロップ回路が正常に機能しているかをテストするものである。かかるスキャンテストにおいては、テストの対象となる論理ゲート群２０に含まれるフリップフロップ回路は、外部からリセット可能でなければならない。
【００３９】
本実施の形態に係るテストセレクト回路１０では、スキャンテストモード時において、フリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子の信号のレベルを切り替えることができる。その結果、選択レジスタ１２のフリップフロップ回路ＦＦ１〜ＦＦ７を含めたスキャンテストを実行することができる。
【００４０】
以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【００４１】
実施の形態では、選択レジスタ１２のフリップフロップ回路ＦＦ１〜ＦＦ７に、リセット端子を設ける場合について説明したが、本発明はこれに限定されるものではない。たとえば、複数のフリップフロップ回路ＦＦ１〜ＦＦ７を、リセット端子を有さない構成としてもよい。この場合、複数のフリップフロップ回路ＦＦ１〜ＦＦ７に含まれるゲート数を減らすことができるため、回路面積を削減することができる。
【００４２】
実施の形態では、テストセレクト回路１０を電源回路１００に内蔵する場合について説明したが、本発明はこれに限定されるものではなく、デジタル回路を含む多くの半導体装置に利用することができる。
【００４３】
本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【図面の簡単な説明】
【００４４】
【図１】実施の形態に係るテストセレクト回路の構成を示す回路図である。
【図２】図１のテストセレクト回路が好適に使用される電源回路および電子機器全体のブロック図である。
【図３】選択レジスタの構成を示す回路図である。
【符号の説明】
【００４５】
１０ テストセレクト回路、 １２ 選択レジスタ、 １４ セレクタ回路、 １６ 制御回路、 ２０ 論理ゲート群、 ２２ リセットセレクタ回路、 ＦＦ フリップフロップ回路。
【技術分野】
【０００１】
本発明は、半導体集積回路に集積化されるテスト回路に関し、特にテスト時において、回路内部の複数のデジタル信号からひとつを選択して回路の外部に出力するテストセレクト回路に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器には、電源回路、デジタル信号処理を行うＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、その他のアナログ、デジタル回路など、多くの電子回路が搭載される。このような電子回路では、回路が正常に動作するかを検査するために、検査工程においていくつかの信号を外部からモニタする。信号をモニタをするために、モニタの対象となる信号ごとにパッドを設けた場合、信号の数が増加すると回路面積も増大するという問題がある。
【０００３】
ここで、検査用のパッドの個数を減らす方法として、複数の信号からいずれか１つを選択して、１つのパッドから出力する回路（以下、テストセレクト回路という）を集積回路に設ける技術について検討する。テストセレクト回路を設ける場合、複数の信号のうち、いずれをモニタするかを選択するために、外部から制御信号を与える必要がある。この制御信号は、集積回路内に設けられたレジスタに書き込まれるのが一般的である。
【特許文献１】特開２００４−０２２９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、このようなテストセレクト回路について検討した結果、以下の課題を認識するに至った。一般的にレジスタは、フリップフロップを用いて構成される。ここで、ある信号をモニタしている最中に、フリップフロップがリセットされると、テストセレクト回路によって選択される信号が切り替わってしまうという問題がある。
【０００５】
本発明はかかる課題に鑑みてなされたものであり、その目的は、所望の信号を安定にモニタすることが可能なテストセレクト回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、半導体集積回路に集積化され、半導体集積回路のテスト時において、半導体集積回路の内部に現れる複数のデジタル信号から、ひとつを選択して半導体集積回路の外部に出力するテストセレクト回路に関する。このテストセレクト回路は、複数のフリップフロップ回路を含む選択レジスタと、複数のフリップフロップ回路のデータ端子それぞれに、外部からの制御信号に応じた制御データを出力する制御回路と、複数のデジタル信号および複数のフリップフロップ回路から出力される選択信号が入力されており、複数のデジタル信号から、選択信号の論理レベルに対応付けられたひとつのデジタル信号を選択して出力するセレクタ回路と、を備える。選択レジスタに含まれる複数のフリップフロップ回路のリセット機能は、無効化可能に構成される。
【０００７】
この態様によると、検査工程などのテスト時において、フリップフロップ回路のリセット機能を無効化することにより、あるデジタル信号を外部に出力している最中に、フリップフロップ回路がリセットされるのを防止でき、選択信号の不要な切り替わりを防止して所望の信号を安定にモニタすることができる。
【０００８】
ある態様において、複数のフリップフロップ回路は、それぞれリセット端子を備えており、選択レジスタは、半導体集積回路の機能をテストする通常のテストモード時において、複数のフリップフロップのリセット端子の論理レベルを固定し、複数のフリップフロップ回路を含む論理ゲート群が正常に機能するかをテストするスキャンテストモード時において、複数のフリップフロップのリセット端子に、ハイレベルまたはローレベルの論理信号を出力するリセットセレクタ回路をさらに含んでもよい。
この態様によれば、通常のテストモード時には、リセット端子のレベルが固定されるため、選択信号の不要な切り替わりが防止できるとともに、スキャンテストモード時においては、ハイレベル、ローレベルの論理信号によってフリップフロップ回路をテストすることができる。
【０００９】
ある態様において、リセットセレクタ回路は、第１入力端子に、論理レベルが固定された信号が入力され、第２入力端子に、ハイレベルまたはローレベルのスキャンリセット信号が入力されており、テストモードおよびスキャンテストモードを切り換えるモードセレクト信号に応じて、第１入力端子または第２入力端子の信号を、複数のフリップフロップのリセット端子に出力してもよい。
【００１０】
ある態様において、複数のフリップフロップ回路を、リセット端子を有さない構成としてもよい。この場合、フリップフロップ回路に含まれるゲート数を減らすことができるため、回路面積を削減することができる。
【００１１】
ある態様において、複数のデジタル信号は、半導体集積回路に内蔵された低電圧誤動作防止回路の出力信号であって、半導体集積回路に供給される電源電圧が所定値より低い低電圧状態を示す低電圧検出信号に関連する信号を含んでもよい。
【００１２】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明に係るテストセレクト回路によれば、所望の信号を安定にモニタすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態に係るテストセレクト回路について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。
【００１５】
図１は、実施の形態に係るテストセレクト回路１０の構成を示す回路図である。また、図２は、図１のテストセレクト回路１０が好適に使用される電源回路１００、およびその電源回路１００を備える電子機器１０００全体のブロック図である。まず、図２を参照して、電子機器１０００全体の構成について説明する。電子機器１０００は、たとえば携帯電話端末や、ＰＤＡ、ノート型ＰＣなどの電池駆動型の情報端末機器である。電子機器１０００は、電源回路１００、電池２００、ＣＰＵ３００を備える。
【００１６】
ＣＰＵ３００は、電子機器１０００全体を制御し、さまざまな演算処理を実行するプロセッサであって、電源回路１００により供給される電源電圧Ｖｄｄ１〜Ｖｄｄ３によって駆動される。以下、電源電圧Ｖｄｄ１〜Ｖｄｄ３を、単に電源電圧Ｖｄｄともいう。ＣＰＵ３００は、高効率動作のため、回路ブロックごとに、異なる電源電圧で動作するように構成されており、また電力供給も個別にオンオフできるように構成される。たとえば、電源電圧Ｖｄｄ１〜Ｖｄｄ３は、それぞれ、コアブロック、メモリブロック、入出力（Ｉ／Ｏ）ブロックへと供給される。また、ＣＰＵ３００には、電源回路１００からリセット信号ＲＳＴが入力される。リセット信号ＲＳＴは、電源回路１００から、ＣＰＵ３００に対して、電源電圧Ｖｄｄの供給が完了した旨を通知し、あるいは低電圧状態を通知する信号である。
【００１７】
実際には、電源回路１００により駆動される負荷は、ＣＰＵ３００に限定されるものではなく、これに代えて、あるいはこれに加えて、その他のＤＳＰや、発光ダイオードなどが駆動されてもよい。
【００１８】
電池２００は、Ｌｉイオン電池などの２次電池であって、２Ｖから４．２Ｖ程度の電池電圧Ｖｂａｔを出力する。電池電圧Ｖｂａｔは、電力消費によって低下していくとともに、充電によって上昇する。
【００１９】
電源回路１００は、入出力用の端子として、電池端子１０２、リセット端子１０４、電源端子１０６、１０８、１１０、ＡＣ端子１１２を備える。電池端子１０２には、電池２００が接続される。リセット端子１０４、電源端子１０６、１０８、１１０は、いずれもＣＰＵ３００と接続される。ＡＣ端子１１２は、外部の電源回路に接続される。外部の電源回路は、たとえば、商用交流電圧を、直流電圧に変換するいわゆるＡＣアダプタである。
【００２０】
ＣＰＵ３００に供給される電源電圧Ｖｄｄは、２Ｖ、あるいはそれ以下の所定電圧に安定化されている必要がある。一方で、電池２００の電池電圧Ｖｂａｔは、２Ｖ〜４．２Ｖ程度である。そこで、電源回路１００は、電池２００から供給される電池電圧Ｖｂａｔを降圧し、電池電圧Ｖｂａｔの値によらない一定値に安定化して、ＣＰＵ３００へと供給する。
【００２１】
電源回路１００は、第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４、充電回路４０、ＵＶＬＯ回路５０に加えて、テストセレクト回路１０を備える。充電回路４０には、ＡＣ端子１１２にＡＣアダプタが接続されると、直流電圧Ｖｄｃが供給される。このとき、充電回路４０は、電池２００に充電電流を供給して、電池２００を４．２Ｖ程度まで充電する。
【００２２】
第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４には、電池端子１０２を介して電池電圧Ｖｂａｔが供給される。第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４は、リニアレギュレータであって、それぞれ、電池電圧Ｖｂａｔを降圧して、安定化された電源電圧Ｖｄｄ１〜Ｖｄｄ３を出力し、電源端子１０６、１０８、１１０を介してＣＰＵ３００へと出力する。
【００２３】
ＵＶＬＯ回路５０は、入力電圧としての電池電圧Ｖｂａｔが入力されるとともに、電子機器１０００の電源キーのオン、オフ状態に応じてレベルが変動するパワーオン信号（以下、起動信号ともいう）ＰＷＲ＿ＯＮが入力されている。パワーオン信号ＰＷＲ＿ＯＮは、電子機器１０００の起動を指示する信号であるため、以下、起動信号ともいう。
【００２４】
ＵＶＬＯ回路５０は、電池電圧Ｖｂａｔを監視し、監視される電池電圧Ｖｂａｔが所定の条件を満たすか否かを判定する。具体的には、電池電圧Ｖｂａｔを所定のしきい値電圧Ｖｔｈと比較し、Ｖｂａｔ＜Ｖｔｈを低電圧状態として判定し、Ｖｂａｔ＞Ｖｔｈを非低電圧状態と判定する。そして、ＵＶＬＯ回路５０は、非低電圧状態において、起動信号ＰＷＲ＿ＯＮがハイレベルとなると、所定のシーケンスを実行する。本実施の形態において、ＵＶＬＯ回路５０は、電池電圧Ｖｂａｔが、予め決められたしきい値電圧Ｖｔｈよりも高いとき、第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４を順番に起動し、起動が完了すると、ＣＰＵ３００に対してリセット信号ＲＳＴを出力する。
【００２５】
ＵＶＬＯ回路５０から、第１レギュレータ回路３０、第２レギュレータ回路３２、第３レギュレータ回路３４には、それぞれ第１シーケンス信号ＳＥＱ１、第２シーケンス信号ＳＥＱ２、第３シーケンス信号ＳＥＱ３が出力されている。ＵＶＬＯ回路５０は、起動可能な状態となると、第１シーケンス信号ＳＥＱ１〜第３シーケンス信号ＳＥＱ３を順にハイレベルに切り換える。第１レギュレータ回路３０〜第３レギュレータ回路３４は、ハイレベルのシーケンス信号ＳＥＱ１〜ＳＥＱ３が入力されると、安定化動作を開始し、電源電圧Ｖｄｄ１〜Ｖｄｄ３を出力する。
【００２６】
テストセレクト回路１０は、半導体集積回路である電源回路１００のテスト時において、電源回路１００の内部に現れる複数のデジタル信号から、ひとつを選択して半導体集積回路の外部に出力する。本実施の形態において、テストセレクト回路１０には、テストセレクト回路１０から出力されるシーケンス信号ＳＥＱ１〜ＳＥＱ３、リセット信号ＲＳＴ、図示しないその他のデジタル信号が入力されている。テストセレクト回路１０は、入力された信号のうち、外部から指示された信号を選択し、テスト出力端子１１４からテスト信号Ｓｔｅｓｔを出力する。このテストセレクト回路１０を設けることにより、電源回路１００内部の複数の信号を、信号ごとにパッドを設けることなく、監視することができる。なお、テストセレクト回路１０は、電源回路１００がＣＰＵ３００に電源電圧を供給する通常の動作時においては、非動作状態となる。
【００２７】
以下、図１に戻り、実施の形態に係るテストセレクト回路１０の構成および動作を詳細に説明する。
上述のように、テストセレクト回路１０は、複数のデジタル信号ＳＩＧ１〜ＳＩＧｎのいずれかを選択して、テスト出力端子１１４から出力する。テストセレクト回路１０は、選択レジスタ１２、セレクタ回路１４、制御回路１６を備える。選択レジスタ１２は、複数のフリップフロップ回路ＦＦ１〜ＦＦ７を含み、テスト時において、いずれのデジタル信号を選択して出力するかを指示する選択信号Ｓｓｅｌを保持するメモリとして機能する。実施の形態では、７つのフリップフロップ回路が図示されるが、フリップフロップ回路の個数は、テストセレクト回路１０に入力されるデジタル信号ＳＩＧの個数に応じて決定すればよい。たとえば、７つのフリップフロップ回路を備える場合、７ビット＝１２８個のデジタル信号ＳＩＧ１〜ＳＩＧ１２８から、ひとつの信号を選択して出力することができる。
【００２８】
制御回路１６には、テスト時において外部から制御信号Ｓｃｎｔが入力される。制御回路１６は、Ｉ２Ｃバスなどを介して、外部のテスタやＣＰＵと接続され、入力された制御信号Ｓｃｎｔをデコードする。制御回路１６は、選択レジスタ１２に含まれるフリップフロップ回路ＦＦ１〜ＦＦ７のデータ端子のそれぞれに、制御信号Ｓｃｎｔに応じた制御データＤｃｎｔ１〜Ｄｃｎｔ７を出力する。本実施の形態において、制御データＤｃｎｔは、７ビットのデジタル信号となる。
【００２９】
セレクタ回路１４には、複数のデジタル信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３…、ＳＩＧｎが入力されている。複数のデジタル信号ＳＩＧは、たとえば、半導体集積回路に内蔵されたＵＶＬＯ回路５０の出力信号であって、半導体集積回路に供給される電源電圧Ｖｄｄが所定値より低い低電圧状態を示す低電圧検出信号に関連する信号を含んでいる。「関連する信号」とは、電池電圧Ｖｂａｔとしきい値電圧Ｖｔｈを比較するコンパレータの出力信号、これを遅延した信号、あるいはこれらの信号と他のデジタル信号との論理演算により得られた信号などをいう。たとえば、低電圧検出信号に関連する信号は、図２のテストセレクト回路１０から出力されるシーケンス信号ＳＥＱ１〜ＳＥＱ３、リセット信号ＲＳＴなどである。
【００３０】
さらに、セレクタ回路１４には、複数のフリップフロップ回路ＦＦ１〜ＦＦ７から出力される選択信号Ｓｓｅｌが入力されており、複数のデジタル信号ＳＩＧ１〜ＳＩＧｎから、選択信号Ｓｓｅｌの論理レベルに対応付けられたひとつのデジタル信号を選択して出力する。
【００３１】
本実施の形態において、選択レジスタ１２に含まれる複数のフリップフロップ回路ＦＦ１〜ＦＦ７は、リセット機能を無効化することが可能となるように構成されている。図３は、選択レジスタ１２の構成を示す回路図である。選択レジスタ１２は、リセットセレクタ回路２２と、複数のフリップフロップ回路ＦＦ１〜ＦＦ７を含む。フリップフロップ回路ＦＦ１〜ＦＦ７は、それぞれリセット端子を備えている。リセットセレクタ回路２２は、半導体集積回路である電源回路１００の機能をテストする通常のテストモード時において、複数のフリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子の論理レベルを固定する。また、選択レジスタ１２は、複数のフリップフロップ回路ＦＦ１〜ＦＦ７を含む論理ゲート群２０が、正常に機能するかをテストするスキャンテストモード時において、複数のフリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子に、ハイレベルまたはローレベルの論理信号であるスキャンリセット信号ＳＲＳＴを出力する。
【００３２】
リセットセレクタ回路２２は、第１入力端子ＩＮ１に、論理レベルがハイレベルに固定された信号が入力され、第２入力端子ＩＮ２に、ハイレベルまたはローレベルのいずれかの値をとるスキャンリセット信号ＳＲＳＴが入力されている。さらに、リセットセレクタ回路２２には、通常テストモードおよびスキャンテストモードを切り換えるモードセレクト信号ＭＯＤＥが入力される。リセットセレクタ回路２２は、モードセレクト信号ＭＯＤＥに応じて、第１入力端子ＩＮ１または第２入力端子ＩＮ２に入力された信号を、複数のフリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子に出力する。
【００３３】
以上のように構成されたテストセレクト回路１０の動作について説明する。
通常テスト時において、制御回路１６に外部から制御信号Ｓｃｎｔが入力されると、フリップフロップ回路ＦＦ１〜ＦＦ７に、制御データＤｃｎｔ１〜Ｄｃｎｔ７がそれぞれ保持される。フリップフロップ回路ＦＦ１〜ＦＦ７の出力である選択信号Ｓｓｅｌによって、セレクタ回路１４に入力されるデジタル信号ＳＩＧ１〜ＳＩＧｎのいずれかが選択され、テスト出力端子１１４から出力される。
【００３４】
たとえば、デジタル信号ＳＩＧ１が、ＵＶＬＯ回路５０から出力されるシーケンス信号ＳＥＱ１であり、制御信号Ｓｃｎｔによって、デジタル信号ＳＩＧ１を選択したとする。このとき、電池端子１０２に入力した電圧を変化させると、しきい値電圧Ｖｔｈを超えた後に、シーケンス信号ＳＥＱ１はハイレベルとなり、テスト出力端子１１４から出力されるテスト信号Ｓｔｅｓｔもハイレベルとなる。別の信号、たとえば、第２シーケンス信号ＳＥＱ２をモニタする場合、制御信号Ｓｃｎｔによってデジタル信号ＳＩＧ２を選択すればよい。
【００３５】
本実施の形態では、通常テスト時において、フリップフロップ回路ＦＦ１〜ＦＦ２のリセット端子に入力される信号のレベルを固定して、リセット機能を無効化しているため、あるデジタル信号ＳＩＧをモニタしている最中に、選択信号Ｓｓｅｌが変動するのを防止することができる。その結果、テスト出力端子１１４から出力される信号が、別の信号に切り替わるのを防止し、所望のデジタル信号ＳＩＧを安定にモニタすることができる。
【００３６】
もし、通常テスト時において、フリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子の信号を固定しない場合、何らかの要因でリセット端子の電圧が変動した場合に、テスト出力端子１１４から出力される信号が別の信号に切り替わるため、テストが不可能となるという問題が生ずるが、本実施の形態に係るテストセレクト回路１０を用いれば、この問題を解決することができる。
【００３７】
さらに、フリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子に、半導体集積回路である電源回路１００の外部から、リセット用の信号を入力可能に構成した場合、リセット用の信号を入力するパッドを別途設ける必要が生じるが、本実施の形態では、こうしたパッドを別途設ける必要がないため、回路面積を削減することができる。
【００３８】
次に、スキャンテストモード時の動作について説明する。スキャンテストは、一般的なデジタル回路において実行されるテストのひとつであって、回路内部のフリップフロップ回路によってスキャンチェインを構成し、各フリップフロップ回路が正常に機能しているかをテストするものである。かかるスキャンテストにおいては、テストの対象となる論理ゲート群２０に含まれるフリップフロップ回路は、外部からリセット可能でなければならない。
【００３９】
本実施の形態に係るテストセレクト回路１０では、スキャンテストモード時において、フリップフロップ回路ＦＦ１〜ＦＦ７のリセット端子の信号のレベルを切り替えることができる。その結果、選択レジスタ１２のフリップフロップ回路ＦＦ１〜ＦＦ７を含めたスキャンテストを実行することができる。
【００４０】
以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【００４１】
実施の形態では、選択レジスタ１２のフリップフロップ回路ＦＦ１〜ＦＦ７に、リセット端子を設ける場合について説明したが、本発明はこれに限定されるものではない。たとえば、複数のフリップフロップ回路ＦＦ１〜ＦＦ７を、リセット端子を有さない構成としてもよい。この場合、複数のフリップフロップ回路ＦＦ１〜ＦＦ７に含まれるゲート数を減らすことができるため、回路面積を削減することができる。
【００４２】
実施の形態では、テストセレクト回路１０を電源回路１００に内蔵する場合について説明したが、本発明はこれに限定されるものではなく、デジタル回路を含む多くの半導体装置に利用することができる。
【００４３】
本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【図面の簡単な説明】
【００４４】
【図１】実施の形態に係るテストセレクト回路の構成を示す回路図である。
【図２】図１のテストセレクト回路が好適に使用される電源回路および電子機器全体のブロック図である。
【図３】選択レジスタの構成を示す回路図である。
【符号の説明】
【００４５】
１０ テストセレクト回路、 １２ 選択レジスタ、 １４ セレクタ回路、 １６ 制御回路、 ２０ 論理ゲート群、 ２２ リセットセレクタ回路、 ＦＦ フリップフロップ回路。
【特許請求の範囲】
【請求項１】
半導体集積回路に集積化され、前記半導体集積回路のテスト時において、前記半導体集積回路の内部に現れる複数のデジタル信号から、ひとつを選択して前記半導体集積回路の外部に出力するテストセレクト回路であって、
複数のフリップフロップ回路を含む選択レジスタと、
前記複数のフリップフロップ回路のデータ端子それぞれに、外部からの制御信号に応じた制御データを出力する制御回路と、
前記複数のデジタル信号および前記複数のフリップフロップ回路から出力される選択信号が入力されており、前記複数のデジタル信号から、前記選択信号の論理レベルに対応付けられたひとつのデジタル信号を選択して出力するセレクタ回路と、
を備え、
前記複数のフリップフロップ回路のリセット機能を無効化可能に構成したことを特徴とするテストセレクト回路。
【請求項２】
前記複数のフリップフロップ回路は、それぞれリセット端子を備えており、
前記選択レジスタは、
前記半導体集積回路の機能をテストする通常テストモード時において、前記複数のフリップフロップのリセット端子の論理レベルを固定し、前記複数のフリップフロップ回路を含む論理ゲート群が正常に機能するかをテストするスキャンテストモード時において、前記複数のフリップフロップのリセット端子に、ハイレベルまたはローレベルの論理信号を出力するリセットセレクタ回路をさらに含むことを特徴とする請求項１に記載のテストセレクト回路。
【請求項３】
前記リセットセレクタ回路は、
第１入力端子に、論理レベルが固定された信号が入力され、第２入力端子に、ハイレベルまたはローレベルのスキャンリセット信号が入力されており、前記通常テストモードおよび前記スキャンテストモードを切り換えるモードセレクト信号に応じて、前記第１入力端子または前記第２入力端子の信号を、前記複数のフリップフロップのリセット端子に出力することを特徴とする請求項２に記載のテストセレクト回路。
【請求項４】
前記複数のフリップフロップ回路を、リセット端子を有さない構成としたことを特徴とする請求項１に記載のテストセレクト回路。
【請求項５】
前記半導体集積回路の内部に現れる前記複数のデジタル信号は、
前記半導体集積回路に内蔵された低電圧誤動作防止回路の出力信号であって、前記半導体集積回路に供給される電源電圧が所定値より低い低電圧状態を示す低電圧検出信号に関連する信号を含むことを特徴とする請求項１から４のいずれかに記載のテストセレクト回路。
【請求項６】
請求項１から４のいずれかに記載のテストセレクト回路を備えることを特徴とする半導体装置。
【請求項１】
半導体集積回路に集積化され、前記半導体集積回路のテスト時において、前記半導体集積回路の内部に現れる複数のデジタル信号から、ひとつを選択して前記半導体集積回路の外部に出力するテストセレクト回路であって、
複数のフリップフロップ回路を含む選択レジスタと、
前記複数のフリップフロップ回路のデータ端子それぞれに、外部からの制御信号に応じた制御データを出力する制御回路と、
前記複数のデジタル信号および前記複数のフリップフロップ回路から出力される選択信号が入力されており、前記複数のデジタル信号から、前記選択信号の論理レベルに対応付けられたひとつのデジタル信号を選択して出力するセレクタ回路と、
を備え、
前記複数のフリップフロップ回路のリセット機能を無効化可能に構成したことを特徴とするテストセレクト回路。
【請求項２】
前記複数のフリップフロップ回路は、それぞれリセット端子を備えており、
前記選択レジスタは、
前記半導体集積回路の機能をテストする通常テストモード時において、前記複数のフリップフロップのリセット端子の論理レベルを固定し、前記複数のフリップフロップ回路を含む論理ゲート群が正常に機能するかをテストするスキャンテストモード時において、前記複数のフリップフロップのリセット端子に、ハイレベルまたはローレベルの論理信号を出力するリセットセレクタ回路をさらに含むことを特徴とする請求項１に記載のテストセレクト回路。
【請求項３】
前記リセットセレクタ回路は、
第１入力端子に、論理レベルが固定された信号が入力され、第２入力端子に、ハイレベルまたはローレベルのスキャンリセット信号が入力されており、前記通常テストモードおよび前記スキャンテストモードを切り換えるモードセレクト信号に応じて、前記第１入力端子または前記第２入力端子の信号を、前記複数のフリップフロップのリセット端子に出力することを特徴とする請求項２に記載のテストセレクト回路。
【請求項４】
前記複数のフリップフロップ回路を、リセット端子を有さない構成としたことを特徴とする請求項１に記載のテストセレクト回路。
【請求項５】
前記半導体集積回路の内部に現れる前記複数のデジタル信号は、
前記半導体集積回路に内蔵された低電圧誤動作防止回路の出力信号であって、前記半導体集積回路に供給される電源電圧が所定値より低い低電圧状態を示す低電圧検出信号に関連する信号を含むことを特徴とする請求項１から４のいずれかに記載のテストセレクト回路。
【請求項６】
請求項１から４のいずれかに記載のテストセレクト回路を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００７−３０３８５９（Ｐ２００７−３０３８５９Ａ）
【公開日】平成１９年１１月２２日（２００７．１１．２２）
【国際特許分類】
【出願番号】特願２００６−１２９９６０（Ｐ２００６−１２９９６０）
【出願日】平成１８年５月９日（２００６．５．９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成１９年１１月２２日（２００７．１１．２２）
【国際特許分類】
【出願日】平成１８年５月９日（２００６．５．９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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