デジタルデータ伝送装置
【課題】電源電圧や接地レベルの変動に伴う信号の振幅変動やジッター等の非対称歪の発生が抑えられるようにしたデジタルデータ伝送装置を提供すること。
【解決手段】システムLSIから出力されるデジタルデータを、バッファ回路3(1)を介して波形整形回路4に供給し、ここで立上り部と立下り部にオーバーシュートがかけられたデジタルデータが、駆動電源ライン25から伝送路に供給されるようにし、このとき、調整電圧発生回路31により駆動電源ライン25の電圧を調整し、伝送系の波形歪みによる影響の除去に適したオーバーシュートがえられるようにしたもの。
【解決手段】システムLSIから出力されるデジタルデータを、バッファ回路3(1)を介して波形整形回路4に供給し、ここで立上り部と立下り部にオーバーシュートがかけられたデジタルデータが、駆動電源ライン25から伝送路に供給されるようにし、このとき、調整電圧発生回路31により駆動電源ライン25の電圧を調整し、伝送系の波形歪みによる影響の除去に適したオーバーシュートがえられるようにしたもの。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、システムLSIを用いたデジタルデータ伝送装置に係り、特に、基板上でシステムLSIのデータ処理時に外部メモリとの間で、高速に大容量のデジタルデータの伝送が行われるようにしたデジタルデータ伝送装置に関する。
【背景技術】
【0002】
システムLSIでは、通常、内部にプロセッサが配置されており、データ処理時にプロセッサの制御によって外部メモリとの間でデータの書き込みや、データの読み出しを行っている。このとき、処理データが映像信号などの高速、大容量のデータである場合、システムLSIと外部メモリとのデータ伝送も高速、大容量となり、高速、大容量のデータ伝送を行うことが可能な伝送システムが必要となる。
【0003】
そこで、このような高速、大容量のデータ伝送を行うことが可能な伝送システムの一例について、図10により説明する。
まず、図10(a)は、第1の伝送系で、システムLSI71(1)に対して伝送路73(1)、73(2)で結合された2個のメモリ72(1)、72(2)からなる。
次に、図10(b)は、第2の伝送系で、システムLSI71(2)と2個のメモリ72(3)、72(4)を備え、これらを伝送路73(3)、73(4)で結合させたものである。
そして、図10(c)は、第3の伝送系で、伝送路73(5)、73(6)で結合されたシステムLSI71(3)及び2個のメモリ72(5)、72(6)とで構成されている。
【0004】
このとき、まず、第1の伝送系の伝送路73(1)、73(2)では8ビットでクロック周波数が100MHzのデータを伝送させる。
次に、第2の伝送系の伝送路73(3)、73(4)では、同じく8ビットではあるが、クロック周波数が200MHzで高速データを伝送させたものである。
そして第3伝送系の伝送路73(5)、73(6)では、クロック周波数は100MHzであるもののビット数が16ビットで、データバス幅が拡大して大量のデータを伝送させたものである。
【0005】
ところで、このような伝送システムを用いてデータ伝送が行われた場合、伝送される数多くのデータ及び制御信号がそれぞれハイレベルとローレベルとの間を高速で切り替えられることになる。そして、この結果、システムLSIの内部では、その切替えの影響を受け、データや制御信号のハイレベルとローレベルとが基準値に対して揺さぶられる状態になることがある。
そこで、次に、その理由について説明する。
【0006】
図11は、上記の電圧レべルが揺さぶられている状態が生じる理由を説明するための波形図で、同図(a)はクロック信号の波形、(b)は例えばアドレス信号、制御信号、デジタルデータなど外部メモリに供給されるデジタル制御信号の波形、(c)は電源電圧の波形、(d)は接地電圧の波形、(e)はハイレベル及びローレベルが一時的に変動したクロック信号の波形である。
そして、この図11によれば、外部メモリに供給されるデジタル制御信号が、図の(b)に示すように、システムLSIの内部で形成されたとき、これに伴って電源電圧、接地電圧、クロック信号の各レベルが、同図の(c)、(d)、(e)に示すように、それぞれ変動してしまうことが判る。
【0007】
しかも、この図11では、デジタル制御信号が1回だけ現れた場合が示されているが、現実には、このデジタル制御信号は、上記したように、アドレス信号、制御信号、デジタルデータなどの数多くの信号からなるので、それらが同じタイミング、又は近いタイミングでオン/オフする。このため、そのオン/オフの瞬間、電源電圧は規定電圧値から若干低下し、その後に規定電圧値から過渡的に若干上昇する跳ね上がり電圧が発生することになる。
【0008】
また、システムLSIにおいては、電源端子、接地端子を含む各種の端子が外部回路との接続のために導出されているが、それらの端子とLSIチップとの間は、図12の等価回路に示すように、インダクタンスLaが含まれてしまうのが避けられず、このためシステムLSIは、内部の電源ライン及び接地ラインに流れる電流の強弱によって電源電圧レベルや接地電圧レベルが変動してしまう。
このようなクロック系の電源電圧レベルと接地電位レベル間の電位差は、本来は一定であるべきものであるのに、これが前述のように変動するため、形成されたクロック信号の振幅も断続的に変化し、この変動が急激な場合には上下非対称な信号波形となってしまうため、ジッターを発生させる原因になっている。
【0009】
図13(a)、(b)は、デジタル制御信号、例えばCAS信号をオン/オフ変化させたためにクロック信号波形が変化した状態をオシロスコープの表示面で写した信号波形図であって、この図の(a)は、上段に示すCAS信号がオン/オフしたときに下段に示すクロック信号の一部の振幅が小さくなっている場合であり、同図の(b)は、クロック信号の一部の振幅が小さくなったことにより、そのデューティも変化している場合である。
クロック信号にこのような一部の振幅の低下や一部のデューティの変化が発生すると、データを正しく読み出すことができなくなってしまうという問題が生じる。
【0010】
このような問題に対して、この種のシステムにおいては、伝送データや制御信号の立上りタイミング、立下りタイミングをずらすことにより、一度に多くの電流が流れて電源電圧降下が発生することを防いだり、システムLSIパッケージにおける電源層、接地層を強化することにより、それらの層でレベル変動が生じることを抑えたり、LSI端子とLSIチップ間に形成される等価インダクタンスを見掛け上小さくするために多くのLSI端子を電源端子、接地端子として使用することにより、悪影響の発生を抑える防御手段が採用されることがある。
【0011】
一方、これらの防御手段を備えた伝送システムとは別に、2個のLSI間で高周波データを高速伝送する際に、伝送路の寄生インダクタンスや寄生容量によってデータ波形にリンギングが発生することを抑え、高い信頼性を持ったデータ伝送を行うことが可能なパルス伝送手段が従来から提案されている(例えば特許文献1参照)。
【0012】
この提案に係るパルス伝送手段では、2個のLSI間で高周波データを高速伝送する場合に、伝送データとして、ローレベルからハイレベルに変化し、そのハイレベルが一定時間持続した後にローレベルに変化する矩形波と、その矩形波のハイレベルが一定時間持続した後にローレベルに変化する矩形波と、その矩形波のハイレベル持続時間が若干短くなるように変形した変形矩形波とを重ね合わせて形成した階段状矩形波を用い、この階段状矩形波をLSI間で伝送させることにより、矩形波のリンギングによる振動と変形矩形波のリンギングによる振動とが打ち消し合い、高い信頼性を有するパルス伝送が行われるようにしたものである。
【0013】
【特許文献1】特開平07−327054号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
しかしながら、上記した防衛手段を備える伝送システムは、伝送データや制御信号の使用数が数10にも及び、且つ、それらのデータや制御信号が高速伝送されるものである場合には、それぞれのデータや制御信号の立上りタイミング、立下りタイミングを相互にずらすことには自ずと限界があった。
また、この種の伝送システムに使用されるシステムLSIは、通常、大規模なものであるため、1.2V、2.5V、3.3Vなど複数の電源層とそれに対応し た複数の接地層が設けられており、それらの電源層及び接地層を強化することにも自ずと限界があった。
【0015】
更に、この場合、システムLSIから導出させることが可能な端子数は限られており、従って、システムLSIが大規模になったからといって、それらの端子を、これまで以上に多くの電源端子と接地端子に振り分けて利用することは難しくなってきている。
一方、上記提案されているパルス伝送手段の場合、リンギングの発生は抑えられるが、LSI内の電源変動によって発生するデジタル信号歪、特にクロック信号に発生する非対称歪については改善が望めないものである。
【0016】
本発明は、このような状況を鑑みてなされたもので、その目的は、電源電圧や接地電位レベルの変動に伴う信号の振幅変動やジッター等の非対称歪の発生が抑えられるようにしたデジタルデータ伝送装置を提供することにある。
【課題を解決するための手段】
【0017】
前記目的を達成するため、システムLSIから出力されるデジタルデータを、伝送路を介して外部メモリに供給する方式のデジタルデータ伝送装置において、前記システムLSIから伝送路に出力される波形にオーバーシュートをかける波形整形手段と、前記波形整形手段によるオーバーシュートの量を当該波形整形手段の出力に基づいてフィードバック制御する調整電圧発生手段を設け、前記伝送路により発生する波形歪の影響が除去されることを特徴とする。
【0018】
このとき、前記システムLSIから伝送路を介して外部メモリに供給されるデータがデジタルデータ及びクロッ信号等を含んだデジタル制御信号であり、前記波形整形手段と前記調整電圧発生手段が第1と第2の2系統設けられているようにしてもよい。
【0019】
ここで前記波形整形回路が、システムLSIから伝送路にデジタルデータが出力されるとき、電源電圧の変動を監視し、その監視によりデジタルデータ波形に歪が発生する可能性がある場合、伝送路に供給される信号電流値を調整することによってデジタルデータ波形に発生する歪を除去するようにしてもよく、同じく波形整形回路が、システムLSIから伝送路にクロック信号が出力されるとき、電源電圧の変動を監視し、その監視によりクロック信号の振幅変動やジッターが発生する可能性がある場合、電源電圧の変動量を調整することによってクロック信号の振幅変動やジッターを除去するものであってもよい。
【0020】
また、このとき、前記波形整形回路が、入力されたデジタル信号を増幅した伝送路に供給する駆動用トランジスタと、駆動用トランジスタに電源電圧を供給する電流調整用トランジスタと、電流調整用トランジスタの制御電極に電流調整電圧を供給する調整電圧発生回路を有するものであってもよく、ここで、前記波形整形回路における調整電圧発生回路は、伝送路に出力されるデジタル信号波形の立上り及び立下りの鈍りを表す第1電圧を形成する第1回路と、伝送路に出力されるデジタル信号波形にオーバーシュートをかけ過ぎたときおよび電源電圧が変動したときに第2電圧を形成する第2回路と、第1電圧と第2電圧とを加減算及び積分して電流調整電圧を形成する第3回路とからなるものであってもよい。
【発明の効果】
【0021】
本発明によれば、システムLSIに波形整形回路を設け、その波形整形回路によってシステムLSIと外部メモリとの間の伝送路に供給されるデジタルデータ及びデジタル制御信号が最適な状態になるように整形してその波形変化を改善させることができる。
従って、本発明によれば、大容量のデータや制御信号を歪のない状態で高速に伝送させることが可能になり、電源電圧、接地レベルの変動に伴うデジタル制御信号、特にクロック信号の振幅変動やジッター等の非対称歪の発生を抑えることができる。
【発明を実施するための最良の形態】
【0022】
以下、本発明に係るデジタルデータ伝送装置について、実施の形態を用いて詳細に説明する。
図1は、本発明の一実施の形態を示すブロック図で、この場合、システムLSI1は、信号処理のため外部メモリ2にデータを書き込んだり、読み出したりする働きをすることになり、ここで、システムLSI1が信号処理中、そのデジタルデータの書き込みを外部メモリ2に行う場合は、当該データを第1バッファ回路3(1)から、第1波形整形回路4(1)に入力する。
【0023】
そこで、この第1波形整形回路4(1)では、後述するように、入力されたデジタルデータの波形が所定の形状になるように整形した後、第1送受信切替スイッチ5に供給する。
この第1送受信切替スイッチ5は、ライトイネーブル信号WEが、制御ラインを介して供給されると接点が送信側に切り替えられ、第1送受信スイッチ5に供給されたデータがプリント基板などにより構成されている伝送路6(1)を介して外部メモリ2に伝送されることになる。
【0024】
また、システムLSIが、デジタルデータ以外のデジタル制御信号、例えば外部メモリ2の制御信号であるアドレス信号、クロック信号などを外部メモリ2に伝送する場合には、当該制御信号を第3バッファ回路3(3)から第2波形整形回路4(2)に入力し、この第2波形整形回路4(2)において当該デジタル制御信号の波形が所定の形状になるように整形した後、同じくプリント基板などにより構成されている伝送路6(2)を介して外部メモリ2に伝送され、外部メモリ2の制御が行われることになる。
【0025】
そこで、まず、第1波形整形回路4(1)について、図2により詳細に説明すると、これは、図示のように、第1駆動用トランジスタ9(1)、第2駆動用トランジスタ9(2)及び第3駆動用トランジスタ9(3)と、第1インバーター10(1)、第2インバーター10(2)及び第3インバーター10(3)と、遅延回路12と、第1電流調整用トランジスタ11(1)、第2電流調整用トランジスタ11(2)及び第3電流調整用トランジスタ11(3)とを備えている。
【0026】
そして、この第1波形整形回路4(1)には、第1コンパレータ13、第2コンパレータ14、第3コンパレータ15(1)、第4コンパレータ15(2)及び第5コンパレータ16と、第1基準電圧17、第2基準電圧18、第3基準電圧19、第4基準電圧20及び第5基準電圧21と、EXOR回路(排他的論理和回路)22、第1加算回路23(1)及び第2加算回路23(2)、加減算回路30、第1積分回路24(1)、第2積分回路24(2)及び第3積分回路24(3)とからなる調整電圧発生回路31を備えている。
【0027】
そして、まず、第1インバータ回路10(1)は、その入力が前段にある第1バッファ回路3(1)の出力端子に接続され、出力は第2インバータ回路10(2)と抵抗R3を介して第1駆動用トランジスタ9(1)のゲートにそれぞれ接続されている。
次に、第2インバータ回路10(2)は、その入力が第1インバータ回路10(1)の出力に接続され、出力は遅延回路12の入力に接続されている。
このとき、遅延回路12は、その入力が第2インバータ回路10(2)の出力に接続され、出力は第3インバータ回路10(3)の入力と抵抗R8を介して第2駆動用トランジスタ9(2)のゲートにそれぞれ接続されている。
【0028】
また、第3インバータ回路10(3)は、その入力が遅延回路12の出力に接続され、出力は抵抗R4を介して第3駆動用トランジスタ9(3)のゲートに接続されている。
一方、第1駆動用トランジスタ9(1)は、ゲートが抵抗R3を介して第1インバータ回路10(1)の出力に接続され、ソースは駆動電源ライン25に接続され、ドレインは抵抗R10を介して電源ライン(3)29に接続されている。
次に、第2駆動用トランジスタ9(2)は、ゲートが抵抗R8を介して遅延回路12の出力に接続され、次に、ソースは抵抗R9を介して第1電流調整用トランジスタ11(1)のドレインに接続されており、このときドレインはグランド(共通電位点)に接続されている。
【0029】
また、第3駆動用トランジスタ9(3)は、ゲートが抵抗R4を介して第3インバータ回路10(3)の出力に接続され、ソースは電源ライン(2)28に接続され、そしてドレインは、抵抗R6を介して第2電流調整用トランジスタ11(2)のソースに接続されている。
一方、第1電流調整用トランジスタ11(1)は、そのゲートが抵抗R7を介して調整電圧26(2)に接続され、ソースは駆動電源ライン25に、そしてドレインは抵抗R9を介して第2駆動用トランジスタ9(2)のソースに、それぞれ接続されている。
【0030】
また、第2電流調整用トランジスタ11(2)は、ゲートが抵抗R5を介して調整電圧26(1)に接続され、ソースは抵抗R6を介して第3駆動用トランジスタ9(3)のドレインに、そしてドレインは駆動電源ライン25に、それぞれ接続されている。
そして、第3電流調整用トランジスタ11(3)は、ゲートが抵抗R2を介して調整電圧26(3)に接続され、ソースは抵抗R1を介して電源ライン(1)27に接続され、ドレインは駆動電源ライン25に接続されている。
【0031】
次に、調整電圧発生回路31について説明する。
まず、第1コンパレータ13は、非反転入力(+)が駆動電源ライン25に接続され、反転入力(-)は第1基準電源17に接続されていて、出力はEXOR回路22の一方の入力に接続されている。
また、第2コンパレータ14は、非反転入力(+)が駆動電源ライン25に接続され、反転入力(-)は第2基準電圧18に接続されていて、出力はEXOR回路22の他方の入力に接続されている。
【0032】
次に、第3コンパレータ15(1)は、非反転入力(+)が駆動電圧25に接続され、反転入力(-)は第3基準電圧19に接続されていて、出力は第1加算回路23(1)の入力端子に接続されている。
また、第4コンパレータ15(2)は、非反転入力(+)が第4基準電圧20に接続され、反転入力(-)は駆動電圧ライン25に接続されていて、出力は第2加算回路23(2)の入力端子に接続されている。
そして、第5コンパレータ16は、非反転入力(+)が第5基準電圧21に接続され、反転入力(-)は電源ライン(1)27に接続されていて、出力は加減算回路30の減算端子(-)に接続されている。
【0033】
次に、第1加算回路23(1)は、一方の入力がEXOR回路22の出力に接続され、他方の入力は第3コンパレータ15(1)の出力に接続されていて、出力は第1積分回路24(1)に接続されている。
また、第2加算回路23(2)は、一方の入力がEXOR回路22の出力に接続され、他方の入力は第4コンパレータ15(2)の出力に接続されていて、出力は第2積分回路24(2)に接続されている。
そして、加減算回路30は、加算入力(+)がEXOR回路22の出力に接続され、減算入力(-)は第5コンパレータ16の出力に接続されていて、出力は第3積分回路24(3)に接続されている。
【0034】
次に、第1積分回路24(1)は、入力が第1加減算回路23(1)の出力に接続され、出力は抵抗R7を介して第1電流調整用トランジスタ11(1)のゲートに接続され、これにより調整電圧26(2)が第1電流調整用トランジスタ11(1)のゲートに供給されるようになっている。
また、第2積分回路24(2)は、入力が第2加減算回路23(2)の出力に接続され、出力は抵抗R5を介して第2電流調整用トランジスタ11(2)のゲートに接続され、これにより調整電圧26(1)が第2電流調整用トランジスタ11(2)のゲートに供給されるようになっている。
【0035】
そして、第3積分回路24(3)は、入力が加減算回路30の出力に接続され、出力は抵抗R2を介して第3電流調整用トランジスタ11(3)のゲートに接続され、これにより調整電圧26(3)が第3電流調整用トランジスタ11(3)のゲートに供給されるようになっている。
このときEXOR回路22は、一方の入力が第1コンパレータ13の出力に接続され、他方の入力は第2コンパレータ14の出力に接続されている。そして、出力は第1加算回路23(1)と第2加算回路23(2)、それに加減算回路30のそれぞれの加算入力(+)に接続されている。
【0036】
次に、図1の第2波形整形回路4(2)について説明すると、これは、以上に説明した第1波形整形回路4(1)と同じで、異なっているのは、入力が第3バッファ回路3(3)の出力になっている点と、駆動電圧25が直接、伝送路6(2)に接続されている点だけであり、従って、詳しい構成についての説明は割愛する。
また、この結果、これら第1波形整形回路4(1)と第2波形整形回路4(2)は、入力信号と出力信号が異なるだけで、動作については同じである。
そこで、以下、第1波形整形回路4(1)を代表にして、これら第1波形整形回路4(1)と第2波形整形回路4(2)の動作について纏めて説明する。
【0037】
まず、この第1波形整形回路4(1)には、図1に示されているように、第1バッファ回路3(1)からデジタルデータが入力される。
このとき、第1バッファ回路3(1)から入力されるデジタルデータは、図4の(a)に示す波形の信号であり、これが第1インバータ回路10(1)の入力に供給される。
そこで、この第1インバータ回路10(1)からは、図4の(b)に示すように、同図(a)の波形が反転されたデジタルデータが出力され、このデジタルデータが第2インバータ回路10(2)に入力され、同時に抵抗R3を介して第1駆動用トランジスタ9(1)のゲートにも入力される。
【0038】
このとき電源ライン(1)27の電源電圧Vcc1と電源ライン(2)28の電源電圧Vcc2、それに電源ライン(3)29の電源電圧Vcc3は、グランドの電位Eに対して図3に示す関係になっている(Vcc1>Vcc2>E>Vcc3)。
そこで、いま、第1インバータ回路10(1)から図4(b)に示す信号が入力されたとすると、この信号がハイレベルのとき第1駆動用トランジスタ9(1)はONし、ローレベルではOFFする。そこで、この第1駆動用トランジスタ9(1)のソースでは、図4(c)に示すように反転した関係となる。
【0039】
このときのハイレベルでの電圧V1は、抵抗値R1と第3電流調整用トランジスタ11(3)のドレイン電流によって決り、ドレイン電流をID3とすると、
V1=Vcc1−ID3・R1
となる。
一方、ローレベルのときの電圧をV4とすると、これは、抵抗値R1と抵抗値R10及び電源ライン(1)27の電源電圧Vcc1と電源ライン(3)29の電源電圧Vcc3によって決り、
V4=R10/(R1+R10)・(Vcc1−Vcc3)
となる。
【0040】
一方、第2インバータ回路10(2)の出力は、図4(b)の信号が反転されるため図4(c)と同じ波形となり、これが遅延回路12に入力され、ここで信号に対して時間τの遅れが与えられるため、その出力波形は図4(d)に示すようになり、これが、第3インバータ回路10(3)に入力されると共に、抵抗R8を介して第2駆動トランジスタ9(2)のゲートにも入力される。
この第2駆動用トランジスタ9(2)はゲートがハイレベルのときONし、ローレベルではOFFとなる。
そこで、いま、第3駆動用トランジスタ9(3)と抵抗R6、それに第2電流調整用トランジスタ11(2)が無かったとすると、駆動電源ライン25の電圧は図4(e)に示すような波形となる。
【0041】
ここで、第1電流調整用トランジスタ11(1)のドレイン電流をID1とすると、第2駆動用トランジスタ9(2)がONのときの駆動電源ライン25の電圧V2は抵抗R9と電流ID1で決り、
V2=Vcc1−ID3・R1−ID1・R9
となる。
このとき図4(e)から明らかなように、波形の立上り部では電圧V1がオーバーシュートとなり、そして、このオーバーシュートのレベルは電圧V1と電圧V2の差で与えられ、従って、これは、第1電流調整用トランジスタ11(1)のドレイン電流ID1により調整できることになる。
【0042】
このときの第3インバータ回路10(3)の入力波形は図4の(d)であるから、出力は反転され、図4の(f)に示すようになる。
そして、この第3インバータ回路10(3)の出力は抵抗R4を介して第3駆動用トランジスタ9(3)のゲートに供給される。ここで、この第3駆動用トランジスタ9(3)は、入力がハイのときONし、ローではOFFするため、このときの駆動電源ライン25の電圧は、図4の(g)に示すような波形となる。
【0043】
このON状態のときの電圧V3は抵抗R6と第2電流調整用トランジスタ11(2)に流れる電流により決まる。すなわち、第2電流調整用トランジスタ11(2)のドレイン電流をID2とすると、
V3=R10/(R1+R10)・(Vcc1−Vcc3)+ID2・R6
となり、よって、この場合も、第2電流調整用トランジスタ11(2)のドレイン電流ID2の調整により立下り部のオーバーシュートのレベルを決めることができる。
【0044】
このようにして電圧レベルが制御され、図4の(g)に示すように、波形の立上り部と立ち下がり部の双方にオーバーシュートが与えられた駆動電源ライン25のデジタルデータは、図1から明らかなように、送受信切替スイッチ5に供給される(第2波形整形回路4(2)の場合は伝送路6(2)に供給される)ことになるが、このとき、駆動電源ライン25の電圧は、更に第1コンパレータ13と第2コンパレータ14及び第3コンパレータ15(1)の各々の非反転入力(+)に取り込まれ、第4コンパレータ15(2)及び第5コンパレータ16の各々では反転入力端子(-)に取り込まれる。
【0045】
ここで第1コンパレータ13の反転入力(-)には第1基準電源17から基準電圧Vaが入力され、第2コンパレータ14の反転入力(-)には第2基準電源18から基準電圧Vbが入力されるが、このときの電圧Vaと電圧Vbについては、駆動電源ライン25のハイレベルとローレベルの中間電圧に対して、Vb>中間電圧>Vaの関係になるように選ばれているので、駆動電源ライン25の電圧が図5の(a)に示すようなオーバーシュートが無い状態で立上り部及び立下り部が直立状態でなく傾斜した波形鈍りが生じるデジタルデータの場合には、第1コンパレータ13及び第2コンパレータ14におけるデジタルデータの検出タイミングに違いが生じる。
【0046】
すなわち、第1コンパレータ13の出力は、基準電圧Vaが中間電圧より低いから、図5の(b)に示すように、デジタルデータの立上り開始部分に近いところでローレベルからハイレベルに立上り、デジタルデータの立下り終了部分に近いところでハイレベルからローレベルに立ち下るので、若干、広い幅の矩形波になる。
一方、第2コンパレータ14の出力は、基準電圧Vbが中間電圧より高くしてあるので、図5の(c)に示すように、デジタルデータの立上り終了部分の近いところでローレベルからハイレベルに立上り、デジタルデータの立下り開始部分の近いところでハイレベルからローレベルに立ち下るので、若干、狭い幅の矩形波になる。
【0047】
これら第1コンパレータ13と第2コンパレータ14の出力はEXOR回路22に入力され、この結果、EXOR回路22の出力に、図5(d)に示すように、デジタルデータの立上り部及び立下り部に相当する2つのパルスが発生し、第1加算回路23(1)、第2加算回路23(2)、加減算回路30の加算端子(+)に入力される。なお、ここで得られたパルス幅は駆動電圧25のデジタルデータの立ち上がり部及び立下り部の波形鈍りが大きいほど拡がったものになる。
このとき駆動電源ライン25のデジタルデータにオーバーシュートをかけ、その波形が図5(e)に示すようにしたとすれば、伝送系6(1)で発生する波形の鈍りが補正され、図5(e)に破線で示したように、元のデジタルデータに近い波形に戻すことができる(詳しくは後述する)。
【0048】
次に、第3コンパレータ15(1)の場合、その非反転入力(+)には駆動電源ライン25のデジタルデータの一部が入力され、反転入力(-)には、電圧Vcを出力している第3基準電圧19に接続されているので、駆動電源ライン25の電圧が、図6(a)に示すように、電圧Vcより低い電圧レベルになった場合、図6(b)に示すように第3コンパレータ15(1)の出力レベルがローレベルになる。
すなわち、駆動電源ライン25のデジタルデータにおいて、その立上り部にオーバーシュートがかかり過ぎていた場合、そのオーバーシュートの部分において第3コンパレータ15(1)の出力からパルス幅が長く導出されることになり、従って第3コンパレータ15(1)は、駆動電源ライン25のデジタルデータにおける電圧Vcよりも低くなっている過剰なオーバーシュートが発生した場合、それを検出していることになる。
【0049】
このとき第4コンパレータ15(2)には、その反転入力(-)に駆動電源ライン25のデジタルデータの一部が入力され、その非反転入力(+)には、電圧Vdを出力する第4基準電圧20に接続されている。
そこで、基準電源25の電圧が、図6(c)に示すように、電圧Vdより高い電圧レベルになった場合、この第4コンパレータ15(2)の出力レベルは、図6(d)に示すように、ローレベルになる。
すなわち、駆動電源ライン25のデジタルデータに立下り部のオーバーシュートがかかり過ぎていた場合、そのオーバーシュートの部分において、第4コンパレータ15(2)の出力からパルスが導出される。
従って、この第4コンパレータ15(2)は、駆動電源ライン25のデジタルデータにおいて、それが電圧Vdよりも高くなったとき、過剰なオーバーシュートが発生したものとして検出していることになる。
【0050】
ここで、図7(a)に示すようなデジタルデータが駆動電源ライン25に出力された場合、デジタルデータの極性の切替えに伴い、図7(b)に示すように、電源ラインの電源電圧Vcc1が過渡的に変動し、一時的ではあるが第5基準電圧Veより低下することがある。
このとき第5コンパレータ16は、その反転入力(-)が電源ライン(1)27に接続され、非反転入力(+)は第5基準電源21に接続され、これにより、その出力は、図7(a)に示すような電源電圧Vcc1の低下時点で、それまでのローレベルからハイレベルに変化し、図7(c)に示すハイレベルのパルスを出力して、電源ライン(1)27における電圧Vcc1の変動を監視する働きをする。
【0051】
第1加算回路23(1)から出力された加減算出力電圧は第1積分回路24(1)に供給される。このとき上記したように、EXOR回路22の出力も第1加算回路23(1)の端子に入力されている。
そこで、この第1積分回路24(1)は、駆動電源ライン25の電圧の立上り部のオーバーシュートが過剰に発生して図8(a)に示すような波形になったとき、第3コンパレータ15(1)から図8(b)に示す波形の出力が得られるように動作する。
すなわち、図8(a)に示すように、駆動電源ライン25の電圧の変化部にオーバーシュートがあるので、第3コンパレータ15(1)の出力は、図8(b)に示すように、細いパルスとなっている。そこで、第1積分回路24(1)は、積分出力電圧が低くなるように動作する。
【0052】
一方、図8(c)に示すように、立上り部のオーバーシュートが不足していた場合は、第3コンパレータ15(1)の出力は、図8(d)に示すようになり、幅広のパルスとなるので、積分出力が増加するように働き、また、EXOR回路22出力は駆動電源ライン25のデジタルデータの変化部の波形が鈍ってくるので、これによっても積分出力電圧が高くなるように動作する。
第1積分回路24(1)の積分出力電圧は、抵抗R7を介して第1電流調整用トランジスタ11(1)のゲートに供給される。
【0053】
この場合、第1積分回路24(1)の積分出力電圧が高くなれば、第1電流調整用トランジスタ11(1)に流れる電流が増加し、一方、第1積分回路24(1)の積分出力電圧が低くなれば、第1電流調整用トランジスタ11(1)流れる電流が減少するようになる。
従って、駆動電源ライン25のデジタルデータの変化部の波形が鈍った場合、第1電流調整用トランジスタ11(1)に流れる電流が増加し、その結果、オーバーシュートの電圧差が上昇し、駆動電源ライン25のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、デジタルデータにおける立上り部にオーバーシュートが過剰な場合、第1電流調整用トランジスタ11(1)に流れる電流が減少してデジタルデータにおける過剰な立上り部のオーバーシュートの発生が解消させる方向に働く。
【0054】
同様に、第2加算回路23(2)から出力された加算出力電圧は第2積分回路24(2)に供給され、そこで積分される。第2積分回路24(2)は、図9(a)に示すように、駆動電源ライン25の電圧の立下り部のオーバーシュートが過剰に発生した場合、図9(b)に示すようになり、その積分出力が低下するように動作する。
また、EXOR回路22の出力は第2加算回路23(2)の端子に入力され、同じように第2積分回路24(2)で積分される。
第2積分回路24(2)は、駆動電源ライン25のデジタルデータの変化部の波形が細い幅で立ってくるので、その積分出力電圧が低くなるように動作する。
【0055】
一方、図9(c)に示すように、オーバーシュートが不足した場合、第4コンパレータ15(2)の出力は、図9(d)に示すように幅広のパルスになり、積分出力が増加するように働き、このときEXOR回路22の出力では駆動電源ライン25のデジタルデータの変化部の波形が鈍ってくるので、積分出力が高くなるように動作する。
第2積分回路24(2)の積分出力電圧は、抵抗R5を介して第2電流調整用トランジスタ11(2)のゲートに供給される。
そこで、第2積分回路24(2)の積分出力電圧が高くなれば、第2電流調整用トランジスタ11(2)に流れる電流が増加し、積分出力電圧が低くなれば、第2電流調整用トランジスタ11(2)に流れる電流が減少する。
【0056】
従って、駆動電源ライン25のデジタルデータの変化部の波形が鈍った場合、第2電流調整用トランジスタ11(2)に流れる電流が増加し、その結果、オーバーシュートの電圧差が上昇し、駆動電源ライン25のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、デジタルデータにおける立下り部にオーバーシュートが過剰な場合、第2電流調整用トランジスタ11(2)に流れる電流が減少してデジタルデータにおける立下り部の過剰なオーバーシュートの発生が解消させる方向に働く。
【0057】
一方、加減算回路30から出力された加減算出力電圧は第3積分回路24(3)に供給され、そこで積分される。
そこで、この第3積分回路24(3)は、電源ライン(1)27の電圧Vcc1が低下した場合に、図7(c)に示すように、第5コンパレータ16の出力のパルス幅が広がる。それにより、加減算回路30の出力レベルが低下する。そのため積分出力が低下するように動作する。
これに対して、EXOR回路22の出力は、第3加減算回路23(3)の加算端子(+)に入力され、同じように第3積分回路24(3)で積分される。
【0058】
そこで、この第3積分回路24(3)は、駆動電源ライン25のデジタルデータの変化部の波形が鈍っている場合に、第3積分回路24(3)の積分出力電圧が高くなるように動作する。
第3積分回路24(3)の積分出力電圧は、抵抗R2を介して第3電流調整用トランジスタ11(3)のゲートに供給される。
そこで、第3積分回路24(3)の積分出力電圧が高くなれば、第3電流調整用トランジスタ11(3)に流れる電流が増加し、一方、第3積分回路24(3)の積分出力電圧が低くなれば、第3電流調整用トランジスタ11(3)に流れる電流が減少する。
【0059】
従って、駆動電源ライン25のデジタルデータの変化部の波形が鈍った場合、第3電流調整用トランジスタ11(3)に流れる電流が増加し、その結果、駆動電源ライン25に流れる電流が増加し、駆動電源ライン25のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、電源ライン(1)27の電圧Vcc1の電圧降下が大きい場合、第3電流調整用トランジスタ11(3)に流れる電流が減少してデジタルデータにおける過剰なオーバーシュートの発生が解消させる方向に働く。
【0060】
この結果、第1波形整形回路4(1)によれば、駆動電源ライン25のデジタルデータの波形に対してフィードバックループが構成されていることになり、従って、この実施形態によれば、駆動電源ライン25のデジタルデータを常時、最適な波形に保持させることができる。
ところで、以上は第1波形整形回路4(1)の動作について説明したが、前述のように、第2波形整形回路4(2)についての動作は、波形整形処理の対象信号がデジタルデータからデジタル制御信号に変わるだけで、その他は、ほとんど同じ動作が行われる。
【0061】
従って、この実施形態に係るデジタルデータ伝送装置によれば、システムLSI1から伝送路6(1)、6(2)を介して外部メモリ2にデジタルデータ及びデジタル制御信号を伝送する際、システムLSI1内に第1波形整形回路4(1)及び第2波形整形回路4(2)を配置したので、システムLSI1から出力される伝送データや制御信号の変化部の波形を急峻になるように整形することができ、これと共に電源電圧や接地レベルの変動に伴う制御信号の振幅変動やジッター等の非対称性の発生を抑えることができる。
【図面の簡単な説明】
【0062】
【図1】本発明によるデジタルデータ伝送装置の実施形態を示すブロック図である。
【図2】本発明の実施形態における波形整形回路の回路図である。
【図3】波形整形回路に設定される電源電圧の説明図である。
【図4】波形整形回路によるオーバーシュートの生成動作を説明するための波形図である。
【図5】波形整形回路において波形の立上りと立下りが鈍った場合の検出動作の説明図である。
【図6】波形整形回路において波形の立上りと立下りでのオーバーシュートの検出動作を説明するための波形図である。
【図7】波形整形回路による電源電圧降下の検出動作を説明するための波形図である。
【図8】波形整形回路による波形の立上り部のオーバーシュートが過剰な場合と不足した場合の検出動作を説明するための波形図である。
【図9】波形整形回路による立下り部のオーバーシュートが過剰な場合と不足した場合の検出動作を説明するための波形図である。
【図10】高速大容量のデータ伝送が可能な伝送システムの一例を示す説明図である。
【図11】データ伝送における電圧降下とグランドの振動クロックのレベル変動を説明するための波形図である。
【図12】システムLSI内の端子とLSIチップとの間の配線の等価回路を示す回路図である。
【図13】データ伝送におけるレベル変動現象の一例を示す説明図である。
【符号の説明】
【0063】
1:システムLSI
2:外部メモリ
3、8:バッファ回路
4:波形整形回路
6:伝送路
9(1)、9(2)、9(3):駆動用トランジスタ(Tr)
11(1)、11(2)、11(3):電流調整用トランジスタ(Tr)
13、14、15(1)、15(2)、16:コンパレータ
22:EXOR回路
23(1)、23(2):加算回路
30:加減算回路
24(1)、24(2)、24(3):積分回路
25:駆動電源ライン
【技術分野】
【0001】
本発明は、システムLSIを用いたデジタルデータ伝送装置に係り、特に、基板上でシステムLSIのデータ処理時に外部メモリとの間で、高速に大容量のデジタルデータの伝送が行われるようにしたデジタルデータ伝送装置に関する。
【背景技術】
【0002】
システムLSIでは、通常、内部にプロセッサが配置されており、データ処理時にプロセッサの制御によって外部メモリとの間でデータの書き込みや、データの読み出しを行っている。このとき、処理データが映像信号などの高速、大容量のデータである場合、システムLSIと外部メモリとのデータ伝送も高速、大容量となり、高速、大容量のデータ伝送を行うことが可能な伝送システムが必要となる。
【0003】
そこで、このような高速、大容量のデータ伝送を行うことが可能な伝送システムの一例について、図10により説明する。
まず、図10(a)は、第1の伝送系で、システムLSI71(1)に対して伝送路73(1)、73(2)で結合された2個のメモリ72(1)、72(2)からなる。
次に、図10(b)は、第2の伝送系で、システムLSI71(2)と2個のメモリ72(3)、72(4)を備え、これらを伝送路73(3)、73(4)で結合させたものである。
そして、図10(c)は、第3の伝送系で、伝送路73(5)、73(6)で結合されたシステムLSI71(3)及び2個のメモリ72(5)、72(6)とで構成されている。
【0004】
このとき、まず、第1の伝送系の伝送路73(1)、73(2)では8ビットでクロック周波数が100MHzのデータを伝送させる。
次に、第2の伝送系の伝送路73(3)、73(4)では、同じく8ビットではあるが、クロック周波数が200MHzで高速データを伝送させたものである。
そして第3伝送系の伝送路73(5)、73(6)では、クロック周波数は100MHzであるもののビット数が16ビットで、データバス幅が拡大して大量のデータを伝送させたものである。
【0005】
ところで、このような伝送システムを用いてデータ伝送が行われた場合、伝送される数多くのデータ及び制御信号がそれぞれハイレベルとローレベルとの間を高速で切り替えられることになる。そして、この結果、システムLSIの内部では、その切替えの影響を受け、データや制御信号のハイレベルとローレベルとが基準値に対して揺さぶられる状態になることがある。
そこで、次に、その理由について説明する。
【0006】
図11は、上記の電圧レべルが揺さぶられている状態が生じる理由を説明するための波形図で、同図(a)はクロック信号の波形、(b)は例えばアドレス信号、制御信号、デジタルデータなど外部メモリに供給されるデジタル制御信号の波形、(c)は電源電圧の波形、(d)は接地電圧の波形、(e)はハイレベル及びローレベルが一時的に変動したクロック信号の波形である。
そして、この図11によれば、外部メモリに供給されるデジタル制御信号が、図の(b)に示すように、システムLSIの内部で形成されたとき、これに伴って電源電圧、接地電圧、クロック信号の各レベルが、同図の(c)、(d)、(e)に示すように、それぞれ変動してしまうことが判る。
【0007】
しかも、この図11では、デジタル制御信号が1回だけ現れた場合が示されているが、現実には、このデジタル制御信号は、上記したように、アドレス信号、制御信号、デジタルデータなどの数多くの信号からなるので、それらが同じタイミング、又は近いタイミングでオン/オフする。このため、そのオン/オフの瞬間、電源電圧は規定電圧値から若干低下し、その後に規定電圧値から過渡的に若干上昇する跳ね上がり電圧が発生することになる。
【0008】
また、システムLSIにおいては、電源端子、接地端子を含む各種の端子が外部回路との接続のために導出されているが、それらの端子とLSIチップとの間は、図12の等価回路に示すように、インダクタンスLaが含まれてしまうのが避けられず、このためシステムLSIは、内部の電源ライン及び接地ラインに流れる電流の強弱によって電源電圧レベルや接地電圧レベルが変動してしまう。
このようなクロック系の電源電圧レベルと接地電位レベル間の電位差は、本来は一定であるべきものであるのに、これが前述のように変動するため、形成されたクロック信号の振幅も断続的に変化し、この変動が急激な場合には上下非対称な信号波形となってしまうため、ジッターを発生させる原因になっている。
【0009】
図13(a)、(b)は、デジタル制御信号、例えばCAS信号をオン/オフ変化させたためにクロック信号波形が変化した状態をオシロスコープの表示面で写した信号波形図であって、この図の(a)は、上段に示すCAS信号がオン/オフしたときに下段に示すクロック信号の一部の振幅が小さくなっている場合であり、同図の(b)は、クロック信号の一部の振幅が小さくなったことにより、そのデューティも変化している場合である。
クロック信号にこのような一部の振幅の低下や一部のデューティの変化が発生すると、データを正しく読み出すことができなくなってしまうという問題が生じる。
【0010】
このような問題に対して、この種のシステムにおいては、伝送データや制御信号の立上りタイミング、立下りタイミングをずらすことにより、一度に多くの電流が流れて電源電圧降下が発生することを防いだり、システムLSIパッケージにおける電源層、接地層を強化することにより、それらの層でレベル変動が生じることを抑えたり、LSI端子とLSIチップ間に形成される等価インダクタンスを見掛け上小さくするために多くのLSI端子を電源端子、接地端子として使用することにより、悪影響の発生を抑える防御手段が採用されることがある。
【0011】
一方、これらの防御手段を備えた伝送システムとは別に、2個のLSI間で高周波データを高速伝送する際に、伝送路の寄生インダクタンスや寄生容量によってデータ波形にリンギングが発生することを抑え、高い信頼性を持ったデータ伝送を行うことが可能なパルス伝送手段が従来から提案されている(例えば特許文献1参照)。
【0012】
この提案に係るパルス伝送手段では、2個のLSI間で高周波データを高速伝送する場合に、伝送データとして、ローレベルからハイレベルに変化し、そのハイレベルが一定時間持続した後にローレベルに変化する矩形波と、その矩形波のハイレベルが一定時間持続した後にローレベルに変化する矩形波と、その矩形波のハイレベル持続時間が若干短くなるように変形した変形矩形波とを重ね合わせて形成した階段状矩形波を用い、この階段状矩形波をLSI間で伝送させることにより、矩形波のリンギングによる振動と変形矩形波のリンギングによる振動とが打ち消し合い、高い信頼性を有するパルス伝送が行われるようにしたものである。
【0013】
【特許文献1】特開平07−327054号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
しかしながら、上記した防衛手段を備える伝送システムは、伝送データや制御信号の使用数が数10にも及び、且つ、それらのデータや制御信号が高速伝送されるものである場合には、それぞれのデータや制御信号の立上りタイミング、立下りタイミングを相互にずらすことには自ずと限界があった。
また、この種の伝送システムに使用されるシステムLSIは、通常、大規模なものであるため、1.2V、2.5V、3.3Vなど複数の電源層とそれに対応し た複数の接地層が設けられており、それらの電源層及び接地層を強化することにも自ずと限界があった。
【0015】
更に、この場合、システムLSIから導出させることが可能な端子数は限られており、従って、システムLSIが大規模になったからといって、それらの端子を、これまで以上に多くの電源端子と接地端子に振り分けて利用することは難しくなってきている。
一方、上記提案されているパルス伝送手段の場合、リンギングの発生は抑えられるが、LSI内の電源変動によって発生するデジタル信号歪、特にクロック信号に発生する非対称歪については改善が望めないものである。
【0016】
本発明は、このような状況を鑑みてなされたもので、その目的は、電源電圧や接地電位レベルの変動に伴う信号の振幅変動やジッター等の非対称歪の発生が抑えられるようにしたデジタルデータ伝送装置を提供することにある。
【課題を解決するための手段】
【0017】
前記目的を達成するため、システムLSIから出力されるデジタルデータを、伝送路を介して外部メモリに供給する方式のデジタルデータ伝送装置において、前記システムLSIから伝送路に出力される波形にオーバーシュートをかける波形整形手段と、前記波形整形手段によるオーバーシュートの量を当該波形整形手段の出力に基づいてフィードバック制御する調整電圧発生手段を設け、前記伝送路により発生する波形歪の影響が除去されることを特徴とする。
【0018】
このとき、前記システムLSIから伝送路を介して外部メモリに供給されるデータがデジタルデータ及びクロッ信号等を含んだデジタル制御信号であり、前記波形整形手段と前記調整電圧発生手段が第1と第2の2系統設けられているようにしてもよい。
【0019】
ここで前記波形整形回路が、システムLSIから伝送路にデジタルデータが出力されるとき、電源電圧の変動を監視し、その監視によりデジタルデータ波形に歪が発生する可能性がある場合、伝送路に供給される信号電流値を調整することによってデジタルデータ波形に発生する歪を除去するようにしてもよく、同じく波形整形回路が、システムLSIから伝送路にクロック信号が出力されるとき、電源電圧の変動を監視し、その監視によりクロック信号の振幅変動やジッターが発生する可能性がある場合、電源電圧の変動量を調整することによってクロック信号の振幅変動やジッターを除去するものであってもよい。
【0020】
また、このとき、前記波形整形回路が、入力されたデジタル信号を増幅した伝送路に供給する駆動用トランジスタと、駆動用トランジスタに電源電圧を供給する電流調整用トランジスタと、電流調整用トランジスタの制御電極に電流調整電圧を供給する調整電圧発生回路を有するものであってもよく、ここで、前記波形整形回路における調整電圧発生回路は、伝送路に出力されるデジタル信号波形の立上り及び立下りの鈍りを表す第1電圧を形成する第1回路と、伝送路に出力されるデジタル信号波形にオーバーシュートをかけ過ぎたときおよび電源電圧が変動したときに第2電圧を形成する第2回路と、第1電圧と第2電圧とを加減算及び積分して電流調整電圧を形成する第3回路とからなるものであってもよい。
【発明の効果】
【0021】
本発明によれば、システムLSIに波形整形回路を設け、その波形整形回路によってシステムLSIと外部メモリとの間の伝送路に供給されるデジタルデータ及びデジタル制御信号が最適な状態になるように整形してその波形変化を改善させることができる。
従って、本発明によれば、大容量のデータや制御信号を歪のない状態で高速に伝送させることが可能になり、電源電圧、接地レベルの変動に伴うデジタル制御信号、特にクロック信号の振幅変動やジッター等の非対称歪の発生を抑えることができる。
【発明を実施するための最良の形態】
【0022】
以下、本発明に係るデジタルデータ伝送装置について、実施の形態を用いて詳細に説明する。
図1は、本発明の一実施の形態を示すブロック図で、この場合、システムLSI1は、信号処理のため外部メモリ2にデータを書き込んだり、読み出したりする働きをすることになり、ここで、システムLSI1が信号処理中、そのデジタルデータの書き込みを外部メモリ2に行う場合は、当該データを第1バッファ回路3(1)から、第1波形整形回路4(1)に入力する。
【0023】
そこで、この第1波形整形回路4(1)では、後述するように、入力されたデジタルデータの波形が所定の形状になるように整形した後、第1送受信切替スイッチ5に供給する。
この第1送受信切替スイッチ5は、ライトイネーブル信号WEが、制御ラインを介して供給されると接点が送信側に切り替えられ、第1送受信スイッチ5に供給されたデータがプリント基板などにより構成されている伝送路6(1)を介して外部メモリ2に伝送されることになる。
【0024】
また、システムLSIが、デジタルデータ以外のデジタル制御信号、例えば外部メモリ2の制御信号であるアドレス信号、クロック信号などを外部メモリ2に伝送する場合には、当該制御信号を第3バッファ回路3(3)から第2波形整形回路4(2)に入力し、この第2波形整形回路4(2)において当該デジタル制御信号の波形が所定の形状になるように整形した後、同じくプリント基板などにより構成されている伝送路6(2)を介して外部メモリ2に伝送され、外部メモリ2の制御が行われることになる。
【0025】
そこで、まず、第1波形整形回路4(1)について、図2により詳細に説明すると、これは、図示のように、第1駆動用トランジスタ9(1)、第2駆動用トランジスタ9(2)及び第3駆動用トランジスタ9(3)と、第1インバーター10(1)、第2インバーター10(2)及び第3インバーター10(3)と、遅延回路12と、第1電流調整用トランジスタ11(1)、第2電流調整用トランジスタ11(2)及び第3電流調整用トランジスタ11(3)とを備えている。
【0026】
そして、この第1波形整形回路4(1)には、第1コンパレータ13、第2コンパレータ14、第3コンパレータ15(1)、第4コンパレータ15(2)及び第5コンパレータ16と、第1基準電圧17、第2基準電圧18、第3基準電圧19、第4基準電圧20及び第5基準電圧21と、EXOR回路(排他的論理和回路)22、第1加算回路23(1)及び第2加算回路23(2)、加減算回路30、第1積分回路24(1)、第2積分回路24(2)及び第3積分回路24(3)とからなる調整電圧発生回路31を備えている。
【0027】
そして、まず、第1インバータ回路10(1)は、その入力が前段にある第1バッファ回路3(1)の出力端子に接続され、出力は第2インバータ回路10(2)と抵抗R3を介して第1駆動用トランジスタ9(1)のゲートにそれぞれ接続されている。
次に、第2インバータ回路10(2)は、その入力が第1インバータ回路10(1)の出力に接続され、出力は遅延回路12の入力に接続されている。
このとき、遅延回路12は、その入力が第2インバータ回路10(2)の出力に接続され、出力は第3インバータ回路10(3)の入力と抵抗R8を介して第2駆動用トランジスタ9(2)のゲートにそれぞれ接続されている。
【0028】
また、第3インバータ回路10(3)は、その入力が遅延回路12の出力に接続され、出力は抵抗R4を介して第3駆動用トランジスタ9(3)のゲートに接続されている。
一方、第1駆動用トランジスタ9(1)は、ゲートが抵抗R3を介して第1インバータ回路10(1)の出力に接続され、ソースは駆動電源ライン25に接続され、ドレインは抵抗R10を介して電源ライン(3)29に接続されている。
次に、第2駆動用トランジスタ9(2)は、ゲートが抵抗R8を介して遅延回路12の出力に接続され、次に、ソースは抵抗R9を介して第1電流調整用トランジスタ11(1)のドレインに接続されており、このときドレインはグランド(共通電位点)に接続されている。
【0029】
また、第3駆動用トランジスタ9(3)は、ゲートが抵抗R4を介して第3インバータ回路10(3)の出力に接続され、ソースは電源ライン(2)28に接続され、そしてドレインは、抵抗R6を介して第2電流調整用トランジスタ11(2)のソースに接続されている。
一方、第1電流調整用トランジスタ11(1)は、そのゲートが抵抗R7を介して調整電圧26(2)に接続され、ソースは駆動電源ライン25に、そしてドレインは抵抗R9を介して第2駆動用トランジスタ9(2)のソースに、それぞれ接続されている。
【0030】
また、第2電流調整用トランジスタ11(2)は、ゲートが抵抗R5を介して調整電圧26(1)に接続され、ソースは抵抗R6を介して第3駆動用トランジスタ9(3)のドレインに、そしてドレインは駆動電源ライン25に、それぞれ接続されている。
そして、第3電流調整用トランジスタ11(3)は、ゲートが抵抗R2を介して調整電圧26(3)に接続され、ソースは抵抗R1を介して電源ライン(1)27に接続され、ドレインは駆動電源ライン25に接続されている。
【0031】
次に、調整電圧発生回路31について説明する。
まず、第1コンパレータ13は、非反転入力(+)が駆動電源ライン25に接続され、反転入力(-)は第1基準電源17に接続されていて、出力はEXOR回路22の一方の入力に接続されている。
また、第2コンパレータ14は、非反転入力(+)が駆動電源ライン25に接続され、反転入力(-)は第2基準電圧18に接続されていて、出力はEXOR回路22の他方の入力に接続されている。
【0032】
次に、第3コンパレータ15(1)は、非反転入力(+)が駆動電圧25に接続され、反転入力(-)は第3基準電圧19に接続されていて、出力は第1加算回路23(1)の入力端子に接続されている。
また、第4コンパレータ15(2)は、非反転入力(+)が第4基準電圧20に接続され、反転入力(-)は駆動電圧ライン25に接続されていて、出力は第2加算回路23(2)の入力端子に接続されている。
そして、第5コンパレータ16は、非反転入力(+)が第5基準電圧21に接続され、反転入力(-)は電源ライン(1)27に接続されていて、出力は加減算回路30の減算端子(-)に接続されている。
【0033】
次に、第1加算回路23(1)は、一方の入力がEXOR回路22の出力に接続され、他方の入力は第3コンパレータ15(1)の出力に接続されていて、出力は第1積分回路24(1)に接続されている。
また、第2加算回路23(2)は、一方の入力がEXOR回路22の出力に接続され、他方の入力は第4コンパレータ15(2)の出力に接続されていて、出力は第2積分回路24(2)に接続されている。
そして、加減算回路30は、加算入力(+)がEXOR回路22の出力に接続され、減算入力(-)は第5コンパレータ16の出力に接続されていて、出力は第3積分回路24(3)に接続されている。
【0034】
次に、第1積分回路24(1)は、入力が第1加減算回路23(1)の出力に接続され、出力は抵抗R7を介して第1電流調整用トランジスタ11(1)のゲートに接続され、これにより調整電圧26(2)が第1電流調整用トランジスタ11(1)のゲートに供給されるようになっている。
また、第2積分回路24(2)は、入力が第2加減算回路23(2)の出力に接続され、出力は抵抗R5を介して第2電流調整用トランジスタ11(2)のゲートに接続され、これにより調整電圧26(1)が第2電流調整用トランジスタ11(2)のゲートに供給されるようになっている。
【0035】
そして、第3積分回路24(3)は、入力が加減算回路30の出力に接続され、出力は抵抗R2を介して第3電流調整用トランジスタ11(3)のゲートに接続され、これにより調整電圧26(3)が第3電流調整用トランジスタ11(3)のゲートに供給されるようになっている。
このときEXOR回路22は、一方の入力が第1コンパレータ13の出力に接続され、他方の入力は第2コンパレータ14の出力に接続されている。そして、出力は第1加算回路23(1)と第2加算回路23(2)、それに加減算回路30のそれぞれの加算入力(+)に接続されている。
【0036】
次に、図1の第2波形整形回路4(2)について説明すると、これは、以上に説明した第1波形整形回路4(1)と同じで、異なっているのは、入力が第3バッファ回路3(3)の出力になっている点と、駆動電圧25が直接、伝送路6(2)に接続されている点だけであり、従って、詳しい構成についての説明は割愛する。
また、この結果、これら第1波形整形回路4(1)と第2波形整形回路4(2)は、入力信号と出力信号が異なるだけで、動作については同じである。
そこで、以下、第1波形整形回路4(1)を代表にして、これら第1波形整形回路4(1)と第2波形整形回路4(2)の動作について纏めて説明する。
【0037】
まず、この第1波形整形回路4(1)には、図1に示されているように、第1バッファ回路3(1)からデジタルデータが入力される。
このとき、第1バッファ回路3(1)から入力されるデジタルデータは、図4の(a)に示す波形の信号であり、これが第1インバータ回路10(1)の入力に供給される。
そこで、この第1インバータ回路10(1)からは、図4の(b)に示すように、同図(a)の波形が反転されたデジタルデータが出力され、このデジタルデータが第2インバータ回路10(2)に入力され、同時に抵抗R3を介して第1駆動用トランジスタ9(1)のゲートにも入力される。
【0038】
このとき電源ライン(1)27の電源電圧Vcc1と電源ライン(2)28の電源電圧Vcc2、それに電源ライン(3)29の電源電圧Vcc3は、グランドの電位Eに対して図3に示す関係になっている(Vcc1>Vcc2>E>Vcc3)。
そこで、いま、第1インバータ回路10(1)から図4(b)に示す信号が入力されたとすると、この信号がハイレベルのとき第1駆動用トランジスタ9(1)はONし、ローレベルではOFFする。そこで、この第1駆動用トランジスタ9(1)のソースでは、図4(c)に示すように反転した関係となる。
【0039】
このときのハイレベルでの電圧V1は、抵抗値R1と第3電流調整用トランジスタ11(3)のドレイン電流によって決り、ドレイン電流をID3とすると、
V1=Vcc1−ID3・R1
となる。
一方、ローレベルのときの電圧をV4とすると、これは、抵抗値R1と抵抗値R10及び電源ライン(1)27の電源電圧Vcc1と電源ライン(3)29の電源電圧Vcc3によって決り、
V4=R10/(R1+R10)・(Vcc1−Vcc3)
となる。
【0040】
一方、第2インバータ回路10(2)の出力は、図4(b)の信号が反転されるため図4(c)と同じ波形となり、これが遅延回路12に入力され、ここで信号に対して時間τの遅れが与えられるため、その出力波形は図4(d)に示すようになり、これが、第3インバータ回路10(3)に入力されると共に、抵抗R8を介して第2駆動トランジスタ9(2)のゲートにも入力される。
この第2駆動用トランジスタ9(2)はゲートがハイレベルのときONし、ローレベルではOFFとなる。
そこで、いま、第3駆動用トランジスタ9(3)と抵抗R6、それに第2電流調整用トランジスタ11(2)が無かったとすると、駆動電源ライン25の電圧は図4(e)に示すような波形となる。
【0041】
ここで、第1電流調整用トランジスタ11(1)のドレイン電流をID1とすると、第2駆動用トランジスタ9(2)がONのときの駆動電源ライン25の電圧V2は抵抗R9と電流ID1で決り、
V2=Vcc1−ID3・R1−ID1・R9
となる。
このとき図4(e)から明らかなように、波形の立上り部では電圧V1がオーバーシュートとなり、そして、このオーバーシュートのレベルは電圧V1と電圧V2の差で与えられ、従って、これは、第1電流調整用トランジスタ11(1)のドレイン電流ID1により調整できることになる。
【0042】
このときの第3インバータ回路10(3)の入力波形は図4の(d)であるから、出力は反転され、図4の(f)に示すようになる。
そして、この第3インバータ回路10(3)の出力は抵抗R4を介して第3駆動用トランジスタ9(3)のゲートに供給される。ここで、この第3駆動用トランジスタ9(3)は、入力がハイのときONし、ローではOFFするため、このときの駆動電源ライン25の電圧は、図4の(g)に示すような波形となる。
【0043】
このON状態のときの電圧V3は抵抗R6と第2電流調整用トランジスタ11(2)に流れる電流により決まる。すなわち、第2電流調整用トランジスタ11(2)のドレイン電流をID2とすると、
V3=R10/(R1+R10)・(Vcc1−Vcc3)+ID2・R6
となり、よって、この場合も、第2電流調整用トランジスタ11(2)のドレイン電流ID2の調整により立下り部のオーバーシュートのレベルを決めることができる。
【0044】
このようにして電圧レベルが制御され、図4の(g)に示すように、波形の立上り部と立ち下がり部の双方にオーバーシュートが与えられた駆動電源ライン25のデジタルデータは、図1から明らかなように、送受信切替スイッチ5に供給される(第2波形整形回路4(2)の場合は伝送路6(2)に供給される)ことになるが、このとき、駆動電源ライン25の電圧は、更に第1コンパレータ13と第2コンパレータ14及び第3コンパレータ15(1)の各々の非反転入力(+)に取り込まれ、第4コンパレータ15(2)及び第5コンパレータ16の各々では反転入力端子(-)に取り込まれる。
【0045】
ここで第1コンパレータ13の反転入力(-)には第1基準電源17から基準電圧Vaが入力され、第2コンパレータ14の反転入力(-)には第2基準電源18から基準電圧Vbが入力されるが、このときの電圧Vaと電圧Vbについては、駆動電源ライン25のハイレベルとローレベルの中間電圧に対して、Vb>中間電圧>Vaの関係になるように選ばれているので、駆動電源ライン25の電圧が図5の(a)に示すようなオーバーシュートが無い状態で立上り部及び立下り部が直立状態でなく傾斜した波形鈍りが生じるデジタルデータの場合には、第1コンパレータ13及び第2コンパレータ14におけるデジタルデータの検出タイミングに違いが生じる。
【0046】
すなわち、第1コンパレータ13の出力は、基準電圧Vaが中間電圧より低いから、図5の(b)に示すように、デジタルデータの立上り開始部分に近いところでローレベルからハイレベルに立上り、デジタルデータの立下り終了部分に近いところでハイレベルからローレベルに立ち下るので、若干、広い幅の矩形波になる。
一方、第2コンパレータ14の出力は、基準電圧Vbが中間電圧より高くしてあるので、図5の(c)に示すように、デジタルデータの立上り終了部分の近いところでローレベルからハイレベルに立上り、デジタルデータの立下り開始部分の近いところでハイレベルからローレベルに立ち下るので、若干、狭い幅の矩形波になる。
【0047】
これら第1コンパレータ13と第2コンパレータ14の出力はEXOR回路22に入力され、この結果、EXOR回路22の出力に、図5(d)に示すように、デジタルデータの立上り部及び立下り部に相当する2つのパルスが発生し、第1加算回路23(1)、第2加算回路23(2)、加減算回路30の加算端子(+)に入力される。なお、ここで得られたパルス幅は駆動電圧25のデジタルデータの立ち上がり部及び立下り部の波形鈍りが大きいほど拡がったものになる。
このとき駆動電源ライン25のデジタルデータにオーバーシュートをかけ、その波形が図5(e)に示すようにしたとすれば、伝送系6(1)で発生する波形の鈍りが補正され、図5(e)に破線で示したように、元のデジタルデータに近い波形に戻すことができる(詳しくは後述する)。
【0048】
次に、第3コンパレータ15(1)の場合、その非反転入力(+)には駆動電源ライン25のデジタルデータの一部が入力され、反転入力(-)には、電圧Vcを出力している第3基準電圧19に接続されているので、駆動電源ライン25の電圧が、図6(a)に示すように、電圧Vcより低い電圧レベルになった場合、図6(b)に示すように第3コンパレータ15(1)の出力レベルがローレベルになる。
すなわち、駆動電源ライン25のデジタルデータにおいて、その立上り部にオーバーシュートがかかり過ぎていた場合、そのオーバーシュートの部分において第3コンパレータ15(1)の出力からパルス幅が長く導出されることになり、従って第3コンパレータ15(1)は、駆動電源ライン25のデジタルデータにおける電圧Vcよりも低くなっている過剰なオーバーシュートが発生した場合、それを検出していることになる。
【0049】
このとき第4コンパレータ15(2)には、その反転入力(-)に駆動電源ライン25のデジタルデータの一部が入力され、その非反転入力(+)には、電圧Vdを出力する第4基準電圧20に接続されている。
そこで、基準電源25の電圧が、図6(c)に示すように、電圧Vdより高い電圧レベルになった場合、この第4コンパレータ15(2)の出力レベルは、図6(d)に示すように、ローレベルになる。
すなわち、駆動電源ライン25のデジタルデータに立下り部のオーバーシュートがかかり過ぎていた場合、そのオーバーシュートの部分において、第4コンパレータ15(2)の出力からパルスが導出される。
従って、この第4コンパレータ15(2)は、駆動電源ライン25のデジタルデータにおいて、それが電圧Vdよりも高くなったとき、過剰なオーバーシュートが発生したものとして検出していることになる。
【0050】
ここで、図7(a)に示すようなデジタルデータが駆動電源ライン25に出力された場合、デジタルデータの極性の切替えに伴い、図7(b)に示すように、電源ラインの電源電圧Vcc1が過渡的に変動し、一時的ではあるが第5基準電圧Veより低下することがある。
このとき第5コンパレータ16は、その反転入力(-)が電源ライン(1)27に接続され、非反転入力(+)は第5基準電源21に接続され、これにより、その出力は、図7(a)に示すような電源電圧Vcc1の低下時点で、それまでのローレベルからハイレベルに変化し、図7(c)に示すハイレベルのパルスを出力して、電源ライン(1)27における電圧Vcc1の変動を監視する働きをする。
【0051】
第1加算回路23(1)から出力された加減算出力電圧は第1積分回路24(1)に供給される。このとき上記したように、EXOR回路22の出力も第1加算回路23(1)の端子に入力されている。
そこで、この第1積分回路24(1)は、駆動電源ライン25の電圧の立上り部のオーバーシュートが過剰に発生して図8(a)に示すような波形になったとき、第3コンパレータ15(1)から図8(b)に示す波形の出力が得られるように動作する。
すなわち、図8(a)に示すように、駆動電源ライン25の電圧の変化部にオーバーシュートがあるので、第3コンパレータ15(1)の出力は、図8(b)に示すように、細いパルスとなっている。そこで、第1積分回路24(1)は、積分出力電圧が低くなるように動作する。
【0052】
一方、図8(c)に示すように、立上り部のオーバーシュートが不足していた場合は、第3コンパレータ15(1)の出力は、図8(d)に示すようになり、幅広のパルスとなるので、積分出力が増加するように働き、また、EXOR回路22出力は駆動電源ライン25のデジタルデータの変化部の波形が鈍ってくるので、これによっても積分出力電圧が高くなるように動作する。
第1積分回路24(1)の積分出力電圧は、抵抗R7を介して第1電流調整用トランジスタ11(1)のゲートに供給される。
【0053】
この場合、第1積分回路24(1)の積分出力電圧が高くなれば、第1電流調整用トランジスタ11(1)に流れる電流が増加し、一方、第1積分回路24(1)の積分出力電圧が低くなれば、第1電流調整用トランジスタ11(1)流れる電流が減少するようになる。
従って、駆動電源ライン25のデジタルデータの変化部の波形が鈍った場合、第1電流調整用トランジスタ11(1)に流れる電流が増加し、その結果、オーバーシュートの電圧差が上昇し、駆動電源ライン25のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、デジタルデータにおける立上り部にオーバーシュートが過剰な場合、第1電流調整用トランジスタ11(1)に流れる電流が減少してデジタルデータにおける過剰な立上り部のオーバーシュートの発生が解消させる方向に働く。
【0054】
同様に、第2加算回路23(2)から出力された加算出力電圧は第2積分回路24(2)に供給され、そこで積分される。第2積分回路24(2)は、図9(a)に示すように、駆動電源ライン25の電圧の立下り部のオーバーシュートが過剰に発生した場合、図9(b)に示すようになり、その積分出力が低下するように動作する。
また、EXOR回路22の出力は第2加算回路23(2)の端子に入力され、同じように第2積分回路24(2)で積分される。
第2積分回路24(2)は、駆動電源ライン25のデジタルデータの変化部の波形が細い幅で立ってくるので、その積分出力電圧が低くなるように動作する。
【0055】
一方、図9(c)に示すように、オーバーシュートが不足した場合、第4コンパレータ15(2)の出力は、図9(d)に示すように幅広のパルスになり、積分出力が増加するように働き、このときEXOR回路22の出力では駆動電源ライン25のデジタルデータの変化部の波形が鈍ってくるので、積分出力が高くなるように動作する。
第2積分回路24(2)の積分出力電圧は、抵抗R5を介して第2電流調整用トランジスタ11(2)のゲートに供給される。
そこで、第2積分回路24(2)の積分出力電圧が高くなれば、第2電流調整用トランジスタ11(2)に流れる電流が増加し、積分出力電圧が低くなれば、第2電流調整用トランジスタ11(2)に流れる電流が減少する。
【0056】
従って、駆動電源ライン25のデジタルデータの変化部の波形が鈍った場合、第2電流調整用トランジスタ11(2)に流れる電流が増加し、その結果、オーバーシュートの電圧差が上昇し、駆動電源ライン25のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、デジタルデータにおける立下り部にオーバーシュートが過剰な場合、第2電流調整用トランジスタ11(2)に流れる電流が減少してデジタルデータにおける立下り部の過剰なオーバーシュートの発生が解消させる方向に働く。
【0057】
一方、加減算回路30から出力された加減算出力電圧は第3積分回路24(3)に供給され、そこで積分される。
そこで、この第3積分回路24(3)は、電源ライン(1)27の電圧Vcc1が低下した場合に、図7(c)に示すように、第5コンパレータ16の出力のパルス幅が広がる。それにより、加減算回路30の出力レベルが低下する。そのため積分出力が低下するように動作する。
これに対して、EXOR回路22の出力は、第3加減算回路23(3)の加算端子(+)に入力され、同じように第3積分回路24(3)で積分される。
【0058】
そこで、この第3積分回路24(3)は、駆動電源ライン25のデジタルデータの変化部の波形が鈍っている場合に、第3積分回路24(3)の積分出力電圧が高くなるように動作する。
第3積分回路24(3)の積分出力電圧は、抵抗R2を介して第3電流調整用トランジスタ11(3)のゲートに供給される。
そこで、第3積分回路24(3)の積分出力電圧が高くなれば、第3電流調整用トランジスタ11(3)に流れる電流が増加し、一方、第3積分回路24(3)の積分出力電圧が低くなれば、第3電流調整用トランジスタ11(3)に流れる電流が減少する。
【0059】
従って、駆動電源ライン25のデジタルデータの変化部の波形が鈍った場合、第3電流調整用トランジスタ11(3)に流れる電流が増加し、その結果、駆動電源ライン25に流れる電流が増加し、駆動電源ライン25のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、電源ライン(1)27の電圧Vcc1の電圧降下が大きい場合、第3電流調整用トランジスタ11(3)に流れる電流が減少してデジタルデータにおける過剰なオーバーシュートの発生が解消させる方向に働く。
【0060】
この結果、第1波形整形回路4(1)によれば、駆動電源ライン25のデジタルデータの波形に対してフィードバックループが構成されていることになり、従って、この実施形態によれば、駆動電源ライン25のデジタルデータを常時、最適な波形に保持させることができる。
ところで、以上は第1波形整形回路4(1)の動作について説明したが、前述のように、第2波形整形回路4(2)についての動作は、波形整形処理の対象信号がデジタルデータからデジタル制御信号に変わるだけで、その他は、ほとんど同じ動作が行われる。
【0061】
従って、この実施形態に係るデジタルデータ伝送装置によれば、システムLSI1から伝送路6(1)、6(2)を介して外部メモリ2にデジタルデータ及びデジタル制御信号を伝送する際、システムLSI1内に第1波形整形回路4(1)及び第2波形整形回路4(2)を配置したので、システムLSI1から出力される伝送データや制御信号の変化部の波形を急峻になるように整形することができ、これと共に電源電圧や接地レベルの変動に伴う制御信号の振幅変動やジッター等の非対称性の発生を抑えることができる。
【図面の簡単な説明】
【0062】
【図1】本発明によるデジタルデータ伝送装置の実施形態を示すブロック図である。
【図2】本発明の実施形態における波形整形回路の回路図である。
【図3】波形整形回路に設定される電源電圧の説明図である。
【図4】波形整形回路によるオーバーシュートの生成動作を説明するための波形図である。
【図5】波形整形回路において波形の立上りと立下りが鈍った場合の検出動作の説明図である。
【図6】波形整形回路において波形の立上りと立下りでのオーバーシュートの検出動作を説明するための波形図である。
【図7】波形整形回路による電源電圧降下の検出動作を説明するための波形図である。
【図8】波形整形回路による波形の立上り部のオーバーシュートが過剰な場合と不足した場合の検出動作を説明するための波形図である。
【図9】波形整形回路による立下り部のオーバーシュートが過剰な場合と不足した場合の検出動作を説明するための波形図である。
【図10】高速大容量のデータ伝送が可能な伝送システムの一例を示す説明図である。
【図11】データ伝送における電圧降下とグランドの振動クロックのレベル変動を説明するための波形図である。
【図12】システムLSI内の端子とLSIチップとの間の配線の等価回路を示す回路図である。
【図13】データ伝送におけるレベル変動現象の一例を示す説明図である。
【符号の説明】
【0063】
1:システムLSI
2:外部メモリ
3、8:バッファ回路
4:波形整形回路
6:伝送路
9(1)、9(2)、9(3):駆動用トランジスタ(Tr)
11(1)、11(2)、11(3):電流調整用トランジスタ(Tr)
13、14、15(1)、15(2)、16:コンパレータ
22:EXOR回路
23(1)、23(2):加算回路
30:加減算回路
24(1)、24(2)、24(3):積分回路
25:駆動電源ライン
【特許請求の範囲】
【請求項1】
システムLSIから出力されるデジタルデータを、伝送路を介して外部メモリに供給する方式のデジタルデータ伝送装置において、
前記システムLSIから伝送路に出力される波形にオーバーシュートをかける波形整形手段と、
前記波形整形手段によるオーバーシュートの量を当該波形整形手段の出力に基づいてフィードバック制御する調整電圧発生手段を設け、
前記伝送路により発生する波形歪の影響を除去するように構成したことを特徴とするデジタルデータ伝送装置。
【請求項2】
請求項1に記載のデジタルデータ伝送装置おいて、
前記システムLSIから出力されるデータが前記デジタルデータと、このデジタルデータとは別のデジタル制御データを含み、
前記波形整形手段と前記調整電圧発生手段が第1と第2の2系統備えられていることを特徴とするデータ伝送装置。
【請求項1】
システムLSIから出力されるデジタルデータを、伝送路を介して外部メモリに供給する方式のデジタルデータ伝送装置において、
前記システムLSIから伝送路に出力される波形にオーバーシュートをかける波形整形手段と、
前記波形整形手段によるオーバーシュートの量を当該波形整形手段の出力に基づいてフィードバック制御する調整電圧発生手段を設け、
前記伝送路により発生する波形歪の影響を除去するように構成したことを特徴とするデジタルデータ伝送装置。
【請求項2】
請求項1に記載のデジタルデータ伝送装置おいて、
前記システムLSIから出力されるデータが前記デジタルデータと、このデジタルデータとは別のデジタル制御データを含み、
前記波形整形手段と前記調整電圧発生手段が第1と第2の2系統備えられていることを特徴とするデータ伝送装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−267699(P2009−267699A)
【公開日】平成21年11月12日(2009.11.12)
【国際特許分類】
【出願番号】特願2008−113933(P2008−113933)
【出願日】平成20年4月24日(2008.4.24)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成21年11月12日(2009.11.12)
【国際特許分類】
【出願日】平成20年4月24日(2008.4.24)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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