バンドギャップリファレンス回路
【課題】比較的簡単な回路構成を用いながら、カレントミラー回路を構成するＭＯＳトランジスタのチャネル長又はチャネル幅に誤差が生じても基準電圧値のバラツキが少ない高精度な基準電圧を得ることができるバンドギャップリファレンス回路を提供する。
【解決手段】この回路は、ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、複数の第１の半導体素子のＰ型半導体に複数の第１のＮチャネルＭＯＳトランジスタを介して電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第２の半導体素子と、第２の半導体素子のＰ型半導体にインピーダンス素子及び第２のＮチャネルＭＯＳトランジスタを介して電流を供給し、複数の第１のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成する第２のＰチャネルＭＯＳトランジスタとを具備する。
【解決手段】この回路は、ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、複数の第１の半導体素子のＰ型半導体に複数の第１のＮチャネルＭＯＳトランジスタを介して電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第２の半導体素子と、第２の半導体素子のＰ型半導体にインピーダンス素子及び第２のＮチャネルＭＯＳトランジスタを介して電流を供給し、複数の第１のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成する第２のＰチャネルＭＯＳトランジスタとを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードやトランジスタ等の半導体素子のバンドギャップを利用して基準電圧や基準電流を生成するバンドギャップリファレンス回路に関する。
【背景技術】
【０００２】
従来より、様々な回路において動作の基準となる基準電圧や基準電流を生成するために、バンドギャップリファレンス回路が使用されている。バンドギャップリファレンス回路によれば、温度や電源電圧等が変動しても、高精度で安定した基準電圧や基準電流を得ることができる。バンドギャップリファレンス回路の基本的な構成及び動作に関しては、例えば、非特許文献１に記載されている。
【０００３】
図５は、従来のバンドギャップリファレンス回路の構成を示す回路図の一例である。このバンドギャップリファレンス回路は、ＰＮ接合を有するダイオードＤ１〜Ｄ３と、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、抵抗Ｒ２及びＲ３とを含んでおり、第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳが供給されて動作する。
【０００４】
図５において、PチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのそれぞれについて、チャネル長及びチャネル幅が同サイズのトランジスタＱＰ１〜ＱＰ３及びＱＮ１〜ＱＮ２はカレントミラー回路を構成しているので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる。また、ダイオードＤ２におけるＰＮ接合の並列接続個数又は面積は、ダイオードＤ１におけるＰＮ接合の並列接続個数又は面積のＫ倍となっているので、ダイオードＤ１及びＤ２にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。
【０００５】
ここで、ダイオードＤ１の飽和電流をＩＳとすると、ダイオードＤ２の飽和電流はＫ・ＩＳとなる。また、トランジスタＱＰ１〜ＱＰ３にそれぞれ流れる電流をＩとし、ダイオードＤ１〜Ｄ３の両端電圧をそれぞれＶＤ１〜ＶＤ３とし、抵抗Ｒ２及びＲ３の値をそれぞれＲ２及びＲ３とすると、以下の式が成立する。なお、ｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電子の電荷である。
ＶＤ１＝（ｋＴ／ｑ）ｌｎ（Ｉ／ＩＳ） ・・・（１）
ＶＤ２＝（ｋＴ／ｑ）ｌｎ（Ｉ／（Ｋ・ＩＳ）） ・・・（２）
ＶＤ１＝Ｉ・Ｒ２＋ＶＤ２ ・・・（３）
【０００６】
式（３）を変形して式（１）及び式（２）を代入することにより、次式（４）が得られる。
Ｉ＝（ＶＤ１−ＶＤ２）／Ｒ２＝（ｋＴ／ｑＲ２）ｌｎ（Ｋ） ・・・（４）
従って、トランジスタＱＰ３のドレインから出力される基準電圧ＶＲＥＦは、次式（５）によって表される。
ＶＲＥＦ＝Ｉ・Ｒ３＋ＶＤ３
＝（Ｒ３／Ｒ２）（ｋＴ／ｑ）ｌｎ（Ｋ）＋ＶＤ３ ・・・（５）
【０００７】
基準電圧ＶＲＥＦの温度依存性をキャンセルするためには、式（５）を絶対温度Ｔで微分した値がゼロになれば良い。
ｄＶＲＥＦ／ｄＴ＝（Ｒ３／Ｒ２）（ｋ／ｑ）ｌｎ（Ｋ）＋ｄＶＤ３／ｄＴ＝０
・・・（６）
式（６）において、ｄＶＤ３／ｄＴは負の温度特性を持っているので、（Ｒ３／Ｒ２）（ｋ／ｑ）ｌｎ（Ｋ）の値をこれに釣り合う正の値とすれば、基準電圧ＶＲＥＦの温度依存性をキャンセルすることが可能である。
【０００８】
しかしながら、カレントミラー回路を構成するトランジスタＱＰ１〜ＱＰ３及びＱＮ１〜ＱＮ２のチャネル長又はチャネル幅にばらつきが生じた場合には、それらのトランジスタの電流又は電圧に誤差が発生して、基準電圧ＶＲＥＦの値にバラツキが生じて高精度の基準電圧を得ることができなくなってしまう。
【非特許文献１】谷口研二、「ＣＭＯＳアナログ回路入門」第３版、ＣＱ出版株式会社、２００５年９月１日、ｐ．１２０
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、上記の点に鑑み、本発明は、比較的簡単な回路構成を用いながら、カレントミラー回路を構成するトランジスタのチャネル長又はチャネル幅に誤差が生じても基準電圧のバラツキが少ない高精度な基準電圧を得ることができるバンドギャップリファレンス回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以上の課題を解決するため、本発明の第１の観点に係るバンドギャップリファレンス回路は、ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、ゲートとドレインとが互いに接続され、複数の第１の半導体素子のＰ型半導体にソースがそれぞれ接続された複数の第１のＮチャネルＭＯＳトランジスタと、複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインがそれぞれ接続され、複数の第１のＮチャネルＭＯＳトランジスタを介して複数の第１の半導体素子に電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第２の半導体素子と、第２の半導体素子のＰ型半導体に第１の端子が接続されたインピーダンス素子と、複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、インピーダンス素子の第２の端子にソースが接続された第２のＮチャネルＭＯＳトランジスタと、複数の第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインが接続され、第２のＮチャネルＭＯＳトランジスタのドレインにゲート及びドレインが接続され、第２のＮチャネルＭＯＳトランジスタ及びインピーダンス素子を介して第２の半導体素子に電流を供給する第２のＰチャネルＭＯＳトランジスタとを具備する。
【００１１】
本発明の第１の観点に係るバンドギャップリファレンス回路は、複数の第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子とをさらに具備するようにしても良い。
【００１２】
また、本発明の第２の観点に係るバンドギャップリファレンス回路は、ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第１の半導体素子と、ゲートとドレインとが互いに接続され、第１の半導体素子のＰ型半導体にソースが接続された第１のＮチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインが接続され、第１のＮチャネルＭＯＳトランジスタを介して第１の半導体素子に電流を供給する第１のＰチャネルＭＯＳトランジスタと、第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を各々が有し、N型半導体に電源電位ＶＳＳが接続された複数の第２の半導体素子と、複数の第２の半導体素子のＰ型半導体に第１の端子がそれぞれ接続された複数のインピーダンス素子と、第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、複数のインピーダンス素子の第２の端子にソースがそれぞれ接続された複数の第２のＮチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインがそれぞれ接続され、複数の第２のＮチャネルＭＯＳトランジスタのドレインにゲート及びドレインがそれぞれ接続され、複数の第２のＮチャネルＭＯＳトランジスタ及び複数のインピーダンス素子を介して複数の第２の半導体素子に電流をそれぞれ供給する複数の第２のＰチャネルＭＯＳトランジスタとを具備する。
【００１３】
本発明の第２の観点に係るバンドギャップリファレンス回路は、第１のＰチャネルＭＯＳトランジスタ及び複数の第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子とをさらに具備するようにしても良い。
【００１４】
さらに、本発明の第３の観点に係るバンドギャップリファレンス回路は、ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、ゲートとドレインとが互いに接続され、複数の第１の半導体素子のＰ型半導体にソースがそれぞれ接続された複数の第１のＮチャネルＭＯＳトランジスタと、複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインがそれぞれ接続され、複数の第１のＮチャネルＭＯＳトランジスタを介して複数の第１の半導体素子に電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を各々が有し、N型半導体に電源電位ＶＳＳが接続された複数の第２の半導体素子と、複数の第２の半導体素子のＰ型半導体に第１の端子がそれぞれ接続された複数のインピーダンス素子と、複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、複数のインピーダンス素子の第２の端子にソースがそれぞれ接続された複数の第２のＮチャネルＭＯＳトランジスタと、複数の第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインがそれぞれ接続され、複数の第２のＮチャネルＭＯＳトランジスタのドレインにゲート及びドレインがそれぞれ接続され、複数の第２のＮチャネルＭＯＳトランジスタ及び複数のインピーダンス素子を介して複数の第２の半導体素子に電流をそれぞれ供給する複数の第２のＰチャネルＭＯＳトランジスタとを具備する。
【００１５】
本発明の第３の観点に係るバンドギャップリファレンス回路は、複数の第１のＰチャネルＭＯＳトランジスタ及び複数の第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子とをさらに具備するようにしても良い。
【発明の効果】
【００１６】
本発明によれば、複数の第１の半導体素子をそれぞれ含む複数の電流経路、及び／又は、複数の第２の半導体素子をそれぞれ含む複数の電流経路を設けたことにより、比較的簡単な回路構成を用いながら、カレントミラー回路を構成するトランジスタのチャネル長又はチャネル幅に誤差が生じても基準電圧の値に与える誤差を小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るバンドギャップリファレンス回路の構成を示す回路図である。このバンドギャップリファレンス回路は、第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳが供給されて動作する。一般的には、第１の電源電位ＶＤＤと第２の電源電位ＶＳＳとの差（ＶＤＤ−ＶＳＳ）が電源電圧となり、第２の電源電位ＶＳＳが接地電位（０Ｖ）である場合には、ＶＤＤが電源電圧となる。
【００１８】
本発明の第１の実施形態においては、図５に示すダイオードＤ１に相当する半導体素子を含む電流経路がＭ個設けられる。ここで、Ｍは２以上の整数である。図１においては、ＰＮ接合を有する半導体素子としてダイオードＤ１１、Ｄ１２、Ｄ１３、・・・をそれぞれ含む電流経路Ａ１、Ａ２、Ａ３、・・・が示されている。なお、ＰＮ接合を有する半導体素子としては、ダイオードの他に、バイポーラトランジスタやジャンクションＦＥＴ（電界効果トランジスタ）を用いることも可能である。
【００１９】
ここで、ダイオードＤ２におけるＰＮ接合の並列接続個数又は面積は、ダイオードＤ１１等におけるＰＮ接合の並列接続個数又は面積のＫ倍となっているので、ダイオードＤ１１及びＤ２にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。先に説明した式（６）において、ｄＶＤ３／ｄＴは約−１．５ｍＶ／℃の負の温度特性を持っていて、ｄ／ｄＴ・（ｋＴ／ｑ）は約０．０８７ｍＶ／℃の正の温度特性を持っているので、（Ｒ３／Ｒ２）ｌｎ（Ｋ）の値を、例えば、Ｒ３：Ｒ２＝１０：１及びＫ＝６等として、１７〜２３程度にすることができる。
【００２０】
電流経路Ａ１においては、ＰチャネルＭＯＳトランジスタＱＰ１１と、ＮチャネルＭＯＳトランジスタＱＮ１１と、ダイオードＤ１１とが直列に接続されており、電流経路Ａ２においては、ＰチャネルＭＯＳトランジスタＱＰ１２と、ＮチャネルＭＯＳトランジスタＱＮ１２と、ダイオードＤ１２とが直列に接続されており、電流経路Ａ３においては、ＰチャネルＭＯＳトランジスタＱＰ１３と、ＮチャネルＭＯＳトランジスタＱＮ１３と、ダイオードＤ１３とが直列に接続されている。
【００２１】
一方、電流経路Ｂにおいては、ＰチャネルＭＯＳトランジスタＱＰ２と、ＮチャネルＭＯＳトランジスタＱＮ２と、インピーダンス素子としての抵抗Ｒ２と、ダイオードＤ２とが直列に接続されており、電流経路Ｃにおいては、ＰチャネルＭＯＳトランジスタＱＰ３と、インピーダンス素子としての抵抗Ｒ３と、ダイオードＤ３とが直列に接続されている。基準電圧ＶＲＥＦは、トランジスタＱＰ３のドレインから出力される。なお、インピーダンス素子としては、抵抗の他に、ゲートとドレインとが互いに接続されたトランジスタ等を用いることも可能である。
【００２２】
図１において、チャネル長及びチャネル幅が同サイズのトランジスタＱＰ１１、ＱＰ１２、・・・のゲートと、トランジスタＱＰ２のゲート及びドレインと、トランジスタＱＰ３のゲートとが、互いに接続されている。また、チャネル長及びチャネル幅が同サイズのトランジスタＱＮ１１、ＱＮ１２、・・・のゲート及びドレインと、トランジスタＱＮ２のゲートとが、互いに接続されている。これにより、トランジスタＱＰ１１、ＱＰ１２、・・・、ＱＰ２、ＱＰ３、及び、トランジスタＱＮ１１、ＱＮ１２、・・・、ＱＮ２はカレントミラー回路を構成するので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる筈である。
【００２３】
しかしながら、実際には、トランジスタのチャネル長又はチャネル幅にばらつきが生じるので、それらのトランジスタの電流又は電圧に誤差が発生して、基準電圧ＶＲＥＦの値にバラツキが生じて高精度の基準電圧を得ることができなくなってしまう。そこで、本発明の第１の実施形態においては、電流経路Ａ１と並列に電流経路Ａ２、Ａ３、・・・を接続することにより、Ｍ個の電流経路Ａにおける電流又は電圧の誤差の影響を平均化して、基準電圧ＶＲＥＦの値にバラツキが小さくなり高精度の基準電圧が得られるように改善している。
【００２４】
図２は、本発明の効果をシミュレーションで確認するために用いられるバンドギャップリファレンス回路の構成を示す回路図である。このバンドギャップリファレンス回路においては、図１に示すダイオードＤ１１〜Ｄ１３及びＤ２の替わりにＰＮＰバイポーラトランジスタＱ１１〜Ｑ１３及びＱ２が用いられており、また、トランジスタＱＰ３のドレインから出力される電流を測定電圧ＶＭに変換するために、図１に示す抵抗Ｒ３及びダイオードＤ３の替わりにＮチャネルＭＯＳトランジスタＱＮ３のゲート及びドレインがトランジスタＱＰ３のドレインに接続されている。ここで、トランジスタＱ１１〜Ｑ１３をそれぞれ含む電流経路Ａ１〜Ａ３の内の所定の電流経路が接続されている場合の測定電圧ＶＭが、汎用のシミュレーションプログラムを用いて算出される。なお、上記のＰＮＰバイポーラトランジスタの替わりに、ＮＰＮバイポーラトランジスタを用いても良い。
【００２５】
図３は、本発明の効果を確認するためのシミュレーションの結果を示す図である。図３において、曲線（１ａ）〜（３ａ）は、トランジスタのチャネル長が設計値（６μｍ）通りである場合の測定電圧ＶＭを示している。曲線（１ａ）は、電流経路Ａ１のみが接続されている場合の測定電圧ＶＭを表しており、曲線（２ａ）は、電流経路Ａ１及びＡ２が接続されている場合の測定電圧ＶＭを表しており、曲線（３ａ）は、電流経路Ａ１〜Ａ３が接続されている場合の測定電圧ＶＭを表している。図３に示すように、それらの結果は同一である。
【００２６】
図３において、曲線（１ｂ）〜（３ｂ）は、図２に示すトランジスタＱＮ１１のチャネル長が設計値である６μｍから外れて５μｍになった場合の測定電圧ＶＭを示している。曲線（１ｂ）は、電流経路Ａ１のみが接続されている場合の測定電圧ＶＭを表しており、曲線（２ｂ）は、電流経路Ａ１及びＡ２が接続されている場合の測定電圧ＶＭを表しており、曲線（３ｂ）は、電流経路Ａ１〜Ａ３が接続されている場合の測定電圧ＶＭを表している。
【００２７】
図３に示すように、電流経路Ａの数（Ｍ）が増加するにつれて、トランジスタＱＰ３から出力される電流の誤差が減少することが分かる。具体的には、Ｍ＝２の場合に誤差が約１／２となり、Ｍ＝３の場合に誤差が約１／３となる。従って、Ｍの値は大きいほど良いが、誤差を約１／１０以下とするためには、Ｍ≧１０とすることが望ましい。
【００２８】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るバンドギャップリファレンス回路の構成を示す回路図である。本発明の第２の実施形態においては、図５に示すダイオードＤ２に相当する半導体素子を含む電流経路がＮ個設けられる。ここで、Ｎは２以上の整数である。図４においては、ＰＮ接合を有する半導体素子としてダイオードＤ２１、Ｄ２２、Ｄ２３、・・・をそれぞれ含む電流経路Ｂ１、Ｂ２、Ｂ３、・・・が示されている。なお、ＰＮ接合を有する半導体素子としては、ダイオードの他に、バイポーラトランジスタやジャンクションＦＥＴ（電界効果トランジスタ）を用いることも可能である。
【００２９】
ここで、ダイオードＤ２１等におけるＰＮ接合の並列接続個数又は面積は、ダイオードＤ１におけるＰＮ接合の並列接続個数又は面積のＫ倍となっているので、ダイオードＤ１及びＤ２１にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。先に説明した式（６）において、ｄＶＤ３／ｄＴは約−１．５ｍＶ／℃の負の温度特性を持っていて、ｄ／ｄＴ・（ｋＴ／ｑ）は約０．０８７ｍＶ／℃の正の温度特性を持っているので、（Ｒ３／Ｒ２）ｌｎ（Ｋ）の値を、例えば、Ｒ３：Ｒ２＝１０：１及びＫ＝６等として、１７〜２３程度とすることができる。
【００３０】
電流経路Ａにおいては、ＰチャネルＭＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジスタＱＮ１と、ダイオードＤ１とが直列に接続されている。一方、電流経路Ｂ１においては、ＰチャネルＭＯＳトランジスタＱＰ２１と、ＮチャネルＭＯＳトランジスタＱＮ２１と、インピーダンス素子としての抵抗Ｒ２１と、ダイオードＤ２１とが直列に接続されており、電流経路Ｂ２においては、ＰチャネルＭＯＳトランジスタＱＰ２２と、ＮチャネルＭＯＳトランジスタＱＮ２２と、インピーダンス素子としての抵抗Ｒ２２と、ダイオードＤ２２とが直列に接続されており、電流経路Ｂ３においては、ＰチャネルＭＯＳトランジスタＱＰ２３と、ＮチャネルＭＯＳトランジスタＱＮ２３と、インピーダンス素子としての抵抗Ｒ２３と、ダイオードＤ２３とが直列に接続されている。
【００３１】
また、電流経路Ｃにおいては、ＰチャネルＭＯＳトランジスタＱＰ３と、インピーダンス素子としての抵抗Ｒ３と、ダイオードＤ３とが直列に接続されている。基準電圧ＶＲＥＦは、トランジスタＱＰ３のドレインから出力される。なお、インピーダンス素子としては、抵抗の替わりに、ゲートとドレインとが互いに接続されたトランジスタ等を用いることも可能である。
【００３２】
図４において、チャネル長又はチャネル幅が同サイズのトランジスタＱＰ１のゲートと、トランジスタＱＰ２１、ＱＰ２２、・・・のゲート及びドレインと、トランジスタＱＰ３のゲートとが、互いに接続されている。また、チャネル長又はチャネル幅が同サイズのトランジスタＱＮ１のゲート及びドレインと、トランジスタＱＮ２１、ＱＮ２２、・・・のゲートとが、互いに接続されている。これにより、トランジスタＱＰ１、ＱＰ２１、ＱＰ２２、・・・、ＱＰ３、及び、トランジスタＱＮ１、ＱＮ２１、ＱＮ２２、・・・はカレントミラー回路を構成するので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる筈である。
【００３３】
しかしながら、実際には、トランジスタのチャネル長又はチャネル幅にばらつきが生じるので、それらのトランジスタの電流又は電圧に誤差が発生して、期待する基準電圧ＶＲＥＦの値を得ることができなくなってしまう。そこで、本発明の第２の実施形態においては、電流経路Ｂ１と並列に電流経路Ｂ２、Ｂ３、・・・を接続することにより、Ｎ個の電流経路Ｂにおける電流又は電圧の誤差の影響を平均化して、期待する基準電圧ＶＲＥＦの値を得られるように改善している。
【００３４】
電流経路Ｂの数（Ｎ）が増加するにつれて、トランジスタＱＰ３から出力される電流の誤差が減少する。具体的には、Ｎ＝２の場合に誤差が約１／２となり、Ｎ＝３の場合に誤差が約１／３となる。従って、Ｎの値は大きいほど良いが、誤差を約１／１０以下とするためには、Ｎ≧１０とすることが望ましい。
【００３５】
さらに、本発明の第１の実施形態と第２の実施形態とを組み合わせることにより、Ｍ個の電流経路ＡとＮ個の電流経路Ｂとを設けるようにしても良い。その場合には、トランジスタのチャネル長又はチャネル幅のばらつきの影響をさらに低減することができる。
【００３６】
ところで、ＡＳＩＣ（Application Specific IC：特定用途向けＩＣ）等の半導体集積回路においては、各種の論理回路を実現するための複数のセルを組み合わせてレイアウト領域内に配置し、それらのセル間を配線することにより、レイアウト設計が行われている。各種のセルの中でも、Ｉ／Ｏセル（入出力セル）の数は多いので、レイアウト設計のために用いるライブラリにおいて、本発明において増設される電流経路Ａ２、Ａ３、・・・、及び／又は、電流経路Ｂ２、Ｂ３、・・・を予めＩ／Ｏセルに組み込んでおけば、本発明に係るバンドギャップリファレンス回路の実現を容易にすることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係るバンドギャップリファレンス回路の回路図。
【図２】本発明の効果を確認するためのバンドギャップリファレンス回路の回路図。
【図３】本発明の効果を確認するためのシミュレーションの結果を示す図。
【図４】本発明の第２の実施形態に係るバンドギャップリファレンス回路の回路図。
【図５】従来のバンドギャップリファレンス回路の回路図。
【符号の説明】
【００３８】
Ｄ１〜Ｄ２３ ダイオード、 ＱＰ１〜ＱＰ２３ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ２３ ＮチャネルＭＯＳトランジスタ、 Ｒ２〜Ｒ２３ 抵抗
【技術分野】
【０００１】
本発明は、ダイオードやトランジスタ等の半導体素子のバンドギャップを利用して基準電圧や基準電流を生成するバンドギャップリファレンス回路に関する。
【背景技術】
【０００２】
従来より、様々な回路において動作の基準となる基準電圧や基準電流を生成するために、バンドギャップリファレンス回路が使用されている。バンドギャップリファレンス回路によれば、温度や電源電圧等が変動しても、高精度で安定した基準電圧や基準電流を得ることができる。バンドギャップリファレンス回路の基本的な構成及び動作に関しては、例えば、非特許文献１に記載されている。
【０００３】
図５は、従来のバンドギャップリファレンス回路の構成を示す回路図の一例である。このバンドギャップリファレンス回路は、ＰＮ接合を有するダイオードＤ１〜Ｄ３と、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、抵抗Ｒ２及びＲ３とを含んでおり、第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳが供給されて動作する。
【０００４】
図５において、PチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのそれぞれについて、チャネル長及びチャネル幅が同サイズのトランジスタＱＰ１〜ＱＰ３及びＱＮ１〜ＱＮ２はカレントミラー回路を構成しているので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる。また、ダイオードＤ２におけるＰＮ接合の並列接続個数又は面積は、ダイオードＤ１におけるＰＮ接合の並列接続個数又は面積のＫ倍となっているので、ダイオードＤ１及びＤ２にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。
【０００５】
ここで、ダイオードＤ１の飽和電流をＩＳとすると、ダイオードＤ２の飽和電流はＫ・ＩＳとなる。また、トランジスタＱＰ１〜ＱＰ３にそれぞれ流れる電流をＩとし、ダイオードＤ１〜Ｄ３の両端電圧をそれぞれＶＤ１〜ＶＤ３とし、抵抗Ｒ２及びＲ３の値をそれぞれＲ２及びＲ３とすると、以下の式が成立する。なお、ｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電子の電荷である。
ＶＤ１＝（ｋＴ／ｑ）ｌｎ（Ｉ／ＩＳ） ・・・（１）
ＶＤ２＝（ｋＴ／ｑ）ｌｎ（Ｉ／（Ｋ・ＩＳ）） ・・・（２）
ＶＤ１＝Ｉ・Ｒ２＋ＶＤ２ ・・・（３）
【０００６】
式（３）を変形して式（１）及び式（２）を代入することにより、次式（４）が得られる。
Ｉ＝（ＶＤ１−ＶＤ２）／Ｒ２＝（ｋＴ／ｑＲ２）ｌｎ（Ｋ） ・・・（４）
従って、トランジスタＱＰ３のドレインから出力される基準電圧ＶＲＥＦは、次式（５）によって表される。
ＶＲＥＦ＝Ｉ・Ｒ３＋ＶＤ３
＝（Ｒ３／Ｒ２）（ｋＴ／ｑ）ｌｎ（Ｋ）＋ＶＤ３ ・・・（５）
【０００７】
基準電圧ＶＲＥＦの温度依存性をキャンセルするためには、式（５）を絶対温度Ｔで微分した値がゼロになれば良い。
ｄＶＲＥＦ／ｄＴ＝（Ｒ３／Ｒ２）（ｋ／ｑ）ｌｎ（Ｋ）＋ｄＶＤ３／ｄＴ＝０
・・・（６）
式（６）において、ｄＶＤ３／ｄＴは負の温度特性を持っているので、（Ｒ３／Ｒ２）（ｋ／ｑ）ｌｎ（Ｋ）の値をこれに釣り合う正の値とすれば、基準電圧ＶＲＥＦの温度依存性をキャンセルすることが可能である。
【０００８】
しかしながら、カレントミラー回路を構成するトランジスタＱＰ１〜ＱＰ３及びＱＮ１〜ＱＮ２のチャネル長又はチャネル幅にばらつきが生じた場合には、それらのトランジスタの電流又は電圧に誤差が発生して、基準電圧ＶＲＥＦの値にバラツキが生じて高精度の基準電圧を得ることができなくなってしまう。
【非特許文献１】谷口研二、「ＣＭＯＳアナログ回路入門」第３版、ＣＱ出版株式会社、２００５年９月１日、ｐ．１２０
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、上記の点に鑑み、本発明は、比較的簡単な回路構成を用いながら、カレントミラー回路を構成するトランジスタのチャネル長又はチャネル幅に誤差が生じても基準電圧のバラツキが少ない高精度な基準電圧を得ることができるバンドギャップリファレンス回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以上の課題を解決するため、本発明の第１の観点に係るバンドギャップリファレンス回路は、ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、ゲートとドレインとが互いに接続され、複数の第１の半導体素子のＰ型半導体にソースがそれぞれ接続された複数の第１のＮチャネルＭＯＳトランジスタと、複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインがそれぞれ接続され、複数の第１のＮチャネルＭＯＳトランジスタを介して複数の第１の半導体素子に電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第２の半導体素子と、第２の半導体素子のＰ型半導体に第１の端子が接続されたインピーダンス素子と、複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、インピーダンス素子の第２の端子にソースが接続された第２のＮチャネルＭＯＳトランジスタと、複数の第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインが接続され、第２のＮチャネルＭＯＳトランジスタのドレインにゲート及びドレインが接続され、第２のＮチャネルＭＯＳトランジスタ及びインピーダンス素子を介して第２の半導体素子に電流を供給する第２のＰチャネルＭＯＳトランジスタとを具備する。
【００１１】
本発明の第１の観点に係るバンドギャップリファレンス回路は、複数の第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子とをさらに具備するようにしても良い。
【００１２】
また、本発明の第２の観点に係るバンドギャップリファレンス回路は、ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第１の半導体素子と、ゲートとドレインとが互いに接続され、第１の半導体素子のＰ型半導体にソースが接続された第１のＮチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインが接続され、第１のＮチャネルＭＯＳトランジスタを介して第１の半導体素子に電流を供給する第１のＰチャネルＭＯＳトランジスタと、第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を各々が有し、N型半導体に電源電位ＶＳＳが接続された複数の第２の半導体素子と、複数の第２の半導体素子のＰ型半導体に第１の端子がそれぞれ接続された複数のインピーダンス素子と、第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、複数のインピーダンス素子の第２の端子にソースがそれぞれ接続された複数の第２のＮチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインがそれぞれ接続され、複数の第２のＮチャネルＭＯＳトランジスタのドレインにゲート及びドレインがそれぞれ接続され、複数の第２のＮチャネルＭＯＳトランジスタ及び複数のインピーダンス素子を介して複数の第２の半導体素子に電流をそれぞれ供給する複数の第２のＰチャネルＭＯＳトランジスタとを具備する。
【００１３】
本発明の第２の観点に係るバンドギャップリファレンス回路は、第１のＰチャネルＭＯＳトランジスタ及び複数の第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子とをさらに具備するようにしても良い。
【００１４】
さらに、本発明の第３の観点に係るバンドギャップリファレンス回路は、ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、ゲートとドレインとが互いに接続され、複数の第１の半導体素子のＰ型半導体にソースがそれぞれ接続された複数の第１のＮチャネルＭＯＳトランジスタと、複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインがそれぞれ接続され、複数の第１のＮチャネルＭＯＳトランジスタを介して複数の第１の半導体素子に電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を各々が有し、N型半導体に電源電位ＶＳＳが接続された複数の第２の半導体素子と、複数の第２の半導体素子のＰ型半導体に第１の端子がそれぞれ接続された複数のインピーダンス素子と、複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、複数のインピーダンス素子の第２の端子にソースがそれぞれ接続された複数の第２のＮチャネルＭＯＳトランジスタと、複数の第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインがそれぞれ接続され、複数の第２のＮチャネルＭＯＳトランジスタのドレインにゲート及びドレインがそれぞれ接続され、複数の第２のＮチャネルＭＯＳトランジスタ及び複数のインピーダンス素子を介して複数の第２の半導体素子に電流をそれぞれ供給する複数の第２のＰチャネルＭＯＳトランジスタとを具備する。
【００１５】
本発明の第３の観点に係るバンドギャップリファレンス回路は、複数の第１のＰチャネルＭＯＳトランジスタ及び複数の第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子とをさらに具備するようにしても良い。
【発明の効果】
【００１６】
本発明によれば、複数の第１の半導体素子をそれぞれ含む複数の電流経路、及び／又は、複数の第２の半導体素子をそれぞれ含む複数の電流経路を設けたことにより、比較的簡単な回路構成を用いながら、カレントミラー回路を構成するトランジスタのチャネル長又はチャネル幅に誤差が生じても基準電圧の値に与える誤差を小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るバンドギャップリファレンス回路の構成を示す回路図である。このバンドギャップリファレンス回路は、第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳが供給されて動作する。一般的には、第１の電源電位ＶＤＤと第２の電源電位ＶＳＳとの差（ＶＤＤ−ＶＳＳ）が電源電圧となり、第２の電源電位ＶＳＳが接地電位（０Ｖ）である場合には、ＶＤＤが電源電圧となる。
【００１８】
本発明の第１の実施形態においては、図５に示すダイオードＤ１に相当する半導体素子を含む電流経路がＭ個設けられる。ここで、Ｍは２以上の整数である。図１においては、ＰＮ接合を有する半導体素子としてダイオードＤ１１、Ｄ１２、Ｄ１３、・・・をそれぞれ含む電流経路Ａ１、Ａ２、Ａ３、・・・が示されている。なお、ＰＮ接合を有する半導体素子としては、ダイオードの他に、バイポーラトランジスタやジャンクションＦＥＴ（電界効果トランジスタ）を用いることも可能である。
【００１９】
ここで、ダイオードＤ２におけるＰＮ接合の並列接続個数又は面積は、ダイオードＤ１１等におけるＰＮ接合の並列接続個数又は面積のＫ倍となっているので、ダイオードＤ１１及びＤ２にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。先に説明した式（６）において、ｄＶＤ３／ｄＴは約−１．５ｍＶ／℃の負の温度特性を持っていて、ｄ／ｄＴ・（ｋＴ／ｑ）は約０．０８７ｍＶ／℃の正の温度特性を持っているので、（Ｒ３／Ｒ２）ｌｎ（Ｋ）の値を、例えば、Ｒ３：Ｒ２＝１０：１及びＫ＝６等として、１７〜２３程度にすることができる。
【００２０】
電流経路Ａ１においては、ＰチャネルＭＯＳトランジスタＱＰ１１と、ＮチャネルＭＯＳトランジスタＱＮ１１と、ダイオードＤ１１とが直列に接続されており、電流経路Ａ２においては、ＰチャネルＭＯＳトランジスタＱＰ１２と、ＮチャネルＭＯＳトランジスタＱＮ１２と、ダイオードＤ１２とが直列に接続されており、電流経路Ａ３においては、ＰチャネルＭＯＳトランジスタＱＰ１３と、ＮチャネルＭＯＳトランジスタＱＮ１３と、ダイオードＤ１３とが直列に接続されている。
【００２１】
一方、電流経路Ｂにおいては、ＰチャネルＭＯＳトランジスタＱＰ２と、ＮチャネルＭＯＳトランジスタＱＮ２と、インピーダンス素子としての抵抗Ｒ２と、ダイオードＤ２とが直列に接続されており、電流経路Ｃにおいては、ＰチャネルＭＯＳトランジスタＱＰ３と、インピーダンス素子としての抵抗Ｒ３と、ダイオードＤ３とが直列に接続されている。基準電圧ＶＲＥＦは、トランジスタＱＰ３のドレインから出力される。なお、インピーダンス素子としては、抵抗の他に、ゲートとドレインとが互いに接続されたトランジスタ等を用いることも可能である。
【００２２】
図１において、チャネル長及びチャネル幅が同サイズのトランジスタＱＰ１１、ＱＰ１２、・・・のゲートと、トランジスタＱＰ２のゲート及びドレインと、トランジスタＱＰ３のゲートとが、互いに接続されている。また、チャネル長及びチャネル幅が同サイズのトランジスタＱＮ１１、ＱＮ１２、・・・のゲート及びドレインと、トランジスタＱＮ２のゲートとが、互いに接続されている。これにより、トランジスタＱＰ１１、ＱＰ１２、・・・、ＱＰ２、ＱＰ３、及び、トランジスタＱＮ１１、ＱＮ１２、・・・、ＱＮ２はカレントミラー回路を構成するので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる筈である。
【００２３】
しかしながら、実際には、トランジスタのチャネル長又はチャネル幅にばらつきが生じるので、それらのトランジスタの電流又は電圧に誤差が発生して、基準電圧ＶＲＥＦの値にバラツキが生じて高精度の基準電圧を得ることができなくなってしまう。そこで、本発明の第１の実施形態においては、電流経路Ａ１と並列に電流経路Ａ２、Ａ３、・・・を接続することにより、Ｍ個の電流経路Ａにおける電流又は電圧の誤差の影響を平均化して、基準電圧ＶＲＥＦの値にバラツキが小さくなり高精度の基準電圧が得られるように改善している。
【００２４】
図２は、本発明の効果をシミュレーションで確認するために用いられるバンドギャップリファレンス回路の構成を示す回路図である。このバンドギャップリファレンス回路においては、図１に示すダイオードＤ１１〜Ｄ１３及びＤ２の替わりにＰＮＰバイポーラトランジスタＱ１１〜Ｑ１３及びＱ２が用いられており、また、トランジスタＱＰ３のドレインから出力される電流を測定電圧ＶＭに変換するために、図１に示す抵抗Ｒ３及びダイオードＤ３の替わりにＮチャネルＭＯＳトランジスタＱＮ３のゲート及びドレインがトランジスタＱＰ３のドレインに接続されている。ここで、トランジスタＱ１１〜Ｑ１３をそれぞれ含む電流経路Ａ１〜Ａ３の内の所定の電流経路が接続されている場合の測定電圧ＶＭが、汎用のシミュレーションプログラムを用いて算出される。なお、上記のＰＮＰバイポーラトランジスタの替わりに、ＮＰＮバイポーラトランジスタを用いても良い。
【００２５】
図３は、本発明の効果を確認するためのシミュレーションの結果を示す図である。図３において、曲線（１ａ）〜（３ａ）は、トランジスタのチャネル長が設計値（６μｍ）通りである場合の測定電圧ＶＭを示している。曲線（１ａ）は、電流経路Ａ１のみが接続されている場合の測定電圧ＶＭを表しており、曲線（２ａ）は、電流経路Ａ１及びＡ２が接続されている場合の測定電圧ＶＭを表しており、曲線（３ａ）は、電流経路Ａ１〜Ａ３が接続されている場合の測定電圧ＶＭを表している。図３に示すように、それらの結果は同一である。
【００２６】
図３において、曲線（１ｂ）〜（３ｂ）は、図２に示すトランジスタＱＮ１１のチャネル長が設計値である６μｍから外れて５μｍになった場合の測定電圧ＶＭを示している。曲線（１ｂ）は、電流経路Ａ１のみが接続されている場合の測定電圧ＶＭを表しており、曲線（２ｂ）は、電流経路Ａ１及びＡ２が接続されている場合の測定電圧ＶＭを表しており、曲線（３ｂ）は、電流経路Ａ１〜Ａ３が接続されている場合の測定電圧ＶＭを表している。
【００２７】
図３に示すように、電流経路Ａの数（Ｍ）が増加するにつれて、トランジスタＱＰ３から出力される電流の誤差が減少することが分かる。具体的には、Ｍ＝２の場合に誤差が約１／２となり、Ｍ＝３の場合に誤差が約１／３となる。従って、Ｍの値は大きいほど良いが、誤差を約１／１０以下とするためには、Ｍ≧１０とすることが望ましい。
【００２８】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るバンドギャップリファレンス回路の構成を示す回路図である。本発明の第２の実施形態においては、図５に示すダイオードＤ２に相当する半導体素子を含む電流経路がＮ個設けられる。ここで、Ｎは２以上の整数である。図４においては、ＰＮ接合を有する半導体素子としてダイオードＤ２１、Ｄ２２、Ｄ２３、・・・をそれぞれ含む電流経路Ｂ１、Ｂ２、Ｂ３、・・・が示されている。なお、ＰＮ接合を有する半導体素子としては、ダイオードの他に、バイポーラトランジスタやジャンクションＦＥＴ（電界効果トランジスタ）を用いることも可能である。
【００２９】
ここで、ダイオードＤ２１等におけるＰＮ接合の並列接続個数又は面積は、ダイオードＤ１におけるＰＮ接合の並列接続個数又は面積のＫ倍となっているので、ダイオードＤ１及びＤ２１にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。先に説明した式（６）において、ｄＶＤ３／ｄＴは約−１．５ｍＶ／℃の負の温度特性を持っていて、ｄ／ｄＴ・（ｋＴ／ｑ）は約０．０８７ｍＶ／℃の正の温度特性を持っているので、（Ｒ３／Ｒ２）ｌｎ（Ｋ）の値を、例えば、Ｒ３：Ｒ２＝１０：１及びＫ＝６等として、１７〜２３程度とすることができる。
【００３０】
電流経路Ａにおいては、ＰチャネルＭＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジスタＱＮ１と、ダイオードＤ１とが直列に接続されている。一方、電流経路Ｂ１においては、ＰチャネルＭＯＳトランジスタＱＰ２１と、ＮチャネルＭＯＳトランジスタＱＮ２１と、インピーダンス素子としての抵抗Ｒ２１と、ダイオードＤ２１とが直列に接続されており、電流経路Ｂ２においては、ＰチャネルＭＯＳトランジスタＱＰ２２と、ＮチャネルＭＯＳトランジスタＱＮ２２と、インピーダンス素子としての抵抗Ｒ２２と、ダイオードＤ２２とが直列に接続されており、電流経路Ｂ３においては、ＰチャネルＭＯＳトランジスタＱＰ２３と、ＮチャネルＭＯＳトランジスタＱＮ２３と、インピーダンス素子としての抵抗Ｒ２３と、ダイオードＤ２３とが直列に接続されている。
【００３１】
また、電流経路Ｃにおいては、ＰチャネルＭＯＳトランジスタＱＰ３と、インピーダンス素子としての抵抗Ｒ３と、ダイオードＤ３とが直列に接続されている。基準電圧ＶＲＥＦは、トランジスタＱＰ３のドレインから出力される。なお、インピーダンス素子としては、抵抗の替わりに、ゲートとドレインとが互いに接続されたトランジスタ等を用いることも可能である。
【００３２】
図４において、チャネル長又はチャネル幅が同サイズのトランジスタＱＰ１のゲートと、トランジスタＱＰ２１、ＱＰ２２、・・・のゲート及びドレインと、トランジスタＱＰ３のゲートとが、互いに接続されている。また、チャネル長又はチャネル幅が同サイズのトランジスタＱＮ１のゲート及びドレインと、トランジスタＱＮ２１、ＱＮ２２、・・・のゲートとが、互いに接続されている。これにより、トランジスタＱＰ１、ＱＰ２１、ＱＰ２２、・・・、ＱＰ３、及び、トランジスタＱＮ１、ＱＮ２１、ＱＮ２２、・・・はカレントミラー回路を構成するので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる筈である。
【００３３】
しかしながら、実際には、トランジスタのチャネル長又はチャネル幅にばらつきが生じるので、それらのトランジスタの電流又は電圧に誤差が発生して、期待する基準電圧ＶＲＥＦの値を得ることができなくなってしまう。そこで、本発明の第２の実施形態においては、電流経路Ｂ１と並列に電流経路Ｂ２、Ｂ３、・・・を接続することにより、Ｎ個の電流経路Ｂにおける電流又は電圧の誤差の影響を平均化して、期待する基準電圧ＶＲＥＦの値を得られるように改善している。
【００３４】
電流経路Ｂの数（Ｎ）が増加するにつれて、トランジスタＱＰ３から出力される電流の誤差が減少する。具体的には、Ｎ＝２の場合に誤差が約１／２となり、Ｎ＝３の場合に誤差が約１／３となる。従って、Ｎの値は大きいほど良いが、誤差を約１／１０以下とするためには、Ｎ≧１０とすることが望ましい。
【００３５】
さらに、本発明の第１の実施形態と第２の実施形態とを組み合わせることにより、Ｍ個の電流経路ＡとＮ個の電流経路Ｂとを設けるようにしても良い。その場合には、トランジスタのチャネル長又はチャネル幅のばらつきの影響をさらに低減することができる。
【００３６】
ところで、ＡＳＩＣ（Application Specific IC：特定用途向けＩＣ）等の半導体集積回路においては、各種の論理回路を実現するための複数のセルを組み合わせてレイアウト領域内に配置し、それらのセル間を配線することにより、レイアウト設計が行われている。各種のセルの中でも、Ｉ／Ｏセル（入出力セル）の数は多いので、レイアウト設計のために用いるライブラリにおいて、本発明において増設される電流経路Ａ２、Ａ３、・・・、及び／又は、電流経路Ｂ２、Ｂ３、・・・を予めＩ／Ｏセルに組み込んでおけば、本発明に係るバンドギャップリファレンス回路の実現を容易にすることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係るバンドギャップリファレンス回路の回路図。
【図２】本発明の効果を確認するためのバンドギャップリファレンス回路の回路図。
【図３】本発明の効果を確認するためのシミュレーションの結果を示す図。
【図４】本発明の第２の実施形態に係るバンドギャップリファレンス回路の回路図。
【図５】従来のバンドギャップリファレンス回路の回路図。
【符号の説明】
【００３８】
Ｄ１〜Ｄ２３ ダイオード、 ＱＰ１〜ＱＰ２３ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ２３ ＮチャネルＭＯＳトランジスタ、 Ｒ２〜Ｒ２３ 抵抗
【特許請求の範囲】
【請求項１】
ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、
ゲートとドレインとが互いに接続され、前記複数の第１の半導体素子のＰ型半導体にソースがそれぞれ接続された複数の第１のＮチャネルＭＯＳトランジスタと、
前記複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインがそれぞれ接続され、前記複数の第１のＮチャネルＭＯＳトランジスタを介して前記複数の第１の半導体素子に電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、
前記第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第２の半導体素子と、
前記第２の半導体素子のＰ型半導体に第１の端子が接続されたインピーダンス素子と、
前記複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、前記インピーダンス素子の第２の端子にソースが接続された第２のＮチャネルＭＯＳトランジスタと、
前記複数の第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインが接続され、前記第２のＮチャネルＭＯＳトランジスタのドレインに前記ゲート及びドレインが接続され、前記第２のＮチャネルＭＯＳトランジスタ及び前記インピーダンス素子を介して前記第２の半導体素子に電流を供給する第２のＰチャネルＭＯＳトランジスタと、
を具備するバンドギャップリファレンス回路。
【請求項２】
前記第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子と、
をさらに具備する、請求項１記載のバンドギャップリファレンス回路。
【請求項３】
ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第１の半導体素子と、
ゲートとドレインとが互いに接続され、前記第１の半導体素子のＰ型半導体にソースが接続された第１のＮチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインが接続され、前記第１のＮチャネルＭＯＳトランジスタを介して前記第１の半導体素子に電流を供給する第１のＰチャネルＭＯＳトランジスタと、
前記第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を各々が有し、N型半導体に電源電位ＶＳＳが接続された複数の第２の半導体素子と、
前記複数の第２の半導体素子のＰ型半導体に第１の端子がそれぞれ接続された複数のインピーダンス素子と、
前記第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、前記複数のインピーダンス素子の第２の端子にソースがそれぞれ接続された複数の第２のＮチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインがそれぞれ接続され、前記複数の第２のＮチャネルＭＯＳトランジスタのドレインに前記ゲート及びドレインがそれぞれ接続され、前記複数の第２のＮチャネルＭＯＳトランジスタ及び前記複数のインピーダンス素子を介して前記複数の第２の半導体素子に電流をそれぞれ供給する複数の第２のＰチャネルＭＯＳトランジスタと、
を具備するバンドギャップリファレンス回路。
【請求項４】
前記複数の第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子と、
をさらに具備する、請求項３記載のバンドギャップリファレンス回路。
【請求項５】
ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、
ゲートとドレインとが互いに接続され、前記複数の第１の半導体素子のＰ型半導体にソースがそれぞれ接続された複数の第１のＮチャネルＭＯＳトランジスタと、
前記複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインがそれぞれ接続され、前記複数の第１のＮチャネルＭＯＳトランジスタを介して前記複数の第１の半導体素子に電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、
前記第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を各々が有し、N型半導体に電源電位ＶＳＳが接続された複数の第２の半導体素子と、
前記複数の第２の半導体素子のＰ型半導体に第１の端子がそれぞれ接続された複数のインピーダンス素子と、
前記複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、前記複数のインピーダンス素子の第２の端子にソースがそれぞれ接続された複数の第２のＮチャネルＭＯＳトランジスタと、
前記複数の第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインがそれぞれ接続され、前記複数の第２のＮチャネルＭＯＳトランジスタのドレインに前記ゲート及びドレインがそれぞれ接続され、前記複数の第２のＮチャネルＭＯＳトランジスタ及び前記複数のインピーダンス素子を介して前記複数の第２の半導体素子に電流をそれぞれ供給する複数の第２のＰチャネルＭＯＳトランジスタと、
を具備するバンドギャップリファレンス回路。
【請求項６】
前記複数の第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子と、
をさらに具備する、請求項５記載のバンドギャップリファレンス回路。
【請求項１】
ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、
ゲートとドレインとが互いに接続され、前記複数の第１の半導体素子のＰ型半導体にソースがそれぞれ接続された複数の第１のＮチャネルＭＯＳトランジスタと、
前記複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインがそれぞれ接続され、前記複数の第１のＮチャネルＭＯＳトランジスタを介して前記複数の第１の半導体素子に電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、
前記第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第２の半導体素子と、
前記第２の半導体素子のＰ型半導体に第１の端子が接続されたインピーダンス素子と、
前記複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、前記インピーダンス素子の第２の端子にソースが接続された第２のＮチャネルＭＯＳトランジスタと、
前記複数の第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインが接続され、前記第２のＮチャネルＭＯＳトランジスタのドレインに前記ゲート及びドレインが接続され、前記第２のＮチャネルＭＯＳトランジスタ及び前記インピーダンス素子を介して前記第２の半導体素子に電流を供給する第２のＰチャネルＭＯＳトランジスタと、
を具備するバンドギャップリファレンス回路。
【請求項２】
前記第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子と、
をさらに具備する、請求項１記載のバンドギャップリファレンス回路。
【請求項３】
ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された第１の半導体素子と、
ゲートとドレインとが互いに接続され、前記第１の半導体素子のＰ型半導体にソースが接続された第１のＮチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインが接続され、前記第１のＮチャネルＭＯＳトランジスタを介して前記第１の半導体素子に電流を供給する第１のＰチャネルＭＯＳトランジスタと、
前記第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を各々が有し、N型半導体に電源電位ＶＳＳが接続された複数の第２の半導体素子と、
前記複数の第２の半導体素子のＰ型半導体に第１の端子がそれぞれ接続された複数のインピーダンス素子と、
前記第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、前記複数のインピーダンス素子の第２の端子にソースがそれぞれ接続された複数の第２のＮチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインがそれぞれ接続され、前記複数の第２のＮチャネルＭＯＳトランジスタのドレインに前記ゲート及びドレインがそれぞれ接続され、前記複数の第２のＮチャネルＭＯＳトランジスタ及び前記複数のインピーダンス素子を介して前記複数の第２の半導体素子に電流をそれぞれ供給する複数の第２のＰチャネルＭＯＳトランジスタと、
を具備するバンドギャップリファレンス回路。
【請求項４】
前記複数の第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子と、
をさらに具備する、請求項３記載のバンドギャップリファレンス回路。
【請求項５】
ＰＮ接合を有し、N型半導体に電源電位ＶＳＳが接続された複数の第１の半導体素子と、
ゲートとドレインとが互いに接続され、前記複数の第１の半導体素子のＰ型半導体にソースがそれぞれ接続された複数の第１のＮチャネルＭＯＳトランジスタと、
前記複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにドレインがそれぞれ接続され、前記複数の第１のＮチャネルＭＯＳトランジスタを介して前記複数の第１の半導体素子に電流をそれぞれ供給する複数の第１のＰチャネルＭＯＳトランジスタと、
前記第１の半導体素子とは並列接続個数又はサイズが異なるＰＮ接合を各々が有し、N型半導体に電源電位ＶＳＳが接続された複数の第２の半導体素子と、
前記複数の第２の半導体素子のＰ型半導体に第１の端子がそれぞれ接続された複数のインピーダンス素子と、
前記複数の第１のＮチャネルＭＯＳトランジスタのゲート及びドレインにゲートが接続され、前記複数のインピーダンス素子の第２の端子にソースがそれぞれ接続された複数の第２のＮチャネルＭＯＳトランジスタと、
前記複数の第１のＰチャネルＭＯＳトランジスタのゲートにゲート及びドレインがそれぞれ接続され、前記複数の第２のＮチャネルＭＯＳトランジスタのドレインに前記ゲート及びドレインがそれぞれ接続され、前記複数の第２のＮチャネルＭＯＳトランジスタ及び前記複数のインピーダンス素子を介して前記複数の第２の半導体素子に電流をそれぞれ供給する複数の第２のＰチャネルＭＯＳトランジスタと、
を具備するバンドギャップリファレンス回路。
【請求項６】
前記複数の第２のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインに接続され、基準電位を発生する第２のインピーダンス素子及びＰＮ接合を有する第３の半導体素子と、
をさらに具備する、請求項５記載のバンドギャップリファレンス回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−１９９４８２（Ｐ２００９−１９９４８２Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−４２３９７（Ｐ２００８−４２３９７）
【出願日】平成２０年２月２５日（２００８．２．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２５日（２００８．２．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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