ビアホールの形成方法
【課題】異なる種類の絶縁体が積層された構造を有する絶縁膜に、高精度の加工形状を有するビアホールを形成することができるビアホールの形成方法を提供する。
【解決手段】
ドライエッチングによって第２の絶縁層に第１の貫通孔を形成する工程と、第１の絶縁層及び第２の絶縁層の第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、第１の貫通孔から露出する第１の絶縁層をドライエッチングにより除去して下層配線に達するビアホールを形成する工程と、を有すること。
【解決手段】
ドライエッチングによって第２の絶縁層に第１の貫通孔を形成する工程と、第１の絶縁層及び第２の絶縁層の第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、第１の貫通孔から露出する第１の絶縁層をドライエッチングにより除去して下層配線に達するビアホールを形成する工程と、を有すること。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜を貫通し、半導体基板の上に形成された電極との電気的な接続を得るために形成されるビアホールの形成方法に関するものである。
【背景技術】
【０００２】
近年の携帯電話の小型化及び高性能化に伴い、携帯電話に用いられるカメラモジュールの高画素対応及び低背化が進んでいる。また、携帯電話用のカメラモジュールに内蔵されるセンサ部品にも小型化が要求されている。従来からセンサの実装にはワイヤーボンド方式やフリップチップ方式等が採用されていたが、近年においてはセンサをＣＳＰ（Chip Scale Package又はChip Size Package）として実装する方式が注目されている。この方式は、センサがチップサイズに近い超小型・薄型で形成されるため、高密度実装が可能になる。また、この方式は、プリント基板へのセンサの実装に、従来の表面マウント技術を用いることができる。なお、以下においては、このようなセンサをセンサＣＳＰと称する。
【０００３】
センサＣＳＰには、多数の種類がある。例えば、パッケージ側面に配線を形成する方式と、各センサＣＳＰ（すなわち、センサチップごと）に貫通孔であるビアホールを設けるＴＳＶ（Through Silicon Via）方式とが知られている。例えば、ビアホールの形成方法の具体的な例は、特許文献１に記載されている。
【０００４】
また、半導体装置の動作速度（動作周波数）及び信頼性の向上の観点から、配線を覆う絶縁膜を２層構造とし、配線容量の引き下げ及びリーク電流の抑制を図る技術が知られている。このような２層構造を有する絶縁膜にビアホールを形成する方法として、例えば、特許文献２にその技術内容が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１６４５６６
【特許文献２】特開２００１−７７０８６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、２層構造からなる絶縁膜にドライエッチングによってビアホールを形成する場合には、絶縁膜と配線とのエッチング選択比、下層絶縁体（すなわち、配線上に形成される絶縁体）と上層絶縁体とのエッチングレートの相違、下層及び上層の絶縁体に用いられる材料の相違により、高精度の加工形状を形成できない場合がある。
【０００７】
より具体的には、絶縁膜と配線とのエッチング選択比を小さく設定すると、配線が削れてしまい、配線の一部（当該削れによって生成された金属）がビアホールの側面に付着し、ビアホールの開口寸法がばらついてしまう問題がある。かかる問題を回避するためにエッチング選択比を大きく設定するとエッチング時間が長くなり、下層絶縁体が上層絶縁体よりもエッチングレートが遅い場合には、下層絶縁体のエッチング中に上層絶縁体の側面もエッチングされることがある。このため、上層絶縁体における開口寸法が下層絶縁体における開口寸法よりも大きくなる問題が生じてしまう。すなわち、高精度の加工形状を有するビアホールの形成が困難になる。
【０００８】
本発明は、以上の如き事情に鑑みてなされたものであり、異なる種類の絶縁体が積層された構造を有する絶縁膜に、高精度の加工形状を有するビアホールを形成することができるビアホールの形成方法を提供する。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明のビアホールの形成方法は、半導体基板の上に形成された下層配線を覆う第１の絶縁層及び第１の絶縁層とは異なる組成を有して第１の絶縁層を覆う第２の絶縁層を貫通して下層配線に達するビアホールを形成する方法であって、ドライエッチングによって第２の絶縁層に第１の貫通孔を形成する工程と、第１の絶縁層及び第２の絶縁層の第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、第１の貫通孔から露出する第１の絶縁層をドライエッチングにより除去して下層配線に達するビアホールを形成する工程と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明のビアホールの形成方法は、本発明のビアホールの形成方法は、半導体基板の上に形成された下層配線を覆う第１の絶縁層及び第１の絶縁層とは異なる組成を有して第１の絶縁層を覆う第２の絶縁層を貫通して下層配線に達するビアホールを形成する方法であって、ドライエッチングによって第２の絶縁層に第１の貫通孔を形成する工程と、第１の絶縁層及び第２の絶縁層の第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、第１の貫通孔から露出する第１の絶縁層をドライエッチングにより除去して下層配線に達するビアホールを形成する工程と、を有している。
【００１１】
上述するように、本発明においては、第１の貫通孔からの第１の絶縁層及び第２の絶縁層の露出部分を同一組成からなる絶縁体にする同一化工程を有することで、第２の貫通孔形成時における下層配線の剥がれ及び第１の貫通孔の後退を抑制することができる。これによって、異なる種類の絶縁体が積層された構造を有する絶縁膜に、高精度の加工形状を有するビアホールを形成することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【図２】本発明の実施例１であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【図３】本発明の実施例１であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【図４】本発明の実施例２であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【図５】本発明の実施例２であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例１】
【００１４】
図１乃至３を参照しつつ、本発明のビアホールの形成方法について詳細に説明する。図１乃至図３は、本発明のビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【００１５】
先ず、８インチの半導体素子基板１１が準備される（図１（ａ））。ここで、半導体素子基板１１は、シリコン（Ｓｉ）からなるシリコン基板１１ａと、シリコン基板１１ａに形成されたドレイン領域、ドレイン電極、ソース領域、ソース電極、ゲート絶縁膜、ゲート電極、素子分離領域及びこれらを覆う絶縁膜からなる半導体素子層１１ｂとからなる。なお、図面上においては、便宜上のために半導体素子層１１ｂを構成する各部分を省略する。
【００１６】
次に、半導体素子基板１１の上に所望の形状を有する下層配線１２が形成される（図１（ｂ））。下層配線１２は、上述したドレイン電極、ソース電極、ゲート電極に接続されている。より具体的には、スパッタリングによって半導体素子基板１１の上に銅が堆積される。続いて、堆積した銅の上にレジストが塗布される。フォトリソグラフィによって当該レジストに所望のパターニングが施される。更に、パターニングされたレジストをマスクとしてドライエッチングが施され、所望の形状を有する下層配線１２が形成される。なお、下層配線１２の形成後に当該レジストは除去される。
【００１７】
次に、半導体素子基板１１の主面及び下層配線１２を覆うように、第１の絶縁層１３が、熱エネルギーを用いる化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法である熱ＣＶＤ法によって形成される（図１（ｃ））。ここで、第１の絶縁層１３は酸窒化シリコン（ＳｉＯＮ）からなる。更に、第１の絶縁層１３を覆うように、第２の絶縁層１４が、プラズマエネルギーを用いるＣＶＤ法であるプラズマＣＶＤ法によって形成される（図１（ｄ））。ここで、第２の絶縁層１４は酸化シリコン（ＳｉＯ）からなる。かかる工程を経ることで、組成の異なる２種類の絶縁体から積層絶縁体１５が構成される。また、第１の絶縁層１４は、後述するエッチングガスを用いたエッチングにおいては、第２の絶縁層よりもエッチングレートが遅く、エッチングが進行しにくい。
【００１８】
次に、積層絶縁体１５の上にレジスト２１が塗布される。続いて、フォトリソグラフィによってレジスト２１に所望のパターニングが施される（すなわち、開口２２が形成される）（図２（ａ））。
【００１９】
次に、ドライエッチングにより、第２の絶縁層１４を貫通する第１の貫通孔２３が形成される（図２（ｂ））。第１の貫通孔２３は、第１の絶縁層１３と第２の絶縁層１４との界面にまで到達している。具体的なエッチング条件は、以下の通りである。先ず、エッチングガスとして、Ｃ４Ｆ８、Ｏ２、Ａｒが使用される。エッチングガスの流量は、Ｃ４Ｆ８が２０ｓｃｃｍ（standard cc/min）、Ｏ２が１２ｓｃｃｍ、Ａｒが５００ｓｃｃｍである。エッチング時間は１００秒、圧力は４０ミリトール（ｍＴｏｒｒ）、高周波電源の電力（ＲＦ Ｐｏｗｅｒ）は１７００ワット（Ｗ）、温度は約摂氏５０度〜６０度（５０℃〜６０℃）ある。なお、本実施例においては異方性エッチング技術を用いているので、第１の貫通孔２３の開口寸法は開口１７の開口寸法とほぼ同一になる。すなわち、エッチングは第２の絶縁層１４の膜厚方向に進行するが、膜厚方向と直交する方向にはほとんど進行しない。
【００２０】
次に、第１の貫通孔２３からの第２の絶縁層１４の露出部分（すなわち、第１の貫通孔２３の側部に接する領域）が、公知の斜め入射イオン注入法により窒化され、これによってＳｉＯＮからなる保護膜２４が形成される（図２（ｃ））。より具体的には、積層絶縁体１５が形成された半導体素子基板１１を約４００℃で加熱処理しつつ、加速エネルギーが約１０〜数１００エレクトロンボルト（ｅＶ）、ドーズ量が約１×１０１５〜１×１０１８ｃｍ−２で窒素イオンを第２の絶縁層１４の露出部分に注入する。例えば、保護膜２４の膜厚（第２の絶縁層１４の膜厚方向に直交する方向の厚み）は、３０〜６０ナノメートル（ｎｍ）である。ここで加熱温度を４００℃以上にすると、下層配線１２が加熱の影響を受けるので、加熱温度を４００℃以下に調整することが好ましい。本工程を経ることにより、第２の絶縁層１４の露出部分が第１の絶縁層１３の組成と同一であるＳｉＯＮからなる絶縁体に変化し、第１の貫通孔２３によってＳｉＯが露出することがなくなる。なお、本工程を同一化工程と称する。
【００２１】
次に、ドライエッチングにより、第１の絶縁層１３を貫通する第２の貫通孔３１が形成される（図３（ａ））。第２の貫通孔３１は、下層配線１２と第１の絶縁層１３との界面にまで到達している。ここで、本工程におけるドライエッチングの条件は、第１の貫通孔２３を形成する工程におけるドライエッチングの条件よりも、下層配線１２と積層絶縁体１５とのエッチング選択比が小さくなるように設定される。このような設定により、本工程のエッチング中における下層配線１２の削れ及びこれによって生成された金属生成物の第２の絶縁層１４への付着を防止することができる。また、第１の貫通孔２３によって露出している面は全てＳｉＯＮからなる絶縁体（すなわち、第１の絶縁層１３及び保護膜２４）であるため、エッチング時間が長くなっても積層絶縁体１５の膜厚方向に直交する方向にはエッチングが進行することなく、第１の貫通孔２３の開口寸法が広がることはない。
【００２２】
具体的なエッチング条件は、以下の通りである。先ず、エッチングガスとして、Ｃ４Ｆ８、Ｏ２、Ａｒが使用される。エッチングガスの流量は、Ｃ４Ｆ８が２０ｓｃｃｍ、Ｏ２が７ｓｃｃｍ、Ａｒが５００ｓｃｃｍである。エッチング時間は４５秒、圧力は４０ｍＴｏｒｒ、高周波電源の電力は１７００Ｗ、温度は約４０℃〜６０℃ある。また、このようなエッチング条件によって、レジスト２１の開口１７の開口寸法の拡大（レジスト２１の後退）を抑制する効果もある。
【００２３】
本実施例においては異方性エッチング技術を用いているので、第２の貫通孔３１の開口寸法は第１の貫通孔２３の開口寸法とほぼ同一になる。すなわち、エッチングは第１の絶縁層１３の膜厚方向に進行するが、膜厚方向と直交する方向にはほとんど進行しない。また、本工程が完了することで、第１の貫通孔２３と第２の貫通孔３１とが連通し、第１の貫通孔２３及び第２の貫通孔３１からなるビアホール３２が形成される。
【００２４】
次に、レジスト２１が除去される。続いて、ＣＶＤによってビアホール３２にタングステン（Ｗ）が充填され、コンタクトプラグ３３が形成される（図３（ｂ））。なお、タングステンを充填した後に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法によって第２の絶縁層１４及びコンタクトプラグ３３を平坦化しても良い。
【００２５】
次に、半導体素子基板１１の上に所望の形状を有する上層配線３４が形成される（図３（ｃ））。より具体的には、スパッタリングによって半導体素子基板１１の上に銅が堆積される。続いて、堆積した銅の上にレジストが塗布される。フォトリソグラフィによって当該レジストに所望のパターニングが施される。更に、パターニングされたレジストをマスクとしてドライエッチングが施され、所望の形状を有する上層配線３４が形成される。なお、上層配線３４の形成後に当該レジストは除去される。これらの全ての工程を経ることにより、半導体装置４０が完成する。
【００２６】
以上のように本発明のビアホールの形成方法は、本発明のビアホールの形成方法は、半導体基板の上に形成された下層配線を覆う第１の絶縁層及び第１の絶縁層とは異なる組成を有して第１の絶縁層を覆う第２の絶縁層を貫通して下層配線に達するビアホールを形成する方法であって、ドライエッチングによって第２の絶縁層に第１の貫通孔を形成する工程と、第１の絶縁層及び第２の絶縁層の第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、第１の貫通孔によって露出する第１の絶縁層をドライエッチングにより除去して下層配線に達するビアホールを形成する工程と、を有している。
【００２７】
上述するように、本発明においては、第１の貫通孔からの第１の絶縁層及び第２の絶縁層の露出部分を同一組成からなる絶縁体にする同一化工程を有することで、第２の貫通孔形成時における下層配線の剥がれ及び第１の貫通孔の後退を抑制することができる。これによって、異なる種類の絶縁体が積層された構造を有する絶縁膜に、高精度の加工形状を有するビアホールを形成することができる。更に、本発明によれば、レジストマスクの後退も抑制することができる。
【００２８】
また、本実施例においては、ビアホール３２の断面が矩形となるようにドライエッチングの条件を設定したが、ビアホール３２の開口寸法が下層配線に向かうにつれて徐々に小さくなるようにエッチング条件を設定しても良い（すなわち、断面がテーパー形状にしても良い）。かかる場合には、イオン注入による保護膜２４の形成が容易に実施できる。
【００２９】
また、本実施例においては、保護膜２４を形成するために公知の斜め入射イオン注入法を用いたが、例えば、窒素ガス、窒素と水素との混合ガス、又はアンモニアガスのいずれかを導入しつつ所定の加熱処理を施すことで保護膜２４を形成しても良い。
【００３０】
更に、本実施例においては、レジスト２１をビアホール３２の形成後に除去しているが、第１の貫通孔２３の形成後に除去しても良い。かかる場合には、その後のイオン注入の実施が容易になる。
【実施例２】
【００３１】
実施例１においては、第１の貫通孔２３によって露出したＳｉＯ（第２の絶縁層１４の一部）を窒化させてＳｉＯＮからなる保護膜２４を形成し、第１の貫通孔２３によって露出する全面（すなわち第１の貫通孔２３の側部及び底部に露出した面）を同一の組成の絶縁体にしたが、第１の貫通孔２３の底部に露出したＳｉＯＮ（第１の絶縁層１３の一部）から窒素除去してＳｉＯからなる絶縁体を形成し、露出する全面を同一の組成の絶縁体にしても良い。かかる場合のビアホールの形成方法を、図４及び図５を参照しつつ、詳細に説明する。なお、実施例１と同一部分は、同一符号を付し、その説明を省略する。
【００３２】
半導体素子基板１１の上に下層配線１２、第１の絶縁層１３、第２の絶縁層１４及びレジスト２１を形成する工程は、図１（ａ）から図２（ａ）までに示された工程と同一であるので、その説明は省略する。
【００３３】
第１の絶縁層１３及び第２の絶縁層１４からなる２層構造の積層絶縁体１５が形成された後に、ドライエッチングによって第２の絶縁層１４を貫通する第１の貫通孔４１が形成される（図４（ａ））。第１の貫通孔４１は、第１の絶縁層１３と第２の絶縁層１４との界面にまで到達している。具体的なエッチング条件は、以下の通りである。先ず、エッチングガスとして、Ｃ４Ｆ８、Ｏ２、Ａｒが使用される。エッチングガスの流量は、Ｃ４Ｆ８が２０ｓｃｃｍ、Ｏ２が１２ｓｃｃｍ、Ａｒが５００ｓｃｃｍである。エッチング時間は２０秒、圧力は４０ｍＴｏｒｒ、高周波電源の電力は１７００Ｗ、温度は約５０℃〜６０℃ある。なお、本実施例においては異方性エッチング技術を用いているので、第１の貫通孔４１の開口寸法は開口１７の開口寸法とほぼ同一になる。すなわち、エッチングは第２の絶縁層１４の膜厚方向に進行するが、膜厚方向と直交する方向にはほとんど進行しない。
【００３４】
次に、レジスト２１が除去される（図４（ｂ）。続いて、プラズマＣＶＤ装置を用いた加熱処理により、第１の貫通孔４１の底部に露出した第１の絶縁層１３の露出部分から窒素原子が離脱され、ＳｉＯからなる第３の絶縁層４２が形成される（図４（ｃ））。ここで窒素原子が離脱される露出部分とは、第１の貫通孔４１の底部に位置する第１の絶縁層１３である。すなわち、第１の貫通孔４１の底部に位置する第１の絶縁層１３が、その露出面から下層配線１２との界面までの窒素原子が離脱され、第１の貫通孔４１の底部に第３の絶縁層４２のみが形成されることになる。このような反応が起こる理由は、二窒化酸素（Ｎ２Ｏ）を用いた加熱処理により、第１の貫通孔４１の底部に位置する第１の絶縁層１３の露出部分において、ＳｉＯＮの窒素原子とＮ２Ｏの酸素原子との置換が起こり、ＳｉＯＮから窒素原子が脱離するためである。具体的な加熱処理の条件は、使用ガスがＮ２Ｏ、短波電源の電力（ＨＦ ＰＯＷＥＲ）が４０Ｗ、温度が１７００℃、圧力が２０Ｔｏｒｒ、処理時間が２０秒である。なお、上述した条件では、窒素原子を脱離できる膜厚は３０〜６０ｎｍであるため、第１の絶縁層１３の膜厚が６０ｎｍを超える場合には処理時間を２０秒以上に変更し、３０ｎｍ未満であれば処理時間を２０秒未満に変更して対応する必要がある。本工程に経ることにより、第１の絶縁層１３の露出部分が第２の絶縁層１４の組成と同一であるＳｉＯからなる絶縁体に変化し、第１の貫通孔４１によってＳｉＯが露出することがない。なお、本工程を同一化工程と称する。
【００３５】
次に、ドライエッチングにより、第１の絶縁層１３を貫通する第２の貫通孔５１が形成される（図５（ａ））。第２の貫通孔５１は、下層配線１２と第１の絶縁層１３との界面にまで到達している。具体的なエッチング条件は、第１の貫通孔４１の形成工程と同一条件である。このようにエッチング条件を同一にすることができるのでは、第１の貫通孔４１の底部において露出する絶縁体が、第２の絶縁層１４と同一組成のＳｉＯからなるからである。これによって、エッチング処理時間を従来よりも短縮することが可能になる。
【００３６】
本実施例においては異方性エッチング技術を用いているので、第２の貫通孔５１の開口寸法は第１の貫通孔４１の開口寸法とほぼ同一になる。すなわち、エッチングは第１の絶縁層１３の膜厚方向に進行するが、膜厚方向と直交する方向にはほとんど進行しない。また、本工程が完了することで、第１の貫通孔４１と第２の貫通孔５１とが連通し、第１の貫通孔４１及び第２の貫通孔５１からなるビアホール５２が形成される。
【００３７】
次に、ＣＶＤによってビアホール３２にタングステンが充填され、コンタクトプラグ５３が形成される（図５（ｂ））。なお、タングステンを充填した後に、ＣＭＰ法によって第２の絶縁層１４及びコンタクトプラグ５３を平坦化させても良い。
【００３８】
次に、半導体素子基板１１の上に所望の形状を有する上層配線５４が形成される（図５（ｃ））。より具体的には、スパッタリングによって半導体素子基板１１の上に銅が堆積される。続いて、堆積した銅の上にレジストが塗布される。フォトリソグラフィによって当該レジストに所望のパターニングが施される。更に、パターニングされたレジストをマスクとしてドライエッチングが施され、所望の形状を有する上層配線５４が形成される。なお、上層配線５４の形成後に当該レジストは除去される。これらの全ての工程を経ることにより、半導体装置６０が完成する。
【００３９】
上述したように、実施例２のビアホールの形成方法によれば、第１の貫通孔と第２の貫通孔を同一のエッチング条件でエッチング処理できるので、ビアホールの形成時間を更に短縮することができる。
【００４０】
なお、本実施例においては、窒素原子を脱離する工程の前にレジスト２１を除去したが、窒素原子を脱離する工程における加熱温度を下げることで、窒素原子の脱離後にレジスト２１を除去することが可能になる。
【符号の説明】
【００４１】
１１ 半導体素子基板
１１ａ シリコン基板
１１ｂ 半導体素子層
１２ 下層配線
１３ 第１の絶縁層
１４ 第２の絶縁層
１５ 絶縁膜
２１ レジスト
２２ 開口
２３ 第１の貫通孔
２４ 保護膜
３１ 第２の貫通孔
３２ ビアホール
３３ コンタクトプラグ
３４ 上層配線
【技術分野】
【０００１】
本発明は、絶縁膜を貫通し、半導体基板の上に形成された電極との電気的な接続を得るために形成されるビアホールの形成方法に関するものである。
【背景技術】
【０００２】
近年の携帯電話の小型化及び高性能化に伴い、携帯電話に用いられるカメラモジュールの高画素対応及び低背化が進んでいる。また、携帯電話用のカメラモジュールに内蔵されるセンサ部品にも小型化が要求されている。従来からセンサの実装にはワイヤーボンド方式やフリップチップ方式等が採用されていたが、近年においてはセンサをＣＳＰ（Chip Scale Package又はChip Size Package）として実装する方式が注目されている。この方式は、センサがチップサイズに近い超小型・薄型で形成されるため、高密度実装が可能になる。また、この方式は、プリント基板へのセンサの実装に、従来の表面マウント技術を用いることができる。なお、以下においては、このようなセンサをセンサＣＳＰと称する。
【０００３】
センサＣＳＰには、多数の種類がある。例えば、パッケージ側面に配線を形成する方式と、各センサＣＳＰ（すなわち、センサチップごと）に貫通孔であるビアホールを設けるＴＳＶ（Through Silicon Via）方式とが知られている。例えば、ビアホールの形成方法の具体的な例は、特許文献１に記載されている。
【０００４】
また、半導体装置の動作速度（動作周波数）及び信頼性の向上の観点から、配線を覆う絶縁膜を２層構造とし、配線容量の引き下げ及びリーク電流の抑制を図る技術が知られている。このような２層構造を有する絶縁膜にビアホールを形成する方法として、例えば、特許文献２にその技術内容が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１６４５６６
【特許文献２】特開２００１−７７０８６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、２層構造からなる絶縁膜にドライエッチングによってビアホールを形成する場合には、絶縁膜と配線とのエッチング選択比、下層絶縁体（すなわち、配線上に形成される絶縁体）と上層絶縁体とのエッチングレートの相違、下層及び上層の絶縁体に用いられる材料の相違により、高精度の加工形状を形成できない場合がある。
【０００７】
より具体的には、絶縁膜と配線とのエッチング選択比を小さく設定すると、配線が削れてしまい、配線の一部（当該削れによって生成された金属）がビアホールの側面に付着し、ビアホールの開口寸法がばらついてしまう問題がある。かかる問題を回避するためにエッチング選択比を大きく設定するとエッチング時間が長くなり、下層絶縁体が上層絶縁体よりもエッチングレートが遅い場合には、下層絶縁体のエッチング中に上層絶縁体の側面もエッチングされることがある。このため、上層絶縁体における開口寸法が下層絶縁体における開口寸法よりも大きくなる問題が生じてしまう。すなわち、高精度の加工形状を有するビアホールの形成が困難になる。
【０００８】
本発明は、以上の如き事情に鑑みてなされたものであり、異なる種類の絶縁体が積層された構造を有する絶縁膜に、高精度の加工形状を有するビアホールを形成することができるビアホールの形成方法を提供する。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明のビアホールの形成方法は、半導体基板の上に形成された下層配線を覆う第１の絶縁層及び第１の絶縁層とは異なる組成を有して第１の絶縁層を覆う第２の絶縁層を貫通して下層配線に達するビアホールを形成する方法であって、ドライエッチングによって第２の絶縁層に第１の貫通孔を形成する工程と、第１の絶縁層及び第２の絶縁層の第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、第１の貫通孔から露出する第１の絶縁層をドライエッチングにより除去して下層配線に達するビアホールを形成する工程と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明のビアホールの形成方法は、本発明のビアホールの形成方法は、半導体基板の上に形成された下層配線を覆う第１の絶縁層及び第１の絶縁層とは異なる組成を有して第１の絶縁層を覆う第２の絶縁層を貫通して下層配線に達するビアホールを形成する方法であって、ドライエッチングによって第２の絶縁層に第１の貫通孔を形成する工程と、第１の絶縁層及び第２の絶縁層の第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、第１の貫通孔から露出する第１の絶縁層をドライエッチングにより除去して下層配線に達するビアホールを形成する工程と、を有している。
【００１１】
上述するように、本発明においては、第１の貫通孔からの第１の絶縁層及び第２の絶縁層の露出部分を同一組成からなる絶縁体にする同一化工程を有することで、第２の貫通孔形成時における下層配線の剥がれ及び第１の貫通孔の後退を抑制することができる。これによって、異なる種類の絶縁体が積層された構造を有する絶縁膜に、高精度の加工形状を有するビアホールを形成することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【図２】本発明の実施例１であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【図３】本発明の実施例１であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【図４】本発明の実施例２であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【図５】本発明の実施例２であるビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例１】
【００１４】
図１乃至３を参照しつつ、本発明のビアホールの形成方法について詳細に説明する。図１乃至図３は、本発明のビアホールの形成方法を含む半導体装置の製造方法の各工程における断面図である。
【００１５】
先ず、８インチの半導体素子基板１１が準備される（図１（ａ））。ここで、半導体素子基板１１は、シリコン（Ｓｉ）からなるシリコン基板１１ａと、シリコン基板１１ａに形成されたドレイン領域、ドレイン電極、ソース領域、ソース電極、ゲート絶縁膜、ゲート電極、素子分離領域及びこれらを覆う絶縁膜からなる半導体素子層１１ｂとからなる。なお、図面上においては、便宜上のために半導体素子層１１ｂを構成する各部分を省略する。
【００１６】
次に、半導体素子基板１１の上に所望の形状を有する下層配線１２が形成される（図１（ｂ））。下層配線１２は、上述したドレイン電極、ソース電極、ゲート電極に接続されている。より具体的には、スパッタリングによって半導体素子基板１１の上に銅が堆積される。続いて、堆積した銅の上にレジストが塗布される。フォトリソグラフィによって当該レジストに所望のパターニングが施される。更に、パターニングされたレジストをマスクとしてドライエッチングが施され、所望の形状を有する下層配線１２が形成される。なお、下層配線１２の形成後に当該レジストは除去される。
【００１７】
次に、半導体素子基板１１の主面及び下層配線１２を覆うように、第１の絶縁層１３が、熱エネルギーを用いる化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法である熱ＣＶＤ法によって形成される（図１（ｃ））。ここで、第１の絶縁層１３は酸窒化シリコン（ＳｉＯＮ）からなる。更に、第１の絶縁層１３を覆うように、第２の絶縁層１４が、プラズマエネルギーを用いるＣＶＤ法であるプラズマＣＶＤ法によって形成される（図１（ｄ））。ここで、第２の絶縁層１４は酸化シリコン（ＳｉＯ）からなる。かかる工程を経ることで、組成の異なる２種類の絶縁体から積層絶縁体１５が構成される。また、第１の絶縁層１４は、後述するエッチングガスを用いたエッチングにおいては、第２の絶縁層よりもエッチングレートが遅く、エッチングが進行しにくい。
【００１８】
次に、積層絶縁体１５の上にレジスト２１が塗布される。続いて、フォトリソグラフィによってレジスト２１に所望のパターニングが施される（すなわち、開口２２が形成される）（図２（ａ））。
【００１９】
次に、ドライエッチングにより、第２の絶縁層１４を貫通する第１の貫通孔２３が形成される（図２（ｂ））。第１の貫通孔２３は、第１の絶縁層１３と第２の絶縁層１４との界面にまで到達している。具体的なエッチング条件は、以下の通りである。先ず、エッチングガスとして、Ｃ４Ｆ８、Ｏ２、Ａｒが使用される。エッチングガスの流量は、Ｃ４Ｆ８が２０ｓｃｃｍ（standard cc/min）、Ｏ２が１２ｓｃｃｍ、Ａｒが５００ｓｃｃｍである。エッチング時間は１００秒、圧力は４０ミリトール（ｍＴｏｒｒ）、高周波電源の電力（ＲＦ Ｐｏｗｅｒ）は１７００ワット（Ｗ）、温度は約摂氏５０度〜６０度（５０℃〜６０℃）ある。なお、本実施例においては異方性エッチング技術を用いているので、第１の貫通孔２３の開口寸法は開口１７の開口寸法とほぼ同一になる。すなわち、エッチングは第２の絶縁層１４の膜厚方向に進行するが、膜厚方向と直交する方向にはほとんど進行しない。
【００２０】
次に、第１の貫通孔２３からの第２の絶縁層１４の露出部分（すなわち、第１の貫通孔２３の側部に接する領域）が、公知の斜め入射イオン注入法により窒化され、これによってＳｉＯＮからなる保護膜２４が形成される（図２（ｃ））。より具体的には、積層絶縁体１５が形成された半導体素子基板１１を約４００℃で加熱処理しつつ、加速エネルギーが約１０〜数１００エレクトロンボルト（ｅＶ）、ドーズ量が約１×１０１５〜１×１０１８ｃｍ−２で窒素イオンを第２の絶縁層１４の露出部分に注入する。例えば、保護膜２４の膜厚（第２の絶縁層１４の膜厚方向に直交する方向の厚み）は、３０〜６０ナノメートル（ｎｍ）である。ここで加熱温度を４００℃以上にすると、下層配線１２が加熱の影響を受けるので、加熱温度を４００℃以下に調整することが好ましい。本工程を経ることにより、第２の絶縁層１４の露出部分が第１の絶縁層１３の組成と同一であるＳｉＯＮからなる絶縁体に変化し、第１の貫通孔２３によってＳｉＯが露出することがなくなる。なお、本工程を同一化工程と称する。
【００２１】
次に、ドライエッチングにより、第１の絶縁層１３を貫通する第２の貫通孔３１が形成される（図３（ａ））。第２の貫通孔３１は、下層配線１２と第１の絶縁層１３との界面にまで到達している。ここで、本工程におけるドライエッチングの条件は、第１の貫通孔２３を形成する工程におけるドライエッチングの条件よりも、下層配線１２と積層絶縁体１５とのエッチング選択比が小さくなるように設定される。このような設定により、本工程のエッチング中における下層配線１２の削れ及びこれによって生成された金属生成物の第２の絶縁層１４への付着を防止することができる。また、第１の貫通孔２３によって露出している面は全てＳｉＯＮからなる絶縁体（すなわち、第１の絶縁層１３及び保護膜２４）であるため、エッチング時間が長くなっても積層絶縁体１５の膜厚方向に直交する方向にはエッチングが進行することなく、第１の貫通孔２３の開口寸法が広がることはない。
【００２２】
具体的なエッチング条件は、以下の通りである。先ず、エッチングガスとして、Ｃ４Ｆ８、Ｏ２、Ａｒが使用される。エッチングガスの流量は、Ｃ４Ｆ８が２０ｓｃｃｍ、Ｏ２が７ｓｃｃｍ、Ａｒが５００ｓｃｃｍである。エッチング時間は４５秒、圧力は４０ｍＴｏｒｒ、高周波電源の電力は１７００Ｗ、温度は約４０℃〜６０℃ある。また、このようなエッチング条件によって、レジスト２１の開口１７の開口寸法の拡大（レジスト２１の後退）を抑制する効果もある。
【００２３】
本実施例においては異方性エッチング技術を用いているので、第２の貫通孔３１の開口寸法は第１の貫通孔２３の開口寸法とほぼ同一になる。すなわち、エッチングは第１の絶縁層１３の膜厚方向に進行するが、膜厚方向と直交する方向にはほとんど進行しない。また、本工程が完了することで、第１の貫通孔２３と第２の貫通孔３１とが連通し、第１の貫通孔２３及び第２の貫通孔３１からなるビアホール３２が形成される。
【００２４】
次に、レジスト２１が除去される。続いて、ＣＶＤによってビアホール３２にタングステン（Ｗ）が充填され、コンタクトプラグ３３が形成される（図３（ｂ））。なお、タングステンを充填した後に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法によって第２の絶縁層１４及びコンタクトプラグ３３を平坦化しても良い。
【００２５】
次に、半導体素子基板１１の上に所望の形状を有する上層配線３４が形成される（図３（ｃ））。より具体的には、スパッタリングによって半導体素子基板１１の上に銅が堆積される。続いて、堆積した銅の上にレジストが塗布される。フォトリソグラフィによって当該レジストに所望のパターニングが施される。更に、パターニングされたレジストをマスクとしてドライエッチングが施され、所望の形状を有する上層配線３４が形成される。なお、上層配線３４の形成後に当該レジストは除去される。これらの全ての工程を経ることにより、半導体装置４０が完成する。
【００２６】
以上のように本発明のビアホールの形成方法は、本発明のビアホールの形成方法は、半導体基板の上に形成された下層配線を覆う第１の絶縁層及び第１の絶縁層とは異なる組成を有して第１の絶縁層を覆う第２の絶縁層を貫通して下層配線に達するビアホールを形成する方法であって、ドライエッチングによって第２の絶縁層に第１の貫通孔を形成する工程と、第１の絶縁層及び第２の絶縁層の第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、第１の貫通孔によって露出する第１の絶縁層をドライエッチングにより除去して下層配線に達するビアホールを形成する工程と、を有している。
【００２７】
上述するように、本発明においては、第１の貫通孔からの第１の絶縁層及び第２の絶縁層の露出部分を同一組成からなる絶縁体にする同一化工程を有することで、第２の貫通孔形成時における下層配線の剥がれ及び第１の貫通孔の後退を抑制することができる。これによって、異なる種類の絶縁体が積層された構造を有する絶縁膜に、高精度の加工形状を有するビアホールを形成することができる。更に、本発明によれば、レジストマスクの後退も抑制することができる。
【００２８】
また、本実施例においては、ビアホール３２の断面が矩形となるようにドライエッチングの条件を設定したが、ビアホール３２の開口寸法が下層配線に向かうにつれて徐々に小さくなるようにエッチング条件を設定しても良い（すなわち、断面がテーパー形状にしても良い）。かかる場合には、イオン注入による保護膜２４の形成が容易に実施できる。
【００２９】
また、本実施例においては、保護膜２４を形成するために公知の斜め入射イオン注入法を用いたが、例えば、窒素ガス、窒素と水素との混合ガス、又はアンモニアガスのいずれかを導入しつつ所定の加熱処理を施すことで保護膜２４を形成しても良い。
【００３０】
更に、本実施例においては、レジスト２１をビアホール３２の形成後に除去しているが、第１の貫通孔２３の形成後に除去しても良い。かかる場合には、その後のイオン注入の実施が容易になる。
【実施例２】
【００３１】
実施例１においては、第１の貫通孔２３によって露出したＳｉＯ（第２の絶縁層１４の一部）を窒化させてＳｉＯＮからなる保護膜２４を形成し、第１の貫通孔２３によって露出する全面（すなわち第１の貫通孔２３の側部及び底部に露出した面）を同一の組成の絶縁体にしたが、第１の貫通孔２３の底部に露出したＳｉＯＮ（第１の絶縁層１３の一部）から窒素除去してＳｉＯからなる絶縁体を形成し、露出する全面を同一の組成の絶縁体にしても良い。かかる場合のビアホールの形成方法を、図４及び図５を参照しつつ、詳細に説明する。なお、実施例１と同一部分は、同一符号を付し、その説明を省略する。
【００３２】
半導体素子基板１１の上に下層配線１２、第１の絶縁層１３、第２の絶縁層１４及びレジスト２１を形成する工程は、図１（ａ）から図２（ａ）までに示された工程と同一であるので、その説明は省略する。
【００３３】
第１の絶縁層１３及び第２の絶縁層１４からなる２層構造の積層絶縁体１５が形成された後に、ドライエッチングによって第２の絶縁層１４を貫通する第１の貫通孔４１が形成される（図４（ａ））。第１の貫通孔４１は、第１の絶縁層１３と第２の絶縁層１４との界面にまで到達している。具体的なエッチング条件は、以下の通りである。先ず、エッチングガスとして、Ｃ４Ｆ８、Ｏ２、Ａｒが使用される。エッチングガスの流量は、Ｃ４Ｆ８が２０ｓｃｃｍ、Ｏ２が１２ｓｃｃｍ、Ａｒが５００ｓｃｃｍである。エッチング時間は２０秒、圧力は４０ｍＴｏｒｒ、高周波電源の電力は１７００Ｗ、温度は約５０℃〜６０℃ある。なお、本実施例においては異方性エッチング技術を用いているので、第１の貫通孔４１の開口寸法は開口１７の開口寸法とほぼ同一になる。すなわち、エッチングは第２の絶縁層１４の膜厚方向に進行するが、膜厚方向と直交する方向にはほとんど進行しない。
【００３４】
次に、レジスト２１が除去される（図４（ｂ）。続いて、プラズマＣＶＤ装置を用いた加熱処理により、第１の貫通孔４１の底部に露出した第１の絶縁層１３の露出部分から窒素原子が離脱され、ＳｉＯからなる第３の絶縁層４２が形成される（図４（ｃ））。ここで窒素原子が離脱される露出部分とは、第１の貫通孔４１の底部に位置する第１の絶縁層１３である。すなわち、第１の貫通孔４１の底部に位置する第１の絶縁層１３が、その露出面から下層配線１２との界面までの窒素原子が離脱され、第１の貫通孔４１の底部に第３の絶縁層４２のみが形成されることになる。このような反応が起こる理由は、二窒化酸素（Ｎ２Ｏ）を用いた加熱処理により、第１の貫通孔４１の底部に位置する第１の絶縁層１３の露出部分において、ＳｉＯＮの窒素原子とＮ２Ｏの酸素原子との置換が起こり、ＳｉＯＮから窒素原子が脱離するためである。具体的な加熱処理の条件は、使用ガスがＮ２Ｏ、短波電源の電力（ＨＦ ＰＯＷＥＲ）が４０Ｗ、温度が１７００℃、圧力が２０Ｔｏｒｒ、処理時間が２０秒である。なお、上述した条件では、窒素原子を脱離できる膜厚は３０〜６０ｎｍであるため、第１の絶縁層１３の膜厚が６０ｎｍを超える場合には処理時間を２０秒以上に変更し、３０ｎｍ未満であれば処理時間を２０秒未満に変更して対応する必要がある。本工程に経ることにより、第１の絶縁層１３の露出部分が第２の絶縁層１４の組成と同一であるＳｉＯからなる絶縁体に変化し、第１の貫通孔４１によってＳｉＯが露出することがない。なお、本工程を同一化工程と称する。
【００３５】
次に、ドライエッチングにより、第１の絶縁層１３を貫通する第２の貫通孔５１が形成される（図５（ａ））。第２の貫通孔５１は、下層配線１２と第１の絶縁層１３との界面にまで到達している。具体的なエッチング条件は、第１の貫通孔４１の形成工程と同一条件である。このようにエッチング条件を同一にすることができるのでは、第１の貫通孔４１の底部において露出する絶縁体が、第２の絶縁層１４と同一組成のＳｉＯからなるからである。これによって、エッチング処理時間を従来よりも短縮することが可能になる。
【００３６】
本実施例においては異方性エッチング技術を用いているので、第２の貫通孔５１の開口寸法は第１の貫通孔４１の開口寸法とほぼ同一になる。すなわち、エッチングは第１の絶縁層１３の膜厚方向に進行するが、膜厚方向と直交する方向にはほとんど進行しない。また、本工程が完了することで、第１の貫通孔４１と第２の貫通孔５１とが連通し、第１の貫通孔４１及び第２の貫通孔５１からなるビアホール５２が形成される。
【００３７】
次に、ＣＶＤによってビアホール３２にタングステンが充填され、コンタクトプラグ５３が形成される（図５（ｂ））。なお、タングステンを充填した後に、ＣＭＰ法によって第２の絶縁層１４及びコンタクトプラグ５３を平坦化させても良い。
【００３８】
次に、半導体素子基板１１の上に所望の形状を有する上層配線５４が形成される（図５（ｃ））。より具体的には、スパッタリングによって半導体素子基板１１の上に銅が堆積される。続いて、堆積した銅の上にレジストが塗布される。フォトリソグラフィによって当該レジストに所望のパターニングが施される。更に、パターニングされたレジストをマスクとしてドライエッチングが施され、所望の形状を有する上層配線５４が形成される。なお、上層配線５４の形成後に当該レジストは除去される。これらの全ての工程を経ることにより、半導体装置６０が完成する。
【００３９】
上述したように、実施例２のビアホールの形成方法によれば、第１の貫通孔と第２の貫通孔を同一のエッチング条件でエッチング処理できるので、ビアホールの形成時間を更に短縮することができる。
【００４０】
なお、本実施例においては、窒素原子を脱離する工程の前にレジスト２１を除去したが、窒素原子を脱離する工程における加熱温度を下げることで、窒素原子の脱離後にレジスト２１を除去することが可能になる。
【符号の説明】
【００４１】
１１ 半導体素子基板
１１ａ シリコン基板
１１ｂ 半導体素子層
１２ 下層配線
１３ 第１の絶縁層
１４ 第２の絶縁層
１５ 絶縁膜
２１ レジスト
２２ 開口
２３ 第１の貫通孔
２４ 保護膜
３１ 第２の貫通孔
３２ ビアホール
３３ コンタクトプラグ
３４ 上層配線
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された下層配線を覆う第１の絶縁層及び前記第１の絶縁層とは異なる組成を有して前記第１の絶縁層を覆う第２の絶縁層を貫通して前記下層配線に達するビアホールを形成する方法であって、
ドライエッチングによって前記第２の絶縁層に第１の貫通孔を形成する工程と、
前記第１の絶縁層及び前記第２の絶縁層の前記第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、
前記第１の貫通孔から露出する前記第１の絶縁層をドライエッチングにより除去して前記下層配線に達するビアホールを形成する工程と、を有することを特徴とする方法。
【請求項２】
前記第１の絶縁層が酸窒化シリコンからなり、前記第２の絶縁層が酸化シリコンからなり、前記同一化工程は前記第２の絶縁層の前記露出部分を窒化することを特徴とする請求項１に記載の方法。
【請求項３】
当該露出部分の窒化は、前記露出部分への窒素イオンを注入によりなされることを特徴とする請求項２に記載の方法。
【請求項４】
当該露出部分の窒化は、少なくとも窒素原子を含むガスを用いた加熱処理によりなされることを特徴とする請求項２に記載の方法。
【請求項５】
前記第１の絶縁層が酸窒化シリコンからなり、前記第２の絶縁層が酸化シリコンからなり、前記同一化工程は前記第１の絶縁層の前記露出部分から窒素原子を脱離することを特徴とする請求項１に記載の方法。
【請求項６】
当該窒素原子の脱離は、二窒化酸素を用いた加熱処理によってなされることを特徴とする請求項５に記載の方法。
【請求項７】
前記ビアホールの断面形状は、テーパー形状であることを特徴とする請求項１乃至請求項６のいずれか１に記載の方法。
【請求項１】
半導体基板の上に形成された下層配線を覆う第１の絶縁層及び前記第１の絶縁層とは異なる組成を有して前記第１の絶縁層を覆う第２の絶縁層を貫通して前記下層配線に達するビアホールを形成する方法であって、
ドライエッチングによって前記第２の絶縁層に第１の貫通孔を形成する工程と、
前記第１の絶縁層及び前記第２の絶縁層の前記第１の貫通孔からの露出部分を同一組成からなる絶縁体にする同一化工程と、
前記第１の貫通孔から露出する前記第１の絶縁層をドライエッチングにより除去して前記下層配線に達するビアホールを形成する工程と、を有することを特徴とする方法。
【請求項２】
前記第１の絶縁層が酸窒化シリコンからなり、前記第２の絶縁層が酸化シリコンからなり、前記同一化工程は前記第２の絶縁層の前記露出部分を窒化することを特徴とする請求項１に記載の方法。
【請求項３】
当該露出部分の窒化は、前記露出部分への窒素イオンを注入によりなされることを特徴とする請求項２に記載の方法。
【請求項４】
当該露出部分の窒化は、少なくとも窒素原子を含むガスを用いた加熱処理によりなされることを特徴とする請求項２に記載の方法。
【請求項５】
前記第１の絶縁層が酸窒化シリコンからなり、前記第２の絶縁層が酸化シリコンからなり、前記同一化工程は前記第１の絶縁層の前記露出部分から窒素原子を脱離することを特徴とする請求項１に記載の方法。
【請求項６】
当該窒素原子の脱離は、二窒化酸素を用いた加熱処理によってなされることを特徴とする請求項５に記載の方法。
【請求項７】
前記ビアホールの断面形状は、テーパー形状であることを特徴とする請求項１乃至請求項６のいずれか１に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−９６３６（Ｐ２０１１−９６３６Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５３８５４（Ｐ２００９−１５３８５４）
【出願日】平成２１年６月２９日（２００９．６．２９）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２９日（２００９．６．２９）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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