不揮発性メモリのための改良された書き込み中断機構
コントローラと、コントローラによって制御される不揮発性メモリアレイとを有する不揮発性メモリ（ＮＶＭ）装置で、ＮＶＭ装置に給電する電圧源の出力を電圧監視回路で監視する。電圧監視回路はＮＶＭ装置の一部をなす場合と、これに結合される場合とがある。電圧監視回路は、ＮＶＭ装置に給電する電圧源の出力が所定値を下回るのを検出すると「低電圧」信号をアサートするように構成される。コントローラは、「低電圧」信号がディアサートされている間はメモリアレイにデータを書き込み、「低電圧」信号がアサートされている間はデータの書き込みを保留するように構成される。「低電圧」信号がアサートされると、コントローラは処理中の書き込みサイクル／プログラム操作がある場合はこれを完了し、「低電圧」信号がアサートされている間はさらなる書き込みサイクル／プログラム操作を阻止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、不揮発性メモリ用の書き込み中断機構に関する。
【背景技術】
【０００２】
関連出願への相互参照
本願は、Steven T. Sprouse 、Dhaval Parikh 、およびArjun Kapoorにより本願と同日に出願された本願と共同所有の同時係属出願中の「Enhanced Write Abort Mechanism for Non-Volatile Memory」という米国特許出願第１１／８９０，７０８号（代理人整理番号：ＳＤＡ−１１８１Ｘ（０６０５８９−００４））に関するものと考えることができる。
【０００３】
バイナリ形・マルチレベル形セル（ＭＬＣ）ＮＡＮＤフラッシュメモリは、高データ蓄積密度に対応する高性能不揮発性メモリ（ＮＶＭ）の一種であるが、通電中の取り外しや電圧低下、停電などが原因で電力障害が発生すると、この種のメモリにおけるデータ書き込みの性質上、データが壊れたり失われたりすることがある。通常、ＮＶＭには一度に１群のビット、すなわち１「ページ」のビットが書き込まれる。書き込みサイクル／プログラム操作中に電力障害が発生すると、ページの一部のビットがＮＶＭに良好にプログラムされないことがある。良好にプログラムされていないビットを含むページを読み返すと、新しい値を持つビットと古い値を持つビットが混在し、ページは壊れてしまう。一部の先行方式では、複雑なデータ構造と多数のホストデータコピーをＮＶＭ装置で保持することにより、ほとんどの場合は支障なく回復できる。しかし、残念ながら、この方式では性能とデータ蓄積密度が低下する。メモリのタイプにもよるが、例えばフラッシュタイプのメモリを用いた場合のＮＶＭプログラムサイクルには通常０．５〜１０ｍＳｅｃほどかかる。
【０００４】
この問題には、バッテリや非常に大きな値を持つキャパシタ（数千μＦ程度）などのＮＶＭに直接給電するように構成された予備電源や二次電源を使用することによって対処できるが、これらの解決策は多くの場合、多大なコストや過大なスペースを必要とする。解決策の改善が望まれる。
【発明の概要】
【０００５】
コントローラと、コントローラによって制御される不揮発性メモリアレイとを有する不揮発性メモリ（ＮＶＭ）装置で、ＮＶＭ装置に給電する電圧源の出力を電圧監視回路で監視する。電圧監視回路はＮＶＭ装置の一部をなす場合と、これに結合される場合とがある。電圧監視回路は、ＮＶＭ装置に給電する電圧源の出力が所定値を下回るのを検出すると「低電圧」信号をアサートするように構成される。コントローラは、「低電圧」信号がディアサートされている間はメモリアレイにデータを書き込み、「低電圧」信号がアサートされている間はデータの書き込みを保留するように構成される。「低電圧」信号がアサートされると、コントローラは処理中の書き込みサイクル／ＮＶＭプログラム操作がある場合はこれを完了し、「低電圧」信号がアサートされている間はさらなる書き込みサイクル／プログラム操作を阻止する。一実施形態において、低電圧状態のときにメモリコントローラが不揮発性メモリアレイにデータを書き込む試みを保留するために、書き込み中断プロセスを遂行する方法を開示する。この方法は、不揮発性メモリアレイに給電する電圧源の出力を監視することと、電圧源の出力で低電圧状態の有無を判断することと、低電圧状態が続く間は未処理の書き込みコマンドを保留することとを含む。不揮発性メモリアレイを含む不揮発性メモリ装置も開示する。この不揮発性メモリ装置は、装置に給電する電圧源の出力を監視し、かつ電圧源の出力の低電圧状態検出に応じて信号をアサートするように構成された電圧監視回路を含む。加えて、メモリアレイと通信し、信号がディアサートされている間はメモリアレイにデータを書き込み、かつ信号のアサートに応じてデータの書き込みを保留するように構成されたメモリコントローラも含む。
【０００６】
本願明細書に組み込まれ、これの一部をなす添付の図面は、１つ以上の実施例を示すものであって、実施例の説明とともに、実施形態の原理と実装を説明するためのものである。
【図面の簡単な説明】
【０００７】
【図１】パーソナルコンピュータからの典型的な電力供給で電力遮断の概観を示す電圧／時間グラフである。
【図２】パーソナルコンピュータからのさらなる典型的な電力供給で電力遮断の概観を示す同様の電圧／時間グラフである。
【図３】一実施形態に従い、ホストへ結合された不揮発性（ＮＶＭ）メモリ装置の概略的ブロック図を示す。
【図４】一実施形態に従い、処理中の書き込み操作を完了するにあたって理想的な電圧／時間グラフとこれに利用可能な時間を示す。
【発明を実施するための形態】
【０００８】
本願明細書において、不揮発性メモリアレイにおけるデータの読み書きを制御するコントローラを有するタイプの不揮発性メモリ装置の文脈で実施例を説明する。当業者ならば、以降の説明が例証に過ぎず、制限を意図するものではないことを理解できるはずである。また、この開示の恩恵に浴する当業者ならば他の実施形態を容易に提案することもできるはずである。ここでは添付の図面に示された実施例の実装を詳しく参照する。図面と以降の説明で同じ品目や類似する品目は同じ参照標識を用いて参照する。
【０００９】
明確を図るため、本願明細書において説明する実装で典型的な特徴をことごとく図に示したり、説明したりすることはしない。用途／業務に関わる制約順守などの具体的な実装の開発にあたって開発者の目的を達成するには、実装にかかわる数多くの決定を下すことになり、それらの目標が実装により、また開発者により、異なることは当然理解されるべきである。また、このような開発努力は複雑で時間がかかる場合もあるが、この開示の恩恵に浴する当業者にとっては典型的なエンジニアリング作業となるはずである。
【００１０】
この開示によると、本願明細書において説明するコンポーネント、処理ステップ、および／またはデータ構造は様々なタイプのオペレーティングシステム、計算プラットフォーム、コンピュータプログラム、および／または汎用マシンを用いて実装できる。加えて、当業者ならば、結線形装置、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）などの汎用性の低い装置でも、ここで開示する発明概念の範囲および精神から逸脱することなく使用できることを理解できるはずである。一連の処理ステップからなる方法をコンピュータやマシンで実装し、それらの処理ステップを一連のマシン可読命令として蓄積できる場合は、コンピュータメモリ装置（ＲＯＭ（読み出し専用メモリ）、ＰＲＯＭ（プログラム可能な読み出し専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）、フラッシュメモリ、ジャンプドライブなど）、磁気式蓄積媒体（テープ、磁気ディスクドライブなど）、光学式蓄積媒体（ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ペーパーカード、ペーパーテープなど）、その他のプログラムメモリなどの有体の媒体にそれらの処理ステップを蓄積できる。
【００１１】
通電中の取り外しが大きな問題とならない埋め込み形ＮＶＭ応用の場合は（メモリ装置への到達が比較的困難であったり、半田付けされていたりする場合など）、システムに本来備わるキャパシタンス（電源キャパシタ、プリント回路基板のキャパシタンスなど）を利用し、「目下の」、あるいは処理中の、ＮＶＭプログラム／書き込みサイクルを首尾よく完了することができる。
【００１２】
図１および図２を参照すると、図１は、パーソナルコンピュータからの典型的な電力供給で電力遮断の概観を示す電圧／時間グラフである。図２は、パーソナルコンピュータからのさらなる典型的な電力供給で電力遮断の概観を示す同様の電圧／時間グラフである。いずれの場合も縦軸は１目盛り当たりＤＣ１ボルト（ＶＤＣ）、横軸は１目盛り当たり２０ｍＳｅｃである。興味深いことに、電源がオフになってから２目盛り近くは電圧が保たれ、その後電圧の低下が始まっている。電圧は４．５ＶＤＣ〜２．７ＶＤＣの電圧範囲で約２５ｍＳｅｃの時間を費やしている。一実施形態において、約０．５〜５ｍＳｅｃでＮＶＭの書き込みサイクル／プログラム操作が完了され得るべきであると見込む。したがって、電力が遮断されるときにメモリが現在の書き込みサイクル／プログラム操作を完了し、ほかの書き込みサイクル／プログラム操作に着手しないなら、このようなＮＶＭ適用において、データ破損の問題は回避できることになる。
【００１３】
この大規模な電源の特徴を利用するには、図３に見られる電圧監視回路３０４を使って電圧の大幅な低下を検出する。ここでは、それを（５．０ＶＤＣ以上から）所定の４．５ＶＤＣレベル未満に至る電圧低下とする。このとき、電圧監視回路は電源の正常電圧出力未満を意味する「低電圧信号」をアサートし、ＮＶＭメモリアレイへのさらなる書き込みを保留するためにＮＶＭコントローラに警報するように構成される。この方法は、たとえ指定Ｖｃｃ＿ｍｉｎが４．５ＶＤＣであっても、電圧が約２．７ＶＤＣまで低下するまではコントローラとメモリが機能し続けるという事実（一実施形態）を最大限活用するものである。図４の一実施形態に見られるように、低下率が約５〜２０ｍＳｅｃで４．４ＶＤＣから２．７ＶＤＣと十分に低ければ、目下の書き込みサイクル／プログラム操作を完了するための時間は十分にある。さらに、電圧監視回路３０４により引き続き「低電圧」信号がアサートされている間は、さらなる書き込み／プログラム操作を保留する。電圧監視回路３０４は当業者にとって公知の簡便な方法で実装できる。
【００１４】
図３のシステムブロック図は、ホスト電源３０２とホスト装置３０４とへ結合されたＮＶＭ装置３００の一構成を示すものである。ホスト電源３０２とホスト装置３０４は、従来の設計のものである。ＮＶＭ装置３００は、不揮発性メモリコントローラ３０６と、フラッシュメモリアレイ３０８と、電圧監視回路３１０とを備える。電圧監視回路３１０は、一実施形態において、所定の値（ここでは、５ＶＤＣシステムにおける４．４ＶＤＣの例を使用する）を下回る電源出力電圧（Ｖｃｃ−ＧＮＤ）を検出すると、線路３１２上で「低電圧」信号もしくは「割り込み」をアサートする。この信号のアサートに応じてコントローラ３０６は目下の（既に始まっている）書き込みサイクル／ＮＶＭプログラム操作を完了し、さらに（一実施形態において）、反復アルゴリズムまたはループを実行し、低電圧信号がディアサートされているか否かを繰り返しチェックする。完全な電力遮断に至る前に停電／電圧低下が解消する場合は低電圧信号がディアサートされる。この反復アルゴリズムの結果としてコントローラ３０６はロックされ、さらなる書き込みサイクル／プログラム操作を開始できなくなる（コントローラはリセットされない）。当然のことながら、電力が回復しないならコントローラ３０６は最終的に電力不足のためにリセットされるが、電力問題の多くは速やかに解消するため、この方法によってメモリの内容は保護され、不必要なリセットは回避される。別の実施形態において、「レディ／ビジー」または「ｒｂ」信号として知られる標準フラッシュメモリ制御信号として「低電圧」信号が適用される。この方法によると、電圧監視回路３１０が低電圧状態を検出してこの信号をアサートすると、フラッシュメモリアレイ３０８は目下の書き込みサイクル／プログラム操作を完了し、さらに内部で「レディ／ビジー」線をディアサートし、別のコマンド（別の書き込みなど）を実行できる状態にあることをコントローラ３０６に合図する。しかし、電圧監視回路３１０がコントローラ３０６に対して「レディ／ビジー」をアサートすることによって、フラッシュメモリアレイ３０８からの信号は事実上打ち消され、メモリによるレディ状態の発信は実質的に阻止される。このようにコントローラ３０６をだしぬくことで、コントローラ３０６はメモリが引き続きビジー状態にある（例えば、電圧監視回路３１０が、コントローラ３０６に「レディ／ビジー」をディアサートする）と結論づける。
【００１５】
種々の実施形態によると、フラッシュメモリアレイ３０８とコントローラ３０６とを備えるパッケージ（例えば、多数の回路コンポーネントを支持し相互に接続するマルチチップモジュールなどのパッケージ技術）またはダイ（半導体ウェハのダイ）の外部に電圧監視回路３１０を設けることができる（この場合のパッケージまたはダイは、外部電圧監視回路３１０への電気的結合を介して低電圧信号を受信する）。あるいはフラッシュメモリアレイ３０８とコントローラ３０６とを備えるパッケージまたはダイに電圧監視回路３１０を組み込むこともでき、この場合の電圧監視回路３１０はパッケージまたはダイ自体の一部として実装され、パッケージまたはダイの外部に位置する電源（ホスト電源３０２など）から＋ＶｃｃおよびＧＮＤ電力信号を受信する。同様に、フラッシュメモリアレイ３０８と電圧監視回路３１０を１つのパッケージまたはダイに組み込み、外部コントローラ３０６へ結合することもできる。このような実装では、アレイ／電圧監視回路を備えるパッケージ／ダイで低電圧状態が検出され、電圧監視回路から外部コントローラ３０６へ信号が送られる。フラッシュメモリアレイ３０８とは別の１つのパッケージ／ダイにコントローラ３０６と電圧監視回路３１０を組み込むことも考えられる。
【００１６】
図３に見られる実装ではフラッシュメモリアレイ３０８へ直結する電力線Ｖｃｃは用意されておらず、コントローラ３０６をフラッシュメモリアレイ３０８に結合する制御／データ線を通じてコントローラ３０６からフラッシュメモリアレイ３０８へ電力が供給されることに留意するべきである。
【００１７】
実施形態と応用とを図に示し、説明してきたが、本願明細書に開示された発明概念から逸脱することなく前述した以外の数多くの修正が可能であることは、これらの開示の恩恵に浴する当業者にとっては明白である。したがって、添付の特許請求の範囲の精神をおいてほかに本発明を制限するものはない。
【技術分野】
【０００１】
本発明は、一般的に、不揮発性メモリ用の書き込み中断機構に関する。
【背景技術】
【０００２】
関連出願への相互参照
本願は、Steven T. Sprouse 、Dhaval Parikh 、およびArjun Kapoorにより本願と同日に出願された本願と共同所有の同時係属出願中の「Enhanced Write Abort Mechanism for Non-Volatile Memory」という米国特許出願第１１／８９０，７０８号（代理人整理番号：ＳＤＡ−１１８１Ｘ（０６０５８９−００４））に関するものと考えることができる。
【０００３】
バイナリ形・マルチレベル形セル（ＭＬＣ）ＮＡＮＤフラッシュメモリは、高データ蓄積密度に対応する高性能不揮発性メモリ（ＮＶＭ）の一種であるが、通電中の取り外しや電圧低下、停電などが原因で電力障害が発生すると、この種のメモリにおけるデータ書き込みの性質上、データが壊れたり失われたりすることがある。通常、ＮＶＭには一度に１群のビット、すなわち１「ページ」のビットが書き込まれる。書き込みサイクル／プログラム操作中に電力障害が発生すると、ページの一部のビットがＮＶＭに良好にプログラムされないことがある。良好にプログラムされていないビットを含むページを読み返すと、新しい値を持つビットと古い値を持つビットが混在し、ページは壊れてしまう。一部の先行方式では、複雑なデータ構造と多数のホストデータコピーをＮＶＭ装置で保持することにより、ほとんどの場合は支障なく回復できる。しかし、残念ながら、この方式では性能とデータ蓄積密度が低下する。メモリのタイプにもよるが、例えばフラッシュタイプのメモリを用いた場合のＮＶＭプログラムサイクルには通常０．５〜１０ｍＳｅｃほどかかる。
【０００４】
この問題には、バッテリや非常に大きな値を持つキャパシタ（数千μＦ程度）などのＮＶＭに直接給電するように構成された予備電源や二次電源を使用することによって対処できるが、これらの解決策は多くの場合、多大なコストや過大なスペースを必要とする。解決策の改善が望まれる。
【発明の概要】
【０００５】
コントローラと、コントローラによって制御される不揮発性メモリアレイとを有する不揮発性メモリ（ＮＶＭ）装置で、ＮＶＭ装置に給電する電圧源の出力を電圧監視回路で監視する。電圧監視回路はＮＶＭ装置の一部をなす場合と、これに結合される場合とがある。電圧監視回路は、ＮＶＭ装置に給電する電圧源の出力が所定値を下回るのを検出すると「低電圧」信号をアサートするように構成される。コントローラは、「低電圧」信号がディアサートされている間はメモリアレイにデータを書き込み、「低電圧」信号がアサートされている間はデータの書き込みを保留するように構成される。「低電圧」信号がアサートされると、コントローラは処理中の書き込みサイクル／ＮＶＭプログラム操作がある場合はこれを完了し、「低電圧」信号がアサートされている間はさらなる書き込みサイクル／プログラム操作を阻止する。一実施形態において、低電圧状態のときにメモリコントローラが不揮発性メモリアレイにデータを書き込む試みを保留するために、書き込み中断プロセスを遂行する方法を開示する。この方法は、不揮発性メモリアレイに給電する電圧源の出力を監視することと、電圧源の出力で低電圧状態の有無を判断することと、低電圧状態が続く間は未処理の書き込みコマンドを保留することとを含む。不揮発性メモリアレイを含む不揮発性メモリ装置も開示する。この不揮発性メモリ装置は、装置に給電する電圧源の出力を監視し、かつ電圧源の出力の低電圧状態検出に応じて信号をアサートするように構成された電圧監視回路を含む。加えて、メモリアレイと通信し、信号がディアサートされている間はメモリアレイにデータを書き込み、かつ信号のアサートに応じてデータの書き込みを保留するように構成されたメモリコントローラも含む。
【０００６】
本願明細書に組み込まれ、これの一部をなす添付の図面は、１つ以上の実施例を示すものであって、実施例の説明とともに、実施形態の原理と実装を説明するためのものである。
【図面の簡単な説明】
【０００７】
【図１】パーソナルコンピュータからの典型的な電力供給で電力遮断の概観を示す電圧／時間グラフである。
【図２】パーソナルコンピュータからのさらなる典型的な電力供給で電力遮断の概観を示す同様の電圧／時間グラフである。
【図３】一実施形態に従い、ホストへ結合された不揮発性（ＮＶＭ）メモリ装置の概略的ブロック図を示す。
【図４】一実施形態に従い、処理中の書き込み操作を完了するにあたって理想的な電圧／時間グラフとこれに利用可能な時間を示す。
【発明を実施するための形態】
【０００８】
本願明細書において、不揮発性メモリアレイにおけるデータの読み書きを制御するコントローラを有するタイプの不揮発性メモリ装置の文脈で実施例を説明する。当業者ならば、以降の説明が例証に過ぎず、制限を意図するものではないことを理解できるはずである。また、この開示の恩恵に浴する当業者ならば他の実施形態を容易に提案することもできるはずである。ここでは添付の図面に示された実施例の実装を詳しく参照する。図面と以降の説明で同じ品目や類似する品目は同じ参照標識を用いて参照する。
【０００９】
明確を図るため、本願明細書において説明する実装で典型的な特徴をことごとく図に示したり、説明したりすることはしない。用途／業務に関わる制約順守などの具体的な実装の開発にあたって開発者の目的を達成するには、実装にかかわる数多くの決定を下すことになり、それらの目標が実装により、また開発者により、異なることは当然理解されるべきである。また、このような開発努力は複雑で時間がかかる場合もあるが、この開示の恩恵に浴する当業者にとっては典型的なエンジニアリング作業となるはずである。
【００１０】
この開示によると、本願明細書において説明するコンポーネント、処理ステップ、および／またはデータ構造は様々なタイプのオペレーティングシステム、計算プラットフォーム、コンピュータプログラム、および／または汎用マシンを用いて実装できる。加えて、当業者ならば、結線形装置、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）などの汎用性の低い装置でも、ここで開示する発明概念の範囲および精神から逸脱することなく使用できることを理解できるはずである。一連の処理ステップからなる方法をコンピュータやマシンで実装し、それらの処理ステップを一連のマシン可読命令として蓄積できる場合は、コンピュータメモリ装置（ＲＯＭ（読み出し専用メモリ）、ＰＲＯＭ（プログラム可能な読み出し専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）、フラッシュメモリ、ジャンプドライブなど）、磁気式蓄積媒体（テープ、磁気ディスクドライブなど）、光学式蓄積媒体（ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ペーパーカード、ペーパーテープなど）、その他のプログラムメモリなどの有体の媒体にそれらの処理ステップを蓄積できる。
【００１１】
通電中の取り外しが大きな問題とならない埋め込み形ＮＶＭ応用の場合は（メモリ装置への到達が比較的困難であったり、半田付けされていたりする場合など）、システムに本来備わるキャパシタンス（電源キャパシタ、プリント回路基板のキャパシタンスなど）を利用し、「目下の」、あるいは処理中の、ＮＶＭプログラム／書き込みサイクルを首尾よく完了することができる。
【００１２】
図１および図２を参照すると、図１は、パーソナルコンピュータからの典型的な電力供給で電力遮断の概観を示す電圧／時間グラフである。図２は、パーソナルコンピュータからのさらなる典型的な電力供給で電力遮断の概観を示す同様の電圧／時間グラフである。いずれの場合も縦軸は１目盛り当たりＤＣ１ボルト（ＶＤＣ）、横軸は１目盛り当たり２０ｍＳｅｃである。興味深いことに、電源がオフになってから２目盛り近くは電圧が保たれ、その後電圧の低下が始まっている。電圧は４．５ＶＤＣ〜２．７ＶＤＣの電圧範囲で約２５ｍＳｅｃの時間を費やしている。一実施形態において、約０．５〜５ｍＳｅｃでＮＶＭの書き込みサイクル／プログラム操作が完了され得るべきであると見込む。したがって、電力が遮断されるときにメモリが現在の書き込みサイクル／プログラム操作を完了し、ほかの書き込みサイクル／プログラム操作に着手しないなら、このようなＮＶＭ適用において、データ破損の問題は回避できることになる。
【００１３】
この大規模な電源の特徴を利用するには、図３に見られる電圧監視回路３０４を使って電圧の大幅な低下を検出する。ここでは、それを（５．０ＶＤＣ以上から）所定の４．５ＶＤＣレベル未満に至る電圧低下とする。このとき、電圧監視回路は電源の正常電圧出力未満を意味する「低電圧信号」をアサートし、ＮＶＭメモリアレイへのさらなる書き込みを保留するためにＮＶＭコントローラに警報するように構成される。この方法は、たとえ指定Ｖｃｃ＿ｍｉｎが４．５ＶＤＣであっても、電圧が約２．７ＶＤＣまで低下するまではコントローラとメモリが機能し続けるという事実（一実施形態）を最大限活用するものである。図４の一実施形態に見られるように、低下率が約５〜２０ｍＳｅｃで４．４ＶＤＣから２．７ＶＤＣと十分に低ければ、目下の書き込みサイクル／プログラム操作を完了するための時間は十分にある。さらに、電圧監視回路３０４により引き続き「低電圧」信号がアサートされている間は、さらなる書き込み／プログラム操作を保留する。電圧監視回路３０４は当業者にとって公知の簡便な方法で実装できる。
【００１４】
図３のシステムブロック図は、ホスト電源３０２とホスト装置３０４とへ結合されたＮＶＭ装置３００の一構成を示すものである。ホスト電源３０２とホスト装置３０４は、従来の設計のものである。ＮＶＭ装置３００は、不揮発性メモリコントローラ３０６と、フラッシュメモリアレイ３０８と、電圧監視回路３１０とを備える。電圧監視回路３１０は、一実施形態において、所定の値（ここでは、５ＶＤＣシステムにおける４．４ＶＤＣの例を使用する）を下回る電源出力電圧（Ｖｃｃ−ＧＮＤ）を検出すると、線路３１２上で「低電圧」信号もしくは「割り込み」をアサートする。この信号のアサートに応じてコントローラ３０６は目下の（既に始まっている）書き込みサイクル／ＮＶＭプログラム操作を完了し、さらに（一実施形態において）、反復アルゴリズムまたはループを実行し、低電圧信号がディアサートされているか否かを繰り返しチェックする。完全な電力遮断に至る前に停電／電圧低下が解消する場合は低電圧信号がディアサートされる。この反復アルゴリズムの結果としてコントローラ３０６はロックされ、さらなる書き込みサイクル／プログラム操作を開始できなくなる（コントローラはリセットされない）。当然のことながら、電力が回復しないならコントローラ３０６は最終的に電力不足のためにリセットされるが、電力問題の多くは速やかに解消するため、この方法によってメモリの内容は保護され、不必要なリセットは回避される。別の実施形態において、「レディ／ビジー」または「ｒｂ」信号として知られる標準フラッシュメモリ制御信号として「低電圧」信号が適用される。この方法によると、電圧監視回路３１０が低電圧状態を検出してこの信号をアサートすると、フラッシュメモリアレイ３０８は目下の書き込みサイクル／プログラム操作を完了し、さらに内部で「レディ／ビジー」線をディアサートし、別のコマンド（別の書き込みなど）を実行できる状態にあることをコントローラ３０６に合図する。しかし、電圧監視回路３１０がコントローラ３０６に対して「レディ／ビジー」をアサートすることによって、フラッシュメモリアレイ３０８からの信号は事実上打ち消され、メモリによるレディ状態の発信は実質的に阻止される。このようにコントローラ３０６をだしぬくことで、コントローラ３０６はメモリが引き続きビジー状態にある（例えば、電圧監視回路３１０が、コントローラ３０６に「レディ／ビジー」をディアサートする）と結論づける。
【００１５】
種々の実施形態によると、フラッシュメモリアレイ３０８とコントローラ３０６とを備えるパッケージ（例えば、多数の回路コンポーネントを支持し相互に接続するマルチチップモジュールなどのパッケージ技術）またはダイ（半導体ウェハのダイ）の外部に電圧監視回路３１０を設けることができる（この場合のパッケージまたはダイは、外部電圧監視回路３１０への電気的結合を介して低電圧信号を受信する）。あるいはフラッシュメモリアレイ３０８とコントローラ３０６とを備えるパッケージまたはダイに電圧監視回路３１０を組み込むこともでき、この場合の電圧監視回路３１０はパッケージまたはダイ自体の一部として実装され、パッケージまたはダイの外部に位置する電源（ホスト電源３０２など）から＋ＶｃｃおよびＧＮＤ電力信号を受信する。同様に、フラッシュメモリアレイ３０８と電圧監視回路３１０を１つのパッケージまたはダイに組み込み、外部コントローラ３０６へ結合することもできる。このような実装では、アレイ／電圧監視回路を備えるパッケージ／ダイで低電圧状態が検出され、電圧監視回路から外部コントローラ３０６へ信号が送られる。フラッシュメモリアレイ３０８とは別の１つのパッケージ／ダイにコントローラ３０６と電圧監視回路３１０を組み込むことも考えられる。
【００１６】
図３に見られる実装ではフラッシュメモリアレイ３０８へ直結する電力線Ｖｃｃは用意されておらず、コントローラ３０６をフラッシュメモリアレイ３０８に結合する制御／データ線を通じてコントローラ３０６からフラッシュメモリアレイ３０８へ電力が供給されることに留意するべきである。
【００１７】
実施形態と応用とを図に示し、説明してきたが、本願明細書に開示された発明概念から逸脱することなく前述した以外の数多くの修正が可能であることは、これらの開示の恩恵に浴する当業者にとっては明白である。したがって、添付の特許請求の範囲の精神をおいてほかに本発明を制限するものはない。
【特許請求の範囲】
【請求項１】
低電圧状態のときにメモリコントローラが不揮発性メモリアレイにデータを書き込む試みを保留するために、書き込み中断プロセスを遂行する方法であって、
前記不揮発性メモリアレイに給電する電圧源の出力を監視するステップと、
前記電圧源の出力で低電圧状態の有無を判断するステップと、
前記低電圧状態が続く間は未処理の書き込みコマンドを保留するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記電圧源の出力を監視するステップは、前記電圧源の出力を電圧監視回路により監視するステップを含む方法。
【請求項３】
請求項１記載の方法において、
前記低電圧状態の有無を判断するステップは、前記電圧源の出力にて電圧監視回路により前記低電圧状態を検出し、前記低電圧状態が検出される場合には低電圧状態信号をアサートするステップを含む方法。
【請求項４】
請求項３記載の方法において、
前記未処理の書き込みコマンドを保留するステップは、目下の書き込みサイクルを完了し、後続する書き込みコマンドの処理を阻止するステップを含む方法。
【請求項５】
請求項３記載の方法において、
前記未処理の書き込みコマンドを保留するステップは、前記低電圧状態信号がディアサートされるまで前記低電圧状態信号のディアサートをチェックするため、前記メモリコントローラによりアルゴリズムを繰り返し実行するステップを含む方法。
【請求項６】
請求項２記載の方法において、
前記低電圧状態の有無を判断するステップは、前記電圧源の低電圧状態を前記電圧監視回路により検出し、これに応じて前記メモリコントローラのレディ／ビジー信号線で低電圧状態信号をアサートするステップを含む方法。
【請求項７】
請求項６記載の方法において、
前記未処理の書き込みコマンドを保留するステップは、前記コントローラが、前記低電圧状態信号のアサートに応じて前記不揮発性メモリアレイをビジー状態にあるものとして扱い、かつ前記低電圧状態信号がディアサートされるまでは引き続き前記不揮発性メモリアレイをビジー状態にあるものとして扱うことにより、前記レディ／ビジー信号線で前記低電圧状態信号がアサートされている間は未処理の書き込みコマンドを保留するステップを含む方法。
【請求項８】
不揮発性メモリ装置であって、
不揮発性メモリアレイと、
前記不揮発性メモリ装置に給電する電圧源の出力を監視し、かつ前記電圧源の出力の低電圧状態検出に応じて低電圧状態信号をアサートするように構成された電圧監視回路と、
前記不揮発性メモリアレイと通信し、かつ前記電圧監視回路から前記低電圧状態信号を受信するように構成されたメモリコントローラであって、前記低電圧状態信号がディアサートされている間は前記不揮発性メモリアレイにデータを書き込み、かつ前記低電圧状態信号のアサートに応じてデータの書き込みを保留するようにさらに構成されたメモリコントローラと、
を備える装置。
【請求項９】
請求項８記載の装置において、
前記不揮発性メモリアレイ、メモリコントローラ、および電圧監視回路は、単一のパッケージに組み込まれる装置。
【請求項１０】
請求項８記載の装置において、
前記不揮発性メモリアレイ、メモリコントローラ、および電圧監視回路は、単一のダイに組み込まれる装置。
【請求項１１】
請求項８記載の装置において、
前記不揮発性メモリアレイおよびメモリコントローラは単一のパッケージに組み込まれ、前記電圧監視回路は前記パッケージの外部に設けられる装置。
【請求項１２】
請求項８記載の装置において、
前記不揮発性メモリアレイおよびメモリコントローラは単一のダイに組み込まれ、前記電圧監視回路は前記ダイの外部に設けられる装置。
【請求項１３】
請求項８記載の装置において、
前記不揮発性メモリアレイと前記電圧監視回路は単一のパッケージに組み込まれ、前記メモリコントローラは前記パッケージの外部に設けられる装置。
【請求項１４】
請求項８記載の装置において、
前記不揮発性メモリアレイと前記電圧監視回路は単一のダイに組み込まれ、前記メモリコントローラは前記ダイの外部に設けられる装置。
【請求項１５】
請求項８記載の装置において、
前記電圧監視回路と前記メモリコントローラは単一のパッケージに組み込まれ、前記不揮発性メモリアレイは前記パッケージの外部に設けられる装置。
【請求項１６】
請求項８記載の装置において、
前記電圧監視回路と前記メモリコントローラは単一のダイに組み込まれ、前記不揮発性メモリアレイは前記ダイの外部に設けられる装置。
【請求項１７】
請求項８記載の装置において、
前記メモリコントローラは、前記低電圧状態信号がディアサートされるまで前記低電圧状態信号の状態を繰り返しチェックすることにより、データの書き込みを保留するように構成される装置。
【請求項１８】
請求項８記載の装置において、
前記メモリコントローラは、前記メモリコントローラのレディ／ビジー信号線における前記低電圧状態信号のアサートに応じて、前記低電圧状態信号がディアサートされるまで、データの書き込みを保留するように構成される装置。
【請求項１】
低電圧状態のときにメモリコントローラが不揮発性メモリアレイにデータを書き込む試みを保留するために、書き込み中断プロセスを遂行する方法であって、
前記不揮発性メモリアレイに給電する電圧源の出力を監視するステップと、
前記電圧源の出力で低電圧状態の有無を判断するステップと、
前記低電圧状態が続く間は未処理の書き込みコマンドを保留するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記電圧源の出力を監視するステップは、前記電圧源の出力を電圧監視回路により監視するステップを含む方法。
【請求項３】
請求項１記載の方法において、
前記低電圧状態の有無を判断するステップは、前記電圧源の出力にて電圧監視回路により前記低電圧状態を検出し、前記低電圧状態が検出される場合には低電圧状態信号をアサートするステップを含む方法。
【請求項４】
請求項３記載の方法において、
前記未処理の書き込みコマンドを保留するステップは、目下の書き込みサイクルを完了し、後続する書き込みコマンドの処理を阻止するステップを含む方法。
【請求項５】
請求項３記載の方法において、
前記未処理の書き込みコマンドを保留するステップは、前記低電圧状態信号がディアサートされるまで前記低電圧状態信号のディアサートをチェックするため、前記メモリコントローラによりアルゴリズムを繰り返し実行するステップを含む方法。
【請求項６】
請求項２記載の方法において、
前記低電圧状態の有無を判断するステップは、前記電圧源の低電圧状態を前記電圧監視回路により検出し、これに応じて前記メモリコントローラのレディ／ビジー信号線で低電圧状態信号をアサートするステップを含む方法。
【請求項７】
請求項６記載の方法において、
前記未処理の書き込みコマンドを保留するステップは、前記コントローラが、前記低電圧状態信号のアサートに応じて前記不揮発性メモリアレイをビジー状態にあるものとして扱い、かつ前記低電圧状態信号がディアサートされるまでは引き続き前記不揮発性メモリアレイをビジー状態にあるものとして扱うことにより、前記レディ／ビジー信号線で前記低電圧状態信号がアサートされている間は未処理の書き込みコマンドを保留するステップを含む方法。
【請求項８】
不揮発性メモリ装置であって、
不揮発性メモリアレイと、
前記不揮発性メモリ装置に給電する電圧源の出力を監視し、かつ前記電圧源の出力の低電圧状態検出に応じて低電圧状態信号をアサートするように構成された電圧監視回路と、
前記不揮発性メモリアレイと通信し、かつ前記電圧監視回路から前記低電圧状態信号を受信するように構成されたメモリコントローラであって、前記低電圧状態信号がディアサートされている間は前記不揮発性メモリアレイにデータを書き込み、かつ前記低電圧状態信号のアサートに応じてデータの書き込みを保留するようにさらに構成されたメモリコントローラと、
を備える装置。
【請求項９】
請求項８記載の装置において、
前記不揮発性メモリアレイ、メモリコントローラ、および電圧監視回路は、単一のパッケージに組み込まれる装置。
【請求項１０】
請求項８記載の装置において、
前記不揮発性メモリアレイ、メモリコントローラ、および電圧監視回路は、単一のダイに組み込まれる装置。
【請求項１１】
請求項８記載の装置において、
前記不揮発性メモリアレイおよびメモリコントローラは単一のパッケージに組み込まれ、前記電圧監視回路は前記パッケージの外部に設けられる装置。
【請求項１２】
請求項８記載の装置において、
前記不揮発性メモリアレイおよびメモリコントローラは単一のダイに組み込まれ、前記電圧監視回路は前記ダイの外部に設けられる装置。
【請求項１３】
請求項８記載の装置において、
前記不揮発性メモリアレイと前記電圧監視回路は単一のパッケージに組み込まれ、前記メモリコントローラは前記パッケージの外部に設けられる装置。
【請求項１４】
請求項８記載の装置において、
前記不揮発性メモリアレイと前記電圧監視回路は単一のダイに組み込まれ、前記メモリコントローラは前記ダイの外部に設けられる装置。
【請求項１５】
請求項８記載の装置において、
前記電圧監視回路と前記メモリコントローラは単一のパッケージに組み込まれ、前記不揮発性メモリアレイは前記パッケージの外部に設けられる装置。
【請求項１６】
請求項８記載の装置において、
前記電圧監視回路と前記メモリコントローラは単一のダイに組み込まれ、前記不揮発性メモリアレイは前記ダイの外部に設けられる装置。
【請求項１７】
請求項８記載の装置において、
前記メモリコントローラは、前記低電圧状態信号がディアサートされるまで前記低電圧状態信号の状態を繰り返しチェックすることにより、データの書き込みを保留するように構成される装置。
【請求項１８】
請求項８記載の装置において、
前記メモリコントローラは、前記メモリコントローラのレディ／ビジー信号線における前記低電圧状態信号のアサートに応じて、前記低電圧状態信号がディアサートされるまで、データの書き込みを保留するように構成される装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２０１０−５３６０９８（Ｐ２０１０−５３６０９８Ａ）
【公表日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２０１０−５２０２１０（Ｐ２０１０−５２０２１０）
【出願日】平成２０年８月１日（２００８．８．１）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０７１８６５
【国際公開番号】ＷＯ２００９／０２０８４５
【国際公開日】平成２１年２月１２日（２００９．２．１２）
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
【公表日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２０年８月１日（２００８．８．１）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０７１８６５
【国際公開番号】ＷＯ２００９／０２０８４５
【国際公開日】平成２１年２月１２日（２００９．２．１２）
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
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