不揮発性メモリの連続的なプログラミング
不揮発性記憶素子は、信号ドライバを第1の不揮発性記憶素子に接続された第1の制御線に接続し、信号ドライバが第1の制御線に接続されている間に信号ドライバを用いて第1の制御線を充電し、第1の制御線が信号ドライバから充電された状態を維持している間に信号ドライバを第1の制御線から切断し、信号ドライバを第2の不揮発性記憶素子に接続された第2の制御線に接続し、信号ドライバが第2の制御線に接続されている間に信号ドライバを用いて第2の制御線を充電し、信号ドライバを第2の制御線から切断する。制御線を充電するステップは、不揮発性記憶素子の各々に、プログラム処理を起こさせる。信号ドライバを第1の制御線から切断するステップ、信号ドライバを第1の制御線に接続するステップ、および第2の制御線を充電するステップは、第1の不揮発性記憶素子のプログラム処理の完了を待たずに行われる。
【発明の詳細な説明】
【技術分野】
【0001】
(優先権)
本出願は、「Data Dependent Data-Line Switching Scheme,」と題した、Thomas Yan および Luca Fasoliによる、2009年4月20日に出願された米国仮特許出願番号61/171,022、および、「Set Scheme For Memory System,」と題した、Thomas Yan 、 Luca Fasoli、Roy ScheuerleinおよびJeffrey Koonyee Leeによる、2008年10月6日に出願された仮特許出願番号61/103、180に基づく優先権を主張するものである。両仮出願の内容は、その全体を参照することにより本明細書に組み込まれる。
【0002】
本発明は、不揮発性データ記憶の技術に関する。
【背景技術】
【0003】
半導体メモリは、様々な電子デバイス用としてますますポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント(PDA)、モバイルコンピュータ装置、据え置き型コンピュータ装置、および他の装置などに使用されている。半導体メモリが消費者向けの電子デバイスに使用される場合には、通常、消費者はメモリが電子デバイスの処理を遅延させないように十分な速度で動作する半導体メモリを要求する。
【図面の簡単な説明】
【0004】
【図1】メモリシステムの一実施形態のブロック図を示す。
【図2】メモリセルの一実施形態の概略斜視図を示す。
【図3】可逆的抵抗スイッチング素子のI−V特性を示すグラフを示す。
【図4A】3次元メモリアレイの一部の概略斜視図を示す。
【図4B】3次元メモリアレイの一部の概略斜視図を示す。
【図5】メモリアレイの一実施形態の論理的ビューを示す。
【図6】メモリアレイ内のベイの一実施形態の論理的ビューを示す。
【図6A】メモリアレイ内のベイの他の実施形態の論理的ビューを示す。
【図7】ビット線をデータ線を介して列制御回路に接続するための、データ線および選択回路の一実施形態の回路図を示す。
【図8】選択回路の一実施形態の回路図を示す。
【図8A】選択回路の他の実施形態の回路図を示す。
【図8B】選択回路の他の実施形態の回路図を示す。
【図9】マルチプレクサ回路の一実施形態の回路図を示す。
【図10】データ線および選択回路の動作処理の一実施形態を述べるフローチャートを示す。
【図11】プログラミング処理の詳細を説明するタイミング図である。
【図12】プログラミング処理の詳細を説明するタイミング図である。
【図13】データ線および選択回路の動作処理の第2の実施形態を述べるフローチャートを示す。
【図14】データ線および選択回路の動作処理の第3の実施形態を述べるフローチャートを示す。
【図15】プログラミング処理の詳細を説明するタイミング図である。
【発明を実施するための形態】
【0005】
連続的なプログラミングを実行することが可能な不揮発性記憶システムを開示する。不揮発性記憶システムは、複数の不揮発性記憶素子、信号駆動回路の集合、および選択回路を備える。選択回路は、不揮発性記憶素子の第1の集合を信号駆動回路の集合に選択的に接続するか、不揮発性記憶素子の第2の集合を信号駆動回路の集合に選択的に接続する。信号駆動回路の集合(一実施形態ではセンスアンプを備える)は、選択回路が不揮発性素子の第1の集合を信号駆動回路の集合に接続する間に、不揮発性記憶素子の第1の集合に対してプログラム処理を開始する。不揮発性記憶素子の第1の集合に対してプログラム処理を開始するステップの後において、不揮発性記憶素子の第1の集合に対するプログラム処理の完了を待つことなく、選択回路は、不揮発性記憶素子の第1の集合を信号駆動回路の集合から切り離し、不揮発性記憶素子の第2の集合を信号駆動回路の集合に接続する。選択回路が不揮発性記憶素子の第2の集合を信号駆動回路の集合に接続する間に、不揮発性記憶素子の第1の集合に対するプログラム処理の完了を待つことなく、信号駆動回路の集合は、不揮発性記憶素子の第2の集合に対してプログラム処理を開始する。
【0006】
図1は、本明細書で開示される技術を実行可能なメモリシステム100の一例を示すブロック図である。メモリシステム100は、メモリセルが2次元又は3次元のアレイとなったメモリアレイ102を含む。1つの実施形態では、メモリアレイ102は、モノシリックの3次元メモリアレイである。メモリアレイ102のアレイ端子線は行として整理されたワード線の様々な層と、列として整理されたビット線の様々な層とを有する。しかしながら、他の方向性も可能である。
【0007】
メモリシステム100は、出力108がメモリアレイ102の各々のワード線に接続される行制御回路120を含む。本明細書において、接続は、直接的な接続、または(例えば1つまたは複数の他の部品を介した)間接的な接続であってもよい。行制御回路120は、M個の行アドレス信号の集合と1つ以上の様々な制御信号をシステム制御ロジック回路130から受信している。行制御回路120は、典型的には、読取り及びプログラミング動作の双方のために、行デコーダ122、アレイドライバ124及びブロック選択回路126などの回路を含んでもよい。
【0008】
メモリシステム100はまた、入力/出力106がメモリアレイ102の各々のビット線に接続される列制御回路110を含む。列制御回路110は、N個の列アドレス信号の集合と1つ以上の様々な制御信号をシステム制御論理130から受信している。列制御回路110は、典型的には、列デコーダ112、114、ブロック選択回路316、及び118を含んでもよい。一実施形態では、センスアンプ118は、信号をビット線に供給するとともに、ビット線上の信号を検出する。ここでは、当該技術分野で周知の、様々なセンスアンプを用いることができる。
【0009】
システム制御論理回路130は、データ及び命令をコントローラ134から受信し、アウトプットデータをコントローラ134に供給する。134はホストと通信する。130は、ステートマシン、レジスタ、および、メモリシステム100の操作を制御する他の制御ロジックを、1つまたは複数備えていてもよい。他の実施形態では、130がコントローラの機能を備えるため、130がデータおよびコマンドをホストから直接に受信するとともに、130がホストに出力データを供給する。
【0010】
1つの実施形態では、システム制御ロジック130、列制御回路110、行制御回路120およびメモリアレイ102は、1つの集積回路に形成される。例えば、システム制御論理130、列制御回路110及び行制御回路120は基板の表面に形成され、メモリアレイ102はその基板の上方に形成されるモノシリックの3次元メモリアレイである(したがって、システム制御論理130、列制御回路110及び行制御回路120の上方である)。ある例では、制御回路の一部を、あるメモリアレイと同じ層に形成することができる。図1のような好適な実施形態についての更なる情報は、その全体を参照することにより本明細書に組み込まれる、下記の米国特許に見出すことができる。米国特許第6,879,505号、米国特許第7,286,439号、米国特許第6,856,572号、および米国特許第7,359,279号。コントローラ134は、図1に記載された他の構成要素と同一基板上または異なる基板上に存在することができる。コントローラ134、システム制御ロジック130、列制御回路110、列デコーダ112、ドライバ回路114、ブロック選択116、センスアンプ118、行制御回路120、行デコーダ122、アレイドライバ124、および/またはブロック選択126、これら単独または任意の組合せは、1つまたは複数の制御回路とみなすことができる。
【0011】
メモリアレイ102は複数のメモリセルを備える。一実施形態では、各メモリセルは、ステアリング素子(例えばダイオード)および抵抗素子を備える。一実地態様例では、メモリセルは、1回書き込みおよび複数回読み出しが可能な態様とすることができる。メモリセルの一例は、上部および下部導体の交差点に形成された層状の支柱を備える。一実施形態では、支柱は、アンチヒューズ層のような状態変化素子と直列に接続された、ダイオードのようなステアリング素子を備える。アンチヒューズ層が損傷していない場合には、セルは電気的に開回路である。アンチヒューズ層が破壊されている場合には、セルは、破壊されたアンチヒューズ層の抵抗と直列に接続された電気的なダイオードである。メモリセルの例は、米国特許6,034,882号、米国特許6,525,953号、米国特許6,952,043号、米国特許6,420,215号、米国特許6,951,780号、および米国特許7,081,377号、に見出すことができる。
【0012】
他の実施形態では、メモリセルは書換可能である。例えば、その全体を参照することにより本明細書に組み込まれる、米国特許出願公開第2006/0250836号は、可逆的抵抗スイッチング素子と直列に接続されるダイオードを備える、書換可能な不揮発性記憶素子について記述する。可逆的抵抗スイッチング素子は、2つまたはそれ以上の状態の間で可逆的に切り替わる抵抗率を有する、可逆的抵抗スイッチング材料を含む。例えば、可逆的抵抗性スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第1の電圧および/または電流を印加すると高抵抗率状態にスイッチング可能である。第2の電圧および/または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子は、製造時には初期高抵抗率状態であってもよく、この状態は、(単数または複数の)適切な電圧および/または(単数または複数の)電流を印加すると低抵抗率状態に可逆的にスイッチング可能である。1つの抵抗状態は、2進の「0」を表し、別の抵抗状態は2進の「1」を表してもよい。メモリセルが2ビット以上のデータを記憶するために、2以上のデータ/抵抗状態が使用されても良い。一実施形態では、高抵抗状態から低抵抗状態へ抵抗を切り替える処理を、セット処理と呼ぶ。低抵抗状態から高抵抗状態へ抵抗を切り替える処理を、リセット処理と呼ぶ。高抵抗状態は2進データの「0」に関連し、低抵抗状態は2進データの「1」に関連する。他の実施形態では、セットおよびリセット、および/またはデータ符号化は、逆にすることができる。一部の実施形態では、抵抗性スイッチング素子がセットされる最初の1回は、通常の電圧よりも高い電圧を必要とし、フォーミング処理と呼ばれる。
【0013】
図2に、メモリセル150に関する1つの実施形態の概略斜視図を示す。メモリセル150は、第1導電体166と第2導電体168の間に位置して、直列に接続された、可逆的抵抗スイッチング素子162、ステアリング素子164およびバリア165を備える。
【0014】
可逆的抵抗スイッチング素子263は、2以上の状態を可逆的にスイッチングすることが可能な抵抗率を有する可逆的抵抗性スイッチング材料170を備える。一部の実施形態では、可逆的抵抗スイッチング材料170は、金属酸化物から形成されてもよい。様々な異なる金属酸化物を用いることができる。一例では、酸化ニッケルが用いられる。
【0015】
少なくとも1つの実施形態では、選択的蒸着方法の利用において、酸化ニッケル層がエッチングされることなく、酸化ニッケル層が可逆的抵抗スイッチング材料に用いられる。例えば、可逆的抵抗スイッチング素子は、電気めっき、無電解析出等の蒸着プロセスを採用して形成されてもよい。これにより、基板上に形成される導電体表面に対して選択的にニッケル含有層を蒸着させる。この方法により、(ニッケル含有層の蒸着に先立って)基板上の導電体表面のみがパターニング及び/又はエッチングされればよく、ニッケル含有層はパターニング及び/又はエッチングされる必要がない。
【0016】
少なくとも1つの実施形態では、可逆的抵抗スイッチング材料170は、ニッケルを選択的に付着させ、次いでニッケル層を酸化することによって形成される酸化ニッケル層の少なくとも一部を含む。例えば、Ni、NiXPY又はニッケルの別の類似の形態が、無電解析出、電気メッキまたは類似の選択プロセスを使用して選択的に蒸着され、次いで(例えば、急速熱酸化または他の酸化プロセスを使用して)酸化されて酸化ニッケルを形成してもよい。他の実施形態では、酸化ニッケル自体が選択的に蒸着されてもよい。例えば、NiO、NiOX又はNiXPY含有層が、選択付着プロセスを使用してステアリング素子の上に選択的に蒸着され、次いで(必要に応じて)アニールおよび/または酸化されてもよい。
【0017】
メモリセルに使用するための可逆的抵抗性スイッチング材料を形成するために、必要に応じて、他の材料が選択的に蒸着され、次いでアニールおよび/または酸化されてもよい。例えば、Nb、Ta、V、Al、Ti、Co、コバルト−ニッケル合金などの材料が電気メッキ等によって選択的に蒸着され、次に酸化されて、可逆的抵抗スイッチング材料が形成されてもよい。
【0018】
他の可変抵抗材料は、V、Co、Ni、Pd、FeまたはMnがドープされたアモルファスシリコンであり、例としてRoseらによる米国特許第5,541,869号にさらに十分に説明されている。他の類の材料が、Ignatievらによって米国特許第6,473,332号で示唆されている。これらは、Pr1-XCaXMnO3(PCMO)、La1-XCaXMnO3(LCMO)、LaSrMnO3(LSMO)、またはGdBaCoXOY(GBCO)などの、ペロブスカイト(perovskite)材料である。この可変抵抗材料に対する他の選択肢は、例えばJacobsonらによって米国特許第6,072,716号に示唆されているように、プラスチックポリマーに混入されるカーボンブラック粒子またはグラファイトを備えるカーボンポリマーフィルムである。他の例は、カーボンナノチューブを可逆的抵抗スイッチング材料として用いることである。
【0019】
他の材料が、Campbellらによる米国特許出願第2003/0045054号、およびCampbellによる米国特許出願第2003/0047765号に示唆されている。この材料は、化学式AXBYのカルコゲナイドガラス(chalcogenide glass)にドープされる。ここでAは、周期表のIIIA族(B、Al、Ga、In、Ti)、IVA族(C、Si、Ge、Sn、Pb)、VA族(N、P、As、Sb、Bi)またはVIIA族(F、Cl、Br、I、At)の少なくとも1つの元素を含む。またBは、S、Se、Teおよびこれらの混合物の中から選択される。ドーパントは、Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、MnまたはNiを含む、貴金属および遷移金属の中から選択される。このカルコゲナイドガラス(非晶質カルコゲナイド、結晶状態ではない)は、可動金属イオンの貯蔵部に隣接するメモリセル内に形成される。他の固体電解質材料を、カルコゲナイドガラスに代えて用いることができる。
【0020】
他の可変抵抗材料は、アモルファスカーボン、グラファイトおよびカーボンナノチューブを含む。他の材料も、本明細書で述べる技術に用いることができる。
【0021】
可逆的抵抗スイッチング材料を用いたメモリセルの形成についての更なる情報は、その全体を参照することにより本明細書に組み込まれる、「Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same,」と題した、米国特許出願公開第2009/0001343号に見出すことができる。更なる情報は、その全体を参照することにより本明細書に組み込まれる、2008年12月19日出願の、「Reverse Set With Current Limit for Non-Volatile Storage,」と題した、米国特許出願第12/339,313号に見出すことができる。
【0022】
可逆的抵抗スイッチング素子162は、電極172、174を有する。電極172は、可逆的抵抗性スイッチング材料170と導体168の間に位置している。1つの実施形態では、電極172はプラチナを用いて形成されている。電極174は、可逆的抵抗性スイッチング材料170とステアリング素子164の間に位置している。1つの実施形態では、電極174は窒化チタンを用いて形成されており、バリア層として機能する。
【0023】
ステアリング素子164は、ダイオードであってもよく、あるいは、可逆的抵抗スイッチング素子162に印加される電圧及び/又は電流を選択的に制限することによって非オーミック接触を示す適切な他のステアリング素子であってもよい。このような態様において、メモリセル150は、2次元又は3次元のメモリアレイの一部として利用してもよい。さらに、データは、アレイ内の他のメモリセルの状態に影響を及ぼすことなくメモリセル150に書き込んだりメモリセル150から読み出されたりしてもよい。164は、ダイオードのp領域の上にn領域を有して上を向くか、ダイオードのn領域の上にp領域を有して下を向くかによらず、縦型の多結晶p−nまたはp−i−nダイオードなどの何らかの適切なダイオードを含んでもよい。
【0024】
ある実施形態では、ステアリング素子164は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、又は他の何らかの適切な材料などの多結晶半導体材料から形成されたダイオードであってもよい。例えば、ステアリング素子164は、高濃度にドープされたn+ポリシリコン領域182と、n+ポリシリコン領域182の上の低濃度にドープされた又は真性(自然にドープされた)ポリシリコン領域180と、真性領域180の上の高濃度にドープされたp+ポリシリコン領域186とを含んだダイオードであってもよい。ある実施形態では、例えば、あらゆる点でその全体が本願明細書において参照により援用されている、2005年12月9日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」と題する米国特許公開第2006/0087005号で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約10%以上のゲルマニウムを有する薄い(例えば、数百オングストローム以下の)ゲルマニウムおよび/またはシリコン−ゲルマニウム合金層(図示せず)をn+ポリシリコン領域182上に形成し、n+ポリシリコン領域182から真性領域180内へのドーパントの移動を防止および/または低減することもできる。当然ながら、n+およびp+領域の位置は逆であってもよい。ステアリング素子164が、(例えば、非晶質または多結晶の)堆積シリコンから形成される場合、一実施形態では、ダイオード上にシリサイド層を形成して、堆積シリコンを製造時の低抵抗率状態に置いてもよい。
【0025】
その全体が本願明細書において参照により援用されている「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」と題する米国特許第7,176,064号に記載されるように、チタン及び/又はコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイド及びコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる(例えば、シリサイド層は、アニール中にシリコンダイオードの結晶構造を強化する)。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金及び/又はゲルマニウムダイオードについても、同様な結果を得ることもできる。
【0026】
導体166、168は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図2の実施形態では、導体166、168はレール状であり、(例えば、実質的に互いに直交する等の)異なる方向に伸びる。他の導体形状及び/又は構造が使用されてもよい。ある実施形態では、導体166、168とともに、バリア層、接着層、反射防止コーティングおよび/またはその類似物(図示せず)が使用され、デバイス性能を改善し、及び/又はデバイスの製造に役立てることもできる。
【0027】
図2では可逆的抵抗スイッチング素子162がステアリング素子164上に配置されているが、当然ながら、他の実施形態では可逆的抵抗スイッチング素子162がステアリング素子164の下に位置してもよい。
【0028】
図2はメモリセルの一例を示しているが、ここで開示された技術に対して、メモリセルの1の特定の型または構造は要求されない。多くの異なるタイプのメモリセルを用いることができる。
【0029】
図3は、酸化金属可逆的抵抗スイッチング素子の1つの実施形態における電圧・電流を示す図である。ライン250は、可逆的抵抗スイッチング素子が高抵抗率のときのI−V特性を示す。ライン252は、可逆的抵抗スイッチング素子が低抵抗率のときのI−V特性を示す。可逆的抵抗スイッチング素子がどちらの状態にあるかを決定するために、電圧が印加され、その結果の電流が測定される。高い測定電流(ライン252参照)は、可逆的抵抗スイッチング素子が低抵抗率状態であることを示す。低い測定電流(ライン250)は、可逆的抵抗スイッチング素子が高抵抗率状態であることを示す。なお、異なるI−V特性を有する可逆的抵抗スイッチング素子の他の態様も、本明細書で開示される技術に適用可能であることに留意されたい。
【0030】
高抵抗状態(ライン250参照)の間は、電圧Vsetおよび十分な電流がメモリセルに印加されている場合には、可逆的抵抗スイッチング素子は低抵抗状態にセットされる。ライン254はVSETが印加されたときの挙動を示している。電圧は若干一定に維持され、電流はIset_limitの方へ増加する。ある時点で、可逆的抵抗スイッチング素子がセットされ、素子の挙動がライン252に基づくようになる。可逆的抵抗スイッチング素子がセットされた初回は、デバイスをセットするためにVf(形成電圧)が必要とされることに留意されたい。その後、VSETが使用可能とされる。形成電圧Vfは、VSETより大きくてもよい。
【0031】
低抵抗状態(ライン252参照)の間は、電圧VRESETおよび十分な電流(Ireset)がメモリセルに印加される場合には、可逆的抵抗スイッチング素子は高抵抗状態へリセットされる。ライン256は、VRESETが印加された場合の挙動を示している。ある時点で、可逆的抵抗スイッチング素子はリセットされ、装置の挙動はライン250に基づくようになる。
【0032】
一実施形態では、Vsetは約5ボルトであり、Vresetは約3ボルトであり、Iset_limitは約5マイクロアンペアであり、Iresetの電流は30マイクロアンペアまで上昇しうる。一実施形態では、VsetはVresetよりも低くすることができる。また、形成処理が必要とされず、および/または、セットまたはリセットに必要な時間を異ならせることができる。
【0033】
可逆的抵抗スイッチング材料の抵抗をセットおよびリセットするためのプログラミング処理は、当技術分野で知られている。可逆的抵抗スイッチング材料の抵抗をセットおよびリセットするための回路の多様な実装形態が知られており、本明細書で述べられている技術に使用することが可能である。セットおよびリセットの例は、その全体を参照することにより本明細書に組み込まれる、2008年12月19日出願の「Reverse Set With Current Limit for Non-Volatile Storage,」と題した米国特許出願第12/339,313号、その全体を参照することにより本明細書に組み込まれる米国特許出願第2007/0072360号、および、その全体を参照することにより本明細書に組み込まれる米国特許出願第2007/0008785号、に見出すことができる。
【0034】
幾つかの実施形態では、メモリセルに流れる電流を供給し、制御し、および/または制限する回路は、メモリセルから遠く離れているとすることができる。(上述したように、)制御回路が基板表面に存在し、メモリセルが3次元メモリアレイの上層に存在するモノリシック3次元メモリアレイにおいて、距離はますます問題となる。この距離のために、導電経路がかなり長くなり、その結果、配線の容量が比較的大きくなる。時には、メモリセルがセットされた後に、続いて配線の容量電荷がメモリセルを介して消失する。これは、可逆的抵抗スイッチング素子を流れる余分な電流を発生しうる。この余分な電流は、素子をリセットすることが困難または不可能な程に低い抵抗値まで、可逆的抵抗スイッチング素子をセットすることがある。セットが達成された後においてメモリセルを介して不要な電流が流れないように、セット処理の間には、ビット線およびデータバスを放電する、という解決策が提案されている。この実施形態では、セット処理の間にダイオードは順方向にバイアスされ、Vsetがパルスとしてメモリセルに印加される。ビット線およびデータバスからの電荷が、Vsetパルスによって供給されない追加の電荷を供給するために必要とされるように、Vsetパルスは、可逆的抵抗スイッチング素子をセットするために必要な時間よりも短くされる。
【0035】
例えば、メモリセルに接続されたビット線を充電するために、電圧パルスが使用される。ビット線の寄生容量により、ビット線は電荷を蓄積する。充電された後に、ビット線をフローティングさせるために、ビット線が電圧源から切断される。ビット線の電荷は、その後メモリセルを介してワード線へ放電し、メモリセルがセットされる。この処理は、プログラミングの容量放電法と呼ばれる。
【0036】
幾つかの実施形態では、セット処理に、セット処理が成功したか否かを確認するための検証処理が続くとすることができる。セット処理が成功していない場合には、セット処理を再試行することができる。一実施態様例では、検証処理は読取り処理である。従って、システム制御ロジック回路130は、最初に1つまたは複数のメモリセルにプログラム(セットまたはリセット)させ、その後、プログラムされた全てのメモリセルを読み取る。読み取られたデータがプログラムされたデータと一致する場合には、処理が完了する。(多くの場合、プログラミングが成功しないことにより、)読み取られたデータのいくつかがプログラムされたデータと一致しない場合には、プログラミングが繰り返される。
【0037】
メモリアレイ102は、多くのメモリセルを備えている。図4Aは、第2のメモリレベル220の下に配置される第1のメモリレベル218を含むモノリシックな3次元アレイ102の一部の略斜視図である。図4Aの実施形態では、各メモリレベル218、220は、クロスポイントアレイ内に複数のメモリセル200を含む。当然ながら、第1のメモリレベル218と第2のメモリレベル220との間に、追加の層(例えば、中間誘電体)が存在してもよいが、簡単にするために図4Aでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図4Aの実施形態では、すべてのダイオードは、p型領域をダイオードの上部または下部のどちらに有するp−i−nダイオードが使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。メモリセル200は、メモリセル150と同じであってもよいし、異なっていてもよい。
【0038】
図4Bは、第2のメモリレベル221の下に配置される第1のメモリレベル219を含む、第2の実施形態のモノリシックな3次元アレイ102の一部の略斜視図である。図4Bのメモリアレイは、複数のメモリセル200を備えている。第1のメモリレベル219に関して、メモリセル200は、ビット線207の集合とワード線209の集合の間に存在し、ビット線207の集合およびワード線209の集合に接続される。第2のメモリレベル221に関して、メモリセル200は、ビット線210の集合とワード線209の集合の間に存在し、ビット線210の集合およびワード線209の集合に接続される。図4Bに示すように、第1のメモリレベルの上部導体は、第1のメモリレベルの上方に位置する第2のメモリレベルの下部導体として、用いることができる。さらなる情報は、その全体が本願明細書において参照により援用されている、「High-Density Three-Dimensional Memory Cell,」と題する米国特許第6,952,030号に記載されている。
【0039】
図4Bの実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、2007年3月27日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」と題する米国特許出願公開公報20070190722号で説明されるように、隣接するメモリレベル上のダイオード(または他のステアリング装置)は、反対方向に向くのが好ましい。例えば、第1のメモリレベル219のダイオードは、(例えば、ダイオードの下部にp領域を有して)矢印A1で示されるように上向きダイオードであってもよく、第2のメモリレベル221のダイオードは、(例えば、ダイオードの下部にn領域を有して)矢印A2で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。
【0040】
モノリシックな3次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。1つのメモリレベルを形成する層は、既存のレベル(単数または複数)の層の上に直接付着または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第5,915,167号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな3次元メモリアレイではない。
【0041】
メモリアレイ102は、複数のベイに分割されている。各々のベイは、多数のブロックに(随意的に)分割されていてもよい。異なる実装態様では、ベイの数は異なっていてもよい。ある実施態様では、ただ1つのベイを使用してもよい。図6では、1つのベイ(例えば、ベイ0)が、複数のブロック(ブロック0−ブロック15)に分割されている。一実施形態では、1つのベイ内に16個のブロックが存在する。しかしながら、他の実施形態では、異なる数のブロックを用いることができる。
【0042】
ブロックは、隣接するメモリセルのグループである。メモリセルは、デコーダ、ドライバ、センスアンプ、および入力/出力回路によって区分されず、通常連続している、隣接するワード線およびビット線を有する。これは、様々な理由の何れかによるものである。例えば、ワード線やビット線などの抵抗や容量から発生する、ワード線およびビット線を通る信号遅延(例:RC遅延)は、大きなアレイでは非常に大きくなることがある。各々のワード線および/またはビット線の長さを減少させるために、大きなアレイを小さなサブアレイのグループに分割することで、これらのRC遅延は減少しうる。他の例として、メモリセルのグループへのアクセスに関連する電力が、所定のメモリサイクルの間に同時にアクセスされうるメモリセルの上限値を決定することがある。その結果、同時にアクセスされるメモリセルの数を減少させるために、大きなメモリアレイは、小さなサブアレイに分割されることがよくある。集積回路は1つまたは複数のメモリアレイを備えることができる。
【0043】
図6は、ブロック0に関する、ビット線の部分集合を示している。モノリシック3次元メモリアレイを実装するいくつかの実施形態では、基板はメモリアレイよりも広い。従って、列制御回路110の一部は、R1、R2、トップメタル、およびビット線へのビアおよびジア(多層ビア)を用いる接続を行うために、メモリアレイの下方から突出させることができる。列制御回路110(デコーダおよびセンスアンプを含む)は、回路の2つの集合に分割される。列制御回路110の回路の1つの集合がメモリアレイの第1のサイド(サイドA)から突出し、列制御回路110の回路の第2の集合がメモリアレイの反対のサイド(サイドB)から突出するように、列制御回路110の各々の回路の組は、集積回路を挟んで互いに反対側(例えば、サイドAおよびサイドB)に配置されている。ブロックに関する複数ビット線の半数(または他の一部)は、サイドAの列制御回路110の回路の1つの集合に接続される。ブロックに関する複数ビット線のもう一方の半数(または他の一部)は、サイドBの列制御回路110の回路の第2の集合に接続される。一実施形態では、一つおきのビット線がサイドAで列制御回路110に接続され、その間にあるビット線がサイドBで列制御回路110に接続されるように、ビット線の2つの集合は交互に配置される。一例では、偶数ビット線がサイドAで列制御回路110に接続され、奇数ビット線がサイドBで列制御回路110に接続される。しかしながら、他の配置もまた使用可能である。図6Aは、ビット線の一つおきのグループがサイドAで列制御回路110に接続され、その間にあるビット線のグループがサイドBで列制御回路110に接続されるように、ビット線がグループ化されたブロックの、他の実施例を示している。例えば、図6Aは、240、242、244、246および248のビット線のグループを示している。グループ240、244および248は、サイドAで列制御回路110に接続されている。グループ242および246は、サイドBで列制御回路110に接続されている。図に示すように、グループ242はグループ240と244の間に配置されており、グループ246はグループ244と248の間に配置されている。一実施形態では、ビット線の各々のグループは、2本のビット線を備えている。他の実施形態では、ビット線の各々のグループは、2本よりも多いビット線(例えば、4本またはそれよりも多いビット線)を備えている。ある実装態様では、ビット線の各々のグループは、同じ数のビット線を有している。一方、他の実装態様では、ビット線のグループは、様々な数のビット線を有していてもよい。
【0044】
一実施形態では、2つのセンスアンプが、例えば基板の表面上の各々のブロックの下方に位置する。2つのセンスアンプの一つは、サイドAで列制御回路110に接続されるビット線のためのものであり、他方のセンスアンプは、サイドBで列制御回路110に接続されるビット線のためのものである。1つのベイに16個のブロックを備える本実施形態では、1つのベイに対して、16個の各サイド(サイドAおよびサイドB)について、32個のセンスアンプが存在する。一実施形態において、ベイの1つの特性は、ベイ内の全てのブロックが、同じ32個のセンスアンプを共用することである。これは、プログラミングまたは読取りにおいて、1つのベイ内の32個のメモリセルが同時に選択されうることを意味する。従って、メモリシステムは、32個のメモリセル、および、32個の選択されたメモリセルとセンスアンプの間で信号を送信する配線を選択する回路を備えている。
【0045】
図7は、メモリアレイ102内の1つのベイに対するアーキテクチャの一例についての、経路信号および選択回路の一部を示す概略図である。本実施形態では、ベイ内に16個のブロックが存在する。図は、3つのブロック(ブロック0、ブロック7、およびブロック15)の一部を示している。ブロックの各々は、列に関する32本のビット線を、アレイの一方のサイド(例えばサイドA)のセンスアンプに電気的に接続するための、選択回路300の64個の列を有する。またブロックの各々は、32本のビット線を、アレイの他方のサイド(例えばサイドB)のセンスアンプに接続するための、選択回路300の64個の列を有する。図7は、サイドBに接続するための、選択回路300の64個の列のみを示している。従って、各ブロックは、64の列×32本のビット線×2(トップおよびボトム)=4096本のビット線を、ブロックごとに有する。一実施形態では、3次元メモリアレイは4つの層を備えており、層ごとに1024本のビット線が備えられる。デコード回路、ビット線および層の、他の配置もまた使用可能である。ビット線、列、および選択回路の他の数もまた使用可能である。
【0046】
図7のベイは、ローカルデータ線SELB<31:0>を備える。特定の列に対する選択回路300は、同じ列に関する32本のビット線を、32本のローカルデータ線SELB<31:0>の各々に選択的に接続するために用いられる。例えば、ブロック0の第1の列はビット線BL<31:0>を含み、ブロック0の第2の列はビット線BL<63:32>を含み、ブロック0の第3の列はビット線BL<95:64>を含み、...、ブロック0の第64の列はビット線BL<2047:2016>を含む。
【0047】
選択回路300の各々は、列デコーダ112からの選択信号XCSEL<63:0>の一つを受信するとともに、列に関連した32本のビット線の1つからビット線の接続を受ける。列デコーダ112から受信したXCSEL<63:0>の選択信号の各々に基づいて、選択回路300は、ビット線の各々を、ローカルデータ線SELB<31:0>の各々に接続または非接続とする。例えば、ブロックの第1の列はXCSEL<0>を受信し、ブロックの第2の列はXCSEL<1>を受信し、...、ブロックの第64の列はXCSEL<63>を受信する。XCSEL<0>が「0」の場合、第1の列が選択され、ビット線BL<31:0>が、ローカルデータ線SELB<31:0>の各々に接続される。XCSEL<1>が「0」の場合、第2の列が選択され、ビット線BL<63:32>が、ローカルデータ線SELB<31:0>の各々に接続される。XCSEL<63>が「0」の場合、第64の列が選択され、ビット線BL<2047:2016>が、ローカルデータ線SELB<31:0>の各々に接続される。一実施形態では、常時、XCSEL<63:0>のわずか1ビットが「0」であることに留意されたい。一実施形態では、ブロックが個別に選択されるように、各ブロックは独自のXCSEL<63:0>の集合を備えている。他の実施形態では、選択回路が、特定のブロックを選択するために、列デコーダ112(または他の制御回路)から1つまたは複数のブロック選択信号を受信することができる。
【0048】
各ブロックは、ブロックに関連するとともにブロックの下方の基板に位置する、2つの2:1マルチプレクサを有する。マルチプレクサの一方はサイドAに対して備えられており、他方はサイドBに対して備えられている。図7は、サイドBに対するマルチプレクサMUXのみを示している。32本のローカルデータ線SELB<31:0>の各々は、2:1マルチプレクサ(MUX)のそれぞれに接続される。例えば、ブロック0のマルチプレクサはSELB0<0>およびSELB0<1>を受信し、ブロック7のマルチプレクサはSELB0<14>およびSELB0<15>を受信し、ブロック15のマルチプレクサはSELB0<30>およびSELB0<31>を受信する。1つのベイ内の各マルチプレクサは、16本または32本のローカルデータ線が選択されるように、共通マルチプレクサ選択信号(例えば、信号S)を列デコーダ112から受信する。一実施形態では、マルチプレクサ選択信号Sは、16本の偶数ローカルデータ線(例えば、SELB0<0>、SELB0<2>、SELB0<4>など)が選択されるか、16本の奇数ローカルデータ線(例えば、SELB0<1>、SELB0<3>、SELB0<5>など)が選択されるかを決める。
【0049】
マルチプレクサMUXの出力は、グローバルデータ線の各々に接続される。例えば、ブロック0のマルチプレクサの出力はグローバルデータ線GSELB<0>に接続され、ブロック7のマルチプレクサの出力はグローバルデータ線GSELB<7>に接続され、ブロック15のマルチプレクサの出力はグローバルデータ線GSELB<15>に接続される。グローバルデータ線の各々は、グローバルデータ線からの信号を読み出すことやデータ線上の信号を駆動することができるセンスアンプのそれぞれに接続される。例えば、GSELB<0>はセンスアンプ0に接続され、GSELB<7>はセンスアンプ7に接続され、GSELB<15>はセンスアンプ15に接続される。マルチプレクサによって選択された16本のローカルデータ線は、選択されたメモリセルでメモリ処理(例:リード、セット、リセット)が実行されるように、グローバルデータ線GSELB[15:0]に接続される。特定のセンスアンプの出力は、グローバルデータ線に接続され、そしてマルチプレクサを経由してローカルデータ線へ接続され、そして選択回路300を経由してビット線に接続される。ビット線は、メモリセルに接続される。
【0050】
上述したように、図7は、ブロックの一方のサイド(例えばサイドB)のセンスアンプへの接続経路のみを示している。従って、図7に記載されているローカルデータ線の集合等に加えて、各ベイのサイドAに対する他のローカルデータ線の集合、他のグローバルデータ線の集合、および他のセンスアンプの集合も存在している。よって、64本のローカルデータ線に接続されている64本の選択ビット線が存在しうる。そして、32個のマルチプレクサが32本のローカルデータ線を選択して、32本のグローバルデータ線に接続する。32本のグローバルデータ線は、その特定のベイに関連する32個のセンスアンプに接続される。
【0051】
1つのベイでの16個のブロックの選択、1列内の64本のビット線、64本のローカルデータ線の使用、および32本のグローバルデータ線は、実施形態での1つの集合である。他の実施形態では、各項目に異なる数を用いることができる。
【0052】
図7では、ビット線は、BL<31:0>、BL<63:32>、...BL<2047:2016>、...に番号づけられている。この番号付けは、図7に関して参考のために付けられており、ブロック内でのビット線の位置を示すためには必須ではない(しかし、ビット線の位置を示すことも可能である)。図6の例では、サイドAとサイドBの間でビット線が交互に並んでいる。従って、図7のBL<0>およびBL<1>は、サイドBの列制御回路110に接続する最初の2本の偶数ビット線230および232である。そして、BL<0>およびBL<1>の間には、サイドAの列制御回路110に接続する、挟まれている偶数ビット線234が存在する。図6Aの例では、図7のBL<0>およびBL<1>がグループ242からのビット線であり、図7のBL<2>およびBL<3>がグループ246からのビット線である。
【0053】
図8は、選択回路300の一実施形態の詳細を示す回路図である。選択回路300は、ローカルデータ線のひとつ(図8においてSELB<X>の符号が付されている)と、ビット線のひとつ(図8においてBL<Y>の符号が付されている)に接続されている。ビット線は、メモリセルの一方の端子に接続されている。ワード線は、メモリセルの他方の端子に接続されている。選択回路300は、ともにSELB<X>に接続されているトランジスタ340およびトランジスタ344を備える。トランジスタ340およびトランジスタ344の両者は、ノードBでトランジスタ342にも接続されている。ビット線BL<X>もノードBに接続されている。トランジスタ342はまた、非選択ビット線電圧であるVUB(例えば0.5ボルト)に接続されている。トランジスタ340のゲートは、選択信号XCSEL<Z>に接続されている。トランジスタ344のベースは、選択信号CSEL<Z>に接続されている。XCSEL<Z>は、CSEL<Z>の反転型であることに留意されたい。トランジスタ342のベースは、CELN<Z>に接続される。信号CSEL<Z>、XCSEL<Z>、およびCELN<Z>は、列デコーダ112によって供給される。他の実施形態では、これらの信号は、システム制御ロジック130、ドライバ回路114、センスアンプ118または列制御回路の他の部位などの、他の回路によって供給されるとしてもよい。信号CELN<Z>は、トランジスタ342がトランジスタ340および342から独立して制御されることが可能となるように、独立して制御される。その列の全ビット線が同じCELN<Z>を有するように、列の各々は各自の独立したCELN<Z>を有する。
【0054】
それぞれの列が選択される場合には、XCSEL<Z>が0であり、CSEL<Z>は1である。従って、トランジスタ340および344がオンである。この条件では、ビット線BL<Y>がローカルデータ線SELB<X>に接続される。
【0055】
それぞれの列が選択されない場合には、XCSEL<Z>が0であり、CSEL<Z>は1である。従って、トランジスタ340および344がオフである。この条件では、ビット線BL<Y>がローカルデータ線SELB<X>に接続されない。トランジスタ340および344がオフでありCELN<Z>が1である場合には、トランジスタ342がオンであり、ビット線BL<Y>は非選択ビット線電圧VUBを受信している。トランジスタ340および344がオフでありCELN<Z>が0である場合には、トランジスタ342がオフであり、ビット線BL<Y>はフローティング状態である。この条件は、本明細書で述べられているプログラミングの容量放電方法の幾つかの実施形態に対して有用である。
【0056】
ブロックの2:1マルチプレクサ(MUX)が従来のマルチプレクサであり、共通選択信号Sを共用する場合には、一実施形態では、実行されるメモリ処理は、16本の選択線の第1の集合に対して第1に実行される。16本の選択線の第1の集合に対してメモリ処理が完了した後に、(即座に、または他のプログラミング処理の後に、)共通選択信号Sを変更することができ、メモリ処理(同一または異なるメモリ処理)が16本の選択線の第2の集合に対して実行される。例えば、メモリ処理(例えば、リード、セット、リセット)を実行する場合に、マルチプレクサが最初にSELB0[0]、SELB0[2]、...SELB0[30]を選択するように、共通マルチプレクサ選択信号Sが設定される。従って、(選択回路500を介して)ローカルデータ線SELB0[0]、SELB0[2]、...SELB0[30]に接続されたビット線に接続されたメモリセルに、(第1のパスの間、)メモリ処理が実行される。16個のメモリセルの全てがメモリ処理を完了した後に、マルチプレクサが次にSELB0[1]、SELB0[3]、...SELB0[31]を選択し、ローカルデータ線SELB0[1]、SELB0[3]、...SELB0[31]に接続されたビット線に接続されたメモリセルに(第2のパスの間)メモリ処理が実行されるように、共通選択信号Sがトグルにより切り替えられるとすることができる。第1のパスの16個のメモリセルの一つがメモリ処理を完了するのが遅い場合には、16個全てのメモリセルに対する第2のパスの開始が遅らされる。幾つかの実施形態では、16(x)個のメモリセルのうちの何れか1つがメモリ処理を完了させるのに遅い場合に、16(x)個全てのメモリセルに対する第2のパスの開始が遅らされるように、多数のベイ(例えば、x個のベイ)が平行して動作されるとともに、多数のベイは共通選択信号を共用する。平行して動作されるメモリセルの数が増えるにつれて、遅延の可能性も増加する。本明細書で述べられているプログラミングの容量放電方法は、この遅延を緩和することができる。
【0057】
図9は、図7に記載された2:1マルチプレクサ(MUX)のための回路の回路図である。グローバルデータ線GSELB<i>の各々は、トランジスタ360、362、380および382に接続される。トランジスタ360および362は、2本のローカルデータ線SELB<i>の1本目にも接続される。よって、トランジスタ360および362は、そのトランジスタがオンする場合には、グローバルデータ線GSELB<i>とローカルデータ線SELB<i>の間のパスを供給する。GSELB<i>に接続されることに加えて、トランジスタ380および382は第2のローカルデータ線SELB<i+1>にも接続される。よって、トランジスタ380および382は、そのトランジスタがオンする場合には、グローバルデータ線GSELB<i>とローカルデータ線SELB<i+1>の間のパスを供給する。
【0058】
トランジスタ360の反転ゲートは、NANDゲート364の出力に接続される。トランジスタ362のゲートは、インバータ366の出力に接続される。インバータ366の入力は、NANDゲート364の出力に接続される。NANDゲート364の出力は、トランジスタ368のゲートにも接続される。トランジスタ368は、SELB<i>とトランジスタ370の間に接続される。トランジスタ370は、トランジスタ368と電圧VUBの間に接続される。トランジスタ370のゲートは、システム制御ロジック130から信号DSG_MODEを受信する。本明細書で述べられているプログラミングの容量放電モードを用いるプログラミング動作の可能な実施形態の一つが実行される場合に、信号DSG_MODEは0に設定される。信号DSG_MODEを0にセットすることにより、トランジスタ370は、非選択のローカルデータ線がVUBに接続されてしまうことを防止することができる。またトランジスタ370は、代わりに、非選択のローカルデータ線をフロートさせる。
【0059】
NANDゲート384の出力は、トランジスタ380のゲート、インバータ386の入力、およびトランジスタ388のゲートに接続される。インバータ386の出力は、トランジスタ382のゲートに接続される。トランジスタ388は、ローカルデータ線SELB<i+1>とトランジスタ390の間に接続される。トランジスタ390は、トランジスタ388と電圧VUBの間に接続される。トランジスタ370のゲートは、システム制御ロジック130から信号DSG_MODEを受信する。
【0060】
NANDゲート364は、システム制御ロジックから2つの入力(マルチプレクサ選択SおよびMUX_EN)を受信する。NANDゲート384は、システム制御ロジックから2つの入力((インバータ392を介した)マルチプレクサ選択信号Sの反転型およびMUX_EN)を受信する。信号MUX_ENは、メモリ処理の間、通常1に設定される。しかし信号MUX_ENは、マルチプレクサを無効とするために0に設定することもできる。
【0061】
図7−9の回路は、プログラミングの容量放電方法を実行するために用いられることができる。図8の回路は、ビット線の列をローカルデータ線SELB<31:0>に接続するために用いることができる。そして図9の回路は、ローカルデータ線SELB<31:0>の半数をグローバルデータ線GSELB<15:0>に接続するために用いられる。両方の接続が一旦形成されると、グローバルデータ線、ローカルデータ線およびビット線を介して、16個のセンスアンプが16個のメモリセルと通信する。セット処理の間、グローバルデータ線の寄生容量によってグローバルデータ線を充電するために、センスアンプはグローバルデータ線に電圧を印加することができる。(選択回路の一実施形態である)図9のマルチプレクサがローカルデータ線をグローバルデータ線に接続する時、ローカルデータ線もまた充電される。(選択回路の一実施形態である)図8のマルチプレクサがローカルデータ線をビット線の集合に接続する時、16本のビット線もまた充電される。ビット線が一旦充電されると、信号XCSEL<Z>およびCSEL<Z>がトグルで切り替えられる。これにより上述したように、時間とともにビット線がメモリセルを介して放電することでメモリセルをセットにするように、ビット線が切断され、フローティング状態のままにされる。信号XCSEL<Z>およびCSEL<Z>が一旦トグルで切り替えられると、(グローバルデータ線およびセンスアンプと同様に)ローカルデータ線がビット線の新しい列に接続され、処理が繰り返されるように、(以下に記述する)列アドレスおよび/またはマルチプレクサ選択信号Sを変更することができる。このように、ビット線の前の列を充電した後に、前の列のセット処理の完了を待つことなく、次の列または次のビット線の集合に対するプログラミングが開始する。前の列のセット処理の完了を待たないことをしないことにより、プログラミング動作はより速く完了する。上述したように、プログラミング対象に選択されたビット線は、充電された後にフロートされる。一部の実施形態では、プログラミング対象に選択されたビット線の隣接ビット線は、フロートされない(例えば、VUBに駆動される)。図6の実施形態では、選択ビット線がサイドBの列制御回路110に接続される場合には、両方の隣接ビット線はサイドAの列制御回路110に接続される。隣接ビット線をフローティングさせないために、アクティブなCSEL<Z>を有さず、サイドAの各列のCELN<Z>が1に設定されている状態を維持することで、システムはサイドAのためのデコーダを非活性化することができる。この実施形態は、図8の回路を選択回路300として使用する。
【0062】
図6Aの実施形態(2本のビット線の交互のグループ)では、図8Aおよび図8Bの選択回路が、図8の選択回路の代わりに使用される。ブロックに対する奇数ビット線は図8Aの選択回路に接続され、ブロックに対する偶数ビット線は図8Bの選択回路に接続される。例えば、グループ242は、左ビット線と右ビット線を備える。左ビット線は図8Bの回路を選択回路300として使用し、右ビット線は図8Aの回路を選択回路300として使用する。図8Aと8Bの回路の違いは、トランジスタ342に異なる信号が接続されている点である。図8Aの回路は、トランジスタ342に接続された信号CELN_odd<Z>を有する。図8Bの回路は、トランジスタ342に接続された信号CELN_even<Z>を有する。このように、奇数ビット線がプログラムされる場合には、偶数ビット線がVUBとなるように、CELN_even<Z>をハイにセットすることができる。また、偶数ビット線がプログラムされる場合には、奇数ビット線がVUBとなるように、CELN_odd<Z>をハイにセットすることができる。もう一つの方法として、または、さらなる方法として、SELB[i]がDSG_MODE_iを取得するように、図9の信号DSG_MODEを分割することができる。また、データ線が独立して強制的にVUBになることができるように、SELB[i+1]がDSG_MODE_i+1を取得する。CELN_odd<Z>およびCELN_even<Z>が、サイドAおよびBに対して分割されてもよいことに留意されたい。一部の実施形態では、CELN_odd<Z>またはCELN_even<Z>が、プログラムされるビット線に対して0に設定される。加えて、一部の実施形態では、CELN>Z>、CELN_odd<Z>および/またはCELN_even<Z>が、プログラムされないビット線に対して0に設定されるとすることもできる。
【0063】
以下の開示では、列の間を待機するか否かや、列を変更する順番、および/またはマルチプレクサを選択する順番が異なる、4つの実施形態について述べる。本明細書で開示される技術は、スイッチングの順序、および、同時にプログラムされたメモリセルのプログラミングの完了を待つ時、または待つかどうかについて、多くの変形例をカバーすることができる。
【0064】
第1の実施形態では、システムは、マルチプレクサ(MUX)を切り替えることなく、全ての列に対してデータを準備することができる。すなわち、マルチプレクサ選択信号Sが、奇数または偶数ローカルデータ線SELBを選択するように固定される。信号DSG_MODEは1で固定され、信号CELN<Z>は動作されるビット線に対して0に設定される。最初の列に対してデータが読み出され、列選択が切り替えられ、次の列に対してデータが読み出され、列選択が切り替えられ、という動作が、全ての列が読み出されるまで続けられる。全ての列に対してデータが読み出されると、システムは全ての列に対するプログラミング動作の完了を待つ。選択された全ての列に対するプログラミングが完了した後、マルチプレクサ選択信号Sがトグルにより切り替え可能とされ、(プログラムされる追加のデータがある場合には)処理が繰り返される。この場合、システムによって同時にプログラムされるメモリセルの数は、(列の数)×(センスアンプの数)に等しくなる。同時にプログラムされるデータの集団を、8、16または32個の列などのより小さな要素に、さらに分割することが可能である。プレチャージされた(フローティングしている)ビット線のリーク電流と、多数のセルが平行してプログラムされることにより選択ワード線を流れる電流と、プログラミング速度とは、二律背反の関係である。
【0065】
図10は、第1の実施形態に係るプログラミングの容量放電法を用いたプログラミング動作における、メモリシステムの動作を示すフローチャートである。ステップ402では、プログラミング動作を実行する命令が、ホストから受信される。ステップ404では、プログラミング処理のためのデータが受信される。ステップ406では、1つのベイが選択される。一部の実施形態では、同時に動作する2つ以上のベイを選択することも可能である。ステップ408では、選択されたベイ内の1つのブロックが、メモリ処理のために選択される。あるいは、選択された各ベイから1つずつブロックが選択される。ステップ410では、適切なワード線が選択され、非選択ワード線が非選択ワード線電圧VUWに設定される。一部の実施形態では、非選択ワード線電圧VUWは、VWR(例えば、VsetまたはVreset)−DVである。(ここでDVは、0とダイオードセレクタ素子のターンオン電圧(典型的には0.6V)との間の電圧である。)ステップ412では、選択ワード線がVSS(例えば0ボルト)に設定される。ステップ414では、全てのビット線がVUBに設定される。ステップ416では、マルチプレクサ選択信号Sの正しい信号を駆動することによって、マルチプレクサMUX(図7および9参照)は、適切なローカルデータ線を選択するように設定されている。
【0066】
ステップ418では、グローバルデータ線に電圧を印加することによって、センスアンプがデータ線を充電する。グローバルデータ線はローカルデータ線に接続されている(ステップ416)ため、ローカルデータ線もまた充電される。データ線の充電は、データに依存する。すなわち、そのデータ線に接続されたメモリセルがプログラムされる場合に、システムはそのデータ線のみを充電する。メモリセルがプログラムされない場合には、関連するデータ線は放電された状態に維持される。ステップ420では、ブロックの複数の列の1つが選択される。従って、データ線の電荷がビット線と共有されるように、その列に対するビット線が、(図8、8Aまたは8Bの回路を介して)ローカルデータ線に接続される。そして、ビット線が充電される。ステップ422では、ビット線がフローティングされるように、ビット線がデータ線から切断される。例えば、図8を見ると、適切なXCSEL<Z>が1となり、CSEL<Z>が0となり、CELN<Z>が0となる。ビット線をデータ線から切断する動作は、ビット線が帯電している間に、ビット線に接続されたメモリセルに対するプログラム処理の完了を待つことなく、実行される。一部の実施形態では、システムはプログラムが完了したか否かの判断さえ確認しない。それどころか、ビット線が切断され、システムは、メモリセルのプログラミング動作の完了を待つことなく追加のプログラミング動作を開始する。ステップ424では、プログラム対象のデータの列がさらに存在するか否かが判断される。プログラム対象のデータの列がさらに存在する場合には、データ線が再び充電され、ステップ418−424が繰り返されるように、プロセスがステップ418において続行される。一部の実装態様では、データ線は、最後の反復から、一部の電荷または全ての電荷を保持する。従って、ステップ418の反復は、一部の電荷を供給するだけでよい(または一部の例では、電荷の供給は不要である)。ステップ418の後、プロセスはステップ420で続行され、ステップ420で次の列が選択され、その後プロセスは上述のように進行する。このように、多数の列の中のメモリセルは、同時にプログラミング動作が行われる。
【0067】
ステップ424において、プログラムするデータの列がそれ以上存在しない場合には、ステップ426において、全ての列の中のメモリセルのプログラミング動作が完了するために充分な時間、システムは待機する。他の実施形態では、システムは、検出回路の集合を用いて、全ての列がプログラミングを完了したか否かを自動的に確認することができる。ステップ428では、CELN<Z>(またはCELN_odd<Z>またはCELLN_even<Z>)を0から1にして、その後0に戻すようにパルスを発生させることによって、全ての非選択ビット線が放電される。プログラムするデータが存在しない場合(S430)には、プロセスが終了する。プログラムするデータが存在する場合には、マルチプレクサ選択信号Sがトグルにより切り替えられ、ローカルデータ線の他の集合に対してメモリ処理が実行されるように、ステップ418−430が反復される。
【0068】
図11は、図10のプロセスの複数回の反復(例えば、ステップ418−424の反復)を示すタイミング図である。図11は9つの信号を示している:SAEN、CSEL<63:0>、COL<5:0>、GSELB<0>/SELB<0>、BL<0>、BL<32>、BL<64>、BL<96>、およびWLである。この例では、BL<0>、BL<32>、BL<64>、BL<96>および選択されたWLに接続されているメモリセルにプログラムが行われる場合を仮定する。信号SAENは、センスアンプイネーブル信号である。SAENが1の場合、センスアンプは、センスアンプに接続されたグローバルデータ線の各々を1に駆動する。SAENが0の場合、センスアンプは、センスアンプに接続されたグローバルデータ線の各々を0に駆動する。信号CSEL<63:0>は、列の各々に対して1ビットを有する。CSEL<63:0>の1ビットが論理1の場合、プログラミング(セットまたはリセット)または読み出しのために、各列が選択される。信号COL<5:0>は列アドレスである。信号CSEL<63:0>は、COL<5:0>が復号化されたものである。信号BL<0>、BL<32>、BL<64>およびBL<96>は、ブロック内の4本のビット線である。WLは選択ワード線を示している。
【0069】
図11に記載された信号は、センスアンプ0に関連する。上述したように、センスアンプ0は、GSELB<0>および(MUXを介して)SELB<0>に接続される。論理データ線SELB<0>は、BL<0>、BL32、BL64、BL96、などに接続することができる。
【0070】
図11のタイミング図では、選択ワード線はVss(例えば0ボルト)とされる。列アドレスCOL<5:0>は、最初は列0を指し示すように設定される。図11に示すSAENの最初のパルスの間、グローバルデータ線GSELB<0>およびローカルデータ線SELB<0>は、VWR(例えばVset)へ充電される。SAENのパルスの終了に応じて、CSEL<63:0>が、全て0から、CSEL<0>に対する単一の論理1へ変化する。これにより、選択回路300がBL<0>をSELB<0>へ(およびSELB<0>とMUXを介してGSLEB<0>へ)接続する。このように、GSELB<0>およびSELB<0>は、センスアンプと同様に、BL<0>に対する電荷源として働く。その結果、BL<0>はVWRへ充電される。ビット線が充電された後、CSEL<63:0>が全て0に戻る。CSEL<63:0>の全てが0に戻ることが、列アドレスCOL<5:0>が1へ変化するトリガとなる。CSEL<0>の1から0への変化は、BL<0>がGSELB<0>およびSELB<0>から受けた電荷(全ての電荷または電荷の一部を含む)を依然保持しながら、BL<0>をGSELB<0>およびSELB<0>から切断することができる。このBL<0>は、BL<0>に接続されたメモリセルに対するプログラム処理が開始された後に、そのプログラム処理の完了を待つことなく、非接続とされる。
【0071】
列アドレスの変化は、新たなSAENパルスを発生させる。SAENパルスは、任意の必要とされる電荷を、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>に供給する。SAENパルスの終点において、CSEL<1>が論理1になるように、CSEL<63:0>は1ビット高くトグルされる。その結果、BL<32>はGSELB<0>およびSELB<0>と通信し、BL<32>がVWRへ充電されるように、GSELB<0>およびSELB<0>の電荷がBL<32>と共有される。BL<32>のVWRへの充電は、BL<32>に接続されたメモリセルに対するプログラム処理を開始する。図11に示されるように、BL<32>に接続されたメモリセルに対するプログラム処理の開始は、BL<32>に接続されたメモリセルに対するプログラム処理の完了に先立って発生する。従って、BL<0>に接続されたメモリセルに対するプログラミングの完了を待つことなく、または、BL<0>に接続されたメモリセルに対するプログラミングの完了を点検することなく、BL<32>に接続されたメモリセルに対するプログラミングが開始される。CSEL<1>が0に戻るようにトグルにより切り替えられると、列アドレスCOL<5:0>は列2に変化し、次のSAENパルスが供給され、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>がVWRに再充電される。CSEL<2>が論理1になると、BL<64>はGSELB<0>およびSELB<0>と通信し、BL<64>はVWRへ充電される。このプロセスは、ビット線BL<96>、BL<128>、BL<160>などに対しても続く。
【0072】
上述したように、CSEL<63:0>の適切なビットに応じて、ビット線がローカルおよびグローバルデータ線と通信すると、そのビット線が充電される。CSEL<63:0>のそのビットが0に戻るようにトグルにより切り替えられると、上述のように、ビット線はローカルおよびグローバルデータ線から切り離されてフロート状態にされる。ビット線がローカルおよびグローバルデータ線から切り離された後のある時点で、ビット線上の十分な量の電荷をメモリセルを介してワード線へ放電することで、メモリセルはセット処理を完了する。セット処理の間にメモリセルが高抵抗状態から低抵抗状態へ変化する時点は、図11において「POP」と呼ばれている。図11に示されるように、メモリセルが「POP」になるまでの時間がどれくらいであるかは、各メモリセルによって異なる。しかしながら、図11のプロセスは、次のメモリセルのプログラムに取り掛かる前に、1つのメモリセルがそのセット処理を完了することを待機することを必要としない。以上のように、システムは1つのメモリセルに対する第1のビット線を充電する。その第1のビット線を切り離す。第1のビット線に接続されたメモリセルのセット処理が終了したか否かを検査することなく、次のビット線へ進む。次のビット線を充電する。次のビット線を切り離す。そして、その次のビット線に取り掛かる。システムは、前のビット線に接続されたメモリセルのセット処理の完了を待たない。一実施形態では、前の動作の状態を検査することなく、次のプログラミング動作が開始される。前のビット線は切り離され、前のビット線がまだ充電されている間にシステムは処理を進める。このように、異なる列内の異なるビット線に接続されたメモリセルは、異なる時間でプログラミングを完了するにも関わらず、同時にプログラムを行う。加えて、上述の手法は、同時にプログラムされるメモリセルの数を、プログラミングプロセスにおいて使用されるセンスアンプの数よりも多くすることができる。
【0073】
一部の実施形態では、ビット線がVWRに充電されることを確実にするために、GSELB<0>およびSELB<0>はVWRよりも高い電圧に充電される。図11は、1本のローカルデータ線SELB<0>に対する挙動のみを示している。
【0074】
しかしながら、図11に記載された動作は、15本(または他の数)までの他のローカルデータ線に、同時に行われる。図11の実施形態では、ビット線の各々は順番に充電される。
【0075】
順番に充電されたビット線に接続された対応するメモリセルは、(図11に示すように、)セット処理を異なる時間に完了する可能性がある。図12の実施形態は、セット処理を同時に完了させようとするものである。異なるメモリセルは、セット処理を完了させるために異なる時間がかかるため、図12のプロセスは、全てのメモリセルがセット処理を同時に完了することを保障することができない。しかしながら、ビット線にメモリセルを介した放電を許可する期間は、以下に述べるように、同一時刻に開始するように揃えられる。
【0076】
図12のタイミング図は、図11のタイミング図と同一の信号を示している。加えて、図12は、一実施形態におけるブロックの最終ビット線である、ビット線BL<2016>を示している。時刻t1において、全てのビット線はVUBであり、選択ワード線はVWB(例えば、VsetまたはVreset)−DVであり、列アドレスは列0になり、CSEL<63:0>は全て0である。(ここでDVは、0とダイオードセレクタ素子のターンオン電圧(典型的には0.6V)との間の電圧である。)列アドレスの変化はSAENをハイに変化させ、その結果、適切なビットCSEL<0>が1になる。SAENの出力がハイになることで、センスアンプは、グローバルおよびローカルデータ線GSELB<0>およびSELB<0>をVWRに充電する。関連するCSEL<1>は、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>がその電荷をBL<0>と共有するように、ビット線BL<0>がSELB<0>に接続されるようにする。CSEL<0>は0にトグルにより戻され、それにより、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>からビット線BL<0>が切り離される。しかしながら、選択ワード線がVWR−DVであるため、ビット線の電荷はメモリセルを介して消失することはない。
【0077】
時刻t2において、列アドレスが列1に変化し、その後すぐにCSEL<1>が論理1にトグルにより切り替えられる。この例では、SAENはハイに維持されるため、ローカルおよびグローバルデータ線はVWRのままである。CSEL<1>が1にトグルにより切り替えられると、GSELB<0>およびSELB<0>の電荷がBL<32>と共有されてBL<32>がVWRに充電されるように、
BL<32>はローカルおよびグローバルデータ線GSELB<0>およびSELB<0>と導通する。
【0078】
図11の例では、BL<0>、BL<32>、BL<64>およびBL<96>に接続されたメモリセルは、全て低抵抗状態にセットされると仮定した。図12の例では、BL<0>およびBL<32>に接続されたメモリセルは低抵抗状態にセットされるが、BL<64>に接続されたメモリセルは低抵抗状態にセットされない。例えば、記憶される特定のファイルに対応するために、データを記憶するときに、一部のビットはデータ0のままとされる一方、他のビットがデータ1にプログラムされることがある。
【0079】
列2に関連するメモリセルが低抵抗状態にセットされないため、時刻t3ではSAENは0に低下され、プログラムされるべきデータが存在しないことが報知される。列2に対する他の15個のメモリセルのうちの1つまたは複数がセットされる必要がある可能性があるため、列アドレスCOL<5:0>は、列2を選択している状態が維持される。適切なCSEL<2>が、論理1にトグルにより切り替えられる。しかしながら、SAENが論理0であるため、SELB<0>およびGSELB<0>が全てまたは部分的に放電されてもよい。このようにして、BL<64>はVUBに維持される。
【0080】
時刻t4において、列アドレスが列3に変化し、次のビットがプログラムされるべきであることを報知するために、SAENがその直後に上昇する。SAENが論理1に上昇することに応じて、CSEL<3>が論理1にトグルにより切り替えられ、それによりBL<96>がGSELB<0>およびSELB<0>と通信する。結果として、BL<96>がVWRに充電される。列アドレスが変化すると、BL<96>は、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>から最終的に切り離される。このプロセスは、最終の列がその適切なビット線を充電するまで続行される。例えば、時刻t6は全ての列が動作した時を示している。セットされるメモリセルを有するビット線は、VWRに充電される。セットされないメモリセルに接続されたビット線は、VUBになる。時刻t6において、選択ワード線がVWR−DVであるため、充電されたビット線の何れも、メモリセルを介して放電することができない。時刻t7において、選択ワードワインがVssに低下されることで、メモリセルを介してワード線へ放電可能となる状況が、ビット線にもたらされる。図12に示されるように、時刻t7の直後に、ビット線は放電される。図12では同時にビット線が放電されるが、プロセスの変動(および他の変化)により、メモリセルはセット処理を異なる時点で完了するとしてもよい。しかしながら、時刻t7は、各メモリセルに同時に放電経路が供給された時刻である。
【0081】
図12の上記の記述ではセット処理が行われる場合を述べたが、図12のプロセスはリセット処理を行うために用いることも可能である。リセット処理を行う場合には、VWRはVresetになる。
【0082】
図13は、第2の実施形態を示すフローチャートである。第2の実施形態は、プログラミングの容量放電法を使用する。また第2の実施形態は、1つのブロック内の全て又はそれ以下の列にわたってデータを読み出すステップ、その後にマルチプレクサに対して選択信号Sを切り替えるステップ、および、同じブロック内の全て又はそれ以下の列にわたってデータを再度読み出すステップ(この回は、他のローカルデータ線SELBを示す)。この場合、DSG_MODEは0に設定され、CELN<Z>は選択された列に対して0に設定される。第2の実施形態では、同時にプログラムされるメモリセルの数は、(列の数)×(センスアンプの数)×(ローカル−グローバルデータ線マルチプレクサの入力の数)である。
【0083】
図13のステップ402−424は、図10のステップと同一である。ステップ424で列の全てが読み出されたと判断されると、その後、プログラムするさらなるデータが存在するか否かが判断される(ステップ450)。データが存在しない場合、プロセスは完了する。プログラムするさらなるデータが存在する場合には、ステップ452において、ローカルデータ線SELBの他の集合が選択されるように、マルチプレクサ選択信号Sがトグルにより切り替えられる。例えば、偶数SELB線が丁度読み出された場合、Sは奇数SELB線を選択するようにトグルにより切り替えられる。ローカルデータ線の他の配置もまた使用可能である。信号Sがトグルにより切り替えられた後、データ線が再度充電されてステップ418−450が繰り返されるように、プロセスはステップ454まで続く。図10と異なり、マルチプレクサ選択回路が切り替えられる前にビット線が放電されないため、図10で述べた実施形態に比して、より多くのビットを並列にプログラムすることができることに留意されたい。ステップ418−454は、図11または12のタイミング図に基づいて実施可能であることに留意されたい。図12の場合、全てのデータがビット線上でプレチャージされるまで(例えば、ステップ454の後)、ステップ414は延期される。
【0084】
以上のように、第2の実施形態では、ローカルデータ線の第1の集合(例:偶数番号が振られたSELB)に接続可能なメモリセルに対するプログラミングの完了を待つことなく、ローカルデータ線の第2の集合(例:奇数番号が振られたSELB)に接続可能なメモリセルに対するプログラミングプロセスが開始される。
【0085】
第3の実施形態は、列を切り替えることなく、マルチプレクサに接続された両ローカルデータ線のデータを用意するステップを備える。列アドレスは特定のアドレスに固定され、DSG_MODEは0にセットされる。非選択ビット線に対して、CELN<Z>(またはCELN_odd<Z>またはCELN_even<Z>)は1にセットされる。選択ビット線に対して、CELN<Z>(またはCELN_odd<Z>またはCELN_even<Z>)は0にセットされる。一方のローカルデータ線に対するデータが読み出され、マルチプレクサ選択信号Sがトグルにより切り替えられ、他方のローカルデータ線に対するデータが読み出される。両ローカルデータ線に対してデータが読み出された後、システムは、ローカルデータ線の両方に対するプログラミングの完了を待機する。ローカルデータ線の両方に対するプログラミングが完了した後、列アドレスが変更される。この実施形態では、同時にプログラムされるメモリセルの数は、(センスアンプの数)×(ローカル−グローバルデータ線マルチプレクサの入力の数)が含まれる。
【0086】
図14は、第3の実施形態を示すフローチャートである。ステップ402−414は、図10のステップと同一である。ステップ502では、列アドレス(COL<5:0>)が設定される。同じステップの間、ブロックの対象とされた列は、CSEL<63:0>の適切なビットをアサートする(アクティブな状態にする)ことで、使用可能とされる。従って、その列に対するビット線は、(図8、8Aまたは8Bの回路を介して)ローカルデータ線に接続される。ステップ504では、マルチプレクサ選択信号Sを適切な値に設定することによって、マルチプレクサMUX(図7および9参照)は、適切なローカルデータ線SELBを選択するように設定されている。ステップ506では、グローバルデータ線に電圧を印加することで、センスアンプはグローバルデータ線を充電する。この場合、信号MUX_ENは0に維持され、グローバルデータ線はローカルデータ線に接続されないため、グローバルデータ線の充電はデータに依存する。すなわち、そのデータ線に接続されるメモリセルがプログラムされる場合にのみ、システムはデータ線を充電する。メモリセルがプログラムされない場合、ステップ506において、関連するデータ線は充電されない。ステップ508では、信号MUX_ENをアサートすることでマルチプレクサが使用可能とされる。その結果、グローバルデータ線GSELBが、ローカルデータ線SELBおよびビット線に接続される。従って、グローバルデータ線の電荷がビット線と共有され、ビット線が充電されるように、その列に対するビット線が、(図8、8A、または8Bおよび9の回路を介して)ローカルおよびグローバルデータ線に接続される。ステップ510では、電荷共有が完了した後に、ビット線およびローカルデータ線がフローティングするように、信号MUX_ENをネゲートすることで、ビット線およびローカルデータ線がグローバルデータ線から切り離される。ビット線およびローカルデータ線をグローバルデータ線から切り離す行為は、ビット線が充電されている間に、ビット線に接続されたメモリセルに対するプログラミング動作の完了を待つことなく、行われる。一部の実施形態では、プログラミング動作が完了したか否かの判断を確認しない。それどころか、ビット線が切断され、システムは、メモリセルのプログラミング動作の完了を待つことなく追加のプログラミング動作を開始する。
【0087】
図14のステップ512では、グローバルデータ線に接続されるローカルデータ線の選択は、マルチプレクサ選択信号Sを切り替えることによって変更される。ステップ514では、グローバルデータ線に電圧を印加することで、センスアンプはグローバルデータ線を充電する。ステップ516では、MUX_EN信号をアサートすることで、電荷共有が可能とされる。従って、データ線の電荷がビット線と共有され、ビット線が充電されるように、その列に対するビット線およびローカルデータ線が、(図8、8A、または8Bおよび9の回路を介して)グローバルデータ線に接続される。ステップ518では、ビット線がフローティングするように、充電されたビット線およびローカルデータ線はグローバルデータ線から切り離される。このように、同一のマルチプレクサのための多数のローカルデータ線に接続されたメモリセルは、メモリセルの各々のプログラミング処理が重複するためにプログラミングが同時に開始および終了する場合であっても、同時にプログラミングすることができる。ステップ520では、システムはプログラミング動作の完了を待機する。すなわち、奇数ローカルデータ線(SELB)に接続された16個までのメモリセルと、偶数ローカルデータ線(SELB)に接続された16個までのメモリセルが、同時にプログラムされる。システムは、プログラミングが完了したかどうかをテストすることができる。または、システムは、プログラミングを完了するために十分な時間よりも長いことがシステム自身にとって自明な所定の期間、待機することができる。一部の実施形態では、全てのローカルデータ線を放電するために(ステップ521)、DSG_MODEにパルスをかけて1とすることができる。
【0088】
プログラムする列がそれ以上存在しない場合には(ステップ522)、図14のプロセスが完了する。プログラムする列がさらに存在する場合には(ステップ522)、ステップ502においてプロセスは続行し、新しい列アドレスが設定され、新しい列アドレスに対してステップ506−521が反復される。ステップ506−521は、プログラムされる列の各々に対して繰り返される。この実施形態では、マルチプレクサに接続された両方のローカルデータ線に対するメモリセルが、同時にプログラムされうる。しかしながら、異なる列の中のメモリセルが同時にプログラムされないように、システムは、列毎の処理の間に待機する。
【0089】
図15は、図14のプロセスの一部を説明するタイミング図である。図15は、DSG_MODE、SAEN、MUX_EN、S、CSEL<63:0>、COL<5:0>、GSELB<0>、SELB<0>、SELB<1>、BL<0>、BL<1>、および(選択された)WLを示している。BL<0>およびBL<1>は同一の列内に存在する。BL<0>はSELB<0>に接続可能である。BL<1>はSELB<1>に接続可能である。GSELB<0>、SELB<0>、SELB<1>、BL<0>、およびBL<1>は、VUBから開始する。SAEN、DSG_MODE、MUX_EN、S、CSEL<63:0>、およびWLは、VSSから開始する。時刻T1において、SAENはパルスによってハイとなり、センスアンプはGSELB<0>を充電する。加えて、列0に対するコラムアドレスがCOL<5:0>上で駆動される。時刻T1は、図14のステップ502、504および506に対応する。時刻T2において、図14のステップ508に対応して、MUX_ENが0から1に変更される。その結果、線BL<0>およびSELB<0>は、GSELB<0>から電荷を受け取る。このようにして、センスアンプ、GSELB<0>の全ては、SELB<0>およびBL<0>のための電荷の供給源として機能する。時刻T3において、MUX_ENがネゲートされることで、ビット線BL<0>およびSELB<0>がGSEBL<0>から切り離される(図14のステップ510を参照)。時刻T4において、図14のステップ512に対応して、GSELB<0>への接続のためにSELB<1>を選択するために、(SAENの第2のパルスの立ち上がりエッジに応じて、)マルチプレクサ選択信号Sがローにセットされる。加えて、ステップ514に対応して、センスアンプがGSELB<0>を充電する。時刻T5において、図14のステップ516に対応して、MUX_ENがアサートされる。その結果、線BL<1>およびSELB<1>は、GSELB<0>から電荷を受け取る。時刻T6において、MUX_ENがネゲートされることで、ビット線BL<1>およびSELB<1>がGSELB<0>から切り離される(図14のステップ518参照)。T6とT7の間で、図14のステップ520に対応して、システムは、BL<0>およびBL<1>に接続されたメモリセルのプログラミングの完了(pop)を待機する。時刻T7において、図14のステップ521に対応して、新たな選択列に接続される前に、SELB<0>およびSELB<1>から残存する電荷を取り除くために、DSG_MODEがパルスによりハイにされる。これにより、時刻T8で開始する次の列に対して、プロセスが繰り返される。図15は、セット処理が完了(POP)したBL<0>およびBL<1>に接続されたメモリセルを表していることに留意されたい。しかしながら、セット処理の完了の正確なタイミングは変化しうる。
【0090】
1つのメモリセルのプログラミングを完了させるためにかかる期間は、異なりうることに留意されたい。図15は、BL<0>上のメモリセルよりも少ない時間でプログラミングされる、BL<1>上のメモリセルを示している。しかしながら、BL<1>上のメモリセルよりも少ない時間で、BL<0>上のメモリセルをプログラムすることも可能である。
【0091】
(プログラミングがある時点で同時に行われるが、)メモリセルの各々がそのプログラミングを各自の期間で完了することができるように、図15のタイミング図は、VSSの選択ワード線を示している。例えば、BL<0>およびBL<1>に接続されたメモリセルは、T5とT6の間では同時にプログラミングされるが、BL<0>上のメモリセルは、BL<1>に接続されたメモリセルよりも前にプログラミングを開始し、かつ、BL<1>に接続されたメモリセルよりも後にプログラミングを完了している。別の方法では、メモリセルのグループを同時にプログラムする時間まで選択ワード線を高電圧に保持するために、図12の技術を用いて、プログラミングの完了を同期する。
【0092】
図14に戻り、システムは、各列に対するプログラム処理の間、待機する。第4の実施形態では、システムは、各列に対するプログラム処理の間、待機しないとすることができる。それどころか、1つの列に対するプログラミング動作が開始した後、システムは列アドレスを変更し、待機することなく次の列に対するプログラミング動作を開始することができる。従って、図14のステップ520を飛ばすことができ、列の動作の間に非選択ビット線が放電されないとすることができる。これにより、図13で述べた多数の列が同時にプログラムされるという手法と類似する手法を、取り入れることができる。
【0093】
様々な実施形態に共通する1つの特徴は、同時にプログラムされるメモリセルの数が、センスアンプの数よりも多いことである。このような手法は、性能を向上させる。
【0094】
上述の連続的なプログラミング技術は、多くの異なるアーキテクチャで用いることができ、本明細書で開示したアーキテクチャに限定されない。例えば、上述した連続的なプログラミング技術は、2009年3月25日出願、Tianhong Yan、Luca Fasoliによる、「Memory System With Sectional Data Lines,」と題した米国特許出願第12/410,648号で述べられたアーキテクチャ、および、本願と同日に出願された、代理人整理番号SAND−01407US1、Tianhong YanおよびLuca Fasoliによる、「Memory System With Data Line Switching Scheme,」と題した米国特許出願で述べられたアーキテクチャに用いることができる。これらの特許出願の両方は、その全体を参照することにより本明細書に組み込まれる。
【0095】
上述の技術を含む一実施形態は、不揮発性記憶素子の第1の集合を選択するステップと、不揮発性記憶素子の前記第1の集合に対してプログラム処理を開始するステップと、不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第1の集合を非選択にするとともに不揮発性記憶素子の第2の集合を選択するステップと、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップと、を備える。一例としては、不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、不揮発性記憶素子の前記第2の集合を選択する前記ステップ、および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第1の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される。
【0096】
一実施形態は、不揮発性記憶素子の第1の集合および不揮発性記憶素子の第2の集合、信号駆動回路、および選択回路を含んでいる、複数の不揮発性記憶素子を備えている。選択回路は、不揮発性記憶素子の第1の集合を信号駆動回路の集合へ、または、不揮発性記憶素子の第2の集合を信号駆動回路の集合へ、選択的に接続する。選択回路が不揮発性記憶素子の第1の集合を信号駆動回路の集合へ接続している間に、信号駆動回路は、不揮発性記憶素子の第1の集合に対するプログラム処理を開始する。不揮発性記憶素子の第1の集合に対してプログラム処理を開始するステップの後において、不揮発性記憶素子の第1の集合に対するプログラム処理の完了を待つことなく、選択回路は、不揮発性記憶素子の第1の集合を信号駆動回路の集合から切断し、不揮発性記憶素子の第2の集合を信号駆動回路の集合へ接続する。選択回路が不揮発性記憶素子の第2の集合を信号駆動回路の集合に接続している間に、不揮発性記憶素子の第1の集合に対するプログラム処理の完了を待つことなく、信号駆動回路の集合は、不揮発性記憶素子の第2の集合に対するプログラム処理を開始する。
【0097】
一実施形態は、第1の不揮発性記憶素子と、前記第1の不揮発性記憶素子に接続された第1の制御線と、第2の不揮発性記憶素子と、前記第2の不揮発性記憶素子に接続された第2の制御線と、データ線と、前記データ線と通信するとともに前記データ線を充電する信号駆動回路と、前記第1の制御線、前記第2の制御線、および前記データ線と接続された選択回路と、を備える。前記データ線は、前記選択回路が前記データ線を前記第1の制御線に接続している間に、電荷を前記第1の制御線へ移動させる。前記選択回路は、前記第1の制御線が前記データ線から充電されている間に前記データ線を前記第1の制御線から切断し、前記選択回路は、前記データ線を前記第2の制御線に接続する。前記データ線は、前記選択回路が前記データ線を前記第2の制御線に接続している間に、電荷を前記第2の制御線へ移動させる。
【0098】
一実施形態は、電荷源を第1の不揮発性記憶素子に接続された第1の制御線に接続するステップと、電荷源が第1の制御線に接続されている間に、電荷源に基づいて第1の制御線を充電するステップと、第1の制御線が電荷源から依然充電されている間に、電荷源を第1の制御線から切断するステップと、電荷源を第2の不揮発性記憶素子に接続された第2の制御線に接続するステップと、電荷源が第2の制御線に接続されている間に、電荷源に基づいて第2の制御線を充電するステップと、電荷源を第2の制御線から切断するステップと、を備える。
【0099】
一実施形態は、不揮発性記憶素子の前記第1の集合を第1の所定状態から第2の所定状態へ変化させるために十分でない第1の期間、信号ドライバの第1の集合から、不揮発性記憶素子の前記第1の集合に接続された制御線の第1の集合へ、第1の電荷を印加するステップを備える。また、(前記第1の期間の後、)不揮発性記憶素子の前記第1の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第1の集合が不揮発性記憶素子の前記第1の集合を介して前記第1の電荷を放電することを許可するステップを備える。また、不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために十分でない第2の期間、信号ドライバの前記第1の集合から、不揮発性記憶素子の前記第2の集合に接続された制御線の第2の集合へ、第2の電荷を印加するステップを備える。また、(前記第2の期間の後、)不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第2の集合が不揮発性記憶素子の前記第2の集合を介して前記第2の電荷を放電することを許可するステップを備える。前記第2の電荷を制御線の前記第2の集合に印加するステップは、制御線の前記第1の集合の少なくとも一部が、前記第1の電荷を有している間に開始される。
【0100】
一実施形態は、複数の不揮発性記憶素子と、不揮発性記憶素子と通信する制御線と、ローカルデータ線と、グローバルデータ線と、複数の第1の選択回路と、複数の第2の選択回路と、グローバルデータ線と通信する制御回路と、を備える。第1の選択回路は、制御線の部分集合をローカルデータ線に選択的に接続する。第1の選択回路の各々は、第1のスイッチと第2のスイッチを備える。第1のスイッチは、制御線の各々をローカルデータ線の各々へ選択的に接続する。第2のスイッチは、制御線の各々を非選択制御線信号の各々へ選択的に接続する。第2のスイッチは、第1のスイッチから独立して制御される。第2の選択回路は、ローカルデータ線の部分集合をグローバルデータ線に選択的に電気的に接続する。
【0101】
一実施形態は、複数の不揮発性記憶素子と、不揮発性記憶素子に接続された信号線の集合と、センスアンプの集合と、制御線の部分集合をセンスアンプと選択的に通信させる複数の選択回路と、選択回路およびセンスアンプと通信する制御回路と、を備える。制御回路は、センスアンプの集合に応じて、不揮発性記憶素子の部分集合に同時にプログラミングが行われるように、選択回路およびセンスアンプと通信する。センスアンプの集合に応じて同時にプログラミングが行われる不揮発性記憶素子の部分集合内の不揮発性記憶素子の数は、センスアンプの集合内のセンスアンプの数よりも多い。
【0102】
一実施形態は、前記不揮発性記憶素子の第1の集合を選択する手段と、不揮発性記憶素子の前記第1の集合に対してプログラム処理を開始する手段と、不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第1の集合を非選択にするとともに不揮発性記憶素子の第2の集合を選択する手段と、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する手段と、を備える。
【0103】
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【技術分野】
【0001】
(優先権)
本出願は、「Data Dependent Data-Line Switching Scheme,」と題した、Thomas Yan および Luca Fasoliによる、2009年4月20日に出願された米国仮特許出願番号61/171,022、および、「Set Scheme For Memory System,」と題した、Thomas Yan 、 Luca Fasoli、Roy ScheuerleinおよびJeffrey Koonyee Leeによる、2008年10月6日に出願された仮特許出願番号61/103、180に基づく優先権を主張するものである。両仮出願の内容は、その全体を参照することにより本明細書に組み込まれる。
【0002】
本発明は、不揮発性データ記憶の技術に関する。
【背景技術】
【0003】
半導体メモリは、様々な電子デバイス用としてますますポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント(PDA)、モバイルコンピュータ装置、据え置き型コンピュータ装置、および他の装置などに使用されている。半導体メモリが消費者向けの電子デバイスに使用される場合には、通常、消費者はメモリが電子デバイスの処理を遅延させないように十分な速度で動作する半導体メモリを要求する。
【図面の簡単な説明】
【0004】
【図1】メモリシステムの一実施形態のブロック図を示す。
【図2】メモリセルの一実施形態の概略斜視図を示す。
【図3】可逆的抵抗スイッチング素子のI−V特性を示すグラフを示す。
【図4A】3次元メモリアレイの一部の概略斜視図を示す。
【図4B】3次元メモリアレイの一部の概略斜視図を示す。
【図5】メモリアレイの一実施形態の論理的ビューを示す。
【図6】メモリアレイ内のベイの一実施形態の論理的ビューを示す。
【図6A】メモリアレイ内のベイの他の実施形態の論理的ビューを示す。
【図7】ビット線をデータ線を介して列制御回路に接続するための、データ線および選択回路の一実施形態の回路図を示す。
【図8】選択回路の一実施形態の回路図を示す。
【図8A】選択回路の他の実施形態の回路図を示す。
【図8B】選択回路の他の実施形態の回路図を示す。
【図9】マルチプレクサ回路の一実施形態の回路図を示す。
【図10】データ線および選択回路の動作処理の一実施形態を述べるフローチャートを示す。
【図11】プログラミング処理の詳細を説明するタイミング図である。
【図12】プログラミング処理の詳細を説明するタイミング図である。
【図13】データ線および選択回路の動作処理の第2の実施形態を述べるフローチャートを示す。
【図14】データ線および選択回路の動作処理の第3の実施形態を述べるフローチャートを示す。
【図15】プログラミング処理の詳細を説明するタイミング図である。
【発明を実施するための形態】
【0005】
連続的なプログラミングを実行することが可能な不揮発性記憶システムを開示する。不揮発性記憶システムは、複数の不揮発性記憶素子、信号駆動回路の集合、および選択回路を備える。選択回路は、不揮発性記憶素子の第1の集合を信号駆動回路の集合に選択的に接続するか、不揮発性記憶素子の第2の集合を信号駆動回路の集合に選択的に接続する。信号駆動回路の集合(一実施形態ではセンスアンプを備える)は、選択回路が不揮発性素子の第1の集合を信号駆動回路の集合に接続する間に、不揮発性記憶素子の第1の集合に対してプログラム処理を開始する。不揮発性記憶素子の第1の集合に対してプログラム処理を開始するステップの後において、不揮発性記憶素子の第1の集合に対するプログラム処理の完了を待つことなく、選択回路は、不揮発性記憶素子の第1の集合を信号駆動回路の集合から切り離し、不揮発性記憶素子の第2の集合を信号駆動回路の集合に接続する。選択回路が不揮発性記憶素子の第2の集合を信号駆動回路の集合に接続する間に、不揮発性記憶素子の第1の集合に対するプログラム処理の完了を待つことなく、信号駆動回路の集合は、不揮発性記憶素子の第2の集合に対してプログラム処理を開始する。
【0006】
図1は、本明細書で開示される技術を実行可能なメモリシステム100の一例を示すブロック図である。メモリシステム100は、メモリセルが2次元又は3次元のアレイとなったメモリアレイ102を含む。1つの実施形態では、メモリアレイ102は、モノシリックの3次元メモリアレイである。メモリアレイ102のアレイ端子線は行として整理されたワード線の様々な層と、列として整理されたビット線の様々な層とを有する。しかしながら、他の方向性も可能である。
【0007】
メモリシステム100は、出力108がメモリアレイ102の各々のワード線に接続される行制御回路120を含む。本明細書において、接続は、直接的な接続、または(例えば1つまたは複数の他の部品を介した)間接的な接続であってもよい。行制御回路120は、M個の行アドレス信号の集合と1つ以上の様々な制御信号をシステム制御ロジック回路130から受信している。行制御回路120は、典型的には、読取り及びプログラミング動作の双方のために、行デコーダ122、アレイドライバ124及びブロック選択回路126などの回路を含んでもよい。
【0008】
メモリシステム100はまた、入力/出力106がメモリアレイ102の各々のビット線に接続される列制御回路110を含む。列制御回路110は、N個の列アドレス信号の集合と1つ以上の様々な制御信号をシステム制御論理130から受信している。列制御回路110は、典型的には、列デコーダ112、114、ブロック選択回路316、及び118を含んでもよい。一実施形態では、センスアンプ118は、信号をビット線に供給するとともに、ビット線上の信号を検出する。ここでは、当該技術分野で周知の、様々なセンスアンプを用いることができる。
【0009】
システム制御論理回路130は、データ及び命令をコントローラ134から受信し、アウトプットデータをコントローラ134に供給する。134はホストと通信する。130は、ステートマシン、レジスタ、および、メモリシステム100の操作を制御する他の制御ロジックを、1つまたは複数備えていてもよい。他の実施形態では、130がコントローラの機能を備えるため、130がデータおよびコマンドをホストから直接に受信するとともに、130がホストに出力データを供給する。
【0010】
1つの実施形態では、システム制御ロジック130、列制御回路110、行制御回路120およびメモリアレイ102は、1つの集積回路に形成される。例えば、システム制御論理130、列制御回路110及び行制御回路120は基板の表面に形成され、メモリアレイ102はその基板の上方に形成されるモノシリックの3次元メモリアレイである(したがって、システム制御論理130、列制御回路110及び行制御回路120の上方である)。ある例では、制御回路の一部を、あるメモリアレイと同じ層に形成することができる。図1のような好適な実施形態についての更なる情報は、その全体を参照することにより本明細書に組み込まれる、下記の米国特許に見出すことができる。米国特許第6,879,505号、米国特許第7,286,439号、米国特許第6,856,572号、および米国特許第7,359,279号。コントローラ134は、図1に記載された他の構成要素と同一基板上または異なる基板上に存在することができる。コントローラ134、システム制御ロジック130、列制御回路110、列デコーダ112、ドライバ回路114、ブロック選択116、センスアンプ118、行制御回路120、行デコーダ122、アレイドライバ124、および/またはブロック選択126、これら単独または任意の組合せは、1つまたは複数の制御回路とみなすことができる。
【0011】
メモリアレイ102は複数のメモリセルを備える。一実施形態では、各メモリセルは、ステアリング素子(例えばダイオード)および抵抗素子を備える。一実地態様例では、メモリセルは、1回書き込みおよび複数回読み出しが可能な態様とすることができる。メモリセルの一例は、上部および下部導体の交差点に形成された層状の支柱を備える。一実施形態では、支柱は、アンチヒューズ層のような状態変化素子と直列に接続された、ダイオードのようなステアリング素子を備える。アンチヒューズ層が損傷していない場合には、セルは電気的に開回路である。アンチヒューズ層が破壊されている場合には、セルは、破壊されたアンチヒューズ層の抵抗と直列に接続された電気的なダイオードである。メモリセルの例は、米国特許6,034,882号、米国特許6,525,953号、米国特許6,952,043号、米国特許6,420,215号、米国特許6,951,780号、および米国特許7,081,377号、に見出すことができる。
【0012】
他の実施形態では、メモリセルは書換可能である。例えば、その全体を参照することにより本明細書に組み込まれる、米国特許出願公開第2006/0250836号は、可逆的抵抗スイッチング素子と直列に接続されるダイオードを備える、書換可能な不揮発性記憶素子について記述する。可逆的抵抗スイッチング素子は、2つまたはそれ以上の状態の間で可逆的に切り替わる抵抗率を有する、可逆的抵抗スイッチング材料を含む。例えば、可逆的抵抗性スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第1の電圧および/または電流を印加すると高抵抗率状態にスイッチング可能である。第2の電圧および/または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子は、製造時には初期高抵抗率状態であってもよく、この状態は、(単数または複数の)適切な電圧および/または(単数または複数の)電流を印加すると低抵抗率状態に可逆的にスイッチング可能である。1つの抵抗状態は、2進の「0」を表し、別の抵抗状態は2進の「1」を表してもよい。メモリセルが2ビット以上のデータを記憶するために、2以上のデータ/抵抗状態が使用されても良い。一実施形態では、高抵抗状態から低抵抗状態へ抵抗を切り替える処理を、セット処理と呼ぶ。低抵抗状態から高抵抗状態へ抵抗を切り替える処理を、リセット処理と呼ぶ。高抵抗状態は2進データの「0」に関連し、低抵抗状態は2進データの「1」に関連する。他の実施形態では、セットおよびリセット、および/またはデータ符号化は、逆にすることができる。一部の実施形態では、抵抗性スイッチング素子がセットされる最初の1回は、通常の電圧よりも高い電圧を必要とし、フォーミング処理と呼ばれる。
【0013】
図2に、メモリセル150に関する1つの実施形態の概略斜視図を示す。メモリセル150は、第1導電体166と第2導電体168の間に位置して、直列に接続された、可逆的抵抗スイッチング素子162、ステアリング素子164およびバリア165を備える。
【0014】
可逆的抵抗スイッチング素子263は、2以上の状態を可逆的にスイッチングすることが可能な抵抗率を有する可逆的抵抗性スイッチング材料170を備える。一部の実施形態では、可逆的抵抗スイッチング材料170は、金属酸化物から形成されてもよい。様々な異なる金属酸化物を用いることができる。一例では、酸化ニッケルが用いられる。
【0015】
少なくとも1つの実施形態では、選択的蒸着方法の利用において、酸化ニッケル層がエッチングされることなく、酸化ニッケル層が可逆的抵抗スイッチング材料に用いられる。例えば、可逆的抵抗スイッチング素子は、電気めっき、無電解析出等の蒸着プロセスを採用して形成されてもよい。これにより、基板上に形成される導電体表面に対して選択的にニッケル含有層を蒸着させる。この方法により、(ニッケル含有層の蒸着に先立って)基板上の導電体表面のみがパターニング及び/又はエッチングされればよく、ニッケル含有層はパターニング及び/又はエッチングされる必要がない。
【0016】
少なくとも1つの実施形態では、可逆的抵抗スイッチング材料170は、ニッケルを選択的に付着させ、次いでニッケル層を酸化することによって形成される酸化ニッケル層の少なくとも一部を含む。例えば、Ni、NiXPY又はニッケルの別の類似の形態が、無電解析出、電気メッキまたは類似の選択プロセスを使用して選択的に蒸着され、次いで(例えば、急速熱酸化または他の酸化プロセスを使用して)酸化されて酸化ニッケルを形成してもよい。他の実施形態では、酸化ニッケル自体が選択的に蒸着されてもよい。例えば、NiO、NiOX又はNiXPY含有層が、選択付着プロセスを使用してステアリング素子の上に選択的に蒸着され、次いで(必要に応じて)アニールおよび/または酸化されてもよい。
【0017】
メモリセルに使用するための可逆的抵抗性スイッチング材料を形成するために、必要に応じて、他の材料が選択的に蒸着され、次いでアニールおよび/または酸化されてもよい。例えば、Nb、Ta、V、Al、Ti、Co、コバルト−ニッケル合金などの材料が電気メッキ等によって選択的に蒸着され、次に酸化されて、可逆的抵抗スイッチング材料が形成されてもよい。
【0018】
他の可変抵抗材料は、V、Co、Ni、Pd、FeまたはMnがドープされたアモルファスシリコンであり、例としてRoseらによる米国特許第5,541,869号にさらに十分に説明されている。他の類の材料が、Ignatievらによって米国特許第6,473,332号で示唆されている。これらは、Pr1-XCaXMnO3(PCMO)、La1-XCaXMnO3(LCMO)、LaSrMnO3(LSMO)、またはGdBaCoXOY(GBCO)などの、ペロブスカイト(perovskite)材料である。この可変抵抗材料に対する他の選択肢は、例えばJacobsonらによって米国特許第6,072,716号に示唆されているように、プラスチックポリマーに混入されるカーボンブラック粒子またはグラファイトを備えるカーボンポリマーフィルムである。他の例は、カーボンナノチューブを可逆的抵抗スイッチング材料として用いることである。
【0019】
他の材料が、Campbellらによる米国特許出願第2003/0045054号、およびCampbellによる米国特許出願第2003/0047765号に示唆されている。この材料は、化学式AXBYのカルコゲナイドガラス(chalcogenide glass)にドープされる。ここでAは、周期表のIIIA族(B、Al、Ga、In、Ti)、IVA族(C、Si、Ge、Sn、Pb)、VA族(N、P、As、Sb、Bi)またはVIIA族(F、Cl、Br、I、At)の少なくとも1つの元素を含む。またBは、S、Se、Teおよびこれらの混合物の中から選択される。ドーパントは、Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、MnまたはNiを含む、貴金属および遷移金属の中から選択される。このカルコゲナイドガラス(非晶質カルコゲナイド、結晶状態ではない)は、可動金属イオンの貯蔵部に隣接するメモリセル内に形成される。他の固体電解質材料を、カルコゲナイドガラスに代えて用いることができる。
【0020】
他の可変抵抗材料は、アモルファスカーボン、グラファイトおよびカーボンナノチューブを含む。他の材料も、本明細書で述べる技術に用いることができる。
【0021】
可逆的抵抗スイッチング材料を用いたメモリセルの形成についての更なる情報は、その全体を参照することにより本明細書に組み込まれる、「Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same,」と題した、米国特許出願公開第2009/0001343号に見出すことができる。更なる情報は、その全体を参照することにより本明細書に組み込まれる、2008年12月19日出願の、「Reverse Set With Current Limit for Non-Volatile Storage,」と題した、米国特許出願第12/339,313号に見出すことができる。
【0022】
可逆的抵抗スイッチング素子162は、電極172、174を有する。電極172は、可逆的抵抗性スイッチング材料170と導体168の間に位置している。1つの実施形態では、電極172はプラチナを用いて形成されている。電極174は、可逆的抵抗性スイッチング材料170とステアリング素子164の間に位置している。1つの実施形態では、電極174は窒化チタンを用いて形成されており、バリア層として機能する。
【0023】
ステアリング素子164は、ダイオードであってもよく、あるいは、可逆的抵抗スイッチング素子162に印加される電圧及び/又は電流を選択的に制限することによって非オーミック接触を示す適切な他のステアリング素子であってもよい。このような態様において、メモリセル150は、2次元又は3次元のメモリアレイの一部として利用してもよい。さらに、データは、アレイ内の他のメモリセルの状態に影響を及ぼすことなくメモリセル150に書き込んだりメモリセル150から読み出されたりしてもよい。164は、ダイオードのp領域の上にn領域を有して上を向くか、ダイオードのn領域の上にp領域を有して下を向くかによらず、縦型の多結晶p−nまたはp−i−nダイオードなどの何らかの適切なダイオードを含んでもよい。
【0024】
ある実施形態では、ステアリング素子164は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、又は他の何らかの適切な材料などの多結晶半導体材料から形成されたダイオードであってもよい。例えば、ステアリング素子164は、高濃度にドープされたn+ポリシリコン領域182と、n+ポリシリコン領域182の上の低濃度にドープされた又は真性(自然にドープされた)ポリシリコン領域180と、真性領域180の上の高濃度にドープされたp+ポリシリコン領域186とを含んだダイオードであってもよい。ある実施形態では、例えば、あらゆる点でその全体が本願明細書において参照により援用されている、2005年12月9日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」と題する米国特許公開第2006/0087005号で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約10%以上のゲルマニウムを有する薄い(例えば、数百オングストローム以下の)ゲルマニウムおよび/またはシリコン−ゲルマニウム合金層(図示せず)をn+ポリシリコン領域182上に形成し、n+ポリシリコン領域182から真性領域180内へのドーパントの移動を防止および/または低減することもできる。当然ながら、n+およびp+領域の位置は逆であってもよい。ステアリング素子164が、(例えば、非晶質または多結晶の)堆積シリコンから形成される場合、一実施形態では、ダイオード上にシリサイド層を形成して、堆積シリコンを製造時の低抵抗率状態に置いてもよい。
【0025】
その全体が本願明細書において参照により援用されている「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」と題する米国特許第7,176,064号に記載されるように、チタン及び/又はコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイド及びコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる(例えば、シリサイド層は、アニール中にシリコンダイオードの結晶構造を強化する)。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金及び/又はゲルマニウムダイオードについても、同様な結果を得ることもできる。
【0026】
導体166、168は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図2の実施形態では、導体166、168はレール状であり、(例えば、実質的に互いに直交する等の)異なる方向に伸びる。他の導体形状及び/又は構造が使用されてもよい。ある実施形態では、導体166、168とともに、バリア層、接着層、反射防止コーティングおよび/またはその類似物(図示せず)が使用され、デバイス性能を改善し、及び/又はデバイスの製造に役立てることもできる。
【0027】
図2では可逆的抵抗スイッチング素子162がステアリング素子164上に配置されているが、当然ながら、他の実施形態では可逆的抵抗スイッチング素子162がステアリング素子164の下に位置してもよい。
【0028】
図2はメモリセルの一例を示しているが、ここで開示された技術に対して、メモリセルの1の特定の型または構造は要求されない。多くの異なるタイプのメモリセルを用いることができる。
【0029】
図3は、酸化金属可逆的抵抗スイッチング素子の1つの実施形態における電圧・電流を示す図である。ライン250は、可逆的抵抗スイッチング素子が高抵抗率のときのI−V特性を示す。ライン252は、可逆的抵抗スイッチング素子が低抵抗率のときのI−V特性を示す。可逆的抵抗スイッチング素子がどちらの状態にあるかを決定するために、電圧が印加され、その結果の電流が測定される。高い測定電流(ライン252参照)は、可逆的抵抗スイッチング素子が低抵抗率状態であることを示す。低い測定電流(ライン250)は、可逆的抵抗スイッチング素子が高抵抗率状態であることを示す。なお、異なるI−V特性を有する可逆的抵抗スイッチング素子の他の態様も、本明細書で開示される技術に適用可能であることに留意されたい。
【0030】
高抵抗状態(ライン250参照)の間は、電圧Vsetおよび十分な電流がメモリセルに印加されている場合には、可逆的抵抗スイッチング素子は低抵抗状態にセットされる。ライン254はVSETが印加されたときの挙動を示している。電圧は若干一定に維持され、電流はIset_limitの方へ増加する。ある時点で、可逆的抵抗スイッチング素子がセットされ、素子の挙動がライン252に基づくようになる。可逆的抵抗スイッチング素子がセットされた初回は、デバイスをセットするためにVf(形成電圧)が必要とされることに留意されたい。その後、VSETが使用可能とされる。形成電圧Vfは、VSETより大きくてもよい。
【0031】
低抵抗状態(ライン252参照)の間は、電圧VRESETおよび十分な電流(Ireset)がメモリセルに印加される場合には、可逆的抵抗スイッチング素子は高抵抗状態へリセットされる。ライン256は、VRESETが印加された場合の挙動を示している。ある時点で、可逆的抵抗スイッチング素子はリセットされ、装置の挙動はライン250に基づくようになる。
【0032】
一実施形態では、Vsetは約5ボルトであり、Vresetは約3ボルトであり、Iset_limitは約5マイクロアンペアであり、Iresetの電流は30マイクロアンペアまで上昇しうる。一実施形態では、VsetはVresetよりも低くすることができる。また、形成処理が必要とされず、および/または、セットまたはリセットに必要な時間を異ならせることができる。
【0033】
可逆的抵抗スイッチング材料の抵抗をセットおよびリセットするためのプログラミング処理は、当技術分野で知られている。可逆的抵抗スイッチング材料の抵抗をセットおよびリセットするための回路の多様な実装形態が知られており、本明細書で述べられている技術に使用することが可能である。セットおよびリセットの例は、その全体を参照することにより本明細書に組み込まれる、2008年12月19日出願の「Reverse Set With Current Limit for Non-Volatile Storage,」と題した米国特許出願第12/339,313号、その全体を参照することにより本明細書に組み込まれる米国特許出願第2007/0072360号、および、その全体を参照することにより本明細書に組み込まれる米国特許出願第2007/0008785号、に見出すことができる。
【0034】
幾つかの実施形態では、メモリセルに流れる電流を供給し、制御し、および/または制限する回路は、メモリセルから遠く離れているとすることができる。(上述したように、)制御回路が基板表面に存在し、メモリセルが3次元メモリアレイの上層に存在するモノリシック3次元メモリアレイにおいて、距離はますます問題となる。この距離のために、導電経路がかなり長くなり、その結果、配線の容量が比較的大きくなる。時には、メモリセルがセットされた後に、続いて配線の容量電荷がメモリセルを介して消失する。これは、可逆的抵抗スイッチング素子を流れる余分な電流を発生しうる。この余分な電流は、素子をリセットすることが困難または不可能な程に低い抵抗値まで、可逆的抵抗スイッチング素子をセットすることがある。セットが達成された後においてメモリセルを介して不要な電流が流れないように、セット処理の間には、ビット線およびデータバスを放電する、という解決策が提案されている。この実施形態では、セット処理の間にダイオードは順方向にバイアスされ、Vsetがパルスとしてメモリセルに印加される。ビット線およびデータバスからの電荷が、Vsetパルスによって供給されない追加の電荷を供給するために必要とされるように、Vsetパルスは、可逆的抵抗スイッチング素子をセットするために必要な時間よりも短くされる。
【0035】
例えば、メモリセルに接続されたビット線を充電するために、電圧パルスが使用される。ビット線の寄生容量により、ビット線は電荷を蓄積する。充電された後に、ビット線をフローティングさせるために、ビット線が電圧源から切断される。ビット線の電荷は、その後メモリセルを介してワード線へ放電し、メモリセルがセットされる。この処理は、プログラミングの容量放電法と呼ばれる。
【0036】
幾つかの実施形態では、セット処理に、セット処理が成功したか否かを確認するための検証処理が続くとすることができる。セット処理が成功していない場合には、セット処理を再試行することができる。一実施態様例では、検証処理は読取り処理である。従って、システム制御ロジック回路130は、最初に1つまたは複数のメモリセルにプログラム(セットまたはリセット)させ、その後、プログラムされた全てのメモリセルを読み取る。読み取られたデータがプログラムされたデータと一致する場合には、処理が完了する。(多くの場合、プログラミングが成功しないことにより、)読み取られたデータのいくつかがプログラムされたデータと一致しない場合には、プログラミングが繰り返される。
【0037】
メモリアレイ102は、多くのメモリセルを備えている。図4Aは、第2のメモリレベル220の下に配置される第1のメモリレベル218を含むモノリシックな3次元アレイ102の一部の略斜視図である。図4Aの実施形態では、各メモリレベル218、220は、クロスポイントアレイ内に複数のメモリセル200を含む。当然ながら、第1のメモリレベル218と第2のメモリレベル220との間に、追加の層(例えば、中間誘電体)が存在してもよいが、簡単にするために図4Aでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図4Aの実施形態では、すべてのダイオードは、p型領域をダイオードの上部または下部のどちらに有するp−i−nダイオードが使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。メモリセル200は、メモリセル150と同じであってもよいし、異なっていてもよい。
【0038】
図4Bは、第2のメモリレベル221の下に配置される第1のメモリレベル219を含む、第2の実施形態のモノリシックな3次元アレイ102の一部の略斜視図である。図4Bのメモリアレイは、複数のメモリセル200を備えている。第1のメモリレベル219に関して、メモリセル200は、ビット線207の集合とワード線209の集合の間に存在し、ビット線207の集合およびワード線209の集合に接続される。第2のメモリレベル221に関して、メモリセル200は、ビット線210の集合とワード線209の集合の間に存在し、ビット線210の集合およびワード線209の集合に接続される。図4Bに示すように、第1のメモリレベルの上部導体は、第1のメモリレベルの上方に位置する第2のメモリレベルの下部導体として、用いることができる。さらなる情報は、その全体が本願明細書において参照により援用されている、「High-Density Three-Dimensional Memory Cell,」と題する米国特許第6,952,030号に記載されている。
【0039】
図4Bの実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、2007年3月27日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」と題する米国特許出願公開公報20070190722号で説明されるように、隣接するメモリレベル上のダイオード(または他のステアリング装置)は、反対方向に向くのが好ましい。例えば、第1のメモリレベル219のダイオードは、(例えば、ダイオードの下部にp領域を有して)矢印A1で示されるように上向きダイオードであってもよく、第2のメモリレベル221のダイオードは、(例えば、ダイオードの下部にn領域を有して)矢印A2で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。
【0040】
モノリシックな3次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。1つのメモリレベルを形成する層は、既存のレベル(単数または複数)の層の上に直接付着または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第5,915,167号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな3次元メモリアレイではない。
【0041】
メモリアレイ102は、複数のベイに分割されている。各々のベイは、多数のブロックに(随意的に)分割されていてもよい。異なる実装態様では、ベイの数は異なっていてもよい。ある実施態様では、ただ1つのベイを使用してもよい。図6では、1つのベイ(例えば、ベイ0)が、複数のブロック(ブロック0−ブロック15)に分割されている。一実施形態では、1つのベイ内に16個のブロックが存在する。しかしながら、他の実施形態では、異なる数のブロックを用いることができる。
【0042】
ブロックは、隣接するメモリセルのグループである。メモリセルは、デコーダ、ドライバ、センスアンプ、および入力/出力回路によって区分されず、通常連続している、隣接するワード線およびビット線を有する。これは、様々な理由の何れかによるものである。例えば、ワード線やビット線などの抵抗や容量から発生する、ワード線およびビット線を通る信号遅延(例:RC遅延)は、大きなアレイでは非常に大きくなることがある。各々のワード線および/またはビット線の長さを減少させるために、大きなアレイを小さなサブアレイのグループに分割することで、これらのRC遅延は減少しうる。他の例として、メモリセルのグループへのアクセスに関連する電力が、所定のメモリサイクルの間に同時にアクセスされうるメモリセルの上限値を決定することがある。その結果、同時にアクセスされるメモリセルの数を減少させるために、大きなメモリアレイは、小さなサブアレイに分割されることがよくある。集積回路は1つまたは複数のメモリアレイを備えることができる。
【0043】
図6は、ブロック0に関する、ビット線の部分集合を示している。モノリシック3次元メモリアレイを実装するいくつかの実施形態では、基板はメモリアレイよりも広い。従って、列制御回路110の一部は、R1、R2、トップメタル、およびビット線へのビアおよびジア(多層ビア)を用いる接続を行うために、メモリアレイの下方から突出させることができる。列制御回路110(デコーダおよびセンスアンプを含む)は、回路の2つの集合に分割される。列制御回路110の回路の1つの集合がメモリアレイの第1のサイド(サイドA)から突出し、列制御回路110の回路の第2の集合がメモリアレイの反対のサイド(サイドB)から突出するように、列制御回路110の各々の回路の組は、集積回路を挟んで互いに反対側(例えば、サイドAおよびサイドB)に配置されている。ブロックに関する複数ビット線の半数(または他の一部)は、サイドAの列制御回路110の回路の1つの集合に接続される。ブロックに関する複数ビット線のもう一方の半数(または他の一部)は、サイドBの列制御回路110の回路の第2の集合に接続される。一実施形態では、一つおきのビット線がサイドAで列制御回路110に接続され、その間にあるビット線がサイドBで列制御回路110に接続されるように、ビット線の2つの集合は交互に配置される。一例では、偶数ビット線がサイドAで列制御回路110に接続され、奇数ビット線がサイドBで列制御回路110に接続される。しかしながら、他の配置もまた使用可能である。図6Aは、ビット線の一つおきのグループがサイドAで列制御回路110に接続され、その間にあるビット線のグループがサイドBで列制御回路110に接続されるように、ビット線がグループ化されたブロックの、他の実施例を示している。例えば、図6Aは、240、242、244、246および248のビット線のグループを示している。グループ240、244および248は、サイドAで列制御回路110に接続されている。グループ242および246は、サイドBで列制御回路110に接続されている。図に示すように、グループ242はグループ240と244の間に配置されており、グループ246はグループ244と248の間に配置されている。一実施形態では、ビット線の各々のグループは、2本のビット線を備えている。他の実施形態では、ビット線の各々のグループは、2本よりも多いビット線(例えば、4本またはそれよりも多いビット線)を備えている。ある実装態様では、ビット線の各々のグループは、同じ数のビット線を有している。一方、他の実装態様では、ビット線のグループは、様々な数のビット線を有していてもよい。
【0044】
一実施形態では、2つのセンスアンプが、例えば基板の表面上の各々のブロックの下方に位置する。2つのセンスアンプの一つは、サイドAで列制御回路110に接続されるビット線のためのものであり、他方のセンスアンプは、サイドBで列制御回路110に接続されるビット線のためのものである。1つのベイに16個のブロックを備える本実施形態では、1つのベイに対して、16個の各サイド(サイドAおよびサイドB)について、32個のセンスアンプが存在する。一実施形態において、ベイの1つの特性は、ベイ内の全てのブロックが、同じ32個のセンスアンプを共用することである。これは、プログラミングまたは読取りにおいて、1つのベイ内の32個のメモリセルが同時に選択されうることを意味する。従って、メモリシステムは、32個のメモリセル、および、32個の選択されたメモリセルとセンスアンプの間で信号を送信する配線を選択する回路を備えている。
【0045】
図7は、メモリアレイ102内の1つのベイに対するアーキテクチャの一例についての、経路信号および選択回路の一部を示す概略図である。本実施形態では、ベイ内に16個のブロックが存在する。図は、3つのブロック(ブロック0、ブロック7、およびブロック15)の一部を示している。ブロックの各々は、列に関する32本のビット線を、アレイの一方のサイド(例えばサイドA)のセンスアンプに電気的に接続するための、選択回路300の64個の列を有する。またブロックの各々は、32本のビット線を、アレイの他方のサイド(例えばサイドB)のセンスアンプに接続するための、選択回路300の64個の列を有する。図7は、サイドBに接続するための、選択回路300の64個の列のみを示している。従って、各ブロックは、64の列×32本のビット線×2(トップおよびボトム)=4096本のビット線を、ブロックごとに有する。一実施形態では、3次元メモリアレイは4つの層を備えており、層ごとに1024本のビット線が備えられる。デコード回路、ビット線および層の、他の配置もまた使用可能である。ビット線、列、および選択回路の他の数もまた使用可能である。
【0046】
図7のベイは、ローカルデータ線SELB<31:0>を備える。特定の列に対する選択回路300は、同じ列に関する32本のビット線を、32本のローカルデータ線SELB<31:0>の各々に選択的に接続するために用いられる。例えば、ブロック0の第1の列はビット線BL<31:0>を含み、ブロック0の第2の列はビット線BL<63:32>を含み、ブロック0の第3の列はビット線BL<95:64>を含み、...、ブロック0の第64の列はビット線BL<2047:2016>を含む。
【0047】
選択回路300の各々は、列デコーダ112からの選択信号XCSEL<63:0>の一つを受信するとともに、列に関連した32本のビット線の1つからビット線の接続を受ける。列デコーダ112から受信したXCSEL<63:0>の選択信号の各々に基づいて、選択回路300は、ビット線の各々を、ローカルデータ線SELB<31:0>の各々に接続または非接続とする。例えば、ブロックの第1の列はXCSEL<0>を受信し、ブロックの第2の列はXCSEL<1>を受信し、...、ブロックの第64の列はXCSEL<63>を受信する。XCSEL<0>が「0」の場合、第1の列が選択され、ビット線BL<31:0>が、ローカルデータ線SELB<31:0>の各々に接続される。XCSEL<1>が「0」の場合、第2の列が選択され、ビット線BL<63:32>が、ローカルデータ線SELB<31:0>の各々に接続される。XCSEL<63>が「0」の場合、第64の列が選択され、ビット線BL<2047:2016>が、ローカルデータ線SELB<31:0>の各々に接続される。一実施形態では、常時、XCSEL<63:0>のわずか1ビットが「0」であることに留意されたい。一実施形態では、ブロックが個別に選択されるように、各ブロックは独自のXCSEL<63:0>の集合を備えている。他の実施形態では、選択回路が、特定のブロックを選択するために、列デコーダ112(または他の制御回路)から1つまたは複数のブロック選択信号を受信することができる。
【0048】
各ブロックは、ブロックに関連するとともにブロックの下方の基板に位置する、2つの2:1マルチプレクサを有する。マルチプレクサの一方はサイドAに対して備えられており、他方はサイドBに対して備えられている。図7は、サイドBに対するマルチプレクサMUXのみを示している。32本のローカルデータ線SELB<31:0>の各々は、2:1マルチプレクサ(MUX)のそれぞれに接続される。例えば、ブロック0のマルチプレクサはSELB0<0>およびSELB0<1>を受信し、ブロック7のマルチプレクサはSELB0<14>およびSELB0<15>を受信し、ブロック15のマルチプレクサはSELB0<30>およびSELB0<31>を受信する。1つのベイ内の各マルチプレクサは、16本または32本のローカルデータ線が選択されるように、共通マルチプレクサ選択信号(例えば、信号S)を列デコーダ112から受信する。一実施形態では、マルチプレクサ選択信号Sは、16本の偶数ローカルデータ線(例えば、SELB0<0>、SELB0<2>、SELB0<4>など)が選択されるか、16本の奇数ローカルデータ線(例えば、SELB0<1>、SELB0<3>、SELB0<5>など)が選択されるかを決める。
【0049】
マルチプレクサMUXの出力は、グローバルデータ線の各々に接続される。例えば、ブロック0のマルチプレクサの出力はグローバルデータ線GSELB<0>に接続され、ブロック7のマルチプレクサの出力はグローバルデータ線GSELB<7>に接続され、ブロック15のマルチプレクサの出力はグローバルデータ線GSELB<15>に接続される。グローバルデータ線の各々は、グローバルデータ線からの信号を読み出すことやデータ線上の信号を駆動することができるセンスアンプのそれぞれに接続される。例えば、GSELB<0>はセンスアンプ0に接続され、GSELB<7>はセンスアンプ7に接続され、GSELB<15>はセンスアンプ15に接続される。マルチプレクサによって選択された16本のローカルデータ線は、選択されたメモリセルでメモリ処理(例:リード、セット、リセット)が実行されるように、グローバルデータ線GSELB[15:0]に接続される。特定のセンスアンプの出力は、グローバルデータ線に接続され、そしてマルチプレクサを経由してローカルデータ線へ接続され、そして選択回路300を経由してビット線に接続される。ビット線は、メモリセルに接続される。
【0050】
上述したように、図7は、ブロックの一方のサイド(例えばサイドB)のセンスアンプへの接続経路のみを示している。従って、図7に記載されているローカルデータ線の集合等に加えて、各ベイのサイドAに対する他のローカルデータ線の集合、他のグローバルデータ線の集合、および他のセンスアンプの集合も存在している。よって、64本のローカルデータ線に接続されている64本の選択ビット線が存在しうる。そして、32個のマルチプレクサが32本のローカルデータ線を選択して、32本のグローバルデータ線に接続する。32本のグローバルデータ線は、その特定のベイに関連する32個のセンスアンプに接続される。
【0051】
1つのベイでの16個のブロックの選択、1列内の64本のビット線、64本のローカルデータ線の使用、および32本のグローバルデータ線は、実施形態での1つの集合である。他の実施形態では、各項目に異なる数を用いることができる。
【0052】
図7では、ビット線は、BL<31:0>、BL<63:32>、...BL<2047:2016>、...に番号づけられている。この番号付けは、図7に関して参考のために付けられており、ブロック内でのビット線の位置を示すためには必須ではない(しかし、ビット線の位置を示すことも可能である)。図6の例では、サイドAとサイドBの間でビット線が交互に並んでいる。従って、図7のBL<0>およびBL<1>は、サイドBの列制御回路110に接続する最初の2本の偶数ビット線230および232である。そして、BL<0>およびBL<1>の間には、サイドAの列制御回路110に接続する、挟まれている偶数ビット線234が存在する。図6Aの例では、図7のBL<0>およびBL<1>がグループ242からのビット線であり、図7のBL<2>およびBL<3>がグループ246からのビット線である。
【0053】
図8は、選択回路300の一実施形態の詳細を示す回路図である。選択回路300は、ローカルデータ線のひとつ(図8においてSELB<X>の符号が付されている)と、ビット線のひとつ(図8においてBL<Y>の符号が付されている)に接続されている。ビット線は、メモリセルの一方の端子に接続されている。ワード線は、メモリセルの他方の端子に接続されている。選択回路300は、ともにSELB<X>に接続されているトランジスタ340およびトランジスタ344を備える。トランジスタ340およびトランジスタ344の両者は、ノードBでトランジスタ342にも接続されている。ビット線BL<X>もノードBに接続されている。トランジスタ342はまた、非選択ビット線電圧であるVUB(例えば0.5ボルト)に接続されている。トランジスタ340のゲートは、選択信号XCSEL<Z>に接続されている。トランジスタ344のベースは、選択信号CSEL<Z>に接続されている。XCSEL<Z>は、CSEL<Z>の反転型であることに留意されたい。トランジスタ342のベースは、CELN<Z>に接続される。信号CSEL<Z>、XCSEL<Z>、およびCELN<Z>は、列デコーダ112によって供給される。他の実施形態では、これらの信号は、システム制御ロジック130、ドライバ回路114、センスアンプ118または列制御回路の他の部位などの、他の回路によって供給されるとしてもよい。信号CELN<Z>は、トランジスタ342がトランジスタ340および342から独立して制御されることが可能となるように、独立して制御される。その列の全ビット線が同じCELN<Z>を有するように、列の各々は各自の独立したCELN<Z>を有する。
【0054】
それぞれの列が選択される場合には、XCSEL<Z>が0であり、CSEL<Z>は1である。従って、トランジスタ340および344がオンである。この条件では、ビット線BL<Y>がローカルデータ線SELB<X>に接続される。
【0055】
それぞれの列が選択されない場合には、XCSEL<Z>が0であり、CSEL<Z>は1である。従って、トランジスタ340および344がオフである。この条件では、ビット線BL<Y>がローカルデータ線SELB<X>に接続されない。トランジスタ340および344がオフでありCELN<Z>が1である場合には、トランジスタ342がオンであり、ビット線BL<Y>は非選択ビット線電圧VUBを受信している。トランジスタ340および344がオフでありCELN<Z>が0である場合には、トランジスタ342がオフであり、ビット線BL<Y>はフローティング状態である。この条件は、本明細書で述べられているプログラミングの容量放電方法の幾つかの実施形態に対して有用である。
【0056】
ブロックの2:1マルチプレクサ(MUX)が従来のマルチプレクサであり、共通選択信号Sを共用する場合には、一実施形態では、実行されるメモリ処理は、16本の選択線の第1の集合に対して第1に実行される。16本の選択線の第1の集合に対してメモリ処理が完了した後に、(即座に、または他のプログラミング処理の後に、)共通選択信号Sを変更することができ、メモリ処理(同一または異なるメモリ処理)が16本の選択線の第2の集合に対して実行される。例えば、メモリ処理(例えば、リード、セット、リセット)を実行する場合に、マルチプレクサが最初にSELB0[0]、SELB0[2]、...SELB0[30]を選択するように、共通マルチプレクサ選択信号Sが設定される。従って、(選択回路500を介して)ローカルデータ線SELB0[0]、SELB0[2]、...SELB0[30]に接続されたビット線に接続されたメモリセルに、(第1のパスの間、)メモリ処理が実行される。16個のメモリセルの全てがメモリ処理を完了した後に、マルチプレクサが次にSELB0[1]、SELB0[3]、...SELB0[31]を選択し、ローカルデータ線SELB0[1]、SELB0[3]、...SELB0[31]に接続されたビット線に接続されたメモリセルに(第2のパスの間)メモリ処理が実行されるように、共通選択信号Sがトグルにより切り替えられるとすることができる。第1のパスの16個のメモリセルの一つがメモリ処理を完了するのが遅い場合には、16個全てのメモリセルに対する第2のパスの開始が遅らされる。幾つかの実施形態では、16(x)個のメモリセルのうちの何れか1つがメモリ処理を完了させるのに遅い場合に、16(x)個全てのメモリセルに対する第2のパスの開始が遅らされるように、多数のベイ(例えば、x個のベイ)が平行して動作されるとともに、多数のベイは共通選択信号を共用する。平行して動作されるメモリセルの数が増えるにつれて、遅延の可能性も増加する。本明細書で述べられているプログラミングの容量放電方法は、この遅延を緩和することができる。
【0057】
図9は、図7に記載された2:1マルチプレクサ(MUX)のための回路の回路図である。グローバルデータ線GSELB<i>の各々は、トランジスタ360、362、380および382に接続される。トランジスタ360および362は、2本のローカルデータ線SELB<i>の1本目にも接続される。よって、トランジスタ360および362は、そのトランジスタがオンする場合には、グローバルデータ線GSELB<i>とローカルデータ線SELB<i>の間のパスを供給する。GSELB<i>に接続されることに加えて、トランジスタ380および382は第2のローカルデータ線SELB<i+1>にも接続される。よって、トランジスタ380および382は、そのトランジスタがオンする場合には、グローバルデータ線GSELB<i>とローカルデータ線SELB<i+1>の間のパスを供給する。
【0058】
トランジスタ360の反転ゲートは、NANDゲート364の出力に接続される。トランジスタ362のゲートは、インバータ366の出力に接続される。インバータ366の入力は、NANDゲート364の出力に接続される。NANDゲート364の出力は、トランジスタ368のゲートにも接続される。トランジスタ368は、SELB<i>とトランジスタ370の間に接続される。トランジスタ370は、トランジスタ368と電圧VUBの間に接続される。トランジスタ370のゲートは、システム制御ロジック130から信号DSG_MODEを受信する。本明細書で述べられているプログラミングの容量放電モードを用いるプログラミング動作の可能な実施形態の一つが実行される場合に、信号DSG_MODEは0に設定される。信号DSG_MODEを0にセットすることにより、トランジスタ370は、非選択のローカルデータ線がVUBに接続されてしまうことを防止することができる。またトランジスタ370は、代わりに、非選択のローカルデータ線をフロートさせる。
【0059】
NANDゲート384の出力は、トランジスタ380のゲート、インバータ386の入力、およびトランジスタ388のゲートに接続される。インバータ386の出力は、トランジスタ382のゲートに接続される。トランジスタ388は、ローカルデータ線SELB<i+1>とトランジスタ390の間に接続される。トランジスタ390は、トランジスタ388と電圧VUBの間に接続される。トランジスタ370のゲートは、システム制御ロジック130から信号DSG_MODEを受信する。
【0060】
NANDゲート364は、システム制御ロジックから2つの入力(マルチプレクサ選択SおよびMUX_EN)を受信する。NANDゲート384は、システム制御ロジックから2つの入力((インバータ392を介した)マルチプレクサ選択信号Sの反転型およびMUX_EN)を受信する。信号MUX_ENは、メモリ処理の間、通常1に設定される。しかし信号MUX_ENは、マルチプレクサを無効とするために0に設定することもできる。
【0061】
図7−9の回路は、プログラミングの容量放電方法を実行するために用いられることができる。図8の回路は、ビット線の列をローカルデータ線SELB<31:0>に接続するために用いることができる。そして図9の回路は、ローカルデータ線SELB<31:0>の半数をグローバルデータ線GSELB<15:0>に接続するために用いられる。両方の接続が一旦形成されると、グローバルデータ線、ローカルデータ線およびビット線を介して、16個のセンスアンプが16個のメモリセルと通信する。セット処理の間、グローバルデータ線の寄生容量によってグローバルデータ線を充電するために、センスアンプはグローバルデータ線に電圧を印加することができる。(選択回路の一実施形態である)図9のマルチプレクサがローカルデータ線をグローバルデータ線に接続する時、ローカルデータ線もまた充電される。(選択回路の一実施形態である)図8のマルチプレクサがローカルデータ線をビット線の集合に接続する時、16本のビット線もまた充電される。ビット線が一旦充電されると、信号XCSEL<Z>およびCSEL<Z>がトグルで切り替えられる。これにより上述したように、時間とともにビット線がメモリセルを介して放電することでメモリセルをセットにするように、ビット線が切断され、フローティング状態のままにされる。信号XCSEL<Z>およびCSEL<Z>が一旦トグルで切り替えられると、(グローバルデータ線およびセンスアンプと同様に)ローカルデータ線がビット線の新しい列に接続され、処理が繰り返されるように、(以下に記述する)列アドレスおよび/またはマルチプレクサ選択信号Sを変更することができる。このように、ビット線の前の列を充電した後に、前の列のセット処理の完了を待つことなく、次の列または次のビット線の集合に対するプログラミングが開始する。前の列のセット処理の完了を待たないことをしないことにより、プログラミング動作はより速く完了する。上述したように、プログラミング対象に選択されたビット線は、充電された後にフロートされる。一部の実施形態では、プログラミング対象に選択されたビット線の隣接ビット線は、フロートされない(例えば、VUBに駆動される)。図6の実施形態では、選択ビット線がサイドBの列制御回路110に接続される場合には、両方の隣接ビット線はサイドAの列制御回路110に接続される。隣接ビット線をフローティングさせないために、アクティブなCSEL<Z>を有さず、サイドAの各列のCELN<Z>が1に設定されている状態を維持することで、システムはサイドAのためのデコーダを非活性化することができる。この実施形態は、図8の回路を選択回路300として使用する。
【0062】
図6Aの実施形態(2本のビット線の交互のグループ)では、図8Aおよび図8Bの選択回路が、図8の選択回路の代わりに使用される。ブロックに対する奇数ビット線は図8Aの選択回路に接続され、ブロックに対する偶数ビット線は図8Bの選択回路に接続される。例えば、グループ242は、左ビット線と右ビット線を備える。左ビット線は図8Bの回路を選択回路300として使用し、右ビット線は図8Aの回路を選択回路300として使用する。図8Aと8Bの回路の違いは、トランジスタ342に異なる信号が接続されている点である。図8Aの回路は、トランジスタ342に接続された信号CELN_odd<Z>を有する。図8Bの回路は、トランジスタ342に接続された信号CELN_even<Z>を有する。このように、奇数ビット線がプログラムされる場合には、偶数ビット線がVUBとなるように、CELN_even<Z>をハイにセットすることができる。また、偶数ビット線がプログラムされる場合には、奇数ビット線がVUBとなるように、CELN_odd<Z>をハイにセットすることができる。もう一つの方法として、または、さらなる方法として、SELB[i]がDSG_MODE_iを取得するように、図9の信号DSG_MODEを分割することができる。また、データ線が独立して強制的にVUBになることができるように、SELB[i+1]がDSG_MODE_i+1を取得する。CELN_odd<Z>およびCELN_even<Z>が、サイドAおよびBに対して分割されてもよいことに留意されたい。一部の実施形態では、CELN_odd<Z>またはCELN_even<Z>が、プログラムされるビット線に対して0に設定される。加えて、一部の実施形態では、CELN>Z>、CELN_odd<Z>および/またはCELN_even<Z>が、プログラムされないビット線に対して0に設定されるとすることもできる。
【0063】
以下の開示では、列の間を待機するか否かや、列を変更する順番、および/またはマルチプレクサを選択する順番が異なる、4つの実施形態について述べる。本明細書で開示される技術は、スイッチングの順序、および、同時にプログラムされたメモリセルのプログラミングの完了を待つ時、または待つかどうかについて、多くの変形例をカバーすることができる。
【0064】
第1の実施形態では、システムは、マルチプレクサ(MUX)を切り替えることなく、全ての列に対してデータを準備することができる。すなわち、マルチプレクサ選択信号Sが、奇数または偶数ローカルデータ線SELBを選択するように固定される。信号DSG_MODEは1で固定され、信号CELN<Z>は動作されるビット線に対して0に設定される。最初の列に対してデータが読み出され、列選択が切り替えられ、次の列に対してデータが読み出され、列選択が切り替えられ、という動作が、全ての列が読み出されるまで続けられる。全ての列に対してデータが読み出されると、システムは全ての列に対するプログラミング動作の完了を待つ。選択された全ての列に対するプログラミングが完了した後、マルチプレクサ選択信号Sがトグルにより切り替え可能とされ、(プログラムされる追加のデータがある場合には)処理が繰り返される。この場合、システムによって同時にプログラムされるメモリセルの数は、(列の数)×(センスアンプの数)に等しくなる。同時にプログラムされるデータの集団を、8、16または32個の列などのより小さな要素に、さらに分割することが可能である。プレチャージされた(フローティングしている)ビット線のリーク電流と、多数のセルが平行してプログラムされることにより選択ワード線を流れる電流と、プログラミング速度とは、二律背反の関係である。
【0065】
図10は、第1の実施形態に係るプログラミングの容量放電法を用いたプログラミング動作における、メモリシステムの動作を示すフローチャートである。ステップ402では、プログラミング動作を実行する命令が、ホストから受信される。ステップ404では、プログラミング処理のためのデータが受信される。ステップ406では、1つのベイが選択される。一部の実施形態では、同時に動作する2つ以上のベイを選択することも可能である。ステップ408では、選択されたベイ内の1つのブロックが、メモリ処理のために選択される。あるいは、選択された各ベイから1つずつブロックが選択される。ステップ410では、適切なワード線が選択され、非選択ワード線が非選択ワード線電圧VUWに設定される。一部の実施形態では、非選択ワード線電圧VUWは、VWR(例えば、VsetまたはVreset)−DVである。(ここでDVは、0とダイオードセレクタ素子のターンオン電圧(典型的には0.6V)との間の電圧である。)ステップ412では、選択ワード線がVSS(例えば0ボルト)に設定される。ステップ414では、全てのビット線がVUBに設定される。ステップ416では、マルチプレクサ選択信号Sの正しい信号を駆動することによって、マルチプレクサMUX(図7および9参照)は、適切なローカルデータ線を選択するように設定されている。
【0066】
ステップ418では、グローバルデータ線に電圧を印加することによって、センスアンプがデータ線を充電する。グローバルデータ線はローカルデータ線に接続されている(ステップ416)ため、ローカルデータ線もまた充電される。データ線の充電は、データに依存する。すなわち、そのデータ線に接続されたメモリセルがプログラムされる場合に、システムはそのデータ線のみを充電する。メモリセルがプログラムされない場合には、関連するデータ線は放電された状態に維持される。ステップ420では、ブロックの複数の列の1つが選択される。従って、データ線の電荷がビット線と共有されるように、その列に対するビット線が、(図8、8Aまたは8Bの回路を介して)ローカルデータ線に接続される。そして、ビット線が充電される。ステップ422では、ビット線がフローティングされるように、ビット線がデータ線から切断される。例えば、図8を見ると、適切なXCSEL<Z>が1となり、CSEL<Z>が0となり、CELN<Z>が0となる。ビット線をデータ線から切断する動作は、ビット線が帯電している間に、ビット線に接続されたメモリセルに対するプログラム処理の完了を待つことなく、実行される。一部の実施形態では、システムはプログラムが完了したか否かの判断さえ確認しない。それどころか、ビット線が切断され、システムは、メモリセルのプログラミング動作の完了を待つことなく追加のプログラミング動作を開始する。ステップ424では、プログラム対象のデータの列がさらに存在するか否かが判断される。プログラム対象のデータの列がさらに存在する場合には、データ線が再び充電され、ステップ418−424が繰り返されるように、プロセスがステップ418において続行される。一部の実装態様では、データ線は、最後の反復から、一部の電荷または全ての電荷を保持する。従って、ステップ418の反復は、一部の電荷を供給するだけでよい(または一部の例では、電荷の供給は不要である)。ステップ418の後、プロセスはステップ420で続行され、ステップ420で次の列が選択され、その後プロセスは上述のように進行する。このように、多数の列の中のメモリセルは、同時にプログラミング動作が行われる。
【0067】
ステップ424において、プログラムするデータの列がそれ以上存在しない場合には、ステップ426において、全ての列の中のメモリセルのプログラミング動作が完了するために充分な時間、システムは待機する。他の実施形態では、システムは、検出回路の集合を用いて、全ての列がプログラミングを完了したか否かを自動的に確認することができる。ステップ428では、CELN<Z>(またはCELN_odd<Z>またはCELLN_even<Z>)を0から1にして、その後0に戻すようにパルスを発生させることによって、全ての非選択ビット線が放電される。プログラムするデータが存在しない場合(S430)には、プロセスが終了する。プログラムするデータが存在する場合には、マルチプレクサ選択信号Sがトグルにより切り替えられ、ローカルデータ線の他の集合に対してメモリ処理が実行されるように、ステップ418−430が反復される。
【0068】
図11は、図10のプロセスの複数回の反復(例えば、ステップ418−424の反復)を示すタイミング図である。図11は9つの信号を示している:SAEN、CSEL<63:0>、COL<5:0>、GSELB<0>/SELB<0>、BL<0>、BL<32>、BL<64>、BL<96>、およびWLである。この例では、BL<0>、BL<32>、BL<64>、BL<96>および選択されたWLに接続されているメモリセルにプログラムが行われる場合を仮定する。信号SAENは、センスアンプイネーブル信号である。SAENが1の場合、センスアンプは、センスアンプに接続されたグローバルデータ線の各々を1に駆動する。SAENが0の場合、センスアンプは、センスアンプに接続されたグローバルデータ線の各々を0に駆動する。信号CSEL<63:0>は、列の各々に対して1ビットを有する。CSEL<63:0>の1ビットが論理1の場合、プログラミング(セットまたはリセット)または読み出しのために、各列が選択される。信号COL<5:0>は列アドレスである。信号CSEL<63:0>は、COL<5:0>が復号化されたものである。信号BL<0>、BL<32>、BL<64>およびBL<96>は、ブロック内の4本のビット線である。WLは選択ワード線を示している。
【0069】
図11に記載された信号は、センスアンプ0に関連する。上述したように、センスアンプ0は、GSELB<0>および(MUXを介して)SELB<0>に接続される。論理データ線SELB<0>は、BL<0>、BL32、BL64、BL96、などに接続することができる。
【0070】
図11のタイミング図では、選択ワード線はVss(例えば0ボルト)とされる。列アドレスCOL<5:0>は、最初は列0を指し示すように設定される。図11に示すSAENの最初のパルスの間、グローバルデータ線GSELB<0>およびローカルデータ線SELB<0>は、VWR(例えばVset)へ充電される。SAENのパルスの終了に応じて、CSEL<63:0>が、全て0から、CSEL<0>に対する単一の論理1へ変化する。これにより、選択回路300がBL<0>をSELB<0>へ(およびSELB<0>とMUXを介してGSLEB<0>へ)接続する。このように、GSELB<0>およびSELB<0>は、センスアンプと同様に、BL<0>に対する電荷源として働く。その結果、BL<0>はVWRへ充電される。ビット線が充電された後、CSEL<63:0>が全て0に戻る。CSEL<63:0>の全てが0に戻ることが、列アドレスCOL<5:0>が1へ変化するトリガとなる。CSEL<0>の1から0への変化は、BL<0>がGSELB<0>およびSELB<0>から受けた電荷(全ての電荷または電荷の一部を含む)を依然保持しながら、BL<0>をGSELB<0>およびSELB<0>から切断することができる。このBL<0>は、BL<0>に接続されたメモリセルに対するプログラム処理が開始された後に、そのプログラム処理の完了を待つことなく、非接続とされる。
【0071】
列アドレスの変化は、新たなSAENパルスを発生させる。SAENパルスは、任意の必要とされる電荷を、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>に供給する。SAENパルスの終点において、CSEL<1>が論理1になるように、CSEL<63:0>は1ビット高くトグルされる。その結果、BL<32>はGSELB<0>およびSELB<0>と通信し、BL<32>がVWRへ充電されるように、GSELB<0>およびSELB<0>の電荷がBL<32>と共有される。BL<32>のVWRへの充電は、BL<32>に接続されたメモリセルに対するプログラム処理を開始する。図11に示されるように、BL<32>に接続されたメモリセルに対するプログラム処理の開始は、BL<32>に接続されたメモリセルに対するプログラム処理の完了に先立って発生する。従って、BL<0>に接続されたメモリセルに対するプログラミングの完了を待つことなく、または、BL<0>に接続されたメモリセルに対するプログラミングの完了を点検することなく、BL<32>に接続されたメモリセルに対するプログラミングが開始される。CSEL<1>が0に戻るようにトグルにより切り替えられると、列アドレスCOL<5:0>は列2に変化し、次のSAENパルスが供給され、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>がVWRに再充電される。CSEL<2>が論理1になると、BL<64>はGSELB<0>およびSELB<0>と通信し、BL<64>はVWRへ充電される。このプロセスは、ビット線BL<96>、BL<128>、BL<160>などに対しても続く。
【0072】
上述したように、CSEL<63:0>の適切なビットに応じて、ビット線がローカルおよびグローバルデータ線と通信すると、そのビット線が充電される。CSEL<63:0>のそのビットが0に戻るようにトグルにより切り替えられると、上述のように、ビット線はローカルおよびグローバルデータ線から切り離されてフロート状態にされる。ビット線がローカルおよびグローバルデータ線から切り離された後のある時点で、ビット線上の十分な量の電荷をメモリセルを介してワード線へ放電することで、メモリセルはセット処理を完了する。セット処理の間にメモリセルが高抵抗状態から低抵抗状態へ変化する時点は、図11において「POP」と呼ばれている。図11に示されるように、メモリセルが「POP」になるまでの時間がどれくらいであるかは、各メモリセルによって異なる。しかしながら、図11のプロセスは、次のメモリセルのプログラムに取り掛かる前に、1つのメモリセルがそのセット処理を完了することを待機することを必要としない。以上のように、システムは1つのメモリセルに対する第1のビット線を充電する。その第1のビット線を切り離す。第1のビット線に接続されたメモリセルのセット処理が終了したか否かを検査することなく、次のビット線へ進む。次のビット線を充電する。次のビット線を切り離す。そして、その次のビット線に取り掛かる。システムは、前のビット線に接続されたメモリセルのセット処理の完了を待たない。一実施形態では、前の動作の状態を検査することなく、次のプログラミング動作が開始される。前のビット線は切り離され、前のビット線がまだ充電されている間にシステムは処理を進める。このように、異なる列内の異なるビット線に接続されたメモリセルは、異なる時間でプログラミングを完了するにも関わらず、同時にプログラムを行う。加えて、上述の手法は、同時にプログラムされるメモリセルの数を、プログラミングプロセスにおいて使用されるセンスアンプの数よりも多くすることができる。
【0073】
一部の実施形態では、ビット線がVWRに充電されることを確実にするために、GSELB<0>およびSELB<0>はVWRよりも高い電圧に充電される。図11は、1本のローカルデータ線SELB<0>に対する挙動のみを示している。
【0074】
しかしながら、図11に記載された動作は、15本(または他の数)までの他のローカルデータ線に、同時に行われる。図11の実施形態では、ビット線の各々は順番に充電される。
【0075】
順番に充電されたビット線に接続された対応するメモリセルは、(図11に示すように、)セット処理を異なる時間に完了する可能性がある。図12の実施形態は、セット処理を同時に完了させようとするものである。異なるメモリセルは、セット処理を完了させるために異なる時間がかかるため、図12のプロセスは、全てのメモリセルがセット処理を同時に完了することを保障することができない。しかしながら、ビット線にメモリセルを介した放電を許可する期間は、以下に述べるように、同一時刻に開始するように揃えられる。
【0076】
図12のタイミング図は、図11のタイミング図と同一の信号を示している。加えて、図12は、一実施形態におけるブロックの最終ビット線である、ビット線BL<2016>を示している。時刻t1において、全てのビット線はVUBであり、選択ワード線はVWB(例えば、VsetまたはVreset)−DVであり、列アドレスは列0になり、CSEL<63:0>は全て0である。(ここでDVは、0とダイオードセレクタ素子のターンオン電圧(典型的には0.6V)との間の電圧である。)列アドレスの変化はSAENをハイに変化させ、その結果、適切なビットCSEL<0>が1になる。SAENの出力がハイになることで、センスアンプは、グローバルおよびローカルデータ線GSELB<0>およびSELB<0>をVWRに充電する。関連するCSEL<1>は、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>がその電荷をBL<0>と共有するように、ビット線BL<0>がSELB<0>に接続されるようにする。CSEL<0>は0にトグルにより戻され、それにより、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>からビット線BL<0>が切り離される。しかしながら、選択ワード線がVWR−DVであるため、ビット線の電荷はメモリセルを介して消失することはない。
【0077】
時刻t2において、列アドレスが列1に変化し、その後すぐにCSEL<1>が論理1にトグルにより切り替えられる。この例では、SAENはハイに維持されるため、ローカルおよびグローバルデータ線はVWRのままである。CSEL<1>が1にトグルにより切り替えられると、GSELB<0>およびSELB<0>の電荷がBL<32>と共有されてBL<32>がVWRに充電されるように、
BL<32>はローカルおよびグローバルデータ線GSELB<0>およびSELB<0>と導通する。
【0078】
図11の例では、BL<0>、BL<32>、BL<64>およびBL<96>に接続されたメモリセルは、全て低抵抗状態にセットされると仮定した。図12の例では、BL<0>およびBL<32>に接続されたメモリセルは低抵抗状態にセットされるが、BL<64>に接続されたメモリセルは低抵抗状態にセットされない。例えば、記憶される特定のファイルに対応するために、データを記憶するときに、一部のビットはデータ0のままとされる一方、他のビットがデータ1にプログラムされることがある。
【0079】
列2に関連するメモリセルが低抵抗状態にセットされないため、時刻t3ではSAENは0に低下され、プログラムされるべきデータが存在しないことが報知される。列2に対する他の15個のメモリセルのうちの1つまたは複数がセットされる必要がある可能性があるため、列アドレスCOL<5:0>は、列2を選択している状態が維持される。適切なCSEL<2>が、論理1にトグルにより切り替えられる。しかしながら、SAENが論理0であるため、SELB<0>およびGSELB<0>が全てまたは部分的に放電されてもよい。このようにして、BL<64>はVUBに維持される。
【0080】
時刻t4において、列アドレスが列3に変化し、次のビットがプログラムされるべきであることを報知するために、SAENがその直後に上昇する。SAENが論理1に上昇することに応じて、CSEL<3>が論理1にトグルにより切り替えられ、それによりBL<96>がGSELB<0>およびSELB<0>と通信する。結果として、BL<96>がVWRに充電される。列アドレスが変化すると、BL<96>は、ローカルおよびグローバルデータ線GSELB<0>およびSELB<0>から最終的に切り離される。このプロセスは、最終の列がその適切なビット線を充電するまで続行される。例えば、時刻t6は全ての列が動作した時を示している。セットされるメモリセルを有するビット線は、VWRに充電される。セットされないメモリセルに接続されたビット線は、VUBになる。時刻t6において、選択ワード線がVWR−DVであるため、充電されたビット線の何れも、メモリセルを介して放電することができない。時刻t7において、選択ワードワインがVssに低下されることで、メモリセルを介してワード線へ放電可能となる状況が、ビット線にもたらされる。図12に示されるように、時刻t7の直後に、ビット線は放電される。図12では同時にビット線が放電されるが、プロセスの変動(および他の変化)により、メモリセルはセット処理を異なる時点で完了するとしてもよい。しかしながら、時刻t7は、各メモリセルに同時に放電経路が供給された時刻である。
【0081】
図12の上記の記述ではセット処理が行われる場合を述べたが、図12のプロセスはリセット処理を行うために用いることも可能である。リセット処理を行う場合には、VWRはVresetになる。
【0082】
図13は、第2の実施形態を示すフローチャートである。第2の実施形態は、プログラミングの容量放電法を使用する。また第2の実施形態は、1つのブロック内の全て又はそれ以下の列にわたってデータを読み出すステップ、その後にマルチプレクサに対して選択信号Sを切り替えるステップ、および、同じブロック内の全て又はそれ以下の列にわたってデータを再度読み出すステップ(この回は、他のローカルデータ線SELBを示す)。この場合、DSG_MODEは0に設定され、CELN<Z>は選択された列に対して0に設定される。第2の実施形態では、同時にプログラムされるメモリセルの数は、(列の数)×(センスアンプの数)×(ローカル−グローバルデータ線マルチプレクサの入力の数)である。
【0083】
図13のステップ402−424は、図10のステップと同一である。ステップ424で列の全てが読み出されたと判断されると、その後、プログラムするさらなるデータが存在するか否かが判断される(ステップ450)。データが存在しない場合、プロセスは完了する。プログラムするさらなるデータが存在する場合には、ステップ452において、ローカルデータ線SELBの他の集合が選択されるように、マルチプレクサ選択信号Sがトグルにより切り替えられる。例えば、偶数SELB線が丁度読み出された場合、Sは奇数SELB線を選択するようにトグルにより切り替えられる。ローカルデータ線の他の配置もまた使用可能である。信号Sがトグルにより切り替えられた後、データ線が再度充電されてステップ418−450が繰り返されるように、プロセスはステップ454まで続く。図10と異なり、マルチプレクサ選択回路が切り替えられる前にビット線が放電されないため、図10で述べた実施形態に比して、より多くのビットを並列にプログラムすることができることに留意されたい。ステップ418−454は、図11または12のタイミング図に基づいて実施可能であることに留意されたい。図12の場合、全てのデータがビット線上でプレチャージされるまで(例えば、ステップ454の後)、ステップ414は延期される。
【0084】
以上のように、第2の実施形態では、ローカルデータ線の第1の集合(例:偶数番号が振られたSELB)に接続可能なメモリセルに対するプログラミングの完了を待つことなく、ローカルデータ線の第2の集合(例:奇数番号が振られたSELB)に接続可能なメモリセルに対するプログラミングプロセスが開始される。
【0085】
第3の実施形態は、列を切り替えることなく、マルチプレクサに接続された両ローカルデータ線のデータを用意するステップを備える。列アドレスは特定のアドレスに固定され、DSG_MODEは0にセットされる。非選択ビット線に対して、CELN<Z>(またはCELN_odd<Z>またはCELN_even<Z>)は1にセットされる。選択ビット線に対して、CELN<Z>(またはCELN_odd<Z>またはCELN_even<Z>)は0にセットされる。一方のローカルデータ線に対するデータが読み出され、マルチプレクサ選択信号Sがトグルにより切り替えられ、他方のローカルデータ線に対するデータが読み出される。両ローカルデータ線に対してデータが読み出された後、システムは、ローカルデータ線の両方に対するプログラミングの完了を待機する。ローカルデータ線の両方に対するプログラミングが完了した後、列アドレスが変更される。この実施形態では、同時にプログラムされるメモリセルの数は、(センスアンプの数)×(ローカル−グローバルデータ線マルチプレクサの入力の数)が含まれる。
【0086】
図14は、第3の実施形態を示すフローチャートである。ステップ402−414は、図10のステップと同一である。ステップ502では、列アドレス(COL<5:0>)が設定される。同じステップの間、ブロックの対象とされた列は、CSEL<63:0>の適切なビットをアサートする(アクティブな状態にする)ことで、使用可能とされる。従って、その列に対するビット線は、(図8、8Aまたは8Bの回路を介して)ローカルデータ線に接続される。ステップ504では、マルチプレクサ選択信号Sを適切な値に設定することによって、マルチプレクサMUX(図7および9参照)は、適切なローカルデータ線SELBを選択するように設定されている。ステップ506では、グローバルデータ線に電圧を印加することで、センスアンプはグローバルデータ線を充電する。この場合、信号MUX_ENは0に維持され、グローバルデータ線はローカルデータ線に接続されないため、グローバルデータ線の充電はデータに依存する。すなわち、そのデータ線に接続されるメモリセルがプログラムされる場合にのみ、システムはデータ線を充電する。メモリセルがプログラムされない場合、ステップ506において、関連するデータ線は充電されない。ステップ508では、信号MUX_ENをアサートすることでマルチプレクサが使用可能とされる。その結果、グローバルデータ線GSELBが、ローカルデータ線SELBおよびビット線に接続される。従って、グローバルデータ線の電荷がビット線と共有され、ビット線が充電されるように、その列に対するビット線が、(図8、8A、または8Bおよび9の回路を介して)ローカルおよびグローバルデータ線に接続される。ステップ510では、電荷共有が完了した後に、ビット線およびローカルデータ線がフローティングするように、信号MUX_ENをネゲートすることで、ビット線およびローカルデータ線がグローバルデータ線から切り離される。ビット線およびローカルデータ線をグローバルデータ線から切り離す行為は、ビット線が充電されている間に、ビット線に接続されたメモリセルに対するプログラミング動作の完了を待つことなく、行われる。一部の実施形態では、プログラミング動作が完了したか否かの判断を確認しない。それどころか、ビット線が切断され、システムは、メモリセルのプログラミング動作の完了を待つことなく追加のプログラミング動作を開始する。
【0087】
図14のステップ512では、グローバルデータ線に接続されるローカルデータ線の選択は、マルチプレクサ選択信号Sを切り替えることによって変更される。ステップ514では、グローバルデータ線に電圧を印加することで、センスアンプはグローバルデータ線を充電する。ステップ516では、MUX_EN信号をアサートすることで、電荷共有が可能とされる。従って、データ線の電荷がビット線と共有され、ビット線が充電されるように、その列に対するビット線およびローカルデータ線が、(図8、8A、または8Bおよび9の回路を介して)グローバルデータ線に接続される。ステップ518では、ビット線がフローティングするように、充電されたビット線およびローカルデータ線はグローバルデータ線から切り離される。このように、同一のマルチプレクサのための多数のローカルデータ線に接続されたメモリセルは、メモリセルの各々のプログラミング処理が重複するためにプログラミングが同時に開始および終了する場合であっても、同時にプログラミングすることができる。ステップ520では、システムはプログラミング動作の完了を待機する。すなわち、奇数ローカルデータ線(SELB)に接続された16個までのメモリセルと、偶数ローカルデータ線(SELB)に接続された16個までのメモリセルが、同時にプログラムされる。システムは、プログラミングが完了したかどうかをテストすることができる。または、システムは、プログラミングを完了するために十分な時間よりも長いことがシステム自身にとって自明な所定の期間、待機することができる。一部の実施形態では、全てのローカルデータ線を放電するために(ステップ521)、DSG_MODEにパルスをかけて1とすることができる。
【0088】
プログラムする列がそれ以上存在しない場合には(ステップ522)、図14のプロセスが完了する。プログラムする列がさらに存在する場合には(ステップ522)、ステップ502においてプロセスは続行し、新しい列アドレスが設定され、新しい列アドレスに対してステップ506−521が反復される。ステップ506−521は、プログラムされる列の各々に対して繰り返される。この実施形態では、マルチプレクサに接続された両方のローカルデータ線に対するメモリセルが、同時にプログラムされうる。しかしながら、異なる列の中のメモリセルが同時にプログラムされないように、システムは、列毎の処理の間に待機する。
【0089】
図15は、図14のプロセスの一部を説明するタイミング図である。図15は、DSG_MODE、SAEN、MUX_EN、S、CSEL<63:0>、COL<5:0>、GSELB<0>、SELB<0>、SELB<1>、BL<0>、BL<1>、および(選択された)WLを示している。BL<0>およびBL<1>は同一の列内に存在する。BL<0>はSELB<0>に接続可能である。BL<1>はSELB<1>に接続可能である。GSELB<0>、SELB<0>、SELB<1>、BL<0>、およびBL<1>は、VUBから開始する。SAEN、DSG_MODE、MUX_EN、S、CSEL<63:0>、およびWLは、VSSから開始する。時刻T1において、SAENはパルスによってハイとなり、センスアンプはGSELB<0>を充電する。加えて、列0に対するコラムアドレスがCOL<5:0>上で駆動される。時刻T1は、図14のステップ502、504および506に対応する。時刻T2において、図14のステップ508に対応して、MUX_ENが0から1に変更される。その結果、線BL<0>およびSELB<0>は、GSELB<0>から電荷を受け取る。このようにして、センスアンプ、GSELB<0>の全ては、SELB<0>およびBL<0>のための電荷の供給源として機能する。時刻T3において、MUX_ENがネゲートされることで、ビット線BL<0>およびSELB<0>がGSEBL<0>から切り離される(図14のステップ510を参照)。時刻T4において、図14のステップ512に対応して、GSELB<0>への接続のためにSELB<1>を選択するために、(SAENの第2のパルスの立ち上がりエッジに応じて、)マルチプレクサ選択信号Sがローにセットされる。加えて、ステップ514に対応して、センスアンプがGSELB<0>を充電する。時刻T5において、図14のステップ516に対応して、MUX_ENがアサートされる。その結果、線BL<1>およびSELB<1>は、GSELB<0>から電荷を受け取る。時刻T6において、MUX_ENがネゲートされることで、ビット線BL<1>およびSELB<1>がGSELB<0>から切り離される(図14のステップ518参照)。T6とT7の間で、図14のステップ520に対応して、システムは、BL<0>およびBL<1>に接続されたメモリセルのプログラミングの完了(pop)を待機する。時刻T7において、図14のステップ521に対応して、新たな選択列に接続される前に、SELB<0>およびSELB<1>から残存する電荷を取り除くために、DSG_MODEがパルスによりハイにされる。これにより、時刻T8で開始する次の列に対して、プロセスが繰り返される。図15は、セット処理が完了(POP)したBL<0>およびBL<1>に接続されたメモリセルを表していることに留意されたい。しかしながら、セット処理の完了の正確なタイミングは変化しうる。
【0090】
1つのメモリセルのプログラミングを完了させるためにかかる期間は、異なりうることに留意されたい。図15は、BL<0>上のメモリセルよりも少ない時間でプログラミングされる、BL<1>上のメモリセルを示している。しかしながら、BL<1>上のメモリセルよりも少ない時間で、BL<0>上のメモリセルをプログラムすることも可能である。
【0091】
(プログラミングがある時点で同時に行われるが、)メモリセルの各々がそのプログラミングを各自の期間で完了することができるように、図15のタイミング図は、VSSの選択ワード線を示している。例えば、BL<0>およびBL<1>に接続されたメモリセルは、T5とT6の間では同時にプログラミングされるが、BL<0>上のメモリセルは、BL<1>に接続されたメモリセルよりも前にプログラミングを開始し、かつ、BL<1>に接続されたメモリセルよりも後にプログラミングを完了している。別の方法では、メモリセルのグループを同時にプログラムする時間まで選択ワード線を高電圧に保持するために、図12の技術を用いて、プログラミングの完了を同期する。
【0092】
図14に戻り、システムは、各列に対するプログラム処理の間、待機する。第4の実施形態では、システムは、各列に対するプログラム処理の間、待機しないとすることができる。それどころか、1つの列に対するプログラミング動作が開始した後、システムは列アドレスを変更し、待機することなく次の列に対するプログラミング動作を開始することができる。従って、図14のステップ520を飛ばすことができ、列の動作の間に非選択ビット線が放電されないとすることができる。これにより、図13で述べた多数の列が同時にプログラムされるという手法と類似する手法を、取り入れることができる。
【0093】
様々な実施形態に共通する1つの特徴は、同時にプログラムされるメモリセルの数が、センスアンプの数よりも多いことである。このような手法は、性能を向上させる。
【0094】
上述の連続的なプログラミング技術は、多くの異なるアーキテクチャで用いることができ、本明細書で開示したアーキテクチャに限定されない。例えば、上述した連続的なプログラミング技術は、2009年3月25日出願、Tianhong Yan、Luca Fasoliによる、「Memory System With Sectional Data Lines,」と題した米国特許出願第12/410,648号で述べられたアーキテクチャ、および、本願と同日に出願された、代理人整理番号SAND−01407US1、Tianhong YanおよびLuca Fasoliによる、「Memory System With Data Line Switching Scheme,」と題した米国特許出願で述べられたアーキテクチャに用いることができる。これらの特許出願の両方は、その全体を参照することにより本明細書に組み込まれる。
【0095】
上述の技術を含む一実施形態は、不揮発性記憶素子の第1の集合を選択するステップと、不揮発性記憶素子の前記第1の集合に対してプログラム処理を開始するステップと、不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第1の集合を非選択にするとともに不揮発性記憶素子の第2の集合を選択するステップと、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップと、を備える。一例としては、不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、不揮発性記憶素子の前記第2の集合を選択する前記ステップ、および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第1の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される。
【0096】
一実施形態は、不揮発性記憶素子の第1の集合および不揮発性記憶素子の第2の集合、信号駆動回路、および選択回路を含んでいる、複数の不揮発性記憶素子を備えている。選択回路は、不揮発性記憶素子の第1の集合を信号駆動回路の集合へ、または、不揮発性記憶素子の第2の集合を信号駆動回路の集合へ、選択的に接続する。選択回路が不揮発性記憶素子の第1の集合を信号駆動回路の集合へ接続している間に、信号駆動回路は、不揮発性記憶素子の第1の集合に対するプログラム処理を開始する。不揮発性記憶素子の第1の集合に対してプログラム処理を開始するステップの後において、不揮発性記憶素子の第1の集合に対するプログラム処理の完了を待つことなく、選択回路は、不揮発性記憶素子の第1の集合を信号駆動回路の集合から切断し、不揮発性記憶素子の第2の集合を信号駆動回路の集合へ接続する。選択回路が不揮発性記憶素子の第2の集合を信号駆動回路の集合に接続している間に、不揮発性記憶素子の第1の集合に対するプログラム処理の完了を待つことなく、信号駆動回路の集合は、不揮発性記憶素子の第2の集合に対するプログラム処理を開始する。
【0097】
一実施形態は、第1の不揮発性記憶素子と、前記第1の不揮発性記憶素子に接続された第1の制御線と、第2の不揮発性記憶素子と、前記第2の不揮発性記憶素子に接続された第2の制御線と、データ線と、前記データ線と通信するとともに前記データ線を充電する信号駆動回路と、前記第1の制御線、前記第2の制御線、および前記データ線と接続された選択回路と、を備える。前記データ線は、前記選択回路が前記データ線を前記第1の制御線に接続している間に、電荷を前記第1の制御線へ移動させる。前記選択回路は、前記第1の制御線が前記データ線から充電されている間に前記データ線を前記第1の制御線から切断し、前記選択回路は、前記データ線を前記第2の制御線に接続する。前記データ線は、前記選択回路が前記データ線を前記第2の制御線に接続している間に、電荷を前記第2の制御線へ移動させる。
【0098】
一実施形態は、電荷源を第1の不揮発性記憶素子に接続された第1の制御線に接続するステップと、電荷源が第1の制御線に接続されている間に、電荷源に基づいて第1の制御線を充電するステップと、第1の制御線が電荷源から依然充電されている間に、電荷源を第1の制御線から切断するステップと、電荷源を第2の不揮発性記憶素子に接続された第2の制御線に接続するステップと、電荷源が第2の制御線に接続されている間に、電荷源に基づいて第2の制御線を充電するステップと、電荷源を第2の制御線から切断するステップと、を備える。
【0099】
一実施形態は、不揮発性記憶素子の前記第1の集合を第1の所定状態から第2の所定状態へ変化させるために十分でない第1の期間、信号ドライバの第1の集合から、不揮発性記憶素子の前記第1の集合に接続された制御線の第1の集合へ、第1の電荷を印加するステップを備える。また、(前記第1の期間の後、)不揮発性記憶素子の前記第1の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第1の集合が不揮発性記憶素子の前記第1の集合を介して前記第1の電荷を放電することを許可するステップを備える。また、不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために十分でない第2の期間、信号ドライバの前記第1の集合から、不揮発性記憶素子の前記第2の集合に接続された制御線の第2の集合へ、第2の電荷を印加するステップを備える。また、(前記第2の期間の後、)不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第2の集合が不揮発性記憶素子の前記第2の集合を介して前記第2の電荷を放電することを許可するステップを備える。前記第2の電荷を制御線の前記第2の集合に印加するステップは、制御線の前記第1の集合の少なくとも一部が、前記第1の電荷を有している間に開始される。
【0100】
一実施形態は、複数の不揮発性記憶素子と、不揮発性記憶素子と通信する制御線と、ローカルデータ線と、グローバルデータ線と、複数の第1の選択回路と、複数の第2の選択回路と、グローバルデータ線と通信する制御回路と、を備える。第1の選択回路は、制御線の部分集合をローカルデータ線に選択的に接続する。第1の選択回路の各々は、第1のスイッチと第2のスイッチを備える。第1のスイッチは、制御線の各々をローカルデータ線の各々へ選択的に接続する。第2のスイッチは、制御線の各々を非選択制御線信号の各々へ選択的に接続する。第2のスイッチは、第1のスイッチから独立して制御される。第2の選択回路は、ローカルデータ線の部分集合をグローバルデータ線に選択的に電気的に接続する。
【0101】
一実施形態は、複数の不揮発性記憶素子と、不揮発性記憶素子に接続された信号線の集合と、センスアンプの集合と、制御線の部分集合をセンスアンプと選択的に通信させる複数の選択回路と、選択回路およびセンスアンプと通信する制御回路と、を備える。制御回路は、センスアンプの集合に応じて、不揮発性記憶素子の部分集合に同時にプログラミングが行われるように、選択回路およびセンスアンプと通信する。センスアンプの集合に応じて同時にプログラミングが行われる不揮発性記憶素子の部分集合内の不揮発性記憶素子の数は、センスアンプの集合内のセンスアンプの数よりも多い。
【0102】
一実施形態は、前記不揮発性記憶素子の第1の集合を選択する手段と、不揮発性記憶素子の前記第1の集合に対してプログラム処理を開始する手段と、不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第1の集合を非選択にするとともに不揮発性記憶素子の第2の集合を選択する手段と、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する手段と、を備える。
【0103】
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【特許請求の範囲】
【請求項1】
不揮発性記憶素子の第1の集合を選択するステップと、
不揮発性記憶素子の前記第1の集合に対してプログラム処理を開始するステップと、
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第1の集合を非選択にするとともに不揮発性記憶素子の第2の集合を選択するステップと、
不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップと、
を備える、不揮発性記憶装置のプログラミング方法。
【請求項2】
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了前に実行される、請求項1に記載の方法。
【請求項3】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第1の集合の各々に対する制御線に電荷を印加するステップを含んでおり、
不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、
不揮発性記憶素子の前記第2の集合を選択する前記ステップ、
および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、
不揮発性記憶素子の前記第1の集合の各々に対する前記制御線が前記電荷の少なくとも一部を依然保持している間に開始される、請求項1または2に記載の方法。
【請求項4】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第1の集合を第1の所定状態から第2の所定状態へ変化させるために十分でない期間、
不揮発性記憶素子の前記第1の集合に接続された制御線の第1の集合へ、第1の電荷を印加するステップを含んでおり、
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために十分でない期間、
不揮発性記憶素子の前記第2の集合に接続された制御線の第2の集合へ、第2の電荷を印加するステップを含んでおり、
前記方法は、
不揮発性記憶素子の前記第1の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第1の集合が不揮発性記憶素子の前記第1の集合を介して放電することを許可するステップと、
不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第2の集合が不揮発性記憶素子の前記第2の集合を介して放電することを許可するステップと、をさらに備える、請求項1ないし3の何れか1項に記載の方法。
【請求項5】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記ステップは、第1のプログラミング信号をデータ線の集合を介して不揮発性記憶素子の前記第1の集合へ印加するステップを含んでおり、
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記ステップは、第2のプログラミング信号を前記データ線の集合を介して不揮発性記憶素子の前記第2の集合へ印加するステップを含んでいる、請求項1ないし4の何れか1項に記載の方法。
【請求項6】
不揮発性記憶素子の前記第1の集合を選択する前記ステップは、
不揮発性記憶素子の前記第1の集合を信号ドライバの集合に接続するステップを含んでおり、
不揮発性記憶素子の前記第2の集合を選択する前記ステップは、
不揮発性記憶素子の前記第2の集合を前記信号ドライバの集合に接続するステップを含んでいる、請求項1ないし5の何れか1項に記載の方法。
【請求項7】
前記信号ドライバはセンスアンプを含んでおり、
不揮発性記憶素子の前記第1の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第1の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第1の集合は、不揮発性記憶素子の前記第1の集合に接続されており、
不揮発性記憶素子の前記第2の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第2の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第2の集合は、不揮発性記憶素子の前記第2の集合に接続されており、
信号ドライバはセンスアンプを含んでいる、請求項6に記載の方法。
【請求項8】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記ステップは、不揮発性記憶素子の前記第1の集合に対して状態変化を起こさせるために、プログラミング信号を印加するステップを含んでおり、
不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、
不揮発性記憶素子の前記第2の集合を選択する前記ステップ、
および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第1の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される、請求項1ないし7の何れか1項に記載の方法。
【請求項9】
不揮発性記憶素子と、
前記不揮発性記憶素子の第1の集合を選択する手段と、
不揮発性記憶素子の前記第1の集合に対してプログラム処理を開始する手段と、
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第1の集合を非選択にするとともに不揮発性記憶素子の第2の集合を選択する手段と、
不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する手段と、を備える、不揮発性記憶装置。
【請求項10】
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記ステップは、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了前に実行される、請求項9に記載の不揮発性記憶装置。
【請求項11】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第1の集合の各々に対する制御線に電荷を印加し、
不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、
不揮発性記憶素子の前記第2の集合を選択する前記ステップ、
および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、
不揮発性記憶素子の前記第1の集合の各々に対する前記制御線が前記電荷の少なくとも一部を依然保持している間に開始される、請求項9または10に記載の不揮発性記憶装置。
【請求項12】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第1の集合を第1の所定状態から第2の所定状態へ変化させるために十分でない期間、不揮発性記憶素子の前記第1の集合に接続された制御線の第1の集合へ、第1の電荷を印加し、
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために十分でない期間、不揮発性記憶素子の前記第2の集合に接続された制御線の第2の集合へ、第2の電荷を印加するステップを含んでおり、
前記装置は、
不揮発性記憶素子の前記第1の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第1の集合が不揮発性記憶素子の前記第1の集合を介して放電することを許可する手段と、
不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第2の集合が不揮発性記憶素子の前記第2の集合を介して放電することを許可する手段と、をさらに備える、請求項9ないし11の何れか1項に記載の不揮発性記憶装置。
【請求項13】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記手段は、第1のプログラミング信号をデータ線の集合を介して不揮発性記憶素子の前記第1の集合へ印加するステップを含んでおり、
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記手段は、第2のプログラミング信号を前記データ線の集合を介して不揮発性記憶素子の前記第2の集合へ印加するステップを含んでいる、請求項9ないし12の何れか1項に記載の不揮発性記憶装置。
【請求項14】
不揮発性記憶素子の前記第1の集合を選択する前記ステップは、不揮発性記憶素子の前記第1の集合を信号ドライバの集合に接続するステップを含んでおり、
不揮発性記憶素子の前記第2の集合を選択する前記ステップは、不揮発性記憶素子の前記第2の集合を前記信号ドライバの集合に接続するステップを含んでおり、
前記信号ドライバはセンスアンプを含んでおり、
不揮発性記憶素子の前記第1の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第1の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第1の集合は、不揮発性記憶素子の前記第1の集合に接続されており、
不揮発性記憶素子の前記第2の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第2の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第2の集合は、不揮発性記憶素子の前記第2の集合に接続されており、
信号ドライバはセンスアンプを含んでいる、請求項9ないし13の何れか1項に記載の不揮発性記憶装置。
【請求項15】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第1の集合に対して状態変化を起こさせるために、プログラミング信号を印加するステップを含んでおり、
不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、
不揮発性記憶素子の前記第2の集合を選択する前記ステップ、
および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第1の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される、請求項9ないし14の何れか1項に記載の不揮発性記憶装置。
【請求項16】
第1の不揮発性記憶素子と、
前記第1の不揮発性記憶素子に接続された第1の制御線と、
第2の不揮発性記憶素子と、
前記第2の不揮発性記憶素子に接続された第2の制御線と、
データ線と、
前記データ線と通信するとともに前記データ線を充電する信号駆動回路と、
前記第1の制御線、前記第2の制御線、および前記データ線と接続された選択回路と、を備え、
前記データ線は、前記選択回路が前記データ線を前記第1の制御線に接続している間に、電荷を前記第1の制御線へ移動させ、
前記選択回路は前記第1の制御線が前記データ線から充電されている間に前記データ線を前記第1の制御線から切断し、前記選択回路は前記データ線を前記第2の制御線に接続し、
前記データ線は、前記選択回路が前記データ線を前記第2の制御線に接続している間に、電荷を前記第2の制御線へ移動させる、不揮発性記憶装置。
【請求項17】
前記第1の不揮発性記憶素子は、前記第1の制御線上の電荷に応じて、プログラム処理が行われ、
前記選択回路は、前記プログラム処理の完了を待つことなく、前記データ線を前記第1の制御線から切断するとともに前記データ線を前記第2の制御線に接続し、
前記プログラム処理の完了を待つことなく、電荷がデータ線から前記第2の制御線に移動される、請求項16に記載の不揮発性記憶装置。
【請求項18】
前記第1の不揮発性記憶素子は、前記第1の制御線上の電荷に応じて、プログラム処理が行われ、
前記選択回路は、前記プログラム処理の間ではなくに、前記データ線を前記第1の制御線から切断するとともに前記データ線を前記第2の制御線に接続し、
前記プログラム処理の間に、電荷がデータ線から前記第2の制御線に移動される、請求項16に記載の不揮発性記憶装置。
【請求項19】
前記選択回路は、第1のスイッチと第2のスイッチとを含んでおり、
前記第1のスイッチは、前記第1の制御線を前記データ線に選択的に接続し、
前記第2のスイッチは、前記第1の制御線を非選択制御線信号に接続し、前記第2のスイッチは前記第1のスイッチと独立して制御される、請求項17に記載の不揮発性記憶装置。
【請求項20】
制御回路をさらに備え、
前記第1の不揮発性記憶素子は、前記第1の制御線上の電荷に応じて、プログラム処理が行われ、
前記第2の不揮発性記憶素子は、前記第2の制御線上の電荷に応じて、プログラム処理が行われ、
前記第1のプログラム処理の一部として、前記制御回路は、前記第1の制御線に対する放電経路を前記第1の不揮発性記憶素子を介して形成するために、特定の信号を供給する、請求項16に記載の不揮発性記憶装置。
【請求項21】
前記制御回路は、前記第1の制御線に対する放電経路を前記第1の不揮発性記憶素子を介して形成することと同時に、前記第2の制御線に対する放電経路を前記第2の不揮発性記憶素子を介して形成するために、前記特定の信号を供給する、請求項20に記載の不揮発性記憶装置。
【請求項22】
前記信号駆動回路は、センスアンプを含んでいる、請求項16ないし21の何れか1項に記載の不揮発性記憶装置。
【請求項23】
前記第1の不揮発性記憶素子および前記第1の不揮発性記憶素子は、3次元モノリシックアレイの一部である、請求項16ないし21の何れか1項に記載の不揮発性記憶装置。
【請求項1】
不揮発性記憶素子の第1の集合を選択するステップと、
不揮発性記憶素子の前記第1の集合に対してプログラム処理を開始するステップと、
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第1の集合を非選択にするとともに不揮発性記憶素子の第2の集合を選択するステップと、
不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップと、
を備える、不揮発性記憶装置のプログラミング方法。
【請求項2】
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了前に実行される、請求項1に記載の方法。
【請求項3】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第1の集合の各々に対する制御線に電荷を印加するステップを含んでおり、
不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、
不揮発性記憶素子の前記第2の集合を選択する前記ステップ、
および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、
不揮発性記憶素子の前記第1の集合の各々に対する前記制御線が前記電荷の少なくとも一部を依然保持している間に開始される、請求項1または2に記載の方法。
【請求項4】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第1の集合を第1の所定状態から第2の所定状態へ変化させるために十分でない期間、
不揮発性記憶素子の前記第1の集合に接続された制御線の第1の集合へ、第1の電荷を印加するステップを含んでおり、
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記ステップは、
不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために十分でない期間、
不揮発性記憶素子の前記第2の集合に接続された制御線の第2の集合へ、第2の電荷を印加するステップを含んでおり、
前記方法は、
不揮発性記憶素子の前記第1の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第1の集合が不揮発性記憶素子の前記第1の集合を介して放電することを許可するステップと、
不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第2の集合が不揮発性記憶素子の前記第2の集合を介して放電することを許可するステップと、をさらに備える、請求項1ないし3の何れか1項に記載の方法。
【請求項5】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記ステップは、第1のプログラミング信号をデータ線の集合を介して不揮発性記憶素子の前記第1の集合へ印加するステップを含んでおり、
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記ステップは、第2のプログラミング信号を前記データ線の集合を介して不揮発性記憶素子の前記第2の集合へ印加するステップを含んでいる、請求項1ないし4の何れか1項に記載の方法。
【請求項6】
不揮発性記憶素子の前記第1の集合を選択する前記ステップは、
不揮発性記憶素子の前記第1の集合を信号ドライバの集合に接続するステップを含んでおり、
不揮発性記憶素子の前記第2の集合を選択する前記ステップは、
不揮発性記憶素子の前記第2の集合を前記信号ドライバの集合に接続するステップを含んでいる、請求項1ないし5の何れか1項に記載の方法。
【請求項7】
前記信号ドライバはセンスアンプを含んでおり、
不揮発性記憶素子の前記第1の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第1の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第1の集合は、不揮発性記憶素子の前記第1の集合に接続されており、
不揮発性記憶素子の前記第2の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第2の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第2の集合は、不揮発性記憶素子の前記第2の集合に接続されており、
信号ドライバはセンスアンプを含んでいる、請求項6に記載の方法。
【請求項8】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記ステップは、不揮発性記憶素子の前記第1の集合に対して状態変化を起こさせるために、プログラミング信号を印加するステップを含んでおり、
不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、
不揮発性記憶素子の前記第2の集合を選択する前記ステップ、
および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第1の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される、請求項1ないし7の何れか1項に記載の方法。
【請求項9】
不揮発性記憶素子と、
前記不揮発性記憶素子の第1の集合を選択する手段と、
不揮発性記憶素子の前記第1の集合に対してプログラム処理を開始する手段と、
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始するステップの後において、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第1の集合を非選択にするとともに不揮発性記憶素子の第2の集合を選択する手段と、
不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了を待つことなく、不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する手段と、を備える、不揮発性記憶装置。
【請求項10】
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記ステップは、不揮発性記憶素子の前記第1の集合に対する前記プログラム処理の完了前に実行される、請求項9に記載の不揮発性記憶装置。
【請求項11】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第1の集合の各々に対する制御線に電荷を印加し、
不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、
不揮発性記憶素子の前記第2の集合を選択する前記ステップ、
および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、
不揮発性記憶素子の前記第1の集合の各々に対する前記制御線が前記電荷の少なくとも一部を依然保持している間に開始される、請求項9または10に記載の不揮発性記憶装置。
【請求項12】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第1の集合を第1の所定状態から第2の所定状態へ変化させるために十分でない期間、不揮発性記憶素子の前記第1の集合に接続された制御線の第1の集合へ、第1の電荷を印加し、
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために十分でない期間、不揮発性記憶素子の前記第2の集合に接続された制御線の第2の集合へ、第2の電荷を印加するステップを含んでおり、
前記装置は、
不揮発性記憶素子の前記第1の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第1の集合が不揮発性記憶素子の前記第1の集合を介して放電することを許可する手段と、
不揮発性記憶素子の前記第2の集合を前記第1の所定状態から前記第2の所定状態へ変化させるために、制御線の前記第2の集合が不揮発性記憶素子の前記第2の集合を介して放電することを許可する手段と、をさらに備える、請求項9ないし11の何れか1項に記載の不揮発性記憶装置。
【請求項13】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記手段は、第1のプログラミング信号をデータ線の集合を介して不揮発性記憶素子の前記第1の集合へ印加するステップを含んでおり、
不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始する前記手段は、第2のプログラミング信号を前記データ線の集合を介して不揮発性記憶素子の前記第2の集合へ印加するステップを含んでいる、請求項9ないし12の何れか1項に記載の不揮発性記憶装置。
【請求項14】
不揮発性記憶素子の前記第1の集合を選択する前記ステップは、不揮発性記憶素子の前記第1の集合を信号ドライバの集合に接続するステップを含んでおり、
不揮発性記憶素子の前記第2の集合を選択する前記ステップは、不揮発性記憶素子の前記第2の集合を前記信号ドライバの集合に接続するステップを含んでおり、
前記信号ドライバはセンスアンプを含んでおり、
不揮発性記憶素子の前記第1の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第1の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第1の集合は、不揮発性記憶素子の前記第1の集合に接続されており、
不揮発性記憶素子の前記第2の集合を前記信号ドライバの集合に接続する前記ステップは、ビット線の第2の集合をローカルデータ線に接続するとともにローカルデータ線をグローバルデータ線に接続するために、選択回路を設定するステップを含んでおり、
ビット線の前記第2の集合は、不揮発性記憶素子の前記第2の集合に接続されており、
信号ドライバはセンスアンプを含んでいる、請求項9ないし13の何れか1項に記載の不揮発性記憶装置。
【請求項15】
不揮発性記憶素子の前記第1の集合に対して前記プログラム処理を開始する前記手段は、不揮発性記憶素子の前記第1の集合に対して状態変化を起こさせるために、プログラミング信号を印加するステップを含んでおり、
不揮発性記憶素子の前記第1の集合を非選択にする前記ステップ、
不揮発性記憶素子の前記第2の集合を選択する前記ステップ、
および不揮発性記憶素子の前記第2の集合に対して前記プログラム処理を開始するステップは、不揮発性記憶素子の前記第1の集合に前記状態変化が起きたか否かを確認するステップを行うことなく実行される、請求項9ないし14の何れか1項に記載の不揮発性記憶装置。
【請求項16】
第1の不揮発性記憶素子と、
前記第1の不揮発性記憶素子に接続された第1の制御線と、
第2の不揮発性記憶素子と、
前記第2の不揮発性記憶素子に接続された第2の制御線と、
データ線と、
前記データ線と通信するとともに前記データ線を充電する信号駆動回路と、
前記第1の制御線、前記第2の制御線、および前記データ線と接続された選択回路と、を備え、
前記データ線は、前記選択回路が前記データ線を前記第1の制御線に接続している間に、電荷を前記第1の制御線へ移動させ、
前記選択回路は前記第1の制御線が前記データ線から充電されている間に前記データ線を前記第1の制御線から切断し、前記選択回路は前記データ線を前記第2の制御線に接続し、
前記データ線は、前記選択回路が前記データ線を前記第2の制御線に接続している間に、電荷を前記第2の制御線へ移動させる、不揮発性記憶装置。
【請求項17】
前記第1の不揮発性記憶素子は、前記第1の制御線上の電荷に応じて、プログラム処理が行われ、
前記選択回路は、前記プログラム処理の完了を待つことなく、前記データ線を前記第1の制御線から切断するとともに前記データ線を前記第2の制御線に接続し、
前記プログラム処理の完了を待つことなく、電荷がデータ線から前記第2の制御線に移動される、請求項16に記載の不揮発性記憶装置。
【請求項18】
前記第1の不揮発性記憶素子は、前記第1の制御線上の電荷に応じて、プログラム処理が行われ、
前記選択回路は、前記プログラム処理の間ではなくに、前記データ線を前記第1の制御線から切断するとともに前記データ線を前記第2の制御線に接続し、
前記プログラム処理の間に、電荷がデータ線から前記第2の制御線に移動される、請求項16に記載の不揮発性記憶装置。
【請求項19】
前記選択回路は、第1のスイッチと第2のスイッチとを含んでおり、
前記第1のスイッチは、前記第1の制御線を前記データ線に選択的に接続し、
前記第2のスイッチは、前記第1の制御線を非選択制御線信号に接続し、前記第2のスイッチは前記第1のスイッチと独立して制御される、請求項17に記載の不揮発性記憶装置。
【請求項20】
制御回路をさらに備え、
前記第1の不揮発性記憶素子は、前記第1の制御線上の電荷に応じて、プログラム処理が行われ、
前記第2の不揮発性記憶素子は、前記第2の制御線上の電荷に応じて、プログラム処理が行われ、
前記第1のプログラム処理の一部として、前記制御回路は、前記第1の制御線に対する放電経路を前記第1の不揮発性記憶素子を介して形成するために、特定の信号を供給する、請求項16に記載の不揮発性記憶装置。
【請求項21】
前記制御回路は、前記第1の制御線に対する放電経路を前記第1の不揮発性記憶素子を介して形成することと同時に、前記第2の制御線に対する放電経路を前記第2の不揮発性記憶素子を介して形成するために、前記特定の信号を供給する、請求項20に記載の不揮発性記憶装置。
【請求項22】
前記信号駆動回路は、センスアンプを含んでいる、請求項16ないし21の何れか1項に記載の不揮発性記憶装置。
【請求項23】
前記第1の不揮発性記憶素子および前記第1の不揮発性記憶素子は、3次元モノリシックアレイの一部である、請求項16ないし21の何れか1項に記載の不揮発性記憶装置。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図6A】
【図7】
【図8】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図6A】
【図7】
【図8】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公表番号】特表2012−504840(P2012−504840A)
【公表日】平成24年2月23日(2012.2.23)
【国際特許分類】
【出願番号】特願2011−530151(P2011−530151)
【出願日】平成21年9月29日(2009.9.29)
【国際出願番号】PCT/US2009/058890
【国際公開番号】WO2010/042354
【国際公開日】平成22年4月15日(2010.4.15)
【出願人】(507318624)サンディスク スリーディー,エルエルシー (86)
【Fターム(参考)】
【公表日】平成24年2月23日(2012.2.23)
【国際特許分類】
【出願日】平成21年9月29日(2009.9.29)
【国際出願番号】PCT/US2009/058890
【国際公開番号】WO2010/042354
【国際公開日】平成22年4月15日(2010.4.15)
【出願人】(507318624)サンディスク スリーディー,エルエルシー (86)
【Fターム(参考)】
[ Back to top ]