信号伝達装置及びこれを用いたモータ駆動装置
【課題】ドライバチップの異常検出期間が短過ぎると、異常パルス信号のパルス生成が停止された後、異常判定期間の経過前に異常パルス信号のパルス生成が再開されてしまい、コントローラチップでドライバチップの異常を認識することができなくなるおそれがあり、２つの回路を絶縁しつつ一方の異常を確実に他方に伝達することのできる信号伝達装置、及びこれを用いたモータ駆動装置を提供する。
【解決手段】信号伝達装置１００は、第１回路１１０と第２回路１２０との間を絶縁しながら信号伝達を行うものであり、第１回路１１０は、第２回路１２０から伝達される異常パルス信号Ｓｂを監視して第２回路１２０の異常有無を判定し、第２回路１２０は、第２回路１２０で異常が検出されてから少なくとも第１回路１１０で第２回路１２０の異常有無が判定されるまで異常パルス信号Ｓｂを異常状態に保持する。
【解決手段】信号伝達装置１００は、第１回路１１０と第２回路１２０との間を絶縁しながら信号伝達を行うものであり、第１回路１１０は、第２回路１２０から伝達される異常パルス信号Ｓｂを監視して第２回路１２０の異常有無を判定し、第２回路１２０は、第２回路１２０で異常が検出されてから少なくとも第１回路１１０で第２回路１２０の異常有無が判定されるまで異常パルス信号Ｓｂを異常状態に保持する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁素子を用いた信号伝達装置、及び、これを用いたモータ駆動装置に関するものである。
【背景技術】
【０００２】
図９は、信号伝達装置の一従来例を示すブロック図である。本従来例の信号伝達装置２００は、トランスチップ２３０を介してコントローラチップ２１０とドライバチップ２２０との間を絶縁しながら各種信号の伝達を行う。特に、図９では、ドライバチップ２２０の異常有無をコントローラチップ２１０で認識するための回路構成が描写されている。
【０００３】
図１０Ａは、従来の出力異常伝達動作を示すタイミングチャート（コントローラチップ２１０でドライバチップ２２０の異常有無を正常に認識することができる場合）である。ドライバチップ２２０が正常であり、異常検出信号Ｓａがローレベル（正常時の論理レベル）である場合には、ドライバチップ２２０からコントローラチップ２１０への異常パルス信号Ｓｂに一定のパルス周期Ｔ１でパルスが生成される。一方、ドライバチップ２２０が異常であり、異常検出信号Ｓａがハイレベル（異常時の論理レベル）である場合には、異常パルス信号Ｓｂのパルス生成が停止される。コントローラチップ２１０は、異常判定期間Ｔ２（ただしＴ２＞Ｔ１）にわたって異常パルス信号Ｓｂのパルスを検出することができなければ、ドライバチップ２２０に異常が生じていると判定し、異常信号Ｓｃをローレベル（異常時の論理レベル）に切り替える。
【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２４６３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来例の信号伝達装置２００では、ドライバチップ２２０の異常検出期間（異常検出信号Ｓａのハイレベル期間）が短過ぎると、異常パルス信号Ｓｂのパルス生成が停止された後、異常判定期間Ｔ２の経過前に異常パルス信号Ｓｂのパルス生成が再開されてしまい、コントローラチップ２１０でドライバチップ２２０の異常を認識することができなくなるおそれがあった（図１０Ｂを参照）。
【０００７】
例えば、ドライバチップ２１０に自己復帰型の過電流保護機能が搭載されていた場合、過電流保護から瞬時に復帰した場合にはドライバチップ２２０の異常発生期間が短くなるので、コントローラチップ２１０でドライバチップ２２０の異常を認識することができなくなるおそれがあった。
【０００８】
なお、異常パルス信号Ｓｂのパルス周期Ｔ１や異常判定期間Ｔ２を短く設定すれば、上記の課題を解決することは可能である。しかしながら、このような解決策では、トランスチップ２３０での消費電流が増大してしまうので、最善の解決策とは言えなかった。
【０００９】
本発明は、本願の発明者らによって見い出された上記の問題点に鑑み、２つの回路を絶縁しつつ一方の異常を確実に他方に伝達することのできる信号伝達装置、及び、これを用いたモータ駆動装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明に係る信号伝達装置は、絶縁素子を介して第１回路と第２回路との間を絶縁しながら信号伝達を行うものであって、前記第１回路は、前記第２回路から伝達される異常パルス信号を監視して前記第２回路の異常有無を判定し、前記第２回路は、前記第２回路で異常が検出されてから少なくとも前記第１回路で前記第２回路の異常有無が判定されるまで前記異常パルス信号を異常状態に保持する構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る信号伝達装置において、前記第２回路は、異常検出信号を生成する異常検出部と、前記異常検出信号をラッチして異常検出ラッチ信号を生成するラッチ部と、前記異常検出ラッチ信号に基づいて前記異常パルス信号のパルス生成動作が許可／禁止される異常パルス信号生成部と、を含む構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成る信号伝達装置において、前記第２回路は、前記異常検出ラッチ信号に基づいて出力信号の生成動作が許可／禁止される出力部を含む構成（第３の構成）にするとよい。
【００１３】
また、上記第２または第３の構成から成る信号伝達装置において、前記第１回路は、所定の異常判定期間にわたって前記異常パルス信号のパルスを検出することができなければ前記第２回路に異常が生じていると判定する異常判定部を含む構成（第４の構成）にするとよい。
【００１４】
また、上記第４の構成から成る信号伝達装置において、前記第１回路は、前記異常判定部での判定結果に応じた異常信号を前記信号伝達装置の外部に出力する異常信号出力部を含む構成（第５の構成）にするとよい。
【００１５】
また、上記第２〜第５いずれかの構成から成る信号伝達装置において、前記ラッチ部はラッチ解除信号に応じて前記異常検出信号のラッチを解除する構成（第６の構成）にするとよい。
【００１６】
また、上記第６の構成から成る信号伝達装置において、前記ラッチ解除信号は、前記信号伝達装置の外部から入力される構成（第７の構成）にするとよい。
【００１７】
また、上記第６の構成から成る信号伝達装置において、前記第２回路は、前記ラッチ部で前記異常検出信号がラッチされてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含む構成（第８の構成）にするとよい。
【００１８】
また、上記第６の構成から成る信号伝達装置において、前記第２回路は、前記異常検出部で異常の解消が検出されてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含む構成（第９の構成）にするとよい。
【００１９】
また、上記第８または第９の構成から成る信号伝達装置において、前記第２回路は、前記異常パルス信号生成部と前記タイマ部の双方にクロック信号を供給するクロック信号発振部を含む構成（第１０の構成）にするとよい。
【００２０】
また、上記第１〜第１０いずれかの構成から成る信号伝達装置は、前記第１回路が集積化された第１半導体チップと、前記第２回路が集積化された第２半導体チップと、前記絶縁素子が集積化された第３チップと、を独立に有し、これらを一つのパッケージに封止して成る構成（第１１の構成）にするとよい。
【００２１】
また、上記第１〜第１０いずれかの構成から成る信号伝達装置は、前記第１回路が集積化された第１半導体チップと、前記第２回路が集積化された半導体チップを独立に有し、これらを一つのパッケージに封止して成り、前記絶縁素子は前記第１半導体チップ及び前記第２半導体チップの少なくとも一方に内蔵された構成（第１２の構成）にするとよい。
【００２２】
また、上記第１〜第１２いずれかの構成から成る信号伝達装置において、前記絶縁素子は、トランスである構成（第１３の構成）にするとよい。
【００２３】
また、本発明に係るモータ駆動装置は、入出力間を絶縁しながらスイッチ制御信号の伝達を行う上記第１〜第１３いずれかの構成から成る信号伝達装置と、前記信号伝達装置から出力される前記スイッチ制御信号に応じてモータ駆動電流の供給制御を行うスイッチ素子と、を有する構成（第１４の構成）とされている。
【発明の効果】
【００２４】
本発明によれば、２つの回路を絶縁しつつ一方の異常を確実に他方に伝達することのできる信号伝達装置、及びこれを用いたモータ駆動装置を提供することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る信号伝達装置を用いたモータ駆動装置の一構成例を示す図
【図２】トランス３１〜３４を介した送受信回路部分の詳細図
【図３】端子配置及びパッケージ内におけるチップ配列の一例を示す模式図
【図４】外部端子の説明テーブル
【図５】本発明に係る信号伝達装置の第１実施形態を示すブロック図
【図６】第１実施形態の出力異常伝達動作を示すタイミングチャート
【図７】本発明に係る信号伝達装置の第２実施形態を示すブロック図
【図８Ａ】第２実施形態の出力異常伝達動作の第１例を示すタイミングチャート
【図８Ｂ】第２実施形態の出力異常伝達動作の第２例を示すタイミングチャート
【図９】信号伝達装置の一従来例を示すブロック図
【図１０Ａ】従来の出力異常伝達動作を示すタイミングチャート（異常認識可能時）
【図１０Ｂ】従来の出力異常伝達動作を示すタイミングチャート（異常認識不能時）
【発明を実施するための形態】
【００２６】
以下では、本発明に係る信号伝達装置を用いたモータ駆動装置（特に、高電圧を用いるハイブリッド自動車に搭載されるモータ駆動用ＩＣ）を例に挙げて詳細な説明を行う。
【００２７】
図１は、本発明に係る信号伝達装置を用いたモータ駆動装置の一構成例を示すブロック図である。本構成例のモータ駆動装置は、ハイサイドスイッチＳＷＨと、ローサイドスイッチＳＷＬと、ハイサイドスイッチＳＷＨの制御手段であるスイッチ制御装置１と、エンジンコントロールユニット２（以下ではＥＣＵ［Engine Control Unit］２と呼ぶ）と、直流電圧源Ｅ１及びＥ２と、ｎｐｎ型バイポーラトランジスタＱ１と、ｐｎｐ型バイポーラトランジスタＱ２と、キャパシタＣ１〜Ｃ３と、抵抗Ｒ１〜Ｒ８と、ダイオードＤ１とを有する。
【００２８】
スイッチ制御装置１は、第１半導体チップ１０と、第２半導体チップ２０と、第３半導体チップ３０と、を一つのパッケージに封止して成る。
【００２９】
スイッチ制御装置１に関する第１の特長は、入出力間絶縁耐圧が１２００Ｖという点である。第２の特長は、ＵＶＬＯを内蔵している点である。第３の特長は、ウォッチドッグタイマ機能を内蔵している点である。第４の特長は、過電流保護機能（自動復帰型）を内蔵している点である。第５の特長は、過電流保護動作時におけるソフトターンオフ機能を内蔵している点である。第６の特長は、外部エラー検出機能（ＥＲＲＩＮ）を内蔵している点である。第７の特長は、異常状態出力機能（ＦＬＴ、ＯＣＰＯＵＴ）を内蔵している点である。第８の特長は、アクティブミラークランプ機能を内蔵している点である。第９の特長は、ショートサーキットクランプ機能を内蔵している点である。
【００３０】
第１半導体チップ１０は、直流電圧源Ｅ１から第１電源電圧ＶＣＣ１（ＧＮＤ１基準で５［Ｖ］や３．３［Ｖ］など）の供給を受けて駆動され、入力信号ＩＮに基づいてスイッチ制御信号Ｓ１及びＳ２を生成するコントローラが集積化されたコントローラチップである。第１半導体チップ１０の主な機能としては、スイッチ制御信号Ｓ１、Ｓ２の生成機能ないし出力機能、トランス伝達異常監視機能（入力信号ＩＮの入出力論理監視機能）、エラー状態出力機能、ＵＶＬＯ機能、及び、外部エラー入力信号処理機能を挙げることができる。なお、第１半導体チップ１０の耐圧は、第１電源電圧ＶＣＣ１（ＧＮＤ１基準）を考慮して、適切な耐圧（例えば７［Ｖ］耐圧）に設計すればよい。
【００３１】
第２半導体チップ２０は、直流電圧源Ｅ２から第２電源電圧ＶＣＣ２（ＧＮＤ２基準で１０〜３０［Ｖ］）の供給を受けて駆動され、第１半導体チップ１０から第３半導体チップ３０を介して入力されるスイッチ制御信号Ｓ１及びＳ２に基づいて、一端に数百［Ｖ］の高電圧ＶＤ１が印加されるハイサイドスイッチＳＷＨの駆動制御を行うドライバが集積化されたドライバチップである。第２半導体チップ２０の主な機能としては、出力信号ＯＵＴの生成機能ないし出力機能、過電流／過電圧保護機能、及び、ＵＶＬＯ機能を挙げることができる。なお、第２半導体チップ２０の耐圧は、第２電源電圧ＶＣＣ２（ＧＮＤ２基準）を考慮して、適切な耐圧（例えば４０［Ｖ］耐圧）に設計すればよい。
【００３２】
第３半導体チップ３０は、第１半導体チップ１０と第２半導体チップ２０との間を直流的に絶縁しながら、スイッチ制御信号Ｓ１及びＳ２、ウォッチドッグ信号Ｓ３、及び、フォルト信号Ｓ４の受け渡しを行うトランスが集積化されたトランスチップである。なお、第３半導体チップ３０については、半導体基板を用いないチップとしてもよい。
【００３３】
上記したように、本構成例のスイッチ制御装置１は、コントローラが集積化される第１半導体チップ１０やドライバが集積化される第２半導体チップ２０とは別に、トランスのみを搭載する第３半導体チップ３０を独立に有して成り、これらを一のパッケージに封止して成る構成とされている。
【００３４】
このような構成とすることにより、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧〜数十［Ｖ］耐圧）で作成することが可能となるので、専用の高耐圧プロセス（数百［Ｖ］耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
【００３５】
また、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮や開発コストの低減に貢献することができる。
【００３６】
また、仕様変更する場合は、当該チップのみ（例えば出力側を仕様変更する場合には第２半導体チップ２０のみ）を載せ換えることにより、容易に対応することが可能となるので、全てのチップを開発し直す必要がなくなり、開発期間の短縮や開発コストの低減に貢献することができる。
【００３７】
ＥＣＵ２は、エンジン運転及びモータ運転における電気的な制御を総合的に行うための手段であり、スイッチ制御装置１との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うマイクロコントローラである。
【００３８】
ハイサイドスイッチＳＷＨ、及び、ローサイドスイッチＳＷＬは、それぞれ、第１モータ駆動電圧ＶＤ１の印加端とモータコイルの一端との間、及び、第２モータ駆動電圧ＶＤ２の印加端とモータコイルの一端との間に接続され、各々のオン／オフ制御に応じて、モータ駆動電流の供給制御を行う手段である。なお、本構成例のモータ駆動装置では、ハイサイドスイッチＳＷＨ及びローサイドスイッチＳＷＬとして、それぞれ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ［Insulated Gate Bipolar Transistor］）を用いているが、本発明の構成はこれに限定されるものではなく、ＳｉＣ［Silicon Carbide］半導体を用いたＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタや、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタを採用しても構わない。特に、ＳｉＣ半導体を用いたＭＯＳ電界効果トランジスタは、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタよりも耐電圧が高く、耐熱温度が高いため、ハイブリッド自動車への搭載に好適である。
【００３９】
次に、スイッチ制御装置１の内部構成について説明する。
【００４０】
第１半導体チップ１０は、第１送信部１１と、第２送信部１２と、第１受信部１３と、第２受信部１４と、ロジック部１５と、第１低電圧ロックアウト部１６（以下では第１ＵＶＬＯ［Under Voltage Lock Out］部１６と呼ぶ）と、外部エラー検出部（外部エラー検出用コンパレータ）１７と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ及びＮｂと、を有して成る。
【００４１】
第２半導体チップ２０は、第３受信部２１と、第４受信部２２と、第３送信部２３と、第４送信部２４と、ロジック部２５と、ドライバ部２６と、第２低電圧ロックアウト部２７（以下では、第２ＵＶＬＯ部２７と呼ぶ）と、過電流検出部（過電流検出用コンパレータ）２８と、ＯＣＰ［Over Current Protection］タイマ２９と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、ＳＲフリップフロップＦＦと、を有して成る。
【００４２】
第３半導体チップ３０は、第１トランス３１と、第２トランス３２と、第３トランス３３と、第４トランス３４と、を有して成る。
【００４３】
第１送信部１１は、ロジック部１５から入力されるスイッチ制御信号Ｓ１を第１トランス３１経由で第３受信部２１に送信する手段である。第２送信部１２は、ロジック部１５から入力されるスイッチ制御信号Ｓ２を第２トランス３２経由で第４受信部２２に送信する手段である。第１受信部１３は、第３送信部２３から第３トランス３３経由で入力されるウォッチドッグ信号Ｓ３を受信してロジック部１５に伝達する手段である。第４受信部１４は、第４送信部２４から第４トランス３４経由で入力されるドライバ異常信号Ｓ４を受信してロジック部１５に伝達する手段である。
【００４４】
ロジック部１５は、ＥＣＵ２との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うとともに、第１送信部１１、第２送信部１２、第１受信部１３、及び、第２受信部１４を用いて、第２半導体チップ２０との間で、各種信号（Ｓ１〜Ｓ４）のやり取りを行う手段である。
【００４５】
なお、ロジック部１５は、入力信号ＩＮがハイレベルであるときには、出力信号ＯＵＴをハイレベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成し、逆に、入力信号ＩＮがローレベルであるときには、出力信号ＯＵＴをローレベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成する。より具体的に述べると、ロジック部１５は、入力信号ＩＮのポジティブエッジ（ローレベルからハイレベルへの立上がりエッジ）を検出してスイッチ制御信号Ｓ１にパルスを立てる一方、入力信号ＩＮのネガティブエッジ（ハイレベルからローレベルへの立下がりエッジ）を検出してスイッチ制御信号Ｓ２にパルスを立てる。
【００４６】
また、ロジック部１５は、リセット信号ＲＳＴがローレベルであるときには、出力信号ＯＵＴの生成動作をディセーブルとするように、すなわち、出力信号ＯＵＴをローレベルで固定するようにスイッチ制御信号Ｓ１、Ｓ２を生成し、逆に、リセット信号ＲＳＴがハイレベルであるときには、出力信号ＯＵＴの生成動作をイネーブルとするように、すなわち、出力信号ＯＵＴを入力信号ＩＮに応じた論理レベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成する。なお、リセット信号ＲＳＴが所定時間（例えば５００［ｎｓ］）にわたってローレベルに維持された場合、ロジック部１５は、過電流検出部２８による保護動作を復帰させるようにスイッチ制御信号Ｓ１、Ｓ２を生成する。
【００４７】
また、ロジック部１５は、スイッチ制御装置１の正常時には、トランジスタＮａをオフとして、第１状態信号ＦＬＴをオープン（抵抗Ｒ１によるプルアップ状態）とし、スイッチ制御装置１の異常時（第１半導体チップ１０側での低電圧異常やスイッチ制御信号Ｓ１及びＳ２のトランス伝達異常、或いは、ＥＲＲＩＮ信号異常が検出された時）には、トランジスタＮａをオンとして、第１状態信号ＦＬＴをローレベルとする。このような構成であれば、ＥＣＵ２は、第１状態信号ＦＬＴを監視することにより、スイッチ制御装置１の状態を把握することが可能となる。なお、第１半導体チップ１０側での低電圧異常については、第１ＵＶＬＯ部１６での検知結果に基づいて判断すればよく、また、スイッチ制御信号Ｓ１、Ｓ２のトランス伝達異常については、入力信号ＩＮ（スイッチ制御信号Ｓ１、Ｓ２）とウォッチドッグ信号Ｓ３との比較結果に基づいて判断すればよい。また、ＥＲＲＩＮ信号異常については、外部エラー検出部１７の出力結果に基づいて判断すればよい。
【００４８】
また、ロジック部１５は、スイッチ制御装置１の正常時には、トランジスタＮｂをオフとして、第２状態信号ＯＣＰＯＵＴをオープン（抵抗Ｒ２によるプルアップ状態）とし、スイッチ制御装置１の異常時（第２半導体チップ２０側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流が検出された時）には、トランジスタＮｂをオンとして、第２状態信号ＯＣＰＯＵＴをローレベルとする。このような構成であれば、ＥＣＵ２は、第２状態信号ＯＣＰＯＵＴを監視することにより、スイッチ制御装置１の状態を把握することが可能となる。なお、第２半導体チップ２０側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流については、ドライバ異常信号Ｓ４に基づいて判断すればよい。
【００４９】
第１ＵＶＬＯ部１６は、第１電源電圧ＶＣＣ１が低電圧状態であるか否かを監視し、その監視結果をロジック部１５に伝達する手段である。
【００５０】
外部エラー検出部１７は、抵抗Ｒ３と抵抗Ｒ４の接続ノードからＥＲＲＩＮ端子に入力される電圧（監視対象となるアナログ電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部１５に伝達する手段である。
【００５１】
第３受信部２１は、第１送信部１１から第１トランス３１経由で入力されるスイッチ制御信号Ｓ１を受信してＳＲフリップフロップＦＦのセット入力端（Ｓ）に伝達する手段である。第４受信部２２は、第２送信部１２から第２トランス３２経由で入力されるスイッチ制御信号Ｓ２を受信してＳＲフリップフロップＦＦのリセット入力端（Ｒ）に伝達する手段である。第３送信部２３は、ロジック部２５から入力されるウォッチドッグ信号Ｓ２を第３トランス３３経由で第１受信部１３に送信する手段である。第４送信部２４は、ロジック部２５から入力されるドライバ異常信号Ｓ４を第４トランス３４経由で第２受信部１４に送信する手段である。
【００５２】
ＳＲフリップフロップＦＦは、セット入力端（Ｓ）に入力されるスイッチ制御信号Ｓ１のパルスエッジをトリガとして出力信号をハイレベルにセットし、リセット入力端（Ｒ）に入力されるスイッチ制御信号Ｓ２のパルスエッジをトリガとして出力信号をローレベルにリセットする。すなわち、上記の出力信号は、ＥＣＵ２からロジック部１５に入力される入力信号ＩＮと同一信号となる。なお、上記の出力信号は、ＳＲフリップフロップＦＦの出力端（Ｑ）からロジック部２５に送出される。
【００５３】
ロジック部２５は、ＳＲフリップフロップＦＦの出力信号（入力信号ＩＮと同一信号）に基づいて、ドライバ部２６の駆動信号を生成する。
【００５４】
また、ロジック部２５は、第２ＵＶＬＯ部２７及び過電流検出部２８での検知結果に基づいて、低電圧異常や過電流が生じていると判断した場合、その旨を異常検知信号でドライバ部２６に伝達するとともに、ドライバ異常信号Ｓ４でロジック部１５にも伝達する。このような構成とすることにより、第２半導体チップ２０に異常が生じた場合でも、ドライバ部２６は速やかに保護動作を行うことが可能となり、ロジック部１５はＥＣＵ２への異常通知動作（第２状態信号ＯＣＰＯＵＴのローレベル遷移）を行うことが可能となる。なお、ロジック部２５は、過電流保護動作後、所定時間が経過した時点で過電流保護動作からの自動復帰を行う機能を有している。
【００５５】
また、ロジック部２５は、ＳＲフリップフロップＦＦの出力信号をそのままウォッチドッグ信号Ｓ３として第３送信部２３に出力する。このように、第２半導体チップ２０から第１半導体チップ１０に向けてウォッチドッグ信号Ｓ３を返信する構成であれば、ロジック部１５において、第１半導体チップ１０に入力された入力信号ＩＮと、これに対して第２半導体チップ２０から返信されたウォッチドッグ信号Ｓ３を比較することにより、トランス伝達異常の有無を判定することが可能となる。
【００５６】
ドライバ部２６は、ロジック部２５から入力される駆動信号に基づいて、トランジスタＰ１とトランジスタＮ１のオン／オフ制御を行い、トランジスタＰ１とトランジスタＮ１との接続ノードから出力信号ＯＵＴを出力する手段である。出力信号ＯＵＴは、トランジスタＱ１及びＱ２から成る駆動回路を介して、ハイサイドスイッチＳＷＨに入力されている。なお、出力信号ＯＵＴがハイレベルであるときには、ハイサイドスイッチＳＷＨがオンとされ、逆に、出力信号ＯＵＴがローレベルであるときには、ハイサイドスイッチＳＷＨがオフとされる。
【００５７】
なお、ドライバ部２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がローレベルとなったとき、ハイサイドスイッチＳＷＨのゲートからＣＬＡＭＰ端子を介して電荷（ミラー電流）を吸い込むように、トランジスタＮ２をオンとする機能（アクティブミラークランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオフした後、トランジスタＮ２をオンすることで、ローサイドスイッチＳＷＬがオンしたときにハイサイドスイッチＳＷＨのコレクタ−ゲート間容量からの流入電流によりハイサイドスイッチＳＷＨのゲート電位が上昇するのを抑えることが可能となる。
【００５８】
また、ドライバ部２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がハイレベルとなったとき、ＣＬＡＭＰ端子を介してハイサイドスイッチＳＷＨのゲートを電源電圧ＶＣＣ２にクランプするように、トランジスタＰ２をオンとする機能（ショートサーキットクランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオンする際、ハイサイドスイッチＳＷＨのゲート電位が電源電圧ＶＣＣ２よりも高電位まで上昇することはなくなる。
【００５９】
また、ドライバ部２６は、ロジック部２５から入力される異常検知信号に基づいて保護動作を行う必要があると判断した場合、トランジスタＰ１、Ｐ２及びトランジスタＮ１、Ｎ２をいずれもオフとする一方、トランジスタＮ３をオンとする機能（ソフトターンオフ機能）を有している。このようなスイッチ制御により、保護動作時には、ハイサイドスイッチＳＷＨのゲートから抵抗Ｒ５を介して、通常動作時よりも緩やかに電荷を引き抜くことができる。このような構成とすることにより、保護動作時にモータ電流が瞬断されることを回避できるので、モータコイルの逆起電力によって生じるサージを抑制することが可能となるほか、内部のケーブルやバスバーなどの寄生インダクタンスによるサージも抑制することが可能となる。なお、抵抗Ｒ５の抵抗値を適宜選択することにより、保護動作時の立ち下がり時間を任意に調整することができる。
【００６０】
第２ＵＶＬＯ部２７は、第２電源電圧ＶＣＣ２が低電圧状態であるか否かを監視し、その監視結果をロジック部２５に伝達する手段である。
【００６１】
過電流検出部２８は、抵抗Ｒ７と抵抗Ｒ８の接続ノードからＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧（ダイオードＤ１のアノード電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部２５に伝達する手段である。なお、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧が大きくなる。従って、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ダイオードＤ１のアノード電圧が上昇し、延いては、ＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧が上昇する。そこで、過電流検出部２８は、ＯＣＰ／ＤＥＳＡＴＩＮに入力される電圧（ＧＮＤ２基準）が所定の閾値（例えば０．５［Ｖ］）に達したとき、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が過電流状態であると判定する。
【００６２】
なお、本構成例では、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧を検出することで、モータ駆動電流の検出を行う方式（電圧検出方式）を採用した構成を例に挙げて説明を行ったが、モータ駆動電流の検出方式はこれに限定されるものではなく、例えば、ハイサイドスイッチＳＷＨに流れるモータ駆動電流（或いは、これと同等の挙動を示すミラー電流）をセンス抵抗に流して電圧信号を生成し、これをＯＣＰ／ＤＥＳＡＴＩＮ端子に入力する方式（電流検出方式）を採用しても構わない。
【００６３】
ＯＣＰタイマ２９は、過電流保護動作後の経過時間をカウントする手段である。
【００６４】
第１トランス３１は、第１半導体チップ１０から第２半導体チップ２０にスイッチ制御信号Ｓ１を伝達するための直流絶縁素子である。第２トランス３２は、第１半導体チップ１０から第２半導体チップ２０にスイッチ制御信号Ｓ２を伝達するための直流絶縁素子である。第３トランス３３は、第２半導体チップ２０から第１半導体チップ１０にウォッチドッグ信号Ｓ３を伝達するための直流絶縁素子である。第４トランス３４は、第２半導体チップ２０から第１半導体チップ１０にドライバ異常信号Ｓ４を伝達するための直流絶縁素子である。
【００６５】
このように、第１半導体チップ１０と第２半導体チップ２０との間で、スイッチ制御信号Ｓ１及びＳ２だけでなく、ウォッチドッグ信号Ｓ３やドライバ異常信号Ｓ４をやり取りする構成であれば、ハイサイドスイッチＳＷＨのオン／オフ制御だけでなく、種々の保護機能を適切に実現することが可能となる。
【００６６】
図２は、トランス３１〜３４を介した送受信回路部分の詳細図である。本図に示すように、第１半導体チップ１０側に設けられる第１送信部１１、第２送信部１２、第１受信部１３、及び、第２受信部１４は、いずれも例えばＶＣＣ１−ＧＮＤ１間の電源電圧で駆動されるものであり、第２半導体チップ２０側に設けられる第３受信部２１、第４受信部２２、第３送信部２３、及び、第４送信部２４は、いずれも例えばＶＣＣ２−ＧＮＤ２間の電源電圧で駆動されるものである。
【００６７】
このような構成であれば、先にも述べた通り、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧〜数十［Ｖ］耐圧）で作成することが可能となるので、専用の高耐圧プロセス（数百［Ｖ］耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
【００６８】
なお、図２では、第１受信部１３、第２受信部１４、第３受信部２１、及び、第４受信部２２のいずれについても、ヒステリシス特性を有するコンパレータを用いた構成が描写されているが、ヒステリシス特性の有無については任意である。
【００６９】
次に、スイッチ制御装置１の諸機能の詳細について、総括的に説明する。
【００７０】
＜ＵＶＬＯ１（コントローラ側低電圧時誤動作防止機能）＞
スイッチ制御装置１は、コントローラ側電源電圧（ＶＣＣ１−ＧＮＤ１間電圧）が所定の下側閾値電圧ＶＵＶＬＯ１Ｌ以下になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。一方、スイッチ制御装置１は、コントローラ側電源電圧（ＶＣＣ１−ＧＮＤ１間電圧）が所定の上側閾値電圧ＶＵＶＬＯ１Ｈ以上になると、通常動作を開始し、ＦＬＴ端子をオープン（ハイレベル）とする。
【００７１】
＜ＵＶＬＯ２（ドライバ側低電圧時誤動作防止機能）＞
スイッチ制御装置１は、ドライバ側電源電圧（ＶＣＣ２−ＧＮＤ２間電圧）が所定の下側閾値電圧ＶＵＶＬＯ２Ｌ以下になると、ハイサイドスイッチＳＷＨをオフとし、ＯＣＰＯＵＴ端子をローレベルとする。一方、スイッチ制御装置１は、ドライバ側電源電圧（ＶＣＣ２−ＧＮＤ２間電圧）が所定の上側閾値電圧ＶＵＶＬＯ２Ｈ以上になると通常動作を開始し、ＯＣＰＯＵＴ端子をオープン（ハイレベル）とする。
【００７２】
＜アナログエラー入力＞
スイッチ制御装置１は、ＥＲＲＩＮ端子への入力電圧が所定の閾値電圧ＶＥＲＲＤＥＴ以上になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。このような構成とすることにより、スイッチ制御装置１の周辺回路に生じる異常についても、これを監視して適切な保護動作を行うことができるので、例えば、モータ電源の過電圧保護動作に利用することが可能である。なお、上記の閾値電圧ＥＲＲＤＥＴには、所定のヒステリシス（ＶＥＲＲＨＹＳ）を持たせるとよい。
【００７３】
＜過電流保護＞
スイッチ制御装置１は、ＯＣＰ／ＤＥＳＡＴＩＮ端子への入力電圧が所定の閾値電圧ＶＯＣＤＥＴ（対ＧＮＤ２）以上になると、ハイサイドスイッチＳＷＨをオフとし、ＯＣＰＯＵＴ端子をローレベルとする。
【００７４】
＜過電流保護自動復帰＞
スイッチ制御装置１は、過電流保護動作後、一定時間（ｔＯＣＰＲＬＳ）経過すると、自動復帰し、ＯＣＰＯＵＴ端子をオープン（ハイレベル）とする。なお、復帰時間は、スイッチ制御装置１の内部で固定的に設定してもよいし、装置外部から調整可能としてもよい。
【００７５】
＜ウォッチドッグタイマ＞
スイッチ制御装置１は、ＥＣＵ２から第１半導体チップ１０に入力される入力信号ＩＮと、第２半導体チップ２０から第１半導体チップ１０にフィードバックされたウォッチドッグ信号Ｓ３とを比較し、両信号の論理が不一致である場合には、入力信号ＩＮとウォッチドッグ信号Ｓ３が一致するようにスイッチ制御装置１内部で自己修正し、ＦＬＴ端子をローレベルとする。
【００７６】
＜保護動作時ソフトターンオフ＞
スイッチ制御装置１は、過電流保護動作時、ＰＲＯＯＵＴ端子をローレベルとし、ＯＵＴ端子をオープンとする。このような制御により、ハイサイドスイッチＳＷＨをゆっくりとオフすることが可能となる。なお、オフ時のスルーレートは、外付けの抵抗Ｒ５の抵抗値を適宜選択することによって任意に調整することが可能である。
【００７７】
＜アクティブミラークランプ＞
スイッチ制御装置１は、ハイサイドスイッチＳＷＨのゲート電位が所定の閾値電圧ＶＡＭＣ以下になったとき、ＣＬＡＭＰ端子をＬとする。このような制御により、ハイサイドスイッチＳＷＨを確実にオフすることが可能となる。
【００７８】
＜ショートサーキットクランプ＞
スイッチ制御装置１は、ＣＬＡＭＰ端子の印加電圧がＶＣＣ２−ＶＳＣＣ以上になると、ＣＬＡＭＰ端子をハイレベルとする。このような制御により、ハイサイドスイッチＳＷＨのゲート電位が第２電源電圧ＶＣＣ２よりも上昇してしまうことがなくなる。
【００７９】
図３は、端子配置及びパッケージ内におけるチップ配列の一例を示す模式図である。図３に示すように、本構成例のスイッチ制御装置１において、パッケージは、相対する２辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ１０、第２半導体チップ２０、及び、第３半導体チップ３０は、前記複数のピンの配列方向に対して垂直（紙面の横方向）に並べられている。
【００８０】
このようなチップ配列を採用することにより、第１半導体チップ１０に接続されるピン１１〜２０と第２半導体チップ２０に接続されるピン１〜１０を相対する２辺に分配して配列することができるので、ピン間隔を最小限に維持したまま、ピン１１〜２０とピン１〜１０との短絡を防止することが可能となる。また、ピン１１〜２０とピン１〜１０の沿面距離を確保することができるので、ピン１１〜２０からピン１〜１０への気中放電を防止することも可能である。
【００８１】
また、図３で示すように、本構成例のスイッチ制御装置１において、第１半導体チップ１０及び第３半導体チップ３０は、第１アイランド４０上に搭載されており、第２半導体チップ２０は、第２アイランド５０上に搭載されている。このような構成とすることにより、第１アイランド４０を低圧側アイランド（ＧＮＤ１固定）、第２アイランド５０を高圧側アイランド（ＶＥＥ２固定）というように、互いに電源系を分離して用いることが可能となる。なお、第１アイランド４０と第２アイランド５０は、いずれも非磁性素材（例えば銅）から成るが、磁性素材（例えば鉄）を用いても構わない。
【００８２】
図４は、外部端子の説明テーブルである。ピン１（ＮＣ）はノンコネクション端子である。ピン２（ＶＥＥ２）は負電源端子（例えば、最低：−１５Ｖ）である。ピン３（ＧＮＤ２）はＧＮＤ端子であり、スイッチ制御装置１の外部において絶縁ゲートバイポーラトランジスタＴｒ１のエミッタに接続される。ピン４（ＯＣＰ／ＤＥＳＡＴＩＮ）は過電流検出端子である。ピン５（ＯＵＴ）は出力端子である。ピン６（ＶＣＣ２）は正電源端子（例えば、最高：３０Ｖ）である。ピン７（ＣＬＡＭＰ）はクランプ端子である。ピン８（ＰＲＯＯＵＴ）はソフトターンオフ出力端子である。ピン９（ＶＥＥ２）は負電源端子である。ピン１０（ＮＣ）はノンコネクション端子である。ピン１１（ＧＮＤ１）はＧＮＤ端子である。ピン１２（ＩＮ）は制御入力端子である。ピン１３（ＲＳＴ）はリセット入力端子である。ピン１４（ＦＬＴ）は第１状態信号（コントローラチップ側の異常状態検出信号）の出力端子である。ピン１５（ＯＣＰＯＵＴ）は第２状態信号（ドライバチップ側の異常状態検出信号）の出力端子である。ピン１６（ＥＲＲＩＮ）はエラー検出端子である。ピン１７（ＶＣＣ１）は電源端子（例えば５Ｖ）である。ピン１８（ＮＣ）及びピン１９（ＮＣ）はいずれもノンコネクション端子である。ピン２０（ＧＮＤ１）はＧＮＤ端子である。
【００８３】
次に、ドライバチップからコントローラチップにドライバ異常信号を伝達するための回路構成について、より具体的な説明を行う。
【００８４】
図５は、本発明に係る信号伝達装置の第１実施形態を示すブロック図である。第１実施形態の信号伝達装置１００は、コントローラチップ１１０（図１の第１半導体チップ１０に相当）と、ドライバチップ１２０（図１の第２半導体チップ２０に相当）と、トランスチップ１３０（図１の第３半導体チップ３０に相当）と、を独立に有し、これらを一つのパッケージに封止して成る。
【００８５】
コントローラチップ１１０には、第１回路の構成要素として、異常判定部１１１と、異常信号出力部１１２と、が集積化されている。上記の第１回路は、ドライバチップ１２０から伝達される異常パルス信号Ｓｂ（図１のドライバ異常信号Ｓ４に相当）を監視して、ドライバチップ１２０の異常有無を判定する。
【００８６】
異常判定部１１１は、所定の異常判定期間Ｔ２にわたって異常パルス信号Ｓｂのパルスを検出することができなければドライバチップ１２０に異常が生じていると判定する。
【００８７】
異常信号出力部１１２は、異常判定部１１１での判定結果に応じた異常信号Ｓｃ（図１の第２状態信号ＯＣＰＯＵＴに相当）を信号伝達装置１００の外部に出力する。異常信号Ｓｃは、異常判定部１１１でドライバチップ１２０に異常なしと判定されていればハイレベルとなり、ドライバチップ１２０に異常ありと判定されていればローレベルとなる。ただし、異常判定部１１１での判定結果と異常信号Ｓｃの論理レベルとの関係については、上記と逆であっても構わない。
【００８８】
ドライバチップ１２０には、第２回路の構成要素として、出力部１２１と、異常検出部１２２と、クロック信号発振部１２３と、異常パルス信号生成部１２４と、ラッチ部１２５と、が集積化されている。上記の第２回路は、ドライバチップ１２０で異常が検出されてから少なくともコントローラチップ１１０でドライバチップ１２０の異常有無が判定されるまでの間、異常パルス信号Ｓｂを異常状態に保持する点に特徴を有している。
【００８９】
出力部１２１は、コントローラチップ１１０から伝達されるスイッチ制御信号（図１のスイッチ制御信号Ｓ１及びＳ２に相当、図５では不図示）に応じて、出力信号Ｓｏ（図１の出力信号ＯＵＴに相当）を生成する。この出力信号Ｓｏを用いてモータコイルの一端に接続されたスイッチ素子をオン／オフさせることにより、モータ駆動電流の供給制御を行うことができる。
【００９０】
なお、出力部１２１では、異常検出ラッチ信号Ｓａ’に基づいて出力信号Ｓｏの生成動作が許可／禁止される。より具体的に述べると、異常検出ラッチ信号Ｓａ’がローレベル（正常時の論理レベル）であるときには、出力信号Ｓｏの生成動作が許可され、異常検出ラッチ信号Ｓａ’がハイレベル（異常時の論理レベル）であるときには、出力信号Ｓｏの生成動作が禁止される。このような構成とすることにより、ドライバチップ１２０の異常時には、外部からの保護信号を待つことなく、出力部１２１の動作を強制的に停止させることが可能となる。
【００９１】
異常検出部１２２は、ドライバチップ１２０の動作状態（例えば、出力部１２１に流れる過電流の有無）を監視して異常検出信号Ｓａを生成する。異常検出信号Ｓａは、ドライバチップ１２０に異常が生じていなければローレベル（正常時の論理レベル）となり、異常が生じていればハイレベル（異常時の論理レベル）となる。ただし、ドライバチップ１２０の異常有無と異常検出信号Ｓａの論理レベルとの関係については上記と逆であっても構わない。
【００９２】
クロック信号発振部１２３は、所定周波数のクロック信号Ｓｘを生成して異常パルス信号生成部１２４に供給する。
【００９３】
異常パルス信号生成部１２４は、クロック信号Ｓｘに基づいて異常パルス信号Ｓｂを生成する。なお、異常パルス信号生成部１２４では、異常検出ラッチ信号Ｓａ’に基づいて異常パルス信号Ｓｂのパルス生成動作が許可／禁止される。より具体的に述べると、ドライバチップ１２０が正常であり、異常検出ラッチ信号Ｓａ’がローレベル（正常時の論理レベル）である場合には、異常パルス信号Ｓｂに一定のパルス周期Ｔ１でパルスが生成される。なお、パルス周期Ｔ１は、クロック信号Ｓｘのパルス周期に応じて決定される。一方、ドライバチップ１２０が異常であり、異常検出ラッチ信号Ｓａ’がハイレベル（異常時の論理レベル）である場合には、異常パルス信号Ｓｂのパルス生成が停止される。
【００９４】
ラッチ部１２５は、異常検出信号Ｓａがローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に立ち上げられたときに、これと同期して異常検出ラッチ信号Ｓａ’をローレベルからハイレベルに立ち上げ、以後、異常検出信号Ｓａの論理レベルに依ることなく、異常検出ラッチ信号Ｓａ’をハイレベル（異常時の論理レベル）にラッチする。また、ラッチ部１２５は、信号伝達装置１００の外部からコントローラチップ１１０とトランスチップ１２０を介して入力されるラッチ解除信号Ｓｄにパルスが立ち上げられたときに、これと同期して異常検出ラッチ信号Ｓａ’をハイレベル（異常時の論理レベル）からローレベル（正常時の論理レベル）に復帰させる。
【００９５】
トランスチップ１３０は、絶縁素子１３１及び１３２を含み、コントローラチップ１１０とドライバチップ１２０との間を絶縁しながら各種信号の双方向伝達を行う。なお、ドライバチップ１２０からコントローラチップ１１０に向けて異常パルス信号Ｓｂを伝達するための絶縁素子１３１、及び、コントローラチップ１１０からドライバチップ１２０に向けてラッチ解除信号Ｓｄを伝達するための絶縁素子１３２としては、いずれもトランスを用いることができる。
【００９６】
図６は、第１実施形態の出力異常伝達動作を示すタイミングチャートであり、上から順番に、クロック信号Ｓｘ、異常検出信号Ｓａ、異常検出ラッチ信号Ｓａ’、異常パルス信号Ｓｂ、異常信号Ｓｃ、及び、ラッチ解除信号Ｓｄが描写されている。
【００９７】
ドライバチップ１２０が正常である場合には、異常検出信号Ｓａと異常検出ラッチ信号Ｓａ’がいずれもローレベル（正常時の論理レベル）に維持される。従って、異常パルス信号Ｓｂには一定のパルス周期Ｔ１でパルスが生成され、異常判定部１１１ではドライバ異常なしと判定される。その結果、異常信号Ｓｃはハイレベル（正常時の論理レベル）に維持される。
【００９８】
一方、ドライバチップ１２０に異常が生じた場合には、異常検出信号Ｓａと異常検出ラッチ信号Ｓａ’がいずれもローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に立ち上げられる。これ以後、異常検出ラッチ信号Ｓａ’は、異常検出信号Ｓａの論理レベルに依ることなく、ラッチ解除信号Ｓｄにパルスが立ち上げられるまで、ハイレベル（異常時の論理レベル）にラッチされる。従って、異常パルス信号Ｓｂのパルス生成動作が少なくとも異常判定期間Ｔ２にわたって停止されて、異常判定部１１１ではドライバ異常ありと判定される。その結果、異常信号Ｓｃは、ハイレベル（正常時の論理レベル）からローレベル（異常時の論理レベル）に立ち下げられる。
【００９９】
その後、ラッチ解除信号Ｓｄにパルスが立ち上げられると、これに同期して異常検出ラッチ信号Ｓａ’がハイレベル（異常時の論理レベル）からローレベル（正常時の論理レベル）に復帰される。従って、異常パルス信号Ｓｂのパルス生成動作が再開され、異常判定部１１１ではドライバ異常なしと判定される。その結果、異常信号Ｓｃはローレベル（異常時の論理レベル）からハイレベル（正常時の論理レベル）に立ち上げられる。
【０１００】
上記で説明したように、第１実施形態の信号伝達装置１００であれば、ドライバチップ１２０の異常検出期間（異常検出信号Ｓａのハイレベル期間）が短い場合であっても、コントローラチップ１１０でドライバチップ１２０の異常有無が判定されるまで、異常パルス信号Ｓｂを異常状態（パルス停止状態）に保持することができるので、ドライバチップ１２０の異常を確実にコントローラチップ１１０に伝達することが可能となる。
【０１０１】
なお、ラッチ解除信号Ｓｄにパルスが立ち上げられてから、異常パルス信号Ｓｂのパルス生成動作が再開されるまでには、クロック信号Ｓｘとラッチ解除信号Ｓｄの発生タイミングに依存した遅延時間Ｔ３が生じる。例えば、図６で示したように、クロック信号Ｓｘのパルスが立ち上がるタイミングで異常パルス信号Ｓｂのパルスが発生される場合、クロック信号Ｓｘのパルスが立ち上がった直後にラッチ解除信号Ｓｄのパルスが立ち上げられると遅延時間Ｔ３は長くなり、クロック信号Ｓｘのパルスが立ち上がる直前にラッチ解除信号Ｓｄのパルスが立ち上げられると遅延時間Ｔ３は短くなる。逆に、クロック信号Ｓｘのパルスが立ち下がるタイミングで異常パルス信号Ｓｂのパルスが発生される場合には、クロック信号Ｓｘのパルスが立ち下がった直後にラッチ解除信号Ｓｄのパルスが立ち上げられると遅延時間Ｔ３は長くなり、クロック信号Ｓｘのパルスが立ち下がる直前にラッチ解除信号Ｓｄのパルスが立ち上げられると遅延時間Ｔ３は短くなる。
【０１０２】
図７は、本発明に係る信号伝達装置の第２実施形態を示すブロック図である。第２実施形態の信号伝達装置１００は、先出の第１実施形態とほぼ同様の構成であり、ドライバチップ１２０にタイマ部１２６を追加した点に特徴を有している。そこで、第１実施形態と同様の構成部分については、図５と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
【０１０３】
タイマ部１２６は、ラッチ部１２５で異常検出信号Ｓａがラッチされてから所定のラッチ期間Ｔ４が経過した後にラッチ解除信号Ｓｄのパルス生成を行う。具体的に述べると、タイマ部１２６は、異常検出信号Ｓａがローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に立ち上げられたとき、その立上がりエッジをトリガとしてラッチ期間Ｔ４のカウントを開始し、このラッチ期間Ｔ４のカウントが完了した時点（クロック信号Ｓｘのパルス数が所定値ｎに達した時点）でラッチ解除信号Ｓｄにワンショットパルスを生成する（図８Ａを参照）。
【０１０４】
このように、第２実施形態の信号伝達装置１００であれば、第１実施形態と異なり、外部からラッチ解除信号Ｓｄの入力を受けずに済む。従って、第２実施形態の信号伝達装置１００であれば、ラッチ解除信号Ｓｄの入力を受け付ける外部端子や、コントローラチップ１１０とドライバチップ１２０との間でラッチ解除信号Ｓｄの伝達を行う絶縁素子１３２を省略して、規模の縮小やコストダウンを実現することが可能となる。
【０１０５】
また、タイマ部１２６は、クロック信号発振部１２３で生成されるクロック信号Ｓｘの供給を受けて、このクロック信号Ｓｘのパルス数をカウントすることにより、ラッチ期間Ｔ４のカウントを行う構成とされている。このような構成であれば、パルス周期Ｔ１及び異常判定期間Ｔ２とラッチ期間Ｔ４との調整を容易にかつ確実に行うことが可能となる。
【０１０６】
なお、上記のラッチ期間Ｔ４は、クロック信号Ｓｘと異常検出信号Ｓａの発生タイミングに依存して変動する。例えば、図８Ａで示したように、異常検出信号Ｓａがローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に立ち上げられたときにクロック信号Ｓｘのパルスカウントを開始する場合、クロック信号Ｓｘのパルスが立ち上がった直後に異常検出信号Ｓａがハイレベルに立ち上げられるとラッチ期間Ｔ４は長くなり、クロック信号Ｓｘのパルスが立ち上がる直前に異常検出信号Ｓａがハイレベルに立ち上げられるとラッチ期間Ｔ４は短くなる。逆に、図８Ｂで示したように、異常検出信号Ｓａがハイレベル（異常時の論理レベル）からローレベル（正常時の論理レベル）に立ち下げられたときにクロック信号Ｓｘのパルスカウントを開始する場合、クロック信号Ｓｘのパルスが立ち上がった直後に異常検出信号Ｓａがローレベルに立ち下げられるとラッチ期間Ｔ４は長くなり、クロック信号Ｓｘのパルスが立ち上がる直前に異常検出信号Ｓａがローレベルに立ち下げられるとラッチ期間Ｔ４は短くなる。
【０１０７】
一方、図８Ａで示した第１動作例（異常検出信号Ｓａの立上がりエッジでラッチ期間Ｔ４のカウントを開始する構成）と、図８Ｂで示した第２動作例（異常検出信号Ｓａの立下がりエッジでラッチ期間Ｔ４のカウントを開始する構成）のいずれにおいても、ラッチ解除信号Ｓｄのパルスとクロック信号Ｓｘのパルスは同時に立ち上がるので、図６で示した遅延時間Ｔ３はゼロとなる。
【０１０８】
なお、上記の実施形態では、本発明に係る信号伝達装置を用いたモータ駆動装置を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、トランスを用いた信号伝達装置全般（例えばトランスカプラ）に適用することが可能である。
【０１０９】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１０】
本発明は、例えば、高電圧を用いるハイブリッド自動車、電気自動車、エアコン等の家電製品、及び、産業機械などに広く搭載されるモータ駆動ＩＣ（ゲートドライバＩＣ）の信頼性を高める上で好適に利用可能な技術である。
【符号の説明】
【０１１１】
１ スイッチ制御装置
２ エンジンコントロールユニット（ＥＣＵ）
１０ 第１半導体チップ（コントローラチップ）
１１ 第１送信部
１２ 第２送信部
１３ 第１受信部
１４ 第２受信部
１５ ロジック部（トランス駆動信号生成部）
１６ 第１低電圧ロックアウト部（第１ＵＶＬＯ部）
１７ 外部エラー検出部（コンパレータ）
２０ 第２半導体チップ（ドライバチップ）
２１ 第３受信部
２２ 第４受信部
２３ 第３送信部
２４ 第４送信部
２５ ロジック部
２６ ドライバ部
２７ 第２低電圧ロックアウト部（第２ＵＶＬＯ部）
２８ 過電流検出部（コンパレータ）
２９ ＯＣＰタイマ
３０ 第３半導体チップ（トランスチップ）
３１ 第１トランス
３２ 第２トランス
３３ 第３トランス
３４ 第４トランス
４０ 第１アイランド（低圧側アイランド）
５０ 第２アイランド（高圧側アイランド）
１００ 信号伝達装置
１１０ コントローラチップ（第１回路）
１１１ 異常判定部
１１２ 異常信号出力部
１２０ ドライバチップ（第２回路）
１２１ 出力部
１２２ 異常検出部
１２３ クロック信号発振部
１２４ 異常パルス信号生成部
１２５ ラッチ部
１２６ タイマ部
１３０ トランスチップ（第３回路）
１３１、１３２ 絶縁素子（トランス）
ＦＦ ＳＲフリップフロップ
ＳＷＨ ハイサイドスイッチ（ＩＧＢＴ、ＳｉＣ−ＭＯＳ）
ＳＷＬ ローサイドスイッチ（ＩＧＢＴ、ＳｉＣ−ＭＯＳ）
Ｎａ、Ｎｂ、Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１、Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｅ１、Ｅ２ 直流電圧源
Ｑ１ ｎｐｎ型バイポーラトランジスタ
Ｑ２ ｐｎｐ型バイポーラトランジスタ
Ｃ１〜Ｃ３ キャパシタ
Ｒ１〜Ｒ８ 抵抗
Ｄ１ ダイオード
【技術分野】
【０００１】
本発明は、絶縁素子を用いた信号伝達装置、及び、これを用いたモータ駆動装置に関するものである。
【背景技術】
【０００２】
図９は、信号伝達装置の一従来例を示すブロック図である。本従来例の信号伝達装置２００は、トランスチップ２３０を介してコントローラチップ２１０とドライバチップ２２０との間を絶縁しながら各種信号の伝達を行う。特に、図９では、ドライバチップ２２０の異常有無をコントローラチップ２１０で認識するための回路構成が描写されている。
【０００３】
図１０Ａは、従来の出力異常伝達動作を示すタイミングチャート（コントローラチップ２１０でドライバチップ２２０の異常有無を正常に認識することができる場合）である。ドライバチップ２２０が正常であり、異常検出信号Ｓａがローレベル（正常時の論理レベル）である場合には、ドライバチップ２２０からコントローラチップ２１０への異常パルス信号Ｓｂに一定のパルス周期Ｔ１でパルスが生成される。一方、ドライバチップ２２０が異常であり、異常検出信号Ｓａがハイレベル（異常時の論理レベル）である場合には、異常パルス信号Ｓｂのパルス生成が停止される。コントローラチップ２１０は、異常判定期間Ｔ２（ただしＴ２＞Ｔ１）にわたって異常パルス信号Ｓｂのパルスを検出することができなければ、ドライバチップ２２０に異常が生じていると判定し、異常信号Ｓｃをローレベル（異常時の論理レベル）に切り替える。
【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２４６３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来例の信号伝達装置２００では、ドライバチップ２２０の異常検出期間（異常検出信号Ｓａのハイレベル期間）が短過ぎると、異常パルス信号Ｓｂのパルス生成が停止された後、異常判定期間Ｔ２の経過前に異常パルス信号Ｓｂのパルス生成が再開されてしまい、コントローラチップ２１０でドライバチップ２２０の異常を認識することができなくなるおそれがあった（図１０Ｂを参照）。
【０００７】
例えば、ドライバチップ２１０に自己復帰型の過電流保護機能が搭載されていた場合、過電流保護から瞬時に復帰した場合にはドライバチップ２２０の異常発生期間が短くなるので、コントローラチップ２１０でドライバチップ２２０の異常を認識することができなくなるおそれがあった。
【０００８】
なお、異常パルス信号Ｓｂのパルス周期Ｔ１や異常判定期間Ｔ２を短く設定すれば、上記の課題を解決することは可能である。しかしながら、このような解決策では、トランスチップ２３０での消費電流が増大してしまうので、最善の解決策とは言えなかった。
【０００９】
本発明は、本願の発明者らによって見い出された上記の問題点に鑑み、２つの回路を絶縁しつつ一方の異常を確実に他方に伝達することのできる信号伝達装置、及び、これを用いたモータ駆動装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明に係る信号伝達装置は、絶縁素子を介して第１回路と第２回路との間を絶縁しながら信号伝達を行うものであって、前記第１回路は、前記第２回路から伝達される異常パルス信号を監視して前記第２回路の異常有無を判定し、前記第２回路は、前記第２回路で異常が検出されてから少なくとも前記第１回路で前記第２回路の異常有無が判定されるまで前記異常パルス信号を異常状態に保持する構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る信号伝達装置において、前記第２回路は、異常検出信号を生成する異常検出部と、前記異常検出信号をラッチして異常検出ラッチ信号を生成するラッチ部と、前記異常検出ラッチ信号に基づいて前記異常パルス信号のパルス生成動作が許可／禁止される異常パルス信号生成部と、を含む構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成る信号伝達装置において、前記第２回路は、前記異常検出ラッチ信号に基づいて出力信号の生成動作が許可／禁止される出力部を含む構成（第３の構成）にするとよい。
【００１３】
また、上記第２または第３の構成から成る信号伝達装置において、前記第１回路は、所定の異常判定期間にわたって前記異常パルス信号のパルスを検出することができなければ前記第２回路に異常が生じていると判定する異常判定部を含む構成（第４の構成）にするとよい。
【００１４】
また、上記第４の構成から成る信号伝達装置において、前記第１回路は、前記異常判定部での判定結果に応じた異常信号を前記信号伝達装置の外部に出力する異常信号出力部を含む構成（第５の構成）にするとよい。
【００１５】
また、上記第２〜第５いずれかの構成から成る信号伝達装置において、前記ラッチ部はラッチ解除信号に応じて前記異常検出信号のラッチを解除する構成（第６の構成）にするとよい。
【００１６】
また、上記第６の構成から成る信号伝達装置において、前記ラッチ解除信号は、前記信号伝達装置の外部から入力される構成（第７の構成）にするとよい。
【００１７】
また、上記第６の構成から成る信号伝達装置において、前記第２回路は、前記ラッチ部で前記異常検出信号がラッチされてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含む構成（第８の構成）にするとよい。
【００１８】
また、上記第６の構成から成る信号伝達装置において、前記第２回路は、前記異常検出部で異常の解消が検出されてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含む構成（第９の構成）にするとよい。
【００１９】
また、上記第８または第９の構成から成る信号伝達装置において、前記第２回路は、前記異常パルス信号生成部と前記タイマ部の双方にクロック信号を供給するクロック信号発振部を含む構成（第１０の構成）にするとよい。
【００２０】
また、上記第１〜第１０いずれかの構成から成る信号伝達装置は、前記第１回路が集積化された第１半導体チップと、前記第２回路が集積化された第２半導体チップと、前記絶縁素子が集積化された第３チップと、を独立に有し、これらを一つのパッケージに封止して成る構成（第１１の構成）にするとよい。
【００２１】
また、上記第１〜第１０いずれかの構成から成る信号伝達装置は、前記第１回路が集積化された第１半導体チップと、前記第２回路が集積化された半導体チップを独立に有し、これらを一つのパッケージに封止して成り、前記絶縁素子は前記第１半導体チップ及び前記第２半導体チップの少なくとも一方に内蔵された構成（第１２の構成）にするとよい。
【００２２】
また、上記第１〜第１２いずれかの構成から成る信号伝達装置において、前記絶縁素子は、トランスである構成（第１３の構成）にするとよい。
【００２３】
また、本発明に係るモータ駆動装置は、入出力間を絶縁しながらスイッチ制御信号の伝達を行う上記第１〜第１３いずれかの構成から成る信号伝達装置と、前記信号伝達装置から出力される前記スイッチ制御信号に応じてモータ駆動電流の供給制御を行うスイッチ素子と、を有する構成（第１４の構成）とされている。
【発明の効果】
【００２４】
本発明によれば、２つの回路を絶縁しつつ一方の異常を確実に他方に伝達することのできる信号伝達装置、及びこれを用いたモータ駆動装置を提供することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る信号伝達装置を用いたモータ駆動装置の一構成例を示す図
【図２】トランス３１〜３４を介した送受信回路部分の詳細図
【図３】端子配置及びパッケージ内におけるチップ配列の一例を示す模式図
【図４】外部端子の説明テーブル
【図５】本発明に係る信号伝達装置の第１実施形態を示すブロック図
【図６】第１実施形態の出力異常伝達動作を示すタイミングチャート
【図７】本発明に係る信号伝達装置の第２実施形態を示すブロック図
【図８Ａ】第２実施形態の出力異常伝達動作の第１例を示すタイミングチャート
【図８Ｂ】第２実施形態の出力異常伝達動作の第２例を示すタイミングチャート
【図９】信号伝達装置の一従来例を示すブロック図
【図１０Ａ】従来の出力異常伝達動作を示すタイミングチャート（異常認識可能時）
【図１０Ｂ】従来の出力異常伝達動作を示すタイミングチャート（異常認識不能時）
【発明を実施するための形態】
【００２６】
以下では、本発明に係る信号伝達装置を用いたモータ駆動装置（特に、高電圧を用いるハイブリッド自動車に搭載されるモータ駆動用ＩＣ）を例に挙げて詳細な説明を行う。
【００２７】
図１は、本発明に係る信号伝達装置を用いたモータ駆動装置の一構成例を示すブロック図である。本構成例のモータ駆動装置は、ハイサイドスイッチＳＷＨと、ローサイドスイッチＳＷＬと、ハイサイドスイッチＳＷＨの制御手段であるスイッチ制御装置１と、エンジンコントロールユニット２（以下ではＥＣＵ［Engine Control Unit］２と呼ぶ）と、直流電圧源Ｅ１及びＥ２と、ｎｐｎ型バイポーラトランジスタＱ１と、ｐｎｐ型バイポーラトランジスタＱ２と、キャパシタＣ１〜Ｃ３と、抵抗Ｒ１〜Ｒ８と、ダイオードＤ１とを有する。
【００２８】
スイッチ制御装置１は、第１半導体チップ１０と、第２半導体チップ２０と、第３半導体チップ３０と、を一つのパッケージに封止して成る。
【００２９】
スイッチ制御装置１に関する第１の特長は、入出力間絶縁耐圧が１２００Ｖという点である。第２の特長は、ＵＶＬＯを内蔵している点である。第３の特長は、ウォッチドッグタイマ機能を内蔵している点である。第４の特長は、過電流保護機能（自動復帰型）を内蔵している点である。第５の特長は、過電流保護動作時におけるソフトターンオフ機能を内蔵している点である。第６の特長は、外部エラー検出機能（ＥＲＲＩＮ）を内蔵している点である。第７の特長は、異常状態出力機能（ＦＬＴ、ＯＣＰＯＵＴ）を内蔵している点である。第８の特長は、アクティブミラークランプ機能を内蔵している点である。第９の特長は、ショートサーキットクランプ機能を内蔵している点である。
【００３０】
第１半導体チップ１０は、直流電圧源Ｅ１から第１電源電圧ＶＣＣ１（ＧＮＤ１基準で５［Ｖ］や３．３［Ｖ］など）の供給を受けて駆動され、入力信号ＩＮに基づいてスイッチ制御信号Ｓ１及びＳ２を生成するコントローラが集積化されたコントローラチップである。第１半導体チップ１０の主な機能としては、スイッチ制御信号Ｓ１、Ｓ２の生成機能ないし出力機能、トランス伝達異常監視機能（入力信号ＩＮの入出力論理監視機能）、エラー状態出力機能、ＵＶＬＯ機能、及び、外部エラー入力信号処理機能を挙げることができる。なお、第１半導体チップ１０の耐圧は、第１電源電圧ＶＣＣ１（ＧＮＤ１基準）を考慮して、適切な耐圧（例えば７［Ｖ］耐圧）に設計すればよい。
【００３１】
第２半導体チップ２０は、直流電圧源Ｅ２から第２電源電圧ＶＣＣ２（ＧＮＤ２基準で１０〜３０［Ｖ］）の供給を受けて駆動され、第１半導体チップ１０から第３半導体チップ３０を介して入力されるスイッチ制御信号Ｓ１及びＳ２に基づいて、一端に数百［Ｖ］の高電圧ＶＤ１が印加されるハイサイドスイッチＳＷＨの駆動制御を行うドライバが集積化されたドライバチップである。第２半導体チップ２０の主な機能としては、出力信号ＯＵＴの生成機能ないし出力機能、過電流／過電圧保護機能、及び、ＵＶＬＯ機能を挙げることができる。なお、第２半導体チップ２０の耐圧は、第２電源電圧ＶＣＣ２（ＧＮＤ２基準）を考慮して、適切な耐圧（例えば４０［Ｖ］耐圧）に設計すればよい。
【００３２】
第３半導体チップ３０は、第１半導体チップ１０と第２半導体チップ２０との間を直流的に絶縁しながら、スイッチ制御信号Ｓ１及びＳ２、ウォッチドッグ信号Ｓ３、及び、フォルト信号Ｓ４の受け渡しを行うトランスが集積化されたトランスチップである。なお、第３半導体チップ３０については、半導体基板を用いないチップとしてもよい。
【００３３】
上記したように、本構成例のスイッチ制御装置１は、コントローラが集積化される第１半導体チップ１０やドライバが集積化される第２半導体チップ２０とは別に、トランスのみを搭載する第３半導体チップ３０を独立に有して成り、これらを一のパッケージに封止して成る構成とされている。
【００３４】
このような構成とすることにより、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧〜数十［Ｖ］耐圧）で作成することが可能となるので、専用の高耐圧プロセス（数百［Ｖ］耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
【００３５】
また、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮や開発コストの低減に貢献することができる。
【００３６】
また、仕様変更する場合は、当該チップのみ（例えば出力側を仕様変更する場合には第２半導体チップ２０のみ）を載せ換えることにより、容易に対応することが可能となるので、全てのチップを開発し直す必要がなくなり、開発期間の短縮や開発コストの低減に貢献することができる。
【００３７】
ＥＣＵ２は、エンジン運転及びモータ運転における電気的な制御を総合的に行うための手段であり、スイッチ制御装置１との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うマイクロコントローラである。
【００３８】
ハイサイドスイッチＳＷＨ、及び、ローサイドスイッチＳＷＬは、それぞれ、第１モータ駆動電圧ＶＤ１の印加端とモータコイルの一端との間、及び、第２モータ駆動電圧ＶＤ２の印加端とモータコイルの一端との間に接続され、各々のオン／オフ制御に応じて、モータ駆動電流の供給制御を行う手段である。なお、本構成例のモータ駆動装置では、ハイサイドスイッチＳＷＨ及びローサイドスイッチＳＷＬとして、それぞれ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ［Insulated Gate Bipolar Transistor］）を用いているが、本発明の構成はこれに限定されるものではなく、ＳｉＣ［Silicon Carbide］半導体を用いたＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタや、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタを採用しても構わない。特に、ＳｉＣ半導体を用いたＭＯＳ電界効果トランジスタは、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタよりも耐電圧が高く、耐熱温度が高いため、ハイブリッド自動車への搭載に好適である。
【００３９】
次に、スイッチ制御装置１の内部構成について説明する。
【００４０】
第１半導体チップ１０は、第１送信部１１と、第２送信部１２と、第１受信部１３と、第２受信部１４と、ロジック部１５と、第１低電圧ロックアウト部１６（以下では第１ＵＶＬＯ［Under Voltage Lock Out］部１６と呼ぶ）と、外部エラー検出部（外部エラー検出用コンパレータ）１７と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ及びＮｂと、を有して成る。
【００４１】
第２半導体チップ２０は、第３受信部２１と、第４受信部２２と、第３送信部２３と、第４送信部２４と、ロジック部２５と、ドライバ部２６と、第２低電圧ロックアウト部２７（以下では、第２ＵＶＬＯ部２７と呼ぶ）と、過電流検出部（過電流検出用コンパレータ）２８と、ＯＣＰ［Over Current Protection］タイマ２９と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、ＳＲフリップフロップＦＦと、を有して成る。
【００４２】
第３半導体チップ３０は、第１トランス３１と、第２トランス３２と、第３トランス３３と、第４トランス３４と、を有して成る。
【００４３】
第１送信部１１は、ロジック部１５から入力されるスイッチ制御信号Ｓ１を第１トランス３１経由で第３受信部２１に送信する手段である。第２送信部１２は、ロジック部１５から入力されるスイッチ制御信号Ｓ２を第２トランス３２経由で第４受信部２２に送信する手段である。第１受信部１３は、第３送信部２３から第３トランス３３経由で入力されるウォッチドッグ信号Ｓ３を受信してロジック部１５に伝達する手段である。第４受信部１４は、第４送信部２４から第４トランス３４経由で入力されるドライバ異常信号Ｓ４を受信してロジック部１５に伝達する手段である。
【００４４】
ロジック部１５は、ＥＣＵ２との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うとともに、第１送信部１１、第２送信部１２、第１受信部１３、及び、第２受信部１４を用いて、第２半導体チップ２０との間で、各種信号（Ｓ１〜Ｓ４）のやり取りを行う手段である。
【００４５】
なお、ロジック部１５は、入力信号ＩＮがハイレベルであるときには、出力信号ＯＵＴをハイレベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成し、逆に、入力信号ＩＮがローレベルであるときには、出力信号ＯＵＴをローレベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成する。より具体的に述べると、ロジック部１５は、入力信号ＩＮのポジティブエッジ（ローレベルからハイレベルへの立上がりエッジ）を検出してスイッチ制御信号Ｓ１にパルスを立てる一方、入力信号ＩＮのネガティブエッジ（ハイレベルからローレベルへの立下がりエッジ）を検出してスイッチ制御信号Ｓ２にパルスを立てる。
【００４６】
また、ロジック部１５は、リセット信号ＲＳＴがローレベルであるときには、出力信号ＯＵＴの生成動作をディセーブルとするように、すなわち、出力信号ＯＵＴをローレベルで固定するようにスイッチ制御信号Ｓ１、Ｓ２を生成し、逆に、リセット信号ＲＳＴがハイレベルであるときには、出力信号ＯＵＴの生成動作をイネーブルとするように、すなわち、出力信号ＯＵＴを入力信号ＩＮに応じた論理レベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成する。なお、リセット信号ＲＳＴが所定時間（例えば５００［ｎｓ］）にわたってローレベルに維持された場合、ロジック部１５は、過電流検出部２８による保護動作を復帰させるようにスイッチ制御信号Ｓ１、Ｓ２を生成する。
【００４７】
また、ロジック部１５は、スイッチ制御装置１の正常時には、トランジスタＮａをオフとして、第１状態信号ＦＬＴをオープン（抵抗Ｒ１によるプルアップ状態）とし、スイッチ制御装置１の異常時（第１半導体チップ１０側での低電圧異常やスイッチ制御信号Ｓ１及びＳ２のトランス伝達異常、或いは、ＥＲＲＩＮ信号異常が検出された時）には、トランジスタＮａをオンとして、第１状態信号ＦＬＴをローレベルとする。このような構成であれば、ＥＣＵ２は、第１状態信号ＦＬＴを監視することにより、スイッチ制御装置１の状態を把握することが可能となる。なお、第１半導体チップ１０側での低電圧異常については、第１ＵＶＬＯ部１６での検知結果に基づいて判断すればよく、また、スイッチ制御信号Ｓ１、Ｓ２のトランス伝達異常については、入力信号ＩＮ（スイッチ制御信号Ｓ１、Ｓ２）とウォッチドッグ信号Ｓ３との比較結果に基づいて判断すればよい。また、ＥＲＲＩＮ信号異常については、外部エラー検出部１７の出力結果に基づいて判断すればよい。
【００４８】
また、ロジック部１５は、スイッチ制御装置１の正常時には、トランジスタＮｂをオフとして、第２状態信号ＯＣＰＯＵＴをオープン（抵抗Ｒ２によるプルアップ状態）とし、スイッチ制御装置１の異常時（第２半導体チップ２０側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流が検出された時）には、トランジスタＮｂをオンとして、第２状態信号ＯＣＰＯＵＴをローレベルとする。このような構成であれば、ＥＣＵ２は、第２状態信号ＯＣＰＯＵＴを監視することにより、スイッチ制御装置１の状態を把握することが可能となる。なお、第２半導体チップ２０側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流については、ドライバ異常信号Ｓ４に基づいて判断すればよい。
【００４９】
第１ＵＶＬＯ部１６は、第１電源電圧ＶＣＣ１が低電圧状態であるか否かを監視し、その監視結果をロジック部１５に伝達する手段である。
【００５０】
外部エラー検出部１７は、抵抗Ｒ３と抵抗Ｒ４の接続ノードからＥＲＲＩＮ端子に入力される電圧（監視対象となるアナログ電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部１５に伝達する手段である。
【００５１】
第３受信部２１は、第１送信部１１から第１トランス３１経由で入力されるスイッチ制御信号Ｓ１を受信してＳＲフリップフロップＦＦのセット入力端（Ｓ）に伝達する手段である。第４受信部２２は、第２送信部１２から第２トランス３２経由で入力されるスイッチ制御信号Ｓ２を受信してＳＲフリップフロップＦＦのリセット入力端（Ｒ）に伝達する手段である。第３送信部２３は、ロジック部２５から入力されるウォッチドッグ信号Ｓ２を第３トランス３３経由で第１受信部１３に送信する手段である。第４送信部２４は、ロジック部２５から入力されるドライバ異常信号Ｓ４を第４トランス３４経由で第２受信部１４に送信する手段である。
【００５２】
ＳＲフリップフロップＦＦは、セット入力端（Ｓ）に入力されるスイッチ制御信号Ｓ１のパルスエッジをトリガとして出力信号をハイレベルにセットし、リセット入力端（Ｒ）に入力されるスイッチ制御信号Ｓ２のパルスエッジをトリガとして出力信号をローレベルにリセットする。すなわち、上記の出力信号は、ＥＣＵ２からロジック部１５に入力される入力信号ＩＮと同一信号となる。なお、上記の出力信号は、ＳＲフリップフロップＦＦの出力端（Ｑ）からロジック部２５に送出される。
【００５３】
ロジック部２５は、ＳＲフリップフロップＦＦの出力信号（入力信号ＩＮと同一信号）に基づいて、ドライバ部２６の駆動信号を生成する。
【００５４】
また、ロジック部２５は、第２ＵＶＬＯ部２７及び過電流検出部２８での検知結果に基づいて、低電圧異常や過電流が生じていると判断した場合、その旨を異常検知信号でドライバ部２６に伝達するとともに、ドライバ異常信号Ｓ４でロジック部１５にも伝達する。このような構成とすることにより、第２半導体チップ２０に異常が生じた場合でも、ドライバ部２６は速やかに保護動作を行うことが可能となり、ロジック部１５はＥＣＵ２への異常通知動作（第２状態信号ＯＣＰＯＵＴのローレベル遷移）を行うことが可能となる。なお、ロジック部２５は、過電流保護動作後、所定時間が経過した時点で過電流保護動作からの自動復帰を行う機能を有している。
【００５５】
また、ロジック部２５は、ＳＲフリップフロップＦＦの出力信号をそのままウォッチドッグ信号Ｓ３として第３送信部２３に出力する。このように、第２半導体チップ２０から第１半導体チップ１０に向けてウォッチドッグ信号Ｓ３を返信する構成であれば、ロジック部１５において、第１半導体チップ１０に入力された入力信号ＩＮと、これに対して第２半導体チップ２０から返信されたウォッチドッグ信号Ｓ３を比較することにより、トランス伝達異常の有無を判定することが可能となる。
【００５６】
ドライバ部２６は、ロジック部２５から入力される駆動信号に基づいて、トランジスタＰ１とトランジスタＮ１のオン／オフ制御を行い、トランジスタＰ１とトランジスタＮ１との接続ノードから出力信号ＯＵＴを出力する手段である。出力信号ＯＵＴは、トランジスタＱ１及びＱ２から成る駆動回路を介して、ハイサイドスイッチＳＷＨに入力されている。なお、出力信号ＯＵＴがハイレベルであるときには、ハイサイドスイッチＳＷＨがオンとされ、逆に、出力信号ＯＵＴがローレベルであるときには、ハイサイドスイッチＳＷＨがオフとされる。
【００５７】
なお、ドライバ部２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がローレベルとなったとき、ハイサイドスイッチＳＷＨのゲートからＣＬＡＭＰ端子を介して電荷（ミラー電流）を吸い込むように、トランジスタＮ２をオンとする機能（アクティブミラークランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオフした後、トランジスタＮ２をオンすることで、ローサイドスイッチＳＷＬがオンしたときにハイサイドスイッチＳＷＨのコレクタ−ゲート間容量からの流入電流によりハイサイドスイッチＳＷＨのゲート電位が上昇するのを抑えることが可能となる。
【００５８】
また、ドライバ部２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がハイレベルとなったとき、ＣＬＡＭＰ端子を介してハイサイドスイッチＳＷＨのゲートを電源電圧ＶＣＣ２にクランプするように、トランジスタＰ２をオンとする機能（ショートサーキットクランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオンする際、ハイサイドスイッチＳＷＨのゲート電位が電源電圧ＶＣＣ２よりも高電位まで上昇することはなくなる。
【００５９】
また、ドライバ部２６は、ロジック部２５から入力される異常検知信号に基づいて保護動作を行う必要があると判断した場合、トランジスタＰ１、Ｐ２及びトランジスタＮ１、Ｎ２をいずれもオフとする一方、トランジスタＮ３をオンとする機能（ソフトターンオフ機能）を有している。このようなスイッチ制御により、保護動作時には、ハイサイドスイッチＳＷＨのゲートから抵抗Ｒ５を介して、通常動作時よりも緩やかに電荷を引き抜くことができる。このような構成とすることにより、保護動作時にモータ電流が瞬断されることを回避できるので、モータコイルの逆起電力によって生じるサージを抑制することが可能となるほか、内部のケーブルやバスバーなどの寄生インダクタンスによるサージも抑制することが可能となる。なお、抵抗Ｒ５の抵抗値を適宜選択することにより、保護動作時の立ち下がり時間を任意に調整することができる。
【００６０】
第２ＵＶＬＯ部２７は、第２電源電圧ＶＣＣ２が低電圧状態であるか否かを監視し、その監視結果をロジック部２５に伝達する手段である。
【００６１】
過電流検出部２８は、抵抗Ｒ７と抵抗Ｒ８の接続ノードからＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧（ダイオードＤ１のアノード電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部２５に伝達する手段である。なお、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧が大きくなる。従って、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ダイオードＤ１のアノード電圧が上昇し、延いては、ＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧が上昇する。そこで、過電流検出部２８は、ＯＣＰ／ＤＥＳＡＴＩＮに入力される電圧（ＧＮＤ２基準）が所定の閾値（例えば０．５［Ｖ］）に達したとき、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が過電流状態であると判定する。
【００６２】
なお、本構成例では、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧を検出することで、モータ駆動電流の検出を行う方式（電圧検出方式）を採用した構成を例に挙げて説明を行ったが、モータ駆動電流の検出方式はこれに限定されるものではなく、例えば、ハイサイドスイッチＳＷＨに流れるモータ駆動電流（或いは、これと同等の挙動を示すミラー電流）をセンス抵抗に流して電圧信号を生成し、これをＯＣＰ／ＤＥＳＡＴＩＮ端子に入力する方式（電流検出方式）を採用しても構わない。
【００６３】
ＯＣＰタイマ２９は、過電流保護動作後の経過時間をカウントする手段である。
【００６４】
第１トランス３１は、第１半導体チップ１０から第２半導体チップ２０にスイッチ制御信号Ｓ１を伝達するための直流絶縁素子である。第２トランス３２は、第１半導体チップ１０から第２半導体チップ２０にスイッチ制御信号Ｓ２を伝達するための直流絶縁素子である。第３トランス３３は、第２半導体チップ２０から第１半導体チップ１０にウォッチドッグ信号Ｓ３を伝達するための直流絶縁素子である。第４トランス３４は、第２半導体チップ２０から第１半導体チップ１０にドライバ異常信号Ｓ４を伝達するための直流絶縁素子である。
【００６５】
このように、第１半導体チップ１０と第２半導体チップ２０との間で、スイッチ制御信号Ｓ１及びＳ２だけでなく、ウォッチドッグ信号Ｓ３やドライバ異常信号Ｓ４をやり取りする構成であれば、ハイサイドスイッチＳＷＨのオン／オフ制御だけでなく、種々の保護機能を適切に実現することが可能となる。
【００６６】
図２は、トランス３１〜３４を介した送受信回路部分の詳細図である。本図に示すように、第１半導体チップ１０側に設けられる第１送信部１１、第２送信部１２、第１受信部１３、及び、第２受信部１４は、いずれも例えばＶＣＣ１−ＧＮＤ１間の電源電圧で駆動されるものであり、第２半導体チップ２０側に設けられる第３受信部２１、第４受信部２２、第３送信部２３、及び、第４送信部２４は、いずれも例えばＶＣＣ２−ＧＮＤ２間の電源電圧で駆動されるものである。
【００６７】
このような構成であれば、先にも述べた通り、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧〜数十［Ｖ］耐圧）で作成することが可能となるので、専用の高耐圧プロセス（数百［Ｖ］耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
【００６８】
なお、図２では、第１受信部１３、第２受信部１４、第３受信部２１、及び、第４受信部２２のいずれについても、ヒステリシス特性を有するコンパレータを用いた構成が描写されているが、ヒステリシス特性の有無については任意である。
【００６９】
次に、スイッチ制御装置１の諸機能の詳細について、総括的に説明する。
【００７０】
＜ＵＶＬＯ１（コントローラ側低電圧時誤動作防止機能）＞
スイッチ制御装置１は、コントローラ側電源電圧（ＶＣＣ１−ＧＮＤ１間電圧）が所定の下側閾値電圧ＶＵＶＬＯ１Ｌ以下になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。一方、スイッチ制御装置１は、コントローラ側電源電圧（ＶＣＣ１−ＧＮＤ１間電圧）が所定の上側閾値電圧ＶＵＶＬＯ１Ｈ以上になると、通常動作を開始し、ＦＬＴ端子をオープン（ハイレベル）とする。
【００７１】
＜ＵＶＬＯ２（ドライバ側低電圧時誤動作防止機能）＞
スイッチ制御装置１は、ドライバ側電源電圧（ＶＣＣ２−ＧＮＤ２間電圧）が所定の下側閾値電圧ＶＵＶＬＯ２Ｌ以下になると、ハイサイドスイッチＳＷＨをオフとし、ＯＣＰＯＵＴ端子をローレベルとする。一方、スイッチ制御装置１は、ドライバ側電源電圧（ＶＣＣ２−ＧＮＤ２間電圧）が所定の上側閾値電圧ＶＵＶＬＯ２Ｈ以上になると通常動作を開始し、ＯＣＰＯＵＴ端子をオープン（ハイレベル）とする。
【００７２】
＜アナログエラー入力＞
スイッチ制御装置１は、ＥＲＲＩＮ端子への入力電圧が所定の閾値電圧ＶＥＲＲＤＥＴ以上になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。このような構成とすることにより、スイッチ制御装置１の周辺回路に生じる異常についても、これを監視して適切な保護動作を行うことができるので、例えば、モータ電源の過電圧保護動作に利用することが可能である。なお、上記の閾値電圧ＥＲＲＤＥＴには、所定のヒステリシス（ＶＥＲＲＨＹＳ）を持たせるとよい。
【００７３】
＜過電流保護＞
スイッチ制御装置１は、ＯＣＰ／ＤＥＳＡＴＩＮ端子への入力電圧が所定の閾値電圧ＶＯＣＤＥＴ（対ＧＮＤ２）以上になると、ハイサイドスイッチＳＷＨをオフとし、ＯＣＰＯＵＴ端子をローレベルとする。
【００７４】
＜過電流保護自動復帰＞
スイッチ制御装置１は、過電流保護動作後、一定時間（ｔＯＣＰＲＬＳ）経過すると、自動復帰し、ＯＣＰＯＵＴ端子をオープン（ハイレベル）とする。なお、復帰時間は、スイッチ制御装置１の内部で固定的に設定してもよいし、装置外部から調整可能としてもよい。
【００７５】
＜ウォッチドッグタイマ＞
スイッチ制御装置１は、ＥＣＵ２から第１半導体チップ１０に入力される入力信号ＩＮと、第２半導体チップ２０から第１半導体チップ１０にフィードバックされたウォッチドッグ信号Ｓ３とを比較し、両信号の論理が不一致である場合には、入力信号ＩＮとウォッチドッグ信号Ｓ３が一致するようにスイッチ制御装置１内部で自己修正し、ＦＬＴ端子をローレベルとする。
【００７６】
＜保護動作時ソフトターンオフ＞
スイッチ制御装置１は、過電流保護動作時、ＰＲＯＯＵＴ端子をローレベルとし、ＯＵＴ端子をオープンとする。このような制御により、ハイサイドスイッチＳＷＨをゆっくりとオフすることが可能となる。なお、オフ時のスルーレートは、外付けの抵抗Ｒ５の抵抗値を適宜選択することによって任意に調整することが可能である。
【００７７】
＜アクティブミラークランプ＞
スイッチ制御装置１は、ハイサイドスイッチＳＷＨのゲート電位が所定の閾値電圧ＶＡＭＣ以下になったとき、ＣＬＡＭＰ端子をＬとする。このような制御により、ハイサイドスイッチＳＷＨを確実にオフすることが可能となる。
【００７８】
＜ショートサーキットクランプ＞
スイッチ制御装置１は、ＣＬＡＭＰ端子の印加電圧がＶＣＣ２−ＶＳＣＣ以上になると、ＣＬＡＭＰ端子をハイレベルとする。このような制御により、ハイサイドスイッチＳＷＨのゲート電位が第２電源電圧ＶＣＣ２よりも上昇してしまうことがなくなる。
【００７９】
図３は、端子配置及びパッケージ内におけるチップ配列の一例を示す模式図である。図３に示すように、本構成例のスイッチ制御装置１において、パッケージは、相対する２辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ１０、第２半導体チップ２０、及び、第３半導体チップ３０は、前記複数のピンの配列方向に対して垂直（紙面の横方向）に並べられている。
【００８０】
このようなチップ配列を採用することにより、第１半導体チップ１０に接続されるピン１１〜２０と第２半導体チップ２０に接続されるピン１〜１０を相対する２辺に分配して配列することができるので、ピン間隔を最小限に維持したまま、ピン１１〜２０とピン１〜１０との短絡を防止することが可能となる。また、ピン１１〜２０とピン１〜１０の沿面距離を確保することができるので、ピン１１〜２０からピン１〜１０への気中放電を防止することも可能である。
【００８１】
また、図３で示すように、本構成例のスイッチ制御装置１において、第１半導体チップ１０及び第３半導体チップ３０は、第１アイランド４０上に搭載されており、第２半導体チップ２０は、第２アイランド５０上に搭載されている。このような構成とすることにより、第１アイランド４０を低圧側アイランド（ＧＮＤ１固定）、第２アイランド５０を高圧側アイランド（ＶＥＥ２固定）というように、互いに電源系を分離して用いることが可能となる。なお、第１アイランド４０と第２アイランド５０は、いずれも非磁性素材（例えば銅）から成るが、磁性素材（例えば鉄）を用いても構わない。
【００８２】
図４は、外部端子の説明テーブルである。ピン１（ＮＣ）はノンコネクション端子である。ピン２（ＶＥＥ２）は負電源端子（例えば、最低：−１５Ｖ）である。ピン３（ＧＮＤ２）はＧＮＤ端子であり、スイッチ制御装置１の外部において絶縁ゲートバイポーラトランジスタＴｒ１のエミッタに接続される。ピン４（ＯＣＰ／ＤＥＳＡＴＩＮ）は過電流検出端子である。ピン５（ＯＵＴ）は出力端子である。ピン６（ＶＣＣ２）は正電源端子（例えば、最高：３０Ｖ）である。ピン７（ＣＬＡＭＰ）はクランプ端子である。ピン８（ＰＲＯＯＵＴ）はソフトターンオフ出力端子である。ピン９（ＶＥＥ２）は負電源端子である。ピン１０（ＮＣ）はノンコネクション端子である。ピン１１（ＧＮＤ１）はＧＮＤ端子である。ピン１２（ＩＮ）は制御入力端子である。ピン１３（ＲＳＴ）はリセット入力端子である。ピン１４（ＦＬＴ）は第１状態信号（コントローラチップ側の異常状態検出信号）の出力端子である。ピン１５（ＯＣＰＯＵＴ）は第２状態信号（ドライバチップ側の異常状態検出信号）の出力端子である。ピン１６（ＥＲＲＩＮ）はエラー検出端子である。ピン１７（ＶＣＣ１）は電源端子（例えば５Ｖ）である。ピン１８（ＮＣ）及びピン１９（ＮＣ）はいずれもノンコネクション端子である。ピン２０（ＧＮＤ１）はＧＮＤ端子である。
【００８３】
次に、ドライバチップからコントローラチップにドライバ異常信号を伝達するための回路構成について、より具体的な説明を行う。
【００８４】
図５は、本発明に係る信号伝達装置の第１実施形態を示すブロック図である。第１実施形態の信号伝達装置１００は、コントローラチップ１１０（図１の第１半導体チップ１０に相当）と、ドライバチップ１２０（図１の第２半導体チップ２０に相当）と、トランスチップ１３０（図１の第３半導体チップ３０に相当）と、を独立に有し、これらを一つのパッケージに封止して成る。
【００８５】
コントローラチップ１１０には、第１回路の構成要素として、異常判定部１１１と、異常信号出力部１１２と、が集積化されている。上記の第１回路は、ドライバチップ１２０から伝達される異常パルス信号Ｓｂ（図１のドライバ異常信号Ｓ４に相当）を監視して、ドライバチップ１２０の異常有無を判定する。
【００８６】
異常判定部１１１は、所定の異常判定期間Ｔ２にわたって異常パルス信号Ｓｂのパルスを検出することができなければドライバチップ１２０に異常が生じていると判定する。
【００８７】
異常信号出力部１１２は、異常判定部１１１での判定結果に応じた異常信号Ｓｃ（図１の第２状態信号ＯＣＰＯＵＴに相当）を信号伝達装置１００の外部に出力する。異常信号Ｓｃは、異常判定部１１１でドライバチップ１２０に異常なしと判定されていればハイレベルとなり、ドライバチップ１２０に異常ありと判定されていればローレベルとなる。ただし、異常判定部１１１での判定結果と異常信号Ｓｃの論理レベルとの関係については、上記と逆であっても構わない。
【００８８】
ドライバチップ１２０には、第２回路の構成要素として、出力部１２１と、異常検出部１２２と、クロック信号発振部１２３と、異常パルス信号生成部１２４と、ラッチ部１２５と、が集積化されている。上記の第２回路は、ドライバチップ１２０で異常が検出されてから少なくともコントローラチップ１１０でドライバチップ１２０の異常有無が判定されるまでの間、異常パルス信号Ｓｂを異常状態に保持する点に特徴を有している。
【００８９】
出力部１２１は、コントローラチップ１１０から伝達されるスイッチ制御信号（図１のスイッチ制御信号Ｓ１及びＳ２に相当、図５では不図示）に応じて、出力信号Ｓｏ（図１の出力信号ＯＵＴに相当）を生成する。この出力信号Ｓｏを用いてモータコイルの一端に接続されたスイッチ素子をオン／オフさせることにより、モータ駆動電流の供給制御を行うことができる。
【００９０】
なお、出力部１２１では、異常検出ラッチ信号Ｓａ’に基づいて出力信号Ｓｏの生成動作が許可／禁止される。より具体的に述べると、異常検出ラッチ信号Ｓａ’がローレベル（正常時の論理レベル）であるときには、出力信号Ｓｏの生成動作が許可され、異常検出ラッチ信号Ｓａ’がハイレベル（異常時の論理レベル）であるときには、出力信号Ｓｏの生成動作が禁止される。このような構成とすることにより、ドライバチップ１２０の異常時には、外部からの保護信号を待つことなく、出力部１２１の動作を強制的に停止させることが可能となる。
【００９１】
異常検出部１２２は、ドライバチップ１２０の動作状態（例えば、出力部１２１に流れる過電流の有無）を監視して異常検出信号Ｓａを生成する。異常検出信号Ｓａは、ドライバチップ１２０に異常が生じていなければローレベル（正常時の論理レベル）となり、異常が生じていればハイレベル（異常時の論理レベル）となる。ただし、ドライバチップ１２０の異常有無と異常検出信号Ｓａの論理レベルとの関係については上記と逆であっても構わない。
【００９２】
クロック信号発振部１２３は、所定周波数のクロック信号Ｓｘを生成して異常パルス信号生成部１２４に供給する。
【００９３】
異常パルス信号生成部１２４は、クロック信号Ｓｘに基づいて異常パルス信号Ｓｂを生成する。なお、異常パルス信号生成部１２４では、異常検出ラッチ信号Ｓａ’に基づいて異常パルス信号Ｓｂのパルス生成動作が許可／禁止される。より具体的に述べると、ドライバチップ１２０が正常であり、異常検出ラッチ信号Ｓａ’がローレベル（正常時の論理レベル）である場合には、異常パルス信号Ｓｂに一定のパルス周期Ｔ１でパルスが生成される。なお、パルス周期Ｔ１は、クロック信号Ｓｘのパルス周期に応じて決定される。一方、ドライバチップ１２０が異常であり、異常検出ラッチ信号Ｓａ’がハイレベル（異常時の論理レベル）である場合には、異常パルス信号Ｓｂのパルス生成が停止される。
【００９４】
ラッチ部１２５は、異常検出信号Ｓａがローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に立ち上げられたときに、これと同期して異常検出ラッチ信号Ｓａ’をローレベルからハイレベルに立ち上げ、以後、異常検出信号Ｓａの論理レベルに依ることなく、異常検出ラッチ信号Ｓａ’をハイレベル（異常時の論理レベル）にラッチする。また、ラッチ部１２５は、信号伝達装置１００の外部からコントローラチップ１１０とトランスチップ１２０を介して入力されるラッチ解除信号Ｓｄにパルスが立ち上げられたときに、これと同期して異常検出ラッチ信号Ｓａ’をハイレベル（異常時の論理レベル）からローレベル（正常時の論理レベル）に復帰させる。
【００９５】
トランスチップ１３０は、絶縁素子１３１及び１３２を含み、コントローラチップ１１０とドライバチップ１２０との間を絶縁しながら各種信号の双方向伝達を行う。なお、ドライバチップ１２０からコントローラチップ１１０に向けて異常パルス信号Ｓｂを伝達するための絶縁素子１３１、及び、コントローラチップ１１０からドライバチップ１２０に向けてラッチ解除信号Ｓｄを伝達するための絶縁素子１３２としては、いずれもトランスを用いることができる。
【００９６】
図６は、第１実施形態の出力異常伝達動作を示すタイミングチャートであり、上から順番に、クロック信号Ｓｘ、異常検出信号Ｓａ、異常検出ラッチ信号Ｓａ’、異常パルス信号Ｓｂ、異常信号Ｓｃ、及び、ラッチ解除信号Ｓｄが描写されている。
【００９７】
ドライバチップ１２０が正常である場合には、異常検出信号Ｓａと異常検出ラッチ信号Ｓａ’がいずれもローレベル（正常時の論理レベル）に維持される。従って、異常パルス信号Ｓｂには一定のパルス周期Ｔ１でパルスが生成され、異常判定部１１１ではドライバ異常なしと判定される。その結果、異常信号Ｓｃはハイレベル（正常時の論理レベル）に維持される。
【００９８】
一方、ドライバチップ１２０に異常が生じた場合には、異常検出信号Ｓａと異常検出ラッチ信号Ｓａ’がいずれもローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に立ち上げられる。これ以後、異常検出ラッチ信号Ｓａ’は、異常検出信号Ｓａの論理レベルに依ることなく、ラッチ解除信号Ｓｄにパルスが立ち上げられるまで、ハイレベル（異常時の論理レベル）にラッチされる。従って、異常パルス信号Ｓｂのパルス生成動作が少なくとも異常判定期間Ｔ２にわたって停止されて、異常判定部１１１ではドライバ異常ありと判定される。その結果、異常信号Ｓｃは、ハイレベル（正常時の論理レベル）からローレベル（異常時の論理レベル）に立ち下げられる。
【００９９】
その後、ラッチ解除信号Ｓｄにパルスが立ち上げられると、これに同期して異常検出ラッチ信号Ｓａ’がハイレベル（異常時の論理レベル）からローレベル（正常時の論理レベル）に復帰される。従って、異常パルス信号Ｓｂのパルス生成動作が再開され、異常判定部１１１ではドライバ異常なしと判定される。その結果、異常信号Ｓｃはローレベル（異常時の論理レベル）からハイレベル（正常時の論理レベル）に立ち上げられる。
【０１００】
上記で説明したように、第１実施形態の信号伝達装置１００であれば、ドライバチップ１２０の異常検出期間（異常検出信号Ｓａのハイレベル期間）が短い場合であっても、コントローラチップ１１０でドライバチップ１２０の異常有無が判定されるまで、異常パルス信号Ｓｂを異常状態（パルス停止状態）に保持することができるので、ドライバチップ１２０の異常を確実にコントローラチップ１１０に伝達することが可能となる。
【０１０１】
なお、ラッチ解除信号Ｓｄにパルスが立ち上げられてから、異常パルス信号Ｓｂのパルス生成動作が再開されるまでには、クロック信号Ｓｘとラッチ解除信号Ｓｄの発生タイミングに依存した遅延時間Ｔ３が生じる。例えば、図６で示したように、クロック信号Ｓｘのパルスが立ち上がるタイミングで異常パルス信号Ｓｂのパルスが発生される場合、クロック信号Ｓｘのパルスが立ち上がった直後にラッチ解除信号Ｓｄのパルスが立ち上げられると遅延時間Ｔ３は長くなり、クロック信号Ｓｘのパルスが立ち上がる直前にラッチ解除信号Ｓｄのパルスが立ち上げられると遅延時間Ｔ３は短くなる。逆に、クロック信号Ｓｘのパルスが立ち下がるタイミングで異常パルス信号Ｓｂのパルスが発生される場合には、クロック信号Ｓｘのパルスが立ち下がった直後にラッチ解除信号Ｓｄのパルスが立ち上げられると遅延時間Ｔ３は長くなり、クロック信号Ｓｘのパルスが立ち下がる直前にラッチ解除信号Ｓｄのパルスが立ち上げられると遅延時間Ｔ３は短くなる。
【０１０２】
図７は、本発明に係る信号伝達装置の第２実施形態を示すブロック図である。第２実施形態の信号伝達装置１００は、先出の第１実施形態とほぼ同様の構成であり、ドライバチップ１２０にタイマ部１２６を追加した点に特徴を有している。そこで、第１実施形態と同様の構成部分については、図５と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
【０１０３】
タイマ部１２６は、ラッチ部１２５で異常検出信号Ｓａがラッチされてから所定のラッチ期間Ｔ４が経過した後にラッチ解除信号Ｓｄのパルス生成を行う。具体的に述べると、タイマ部１２６は、異常検出信号Ｓａがローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に立ち上げられたとき、その立上がりエッジをトリガとしてラッチ期間Ｔ４のカウントを開始し、このラッチ期間Ｔ４のカウントが完了した時点（クロック信号Ｓｘのパルス数が所定値ｎに達した時点）でラッチ解除信号Ｓｄにワンショットパルスを生成する（図８Ａを参照）。
【０１０４】
このように、第２実施形態の信号伝達装置１００であれば、第１実施形態と異なり、外部からラッチ解除信号Ｓｄの入力を受けずに済む。従って、第２実施形態の信号伝達装置１００であれば、ラッチ解除信号Ｓｄの入力を受け付ける外部端子や、コントローラチップ１１０とドライバチップ１２０との間でラッチ解除信号Ｓｄの伝達を行う絶縁素子１３２を省略して、規模の縮小やコストダウンを実現することが可能となる。
【０１０５】
また、タイマ部１２６は、クロック信号発振部１２３で生成されるクロック信号Ｓｘの供給を受けて、このクロック信号Ｓｘのパルス数をカウントすることにより、ラッチ期間Ｔ４のカウントを行う構成とされている。このような構成であれば、パルス周期Ｔ１及び異常判定期間Ｔ２とラッチ期間Ｔ４との調整を容易にかつ確実に行うことが可能となる。
【０１０６】
なお、上記のラッチ期間Ｔ４は、クロック信号Ｓｘと異常検出信号Ｓａの発生タイミングに依存して変動する。例えば、図８Ａで示したように、異常検出信号Ｓａがローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に立ち上げられたときにクロック信号Ｓｘのパルスカウントを開始する場合、クロック信号Ｓｘのパルスが立ち上がった直後に異常検出信号Ｓａがハイレベルに立ち上げられるとラッチ期間Ｔ４は長くなり、クロック信号Ｓｘのパルスが立ち上がる直前に異常検出信号Ｓａがハイレベルに立ち上げられるとラッチ期間Ｔ４は短くなる。逆に、図８Ｂで示したように、異常検出信号Ｓａがハイレベル（異常時の論理レベル）からローレベル（正常時の論理レベル）に立ち下げられたときにクロック信号Ｓｘのパルスカウントを開始する場合、クロック信号Ｓｘのパルスが立ち上がった直後に異常検出信号Ｓａがローレベルに立ち下げられるとラッチ期間Ｔ４は長くなり、クロック信号Ｓｘのパルスが立ち上がる直前に異常検出信号Ｓａがローレベルに立ち下げられるとラッチ期間Ｔ４は短くなる。
【０１０７】
一方、図８Ａで示した第１動作例（異常検出信号Ｓａの立上がりエッジでラッチ期間Ｔ４のカウントを開始する構成）と、図８Ｂで示した第２動作例（異常検出信号Ｓａの立下がりエッジでラッチ期間Ｔ４のカウントを開始する構成）のいずれにおいても、ラッチ解除信号Ｓｄのパルスとクロック信号Ｓｘのパルスは同時に立ち上がるので、図６で示した遅延時間Ｔ３はゼロとなる。
【０１０８】
なお、上記の実施形態では、本発明に係る信号伝達装置を用いたモータ駆動装置を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、トランスを用いた信号伝達装置全般（例えばトランスカプラ）に適用することが可能である。
【０１０９】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１０】
本発明は、例えば、高電圧を用いるハイブリッド自動車、電気自動車、エアコン等の家電製品、及び、産業機械などに広く搭載されるモータ駆動ＩＣ（ゲートドライバＩＣ）の信頼性を高める上で好適に利用可能な技術である。
【符号の説明】
【０１１１】
１ スイッチ制御装置
２ エンジンコントロールユニット（ＥＣＵ）
１０ 第１半導体チップ（コントローラチップ）
１１ 第１送信部
１２ 第２送信部
１３ 第１受信部
１４ 第２受信部
１５ ロジック部（トランス駆動信号生成部）
１６ 第１低電圧ロックアウト部（第１ＵＶＬＯ部）
１７ 外部エラー検出部（コンパレータ）
２０ 第２半導体チップ（ドライバチップ）
２１ 第３受信部
２２ 第４受信部
２３ 第３送信部
２４ 第４送信部
２５ ロジック部
２６ ドライバ部
２７ 第２低電圧ロックアウト部（第２ＵＶＬＯ部）
２８ 過電流検出部（コンパレータ）
２９ ＯＣＰタイマ
３０ 第３半導体チップ（トランスチップ）
３１ 第１トランス
３２ 第２トランス
３３ 第３トランス
３４ 第４トランス
４０ 第１アイランド（低圧側アイランド）
５０ 第２アイランド（高圧側アイランド）
１００ 信号伝達装置
１１０ コントローラチップ（第１回路）
１１１ 異常判定部
１１２ 異常信号出力部
１２０ ドライバチップ（第２回路）
１２１ 出力部
１２２ 異常検出部
１２３ クロック信号発振部
１２４ 異常パルス信号生成部
１２５ ラッチ部
１２６ タイマ部
１３０ トランスチップ（第３回路）
１３１、１３２ 絶縁素子（トランス）
ＦＦ ＳＲフリップフロップ
ＳＷＨ ハイサイドスイッチ（ＩＧＢＴ、ＳｉＣ−ＭＯＳ）
ＳＷＬ ローサイドスイッチ（ＩＧＢＴ、ＳｉＣ−ＭＯＳ）
Ｎａ、Ｎｂ、Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１、Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｅ１、Ｅ２ 直流電圧源
Ｑ１ ｎｐｎ型バイポーラトランジスタ
Ｑ２ ｐｎｐ型バイポーラトランジスタ
Ｃ１〜Ｃ３ キャパシタ
Ｒ１〜Ｒ８ 抵抗
Ｄ１ ダイオード
【特許請求の範囲】
【請求項１】
絶縁素子を介して第１回路と第２回路との間を絶縁しながら信号伝達を行う信号伝達装置であって、
前記第１回路は、前記第２回路から伝達される異常パルス信号を監視して前記第２回路の異常有無を判定し、
前記第２回路は、前記第２回路で異常が検出されてから少なくとも前記第１回路で前記第２回路の異常有無が判定されるまで前記異常パルス信号を異常状態に保持することを特徴とする信号伝達装置。
【請求項２】
前記第２回路は、
異常検出信号を生成する異常検出部と、
前記異常検出信号をラッチして異常検出ラッチ信号を生成するラッチ部と、
前記異常検出ラッチ信号に基づいて前記異常パルス信号のパルス生成動作が許可／禁止される異常パルス信号生成部と、
を含むことを特徴とする請求項１に記載の信号伝達装置。
【請求項３】
前記第２回路は、前記異常検出ラッチ信号に基づいて出力信号の生成動作が許可／禁止される出力部を含むことを特徴とする請求項２に記載の信号伝達装置。
【請求項４】
前記第１回路は、所定の異常判定期間にわたって前記異常パルス信号のパルスを検出することができなければ前記第２回路に異常が生じていると判定する異常判定部を含むことを特徴とする請求項２または請求項３に記載の信号伝達装置。
【請求項５】
前記第１回路は、前記異常判定部での判定結果に応じた異常信号を前記信号伝達装置の外部に出力する異常信号出力部を含むことを特徴とする請求項４に記載の信号伝達装置。
【請求項６】
前記ラッチ部は、ラッチ解除信号に応じて前記異常検出信号のラッチを解除することを特徴とする請求項２〜請求項５のいずれか一項に記載の信号伝達装置。
【請求項７】
前記ラッチ解除信号は、前記信号伝達装置の外部から入力されることを特徴とする請求項６に記載の信号伝達装置。
【請求項８】
前記第２回路は、前記ラッチ部で前記異常検出信号がラッチされてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含むことを特徴とする請求項６に記載の信号伝達装置。
【請求項９】
前記第２回路は、前記異常検出部で異常の解消が検出されてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含むことを特徴とする請求項６に記載の信号伝達装置。
【請求項１０】
前記第２回路は、前記異常パルス信号生成部と前記タイマ部の双方にクロック信号を供給するクロック信号発振部を含むことを特徴とする請求項８または請求項９に記載の信号伝達装置。
【請求項１１】
前記第１回路が集積化された第１半導体チップと、前記第２回路が集積化された第２半導体チップと、前記絶縁素子が集積化された第３チップと、を独立に有し、これらを一つのパッケージに封止して成ることを特徴とする請求項１〜請求項１０のいずれか一項に記載の信号伝達装置。
【請求項１２】
前記第１回路が集積化された第１半導体チップと、前記第２回路が集積化された半導体チップと、を独立に有し、これらを一つのパッケージに封止して成り、前記絶縁素子は、前記第１半導体チップ及び前記第２半導体チップの少なくとも一方に内蔵されていることを特徴とする請求項１〜請求項１０のいずれか一項に記載の信号伝達装置。
【請求項１３】
前記絶縁素子は、トランスであることを特徴とする請求項１〜請求項１２のいずれか一項に記載の信号伝達装置。
【請求項１４】
入出力間を絶縁しながらスイッチ制御信号の伝達を行う請求項１〜請求項１３のいずれか一項に記載の信号伝達装置と、
前記信号伝達装置から出力される前記スイッチ制御信号に応じてモータ駆動電流の供給制御を行うスイッチ素子と、
を有することを特徴とするモータ駆動装置。
【請求項１】
絶縁素子を介して第１回路と第２回路との間を絶縁しながら信号伝達を行う信号伝達装置であって、
前記第１回路は、前記第２回路から伝達される異常パルス信号を監視して前記第２回路の異常有無を判定し、
前記第２回路は、前記第２回路で異常が検出されてから少なくとも前記第１回路で前記第２回路の異常有無が判定されるまで前記異常パルス信号を異常状態に保持することを特徴とする信号伝達装置。
【請求項２】
前記第２回路は、
異常検出信号を生成する異常検出部と、
前記異常検出信号をラッチして異常検出ラッチ信号を生成するラッチ部と、
前記異常検出ラッチ信号に基づいて前記異常パルス信号のパルス生成動作が許可／禁止される異常パルス信号生成部と、
を含むことを特徴とする請求項１に記載の信号伝達装置。
【請求項３】
前記第２回路は、前記異常検出ラッチ信号に基づいて出力信号の生成動作が許可／禁止される出力部を含むことを特徴とする請求項２に記載の信号伝達装置。
【請求項４】
前記第１回路は、所定の異常判定期間にわたって前記異常パルス信号のパルスを検出することができなければ前記第２回路に異常が生じていると判定する異常判定部を含むことを特徴とする請求項２または請求項３に記載の信号伝達装置。
【請求項５】
前記第１回路は、前記異常判定部での判定結果に応じた異常信号を前記信号伝達装置の外部に出力する異常信号出力部を含むことを特徴とする請求項４に記載の信号伝達装置。
【請求項６】
前記ラッチ部は、ラッチ解除信号に応じて前記異常検出信号のラッチを解除することを特徴とする請求項２〜請求項５のいずれか一項に記載の信号伝達装置。
【請求項７】
前記ラッチ解除信号は、前記信号伝達装置の外部から入力されることを特徴とする請求項６に記載の信号伝達装置。
【請求項８】
前記第２回路は、前記ラッチ部で前記異常検出信号がラッチされてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含むことを特徴とする請求項６に記載の信号伝達装置。
【請求項９】
前記第２回路は、前記異常検出部で異常の解消が検出されてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含むことを特徴とする請求項６に記載の信号伝達装置。
【請求項１０】
前記第２回路は、前記異常パルス信号生成部と前記タイマ部の双方にクロック信号を供給するクロック信号発振部を含むことを特徴とする請求項８または請求項９に記載の信号伝達装置。
【請求項１１】
前記第１回路が集積化された第１半導体チップと、前記第２回路が集積化された第２半導体チップと、前記絶縁素子が集積化された第３チップと、を独立に有し、これらを一つのパッケージに封止して成ることを特徴とする請求項１〜請求項１０のいずれか一項に記載の信号伝達装置。
【請求項１２】
前記第１回路が集積化された第１半導体チップと、前記第２回路が集積化された半導体チップと、を独立に有し、これらを一つのパッケージに封止して成り、前記絶縁素子は、前記第１半導体チップ及び前記第２半導体チップの少なくとも一方に内蔵されていることを特徴とする請求項１〜請求項１０のいずれか一項に記載の信号伝達装置。
【請求項１３】
前記絶縁素子は、トランスであることを特徴とする請求項１〜請求項１２のいずれか一項に記載の信号伝達装置。
【請求項１４】
入出力間を絶縁しながらスイッチ制御信号の伝達を行う請求項１〜請求項１３のいずれか一項に記載の信号伝達装置と、
前記信号伝達装置から出力される前記スイッチ制御信号に応じてモータ駆動電流の供給制御を行うスイッチ素子と、
を有することを特徴とするモータ駆動装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【公開番号】特開２０１２−２５７４２１（Ｐ２０１２−２５７４２１Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２９８２５（Ｐ２０１１−１２９８２５）
【出願日】平成２３年６月１０日（２０１１．６．１０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月１０日（２０１１．６．１０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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