光半導体装置
【課題】新たに工程を追加せずに側面容量を低減することでコストパフォーマンスに優れた光半導体装置を提供する。
【解決手段】第一導電型の半導体層と、前記第一導電型の半導体層上に形成された第二導電型の半導体層とを備える半導体基板を有し、前記第二導電型の半導体層上の受光領域に入射された光を電流に変換する光半導体装置であって、前記第二導電型の半導体層の上面から当該第二導電型の半導体層を貫通して前記第一導電型の半導体層と接するよう形成された第一導電型のコンタクト層と、前記コンタクト層上に設けられた前記電流を取り出すための第一の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極から離れた位置に設けられた前記電流を取り出すための第二の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極と前記第二の電極との間の領域に設けられた絶縁膜と、前記絶縁膜上に設けられた第三の電極とを備える。
【解決手段】第一導電型の半導体層と、前記第一導電型の半導体層上に形成された第二導電型の半導体層とを備える半導体基板を有し、前記第二導電型の半導体層上の受光領域に入射された光を電流に変換する光半導体装置であって、前記第二導電型の半導体層の上面から当該第二導電型の半導体層を貫通して前記第一導電型の半導体層と接するよう形成された第一導電型のコンタクト層と、前記コンタクト層上に設けられた前記電流を取り出すための第一の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極から離れた位置に設けられた前記電流を取り出すための第二の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極と前記第二の電極との間の領域に設けられた絶縁膜と、前記絶縁膜上に設けられた第三の電極とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受光素子を備える光半導体装置に関し、特に、ｐｎ接合部の寄生容量を低減する技術に関する。
【背景技術】
【０００２】
この種の光半導体装置は、例えば、光ディスクに対し信号の読み書きを行う光ピックアップ装置に用いられるOEIC（Optical Electrical Integrated Circuit）等に利用されている。
OEICに利用されている一般的な光半導体装置の構成の一例について説明する。
図１１は、光半導体装置１０００の構成を示す断面図である。図１１では、半導体基板としてｐ型の半導体基板を、受光素子としてpinフォトダイオードを例示している。
【０００３】
光半導体装置１０００は、高濃度のｐ型半導体基板１００１と、ｐ型半導体基板１００１上に形成された低濃度のｐ型半導体層１００２と、ｐ型半導体層１００２上に形成されたｎ型半導体層１００３と、ｎ型半導体層１００３の表面からｐ型半導体層１００２まで達するように、選択的に形成された高濃度のｐ型素子分離領域１００４と、ｎ型半導体層１００３上に選択的に形成された高濃度のｎ型カソード領域１００５と、ｎ型半導体層１００３上に選択的に形成されたＬＯＣＯＳ（Local Oxidation of Silicon）分離層１００６と、ｎ型半導体層１００３及びＬＯＣＯＳ分離層１００６上に形成されたフィールド膜１００７と、ｎ型カソード領域１００５上に選択的に形成されたカソード電極１００８と、ｐ型素子分離領域１００４上に形成されたアノード電極１００９と、フィールド膜１００７を開口することにより形成された受光面上に形成された反射防止膜１０１０とを備える。
【０００４】
このような光半導体装置１０００において、カソード電極１００８−アノード電極１００９間に逆バイアスが印加されると、ｐ型半導体層１００２とｎ型半導体層１００３との接合領域に空乏層１０１１が形成される。ただし、図１１に示すように、ｐ型半導体層１００２は、ｎ型半導体層１００３より低不純物濃度であるため、空乏層１０１１は、低不純物濃度であるｐ型半導体層１００２側に広がって形成される。
【０００５】
光ディスクを再生する再生装置における高倍速再生に伴い、フォトダイオードのさらなる高速化が望まれている。ここで、フォトダイオードの周波数特性は、フォトダイオードの寄生容量及び寄生抵抗の積であるＣＲ積に反比例するため、寄生容量を低減することが重要になる。
このように高速化の阻害要因となる寄生容量としては、一般的には、ｐｎ接合部の接合容量が最も支配的である。したがって、上述の例では、ｐｎ接合部の接合容量を低減することにより、フォトダイオードの高速化を図っている。具体的には、ｐｎ接合部における寄生容量は空乏層の幅に反比例するため、光半導体装置１０００では、ｐ型半導体層１００２を低濃度化（例えば、濃度は１０１５ｃｍ−３以下）して空乏層を拡大し完全空乏化させている。
【０００６】
しかしながら、ｐｎ接合部の接合容量としては、ｐ型半導体層１００２とｎ型半導体層１００３との接合領域の接合容量（底面容量）の他、ｐ型素子分離領域１００４とｎ型半導体層１００３との接合領域の接合容量（側面容量）も存在する。ｐ型素子分離領域１００４は、ｎ型半導体層１００３より高不純物濃度であるため、単位面積当たりの容量値は、底面容量より大きくなる。したがって、フォトダイオードの形状が、例えば、周辺長の長い長方形等の場合には、側面容量が大きくなり、高速化の妨げとなる場合がある。
【０００７】
そこで、例えば特許文献１の光半導体装置２０００では、ｐ型素子分離領域１００４とｎ型半導体層１００３との接合領域にも空乏層を形成することにより、フォトダイオードの側面容量の低減を図っている。以下、光半導体装置２０００について詳細に説明する。
図１２は、光半導体装置２０００の構成を示す断面図である。光半導体装置２０００は、図１１で示した光半導体装置１０００の構成に加え、ｎ型半導体層１００３とｐ型素子分離領域１００４との間に形成された複数の高濃度のｐ型半導体領域２００１をさらに備える。
【０００８】
光半導体装置２０００において、複数のｐ型半導体領域２００１は、ｎ型半導体層１００３の面内方向に規則的に形成され、かつ、低濃度ｐ型半導体層１００２を介してｐ型素子分離領域と電気的に接続されている。
したがって、カソード電極１００８とアノード電極１００９との間に印加された逆方向電圧により、ｐ型半導体領域２００１内部及びその周辺部に空乏層が形成され、それぞれの空乏層が互いに結合して、積層面内方向に一連に繋がった空乏層１０１１が形成される。その結果、空乏層１０１１の積層面内方向の幅が広がり、側面容量を低減することができる。なお、フォトダイオードの高速化に関するその他の先行技術文献としては、以下の特許文献２乃至特許文献４に記載のものがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１１７９５２号公報
【特許文献２】特開２００５−１８３７２２号公報
【特許文献３】特開２００８−６６４４６号公報
【特許文献４】特開２００８−２７０２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ｐ型半導体領域２００１内部を空乏化しつつその周辺部にも空乏層を形成するためには、ｐ型半導体領域２００１を形成する際、その濃度と幅とを精度よく制御する必要がある。具体的には、高濃度のｐ型半導体領域２００１内部を空乏化するためには、ｐ型半導体領域２００１の幅を狭くする（例えば、コンマ数ミクロン）必要がある。ｐ型半導体領域２００１の幅を狭くすると、ｐ型半導体領域２００１により形成される空乏層幅も縮小されるため、一連に繋がった空乏層１０１１が形成されるためには、ｐ型半導体領域１１４の間隔を狭くして形成数を増やす必要がある。
【００１１】
したがって、光半導体装置２０００を製造するにあたって、選択できるｐ型半導体領域２００１のパラメータ（幅や隣接間隔等）の自由度が限られてしまう。レイアウトの自由度の減少に加えて、コンマ数ミクロン幅のｐ型半導体領域２００１の形成や工程ばらつきに対するマージンが少ないという問題もあり、複数のｐ型半導体領域２００１により積層面内方向に一連に繋がった空乏層１０１１を形成することができる光半導体装置２０００を現実に製造するのは非常に困難である。
【００１２】
一方、ｐ型半導体領域２００１の周辺部に形成される空乏層幅を拡大させるために、ｐ型半導体領域２００１を高濃度化またはｐ型半導体領域２００１の幅を拡大すると、ｐ型半導体領域２００１内部が空乏化しないため、ｐ型半導体領域２００１とｎ型半導体層１００３との接合領域で新たに側面容量が付加されてしまい、フォトダイオードの高速化を阻害する。
【００１３】
また、アノード‐カソード間にｐ型半導体領域２００１を複数形成し空乏層の幅を拡大するためには、アノード‐カソード間に、ある程度の距離が必要となる。その結果、フォトダイオードの面積が大きくなるため、接合容量の底面成分が大きくなり、その結果、周波数特性の低下の要因となる。
さらに、より空乏層を広げるためには、ｐ型半導体領域２００１それぞれに電位を与えることでカソード電極１００８との電位差を大きくすることも考えられるが、そのためには、それぞれのｐ型半導体領域２００１と接続する新たな拡散（コンタクト）層や電極を設ける必要がある。その結果、工程の追加が必要なだけでなく構造も複雑になり、コストアップの要因となる。
【００１４】
以上は、半導体基板としてｐ型の半導体基板１００１を有し、ｎ型半導体層１００３に高濃度のｐ型素子分離領域１００４が複数形成された光半導体装置２０００について説明したが、半導体基板としてｎ型の半導体基板を有し、当該ｎ型半導体基板上に形成された低濃度のｎ型半導体層と、当該ｎ型半導体層上に形成されたｐ型半導体層と、当該ｐ型半導体層に形成された複数の高濃度のｎ型素子分離領域とを備える光半導体装置についても同様の課題が生じる。
【００１５】
本発明は、別途工程を追加することなく側面容量を低減する光半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の一実施形態である光半導体装置は、第一導電型の半導体層と、前記第一導電型の半導体層上に形成された第二導電型の半導体層とを備える半導体基板を有し、前記第二導電型の半導体層上の受光領域に入射された光を電流に変換する光半導体装置であって、前記第二導電型の半導体層の上面から当該第二導電型の半導体層を貫通して前記第一導電型の半導体層と接するよう形成された第一導電型のコンタクト層と、前記コンタクト層上に設けられた前記電流を取り出すための第一の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極から離れた位置に設けられた前記電流を取り出すための第二の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極と前記第二の電極との間の領域に設けられた絶縁膜と、前記絶縁膜上に設けられた第三の電極とを備える。
【００１７】
ここで、第一導電型及び第二導電型は、一方がｎ型で他方がｐ型である。
【発明の効果】
【００１８】
上記の構成により、第二導電型の半導体層と絶縁膜と第三の電極とでＭＯＳ構造が形成されるので、第三の電極に第二導電型の極性に応じた電圧を印加することで発生する第二の電極‐第三の電極間の電位差により、第三の電極下部の第二導電型の半導体層領域が空乏化する。第二導電型の半導体層と第一導電型のコンタクト層との接合領域における空乏層幅が拡大するので、受光素子のｐｎ接合部において側面容量が低減される。ゆえに、第二導電型の半導体層に第一導電型の半導体領域を注入する工程を別途追加することなく、ＣＲ積が低減するので受光素子の高速化が可能となる。
【００１９】
また、第三の電極は、第一の電極‐第二の電極間に複数設ける必要は無く、一つ設ければよいので、光半導体装置の面積を小さくでき構造も簡素化できるとともに、レイアウトの自由度を減少させることもない。
ここで、前記第二の電極がカソード電極である場合には、当該カソード電極に印加される電圧より低い電圧が前記第三の電極に印加され、前記第二の電極がアノード電極である場合には、当該アノード電極に印加される電圧より高い電圧が前記第三の電極に印加されるとしてもよい。
【００２０】
これにより、第二の電極と第三の電極とに電位差を与えることができるので、前記第三の電極下部の第二導電型の半導体層の少なくとも一部を空乏化させることができる。
ここで、前記絶縁膜が酸化膜であるとしてもよい。
その際、前記絶縁膜がLOCOS（Local Oxidation of Silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されているとしてもよい。
【００２１】
これにより、第二導電型の半導体層と第一導電型のコンタクト層との接合領域において、第二導電型の半導体層の膜厚が狭くなる。このため、第二導電型の半導体層と第一導電型のコンタクト層との接合面積が減少するので、第三の電極下部の第二導電型の半導体層の完全空乏化が容易になる。
ここで、前記絶縁膜が少なくとも２層以上で構成されているとしてもよい。
【００２２】
空乏層幅は、絶縁膜の膜厚や誘電率に依存するので、それぞれの絶縁膜の膜厚や誘電率を適宜選択することにより、空乏層幅を制御する際の自由度が大きくなる。
ここで、前記絶縁膜が窒化膜であるとしてもよい。
窒化膜は、酸化膜に比べて誘電率が大きいため、絶縁膜として窒化膜を用いることにより、より空乏層幅を拡大することができる。
【００２３】
ここで、前記第一の電極と前記第三の電極の少なくとも一部が一体的に形成されているとしてもよい。
第三の電極の少なくとも一部は、第一の電極と一体的に形成されるので、工程を追加することなく側面領域に空乏層を形成することができ、新たな拡散層やコンタクトヴィアを設ける必要はない。また、このように構造を簡略化することができるのに加え、第一の電極‐第二の電極間の距離を短縮することができるので、受光素子の面積を縮小し、底面容量を低減することができる。
【００２４】
ここで、前記第三の電極が、下部電極と上部電極の少なくとも２層構造で形成されているとしてもよい。
これにより、絶縁膜周辺部のレイアウトの自由度が拡大するので、同一基板上に他の電子素子が集積されることを前提とすると、光半導体装置における製造工程を当該他の電子素子の製造工程と共通化することも可能となる。
【００２５】
ここで、前記第二導電型の半導体層には、前記第二の電極が接するように第二導電型のコンタクト層が形成されており、前記第二導電型のコンタクト層は、前記第二導電型の半導体層における前記第三の電極に相当する位置まで延在しているとしてもよい。
これにより、コンタクト層下部の第二導電型の半導体層領域であっても、第三の電極に相当する位置における第二導電型の半導体層領域において空乏層が形成される。したがって、デッドスペースを減少させ効率的に空乏層を拡大することが可能となり、第一の電極‐第二の電極間の距離を縮小できる。
【００２６】
ここで、前記受光領域を複数の領域に分割する分割部と、前記分割部上に形成された第四の電極とをさらに備えるとしてもよい。
これにより、分割部周辺の第二導電型の半導体層の少なくとも一部が空乏化されるので、当該分割部周辺における空乏層を拡大することができ、側面容量を低減することができる。
【００２７】
ここで、前記第三の電極と前記第四の電極とが電気的に接続されているとしてもよい。
これにより、光半導体装置の構造を簡略化できる。
ここで、前記第四の電極の幅は、前記分割部の幅より広く、前記第四の電極が、光に対して透過性を有し、かつ、導電性の性質を有する材料で構成されているとしてもよい。
これにより、分割部周辺の第二導電型の半導体層部分において、光の透過率が向上するため、当該第二導電型の半導体層部分において生成されるキャリアが増加し受光感度が大きくなる効果に加えて、空乏層をさらに拡大することが可能となり側面容量をさらに低減することができる。
【００２８】
ここで、前記半導体基板上に形成された電子素子をさらに備えるとしてもよい。
これにより、１チップ化が可能となり小型化するのに加えて、パッケージ数の削減やボンディングワイヤの削減により、寄生容量や寄生インダクタンスを低減することが可能となり、フォトダイオードの高速化を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１における光半導体装置１００の構成を示す断面図である。
【図２】光半導体装置１００を上から見た平面図である。
【図３】光半導体装置１００の製造工程を示す図である。
【図４】実施の形態２における光半導体装置２００の構成を示す断面図である。
【図５】光半導体装置２００の空乏層幅とプレート酸化膜厚、及びカソード電極‐プレート電極間の電位差の関係を示す相関図である。
【図６】実施の形態２の変形例における光半導体装置２００ａの構成を示す断面図である。
【図７】実施の形態３における光半導体装置３００の構成を示す断面図である。
【図８】実施の形態４における光半導体装置４００の構成を示す断面図である。
【図９】光半導体装置４００を上から見た平面図である。
【図１０】実施の形態４の変形例における光半導体装置４００ａの構成を示す断面図である。
【図１１】光半導体装置１０００の構成を示す断面図である。
【図１２】光半導体装置２０００の構成を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明に係る光半導体装置について、図面を参照しながら説明する。
１．（実施の形態１）
１‐１．光半導体装置の構成
図１は、光半導体装置１００の構成を示す断面図である。図１では、半導体基板として低濃度ｐ型のシリコン基板１０１を、受光素子としてpinフォトダイオードを例示している。
【００３１】
光半導体装置１００は、図１に示すように、低濃度ｐ型のシリコン基板１０１と、シリコン基板１０１上に形成された高濃度のｐ型埋込層１０２と、ｐ型埋込層１０２上に形成された低濃度のｐ型エピタキシャル層１０３と、ｐ型エピタキシャル層１０３上に形成されたｎ型エピタキシャル層１０４と、ｐ型エピタキシャル層１０３とｎ型エピタキシャル層１０４との界面付近に選択的に形成された高濃度ｐ型の第一アノードコンタクト層（アノード埋込層）１０５と、第一アノードコンタクト層１０５上に形成された高濃度ｐ型の第二アノードコンタクト層１０６と、ｎ型エピタキシャル層１０４上に選択的に形成された高濃度ｎ型のカソードコンタクト層１０７と、ｎ型エピタキシャル層１０４上に選択的に形成されたＬＯＣＯＳ分離層１０８と、ｎ型エピタキシャル層１０４及びＬＯＣＯＳ分離層１０８上に形成されたフィールド膜１０９と、カソードコンタクト層１０７上に選択的に形成されたカソード電極１１０と、第二アノードコンタクト層１０６上に形成されたアノード電極１１１と、フィールド膜１０９を開口することにより形成された受光面１１２上に形成された反射防止膜（例えば、酸化膜や窒化膜）１１３と、カソード電極１１０とアノード電極１１１と間のＬＯＣＯＳ分離層１０８上に形成されたプレート電極１１４とを備える。フォトダイオードの受光面の形状としては、一辺の長さが１０μｍ〜数ｍｍの正方形または長方形、あるいは直径が１０μｍ〜数ｍｍ程度の円形等が用いられる。
【００３２】
続いて、プレート電極１１４と、カソード電極１１０及びアノード電極１１１との位置関係について詳細に説明する。図２は、光半導体装置１００を上から見た平面図である。図２に示すように、カソード電極１１０は、受光面１１２の外周を囲むように、受光面１１２周辺のカソードコンタクト層１０７上に形成されており、プレート電極１１４は、このカソード電極１１０を囲むように、第二アノードコンタクト層１０６とカソードコンタクト層１０７との間のＬＯＣＯＳ分離層１０８上に形成されている。また、このプレート電極１１４を囲むように、カソード周辺に形成された第二アノードコンタクト層１０６上にアノード電極１１１が形成されている。
【００３３】
このような光半導体装置１００において、反射防止膜１１３が設けられた受光面１１２上から光が入射されると、カソードであるｎ型エピタキシャル層１０４とアノードであるｐ型エピタキシャル層１０３で吸収され、電子‐正孔対が形成される。この時、カソード電極１１０‐アノード電極１１１間に逆バイアスが印加されると、より低不純物濃度であるｐ型エピタキシャル層１０３側に空乏層１１５が広がって形成される。
【００３４】
第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域においては、ｎ型エピタキシャル層１０４−ＬＯＣＯＳ分離層１０８−プレート電極１１４により、ＭＯＳ型（Ｐｃｈ型）の容量が形成される。そのため、プレート電極１１４に、カソード電極１１０の印加電圧より低い電圧が印加されると、空乏層１１５がｎ型エピタキシャル層１０４側に広がって形成される。カソード電極１１０‐プレート電圧１１４間の電位差を大きくすることにより、空乏層１１５端がｐ型エピタキシャル層１０３とｎ型エピタキシャル層１０４との界面まで到達することが可能である。
【００３５】
空乏層１１５近傍で発生した電子‐正孔対のうち、電子はカソードコンタクト層１０７に、正孔は第一アノードコンタクト層１０５に、それぞれ拡散とドリフトにより移動し、電子はカソード電極１１０により、正孔はアノード電極１１１により、それぞれ光電流として取り出される。
ｐ型エピタキシャル層１０３を低濃度化して完全空乏化させるのに加え、プレート電極１１４の下部領域を空乏化させることにより、光電流としては高速成分であるドリフト電流が支配的となり、低速成分である拡散電流はほとんど光電流に寄与しないため、フォトダイオードの高速化が可能となる。また、ｎ型エピタキシャル層１０４と、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６との接合領域の空乏層の増加により、寄生容量が減少するので、ＣＲ積が低減し高速化させることができる。
【００３６】
また、ＬＯＣＯＳ分離層１０８は、ｎ型エピタキシャル層１０４の上面部にも一部形成されるため、プレート電極１１４下部のｎ型エピタキシャル層１０４の実効的な膜厚が薄くなり、空乏化が容易になる。
また、ｐ型埋込層１０２はシリコン基板１０１に対して高濃度であるため、ポテンシャルバリアが形成される。シリコン基板１０１は空乏化していないので、シリコン基板１０１で発生したキャリアは拡散により移動するが、ｐ型埋込層１０２のポテンシャルバリアによりｐ型エピタキシャル層１０３には到達せず、ｐ型埋込層１０２で再結合される。このように、シリコン基板１０１で発生したキャリアに起因する拡散電流は、光電流に寄与しない。したがって、光電流において拡散電流成分がさらに低減されるので、さらなるフォトダイオードの高速化が可能となる。
【００３７】
さらに、ｎ型エピタキシャル層１０４上にカソードコンタクト層１０７が形成されており、カソード電極１１０はカソードコンタクト層１０７に接続しているので、カソード抵抗を低減することができる。寄生抵抗が低減するため、さらなる高速化が可能となる。
１‐２．光半導体装置の製造方法
続いて、光半導体装置の製造方法について説明する。図３は、製造方法における各工程での光半導体装置１００の構成を示す断面図である。
【００３８】
まず、シリコン基板１０１においてｐ型埋込層１０２をイオン注入等により形成する。その後、ｐ型エピタキシャル層１０３（例えば、膜厚を１０μｍ、濃度を１×１０１４ｃｍ−3とする）を形成する（図３（ａ））。
次に、ｐ型エピタキシャル層１０３に第一アノードコンタクト層１０５をイオン注入等により選択的に形成した後、ｐ型エピタキシャル層１０３上にｎ型エピタキシャル層１０４（例えば、膜厚を１．０μｍ、濃度を１×１０１6ｃｍ−3とする）を形成する（図３（ｂ））。
【００３９】
次に、第一アノードコンタクト層１０５上に第二アノードコンタクト層１０６を、ｎ型エピタキシャル層１０４にカソードコンタクト層１０７を、並びに第二アノードコンタクト層１０６及びカソードコンタクト層１０７の境界領域や素子分離領域にＬＯＣＯＳ分離層１０８（例えば、膜厚を４００ｎｍとする）を、それぞれ形成する（図３（ｃ））。
更に、ｎ型エピタキシャル層１０４及びＬＯＣＯＳ分離層１０８上の全面にフィールド膜１０９をＣＶＤ法等により形成後、フィールド膜１０９にコンタクトホールを選択的に開口して、スパッタ法等によりカソード電極１１０、アノード電極１１１、プレート電極１１４（例えば、膜厚を１．０μｍ、材料をＴｉ／ＴｉＮ／Ａｌとする）を選択的に形成する（図３（ｄ））。
【００４０】
最後に、最上部に保護膜を形成後（不図示）、保護膜及びフィールド膜１０９を開口することで反射防止膜１１３を露出させて受光面１１２を形成し、フォトダイオードを形成する（図３（ｅ））。
以上のように本実施の形態によれば、カソード電極１１０‐アノード電極１１１間にプレート電極１１４が形成されており、カソード電極１１０‐プレート電極１１４間に電位差を与えることにより、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域に空乏層を形成することができる。電位差を大きくすることにより、接合領域で形成される空乏層幅が拡大するため、接合容量の側面成分を大幅に低減することが可能となる。その結果、ＣＲ積が低減するため、フォトダイオードの高速化が可能となる。
【００４１】
また、プレート電極１１４は、カソード電極１１０とアノード電極１１１間に一箇所設けるだけでよく、レイアウトを複雑にすることなく、単純な構造で空乏層の形成を実現できる。
ところで、入射光の波長によってシリコンの吸収係数が異なるため、光がシリコン中に侵入する深さが異なる。
【００４２】
しかしながら、波長に対しての最適構造は、ｐ型エピタキシャル層１０３の膜厚及び濃度を適宜選択することにより決定できる。したがって、プレート電極周辺の構造に依存することなく、ｐ型エピタキシャル層１０３を完全空乏化させ、光電流として寄与する拡散電流を低減しドリフト電流を支配的にすることでフォトダイオードの高速化が可能である。すなわち、シリコンに対して感度のある波長領域に対しては、いずれの場合も本発明は適用可能であり、側面容量低減の効果が見込まれる。
２．（実施の形態２）
図４は、光半導体装置２００の構成を示す断面図である。図４に示すように、光半導体装置２００は、ｎ型エピタキシャル層１０４上であり、第二アノードコンタクト層１０６とカソードコンタクト層１０７との境界領域に形成されたプレート酸化膜２０１と、プレート酸化膜２０１上に形成されたプレート下部電極２０２とを備え、プレート電極１１４は、プレート下部電極２０２上に形成される。プレート下部電極２０２は、例えば、ポリシリコンやアモルファスシリコン等で構成される。その他の構成は、図１の構成と同一である。
【００４３】
このように光半導体装置２００は、実施の形態１で説明した光半導体装置１００のＬＯＣＯＳ分離層１０８の代わりにプレート酸化膜２０１を用い、プレート酸化膜２０１上にプレート下部電極２０２を設けた構成である。プレート酸化膜２０１は、ＬＯＣＯＳ分離層１０８に比べて薄く形成することができる。
また、プレート下部電極２０２は、薄いプレート酸化膜２０１上に電極を形成するためのものである。ここで、例えば、MOSトランジスタを同一基板上に集積したOEICでは、プレート酸化膜２０１はMOSトランジスタのゲート酸化膜と、プレート下部電極２０２はゲートポリシリコン電極と共通化することができる。
【００４４】
続いて、空乏層幅とプレート酸化膜厚、及び空乏層幅とカソード電極１１０‐プレート電極１１４間に印加される電位差との関係について説明する。図５（ａ）は、空乏層幅とプレート酸化膜厚の関係を示す図であり、ｎ型エピタキシャル層１０４の濃度及びカソード電極１１０‐プレート電極１１４間の電位差を変化させた時の関係を示している。図５（ｂ）は、空乏層幅とカソード電極１１０‐プレート電極１１４間に印加される電位差との関係を示す図であり、ｎ型エピタキシャル層１０４の濃度及びプレート酸化膜厚を変化させた時の関係を示している。
【００４５】
図５（ａ）に示すように、プレート酸化膜厚が薄くなるほど空乏層が伸びる。同一のｎ型エピタキシャル層１０４濃度であれば、電位差が０Vより５Vの方が同じプレート酸化膜厚であっても空乏層が伸びる。同一の電位差であれば、ｎ型エピタキシャル層１０４濃度が低い方が同じプレート酸化膜厚であっても空乏層が伸びる。
また、図５（ｂ）に示すように、カソード電極１１０‐プレート電極１１４間の電位差が大きくなるほど空乏層幅が大きくなる。例えば、ｎ型エピタキシャル層１０４の濃度が４×１０１５ｃｍ−３、膜厚が１．０μmの場合、ｎ型エピタキシャル層１０４のアノードとカソードとの境界領域全体を空乏化するためには、プレート酸化膜厚が４００ｎｍの時は、電位差が９．５Ｖ以上必要であるのに対して、酸化膜厚が２０ｎｍの時は、電位差が２．５V程度で完全空乏化し、低い電圧で側面容量を低減することが可能となる。したがって、低電圧回路であっても空乏層の拡大を実現できるので、様々な回路に適用可能である。
【００４６】
また、ｎ型エピタキシャル層１０４の濃度が１×１０１６ｃｍ−３、膜厚が１．０μmの場合は、プレート酸化膜厚が２０ｎｍの時は、電位差が７．７Ｖ程度で完全空乏化する。すなわち、ｎ型エピタキシャル層１０４の濃度が比較的高くても、電位差を大きくすれば完全空乏化は可能であり、側面容量を低減することができる。
ここで、プレート電極１１４の幅を５μｍ、カソード電極１１０−アノード電極１１１間の電位差５．０Ｖとする。５０μｍX５０μｍの正方形のフォトダイオードでは、プレート電極１１４が無い場合は、底面容量及び側面容量は、それぞれ３０ｆＦ、１５ｆＦ（計４５ｆＦ）である。
【００４７】
一方、プレート電極１１４が有る場合には、側面容量は４．２ｆＦまで低減し、接合容量の合計は、３４．２ｆＦとなり、約２４％低減する。
周辺長の影響が大きい１００μｍX２０μｍの長方形のフォトダイオードでは、プレート電極１１４が無い場合は、底面容量及び側面容量は、それぞれ２４ｆＦ、１８．２ｆＦ（計４２．２ｆＦ）である。
【００４８】
一方、プレート電極１１４が有る場合には、側面容量は２．９ｆＦとなり、接合容量の合計は、２６．９ｆＦとなり、約３６％とより大きく低減する。
したがって、本実施の形態において、カソード電極１１０‐プレート電極１１４間の電位差が小さい場合であってもプレート酸化膜厚を薄くすることにより、ｎ型エピタキシャル層１０４の濃度が比較的高い場合であってもカソード電極１１０‐プレート電極１１４間の電位差を大きくすることにより、ｎ型エピタキシャル層１０４の完全空乏化を容易に行うことができる。ｎ型エピタキシャル層１０４の完全空乏化により接合容量の側面成分を低減することができるので、フォトダイオードを高速化することができる。
（変形例）
カソードコンタクト層１０７とプレート酸化膜２０１とが一部接するよう形成された一変形例について説明する。
【００４９】
図６は、光半導体装置２００ａの構成を示す断面図である。光半導体装置２００ａは、図６に示すように、プレート酸化膜２０１がカソードコンタクト層１０７上部の領域まで延長された構成になっている。この構成によれば、デッドスペースを削減して、カソードコンタクト層１０７端まで効率的に空乏層を拡大することが可能であり、カソード電極１００‐アノード電極１１１間の間隔を最大限縮小できる。
３．（実施の形態３）
図７は、光半導体装置３００の構成を示す断面図である。
【００５０】
光半導体装置３００は、図７に示すように、カソードコンタクト層１０７上に選択的に形成されたカソード下部電極３０１と、第二アノードコンタクト層１０６上に形成されたアノード下部電極３０２と、ＬＯＣＯＳ分離層１０８上にアノード下部電極３０２と一体的に形成されたプレート電極３０３とを備える。カソード電極１１０は、カソード下部電極３０１上に形成され、アノード電極１１１は、アノード下部電極３０２上に形成される。その他の構成は、図１の構成と同一である。その他の構成は、図１の構成と同一である。
【００５１】
第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域の空乏層を拡大するためには、プレート電極３０３‐カソード電極１１０間（カソード電極１１０側が＋）に電位差が発生すればよい。
光半導体装置３００は、アノード下部電極３０２とプレート電極３０３とを一体とした構成であるので、カソード電極１００‐アノード電極１１１間に逆バイアスが印加されることにより、側面部の空乏層を拡大することができる。
【００５２】
また、フォトダイオードには通常逆方向電圧が印加されているので、使用条件及び構成によってはカソード下部電極３０１とプレート電極３０３とを一体的に構成することも可能である。
以上のように本実施の形態によれば、プレート電極３０３をカソード下部電極またはアノード下部電極と一体的に構成することができるので、新たに工程を追加する必要が無く、光半導体装置３００の構成を簡略化できる。
【００５３】
また、プレート電極が一体的に構成されることにより、例えば実施の形態１で示したように、プレート電極を別途設ける必要がないので、レイアウトの自由度が増すとともに、カソード電極−アノード電極間の距離を短くすることができる。その結果、ｐ型エピタキシャル層１０３とｎ型エピタキシャル層１０４との接合領域が縮小されるので、この接合領域における寄生容量が小さくなる。
４．（実施の形態４）
図８は、光半導体装置４００の構成を示す断面図である。光半導体装置４００は、ｐ型エピタキシャル層１０３とｎ型エピタキシャル層１０４との界面付近に選択的に形成された高濃度ｐ型の分割埋込層４０１と、分割埋込層４０１上のｎ型エピタキシャル層１０４に選択的に形成された高濃度ｐ型の分割拡散層４０２と、分割拡散層４０２上に形成されたＬＯＣＯＳ分割層４０３と、ＬＯＣＯＳ分割層４０３上に選択的に形成された分割部プレート電極４０４とを備える。ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３は、それぞれ第一アノードコンタクト層１０５、第二アノードコンタクト層１０６、及びＬＯＣＯＳ分離層１０８と共通化してもよい。その他の構成は、図１の構成と同様である。
【００５４】
このように光半導体装置４００は、実施の形態１で説明した光半導体装置１００のｎ型エピタキシャル層１０４をｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により複数に分割した構成であり、分割されたそれぞれがフォトダイオードとして機能する。各フォトダイオードは、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により分割されることで電気的に独立している。
【００５５】
続いて、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により受光面１１２がどのように分割されるのかについて詳細に説明する。図９は、光半導体装置４００を上から見た平面図である。図９（ａ）は、受光面１１２が田の字に４分割された構成を示しており、図９（ｂ）は、受光面１１２が横方向に長方形に３分割された構成を示している。
【００５６】
図９（ａ）では、受光面１１２は、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により受光面１１２ａ、ｂ、ｃ、ｄの四つの領域に分割され、分割領域毎にカソード電極が設けられている。そのため、各々の領域が独立したフォトダイオードして機能する。ＬＯＣＯＳ分割部４０３上に形成された分割プレート電極４０４は、立体的に配線されたプレート配線４０５により、カソード電極１１０と電気的に接続されることなく、プレート電極１１４と接続されている。分割プレート電極４０４には、カソード電極１１０に対して低い電圧が印加される。
【００５７】
また、図９（ｂ）では、受光面１１２は、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により受光面１１２ｅ、ｆ、ｇの三つの領域に分割され、図９（ａ）と同様、分割領域毎にカソード電極が設けられている。図９（ｂ）に示すように、各分割領域に設けられたカソード電極は、他の分割領域のカソード電極と接することなく各々独立しており、分割プレート電極４０４は、カソード電極間を通ってプレート電極１１４と接続するよう設けられている。分割プレート電極４０４には、カソード電極１１０に対して低い電圧が印加されている。
【００５８】
このような構成においては、ｎ型エピタキシャル層１０４と、高濃度であるｐ型分割埋込層４０１及びｐ型分割拡散層４０２とでｐｎ接合部が形成される（以下、「分割部」ともいう）ため、当該ｐｎ接合部の側面容量が付加される。ここで、カソード電極１１０に印加される電圧より低い電圧を分割部プレート電極４０４に印加して、分割部プレート電極４０４‐カソード電極１１０間に電位差を発生させることにより、上述のプレート電極１１４の作用と同様に、ｎ型エピタキシャル層１０４側に空乏層が拡大して、分割部の側面容量を低減させることができる。
【００５９】
以上のように本実施の形態によれば、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域の空乏化に加え、分割部における空乏層の拡大を実現でき、当該分割部における側面容量を低減することができる。
（変形例）
分割部プレート電極４０４を透明分割部プレート電極４０５に替えた一変形例について説明する。
【００６０】
図１０は、光半導体装置４００ａの構成を示す断面図である。光半導体装置４００ａは、光半導体装置４００の分割部プレート電極４０４に替えて、ＬＯＣＯＳ分割層４０３上に形成された透明分割部プレート電極４０５を備える。光半導体装置４００ａの他の構成については、光半導体装置４００と同様である。
透明分割部プレート電極４０５は、光に対して透過性を有する電極を用いており、例えば、ＩＴＯ（Indium Tin Oxide）や酸化スズ等で構成される。この構成では、図１０に示すように、ＬＯＣＯＳ分割層４０３の外側まで透明分割部プレート電極４０５を広げることにより、分割部の空乏層をより広げ、さらに側面容量を低減できる。
【００６１】
また、透明分割部プレート電極４０５が受光面１１２に重なったとしても、光は透過するので、透明分割部プレート電極４０５の下部領域でも光が吸収され、受光面１１２を有効に利用することが可能となる。
（補足）
以上、本発明に係る光半導体装置について、実施の形態に基づいて説明したが、本発明は上記実施の形態に限られないことは勿論である。
（１）上記実施の形態では、半導体基板としてシリコン基板１０１を用いたが、必ずしもシリコン基板に限定されるものではなく、例えば、長波長域で広く用いられているゲルマニウム基板や、化合物半導体であってもよい。
（２）上記実施の形態では、アノード部として、シリコン基板１０１、ｐ型埋込層１０２、及びｐ型エピタキシャル層１０３の３層構成を用いたが、低濃度ｐ型シリコン基板１０１のみの構成、または高濃度ｐ型シリコン基板１０１及びｐ型エピタキシャル層１０３の２層構成であってもよい。
【００６２】
すなわち、第一導電型の半導体層には、シリコン基板１０１、ｐ型埋込層１０２、及びｐ型エピタキシャル層１０３の３層構成の他、高濃度ｐ型シリコン基板１０１及びｐ型エピタキシャル層１０３の２層構成や低濃度ｐ型シリコン基板１０１のみの構成も該当する。
（３）上記実施の形態では、電極にＴｉ／ＴｉＮ／Ａｌを用いたが、他の金属やバリアメタルであってもよいし、それらを含む化合物やシリサイド等、またはそれらの積層構造であってもよい。
（４）上記実施の形態では、受光素子としてｐｉｎフォトダイオードを用いたが、アバランシェフォトダイオードやフォトトランジスタについても適用が可能であることは言うまでもない。
（５）上記実施の形態では、第一導電型の半導体層としてｐ型を、第二導電型の半導体層としてｎ型を用いたが、第一導電型の半導体層としてｎ型を、第二導電型の半導体層としてｐ型を用いても適用可能であることは言うまでもない。
（６）上記実施の形態では、フォトダイオードを備えた光半導体装置について説明したが、同一基板上にバイポーラトランジスタやMOSトランジスタ、抵抗素子、容量素子等の電子素子が集積化されたOEICについても適用可能であることは言うまでもない。
【００６３】
ここで、NPNトランジスタを同一基板上に集積したOEICに、特許文献１の技術を適用しようとすると、ｎ型半導体層１００３はコレクタと共通化して使用される場合が多いため、NPNトランジスタを高速化するためには、コレクタ抵抗を低減する必要があり、そのために、ｎ型半導体層１００３を高濃度にする必要がある。
一方で、一つのｐ型素子分離領域１００４にて形成される空乏層幅は、ｎ型半導体層１００３の濃度に依存し、空乏層の幅を広げるためはｎ型半導体層１００３を低濃度にする必要がある。すなわち、両者はトレードオフの関係にある。よって、空乏層の拡大のためには、ｐ型半導体領域２００１を注入する間隔を狭くしてｐ型半導体領域２００１の数を増やす必要があり、レイアウト上の制限が大きくなる。また、ｎ型半導体層１００３の濃度が比較的高い場合でも空乏層を形成することができる。
【００６４】
カソード電極１１０‐アノード電極１１１間にプレート電極１１４を形成し、カソード電極１１０‐プレート電極１１４間に電位差を与えることにより、レイアウトの制限を大きくすることなく、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域に空乏層を形成することができる。
（７）上記実施の形態では、光半導体装置において、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６の２層構造を備える構成としたが、何れか一方のみであってもよいし、また、ｎ型カソードコンタクト層１０７は、抵抗を下げるために形成されるものであるので、フォトダイオードの動作に関しては、必ずしも必要ない。
（８）上記実施の形態１、４では、絶縁膜として、ＬＯＣＯＳを用いたが、ＳＴＩ（Shallow Trench Isolation）を用いてもよい。これにより、絶縁膜の幅を狭くできるため、フォトダイオードの面積を縮小し、底面容量を低減することができる。
（９）上記実施の形態２では、絶縁体としてプレート酸化膜２０１を用いたが、プレート酸化膜２０１の代わりに、より誘電率の大きい窒化膜等を用いてもよい。この場合、窒化膜の誘電率は、酸化膜の誘電率より大きいため、同一の膜厚であっても空乏層をより拡大することができる。また、プレート酸化膜２０１の代わりに、酸化膜と窒化膜や、ＬＯＣＯＳ膜とフィールド膜等の積層膜であってもよい。その場合、例えば、プレート電極１１４はフィールド膜１０９を開口せずに直上に形成してもよく、構成が簡略化できる利点がある。
（１０）上記実施の形態４では、光半導体装置４００は、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により、ｎ型エピタキシャル層１０４が複数に分割された構成としてが、ｐ型分割埋込層４０１及びｐ型分割拡散層４０２により分割するとしてもよいし、ＬＯＣＯＳ分割層４０３のみで分割するとしてもよい。
（１１）上記実施の形態では、プレート電極の形状は、例えば図２に示すように、矩形であったが、これに限らず、リング状であってもよいし、その他の形状であってもよい。
【産業上の利用可能性】
【００６５】
本発明は、受光素子を備えた光半導体装置に広く適用可能であり、特に、OEICにおいて有用である。
【符号の説明】
【００６６】
１００ 光半導体装置
１０１ シリコン基板
１０２ ｐ型埋込層
１０３ ｐ型エピタキシャル層
１０４ ｎ型エピタキシャル層
１０５ 第一アノードコンタクト層
１０６ 第二アノードコンタクト層
１０７ カソードコンタクト層
１０８ ＬＯＣＯＳ分離層
１０９ フィールド膜
１１０ カソード電極
１１１ アノード電極
１１２ 受光面
１１３ 反射防止膜
１１４ プレート電極
２０１ プレート酸化膜
２０２ プレート下部電極
３０１ カソード下部電極
３０２ アノード下部電極
４０１ ｐ型分割埋込層
４０２ ｐ型分割拡散層
４０３ ＬＯＣＯＳ分割層
４０４ 分割部プレート電極
４０５ プレート配線
【技術分野】
【０００１】
本発明は、受光素子を備える光半導体装置に関し、特に、ｐｎ接合部の寄生容量を低減する技術に関する。
【背景技術】
【０００２】
この種の光半導体装置は、例えば、光ディスクに対し信号の読み書きを行う光ピックアップ装置に用いられるOEIC（Optical Electrical Integrated Circuit）等に利用されている。
OEICに利用されている一般的な光半導体装置の構成の一例について説明する。
図１１は、光半導体装置１０００の構成を示す断面図である。図１１では、半導体基板としてｐ型の半導体基板を、受光素子としてpinフォトダイオードを例示している。
【０００３】
光半導体装置１０００は、高濃度のｐ型半導体基板１００１と、ｐ型半導体基板１００１上に形成された低濃度のｐ型半導体層１００２と、ｐ型半導体層１００２上に形成されたｎ型半導体層１００３と、ｎ型半導体層１００３の表面からｐ型半導体層１００２まで達するように、選択的に形成された高濃度のｐ型素子分離領域１００４と、ｎ型半導体層１００３上に選択的に形成された高濃度のｎ型カソード領域１００５と、ｎ型半導体層１００３上に選択的に形成されたＬＯＣＯＳ（Local Oxidation of Silicon）分離層１００６と、ｎ型半導体層１００３及びＬＯＣＯＳ分離層１００６上に形成されたフィールド膜１００７と、ｎ型カソード領域１００５上に選択的に形成されたカソード電極１００８と、ｐ型素子分離領域１００４上に形成されたアノード電極１００９と、フィールド膜１００７を開口することにより形成された受光面上に形成された反射防止膜１０１０とを備える。
【０００４】
このような光半導体装置１０００において、カソード電極１００８−アノード電極１００９間に逆バイアスが印加されると、ｐ型半導体層１００２とｎ型半導体層１００３との接合領域に空乏層１０１１が形成される。ただし、図１１に示すように、ｐ型半導体層１００２は、ｎ型半導体層１００３より低不純物濃度であるため、空乏層１０１１は、低不純物濃度であるｐ型半導体層１００２側に広がって形成される。
【０００５】
光ディスクを再生する再生装置における高倍速再生に伴い、フォトダイオードのさらなる高速化が望まれている。ここで、フォトダイオードの周波数特性は、フォトダイオードの寄生容量及び寄生抵抗の積であるＣＲ積に反比例するため、寄生容量を低減することが重要になる。
このように高速化の阻害要因となる寄生容量としては、一般的には、ｐｎ接合部の接合容量が最も支配的である。したがって、上述の例では、ｐｎ接合部の接合容量を低減することにより、フォトダイオードの高速化を図っている。具体的には、ｐｎ接合部における寄生容量は空乏層の幅に反比例するため、光半導体装置１０００では、ｐ型半導体層１００２を低濃度化（例えば、濃度は１０１５ｃｍ−３以下）して空乏層を拡大し完全空乏化させている。
【０００６】
しかしながら、ｐｎ接合部の接合容量としては、ｐ型半導体層１００２とｎ型半導体層１００３との接合領域の接合容量（底面容量）の他、ｐ型素子分離領域１００４とｎ型半導体層１００３との接合領域の接合容量（側面容量）も存在する。ｐ型素子分離領域１００４は、ｎ型半導体層１００３より高不純物濃度であるため、単位面積当たりの容量値は、底面容量より大きくなる。したがって、フォトダイオードの形状が、例えば、周辺長の長い長方形等の場合には、側面容量が大きくなり、高速化の妨げとなる場合がある。
【０００７】
そこで、例えば特許文献１の光半導体装置２０００では、ｐ型素子分離領域１００４とｎ型半導体層１００３との接合領域にも空乏層を形成することにより、フォトダイオードの側面容量の低減を図っている。以下、光半導体装置２０００について詳細に説明する。
図１２は、光半導体装置２０００の構成を示す断面図である。光半導体装置２０００は、図１１で示した光半導体装置１０００の構成に加え、ｎ型半導体層１００３とｐ型素子分離領域１００４との間に形成された複数の高濃度のｐ型半導体領域２００１をさらに備える。
【０００８】
光半導体装置２０００において、複数のｐ型半導体領域２００１は、ｎ型半導体層１００３の面内方向に規則的に形成され、かつ、低濃度ｐ型半導体層１００２を介してｐ型素子分離領域と電気的に接続されている。
したがって、カソード電極１００８とアノード電極１００９との間に印加された逆方向電圧により、ｐ型半導体領域２００１内部及びその周辺部に空乏層が形成され、それぞれの空乏層が互いに結合して、積層面内方向に一連に繋がった空乏層１０１１が形成される。その結果、空乏層１０１１の積層面内方向の幅が広がり、側面容量を低減することができる。なお、フォトダイオードの高速化に関するその他の先行技術文献としては、以下の特許文献２乃至特許文献４に記載のものがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１１７９５２号公報
【特許文献２】特開２００５−１８３７２２号公報
【特許文献３】特開２００８−６６４４６号公報
【特許文献４】特開２００８−２７０２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ｐ型半導体領域２００１内部を空乏化しつつその周辺部にも空乏層を形成するためには、ｐ型半導体領域２００１を形成する際、その濃度と幅とを精度よく制御する必要がある。具体的には、高濃度のｐ型半導体領域２００１内部を空乏化するためには、ｐ型半導体領域２００１の幅を狭くする（例えば、コンマ数ミクロン）必要がある。ｐ型半導体領域２００１の幅を狭くすると、ｐ型半導体領域２００１により形成される空乏層幅も縮小されるため、一連に繋がった空乏層１０１１が形成されるためには、ｐ型半導体領域１１４の間隔を狭くして形成数を増やす必要がある。
【００１１】
したがって、光半導体装置２０００を製造するにあたって、選択できるｐ型半導体領域２００１のパラメータ（幅や隣接間隔等）の自由度が限られてしまう。レイアウトの自由度の減少に加えて、コンマ数ミクロン幅のｐ型半導体領域２００１の形成や工程ばらつきに対するマージンが少ないという問題もあり、複数のｐ型半導体領域２００１により積層面内方向に一連に繋がった空乏層１０１１を形成することができる光半導体装置２０００を現実に製造するのは非常に困難である。
【００１２】
一方、ｐ型半導体領域２００１の周辺部に形成される空乏層幅を拡大させるために、ｐ型半導体領域２００１を高濃度化またはｐ型半導体領域２００１の幅を拡大すると、ｐ型半導体領域２００１内部が空乏化しないため、ｐ型半導体領域２００１とｎ型半導体層１００３との接合領域で新たに側面容量が付加されてしまい、フォトダイオードの高速化を阻害する。
【００１３】
また、アノード‐カソード間にｐ型半導体領域２００１を複数形成し空乏層の幅を拡大するためには、アノード‐カソード間に、ある程度の距離が必要となる。その結果、フォトダイオードの面積が大きくなるため、接合容量の底面成分が大きくなり、その結果、周波数特性の低下の要因となる。
さらに、より空乏層を広げるためには、ｐ型半導体領域２００１それぞれに電位を与えることでカソード電極１００８との電位差を大きくすることも考えられるが、そのためには、それぞれのｐ型半導体領域２００１と接続する新たな拡散（コンタクト）層や電極を設ける必要がある。その結果、工程の追加が必要なだけでなく構造も複雑になり、コストアップの要因となる。
【００１４】
以上は、半導体基板としてｐ型の半導体基板１００１を有し、ｎ型半導体層１００３に高濃度のｐ型素子分離領域１００４が複数形成された光半導体装置２０００について説明したが、半導体基板としてｎ型の半導体基板を有し、当該ｎ型半導体基板上に形成された低濃度のｎ型半導体層と、当該ｎ型半導体層上に形成されたｐ型半導体層と、当該ｐ型半導体層に形成された複数の高濃度のｎ型素子分離領域とを備える光半導体装置についても同様の課題が生じる。
【００１５】
本発明は、別途工程を追加することなく側面容量を低減する光半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の一実施形態である光半導体装置は、第一導電型の半導体層と、前記第一導電型の半導体層上に形成された第二導電型の半導体層とを備える半導体基板を有し、前記第二導電型の半導体層上の受光領域に入射された光を電流に変換する光半導体装置であって、前記第二導電型の半導体層の上面から当該第二導電型の半導体層を貫通して前記第一導電型の半導体層と接するよう形成された第一導電型のコンタクト層と、前記コンタクト層上に設けられた前記電流を取り出すための第一の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極から離れた位置に設けられた前記電流を取り出すための第二の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極と前記第二の電極との間の領域に設けられた絶縁膜と、前記絶縁膜上に設けられた第三の電極とを備える。
【００１７】
ここで、第一導電型及び第二導電型は、一方がｎ型で他方がｐ型である。
【発明の効果】
【００１８】
上記の構成により、第二導電型の半導体層と絶縁膜と第三の電極とでＭＯＳ構造が形成されるので、第三の電極に第二導電型の極性に応じた電圧を印加することで発生する第二の電極‐第三の電極間の電位差により、第三の電極下部の第二導電型の半導体層領域が空乏化する。第二導電型の半導体層と第一導電型のコンタクト層との接合領域における空乏層幅が拡大するので、受光素子のｐｎ接合部において側面容量が低減される。ゆえに、第二導電型の半導体層に第一導電型の半導体領域を注入する工程を別途追加することなく、ＣＲ積が低減するので受光素子の高速化が可能となる。
【００１９】
また、第三の電極は、第一の電極‐第二の電極間に複数設ける必要は無く、一つ設ければよいので、光半導体装置の面積を小さくでき構造も簡素化できるとともに、レイアウトの自由度を減少させることもない。
ここで、前記第二の電極がカソード電極である場合には、当該カソード電極に印加される電圧より低い電圧が前記第三の電極に印加され、前記第二の電極がアノード電極である場合には、当該アノード電極に印加される電圧より高い電圧が前記第三の電極に印加されるとしてもよい。
【００２０】
これにより、第二の電極と第三の電極とに電位差を与えることができるので、前記第三の電極下部の第二導電型の半導体層の少なくとも一部を空乏化させることができる。
ここで、前記絶縁膜が酸化膜であるとしてもよい。
その際、前記絶縁膜がLOCOS（Local Oxidation of Silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されているとしてもよい。
【００２１】
これにより、第二導電型の半導体層と第一導電型のコンタクト層との接合領域において、第二導電型の半導体層の膜厚が狭くなる。このため、第二導電型の半導体層と第一導電型のコンタクト層との接合面積が減少するので、第三の電極下部の第二導電型の半導体層の完全空乏化が容易になる。
ここで、前記絶縁膜が少なくとも２層以上で構成されているとしてもよい。
【００２２】
空乏層幅は、絶縁膜の膜厚や誘電率に依存するので、それぞれの絶縁膜の膜厚や誘電率を適宜選択することにより、空乏層幅を制御する際の自由度が大きくなる。
ここで、前記絶縁膜が窒化膜であるとしてもよい。
窒化膜は、酸化膜に比べて誘電率が大きいため、絶縁膜として窒化膜を用いることにより、より空乏層幅を拡大することができる。
【００２３】
ここで、前記第一の電極と前記第三の電極の少なくとも一部が一体的に形成されているとしてもよい。
第三の電極の少なくとも一部は、第一の電極と一体的に形成されるので、工程を追加することなく側面領域に空乏層を形成することができ、新たな拡散層やコンタクトヴィアを設ける必要はない。また、このように構造を簡略化することができるのに加え、第一の電極‐第二の電極間の距離を短縮することができるので、受光素子の面積を縮小し、底面容量を低減することができる。
【００２４】
ここで、前記第三の電極が、下部電極と上部電極の少なくとも２層構造で形成されているとしてもよい。
これにより、絶縁膜周辺部のレイアウトの自由度が拡大するので、同一基板上に他の電子素子が集積されることを前提とすると、光半導体装置における製造工程を当該他の電子素子の製造工程と共通化することも可能となる。
【００２５】
ここで、前記第二導電型の半導体層には、前記第二の電極が接するように第二導電型のコンタクト層が形成されており、前記第二導電型のコンタクト層は、前記第二導電型の半導体層における前記第三の電極に相当する位置まで延在しているとしてもよい。
これにより、コンタクト層下部の第二導電型の半導体層領域であっても、第三の電極に相当する位置における第二導電型の半導体層領域において空乏層が形成される。したがって、デッドスペースを減少させ効率的に空乏層を拡大することが可能となり、第一の電極‐第二の電極間の距離を縮小できる。
【００２６】
ここで、前記受光領域を複数の領域に分割する分割部と、前記分割部上に形成された第四の電極とをさらに備えるとしてもよい。
これにより、分割部周辺の第二導電型の半導体層の少なくとも一部が空乏化されるので、当該分割部周辺における空乏層を拡大することができ、側面容量を低減することができる。
【００２７】
ここで、前記第三の電極と前記第四の電極とが電気的に接続されているとしてもよい。
これにより、光半導体装置の構造を簡略化できる。
ここで、前記第四の電極の幅は、前記分割部の幅より広く、前記第四の電極が、光に対して透過性を有し、かつ、導電性の性質を有する材料で構成されているとしてもよい。
これにより、分割部周辺の第二導電型の半導体層部分において、光の透過率が向上するため、当該第二導電型の半導体層部分において生成されるキャリアが増加し受光感度が大きくなる効果に加えて、空乏層をさらに拡大することが可能となり側面容量をさらに低減することができる。
【００２８】
ここで、前記半導体基板上に形成された電子素子をさらに備えるとしてもよい。
これにより、１チップ化が可能となり小型化するのに加えて、パッケージ数の削減やボンディングワイヤの削減により、寄生容量や寄生インダクタンスを低減することが可能となり、フォトダイオードの高速化を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１における光半導体装置１００の構成を示す断面図である。
【図２】光半導体装置１００を上から見た平面図である。
【図３】光半導体装置１００の製造工程を示す図である。
【図４】実施の形態２における光半導体装置２００の構成を示す断面図である。
【図５】光半導体装置２００の空乏層幅とプレート酸化膜厚、及びカソード電極‐プレート電極間の電位差の関係を示す相関図である。
【図６】実施の形態２の変形例における光半導体装置２００ａの構成を示す断面図である。
【図７】実施の形態３における光半導体装置３００の構成を示す断面図である。
【図８】実施の形態４における光半導体装置４００の構成を示す断面図である。
【図９】光半導体装置４００を上から見た平面図である。
【図１０】実施の形態４の変形例における光半導体装置４００ａの構成を示す断面図である。
【図１１】光半導体装置１０００の構成を示す断面図である。
【図１２】光半導体装置２０００の構成を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明に係る光半導体装置について、図面を参照しながら説明する。
１．（実施の形態１）
１‐１．光半導体装置の構成
図１は、光半導体装置１００の構成を示す断面図である。図１では、半導体基板として低濃度ｐ型のシリコン基板１０１を、受光素子としてpinフォトダイオードを例示している。
【００３１】
光半導体装置１００は、図１に示すように、低濃度ｐ型のシリコン基板１０１と、シリコン基板１０１上に形成された高濃度のｐ型埋込層１０２と、ｐ型埋込層１０２上に形成された低濃度のｐ型エピタキシャル層１０３と、ｐ型エピタキシャル層１０３上に形成されたｎ型エピタキシャル層１０４と、ｐ型エピタキシャル層１０３とｎ型エピタキシャル層１０４との界面付近に選択的に形成された高濃度ｐ型の第一アノードコンタクト層（アノード埋込層）１０５と、第一アノードコンタクト層１０５上に形成された高濃度ｐ型の第二アノードコンタクト層１０６と、ｎ型エピタキシャル層１０４上に選択的に形成された高濃度ｎ型のカソードコンタクト層１０７と、ｎ型エピタキシャル層１０４上に選択的に形成されたＬＯＣＯＳ分離層１０８と、ｎ型エピタキシャル層１０４及びＬＯＣＯＳ分離層１０８上に形成されたフィールド膜１０９と、カソードコンタクト層１０７上に選択的に形成されたカソード電極１１０と、第二アノードコンタクト層１０６上に形成されたアノード電極１１１と、フィールド膜１０９を開口することにより形成された受光面１１２上に形成された反射防止膜（例えば、酸化膜や窒化膜）１１３と、カソード電極１１０とアノード電極１１１と間のＬＯＣＯＳ分離層１０８上に形成されたプレート電極１１４とを備える。フォトダイオードの受光面の形状としては、一辺の長さが１０μｍ〜数ｍｍの正方形または長方形、あるいは直径が１０μｍ〜数ｍｍ程度の円形等が用いられる。
【００３２】
続いて、プレート電極１１４と、カソード電極１１０及びアノード電極１１１との位置関係について詳細に説明する。図２は、光半導体装置１００を上から見た平面図である。図２に示すように、カソード電極１１０は、受光面１１２の外周を囲むように、受光面１１２周辺のカソードコンタクト層１０７上に形成されており、プレート電極１１４は、このカソード電極１１０を囲むように、第二アノードコンタクト層１０６とカソードコンタクト層１０７との間のＬＯＣＯＳ分離層１０８上に形成されている。また、このプレート電極１１４を囲むように、カソード周辺に形成された第二アノードコンタクト層１０６上にアノード電極１１１が形成されている。
【００３３】
このような光半導体装置１００において、反射防止膜１１３が設けられた受光面１１２上から光が入射されると、カソードであるｎ型エピタキシャル層１０４とアノードであるｐ型エピタキシャル層１０３で吸収され、電子‐正孔対が形成される。この時、カソード電極１１０‐アノード電極１１１間に逆バイアスが印加されると、より低不純物濃度であるｐ型エピタキシャル層１０３側に空乏層１１５が広がって形成される。
【００３４】
第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域においては、ｎ型エピタキシャル層１０４−ＬＯＣＯＳ分離層１０８−プレート電極１１４により、ＭＯＳ型（Ｐｃｈ型）の容量が形成される。そのため、プレート電極１１４に、カソード電極１１０の印加電圧より低い電圧が印加されると、空乏層１１５がｎ型エピタキシャル層１０４側に広がって形成される。カソード電極１１０‐プレート電圧１１４間の電位差を大きくすることにより、空乏層１１５端がｐ型エピタキシャル層１０３とｎ型エピタキシャル層１０４との界面まで到達することが可能である。
【００３５】
空乏層１１５近傍で発生した電子‐正孔対のうち、電子はカソードコンタクト層１０７に、正孔は第一アノードコンタクト層１０５に、それぞれ拡散とドリフトにより移動し、電子はカソード電極１１０により、正孔はアノード電極１１１により、それぞれ光電流として取り出される。
ｐ型エピタキシャル層１０３を低濃度化して完全空乏化させるのに加え、プレート電極１１４の下部領域を空乏化させることにより、光電流としては高速成分であるドリフト電流が支配的となり、低速成分である拡散電流はほとんど光電流に寄与しないため、フォトダイオードの高速化が可能となる。また、ｎ型エピタキシャル層１０４と、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６との接合領域の空乏層の増加により、寄生容量が減少するので、ＣＲ積が低減し高速化させることができる。
【００３６】
また、ＬＯＣＯＳ分離層１０８は、ｎ型エピタキシャル層１０４の上面部にも一部形成されるため、プレート電極１１４下部のｎ型エピタキシャル層１０４の実効的な膜厚が薄くなり、空乏化が容易になる。
また、ｐ型埋込層１０２はシリコン基板１０１に対して高濃度であるため、ポテンシャルバリアが形成される。シリコン基板１０１は空乏化していないので、シリコン基板１０１で発生したキャリアは拡散により移動するが、ｐ型埋込層１０２のポテンシャルバリアによりｐ型エピタキシャル層１０３には到達せず、ｐ型埋込層１０２で再結合される。このように、シリコン基板１０１で発生したキャリアに起因する拡散電流は、光電流に寄与しない。したがって、光電流において拡散電流成分がさらに低減されるので、さらなるフォトダイオードの高速化が可能となる。
【００３７】
さらに、ｎ型エピタキシャル層１０４上にカソードコンタクト層１０７が形成されており、カソード電極１１０はカソードコンタクト層１０７に接続しているので、カソード抵抗を低減することができる。寄生抵抗が低減するため、さらなる高速化が可能となる。
１‐２．光半導体装置の製造方法
続いて、光半導体装置の製造方法について説明する。図３は、製造方法における各工程での光半導体装置１００の構成を示す断面図である。
【００３８】
まず、シリコン基板１０１においてｐ型埋込層１０２をイオン注入等により形成する。その後、ｐ型エピタキシャル層１０３（例えば、膜厚を１０μｍ、濃度を１×１０１４ｃｍ−3とする）を形成する（図３（ａ））。
次に、ｐ型エピタキシャル層１０３に第一アノードコンタクト層１０５をイオン注入等により選択的に形成した後、ｐ型エピタキシャル層１０３上にｎ型エピタキシャル層１０４（例えば、膜厚を１．０μｍ、濃度を１×１０１6ｃｍ−3とする）を形成する（図３（ｂ））。
【００３９】
次に、第一アノードコンタクト層１０５上に第二アノードコンタクト層１０６を、ｎ型エピタキシャル層１０４にカソードコンタクト層１０７を、並びに第二アノードコンタクト層１０６及びカソードコンタクト層１０７の境界領域や素子分離領域にＬＯＣＯＳ分離層１０８（例えば、膜厚を４００ｎｍとする）を、それぞれ形成する（図３（ｃ））。
更に、ｎ型エピタキシャル層１０４及びＬＯＣＯＳ分離層１０８上の全面にフィールド膜１０９をＣＶＤ法等により形成後、フィールド膜１０９にコンタクトホールを選択的に開口して、スパッタ法等によりカソード電極１１０、アノード電極１１１、プレート電極１１４（例えば、膜厚を１．０μｍ、材料をＴｉ／ＴｉＮ／Ａｌとする）を選択的に形成する（図３（ｄ））。
【００４０】
最後に、最上部に保護膜を形成後（不図示）、保護膜及びフィールド膜１０９を開口することで反射防止膜１１３を露出させて受光面１１２を形成し、フォトダイオードを形成する（図３（ｅ））。
以上のように本実施の形態によれば、カソード電極１１０‐アノード電極１１１間にプレート電極１１４が形成されており、カソード電極１１０‐プレート電極１１４間に電位差を与えることにより、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域に空乏層を形成することができる。電位差を大きくすることにより、接合領域で形成される空乏層幅が拡大するため、接合容量の側面成分を大幅に低減することが可能となる。その結果、ＣＲ積が低減するため、フォトダイオードの高速化が可能となる。
【００４１】
また、プレート電極１１４は、カソード電極１１０とアノード電極１１１間に一箇所設けるだけでよく、レイアウトを複雑にすることなく、単純な構造で空乏層の形成を実現できる。
ところで、入射光の波長によってシリコンの吸収係数が異なるため、光がシリコン中に侵入する深さが異なる。
【００４２】
しかしながら、波長に対しての最適構造は、ｐ型エピタキシャル層１０３の膜厚及び濃度を適宜選択することにより決定できる。したがって、プレート電極周辺の構造に依存することなく、ｐ型エピタキシャル層１０３を完全空乏化させ、光電流として寄与する拡散電流を低減しドリフト電流を支配的にすることでフォトダイオードの高速化が可能である。すなわち、シリコンに対して感度のある波長領域に対しては、いずれの場合も本発明は適用可能であり、側面容量低減の効果が見込まれる。
２．（実施の形態２）
図４は、光半導体装置２００の構成を示す断面図である。図４に示すように、光半導体装置２００は、ｎ型エピタキシャル層１０４上であり、第二アノードコンタクト層１０６とカソードコンタクト層１０７との境界領域に形成されたプレート酸化膜２０１と、プレート酸化膜２０１上に形成されたプレート下部電極２０２とを備え、プレート電極１１４は、プレート下部電極２０２上に形成される。プレート下部電極２０２は、例えば、ポリシリコンやアモルファスシリコン等で構成される。その他の構成は、図１の構成と同一である。
【００４３】
このように光半導体装置２００は、実施の形態１で説明した光半導体装置１００のＬＯＣＯＳ分離層１０８の代わりにプレート酸化膜２０１を用い、プレート酸化膜２０１上にプレート下部電極２０２を設けた構成である。プレート酸化膜２０１は、ＬＯＣＯＳ分離層１０８に比べて薄く形成することができる。
また、プレート下部電極２０２は、薄いプレート酸化膜２０１上に電極を形成するためのものである。ここで、例えば、MOSトランジスタを同一基板上に集積したOEICでは、プレート酸化膜２０１はMOSトランジスタのゲート酸化膜と、プレート下部電極２０２はゲートポリシリコン電極と共通化することができる。
【００４４】
続いて、空乏層幅とプレート酸化膜厚、及び空乏層幅とカソード電極１１０‐プレート電極１１４間に印加される電位差との関係について説明する。図５（ａ）は、空乏層幅とプレート酸化膜厚の関係を示す図であり、ｎ型エピタキシャル層１０４の濃度及びカソード電極１１０‐プレート電極１１４間の電位差を変化させた時の関係を示している。図５（ｂ）は、空乏層幅とカソード電極１１０‐プレート電極１１４間に印加される電位差との関係を示す図であり、ｎ型エピタキシャル層１０４の濃度及びプレート酸化膜厚を変化させた時の関係を示している。
【００４５】
図５（ａ）に示すように、プレート酸化膜厚が薄くなるほど空乏層が伸びる。同一のｎ型エピタキシャル層１０４濃度であれば、電位差が０Vより５Vの方が同じプレート酸化膜厚であっても空乏層が伸びる。同一の電位差であれば、ｎ型エピタキシャル層１０４濃度が低い方が同じプレート酸化膜厚であっても空乏層が伸びる。
また、図５（ｂ）に示すように、カソード電極１１０‐プレート電極１１４間の電位差が大きくなるほど空乏層幅が大きくなる。例えば、ｎ型エピタキシャル層１０４の濃度が４×１０１５ｃｍ−３、膜厚が１．０μmの場合、ｎ型エピタキシャル層１０４のアノードとカソードとの境界領域全体を空乏化するためには、プレート酸化膜厚が４００ｎｍの時は、電位差が９．５Ｖ以上必要であるのに対して、酸化膜厚が２０ｎｍの時は、電位差が２．５V程度で完全空乏化し、低い電圧で側面容量を低減することが可能となる。したがって、低電圧回路であっても空乏層の拡大を実現できるので、様々な回路に適用可能である。
【００４６】
また、ｎ型エピタキシャル層１０４の濃度が１×１０１６ｃｍ−３、膜厚が１．０μmの場合は、プレート酸化膜厚が２０ｎｍの時は、電位差が７．７Ｖ程度で完全空乏化する。すなわち、ｎ型エピタキシャル層１０４の濃度が比較的高くても、電位差を大きくすれば完全空乏化は可能であり、側面容量を低減することができる。
ここで、プレート電極１１４の幅を５μｍ、カソード電極１１０−アノード電極１１１間の電位差５．０Ｖとする。５０μｍX５０μｍの正方形のフォトダイオードでは、プレート電極１１４が無い場合は、底面容量及び側面容量は、それぞれ３０ｆＦ、１５ｆＦ（計４５ｆＦ）である。
【００４７】
一方、プレート電極１１４が有る場合には、側面容量は４．２ｆＦまで低減し、接合容量の合計は、３４．２ｆＦとなり、約２４％低減する。
周辺長の影響が大きい１００μｍX２０μｍの長方形のフォトダイオードでは、プレート電極１１４が無い場合は、底面容量及び側面容量は、それぞれ２４ｆＦ、１８．２ｆＦ（計４２．２ｆＦ）である。
【００４８】
一方、プレート電極１１４が有る場合には、側面容量は２．９ｆＦとなり、接合容量の合計は、２６．９ｆＦとなり、約３６％とより大きく低減する。
したがって、本実施の形態において、カソード電極１１０‐プレート電極１１４間の電位差が小さい場合であってもプレート酸化膜厚を薄くすることにより、ｎ型エピタキシャル層１０４の濃度が比較的高い場合であってもカソード電極１１０‐プレート電極１１４間の電位差を大きくすることにより、ｎ型エピタキシャル層１０４の完全空乏化を容易に行うことができる。ｎ型エピタキシャル層１０４の完全空乏化により接合容量の側面成分を低減することができるので、フォトダイオードを高速化することができる。
（変形例）
カソードコンタクト層１０７とプレート酸化膜２０１とが一部接するよう形成された一変形例について説明する。
【００４９】
図６は、光半導体装置２００ａの構成を示す断面図である。光半導体装置２００ａは、図６に示すように、プレート酸化膜２０１がカソードコンタクト層１０７上部の領域まで延長された構成になっている。この構成によれば、デッドスペースを削減して、カソードコンタクト層１０７端まで効率的に空乏層を拡大することが可能であり、カソード電極１００‐アノード電極１１１間の間隔を最大限縮小できる。
３．（実施の形態３）
図７は、光半導体装置３００の構成を示す断面図である。
【００５０】
光半導体装置３００は、図７に示すように、カソードコンタクト層１０７上に選択的に形成されたカソード下部電極３０１と、第二アノードコンタクト層１０６上に形成されたアノード下部電極３０２と、ＬＯＣＯＳ分離層１０８上にアノード下部電極３０２と一体的に形成されたプレート電極３０３とを備える。カソード電極１１０は、カソード下部電極３０１上に形成され、アノード電極１１１は、アノード下部電極３０２上に形成される。その他の構成は、図１の構成と同一である。その他の構成は、図１の構成と同一である。
【００５１】
第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域の空乏層を拡大するためには、プレート電極３０３‐カソード電極１１０間（カソード電極１１０側が＋）に電位差が発生すればよい。
光半導体装置３００は、アノード下部電極３０２とプレート電極３０３とを一体とした構成であるので、カソード電極１００‐アノード電極１１１間に逆バイアスが印加されることにより、側面部の空乏層を拡大することができる。
【００５２】
また、フォトダイオードには通常逆方向電圧が印加されているので、使用条件及び構成によってはカソード下部電極３０１とプレート電極３０３とを一体的に構成することも可能である。
以上のように本実施の形態によれば、プレート電極３０３をカソード下部電極またはアノード下部電極と一体的に構成することができるので、新たに工程を追加する必要が無く、光半導体装置３００の構成を簡略化できる。
【００５３】
また、プレート電極が一体的に構成されることにより、例えば実施の形態１で示したように、プレート電極を別途設ける必要がないので、レイアウトの自由度が増すとともに、カソード電極−アノード電極間の距離を短くすることができる。その結果、ｐ型エピタキシャル層１０３とｎ型エピタキシャル層１０４との接合領域が縮小されるので、この接合領域における寄生容量が小さくなる。
４．（実施の形態４）
図８は、光半導体装置４００の構成を示す断面図である。光半導体装置４００は、ｐ型エピタキシャル層１０３とｎ型エピタキシャル層１０４との界面付近に選択的に形成された高濃度ｐ型の分割埋込層４０１と、分割埋込層４０１上のｎ型エピタキシャル層１０４に選択的に形成された高濃度ｐ型の分割拡散層４０２と、分割拡散層４０２上に形成されたＬＯＣＯＳ分割層４０３と、ＬＯＣＯＳ分割層４０３上に選択的に形成された分割部プレート電極４０４とを備える。ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３は、それぞれ第一アノードコンタクト層１０５、第二アノードコンタクト層１０６、及びＬＯＣＯＳ分離層１０８と共通化してもよい。その他の構成は、図１の構成と同様である。
【００５４】
このように光半導体装置４００は、実施の形態１で説明した光半導体装置１００のｎ型エピタキシャル層１０４をｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により複数に分割した構成であり、分割されたそれぞれがフォトダイオードとして機能する。各フォトダイオードは、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により分割されることで電気的に独立している。
【００５５】
続いて、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により受光面１１２がどのように分割されるのかについて詳細に説明する。図９は、光半導体装置４００を上から見た平面図である。図９（ａ）は、受光面１１２が田の字に４分割された構成を示しており、図９（ｂ）は、受光面１１２が横方向に長方形に３分割された構成を示している。
【００５６】
図９（ａ）では、受光面１１２は、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により受光面１１２ａ、ｂ、ｃ、ｄの四つの領域に分割され、分割領域毎にカソード電極が設けられている。そのため、各々の領域が独立したフォトダイオードして機能する。ＬＯＣＯＳ分割部４０３上に形成された分割プレート電極４０４は、立体的に配線されたプレート配線４０５により、カソード電極１１０と電気的に接続されることなく、プレート電極１１４と接続されている。分割プレート電極４０４には、カソード電極１１０に対して低い電圧が印加される。
【００５７】
また、図９（ｂ）では、受光面１１２は、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により受光面１１２ｅ、ｆ、ｇの三つの領域に分割され、図９（ａ）と同様、分割領域毎にカソード電極が設けられている。図９（ｂ）に示すように、各分割領域に設けられたカソード電極は、他の分割領域のカソード電極と接することなく各々独立しており、分割プレート電極４０４は、カソード電極間を通ってプレート電極１１４と接続するよう設けられている。分割プレート電極４０４には、カソード電極１１０に対して低い電圧が印加されている。
【００５８】
このような構成においては、ｎ型エピタキシャル層１０４と、高濃度であるｐ型分割埋込層４０１及びｐ型分割拡散層４０２とでｐｎ接合部が形成される（以下、「分割部」ともいう）ため、当該ｐｎ接合部の側面容量が付加される。ここで、カソード電極１１０に印加される電圧より低い電圧を分割部プレート電極４０４に印加して、分割部プレート電極４０４‐カソード電極１１０間に電位差を発生させることにより、上述のプレート電極１１４の作用と同様に、ｎ型エピタキシャル層１０４側に空乏層が拡大して、分割部の側面容量を低減させることができる。
【００５９】
以上のように本実施の形態によれば、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域の空乏化に加え、分割部における空乏層の拡大を実現でき、当該分割部における側面容量を低減することができる。
（変形例）
分割部プレート電極４０４を透明分割部プレート電極４０５に替えた一変形例について説明する。
【００６０】
図１０は、光半導体装置４００ａの構成を示す断面図である。光半導体装置４００ａは、光半導体装置４００の分割部プレート電極４０４に替えて、ＬＯＣＯＳ分割層４０３上に形成された透明分割部プレート電極４０５を備える。光半導体装置４００ａの他の構成については、光半導体装置４００と同様である。
透明分割部プレート電極４０５は、光に対して透過性を有する電極を用いており、例えば、ＩＴＯ（Indium Tin Oxide）や酸化スズ等で構成される。この構成では、図１０に示すように、ＬＯＣＯＳ分割層４０３の外側まで透明分割部プレート電極４０５を広げることにより、分割部の空乏層をより広げ、さらに側面容量を低減できる。
【００６１】
また、透明分割部プレート電極４０５が受光面１１２に重なったとしても、光は透過するので、透明分割部プレート電極４０５の下部領域でも光が吸収され、受光面１１２を有効に利用することが可能となる。
（補足）
以上、本発明に係る光半導体装置について、実施の形態に基づいて説明したが、本発明は上記実施の形態に限られないことは勿論である。
（１）上記実施の形態では、半導体基板としてシリコン基板１０１を用いたが、必ずしもシリコン基板に限定されるものではなく、例えば、長波長域で広く用いられているゲルマニウム基板や、化合物半導体であってもよい。
（２）上記実施の形態では、アノード部として、シリコン基板１０１、ｐ型埋込層１０２、及びｐ型エピタキシャル層１０３の３層構成を用いたが、低濃度ｐ型シリコン基板１０１のみの構成、または高濃度ｐ型シリコン基板１０１及びｐ型エピタキシャル層１０３の２層構成であってもよい。
【００６２】
すなわち、第一導電型の半導体層には、シリコン基板１０１、ｐ型埋込層１０２、及びｐ型エピタキシャル層１０３の３層構成の他、高濃度ｐ型シリコン基板１０１及びｐ型エピタキシャル層１０３の２層構成や低濃度ｐ型シリコン基板１０１のみの構成も該当する。
（３）上記実施の形態では、電極にＴｉ／ＴｉＮ／Ａｌを用いたが、他の金属やバリアメタルであってもよいし、それらを含む化合物やシリサイド等、またはそれらの積層構造であってもよい。
（４）上記実施の形態では、受光素子としてｐｉｎフォトダイオードを用いたが、アバランシェフォトダイオードやフォトトランジスタについても適用が可能であることは言うまでもない。
（５）上記実施の形態では、第一導電型の半導体層としてｐ型を、第二導電型の半導体層としてｎ型を用いたが、第一導電型の半導体層としてｎ型を、第二導電型の半導体層としてｐ型を用いても適用可能であることは言うまでもない。
（６）上記実施の形態では、フォトダイオードを備えた光半導体装置について説明したが、同一基板上にバイポーラトランジスタやMOSトランジスタ、抵抗素子、容量素子等の電子素子が集積化されたOEICについても適用可能であることは言うまでもない。
【００６３】
ここで、NPNトランジスタを同一基板上に集積したOEICに、特許文献１の技術を適用しようとすると、ｎ型半導体層１００３はコレクタと共通化して使用される場合が多いため、NPNトランジスタを高速化するためには、コレクタ抵抗を低減する必要があり、そのために、ｎ型半導体層１００３を高濃度にする必要がある。
一方で、一つのｐ型素子分離領域１００４にて形成される空乏層幅は、ｎ型半導体層１００３の濃度に依存し、空乏層の幅を広げるためはｎ型半導体層１００３を低濃度にする必要がある。すなわち、両者はトレードオフの関係にある。よって、空乏層の拡大のためには、ｐ型半導体領域２００１を注入する間隔を狭くしてｐ型半導体領域２００１の数を増やす必要があり、レイアウト上の制限が大きくなる。また、ｎ型半導体層１００３の濃度が比較的高い場合でも空乏層を形成することができる。
【００６４】
カソード電極１１０‐アノード電極１１１間にプレート電極１１４を形成し、カソード電極１１０‐プレート電極１１４間に電位差を与えることにより、レイアウトの制限を大きくすることなく、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６とｎ型エピタキシャル層１０４との接合領域に空乏層を形成することができる。
（７）上記実施の形態では、光半導体装置において、第一アノードコンタクト層１０５及び第二アノードコンタクト層１０６の２層構造を備える構成としたが、何れか一方のみであってもよいし、また、ｎ型カソードコンタクト層１０７は、抵抗を下げるために形成されるものであるので、フォトダイオードの動作に関しては、必ずしも必要ない。
（８）上記実施の形態１、４では、絶縁膜として、ＬＯＣＯＳを用いたが、ＳＴＩ（Shallow Trench Isolation）を用いてもよい。これにより、絶縁膜の幅を狭くできるため、フォトダイオードの面積を縮小し、底面容量を低減することができる。
（９）上記実施の形態２では、絶縁体としてプレート酸化膜２０１を用いたが、プレート酸化膜２０１の代わりに、より誘電率の大きい窒化膜等を用いてもよい。この場合、窒化膜の誘電率は、酸化膜の誘電率より大きいため、同一の膜厚であっても空乏層をより拡大することができる。また、プレート酸化膜２０１の代わりに、酸化膜と窒化膜や、ＬＯＣＯＳ膜とフィールド膜等の積層膜であってもよい。その場合、例えば、プレート電極１１４はフィールド膜１０９を開口せずに直上に形成してもよく、構成が簡略化できる利点がある。
（１０）上記実施の形態４では、光半導体装置４００は、ｐ型分割埋込層４０１、ｐ型分割拡散層４０２、及びＬＯＣＯＳ分割層４０３により、ｎ型エピタキシャル層１０４が複数に分割された構成としてが、ｐ型分割埋込層４０１及びｐ型分割拡散層４０２により分割するとしてもよいし、ＬＯＣＯＳ分割層４０３のみで分割するとしてもよい。
（１１）上記実施の形態では、プレート電極の形状は、例えば図２に示すように、矩形であったが、これに限らず、リング状であってもよいし、その他の形状であってもよい。
【産業上の利用可能性】
【００６５】
本発明は、受光素子を備えた光半導体装置に広く適用可能であり、特に、OEICにおいて有用である。
【符号の説明】
【００６６】
１００ 光半導体装置
１０１ シリコン基板
１０２ ｐ型埋込層
１０３ ｐ型エピタキシャル層
１０４ ｎ型エピタキシャル層
１０５ 第一アノードコンタクト層
１０６ 第二アノードコンタクト層
１０７ カソードコンタクト層
１０８ ＬＯＣＯＳ分離層
１０９ フィールド膜
１１０ カソード電極
１１１ アノード電極
１１２ 受光面
１１３ 反射防止膜
１１４ プレート電極
２０１ プレート酸化膜
２０２ プレート下部電極
３０１ カソード下部電極
３０２ アノード下部電極
４０１ ｐ型分割埋込層
４０２ ｐ型分割拡散層
４０３ ＬＯＣＯＳ分割層
４０４ 分割部プレート電極
４０５ プレート配線
【特許請求の範囲】
【請求項１】
第一導電型の半導体層と、前記第一導電型の半導体層上に形成された第二導電型の半導体層とを備える半導体基板を有し、前記第二導電型の半導体層上の受光領域に入射された光を電流に変換する光半導体装置であって、
前記第二導電型の半導体層の上面から当該第二導電型の半導体層を貫通して前記第一導電型の半導体層と接するよう形成された第一導電型のコンタクト層と、前記コンタクト層上に設けられた前記電流を取り出すための第一の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極から離れた位置に設けられた前記電流を取り出すための第二の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極と前記第二の電極との間の領域に設けられた絶縁膜と、前記絶縁膜上に設けられた第三の電極と
を備える光半導体装置。
【請求項２】
前記第二の電極がカソード電極である場合には、当該カソード電極に印加される電圧より低い電圧が前記第三の電極に印加され、前記第二の電極がアノード電極である場合には、当該アノード電極に印加される電圧より高い電圧が前記第三の電極に印加される
請求項１記載の光半導体装置。
【請求項３】
前記絶縁膜が酸化膜である
請求項１記載の光半導体装置。
【請求項４】
前記絶縁膜がLOCOS（Local Oxidation of Silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されている
請求項３記載の光半導体装置。
【請求項５】
前記絶縁膜が少なくとも２層以上で構成されている
請求項１記載の光半導体装置。
【請求項６】
前記絶縁膜が窒化膜である
請求項１記載の光半導体装置。
【請求項７】
前記第一の電極と前記第三の電極の少なくとも一部が一体的に形成されている
請求項１〜６の何れかに記載の光半導体装置。
【請求項８】
前記第三の電極が、下部電極と上部電極の少なくとも２層構造で形成されている
請求項１〜７の何れかに記載の光半導体装置。
【請求項９】
前記第二導電型の半導体層には、前記第二の電極が接するように第二導電型のコンタクト層が形成されており、前記第二導電型のコンタクト層は、前記第二導電型の半導体層における前記第三の電極に相当する位置まで延在している
請求項１〜８の何れかに記載の光半導体装置。
【請求項１０】
前記第二の電極は、前記受光領域の外周を囲むように形成されており、
前記第三の電極は、前記第二の電極を囲むように形成されており、
前記第一の電極が、前記第三の電極を囲むように形成されている
請求項１〜９の何れかに記載の光半導体装置。
【請求項１１】
前記第三の電極が、少なくとも一種類以上の金属またはその化合物により構成されている
請求項１〜１０の何れかに記載の光半導体装置。
【請求項１２】
前記第三の電極が、多結晶シリコンまたは非晶質シリコンにより構成されている
請求項１〜１０の何れかに記載の光半導体装置。
【請求項１３】
前記第三の電極が、シリコン化合物により構成されている
請求項１〜１０の何れかに記載の光半導体装置。
【請求項１４】
前記受光領域を複数の領域に分割する分割部と、前記分割部上に形成された第四の電極とをさらに備える
請求項１〜１３の何れかに記載の光半導体装置。
【請求項１５】
前記第三の電極と前記第四の電極とが電気的に接続されている
請求項１４記載の光半導体装置。
【請求項１６】
前記第四の電極の幅は、前記分割部の幅より広く、
前記第四の電極が、光に対して透過性を有し、かつ、導電性の性質を有する材料で構成されている
請求項１４または１５記載の光半導体装置。
【請求項１７】
前記第四の電極が、ITO（Indium Tin Oxide）、または酸化スズで構成されている
請求項１６記載の光半導体装置。
【請求項１８】
前記半導体基板上に形成された電子素子をさらに備える
請求項１〜１７の何れかに記載の光半導体装置。
【請求項１】
第一導電型の半導体層と、前記第一導電型の半導体層上に形成された第二導電型の半導体層とを備える半導体基板を有し、前記第二導電型の半導体層上の受光領域に入射された光を電流に変換する光半導体装置であって、
前記第二導電型の半導体層の上面から当該第二導電型の半導体層を貫通して前記第一導電型の半導体層と接するよう形成された第一導電型のコンタクト層と、前記コンタクト層上に設けられた前記電流を取り出すための第一の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極から離れた位置に設けられた前記電流を取り出すための第二の電極と、前記第二導電型の半導体層上で、かつ前記第一の電極と前記第二の電極との間の領域に設けられた絶縁膜と、前記絶縁膜上に設けられた第三の電極と
を備える光半導体装置。
【請求項２】
前記第二の電極がカソード電極である場合には、当該カソード電極に印加される電圧より低い電圧が前記第三の電極に印加され、前記第二の電極がアノード電極である場合には、当該アノード電極に印加される電圧より高い電圧が前記第三の電極に印加される
請求項１記載の光半導体装置。
【請求項３】
前記絶縁膜が酸化膜である
請求項１記載の光半導体装置。
【請求項４】
前記絶縁膜がLOCOS（Local Oxidation of Silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されている
請求項３記載の光半導体装置。
【請求項５】
前記絶縁膜が少なくとも２層以上で構成されている
請求項１記載の光半導体装置。
【請求項６】
前記絶縁膜が窒化膜である
請求項１記載の光半導体装置。
【請求項７】
前記第一の電極と前記第三の電極の少なくとも一部が一体的に形成されている
請求項１〜６の何れかに記載の光半導体装置。
【請求項８】
前記第三の電極が、下部電極と上部電極の少なくとも２層構造で形成されている
請求項１〜７の何れかに記載の光半導体装置。
【請求項９】
前記第二導電型の半導体層には、前記第二の電極が接するように第二導電型のコンタクト層が形成されており、前記第二導電型のコンタクト層は、前記第二導電型の半導体層における前記第三の電極に相当する位置まで延在している
請求項１〜８の何れかに記載の光半導体装置。
【請求項１０】
前記第二の電極は、前記受光領域の外周を囲むように形成されており、
前記第三の電極は、前記第二の電極を囲むように形成されており、
前記第一の電極が、前記第三の電極を囲むように形成されている
請求項１〜９の何れかに記載の光半導体装置。
【請求項１１】
前記第三の電極が、少なくとも一種類以上の金属またはその化合物により構成されている
請求項１〜１０の何れかに記載の光半導体装置。
【請求項１２】
前記第三の電極が、多結晶シリコンまたは非晶質シリコンにより構成されている
請求項１〜１０の何れかに記載の光半導体装置。
【請求項１３】
前記第三の電極が、シリコン化合物により構成されている
請求項１〜１０の何れかに記載の光半導体装置。
【請求項１４】
前記受光領域を複数の領域に分割する分割部と、前記分割部上に形成された第四の電極とをさらに備える
請求項１〜１３の何れかに記載の光半導体装置。
【請求項１５】
前記第三の電極と前記第四の電極とが電気的に接続されている
請求項１４記載の光半導体装置。
【請求項１６】
前記第四の電極の幅は、前記分割部の幅より広く、
前記第四の電極が、光に対して透過性を有し、かつ、導電性の性質を有する材料で構成されている
請求項１４または１５記載の光半導体装置。
【請求項１７】
前記第四の電極が、ITO（Indium Tin Oxide）、または酸化スズで構成されている
請求項１６記載の光半導体装置。
【請求項１８】
前記半導体基板上に形成された電子素子をさらに備える
請求項１〜１７の何れかに記載の光半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２７８０４５（Ｐ２０１０−２７８０４５Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１２６１１３（Ｐ２００９−１２６１１３）
【出願日】平成２１年５月２６日（２００９．５．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２６日（２００９．５．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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