化合物半導体装置及びその製造方法
【課題】イオン注入を用いることなく２次元正孔ガスの所期の濃度分布を容易且つ確実に得て、電界集中のなだらかな緩和を実現する高信頼性の窒化物半導体装置を得る。
【解決手段】ｎ−ＧａＮ基板１のＮ面上に形成されたｎ−ＧａＮ層２と、ｎ−ＧａＮ層上に形成されたＡｌＧａＮからなるＪＴＥ構造１０と、ｎ−ＧａＮ層２上に形成されたアノード電極４とを有しており、ｎ−ＧａＮ層２のＪＴＥ構造１０との界面に、アノード電極４から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成される。
【解決手段】ｎ−ＧａＮ基板１のＮ面上に形成されたｎ−ＧａＮ層２と、ｎ−ＧａＮ層上に形成されたＡｌＧａＮからなるＪＴＥ構造１０と、ｎ−ＧａＮ層２上に形成されたアノード電極４とを有しており、ｎ−ＧａＮ層２のＪＴＥ構造１０との界面に、アノード電極４から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体装置は、その物性的特徴から高耐圧で高速動作可能な電子デバイスとして、サーバシステム等への応用が期待されている。従来の高耐圧用途の半導体装置として、シリコン（Ｓｉ）又は炭化シリコン（ＳｉＣ）等を基板に用いた、いわゆる縦型の窒化物半導体装置がある。縦型の窒化物半導体装置では、半導体層の絶縁層との界面における電界集中による逆方向耐圧低下の抑制及びサージ耐量を向上すべく、半導体層の表層にｐ型不純物をイオン注入してｐ型半導体領域を形成している。このｐ型半導体領域は、ジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造と呼ばれている。
【０００３】
従来のＪＴＥ構造としては、いわゆるマルチゾーン構造、ガードリング構造等がある。マルチゾーン構造は、活性領域から切断（ダイシング）領域に向かってｐ型不純物の濃度が漸減するように、化合物半導体層にイオン注入することにより形成される。ガードリング構造は、活性領域から切断領域に向かってｐ型不純物の注入間隔を変えて、化合物半導体層にイオン注入することにより形成される。このようにｐ型不純物をイオン注入してＪＴＥ構造を形成することにより、電界集中を徐々に緩和するようにしている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Tantraporn et al., IEEE Tran. ED34(1987)2200.
【非特許文献２】Yilmaz IEEE Tran. ED38(1991)1666.
【非特許文献３】Perez et al., IEEE Tran. ED52(2005)2309.
【非特許文献４】Lee et al., EDL28(2007)1007.
【非特許文献５】Lee et al. IEEE Tran. ED55(2008)1894.
【非特許文献６】Bolotnikov et al. IEEE Tran. ED57(2010)1930.
【非特許文献７】O. Ambacher et al. J. Appl. Phys. Vol. 85 (1999) 3222.
【非特許文献８】M. H. Wong et al., J. Appl. Phys. Vol 04 (2008) 093710.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体装置におけるＪＴＥ構造では、以下のような問題がある。窒化物半導体、例えばＧａＮ系半導体では、窒化物半導体にｐ型不純物、例えばＭｇをイオン注入した場合、注入されたｐ型不純物を活性化させることは難しい。そのため、窒化物半導体のＪＴＥ構造にイオン注入技術を適用することは極めて困難であり、所期のＪＴＥ構造を容易に形成することはできない。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、イオン注入を用いることなく２次元正孔ガスの所期の濃度分布を容易且つ確実に得て、電界集中のなだらかな緩和を実現する高信頼性の窒化物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
窒化物半導体装置の一態様は、基板と、前記基板の上方に形成された第１の化合物半導体層と、前記第１の化合物半導体層上に形成された第２の化合物半導体層と、前記第１の化合物半導体層上に形成された上部電極とを含み、前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成される。
【０００８】
窒化物半導体装置の製造方法の一態様は、基板の上方に第１の化合物半導体層を形成する工程と、前記第１の化合物半導体層上に第２の化合物半導体層を形成する工程と、前記第１の化合物半導体層上に上部電極を形成する工程とを含み、前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成される。
【発明の効果】
【０００９】
上記の諸態様によれば、イオン注入を用いることなく２次元正孔ガスの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性の窒化物半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図６】第１の実施形態によるＳＢＤを示す概略平面図である。
【図７】第１の実施形態及びその比較例によるＳＢＤにおいて、アノード電極の端部（電極端）からの距離（μｍ）と電界強度（Ｖ／ｃｍ）との関係を示す特性図である。
【図８】第１の実施形態によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図９】第１の実施形態の変形例１によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態の変形例１によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１１】第１の実施形態の変形例１によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図１２】第１の実施形態の変形例２によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態の変形例２によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第１の実施形態の変形例２によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１５】第１の実施形態の変形例２によるＳＢＤを示す概略平面図である。
【図１６】第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２０】第２の実施形態によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図２１】第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２５】第３の実施形態によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図２６】ディスクリートパッケージを示す概略平面図である。
【図２７】ＰＦＣ回路を示す結線図である。
【図２８】サーバ電源を示す模式図である。
【発明を実施するための形態】
【００１１】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、ＪＴＥ構造を有する化合物半導体装置を開示し、その構成について製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１２】
（第１の実施形態）
本実施形態では、ＪＴＥ構造を有する化合物半導体装置として、ショットキーバリアダイオード（ＳＢＤ）を開示する。
図１〜図５は、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００１３】
先ず、図１（ａ）に示すように、ｎ−ＧａＮ基板１の表面にｎ−ＧａＮ層２及びＡｌＧａＮ層３を順次形成する。
詳細には、成長用基板として、例えばｎ−ＧａＮ基板１を用いる。ｎ−ＧａＮ基板１は、ｎ型不純物として例えばＳｉを所定濃度（例えば、１×１０18／ｃｍ3程度）含有する。
ｎ−ＧａＮ基板１の表面、ここでは（０００−１）面（いわゆるＮ面）上に、例えば有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法により、ｎ−ＧａＮ層２及びＡｌＧａＮ層３を順次成長する。ｎ−ＧａＮ層２は、その表面がＮ面とされており、例えば膜厚５μｍ程度に形成され、ｎ型不純物（例えばＳｉ）を１×１０16／ｃｍ3程度に含有する。ＡｌＧａＮ層３は、Ａｌ組成率が例えば１０％程度でｎ−ＧａＮ層２のＮ面上に膜厚２０ｎｍ程度に積層形成される。ＭＯＣＶＤ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００１４】
ＧａＮ及びＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス、トリメチルガリウム（ＴＭＧ）ガス、及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度とする。成長温度は１０００℃〜１２００℃程度、ここでは１０００℃程度とする。
ＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮにＳｉをドーピングする。
【００１５】
なお、ＡｌＧａＮ層３を形成する代わりに、ｎ−ＧａＮ層２上にＩｎＡｌＮ層又はＩｎＡｌＧａＮ層を形成するようにしても良い。この場合、ＩｎＡｌＮをＭＯＣＶＤ法又はＭＢＥ法等で成長する際に用いる原料ガスとしては、Ｉｎ源であるトリメチルインジウム（ＴＭＩ）ガス、Ａｌ源であるＴＭＡガス、及びＮＨ3ガスの混合ガスを用いる。ＩｎＡｌＧａＮ層をＭＯＣＶＤ法で成長する際に用いる原料ガスとしては、Ｉｎ源であるＴＭＩガス、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。又はＭＢＥ法等を用いても良い。
【００１６】
また、ｎ−ＧａＮ層２を形成する代わりに、ｎ−ＧａＮ基板１の表面にｎ−ＡｌＧａＮ層を形成するようにしても良い。この場合、ｎ−ＡｌＧａＮ層のＡｌ組成率は、その上に積層するＡｌＧａＮ層３のＡｌ組成率よりも高くすることが必要である。ＡｌＧａＮ層３のＡｌ組成率が１０％程度であれば、ｎ−ＡｌＧａＮ層のＡｌ組成率を例えば２０％程度とすることが考えられる。
【００１７】
続いて、図１（ｂ）に示すように、ｎ−ＧａＮ基板１の裏面にカソード電極４を形成する。
詳細には、ｎ−ＧａＮ基板１の裏面全面に、例えば真空蒸着法により電極材料、ここではＴｉ／Ａｌを膜厚３０ｎｍ程度／３００ｎｍ程度に堆積する。堆積したＴｉ／Ａｌを例えば６００℃程度で急速アニール（ＲＴＡ）処理する。以上により、ｎ−ＧａＮ基板１の裏面を覆うカソード電極４が形成される。
【００１８】
続いて、図１（ｃ）に示すように、ＡｌＧａＮ層３上の能動領域にレジストパターン１１ａを形成する。
詳細には、ＡｌＧａＮ層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＡｌＧａＮ層３上の能動領域にレジストを残す。これにより、レジストパターン１１ａが形成される。
【００１９】
続いて、図２（ａ）に示すように、ＡｌＧａＮ層３をエッチングして第１の段差部３ａを形成する。
詳細には、レジストパターン１１ａをマスクとして、例えば塩素系ガスをエッチングガスに用いてＡｌＧａＮ層３を所定深さ、例えば５ｎｍ程度だけドライエッチングする。ＡｌＧａＮ層３のエッチングレートは、例えば１０ｎｍ／分程度である。これにより、ＡｌＧａＮ層３に、エッチング底面からの高さが５ｎｍ程度で幅が例えば１０μｍ程度の第１の段差部３ａが形成される。
レジストパターン１１ａは、酸素プラズマを用いた灰化処理等により除去される。
【００２０】
続いて、図２（ｂ）に示すように、ＡｌＧａＮ層３に第２の段差部３ｂを形成する。
詳細には、先ず、ＡｌＧａＮ層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＡｌＧａＮ層３上の第１の段差部３ａ上を含む所定部位にレジストを残す。これにより、レジストパターン１１ｂが形成される。
レジストパターン１１ｂをマスクとして、例えば塩素系ガスをエッチングガスに用いてＡｌＧａＮ層３を所定深さ、例えば５ｎｍ程度だけドライエッチングする。これにより、ＡｌＧａＮ層３に、エッチング底面からの高さが５ｎｍ程度で幅が例えば１０μｍ程度の第２の段差部３ｂが形成される。
レジストパターン１１ｂは、酸素プラズマを用いた灰化処理等により除去される。
【００２１】
続いて、図２（ｃ）に示すように、ＡｌＧａＮ層３に第３の段差部３ｃを形成する。
詳細には、先ず、ＡｌＧａＮ層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＡｌＧａＮ層３上の第１の段差部３ａ上及び第２の段差部３ｂ上を含む所定部位にレジストを残す。これにより、レジストパターン１１ｃが形成される。
レジストパターン１１ｃをマスクとして、例えば塩素系ガスをエッチングガスに用いてＡｌＧａＮ層３を所定深さ、例えば５ｎｍ程度だけドライエッチングする。これにより、ＡｌＧａＮ層３に、エッチング底面からの高さが５ｎｍ程度で幅が例えば１０μｍ程度の第３の段差部３ｃが形成される。
レジストパターン１１ｃは、酸素プラズマを用いた灰化処理等により除去される。
【００２２】
続いて、図３（ａ）に示すように、ＡｌＧａＮ層３に第４の段差部３ｄを形成する。
詳細には、先ず、ＡｌＧａＮ層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＡｌＧａＮ層３上の第１の段差部３ａ上、第２の段差部３ｂ上及び第３の段差部３ｃ上を含む所定部位にレジストを残す。これにより、レジストパターン１１ｄが形成される。
レジストパターン１１ｄをマスクとして、例えば塩素系ガスをエッチングガスに用いて、ｎ−ＧａＮ層２の表面が露出するまでＡｌＧａＮ層３をドライエッチングする。これにより、ＡｌＧａＮ層３に、エッチング底面であるｎ−ＧａＮ層２の表面からの高さが５ｎｍ程度で幅が例えば１０μｍ程度の第４の段差部３ｄが形成される。
レジストパターン１１ｄは、酸素プラズマを用いた灰化処理等により除去される。
【００２３】
以上により、ＡｌＧａＮ層３は、ｎ−ＧａＮ層２上で第１、第２、第３及び第４の段差部３ａ，３ｂ，３ｃ，３ｄの順に段階的に厚みが薄くなる段差状に加工される。なお、本実施形態では、ＡｌＧａＮ層３に深さ５ｎｍずつエッチングを４回行う場合を例示したが、エッチング回数及びエッチング量は任意に設定することができる。
レジストパターン１１ｄは、酸素プラズマを用いた灰化処理等により除去される。
【００２４】
続いて、図３（ｂ）に示すように、パッシベーション膜５を形成する。
詳細には、ＡｌＧａＮ層３を覆うように、ｎ−ＧａＮ層２上に絶縁物、例えばＳｉＮをプラズマＣＶＤ法により膜厚４００ｎｍ程度に堆積する。これにより、ＡｌＧａＮ層３を覆うパッシベーション膜５が形成される。
【００２５】
続いて、図３（ｃ）に示すように、レジストパターン１２を形成する。
詳細には、パッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜５上の能動領域におけるアノード電極形成部位を開口する。これにより、レジストパターン１２が形成される。
【００２６】
続いて、図４（ａ）に示すように、ＡｌＧａＮ層３及びパッシベーション膜５にアノード電極形成用の開口６を形成する。
詳細には、レジストパターン１２をマスクとして、パッシベーション膜５及びＡｌＧａＮ層３をドライエッチングする。パッシベーション膜５は、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜５のエッチングレートは、例えば０．２４μｍ／分程度である。ＡｌＧａＮ層３は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。ＡｌＧａＮ層３のエッチングレートは、例えば１０ｎｍ／分程度である。以上により、ＡｌＧａＮ層３及びパッシベーション膜５にアノード電極形成用の開口６が形成される。このとき、ＡｌＧａＮ層３の加工により、ＪＴＥ構造１０が形成される。
レジストパターン１２は、酸素プラズマを用いた灰化処理等により除去される。
【００２７】
続いて、図４（ｂ）に示すように、アノード電極を形成するためのレジストパターン１３を形成する。
詳細には、開口６内を含むパッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口６内及び開口６のエッジに沿ったパッシベーション膜５の周縁部位を露出する開口１３ａを有するレジストパターン１３が形成される。
【００２８】
続いて、図４（ｃ）に示すように、アノード電極７を形成する。
詳細には、開口１３ａを埋め込むように、レジストパターン１３上に電極材料、ここでは例えば真空蒸着法によりＮｉ／Ａｕを膜厚１００ｎｍ程度／３００ｎｍ程度に堆積する。
リフトオフにより、レジストパターン１３をレジストパターン１３上の電極材料と共に除去する。以上により、開口６内を埋め込みパッシベーション膜５の周縁部位上に例えば２μｍ程度オーバーハングする形状に、アノード電極７が形成される。アノード電極７は、開口６の底面でｎ−ＧａＮ層２と接触すると共に、開口６の側面でＪＴＥ構造１０と接触している。
【００２９】
続いて、図５に示すように、ｎ−ＧａＮ基板１をダイシングライン（ＤＬ）で切断し、チップごとに切り出す。以上のようにして、本実施形態によるＳＢＤが形成される。
形成されたＳＢＤを平面視した様子を図６に示す。図６では、パッシベーション膜５の図示を省略している。図６の破線Ｉ−Ｉ'に沿った断面が図１〜図５（の左側図）に相当する。このＳＢＤでは、ｎ−ＧａＮ層２上において、中央部位にほぼ矩形状のアノード電極７が設けられ、アノード電極７の周囲を囲む枠状のＪＴＥ構造１０が形成されている。ＪＴＥ構造１０は、第１、第２、第３、第４の段差部３ａ，３ｂ，３ｃ，３ｄを有しており、アノード電極７から離間するほど段階的に厚みが薄くなる段差状とされている。
【００３０】
通常、例えばＧａＮ層、及びＧａＮ層の（０００１）面（いわゆるＧａ面）上にＡｌＧａＮ層を積層形成した場合、自発分極及びピエゾ分極によりＧａＮ層のＡｌＧａＮ層との界面には、２次元電子ガス（２ＤＥＧ）が生成される。これに対して、ＧａＮ層のＮ面上にＡｌＧａＮ層を積層形成した場合、自発分極及びピエゾ分極によりＧａＮ層のＡｌＧａＮ層との界面には、２次元正孔（ホール）ガス（２ＤＨＧ）が生成される。
【００３１】
ここで、本実施形態によるＳＢＤの半導体表面近傍における電界強度分布について、比較例との比較に基づいてシミュレーションして調べた結果について説明する。
図７は、ＳＢＤにおいて、アノード電極の端部（電極端）からの距離（μｍ）と電界強度（Ｖ／ｃｍ）との関係を示す特性図である。
【００３２】
図７において、「実施例」は、上記の諸工程を経て作製されたＪＴＥ構造１０を備えた本実施形態によるＳＢＤを示す。「比較例１」は、ＪＴＥ構造１０を有しないＳＢＤを示す。「比較例２」は、ＪＴＥ構造１０の代わりに、膜厚が２０ｎｍ程度で均一であり幅が１０μｍ程度のＡｌＧａＮ層を有するＳＢＤを示す。図７では、−１００Ｖの逆方向電圧を印加したときの半導体表面近傍における電界強度分布をシミュレーションした。半導体表面近傍は、実施例ではＪＴＥ構造１０の表面から１ｎｍ離れた位置、比較例１ではｎ−ＧａＮ２の表面から１ｎｍ離れた位置、比較例２ではＡｌＧａＮ層の表面から１ｎｍ離れた位置とした。実施例及び比較例２では、ＡｌＧａＮ／ＧａＮの界面に−５．３８×１０12／ｃｍ2の負の固定電荷を設定した。
【００３３】
図７に示すように、電界強度の分布は以下のような結果となった。比較例１では、電極端の近傍に集中して分布しており、電極端にかかる最大電界強度は極めて高い。比較例２では、電極端からＡｌＧａＮ層の幅に相当する１０μｍ程度の位置まで分布しており、最大電界強度は比較例１よりも大幅に低い。実施例では、電極端から離れるほど段階的に低くなるように、ＪＴＥ構造１０の第１〜第４の段差部３ａ〜３ｄに位置整合してなだらかに分布しており、最大電界強度は比較例２よりも低い。
【００３４】
このシミュレーション結果から、実施例では比較例１，２と比べて最もインパクトイオン化を起こし難く、より高耐圧であることが判る。実施例、即ち本実施形態では、図８（カソード電極３の図示を省略する。）に示すように、ｎ−ＧａＮ層２のＪＴＥ構造１０との界面に２ＤＨＧが生成される。この２ＤＨＧは、ＪＴＥ構造１０の第１〜第４の段差部３ａ〜３ｄに位置整合して電極端から離れるほど、段階的にホール濃度が低くなる。このことは、ｎ−ＧａＮ層２上の所定位置におけるＪＴＥ構造１０の厚みが薄いほど、当該位置に対応した２ＤＨＧのホール濃度が低いことを意味する。このように、電極端から離れるほど徐々にホール濃度が低くなるように分布する２ＤＨＧを得ることにより、電界集中をより徐々に緩和することができる。
【００３５】
なお、上述のように、ＡｌＧａＮ層３に代わってｎ−ＧａＮ層２上にＩｎＡｌＮ層又はＩｎＧａＡｌＮ層が形成された場合、或いはｎ−ＧａＮ層２に代わってｎ−ＧａＮ基板１の表面にｎ−ＡｌＧａＮ層を形成した場合でも、同様の作用効果が得られる。即ちこれらの場合でも、電極端から離れるほど徐々にホール濃度が低くなるように分布する２ＤＨＧが得られ、電界集中をより徐々に緩和することができる。特にＩｎＡｌＮは、ＡｌＧａＮよりも自発分極が強く、バンドギャップが大きい。そのため、ｎ−ＧａＮ層２上にＩｎＡｌＮからなるＪＴＥ構造を形成することで、上記の２ＤＨＧをより確実に得ることができる。
【００３６】
以上説明したように、本実施形態によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。
【００３７】
−変形例−
以下、第１の実施形態の諸変形例について説明する。
【００３８】
（変形例１）
本例では、第１の実施形態と同様に、ＪＴＥ構造を有する化合物半導体装置としてＳＢＤを開示するが、ｎ−ＧａＮ基板１のＧａ面上に化合物半導体層を積層する点で第１の実施形態と相違する。
図９及び図１０は、第１の実施形態の変形例１によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００３９】
本例では、図９に示すように、ｎ−ＧａＮ基板１の（０００１）面（Ｇａ面）上にｎ−ＧａＮ層２１及びＩｎＧａＮ層２２を順次形成する。
詳細には、成長用基板として、例えばｎ−ＧａＮ基板１を用いる。ｎ−ＧａＮ基板１は、ｎ型不純物として例えばＳｉを所定濃度（例えば、１×１０18／ｃｍ3程度）含有する。
ｎ−ＧａＮ基板１の表面、ここではＧａ面上に、例えばＭＯＣＶＤ法により、ｎ−ＧａＮ層２１及びＩｎＧａＮ層２２を順次成長する。ｎ−ＧａＮ層２１は、その表面がＧａ面とされており、例えば膜厚５μｍ程度に形成され、ｎ型不純物（例えばＳｉ）を１×１０16／ｃｍ3程度に含有する。ＩｎＧａＮ層２２は、Ｉｎ組成率が例えば１０％程度でｎ−ＧａＮ層２のＧａ面上に膜厚２０ｎｍ程度に積層形成される。
【００４０】
なお、ＩｎＧａＮ層２２を形成する代わりに、ｎ−ＧａＮ層２１上にＩｎＡｌＧａＮ層又はＩｎＡｌＧａＮ層を形成するようにしても良い。
【００４１】
その後、本実施形態と同様に、図１（ｂ）の工程により、カソード電極４を形成する。図１（ｃ）〜図３（ａ）の諸工程により、ＩｎＧａＮ層２２をリソグラフィー及びドライエッチングする。図３（ｂ）の工程により、ＩｎＧａＮ層２２を覆うパッシベーション膜５を形成する。図３（ｃ），図４（ａ）の諸工程でパッシベーション膜５及びＩｎＧａＮ層２２をドライエッチングし、ＪＴＥ構造２０を形成する。図４（ｂ），図４（ｃ）の諸工程により、アノード電極７を形成する。そして、図１０に示すように、ｎ−ＧａＮ基板２１をダイシングラインで切断し、チップごとに切り出す。以上のようにして、本例によるＳＢＤが形成される。
【００４２】
図１０に示すＳＢＤでは、ｎ−ＧａＮ層２１上にＩｎＧａＮからなるＪＴＥ構造２０を備えている。ＪＴＥ構造２０は、本実施形態のＪＴＥ構造１０と同様に、ｎ−ＧａＮ層２１上でＩｎＧａＮ層２２が第１、第２、第３、第４の段差部２２ａ，２２ｂ，２２ｃ，２２ｄの順に段階的に厚みが薄くなる段差状に加工されてなる。なお本例でも、ＡｌＧａＮ層３の場合と同様に、ＩｎＧａＮ層２２に深さ５ｎｍずつエッチングを４回行うが、エッチング回数及びエッチング量は任意に設定することができる。
【００４３】
通常、ＧａＮ層のＧａ面上にＩｎＧａＮ層を積層形成した場合、自発分極及びピエゾ分極によりＧａＮ層のＩｎＧａＮ層との界面に２ＤＨＧが生成される。
本例によるＳＢＤでは、図１１に示すように、ｎ−ＧａＮ層２１のＪＴＥ構造２０との界面に２ＤＨＧが生成しており、この２ＤＨＧはＪＴＥ構造２０の第１〜第４の段差部２２ａ〜２２ｄに位置整合して電極端から離れるほど、段階的にホール濃度が低くなる。このことは、ｎ−ＧａＮ層２１上の所定位置におけるＪＴＥ構造２０の厚みが薄いほど、当該位置に対応した２ＤＨＧのホール濃度が低いことを意味する。このように、電極端から離れるほどなだらかにホール濃度が低くなるように分布する２ＤＨＧを得ることにより、電界集中をより徐々に緩和することができる。
【００４４】
以上説明したように、本例によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。
【００４５】
（変形例２）
本例では、第１の実施形態と同様に、ＪＴＥ構造を有する化合物半導体装置としてＳＢＤを開示するが、浮遊電極を有する点で第１の実施形態と相違する。
図１２〜図１４は、第１の実施形態の変形例２によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００４６】
本例では先ず、第１の実施形態と同様に、図１（ａ）〜図３（ｂ）の諸工程を経る。このとき、ＡｌＧａＮ層３を覆うパッシベーション膜５が形成される。
【００４７】
続いて、図１２（ａ）に示すように、レジストパターン２３を形成する。
詳細には、パッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜５上の能動領域におけるアノード電極形成部位及び浮遊電極形成部位をそれぞれ開口する。これにより、レジストパターン２３が形成される。
【００４８】
続いて、図１２（ｂ）に示すように、ＡｌＧａＮ層３及びパッシベーション膜５にアノード電極形成用の開口６及び浮遊電極形成用の開口２４を形成する。
詳細には、レジストパターン１２をマスクとして、パッシベーション膜５及びＡｌＧａＮ層３をドライエッチングする。パッシベーション膜５は、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜５のエッチングレートは、例えば０．２４μｍ／分程度である。ＪＴＥ構造１０は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。ＪＴＥ構造１０のエッチングレートは、例えば１０ｎｍ／分程度である。このドライエッチングに際して、浮遊電極形成部位では、ｎ−ＧａＮ層２の表層の一部がエッチングされる。以上により、ＡｌＧａＮ層３及びパッシベーション膜５に、アノード電極形成用の開口６及び浮遊電極形成用の開口２４が形成される。このとき、ＡｌＧａＮ層３の加工により、ＪＴＥ構造１０が形成される。
レジストパターン２３は、酸素プラズマを用いた灰化処理等により除去される。
【００４９】
続いて、図１３（ａ）に示すように、アノード電極及び浮遊電極を形成するためのレジストパターン２５を形成する。
詳細には、開口６，２４内を含むパッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口６内及び開口６のエッジに沿ったパッシベーション膜５の周縁部位を露出する開口２５ａと、開口２４内を露出する開口２５ｂとを有するレジストパターン２５が形成される。開口２５ｂも開口２５ａと同様に、開口２４内及び開口２４のエッジに沿ったパッシベーション膜５の周縁部位を露出するように形成しても良い。
【００５０】
続いて、図１３（ｂ）に示すように、アノード電極７及び浮遊電極２６を形成する。
詳細には、開口２５ａ，２５ｂを埋め込むように、レジストパターン２５上に電極材料、ここでは例えば真空蒸着法によりＮｉ／Ａｕを膜厚１００ｎｍ程度／３００ｎｍ程度に堆積する。
リフトオフにより、レジストパターン２５をレジストパターン２５上の電極材料と共に除去する。以上により、開口６内を埋め込みパッシベーション膜５の周縁部位上に例えば２μｍ程度オーバーハングする形状にアノード電極７が、開口２４内を埋め込みパッシベーション膜５の上方に一部突出する形状に浮遊電極２６がそれぞれ形成される。アノード電極７は、開口６の底面でｎ−ＧａＮ層２と接触すると共に、開口６の側面でＪＴＥ構造１０と接触している。浮遊電極２６も電極７と同様に、開口２４内を埋め込みパッシベーション膜５の周縁部位上に一部オーバーハングする形状に形成しても良い。
【００５１】
続いて、図１４に示すように、ｎ−ＧａＮ基板１をダイシングライン（ＤＬ）で切断し、チップごとに切り出す。以上のようにして、本例によるＳＢＤが形成される。
【００５２】
形成されたチップを平面視した様子を図１５に示す。図１５では、パッシベーション膜５の図示を省略している。図１５の破線Ｉ−Ｉ'に沿った断面が図１２〜図１４（の左側図）に相当する。浮遊電極２６は、ＪＴＥ構造１０の周囲を囲む枠状に形成されており、開口２４の底面でｎ−ＧａＮ層２と接触すると共に、開口２４の側面でＪＴＥ構造１０と接触している。浮遊電極２６は、アノード電極７と異なり、その表面で配線等と接続されることなく、電気的に浮遊状態とされる。
【００５３】
以上説明したように、本例によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。更に、浮遊電極２６を備えるため、ＪＴＥ構造１０の電位が安定化する。浮遊電極２６は、アノード電極７と同一工程で形成されるため、工程増を招くこともない。
【００５４】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、ＪＴＥ構造を有する化合物半導体装置としてＳＢＤを開示するが、ＪＴＥ構造の構成が異なる点で第１の実施形態と相違する。
図１６〜図１９は、第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００５５】
本実施形態では先ず、図１６（ａ）に示すように、ｎ−ＧａＮ基板１の表面にｎ−ＧａＮ層２を形成する。
ｎ−ＧａＮ層２は、第１の実施形態で図１（ａ）を用いて説明したｎ−ＧａＮ層２と同様にｎ−ＧａＮ基板１のＮ面上に成長形成される。
【００５６】
続いて、図１６（ｂ）に示すように、ｎ−ＧａＮ層２上にＪＴＥ構造形成用のマスク３１を形成する。
詳細には、ｎ−ＧａＮ層２上にマスク材料、例えばシリコン酸化物を熱ＣＶＤ法等により５μｍ程度の厚みに堆積する。このシリコン酸化物上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ｎ−ＧａＮ層２上でＪＴＥ構造形成部位を覆う形状のレジストパターンを形成する。このレジストパターンをマスクとして用い、例えばフッ酸によりシリコン酸化物をウェットエッチングする。レジストパターンは灰化処理等により除去する。以上により、ｎ−ＧａＮ層２の表面におけるＪＴＥ構造形成部位を露出させる開口３１ａを有するマスク３１が形成される。ＪＴＥ構造形成部位は、第１の実施形態で説明したように、ｎ−ＧａＮ層２上において、後工程で形成されるアノード電極の周囲を囲む枠状の領域である。マスク３１では、遮蔽部分３１Ａが枠状領域の内側のアノード電極形成部位を覆い、遮蔽部分３１Ｂが枠状領域の外側の部位を覆って、遮蔽部分３１Ａ，３１Ｂの間に開口３１ａが形成される。マスク材料としては、当該マスク上に化合物半導体、例えばＡｌＧａＮが多結晶として堆積する性質の材料であることが好ましく、シリコン酸化物以外では、例えばシリコン窒化物又はシリコン酸窒化物等も用いることができる。
【００５７】
続いて、図１６（ｃ）に示すように、ＡｌＧａＮ層３２を成長する。
詳細には、例えばプラズマアシスト分子線エピタキシー（Plasma Assist Molecular Beam Epitaxy:ＰＡＭＢＥ）法を用いて、化合物半導体としてＡｌＧａＮを成長する。
ＰＡＭＢＥ法では、超高真空中で原料となるＡｌ，Ｇａ，Ｎをマスク３上を含むｎ−ＧａＮ層２の表面に入射する。超高真空中では、原料分子の平均自由工程が長いために、原料分子は互いに衝突することなく、直進してｎ−ＧａＮ層２の表面に到達する。そのため、入射角をｎ−ＧａＮ層２の表面に対して平行に近づけると、マスク３１の影内に位置する箇所では、マスク３により原料分子のｎ−ＧａＮ層２の表面への到達が妨げられる。そのため、原料分子の入射角を変えることにより、ｎ−ＧａＮ層２の表面への原料分子の到達量に差異が生じる。本実施形態では、この性質を利用して、ＡｌＧａＮにおけるＡｌ組成率の偏重を行う。
【００５８】
具体的には、ｎ−ＧａＮ層２の表面の法線Ｌを基準として、マスク３１の遮蔽部分３１Ｂ側に傾斜する入射角（第１の角度）θ1でＡｌを入射し、法線Ｌを基準として遮蔽部分３１Ａ側に傾斜する入射角（第２の角度）θ2でＧａを入射する。この場合、Ａｌの第２の角度θ2をＧａの第１の角度θ1よりも大きくする。例えば、第１の角度をＰＡＭＢＥの一般的な角度である２０°程度、第２の角度を８５°程度に設定する。マスク３１の厚みが５μｍ程度であるため、約５０μｍ幅においてＡｌ組成率の偏重が可能となる。
【００５９】
ＰＡＭＢＥによる成長温度は７２０℃程度とする。Ａｌ組成率は、遮蔽部分３１Ａから離間するほど低くなるように、遮蔽部分３１ａの近傍で例えば０．１５程度、遮蔽部分３１ｂの近傍で例えば０．０５程度となるように、Ａｌ等の分子線量（フラックス）を調整する。
以上により、マスク３１の開口３１内にはｎ−ＧａＮ層２の表面に、マスク３１の遮蔽部分３１ａから離間するほどＡｌ組成率が漸減する、膜厚２０ｎｍ程度の単結晶のＡｌＧａＮ層３２が成長する。一方、マスク３１上には、多結晶のＡｌＧａＮ層３３が堆積する。
【００６０】
なお、ＡｌＧａＮ層３２を形成する代わりに、ｎ−ＧａＮ層２のＮ面上にＩｎＡｌＮ又はＩｎＡｌＧａＮを成長するようにしても良い。
ＩｎＡｌＮを成長する場合には、図１６（ｃ）に示したＰＡＭＢＥ法により、ｎ−ＧａＮ層の表面の法線Ｌを基準として、マスク３１の遮蔽部分３１Ｂ側に傾斜する第１の角度でＡｌを入射し、法線Ｌを基準として遮蔽部分３１Ａ側に傾斜する第２の角度でＧａを入射する。この場合、第２の角度を第１の角度よりも大きくする。これにより、アノード電極７から離間するほどＡｌ組成率が漸減する、還元すれば、アノード電極７から離間するほどＩｎ組成率が相対的に漸減する、ＩｎＡｌＮが成長する。
【００６１】
ＩｎＡｌＧａＮを成長する場合には、図１６（ｃ）に示したＰＡＭＢＥ法により、ｎ−ＧａＮ層の表面の法線Ｌを基準として、マスク３１の遮蔽部分３１Ｂ側に傾斜する第１の角度でＡｌを入射し、法線Ｌを基準として遮蔽部分３１Ａ側に傾斜する第２の角度でＧａを入射する。この場合、第２の角度を第１の角度よりも大きくする。これにより、アノード電極７から離間するほどＡｌ組成率が漸減する、還元すれば、アノード電極７から離間するほどＩｎ組成率が相対的に漸減する、ＩｎＡｌＧａＮが成長する。
【００６２】
また、ｎ−ＧａＮ層２を形成する代わりに、ｎ−ＧａＮ基板１の表面にｎ−ＡｌＧａＮ層を形成するようにしても良い。この場合、ｎ−ＡｌＧａＮ層のＡｌ組成率は、その上に積層するＡｌＧａＮ層３２のＡｌ組成率よりも高くする、即ちＡｌＧａＮ層３２のアノード電極７に近接する部位のＡｌ組成率よりも高くすることが必要である。
【００６３】
続いて、図１７（ａ）に示すように、ＪＴＥ構造３０を形成する。
詳細には、例えばＫＯＨ溶液を用いて多結晶のＡｌＧａＮ層３３をウェットエッチングして除去した後、例えばフッ酸を用いてマスク３１をウェットエッチングして除去する。以上により、ｎ−ＧａＮ層２上に、上記のＡｌＧａＮ層３２からなるＪＴＥ構造３０が形成される。
【００６４】
続いて、図１７（ｂ）に示すように、ｎ−ＧａＮ基板１の裏面にカソード電極４を形成する。
詳細には、ｎ−ＧａＮ基板１の裏面全面に、例えば真空蒸着法により電極材料、ここではＴｉ／Ａｌを膜厚３０ｎｍ程度／３００ｎｍ程度に堆積する。堆積したＴｉ／Ａｌを例えば６００℃程度でＲＴＡ処理する。以上により、ｎ−ＧａＮ基板１の裏面を覆うカソード電極４が形成される。
【００６５】
続いて、図１７（ｃ）に示すように、パッシベーション膜５を形成する。
詳細には、ＪＴＥ構造３０を覆うように、ｎ−ＧａＮ層２上に絶縁物、例えばＳｉＮをプラズマＣＶＤ法により膜厚４００ｎｍ程度に堆積する。これにより、ＪＴＥ構造３０を覆うパッシベーション膜５が形成される。
【００６６】
続いて、図１８（ａ）に示すように、ＪＴＥ構造３０及びパッシベーション膜５にアノード電極形成用の開口６を形成する。
詳細には、先ず、パッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜５上の能動領域におけるアノード電極形成部位を開口する。これにより、レジストパターン１２が形成される。
次に、レジストパターン１２をマスクとして、パッシベーション膜５及びＪＴＥ構造３０をドライエッチングする。パッシベーション膜５は、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜５のエッチングレートは、例えば０．２４μｍ／分程度である。ＪＴＥ構造３０は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。ＪＴＥ構造３０のエッチングレートは、例えば１０ｎｍ／分程度である。以上により、ＪＴＥ構造３０及びパッシベーション膜５にアノード電極形成用の開口６が形成される。
レジストパターン１２は、酸素プラズマを用いた灰化処理等により除去される。
【００６７】
続いて、図１８（ｂ）に示すように、アノード電極７を形成する。
詳細には、先ず、開口６内を含むパッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口６内及び開口６のエッジに沿ったパッシベーション膜５の周縁部位を露出する開口を有するレジストパターンが形成される。
次に、開口を埋め込むように、レジストパターン上に電極材料、ここでは例えば真空蒸着法によりＮｉ／Ａｕを膜厚１００ｎｍ程度／３００ｎｍ程度に堆積する。
リフトオフにより、レジストパターンをレジストパターン上の電極材料と共に除去する。以上により、開口６内を埋め込みパッシベーション膜５の周縁部位上に例えば２μｍ程度オーバーハングする形状に、アノード電極７が形成される。アノード電極７は、開口６の底面でｎ−ＧａＮ層２と接触すると共に、開口６の側面でＪＴＥ構造３０と接触している。
【００６８】
続いて、図１９に示すように、ｎ−ＧａＮ基板１をダイシングライン（ＤＬ）で切断し、チップごとに切り出す。以上のようにして、本実施形態によるＳＢＤが形成される。
【００６９】
本実施形態では、図２０（カソード電極３の図示を省略する。）に示すように、ＪＴＥ構造３０が、ｎ−ＧａＮ層２のＮ面上に、アノード電極７から離間するほどＡｌ組成率が漸減するＡｌＧａＮから形成されている。この構成では、分極による固定電荷により、ｎ−ＧａＮ層２のＪＴＥ構造３０との界面には２ＤＨＧが誘起され、そのホール濃度はＪＴＥ構造３０のＡｌ組成率が低くなるほど、即ちアノード電極７から離間するほど減少する。このように、アノード電極７から離れるほどなだらかにホール濃度が低くなるように分布する２ＤＨＧを得ることにより、電界集中を徐々に緩和することができる。
【００７０】
以上説明したように、本実施形態によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。更に本実施形態では、ＪＴＥ構造３０となるＡｌＧａＮ層３２の成長の際に上記のＡｌ組成率を得ることができるため、製造歩留まりを向上させることができる。
【００７１】
なお、本実施形態でも、第１の実施形態の諸変形例を適用することができる。
即ち、変形例１を適用する場合には、ｎ−ＧａＮ基板１のＧａ面上に、ｎ−ＧａＮ層（表面がＧａ面となる）を形成し、ｎ−ＧａＮ層上に、ＩｎＧａＮからなるＪＴＥ構造を形成する。ＩｎＧａＮは、図１６（ｃ）に示したＰＡＭＢＥ法により、ｎ−ＧａＮ層の表面の法線Ｌを基準として、マスク３１の遮蔽部分３１Ｂ側に傾斜する第１の角度でＩｎを入射し、法線Ｌを基準として遮蔽部分３１Ａ側に傾斜する第２の角度でＧａを入射する。この場合、Ｇａの第２の角度をＩｎの第１の角度よりも大きくする。これにより、アノード電極７から離間するほどＩｎ組成率が漸減するＩｎＧａＮからなるＪＴＥ構造が形成される。
変形例２を適用する場合には、アノード電極７と同時に、浮遊電極を形成すれば良い。
【００７２】
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、ＪＴＥ構造を有する化合物半導体装置としてＳＢＤを開示するが、ＪＴＥ構造の構成が異なる点で第１の実施形態と相違する。
図２１〜図２４は、第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００７３】
先ず、図２１（ａ）に示すように、ｎ−ＧａＮ基板１の表面にｎ−ＧａＮ層２及びＡｌＧａＮ層４１を順次形成する。
詳細には、成長用基板として、例えばｎ−ＧａＮ基板１を用いる。ｎ−ＧａＮ基板１は、ｎ型不純物として例えばＳｉを所定濃度（例えば、１×１０18／ｃｍ3程度）含有する。
ｎ−ＧａＮ基板１の表面、ここではＮ面上に、例えばＭＯＣＶＤ法により、ｎ−ＧａＮ層２及びＡｌＧａＮ層４１を順次成長する。ｎ−ＧａＮ層２は、その表面がＮ面とされており、例えば膜厚５μｍ程度に形成され、ｎ型不純物（例えばＳｉ）を１×１０16／ｃｍ3程度に含有する。ＡｌＧａＮ層４１は、Ａｌ組成率が例えば１０％程度でｎ−ＧａＮ層２のＮ面上に膜厚２０ｎｍ程度に積層形成される。
ｎ−ＧａＮ層２及びＡｌＧａＮ層４１の成長条件は、第１の実施形態における図１（ａ）を用いて説明したｎ−ＧａＮ層２及びＡｌＧａＮ層３の成長条件と同様とする。
【００７４】
ｎ−ＧａＮ層２及びＡｌＧａＮ層４１の成長条件は、第１の実施形態における図１（ａ）を用いて説明したｎ−ＧａＮ層２及びＡｌＧａＮ層３の成長条件と同様とする。
なお、ＡｌＧａＮ層４１を形成する代わりに、ｎ−ＧａＮ層２上にＩｎＡｌＮ層又はＩｎＡｌＧａＮ層を形成するようにしても良い。
また、ｎ−ＧａＮ層２を形成する代わりに、ｎ−ＧａＮ基板１の表面にｎ−ＡｌＧａＮ層を形成するようにしても良い。この場合、ｎ−ＡｌＧａＮ層のＡｌ組成率は、その上に積層するＡｌＧａＮ層４１のＡｌ組成率よりも高くすることが必要である。ＡｌＧａＮ層４１のＡｌ組成率が１０％程度であれば、ｎ−ＡｌＧａＮ層のＡｌ組成率を例えば２０％程度とすることが考えられる。
【００７５】
続いて、図２１（ｂ）に示すように、ｎ−ＧａＮ基板１の裏面にカソード電極４を形成する。
詳細には、ｎ−ＧａＮ基板１の裏面全面に、例えば真空蒸着法により電極材料、ここではＴｉ／Ａｌを膜厚３０ｎｍ程度／３００ｎｍ程度に堆積する。堆積したＴｉ／Ａｌを例えば６００℃程度でＲＴＡ処理する。以上により、ｎ−ＧａＮ基板１の裏面を覆うカソード電極４が形成される。
【００７６】
続いて、図２１（ｃ）に示すように、ＡｌＧａＮ層４１上にレジストパターン４２を形成する。
詳細には、ＡｌＧａＮ層４１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ＡｌＧａＮ層４１上にレジストパターン４２が形成される。レジストパターン４２は、能動領域となる図中左端部から離間するほど段階的に幅狭となる複数のマスク部分を持つように、複数の開口が形成されている。レジストパターン４２の複数のマスク部分を４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆとし、複数の開口を４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅとする。
【００７７】
続いて、図２２（ａ）に示すように、ＡｌＧａＮ層４１をエッチングして厚膜部分４１Ａ〜４１Ｆを形成する。
詳細には、レジストパターン４２をマスクとして、例えば塩素系ガスをエッチングガスに用いてＡｌＧａＮ層４１を所定深さ、例えば１５ｎｍ程度だけドライエッチングする。ＡｌＧａＮ層４１のエッチングレートは、例えば１０ｎｍ／分である。ＡｌＧａＮ層４１には、レジストパターン４２の開口４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅに倣って溝４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅが形成される。これにより、ＡｌＧａＮ層４１に、図中左端部から離間するほど段階的に幅狭となる厚膜部分４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆが形成される。
レジストパターン４２は、酸素プラズマを用いた灰化処理等により除去される。
【００７８】
続いて、図２２（ｂ）に示すように、パッシベーション膜４３を形成する。
詳細には、ＡｌＧａＮ層４１を覆うように、例えばＳｉＮをプラズマＣＶＤ法により膜厚４００ｎｍ程度に堆積する。これにより、ＡｌＧａＮ層４１を覆うパッシベーション膜４３が形成される。
【００７９】
続いて、図２２（ｃ）に示すように、パッシベーション膜４３をエッチングする。
詳細には、先ず、パッシベーション膜４３上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜４３上の能動領域におけるアノード電極形成部位及び浮遊電極形成部位を開口する。これにより、レジストパターン４４が形成される。
次に、レジストパターン４４をマスクとして、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスに用いて、ＡｌＧａＮ層４１の表面が露出するまで、パッシベーション膜４３をドライエッチングする。パッシベーション膜４３のエッチングレートは、例えば０．２４μｍ／分程度である。
【００８０】
続いて、図２３（ａ）に示すように、ＡｌＧａＮ層４１をエッチングして、ＪＴＥ構造４０を形成する。
詳細には、レジストパターン４４をマスクとして、例えば塩素系ガスをエッチングガスに用いて、ＡｌＧａＮ層４１を完全にドライエッチングする。ＡｌＧａＮ層４１のエッチングレートは、例えば１０ｎｍ／分程度である。このドライエッチングに際して、ＡｌＧａＮ層４１の浮遊電極形成部位における厚みは５ｎｍ程度であるため、浮遊電極形成部位では、ｎ−ＧａＮ層２の表層の一部がエッチングされる。
【００８１】
以上により、表面がパッシベーション膜４３で覆われたＪＴＥ構造４０が形成される。ＪＴＥ構造４０は、アノード電極形成部位から離間するほど段階的に幅狭となる厚膜部分４１Ａ〜４１Ｆを有している。
レジストパターン４４は、酸素プラズマを用いた灰化処理等により除去される。
【００８２】
続いて、図２３（ｂ）に示すように、アノード電極７及び浮遊電極４５を形成する。
詳細には、先ず、ＪＴＥ構造４０及びパッシベーション膜４３を覆うように、ｎ−ＧａＮ層２上にレジストを塗布し、リソグラフィーによりレジストを加工する。アノード電極形成部位及びパッシベーション膜４３の周縁部位を露出する開口と、浮遊電極形成部位を露出する開口とを有するレジストパターンが形成される。後者の開口も、前者の開口と同様に、浮遊電極形成部位及びパッシベーション膜４３の周縁部位を露出するように形成しても良い。
【００８３】
次に、上記の各開口を埋め込むように、レジストパターン上に電極材料、ここでは例えば真空蒸着法によりＮｉ／Ａｕを膜厚１００ｎｍ程度／３００ｎｍ程度に堆積する。
リフトオフにより、レジストパターンを当該レジストパターン上の電極材料と共に除去する。以上により、アノード電極形成部位を埋め込みパッシベーション膜４３の周縁部位上に例えば２μｍ程度オーバーハングする形状にアノード電極７が、浮遊電極形成部位を埋め込みパッシベーション膜４３の上方に一部突出する形状に浮遊電極４５がそれぞれ形成される。浮遊電極４５もアノード電極７と同様に、浮遊電極形成部位を埋め込みパッシベーション膜４３の周縁部位上に一部オーバーハングする形状に形成しても良い。
【００８４】
アノード電極７は、その底面でｎ−ＧａＮ層２と接触すると共に、その側面でＪＴＥ構造４０と接触している。浮遊電極４５は、ＪＴＥ構造４０の周囲を囲む枠状に形成されており、その底面でｎ−ＧａＮ層２と接触すると共に、その側面でＪＴＥ構造４０と接触している。浮遊電極４５は、アノード電極７と異なり、その表面で配線等と接続されることなく、電気的に浮遊状態とされる。
【００８５】
なお、本実施形態では、アノード電極７と共に浮遊電極４５を形成する場合を例示したが、浮遊電極４５は形成しなくても良い。
【００８６】
続いて、図２４に示すように、ｎ−ＧａＮ基板１をダイシングライン（ＤＬ）で切断し、チップごとに切り出す。以上のようにして、本実施形態によるＳＢＤが形成される。
【００８７】
本実施形態では、図２５（カソード電極３の図示を省略する。）に示すように、ＪＴＥ構造４０が、アノード電極７から離間するほど段階的に幅狭となる厚膜部分４１Ａ〜４１Ｆを有するＡｌＧａＮから形成されている。この構成では、分極による固定電荷により、ｎ−ＧａＮ層２のＪＴＥ構造４０との界面には２ＤＨＧが誘起され、そのホール濃度はＪＴＥ構造４０の幅が狭い箇所ほど、即ちアノード電極７から離間するほど減少する。このように、アノード電極７から離れるほど段階的にホール濃度が低くなるように分布する２ＤＨＧを得ることにより、電界集中を徐々に緩和することができる。
【００８８】
以上説明したように、本実施形態によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。更に本実施形態では、ＡｌＧａＮ層４１に対する１回のパターニングで厚膜部分４１Ａ〜４１Ｆを得ることができるため、製造歩留まりを向上させることができる。
【００８９】
なお、本実施形態でも、第１の実施形態の変形例１を適用することができる。
この場合、ｎ−ＧａＮ基板１のＧａ面上にｎ−ＧａＮ層（表面がＧａ面となる）及びＩｎＧａＮ層を形成する。ＩｎＧａＮ層は、図２１（ｃ）及び図２２（ａ）の諸工程により、アノード電極形成領域から離間するほど段階的に幅狭となる複数の厚膜部分が形成される。このＩｎＧａＮ層は、パッシベーション膜４３と共にドライエッチングされる。そして、アノード電極７から離間するほど段階的に幅狭となる複数の厚膜部分を有する、ＩｎＧａＮからなるＪＴＥ構造が形成される。
【００９０】
上述の第１〜第３の実施形態及び諸変形例におけるＪＴＥ構造は、ＳＢＤのみならず、他の化合物半導体装置、例えばＵＭＯＳＦＥＴ（U-shape Metal-Oxide-Semiconductor Field-Effect-Transistor）に適用することもできる。
この場合、上記のＪＴＥ構造をＡｌＧａＮで形成する場合、ドリフト層、例えば表面がＮ面とされたｎ−ＧａＮドリフト層上にＪＴＥ構造を形成することが好ましい。
【００９１】
このＵＭＯＳＦＥＴでは、ｎ−ＧａＮドリフト層のＪＴＥ構造との界面に２ＤＨＧが生成される。この２ＤＨＧは、ＪＴＥ構造下に位置整合して、電極端から離れるほど、段階的にホール濃度が低くなる。このようなホール濃度分布の２ＤＨＧを得ることにより、電界集中が徐々に緩和される。従って、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＵＭＯＳＦＥＴが実現する。
【００９２】
上述した第１〜第３の実施形態及び諸変形例によるＳＢＤ、或いはＵＭＯＳＦＥＴのチップは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、上述した第１〜第３の実施形態及び諸変形例によるＳＢＤ、或いは上記のＵＭＯＳＦＥＴのチップが搭載される。以下、第１〜第３の実施形態及び諸変形例によるＳＢＤのチップ（以下、ＳＢＤチップ５１と言う）のディスクリートパッケージについて例示する。
【００９３】
図２６は、ディスクリートパッケージを示す概略平面図である。
ＳＢＤチップ５１には、その表面に電極パッド５１ａが形成されている。電極パッド５１ａは、ＳＢＤのアノード電極と電気的に接続されている。
ディスクリートパッケージを作製するには、先ず、ＳＢＤチップ５１を、ハンダ等のダイアタッチ剤５３を用いてリードフレーム５２に固定する。
【００９４】
続いて、Ａｌワイヤ５４を用いたボンディングにより、電極パッド５１ａとアノードリード５２ａとを電気的に接続する。基板裏面に形成されたカソード電極は、ＳＢＤチップ５１がリードフレーム５２に固定されることでリードフレーム５２と導通し、カソードリード５２ｂが電極引き出し部位となる。
【００９５】
その後、モールド樹脂５５を用いて、トランスファーモールド法によりＳＢＤチップ５１を樹脂封止し、リードフレーム５２を切り離す。以上により、ディスクリートパッケージが形成される。
【００９６】
上述した第１〜第３の実施形態及び諸変形例によるＳＢＤ、或いはＵＭＯＳＦＥＴは、例えばＰＦＣ（Power Factor Correction）回路に適用される。
図２７は、ＰＦＣ回路を示す結線図である。
【００９７】
ＰＦＣ回路６０は、スイッチ素子（トランジスタ）６１と、ダイオード６２と、チョークコイル６３と、コンデンサ６４，６５と、ダイオードブリッジ６６とを備えて構成される。ダイオード６２に、第１〜第３の実施形態及び諸変形例のうちの１種のＳＢＤが適用される。ダイオード６２への当該適用に代わって、スイッチ素子６１に上記のＵＭＯＳＦＥＴを適用しても良い。また、ダイオード６２には第１〜第３の実施形態及び諸変形例のうちの１種のＳＢＤを、スイッチ素子６１には上記のＵＭＯＳＦＥＴを、共に適用しても好適である。
【００９８】
ＰＦＣ回路６０では、スイッチ素子６１のドレイン電極と、ダイオード６２のアノード端子及びチョークコイル６３の一端子とが接続される。スイッチ素子６１のソース電極と、コンデンサ６４の一端子及びコンデンサ６５の一端子とが接続される。コンデンサ６４の他端子とチョークコイル６３の他端子とが接続される。コンデンサ６５の他端子とダイオード６２のカソード端子とが接続される。コンデンサ６４の両端子間には、ダイオードブリッジ６６を介して交流電源（ＡＣ）が接続される。コンデンサ６５の両端子間には、直流電源（ＤＣ）が接続される。
【００９９】
ＰＦＣ回路６０は、図２８に示すように、例えばサーバ電源７０に組み込まれて用いられる。サーバ電源は、外部ＡＣをＤＣに変える第１のブロックと、第１のブロックにおける力率改善を行う第２のブロックと、各基板に分配されるＤＣを各回路ブロックで必要とされる電圧に変換する第３のブロックとを備えている。サーバ電源７０では、第２のブロックにＰＦＣ回路６０が適用される。
ＰＦＣ回路６０を用いることにより、サーバ電源７０と同様に、信頼度の高い他の電源装置を構築することも可能である。
【０１００】
このように、第１〜第３の実施形態及び諸変形例のＳＢＤと、上記のＵＭＯＳＦＥＴとの一方又は双方をＰＦＣ回路に用いることにより、高耐圧用途に適した信頼性の高い電源装置が実現する。
【０１０１】
以下、化合物半導体装置及びその製造方法、並びにＰＦＣ回路の諸態様を付記としてまとめて記載する。
【０１０２】
（付記１）基板と、
前記基板の上方に形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第２の化合物半導体層と、
前記第１の化合物半導体層上に形成された上部電極と
を含み、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする化合物半導体装置。
【０１０３】
（付記２）前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１０４】
（付記３）前記第２の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低いことを特徴とする付記１に記載の化合物半導体装置。
【０１０５】
（付記４）前記第２の化合物半導体層は、複数の溝が形成されており、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有することを特徴とする付記１に記載の化合物半導体装置。
【０１０６】
（付記５）前記第１の化合物半導体層は、窒化ガリウム系半導体からなり、
前記第２の化合物半導体層は、アルミニウムを含有する窒化ガリウム系半導体、インジウムを含有する窒化ガリウム系半導体、及びアルミニウム及びインジウムを含有する窒化ガリウム系半導体から選ばれた一種であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１０７】
（付記６）前記基板の裏面に形成された下部電極を更に含むことを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【０１０８】
（付記７）基板の上方に第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に第２の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に上部電極を形成する工程と
を含み、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする化合物半導体装置の製造方法。
【０１０９】
（付記８）前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１１０】
（付記９）前記第２の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低くなるように形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１１１】
（付記１０）前記第２の化合物半導体層の形成する工程は、
前記第２の化合物半導体層の形成部位を開口するマスクを形成する工程と、
分子線エピタキシャル成長法により、前記基板の法線を基準として前記上部電極の逆側に傾斜する第１の角度でアルミニウム又はインジウムを入射し、前記法線を基準として前記上部電極側に傾斜する第２の角度で他の材料元素を入射する工程と
を含み、
前記２の角度を前記第１の角度よりも大きくすることを特徴とする付記９に記載の化合物半導体装置の製造方法。
【０１１２】
（付記１１）前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有するように、溝が形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１１３】
（付記１２）前記第１の化合物半導体層は、窒化ガリウム系半導体からなり、
前記第２の化合物半導体層は、アルミニウムを含有する窒化ガリウム系半導体、インジウムを含有する窒化ガリウム系半導体、及びアルミニウム及びインジウムを含有する窒化ガリウム系半導体から選ばれた一種であることを特徴とする付記７〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１４】
（付記１３）前記基板の裏面に下部電極を形成する工程を更に含むことを特徴とする付記７〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１５】
（付記１４）ダイオード及びスイッチ素子を有するＰＦＣ回路を備えた電源装置であって、
前記ダイオード及び前記スイッチ素子の少なくとも一方は、
基板と、
前記基板の上方に形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第２の化合物半導体層と、
前記第１の化合物半導体層上に形成された上部電極と
を含む化合物半導体装置であって、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする電源装置。
【符号の説明】
【０１１６】
１ ｎ−ＧａＮ基板
２，２１ ｎ−ＧａＮ層
３，３２，４１ ＡｌＧａＮ層
３ａ，２２ａ 第１の段差部
３ｂ，２２ｂ 第２の段差部
３ｃ，２２ｃ 第３の段差部
３ｄ，２２ｄ 第４の段差部
４ カソード電極
５，４３ パッシベーション膜
６，１３ａ，２４，２５ａ，２５ｂ，３１ａ，４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ 開口
７ アノード電極
１０，２０，３０，４０ ＪＴＥ構造
１１ａ，１１ｂ，１１ｃ，１１ｄ，１２，１３，２３，２５，４２，４４ レジストパターン
２２ ＩｎＧａＮ層
２６，４５ 浮遊電極
３１ マスク
３１Ａ，３１Ｂ 遮蔽部分
３３ 多結晶のＡｌＧａＮ層
４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ 溝
４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆ 厚膜部分
４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆ マスク部分
５１ ＳＢＤチップ
５１ａ 電極パッド
５２ リードフレーム
５２ａ アノードリード
５２ｂ カソードリード
５３ ダイアタッチ剤
５４ Ａｌワイヤ
５５ モールド樹脂
６０ ＰＦＣ回路
６１ スイッチ素子
６２ ダイオード
６３ チョークコイル
６４，６５ コンデンサ
６６ ダイオードブリッジ
７０ サーバ電源
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体装置は、その物性的特徴から高耐圧で高速動作可能な電子デバイスとして、サーバシステム等への応用が期待されている。従来の高耐圧用途の半導体装置として、シリコン（Ｓｉ）又は炭化シリコン（ＳｉＣ）等を基板に用いた、いわゆる縦型の窒化物半導体装置がある。縦型の窒化物半導体装置では、半導体層の絶縁層との界面における電界集中による逆方向耐圧低下の抑制及びサージ耐量を向上すべく、半導体層の表層にｐ型不純物をイオン注入してｐ型半導体領域を形成している。このｐ型半導体領域は、ジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造と呼ばれている。
【０００３】
従来のＪＴＥ構造としては、いわゆるマルチゾーン構造、ガードリング構造等がある。マルチゾーン構造は、活性領域から切断（ダイシング）領域に向かってｐ型不純物の濃度が漸減するように、化合物半導体層にイオン注入することにより形成される。ガードリング構造は、活性領域から切断領域に向かってｐ型不純物の注入間隔を変えて、化合物半導体層にイオン注入することにより形成される。このようにｐ型不純物をイオン注入してＪＴＥ構造を形成することにより、電界集中を徐々に緩和するようにしている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Tantraporn et al., IEEE Tran. ED34(1987)2200.
【非特許文献２】Yilmaz IEEE Tran. ED38(1991)1666.
【非特許文献３】Perez et al., IEEE Tran. ED52(2005)2309.
【非特許文献４】Lee et al., EDL28(2007)1007.
【非特許文献５】Lee et al. IEEE Tran. ED55(2008)1894.
【非特許文献６】Bolotnikov et al. IEEE Tran. ED57(2010)1930.
【非特許文献７】O. Ambacher et al. J. Appl. Phys. Vol. 85 (1999) 3222.
【非特許文献８】M. H. Wong et al., J. Appl. Phys. Vol 04 (2008) 093710.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体装置におけるＪＴＥ構造では、以下のような問題がある。窒化物半導体、例えばＧａＮ系半導体では、窒化物半導体にｐ型不純物、例えばＭｇをイオン注入した場合、注入されたｐ型不純物を活性化させることは難しい。そのため、窒化物半導体のＪＴＥ構造にイオン注入技術を適用することは極めて困難であり、所期のＪＴＥ構造を容易に形成することはできない。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、イオン注入を用いることなく２次元正孔ガスの所期の濃度分布を容易且つ確実に得て、電界集中のなだらかな緩和を実現する高信頼性の窒化物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
窒化物半導体装置の一態様は、基板と、前記基板の上方に形成された第１の化合物半導体層と、前記第１の化合物半導体層上に形成された第２の化合物半導体層と、前記第１の化合物半導体層上に形成された上部電極とを含み、前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成される。
【０００８】
窒化物半導体装置の製造方法の一態様は、基板の上方に第１の化合物半導体層を形成する工程と、前記第１の化合物半導体層上に第２の化合物半導体層を形成する工程と、前記第１の化合物半導体層上に上部電極を形成する工程とを含み、前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成される。
【発明の効果】
【０００９】
上記の諸態様によれば、イオン注入を用いることなく２次元正孔ガスの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性の窒化物半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図６】第１の実施形態によるＳＢＤを示す概略平面図である。
【図７】第１の実施形態及びその比較例によるＳＢＤにおいて、アノード電極の端部（電極端）からの距離（μｍ）と電界強度（Ｖ／ｃｍ）との関係を示す特性図である。
【図８】第１の実施形態によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図９】第１の実施形態の変形例１によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態の変形例１によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１１】第１の実施形態の変形例１によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図１２】第１の実施形態の変形例２によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態の変形例２によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第１の実施形態の変形例２によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１５】第１の実施形態の変形例２によるＳＢＤを示す概略平面図である。
【図１６】第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２０】第２の実施形態によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図２１】第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【図２５】第３の実施形態によるＳＢＤにおいて、２ＤＨＧが生成される様子を示す概略断面図である。
【図２６】ディスクリートパッケージを示す概略平面図である。
【図２７】ＰＦＣ回路を示す結線図である。
【図２８】サーバ電源を示す模式図である。
【発明を実施するための形態】
【００１１】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、ＪＴＥ構造を有する化合物半導体装置を開示し、その構成について製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１２】
（第１の実施形態）
本実施形態では、ＪＴＥ構造を有する化合物半導体装置として、ショットキーバリアダイオード（ＳＢＤ）を開示する。
図１〜図５は、第１の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００１３】
先ず、図１（ａ）に示すように、ｎ−ＧａＮ基板１の表面にｎ−ＧａＮ層２及びＡｌＧａＮ層３を順次形成する。
詳細には、成長用基板として、例えばｎ−ＧａＮ基板１を用いる。ｎ−ＧａＮ基板１は、ｎ型不純物として例えばＳｉを所定濃度（例えば、１×１０18／ｃｍ3程度）含有する。
ｎ−ＧａＮ基板１の表面、ここでは（０００−１）面（いわゆるＮ面）上に、例えば有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法により、ｎ−ＧａＮ層２及びＡｌＧａＮ層３を順次成長する。ｎ−ＧａＮ層２は、その表面がＮ面とされており、例えば膜厚５μｍ程度に形成され、ｎ型不純物（例えばＳｉ）を１×１０16／ｃｍ3程度に含有する。ＡｌＧａＮ層３は、Ａｌ組成率が例えば１０％程度でｎ−ＧａＮ層２のＮ面上に膜厚２０ｎｍ程度に積層形成される。ＭＯＣＶＤ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００１４】
ＧａＮ及びＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス、トリメチルガリウム（ＴＭＧ）ガス、及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度とする。成長温度は１０００℃〜１２００℃程度、ここでは１０００℃程度とする。
ＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮにＳｉをドーピングする。
【００１５】
なお、ＡｌＧａＮ層３を形成する代わりに、ｎ−ＧａＮ層２上にＩｎＡｌＮ層又はＩｎＡｌＧａＮ層を形成するようにしても良い。この場合、ＩｎＡｌＮをＭＯＣＶＤ法又はＭＢＥ法等で成長する際に用いる原料ガスとしては、Ｉｎ源であるトリメチルインジウム（ＴＭＩ）ガス、Ａｌ源であるＴＭＡガス、及びＮＨ3ガスの混合ガスを用いる。ＩｎＡｌＧａＮ層をＭＯＣＶＤ法で成長する際に用いる原料ガスとしては、Ｉｎ源であるＴＭＩガス、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。又はＭＢＥ法等を用いても良い。
【００１６】
また、ｎ−ＧａＮ層２を形成する代わりに、ｎ−ＧａＮ基板１の表面にｎ−ＡｌＧａＮ層を形成するようにしても良い。この場合、ｎ−ＡｌＧａＮ層のＡｌ組成率は、その上に積層するＡｌＧａＮ層３のＡｌ組成率よりも高くすることが必要である。ＡｌＧａＮ層３のＡｌ組成率が１０％程度であれば、ｎ−ＡｌＧａＮ層のＡｌ組成率を例えば２０％程度とすることが考えられる。
【００１７】
続いて、図１（ｂ）に示すように、ｎ−ＧａＮ基板１の裏面にカソード電極４を形成する。
詳細には、ｎ−ＧａＮ基板１の裏面全面に、例えば真空蒸着法により電極材料、ここではＴｉ／Ａｌを膜厚３０ｎｍ程度／３００ｎｍ程度に堆積する。堆積したＴｉ／Ａｌを例えば６００℃程度で急速アニール（ＲＴＡ）処理する。以上により、ｎ−ＧａＮ基板１の裏面を覆うカソード電極４が形成される。
【００１８】
続いて、図１（ｃ）に示すように、ＡｌＧａＮ層３上の能動領域にレジストパターン１１ａを形成する。
詳細には、ＡｌＧａＮ層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＡｌＧａＮ層３上の能動領域にレジストを残す。これにより、レジストパターン１１ａが形成される。
【００１９】
続いて、図２（ａ）に示すように、ＡｌＧａＮ層３をエッチングして第１の段差部３ａを形成する。
詳細には、レジストパターン１１ａをマスクとして、例えば塩素系ガスをエッチングガスに用いてＡｌＧａＮ層３を所定深さ、例えば５ｎｍ程度だけドライエッチングする。ＡｌＧａＮ層３のエッチングレートは、例えば１０ｎｍ／分程度である。これにより、ＡｌＧａＮ層３に、エッチング底面からの高さが５ｎｍ程度で幅が例えば１０μｍ程度の第１の段差部３ａが形成される。
レジストパターン１１ａは、酸素プラズマを用いた灰化処理等により除去される。
【００２０】
続いて、図２（ｂ）に示すように、ＡｌＧａＮ層３に第２の段差部３ｂを形成する。
詳細には、先ず、ＡｌＧａＮ層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＡｌＧａＮ層３上の第１の段差部３ａ上を含む所定部位にレジストを残す。これにより、レジストパターン１１ｂが形成される。
レジストパターン１１ｂをマスクとして、例えば塩素系ガスをエッチングガスに用いてＡｌＧａＮ層３を所定深さ、例えば５ｎｍ程度だけドライエッチングする。これにより、ＡｌＧａＮ層３に、エッチング底面からの高さが５ｎｍ程度で幅が例えば１０μｍ程度の第２の段差部３ｂが形成される。
レジストパターン１１ｂは、酸素プラズマを用いた灰化処理等により除去される。
【００２１】
続いて、図２（ｃ）に示すように、ＡｌＧａＮ層３に第３の段差部３ｃを形成する。
詳細には、先ず、ＡｌＧａＮ層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＡｌＧａＮ層３上の第１の段差部３ａ上及び第２の段差部３ｂ上を含む所定部位にレジストを残す。これにより、レジストパターン１１ｃが形成される。
レジストパターン１１ｃをマスクとして、例えば塩素系ガスをエッチングガスに用いてＡｌＧａＮ層３を所定深さ、例えば５ｎｍ程度だけドライエッチングする。これにより、ＡｌＧａＮ層３に、エッチング底面からの高さが５ｎｍ程度で幅が例えば１０μｍ程度の第３の段差部３ｃが形成される。
レジストパターン１１ｃは、酸素プラズマを用いた灰化処理等により除去される。
【００２２】
続いて、図３（ａ）に示すように、ＡｌＧａＮ層３に第４の段差部３ｄを形成する。
詳細には、先ず、ＡｌＧａＮ層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ＡｌＧａＮ層３上の第１の段差部３ａ上、第２の段差部３ｂ上及び第３の段差部３ｃ上を含む所定部位にレジストを残す。これにより、レジストパターン１１ｄが形成される。
レジストパターン１１ｄをマスクとして、例えば塩素系ガスをエッチングガスに用いて、ｎ−ＧａＮ層２の表面が露出するまでＡｌＧａＮ層３をドライエッチングする。これにより、ＡｌＧａＮ層３に、エッチング底面であるｎ−ＧａＮ層２の表面からの高さが５ｎｍ程度で幅が例えば１０μｍ程度の第４の段差部３ｄが形成される。
レジストパターン１１ｄは、酸素プラズマを用いた灰化処理等により除去される。
【００２３】
以上により、ＡｌＧａＮ層３は、ｎ−ＧａＮ層２上で第１、第２、第３及び第４の段差部３ａ，３ｂ，３ｃ，３ｄの順に段階的に厚みが薄くなる段差状に加工される。なお、本実施形態では、ＡｌＧａＮ層３に深さ５ｎｍずつエッチングを４回行う場合を例示したが、エッチング回数及びエッチング量は任意に設定することができる。
レジストパターン１１ｄは、酸素プラズマを用いた灰化処理等により除去される。
【００２４】
続いて、図３（ｂ）に示すように、パッシベーション膜５を形成する。
詳細には、ＡｌＧａＮ層３を覆うように、ｎ−ＧａＮ層２上に絶縁物、例えばＳｉＮをプラズマＣＶＤ法により膜厚４００ｎｍ程度に堆積する。これにより、ＡｌＧａＮ層３を覆うパッシベーション膜５が形成される。
【００２５】
続いて、図３（ｃ）に示すように、レジストパターン１２を形成する。
詳細には、パッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜５上の能動領域におけるアノード電極形成部位を開口する。これにより、レジストパターン１２が形成される。
【００２６】
続いて、図４（ａ）に示すように、ＡｌＧａＮ層３及びパッシベーション膜５にアノード電極形成用の開口６を形成する。
詳細には、レジストパターン１２をマスクとして、パッシベーション膜５及びＡｌＧａＮ層３をドライエッチングする。パッシベーション膜５は、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜５のエッチングレートは、例えば０．２４μｍ／分程度である。ＡｌＧａＮ層３は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。ＡｌＧａＮ層３のエッチングレートは、例えば１０ｎｍ／分程度である。以上により、ＡｌＧａＮ層３及びパッシベーション膜５にアノード電極形成用の開口６が形成される。このとき、ＡｌＧａＮ層３の加工により、ＪＴＥ構造１０が形成される。
レジストパターン１２は、酸素プラズマを用いた灰化処理等により除去される。
【００２７】
続いて、図４（ｂ）に示すように、アノード電極を形成するためのレジストパターン１３を形成する。
詳細には、開口６内を含むパッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口６内及び開口６のエッジに沿ったパッシベーション膜５の周縁部位を露出する開口１３ａを有するレジストパターン１３が形成される。
【００２８】
続いて、図４（ｃ）に示すように、アノード電極７を形成する。
詳細には、開口１３ａを埋め込むように、レジストパターン１３上に電極材料、ここでは例えば真空蒸着法によりＮｉ／Ａｕを膜厚１００ｎｍ程度／３００ｎｍ程度に堆積する。
リフトオフにより、レジストパターン１３をレジストパターン１３上の電極材料と共に除去する。以上により、開口６内を埋め込みパッシベーション膜５の周縁部位上に例えば２μｍ程度オーバーハングする形状に、アノード電極７が形成される。アノード電極７は、開口６の底面でｎ−ＧａＮ層２と接触すると共に、開口６の側面でＪＴＥ構造１０と接触している。
【００２９】
続いて、図５に示すように、ｎ−ＧａＮ基板１をダイシングライン（ＤＬ）で切断し、チップごとに切り出す。以上のようにして、本実施形態によるＳＢＤが形成される。
形成されたＳＢＤを平面視した様子を図６に示す。図６では、パッシベーション膜５の図示を省略している。図６の破線Ｉ−Ｉ'に沿った断面が図１〜図５（の左側図）に相当する。このＳＢＤでは、ｎ−ＧａＮ層２上において、中央部位にほぼ矩形状のアノード電極７が設けられ、アノード電極７の周囲を囲む枠状のＪＴＥ構造１０が形成されている。ＪＴＥ構造１０は、第１、第２、第３、第４の段差部３ａ，３ｂ，３ｃ，３ｄを有しており、アノード電極７から離間するほど段階的に厚みが薄くなる段差状とされている。
【００３０】
通常、例えばＧａＮ層、及びＧａＮ層の（０００１）面（いわゆるＧａ面）上にＡｌＧａＮ層を積層形成した場合、自発分極及びピエゾ分極によりＧａＮ層のＡｌＧａＮ層との界面には、２次元電子ガス（２ＤＥＧ）が生成される。これに対して、ＧａＮ層のＮ面上にＡｌＧａＮ層を積層形成した場合、自発分極及びピエゾ分極によりＧａＮ層のＡｌＧａＮ層との界面には、２次元正孔（ホール）ガス（２ＤＨＧ）が生成される。
【００３１】
ここで、本実施形態によるＳＢＤの半導体表面近傍における電界強度分布について、比較例との比較に基づいてシミュレーションして調べた結果について説明する。
図７は、ＳＢＤにおいて、アノード電極の端部（電極端）からの距離（μｍ）と電界強度（Ｖ／ｃｍ）との関係を示す特性図である。
【００３２】
図７において、「実施例」は、上記の諸工程を経て作製されたＪＴＥ構造１０を備えた本実施形態によるＳＢＤを示す。「比較例１」は、ＪＴＥ構造１０を有しないＳＢＤを示す。「比較例２」は、ＪＴＥ構造１０の代わりに、膜厚が２０ｎｍ程度で均一であり幅が１０μｍ程度のＡｌＧａＮ層を有するＳＢＤを示す。図７では、−１００Ｖの逆方向電圧を印加したときの半導体表面近傍における電界強度分布をシミュレーションした。半導体表面近傍は、実施例ではＪＴＥ構造１０の表面から１ｎｍ離れた位置、比較例１ではｎ−ＧａＮ２の表面から１ｎｍ離れた位置、比較例２ではＡｌＧａＮ層の表面から１ｎｍ離れた位置とした。実施例及び比較例２では、ＡｌＧａＮ／ＧａＮの界面に−５．３８×１０12／ｃｍ2の負の固定電荷を設定した。
【００３３】
図７に示すように、電界強度の分布は以下のような結果となった。比較例１では、電極端の近傍に集中して分布しており、電極端にかかる最大電界強度は極めて高い。比較例２では、電極端からＡｌＧａＮ層の幅に相当する１０μｍ程度の位置まで分布しており、最大電界強度は比較例１よりも大幅に低い。実施例では、電極端から離れるほど段階的に低くなるように、ＪＴＥ構造１０の第１〜第４の段差部３ａ〜３ｄに位置整合してなだらかに分布しており、最大電界強度は比較例２よりも低い。
【００３４】
このシミュレーション結果から、実施例では比較例１，２と比べて最もインパクトイオン化を起こし難く、より高耐圧であることが判る。実施例、即ち本実施形態では、図８（カソード電極３の図示を省略する。）に示すように、ｎ−ＧａＮ層２のＪＴＥ構造１０との界面に２ＤＨＧが生成される。この２ＤＨＧは、ＪＴＥ構造１０の第１〜第４の段差部３ａ〜３ｄに位置整合して電極端から離れるほど、段階的にホール濃度が低くなる。このことは、ｎ−ＧａＮ層２上の所定位置におけるＪＴＥ構造１０の厚みが薄いほど、当該位置に対応した２ＤＨＧのホール濃度が低いことを意味する。このように、電極端から離れるほど徐々にホール濃度が低くなるように分布する２ＤＨＧを得ることにより、電界集中をより徐々に緩和することができる。
【００３５】
なお、上述のように、ＡｌＧａＮ層３に代わってｎ−ＧａＮ層２上にＩｎＡｌＮ層又はＩｎＧａＡｌＮ層が形成された場合、或いはｎ−ＧａＮ層２に代わってｎ−ＧａＮ基板１の表面にｎ−ＡｌＧａＮ層を形成した場合でも、同様の作用効果が得られる。即ちこれらの場合でも、電極端から離れるほど徐々にホール濃度が低くなるように分布する２ＤＨＧが得られ、電界集中をより徐々に緩和することができる。特にＩｎＡｌＮは、ＡｌＧａＮよりも自発分極が強く、バンドギャップが大きい。そのため、ｎ−ＧａＮ層２上にＩｎＡｌＮからなるＪＴＥ構造を形成することで、上記の２ＤＨＧをより確実に得ることができる。
【００３６】
以上説明したように、本実施形態によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。
【００３７】
−変形例−
以下、第１の実施形態の諸変形例について説明する。
【００３８】
（変形例１）
本例では、第１の実施形態と同様に、ＪＴＥ構造を有する化合物半導体装置としてＳＢＤを開示するが、ｎ−ＧａＮ基板１のＧａ面上に化合物半導体層を積層する点で第１の実施形態と相違する。
図９及び図１０は、第１の実施形態の変形例１によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００３９】
本例では、図９に示すように、ｎ−ＧａＮ基板１の（０００１）面（Ｇａ面）上にｎ−ＧａＮ層２１及びＩｎＧａＮ層２２を順次形成する。
詳細には、成長用基板として、例えばｎ−ＧａＮ基板１を用いる。ｎ−ＧａＮ基板１は、ｎ型不純物として例えばＳｉを所定濃度（例えば、１×１０18／ｃｍ3程度）含有する。
ｎ−ＧａＮ基板１の表面、ここではＧａ面上に、例えばＭＯＣＶＤ法により、ｎ−ＧａＮ層２１及びＩｎＧａＮ層２２を順次成長する。ｎ−ＧａＮ層２１は、その表面がＧａ面とされており、例えば膜厚５μｍ程度に形成され、ｎ型不純物（例えばＳｉ）を１×１０16／ｃｍ3程度に含有する。ＩｎＧａＮ層２２は、Ｉｎ組成率が例えば１０％程度でｎ−ＧａＮ層２のＧａ面上に膜厚２０ｎｍ程度に積層形成される。
【００４０】
なお、ＩｎＧａＮ層２２を形成する代わりに、ｎ−ＧａＮ層２１上にＩｎＡｌＧａＮ層又はＩｎＡｌＧａＮ層を形成するようにしても良い。
【００４１】
その後、本実施形態と同様に、図１（ｂ）の工程により、カソード電極４を形成する。図１（ｃ）〜図３（ａ）の諸工程により、ＩｎＧａＮ層２２をリソグラフィー及びドライエッチングする。図３（ｂ）の工程により、ＩｎＧａＮ層２２を覆うパッシベーション膜５を形成する。図３（ｃ），図４（ａ）の諸工程でパッシベーション膜５及びＩｎＧａＮ層２２をドライエッチングし、ＪＴＥ構造２０を形成する。図４（ｂ），図４（ｃ）の諸工程により、アノード電極７を形成する。そして、図１０に示すように、ｎ−ＧａＮ基板２１をダイシングラインで切断し、チップごとに切り出す。以上のようにして、本例によるＳＢＤが形成される。
【００４２】
図１０に示すＳＢＤでは、ｎ−ＧａＮ層２１上にＩｎＧａＮからなるＪＴＥ構造２０を備えている。ＪＴＥ構造２０は、本実施形態のＪＴＥ構造１０と同様に、ｎ−ＧａＮ層２１上でＩｎＧａＮ層２２が第１、第２、第３、第４の段差部２２ａ，２２ｂ，２２ｃ，２２ｄの順に段階的に厚みが薄くなる段差状に加工されてなる。なお本例でも、ＡｌＧａＮ層３の場合と同様に、ＩｎＧａＮ層２２に深さ５ｎｍずつエッチングを４回行うが、エッチング回数及びエッチング量は任意に設定することができる。
【００４３】
通常、ＧａＮ層のＧａ面上にＩｎＧａＮ層を積層形成した場合、自発分極及びピエゾ分極によりＧａＮ層のＩｎＧａＮ層との界面に２ＤＨＧが生成される。
本例によるＳＢＤでは、図１１に示すように、ｎ−ＧａＮ層２１のＪＴＥ構造２０との界面に２ＤＨＧが生成しており、この２ＤＨＧはＪＴＥ構造２０の第１〜第４の段差部２２ａ〜２２ｄに位置整合して電極端から離れるほど、段階的にホール濃度が低くなる。このことは、ｎ−ＧａＮ層２１上の所定位置におけるＪＴＥ構造２０の厚みが薄いほど、当該位置に対応した２ＤＨＧのホール濃度が低いことを意味する。このように、電極端から離れるほどなだらかにホール濃度が低くなるように分布する２ＤＨＧを得ることにより、電界集中をより徐々に緩和することができる。
【００４４】
以上説明したように、本例によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。
【００４５】
（変形例２）
本例では、第１の実施形態と同様に、ＪＴＥ構造を有する化合物半導体装置としてＳＢＤを開示するが、浮遊電極を有する点で第１の実施形態と相違する。
図１２〜図１４は、第１の実施形態の変形例２によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００４６】
本例では先ず、第１の実施形態と同様に、図１（ａ）〜図３（ｂ）の諸工程を経る。このとき、ＡｌＧａＮ層３を覆うパッシベーション膜５が形成される。
【００４７】
続いて、図１２（ａ）に示すように、レジストパターン２３を形成する。
詳細には、パッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜５上の能動領域におけるアノード電極形成部位及び浮遊電極形成部位をそれぞれ開口する。これにより、レジストパターン２３が形成される。
【００４８】
続いて、図１２（ｂ）に示すように、ＡｌＧａＮ層３及びパッシベーション膜５にアノード電極形成用の開口６及び浮遊電極形成用の開口２４を形成する。
詳細には、レジストパターン１２をマスクとして、パッシベーション膜５及びＡｌＧａＮ層３をドライエッチングする。パッシベーション膜５は、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜５のエッチングレートは、例えば０．２４μｍ／分程度である。ＪＴＥ構造１０は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。ＪＴＥ構造１０のエッチングレートは、例えば１０ｎｍ／分程度である。このドライエッチングに際して、浮遊電極形成部位では、ｎ−ＧａＮ層２の表層の一部がエッチングされる。以上により、ＡｌＧａＮ層３及びパッシベーション膜５に、アノード電極形成用の開口６及び浮遊電極形成用の開口２４が形成される。このとき、ＡｌＧａＮ層３の加工により、ＪＴＥ構造１０が形成される。
レジストパターン２３は、酸素プラズマを用いた灰化処理等により除去される。
【００４９】
続いて、図１３（ａ）に示すように、アノード電極及び浮遊電極を形成するためのレジストパターン２５を形成する。
詳細には、開口６，２４内を含むパッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口６内及び開口６のエッジに沿ったパッシベーション膜５の周縁部位を露出する開口２５ａと、開口２４内を露出する開口２５ｂとを有するレジストパターン２５が形成される。開口２５ｂも開口２５ａと同様に、開口２４内及び開口２４のエッジに沿ったパッシベーション膜５の周縁部位を露出するように形成しても良い。
【００５０】
続いて、図１３（ｂ）に示すように、アノード電極７及び浮遊電極２６を形成する。
詳細には、開口２５ａ，２５ｂを埋め込むように、レジストパターン２５上に電極材料、ここでは例えば真空蒸着法によりＮｉ／Ａｕを膜厚１００ｎｍ程度／３００ｎｍ程度に堆積する。
リフトオフにより、レジストパターン２５をレジストパターン２５上の電極材料と共に除去する。以上により、開口６内を埋め込みパッシベーション膜５の周縁部位上に例えば２μｍ程度オーバーハングする形状にアノード電極７が、開口２４内を埋め込みパッシベーション膜５の上方に一部突出する形状に浮遊電極２６がそれぞれ形成される。アノード電極７は、開口６の底面でｎ−ＧａＮ層２と接触すると共に、開口６の側面でＪＴＥ構造１０と接触している。浮遊電極２６も電極７と同様に、開口２４内を埋め込みパッシベーション膜５の周縁部位上に一部オーバーハングする形状に形成しても良い。
【００５１】
続いて、図１４に示すように、ｎ−ＧａＮ基板１をダイシングライン（ＤＬ）で切断し、チップごとに切り出す。以上のようにして、本例によるＳＢＤが形成される。
【００５２】
形成されたチップを平面視した様子を図１５に示す。図１５では、パッシベーション膜５の図示を省略している。図１５の破線Ｉ−Ｉ'に沿った断面が図１２〜図１４（の左側図）に相当する。浮遊電極２６は、ＪＴＥ構造１０の周囲を囲む枠状に形成されており、開口２４の底面でｎ−ＧａＮ層２と接触すると共に、開口２４の側面でＪＴＥ構造１０と接触している。浮遊電極２６は、アノード電極７と異なり、その表面で配線等と接続されることなく、電気的に浮遊状態とされる。
【００５３】
以上説明したように、本例によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。更に、浮遊電極２６を備えるため、ＪＴＥ構造１０の電位が安定化する。浮遊電極２６は、アノード電極７と同一工程で形成されるため、工程増を招くこともない。
【００５４】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、ＪＴＥ構造を有する化合物半導体装置としてＳＢＤを開示するが、ＪＴＥ構造の構成が異なる点で第１の実施形態と相違する。
図１６〜図１９は、第２の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００５５】
本実施形態では先ず、図１６（ａ）に示すように、ｎ−ＧａＮ基板１の表面にｎ−ＧａＮ層２を形成する。
ｎ−ＧａＮ層２は、第１の実施形態で図１（ａ）を用いて説明したｎ−ＧａＮ層２と同様にｎ−ＧａＮ基板１のＮ面上に成長形成される。
【００５６】
続いて、図１６（ｂ）に示すように、ｎ−ＧａＮ層２上にＪＴＥ構造形成用のマスク３１を形成する。
詳細には、ｎ−ＧａＮ層２上にマスク材料、例えばシリコン酸化物を熱ＣＶＤ法等により５μｍ程度の厚みに堆積する。このシリコン酸化物上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ｎ−ＧａＮ層２上でＪＴＥ構造形成部位を覆う形状のレジストパターンを形成する。このレジストパターンをマスクとして用い、例えばフッ酸によりシリコン酸化物をウェットエッチングする。レジストパターンは灰化処理等により除去する。以上により、ｎ−ＧａＮ層２の表面におけるＪＴＥ構造形成部位を露出させる開口３１ａを有するマスク３１が形成される。ＪＴＥ構造形成部位は、第１の実施形態で説明したように、ｎ−ＧａＮ層２上において、後工程で形成されるアノード電極の周囲を囲む枠状の領域である。マスク３１では、遮蔽部分３１Ａが枠状領域の内側のアノード電極形成部位を覆い、遮蔽部分３１Ｂが枠状領域の外側の部位を覆って、遮蔽部分３１Ａ，３１Ｂの間に開口３１ａが形成される。マスク材料としては、当該マスク上に化合物半導体、例えばＡｌＧａＮが多結晶として堆積する性質の材料であることが好ましく、シリコン酸化物以外では、例えばシリコン窒化物又はシリコン酸窒化物等も用いることができる。
【００５７】
続いて、図１６（ｃ）に示すように、ＡｌＧａＮ層３２を成長する。
詳細には、例えばプラズマアシスト分子線エピタキシー（Plasma Assist Molecular Beam Epitaxy:ＰＡＭＢＥ）法を用いて、化合物半導体としてＡｌＧａＮを成長する。
ＰＡＭＢＥ法では、超高真空中で原料となるＡｌ，Ｇａ，Ｎをマスク３上を含むｎ−ＧａＮ層２の表面に入射する。超高真空中では、原料分子の平均自由工程が長いために、原料分子は互いに衝突することなく、直進してｎ−ＧａＮ層２の表面に到達する。そのため、入射角をｎ−ＧａＮ層２の表面に対して平行に近づけると、マスク３１の影内に位置する箇所では、マスク３により原料分子のｎ−ＧａＮ層２の表面への到達が妨げられる。そのため、原料分子の入射角を変えることにより、ｎ−ＧａＮ層２の表面への原料分子の到達量に差異が生じる。本実施形態では、この性質を利用して、ＡｌＧａＮにおけるＡｌ組成率の偏重を行う。
【００５８】
具体的には、ｎ−ＧａＮ層２の表面の法線Ｌを基準として、マスク３１の遮蔽部分３１Ｂ側に傾斜する入射角（第１の角度）θ1でＡｌを入射し、法線Ｌを基準として遮蔽部分３１Ａ側に傾斜する入射角（第２の角度）θ2でＧａを入射する。この場合、Ａｌの第２の角度θ2をＧａの第１の角度θ1よりも大きくする。例えば、第１の角度をＰＡＭＢＥの一般的な角度である２０°程度、第２の角度を８５°程度に設定する。マスク３１の厚みが５μｍ程度であるため、約５０μｍ幅においてＡｌ組成率の偏重が可能となる。
【００５９】
ＰＡＭＢＥによる成長温度は７２０℃程度とする。Ａｌ組成率は、遮蔽部分３１Ａから離間するほど低くなるように、遮蔽部分３１ａの近傍で例えば０．１５程度、遮蔽部分３１ｂの近傍で例えば０．０５程度となるように、Ａｌ等の分子線量（フラックス）を調整する。
以上により、マスク３１の開口３１内にはｎ−ＧａＮ層２の表面に、マスク３１の遮蔽部分３１ａから離間するほどＡｌ組成率が漸減する、膜厚２０ｎｍ程度の単結晶のＡｌＧａＮ層３２が成長する。一方、マスク３１上には、多結晶のＡｌＧａＮ層３３が堆積する。
【００６０】
なお、ＡｌＧａＮ層３２を形成する代わりに、ｎ−ＧａＮ層２のＮ面上にＩｎＡｌＮ又はＩｎＡｌＧａＮを成長するようにしても良い。
ＩｎＡｌＮを成長する場合には、図１６（ｃ）に示したＰＡＭＢＥ法により、ｎ−ＧａＮ層の表面の法線Ｌを基準として、マスク３１の遮蔽部分３１Ｂ側に傾斜する第１の角度でＡｌを入射し、法線Ｌを基準として遮蔽部分３１Ａ側に傾斜する第２の角度でＧａを入射する。この場合、第２の角度を第１の角度よりも大きくする。これにより、アノード電極７から離間するほどＡｌ組成率が漸減する、還元すれば、アノード電極７から離間するほどＩｎ組成率が相対的に漸減する、ＩｎＡｌＮが成長する。
【００６１】
ＩｎＡｌＧａＮを成長する場合には、図１６（ｃ）に示したＰＡＭＢＥ法により、ｎ−ＧａＮ層の表面の法線Ｌを基準として、マスク３１の遮蔽部分３１Ｂ側に傾斜する第１の角度でＡｌを入射し、法線Ｌを基準として遮蔽部分３１Ａ側に傾斜する第２の角度でＧａを入射する。この場合、第２の角度を第１の角度よりも大きくする。これにより、アノード電極７から離間するほどＡｌ組成率が漸減する、還元すれば、アノード電極７から離間するほどＩｎ組成率が相対的に漸減する、ＩｎＡｌＧａＮが成長する。
【００６２】
また、ｎ−ＧａＮ層２を形成する代わりに、ｎ−ＧａＮ基板１の表面にｎ−ＡｌＧａＮ層を形成するようにしても良い。この場合、ｎ−ＡｌＧａＮ層のＡｌ組成率は、その上に積層するＡｌＧａＮ層３２のＡｌ組成率よりも高くする、即ちＡｌＧａＮ層３２のアノード電極７に近接する部位のＡｌ組成率よりも高くすることが必要である。
【００６３】
続いて、図１７（ａ）に示すように、ＪＴＥ構造３０を形成する。
詳細には、例えばＫＯＨ溶液を用いて多結晶のＡｌＧａＮ層３３をウェットエッチングして除去した後、例えばフッ酸を用いてマスク３１をウェットエッチングして除去する。以上により、ｎ−ＧａＮ層２上に、上記のＡｌＧａＮ層３２からなるＪＴＥ構造３０が形成される。
【００６４】
続いて、図１７（ｂ）に示すように、ｎ−ＧａＮ基板１の裏面にカソード電極４を形成する。
詳細には、ｎ−ＧａＮ基板１の裏面全面に、例えば真空蒸着法により電極材料、ここではＴｉ／Ａｌを膜厚３０ｎｍ程度／３００ｎｍ程度に堆積する。堆積したＴｉ／Ａｌを例えば６００℃程度でＲＴＡ処理する。以上により、ｎ−ＧａＮ基板１の裏面を覆うカソード電極４が形成される。
【００６５】
続いて、図１７（ｃ）に示すように、パッシベーション膜５を形成する。
詳細には、ＪＴＥ構造３０を覆うように、ｎ−ＧａＮ層２上に絶縁物、例えばＳｉＮをプラズマＣＶＤ法により膜厚４００ｎｍ程度に堆積する。これにより、ＪＴＥ構造３０を覆うパッシベーション膜５が形成される。
【００６６】
続いて、図１８（ａ）に示すように、ＪＴＥ構造３０及びパッシベーション膜５にアノード電極形成用の開口６を形成する。
詳細には、先ず、パッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜５上の能動領域におけるアノード電極形成部位を開口する。これにより、レジストパターン１２が形成される。
次に、レジストパターン１２をマスクとして、パッシベーション膜５及びＪＴＥ構造３０をドライエッチングする。パッシベーション膜５は、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスに用いてドライエッチングする。パッシベーション膜５のエッチングレートは、例えば０．２４μｍ／分程度である。ＪＴＥ構造３０は、例えば塩素系ガスをエッチングガスに用いてドライエッチングする。ＪＴＥ構造３０のエッチングレートは、例えば１０ｎｍ／分程度である。以上により、ＪＴＥ構造３０及びパッシベーション膜５にアノード電極形成用の開口６が形成される。
レジストパターン１２は、酸素プラズマを用いた灰化処理等により除去される。
【００６７】
続いて、図１８（ｂ）に示すように、アノード電極７を形成する。
詳細には、先ず、開口６内を含むパッシベーション膜５上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口６内及び開口６のエッジに沿ったパッシベーション膜５の周縁部位を露出する開口を有するレジストパターンが形成される。
次に、開口を埋め込むように、レジストパターン上に電極材料、ここでは例えば真空蒸着法によりＮｉ／Ａｕを膜厚１００ｎｍ程度／３００ｎｍ程度に堆積する。
リフトオフにより、レジストパターンをレジストパターン上の電極材料と共に除去する。以上により、開口６内を埋め込みパッシベーション膜５の周縁部位上に例えば２μｍ程度オーバーハングする形状に、アノード電極７が形成される。アノード電極７は、開口６の底面でｎ−ＧａＮ層２と接触すると共に、開口６の側面でＪＴＥ構造３０と接触している。
【００６８】
続いて、図１９に示すように、ｎ−ＧａＮ基板１をダイシングライン（ＤＬ）で切断し、チップごとに切り出す。以上のようにして、本実施形態によるＳＢＤが形成される。
【００６９】
本実施形態では、図２０（カソード電極３の図示を省略する。）に示すように、ＪＴＥ構造３０が、ｎ−ＧａＮ層２のＮ面上に、アノード電極７から離間するほどＡｌ組成率が漸減するＡｌＧａＮから形成されている。この構成では、分極による固定電荷により、ｎ−ＧａＮ層２のＪＴＥ構造３０との界面には２ＤＨＧが誘起され、そのホール濃度はＪＴＥ構造３０のＡｌ組成率が低くなるほど、即ちアノード電極７から離間するほど減少する。このように、アノード電極７から離れるほどなだらかにホール濃度が低くなるように分布する２ＤＨＧを得ることにより、電界集中を徐々に緩和することができる。
【００７０】
以上説明したように、本実施形態によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。更に本実施形態では、ＪＴＥ構造３０となるＡｌＧａＮ層３２の成長の際に上記のＡｌ組成率を得ることができるため、製造歩留まりを向上させることができる。
【００７１】
なお、本実施形態でも、第１の実施形態の諸変形例を適用することができる。
即ち、変形例１を適用する場合には、ｎ−ＧａＮ基板１のＧａ面上に、ｎ−ＧａＮ層（表面がＧａ面となる）を形成し、ｎ−ＧａＮ層上に、ＩｎＧａＮからなるＪＴＥ構造を形成する。ＩｎＧａＮは、図１６（ｃ）に示したＰＡＭＢＥ法により、ｎ−ＧａＮ層の表面の法線Ｌを基準として、マスク３１の遮蔽部分３１Ｂ側に傾斜する第１の角度でＩｎを入射し、法線Ｌを基準として遮蔽部分３１Ａ側に傾斜する第２の角度でＧａを入射する。この場合、Ｇａの第２の角度をＩｎの第１の角度よりも大きくする。これにより、アノード電極７から離間するほどＩｎ組成率が漸減するＩｎＧａＮからなるＪＴＥ構造が形成される。
変形例２を適用する場合には、アノード電極７と同時に、浮遊電極を形成すれば良い。
【００７２】
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、ＪＴＥ構造を有する化合物半導体装置としてＳＢＤを開示するが、ＪＴＥ構造の構成が異なる点で第１の実施形態と相違する。
図２１〜図２４は、第３の実施形態によるＳＢＤの製造方法を工程順に示す概略断面図である。
【００７３】
先ず、図２１（ａ）に示すように、ｎ−ＧａＮ基板１の表面にｎ−ＧａＮ層２及びＡｌＧａＮ層４１を順次形成する。
詳細には、成長用基板として、例えばｎ−ＧａＮ基板１を用いる。ｎ−ＧａＮ基板１は、ｎ型不純物として例えばＳｉを所定濃度（例えば、１×１０18／ｃｍ3程度）含有する。
ｎ−ＧａＮ基板１の表面、ここではＮ面上に、例えばＭＯＣＶＤ法により、ｎ−ＧａＮ層２及びＡｌＧａＮ層４１を順次成長する。ｎ−ＧａＮ層２は、その表面がＮ面とされており、例えば膜厚５μｍ程度に形成され、ｎ型不純物（例えばＳｉ）を１×１０16／ｃｍ3程度に含有する。ＡｌＧａＮ層４１は、Ａｌ組成率が例えば１０％程度でｎ−ＧａＮ層２のＮ面上に膜厚２０ｎｍ程度に積層形成される。
ｎ−ＧａＮ層２及びＡｌＧａＮ層４１の成長条件は、第１の実施形態における図１（ａ）を用いて説明したｎ−ＧａＮ層２及びＡｌＧａＮ層３の成長条件と同様とする。
【００７４】
ｎ−ＧａＮ層２及びＡｌＧａＮ層４１の成長条件は、第１の実施形態における図１（ａ）を用いて説明したｎ−ＧａＮ層２及びＡｌＧａＮ層３の成長条件と同様とする。
なお、ＡｌＧａＮ層４１を形成する代わりに、ｎ−ＧａＮ層２上にＩｎＡｌＮ層又はＩｎＡｌＧａＮ層を形成するようにしても良い。
また、ｎ−ＧａＮ層２を形成する代わりに、ｎ−ＧａＮ基板１の表面にｎ−ＡｌＧａＮ層を形成するようにしても良い。この場合、ｎ−ＡｌＧａＮ層のＡｌ組成率は、その上に積層するＡｌＧａＮ層４１のＡｌ組成率よりも高くすることが必要である。ＡｌＧａＮ層４１のＡｌ組成率が１０％程度であれば、ｎ−ＡｌＧａＮ層のＡｌ組成率を例えば２０％程度とすることが考えられる。
【００７５】
続いて、図２１（ｂ）に示すように、ｎ−ＧａＮ基板１の裏面にカソード電極４を形成する。
詳細には、ｎ−ＧａＮ基板１の裏面全面に、例えば真空蒸着法により電極材料、ここではＴｉ／Ａｌを膜厚３０ｎｍ程度／３００ｎｍ程度に堆積する。堆積したＴｉ／Ａｌを例えば６００℃程度でＲＴＡ処理する。以上により、ｎ−ＧａＮ基板１の裏面を覆うカソード電極４が形成される。
【００７６】
続いて、図２１（ｃ）に示すように、ＡｌＧａＮ層４１上にレジストパターン４２を形成する。
詳細には、ＡｌＧａＮ層４１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ＡｌＧａＮ層４１上にレジストパターン４２が形成される。レジストパターン４２は、能動領域となる図中左端部から離間するほど段階的に幅狭となる複数のマスク部分を持つように、複数の開口が形成されている。レジストパターン４２の複数のマスク部分を４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆとし、複数の開口を４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅとする。
【００７７】
続いて、図２２（ａ）に示すように、ＡｌＧａＮ層４１をエッチングして厚膜部分４１Ａ〜４１Ｆを形成する。
詳細には、レジストパターン４２をマスクとして、例えば塩素系ガスをエッチングガスに用いてＡｌＧａＮ層４１を所定深さ、例えば１５ｎｍ程度だけドライエッチングする。ＡｌＧａＮ層４１のエッチングレートは、例えば１０ｎｍ／分である。ＡｌＧａＮ層４１には、レジストパターン４２の開口４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅに倣って溝４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅが形成される。これにより、ＡｌＧａＮ層４１に、図中左端部から離間するほど段階的に幅狭となる厚膜部分４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆが形成される。
レジストパターン４２は、酸素プラズマを用いた灰化処理等により除去される。
【００７８】
続いて、図２２（ｂ）に示すように、パッシベーション膜４３を形成する。
詳細には、ＡｌＧａＮ層４１を覆うように、例えばＳｉＮをプラズマＣＶＤ法により膜厚４００ｎｍ程度に堆積する。これにより、ＡｌＧａＮ層４１を覆うパッシベーション膜４３が形成される。
【００７９】
続いて、図２２（ｃ）に示すように、パッシベーション膜４３をエッチングする。
詳細には、先ず、パッシベーション膜４３上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜４３上の能動領域におけるアノード電極形成部位及び浮遊電極形成部位を開口する。これにより、レジストパターン４４が形成される。
次に、レジストパターン４４をマスクとして、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスに用いて、ＡｌＧａＮ層４１の表面が露出するまで、パッシベーション膜４３をドライエッチングする。パッシベーション膜４３のエッチングレートは、例えば０．２４μｍ／分程度である。
【００８０】
続いて、図２３（ａ）に示すように、ＡｌＧａＮ層４１をエッチングして、ＪＴＥ構造４０を形成する。
詳細には、レジストパターン４４をマスクとして、例えば塩素系ガスをエッチングガスに用いて、ＡｌＧａＮ層４１を完全にドライエッチングする。ＡｌＧａＮ層４１のエッチングレートは、例えば１０ｎｍ／分程度である。このドライエッチングに際して、ＡｌＧａＮ層４１の浮遊電極形成部位における厚みは５ｎｍ程度であるため、浮遊電極形成部位では、ｎ−ＧａＮ層２の表層の一部がエッチングされる。
【００８１】
以上により、表面がパッシベーション膜４３で覆われたＪＴＥ構造４０が形成される。ＪＴＥ構造４０は、アノード電極形成部位から離間するほど段階的に幅狭となる厚膜部分４１Ａ〜４１Ｆを有している。
レジストパターン４４は、酸素プラズマを用いた灰化処理等により除去される。
【００８２】
続いて、図２３（ｂ）に示すように、アノード電極７及び浮遊電極４５を形成する。
詳細には、先ず、ＪＴＥ構造４０及びパッシベーション膜４３を覆うように、ｎ−ＧａＮ層２上にレジストを塗布し、リソグラフィーによりレジストを加工する。アノード電極形成部位及びパッシベーション膜４３の周縁部位を露出する開口と、浮遊電極形成部位を露出する開口とを有するレジストパターンが形成される。後者の開口も、前者の開口と同様に、浮遊電極形成部位及びパッシベーション膜４３の周縁部位を露出するように形成しても良い。
【００８３】
次に、上記の各開口を埋め込むように、レジストパターン上に電極材料、ここでは例えば真空蒸着法によりＮｉ／Ａｕを膜厚１００ｎｍ程度／３００ｎｍ程度に堆積する。
リフトオフにより、レジストパターンを当該レジストパターン上の電極材料と共に除去する。以上により、アノード電極形成部位を埋め込みパッシベーション膜４３の周縁部位上に例えば２μｍ程度オーバーハングする形状にアノード電極７が、浮遊電極形成部位を埋め込みパッシベーション膜４３の上方に一部突出する形状に浮遊電極４５がそれぞれ形成される。浮遊電極４５もアノード電極７と同様に、浮遊電極形成部位を埋め込みパッシベーション膜４３の周縁部位上に一部オーバーハングする形状に形成しても良い。
【００８４】
アノード電極７は、その底面でｎ−ＧａＮ層２と接触すると共に、その側面でＪＴＥ構造４０と接触している。浮遊電極４５は、ＪＴＥ構造４０の周囲を囲む枠状に形成されており、その底面でｎ−ＧａＮ層２と接触すると共に、その側面でＪＴＥ構造４０と接触している。浮遊電極４５は、アノード電極７と異なり、その表面で配線等と接続されることなく、電気的に浮遊状態とされる。
【００８５】
なお、本実施形態では、アノード電極７と共に浮遊電極４５を形成する場合を例示したが、浮遊電極４５は形成しなくても良い。
【００８６】
続いて、図２４に示すように、ｎ−ＧａＮ基板１をダイシングライン（ＤＬ）で切断し、チップごとに切り出す。以上のようにして、本実施形態によるＳＢＤが形成される。
【００８７】
本実施形態では、図２５（カソード電極３の図示を省略する。）に示すように、ＪＴＥ構造４０が、アノード電極７から離間するほど段階的に幅狭となる厚膜部分４１Ａ〜４１Ｆを有するＡｌＧａＮから形成されている。この構成では、分極による固定電荷により、ｎ−ＧａＮ層２のＪＴＥ構造４０との界面には２ＤＨＧが誘起され、そのホール濃度はＪＴＥ構造４０の幅が狭い箇所ほど、即ちアノード電極７から離間するほど減少する。このように、アノード電極７から離れるほど段階的にホール濃度が低くなるように分布する２ＤＨＧを得ることにより、電界集中を徐々に緩和することができる。
【００８８】
以上説明したように、本実施形態によれば、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＳＢＤが実現する。更に本実施形態では、ＡｌＧａＮ層４１に対する１回のパターニングで厚膜部分４１Ａ〜４１Ｆを得ることができるため、製造歩留まりを向上させることができる。
【００８９】
なお、本実施形態でも、第１の実施形態の変形例１を適用することができる。
この場合、ｎ−ＧａＮ基板１のＧａ面上にｎ−ＧａＮ層（表面がＧａ面となる）及びＩｎＧａＮ層を形成する。ＩｎＧａＮ層は、図２１（ｃ）及び図２２（ａ）の諸工程により、アノード電極形成領域から離間するほど段階的に幅狭となる複数の厚膜部分が形成される。このＩｎＧａＮ層は、パッシベーション膜４３と共にドライエッチングされる。そして、アノード電極７から離間するほど段階的に幅狭となる複数の厚膜部分を有する、ＩｎＧａＮからなるＪＴＥ構造が形成される。
【００９０】
上述の第１〜第３の実施形態及び諸変形例におけるＪＴＥ構造は、ＳＢＤのみならず、他の化合物半導体装置、例えばＵＭＯＳＦＥＴ（U-shape Metal-Oxide-Semiconductor Field-Effect-Transistor）に適用することもできる。
この場合、上記のＪＴＥ構造をＡｌＧａＮで形成する場合、ドリフト層、例えば表面がＮ面とされたｎ−ＧａＮドリフト層上にＪＴＥ構造を形成することが好ましい。
【００９１】
このＵＭＯＳＦＥＴでは、ｎ−ＧａＮドリフト層のＪＴＥ構造との界面に２ＤＨＧが生成される。この２ＤＨＧは、ＪＴＥ構造下に位置整合して、電極端から離れるほど、段階的にホール濃度が低くなる。このようなホール濃度分布の２ＤＨＧを得ることにより、電界集中が徐々に緩和される。従って、イオン注入を用いることなく２ＤＨＧの所期の濃度分布を容易且つ確実に得て、電界集中を徐々に緩和する高信頼性のＵＭＯＳＦＥＴが実現する。
【００９２】
上述した第１〜第３の実施形態及び諸変形例によるＳＢＤ、或いはＵＭＯＳＦＥＴのチップは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、上述した第１〜第３の実施形態及び諸変形例によるＳＢＤ、或いは上記のＵＭＯＳＦＥＴのチップが搭載される。以下、第１〜第３の実施形態及び諸変形例によるＳＢＤのチップ（以下、ＳＢＤチップ５１と言う）のディスクリートパッケージについて例示する。
【００９３】
図２６は、ディスクリートパッケージを示す概略平面図である。
ＳＢＤチップ５１には、その表面に電極パッド５１ａが形成されている。電極パッド５１ａは、ＳＢＤのアノード電極と電気的に接続されている。
ディスクリートパッケージを作製するには、先ず、ＳＢＤチップ５１を、ハンダ等のダイアタッチ剤５３を用いてリードフレーム５２に固定する。
【００９４】
続いて、Ａｌワイヤ５４を用いたボンディングにより、電極パッド５１ａとアノードリード５２ａとを電気的に接続する。基板裏面に形成されたカソード電極は、ＳＢＤチップ５１がリードフレーム５２に固定されることでリードフレーム５２と導通し、カソードリード５２ｂが電極引き出し部位となる。
【００９５】
その後、モールド樹脂５５を用いて、トランスファーモールド法によりＳＢＤチップ５１を樹脂封止し、リードフレーム５２を切り離す。以上により、ディスクリートパッケージが形成される。
【００９６】
上述した第１〜第３の実施形態及び諸変形例によるＳＢＤ、或いはＵＭＯＳＦＥＴは、例えばＰＦＣ（Power Factor Correction）回路に適用される。
図２７は、ＰＦＣ回路を示す結線図である。
【００９７】
ＰＦＣ回路６０は、スイッチ素子（トランジスタ）６１と、ダイオード６２と、チョークコイル６３と、コンデンサ６４，６５と、ダイオードブリッジ６６とを備えて構成される。ダイオード６２に、第１〜第３の実施形態及び諸変形例のうちの１種のＳＢＤが適用される。ダイオード６２への当該適用に代わって、スイッチ素子６１に上記のＵＭＯＳＦＥＴを適用しても良い。また、ダイオード６２には第１〜第３の実施形態及び諸変形例のうちの１種のＳＢＤを、スイッチ素子６１には上記のＵＭＯＳＦＥＴを、共に適用しても好適である。
【００９８】
ＰＦＣ回路６０では、スイッチ素子６１のドレイン電極と、ダイオード６２のアノード端子及びチョークコイル６３の一端子とが接続される。スイッチ素子６１のソース電極と、コンデンサ６４の一端子及びコンデンサ６５の一端子とが接続される。コンデンサ６４の他端子とチョークコイル６３の他端子とが接続される。コンデンサ６５の他端子とダイオード６２のカソード端子とが接続される。コンデンサ６４の両端子間には、ダイオードブリッジ６６を介して交流電源（ＡＣ）が接続される。コンデンサ６５の両端子間には、直流電源（ＤＣ）が接続される。
【００９９】
ＰＦＣ回路６０は、図２８に示すように、例えばサーバ電源７０に組み込まれて用いられる。サーバ電源は、外部ＡＣをＤＣに変える第１のブロックと、第１のブロックにおける力率改善を行う第２のブロックと、各基板に分配されるＤＣを各回路ブロックで必要とされる電圧に変換する第３のブロックとを備えている。サーバ電源７０では、第２のブロックにＰＦＣ回路６０が適用される。
ＰＦＣ回路６０を用いることにより、サーバ電源７０と同様に、信頼度の高い他の電源装置を構築することも可能である。
【０１００】
このように、第１〜第３の実施形態及び諸変形例のＳＢＤと、上記のＵＭＯＳＦＥＴとの一方又は双方をＰＦＣ回路に用いることにより、高耐圧用途に適した信頼性の高い電源装置が実現する。
【０１０１】
以下、化合物半導体装置及びその製造方法、並びにＰＦＣ回路の諸態様を付記としてまとめて記載する。
【０１０２】
（付記１）基板と、
前記基板の上方に形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第２の化合物半導体層と、
前記第１の化合物半導体層上に形成された上部電極と
を含み、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする化合物半導体装置。
【０１０３】
（付記２）前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１０４】
（付記３）前記第２の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低いことを特徴とする付記１に記載の化合物半導体装置。
【０１０５】
（付記４）前記第２の化合物半導体層は、複数の溝が形成されており、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有することを特徴とする付記１に記載の化合物半導体装置。
【０１０６】
（付記５）前記第１の化合物半導体層は、窒化ガリウム系半導体からなり、
前記第２の化合物半導体層は、アルミニウムを含有する窒化ガリウム系半導体、インジウムを含有する窒化ガリウム系半導体、及びアルミニウム及びインジウムを含有する窒化ガリウム系半導体から選ばれた一種であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１０７】
（付記６）前記基板の裏面に形成された下部電極を更に含むことを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【０１０８】
（付記７）基板の上方に第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に第２の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に上部電極を形成する工程と
を含み、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする化合物半導体装置の製造方法。
【０１０９】
（付記８）前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１１０】
（付記９）前記第２の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低くなるように形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１１１】
（付記１０）前記第２の化合物半導体層の形成する工程は、
前記第２の化合物半導体層の形成部位を開口するマスクを形成する工程と、
分子線エピタキシャル成長法により、前記基板の法線を基準として前記上部電極の逆側に傾斜する第１の角度でアルミニウム又はインジウムを入射し、前記法線を基準として前記上部電極側に傾斜する第２の角度で他の材料元素を入射する工程と
を含み、
前記２の角度を前記第１の角度よりも大きくすることを特徴とする付記９に記載の化合物半導体装置の製造方法。
【０１１２】
（付記１１）前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有するように、溝が形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１１３】
（付記１２）前記第１の化合物半導体層は、窒化ガリウム系半導体からなり、
前記第２の化合物半導体層は、アルミニウムを含有する窒化ガリウム系半導体、インジウムを含有する窒化ガリウム系半導体、及びアルミニウム及びインジウムを含有する窒化ガリウム系半導体から選ばれた一種であることを特徴とする付記７〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１４】
（付記１３）前記基板の裏面に下部電極を形成する工程を更に含むことを特徴とする付記７〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１５】
（付記１４）ダイオード及びスイッチ素子を有するＰＦＣ回路を備えた電源装置であって、
前記ダイオード及び前記スイッチ素子の少なくとも一方は、
基板と、
前記基板の上方に形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第２の化合物半導体層と、
前記第１の化合物半導体層上に形成された上部電極と
を含む化合物半導体装置であって、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする電源装置。
【符号の説明】
【０１１６】
１ ｎ−ＧａＮ基板
２，２１ ｎ−ＧａＮ層
３，３２，４１ ＡｌＧａＮ層
３ａ，２２ａ 第１の段差部
３ｂ，２２ｂ 第２の段差部
３ｃ，２２ｃ 第３の段差部
３ｄ，２２ｄ 第４の段差部
４ カソード電極
５，４３ パッシベーション膜
６，１３ａ，２４，２５ａ，２５ｂ，３１ａ，４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ 開口
７ アノード電極
１０，２０，３０，４０ ＪＴＥ構造
１１ａ，１１ｂ，１１ｃ，１１ｄ，１２，１３，２３，２５，４２，４４ レジストパターン
２２ ＩｎＧａＮ層
２６，４５ 浮遊電極
３１ マスク
３１Ａ，３１Ｂ 遮蔽部分
３３ 多結晶のＡｌＧａＮ層
４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ 溝
４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆ 厚膜部分
４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆ マスク部分
５１ ＳＢＤチップ
５１ａ 電極パッド
５２ リードフレーム
５２ａ アノードリード
５２ｂ カソードリード
５３ ダイアタッチ剤
５４ Ａｌワイヤ
５５ モールド樹脂
６０ ＰＦＣ回路
６１ スイッチ素子
６２ ダイオード
６３ チョークコイル
６４，６５ コンデンサ
６６ ダイオードブリッジ
７０ サーバ電源
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第２の化合物半導体層と、
前記第１の化合物半導体層上に形成された上部電極と
を含み、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする化合物半導体装置。
【請求項２】
前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第２の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低いことを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記第２の化合物半導体層は、複数の溝が形成されており、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項５】
基板の上方に第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に第２の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に上部電極を形成する工程と
を含み、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記第２の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低くなるように形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項８】
前記第２の化合物半導体層を形成する工程は、
前記第２の化合物半導体層の形成部位を開口するマスクを形成する工程と、
分子線エピタキシャル成長法により、前記基板の法線を基準として前記上部電極の逆側に傾斜する第１の角度でアルミニウム又はインジウムを入射し、前記法線を基準として前記上部電極側に傾斜する第２の角度で他の材料元素を入射する工程と
を含み、
前記２の角度を前記第１の角度よりも大きくすることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有するように、溝が形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項１０】
ダイオード及びスイッチ素子を有するＰＦＣ回路を備えた電源装置であって、
前記ダイオード及び前記スイッチ素子の少なくとも一方は、
基板と、
前記基板の上方に形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第２の化合物半導体層と、
前記第１の化合物半導体層上に形成された上部電極と
を含む化合物半導体装置であって、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする電源装置。
【請求項１】
基板と、
前記基板の上方に形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第２の化合物半導体層と、
前記第１の化合物半導体層上に形成された上部電極と
を含み、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする化合物半導体装置。
【請求項２】
前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第２の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低いことを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記第２の化合物半導体層は、複数の溝が形成されており、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項５】
基板の上方に第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に第２の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に上部電極を形成する工程と
を含み、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に厚みが薄くなる段差状に形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記第２の化合物半導体層は、アルミニウム又はインジウムを含有する組成の化合物半導体からなり、前記上部電極から離間するほどアルミニウム又はインジウムの組成率が低くなるように形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項８】
前記第２の化合物半導体層を形成する工程は、
前記第２の化合物半導体層の形成部位を開口するマスクを形成する工程と、
分子線エピタキシャル成長法により、前記基板の法線を基準として前記上部電極の逆側に傾斜する第１の角度でアルミニウム又はインジウムを入射し、前記法線を基準として前記上部電極側に傾斜する第２の角度で他の材料元素を入射する工程と
を含み、
前記２の角度を前記第１の角度よりも大きくすることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記第２の化合物半導体層は、前記上部電極から離間するほど段階的に幅狭となる複数の厚膜部分を有するように、溝が形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項１０】
ダイオード及びスイッチ素子を有するＰＦＣ回路を備えた電源装置であって、
前記ダイオード及び前記スイッチ素子の少なくとも一方は、
基板と、
前記基板の上方に形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第２の化合物半導体層と、
前記第１の化合物半導体層上に形成された上部電極と
を含む化合物半導体装置であって、
前記第１の化合物半導体層の前記第２の化合物半導体層との界面に、前記上部電極から離間するほど正孔濃度が低くなるように、２次元正孔ガスが生成されることを特徴とする電源装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−１７８４５４（Ｐ２０１２−１７８４５４Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−４０５０７（Ｐ２０１１−４０５０７）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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