半導体装置およびこれを用いた半導体リレー
【課題】オン抵抗の増大を抑制し、信頼性の高い半導体装置を提供する。
【解決手段】ユニポーラ型の化合物半導体素子（３０ａ）と、この化合物半導体素子（３０ａ）に並列的に外部接続されたバイパス用半導体素子（４０ａ）とを具備し、バイパス用半導体素子（４０ａ）の通電開始電圧が化合物半導体素子（３０ａ）のソース・ドレイン方向の通電開始電圧よりも小さいことを特徴とする。
【解決手段】ユニポーラ型の化合物半導体素子（３０ａ）と、この化合物半導体素子（３０ａ）に並列的に外部接続されたバイパス用半導体素子（４０ａ）とを具備し、バイパス用半導体素子（４０ａ）の通電開始電圧が化合物半導体素子（３０ａ）のソース・ドレイン方向の通電開始電圧よりも小さいことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびこれを用いた半導体リレーに係り、特にＳｉＣなどの化合物半導体を用いた半導体装置およびこれを用いた半導体リレーに関するものである。
【背景技術】
【０００２】
入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する受光素子を備え、この起電力によって出力用ＭＯＳＦＥＴをオン／オフする光結合型の半導体リレーが知られている（例えば、特許文献１参照）。
半導体リレーは、オン抵抗が小さく、微小アナログ信号を制御することができ、小型であることから、種々の用途に用いられている。
【０００３】
図１１は、従来の半導体リレーの構成を示す図である。図１１における半導体リレーは、入力端子Ｔ１、Ｔ２からの入力信号に応答して光信号を生成するＬＥＤ等の発光素子１１０と、光信号を受光して起電力を発生するフォトダイオードアレイ１２１と、発生した起電力を充放電する充放電回路１２２とからなる光電変換部１２０と、充放電回路１２２からの電圧に対応して導通・遮断する２つの出力用のＭＯＳＦＥＴ１３１ａ、１３１ｂからなる出力素子１３０（１３０ａ、１３０ｂ）とで構成されている。
【０００４】
出力用のＭＯＳＦＥＴ１３０ａ、１３０ｂとしては、高耐圧でかつオン抵抗が小さいことから炭化珪素（ＳｉＣ）を材料としたＳｉＣ−ＭＯＳＦＥＴが注目されている。
【０００５】
この出力用のＭＯＳＦＥＴ１３０ａ、１３０ｂは、図１２に示す構造となっている。すなわち、ｎ型のＳｉＣ基板１上に形成されたｎ型エピタキシャル成長層２内にｐ型のウェル領域３を形成し、このｐ型のウェル領域３内にｎ型拡散層からなるソース領域４を形成したものである。そしてｐ型のウェル領域３表面に酸化シリコン層からなるゲート絶縁膜６を介してゲート電極７が形成され、ｐ型のウェル領域３の表面領域はチャネル領域を構成している。５はソース電極、９はドレイン電極である。なおここでｐ型のウェル領域３とエピタキシャル成長層２との間にはボディダイオード１３２ａ、１３２ｂが形成されている。Ｒｃｈはチャネル抵抗、Ｒｅｐｉはエピタキシャル成長層の抵抗、Ｒｓｕｂは基板抵抗である。
【０００６】
ここでドレイン側(＋)からソース側(―)に電圧印加の際、ゲート電極７への電圧印加の有無により、チャネルを通じてＭＯＳＦＥＴがターンオン乃至ターンオフする。しかし、ソース側(−)からドレイン側(＋)に電圧印加の際ボディダイオード１３２ａ（１３２ｂ）のｐｎ接合に順方向電圧が印加されることになり、ゲート電極７への所定の電圧印加の有無にかかわらず、ボディダイオード順方向に電流が流れることとなる。ＳｉＣのような化合物半導体の場合、ｐｎ接合ダイオードの順方向に流れる電流により結晶欠陥が拡張するという問題がある。オン抵抗Ｒｏｎは、エピタキシャル成長層の抵抗Ｒｅｐｉに加え基板抵抗Ｒｓｕｂを含むため、ＳｉＣ基板の場合、順方向に電流が流れると、結晶欠陥が拡張し、ＳｉＣＭＯＳＦＥＴのオン抵抗の増加を招くことになる。このため対策が必要であった。
【０００７】
ところで、直流を交流に変換するインバータや、交流を直流に変換するコンバータ等の電力変換装置においては、スイッチング素子が使用されている。このようなスイッチング素子として使用されるＦＥＴとして、ＳｉＣやＧａＮなどの化合物半導体で構成したものが提案されている。これらの化合物半導体は、バンドギャップエネルギーが大きく、しかも耐熱温度が高く高温動作に優れている。従って、これらの化合物半導体材料を使用した電界効果トランジスタは、素子の冷却に対するコストを低減することができ、また高耐圧化が可能となることから、電力変換装置などの電力用の半導体素子として使用されるようになってきている（特許文献２）。この特許文献２では、スイッチング素子としてのパワーＦＥＴの保護素子としてＧａＮ系ショットキーダイオードなどの保護素子を同一基板上に集積化して用いている。
【０００８】
また、窒化物系化合物半導体層を基板上に形成した電界効果トランジスタと、その保護素子としてのダイオードとを集積化して並列接続したものも提案されている（特許文献３）。窒化物系化合物半導体層の成膜時に形成された貫通転位に起因するリークを抑制し電力損失を低減するものである(段落００４４)。この例では、電界効果トランジスタにダイオードを形成することで、基板に対して垂直な方向に形成される貫通転位を避けて電流が流れるようにしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−２０４５３３号公報
【特許文献２】特開２００３−２２９５６６号公報
【特許文献３】特開２００７−２６６４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、特許文献１のような半導体リレーの出力用スイッチング素子すなわち出力素子としてＳｉＣＭＯＳＦＥＴを用いた場合、結晶欠陥の拡張により、更なるオン抵抗の増大をまねくことがあった。
また、特許文献２，３については、窒化物系化合物半導体装置において窒化物系化合物半導体素子に保護素子を並列接続する例が示されているが、多数回にわたるＯＮ／ＯＦＦの繰り返しに起因する経時的変化については言及がない。またこれらはいずれも集積化されており、依然として窒化物系化合物半導体装置にも電流が流れることになる。このような窒化物系化合物半導体装置の場合、基板に対して垂直な方向に形成される貫通転位を避けて電流が流れるようにしているが、実際には高抵抗のエピタキシャル成長層を電流が流れることになり、消費電力は依然として大きく、十分な消費電力の低減は困難であるという問題がある。
【００１１】
また、保護素子を集積化しようとする場合、実際には、困難であり、特許文献２，３のように、基板の深い位置までコンタクト領域を形成しなければならなかったり、寄生素子の増大を招くことになる。さらにまた、実際には保護素子内の電界や通電時の電流による発熱の影響を受けることにもなる。
このような結晶欠陥の拡張は、程度の差はあるが、ＳｉＣＭＯＳＦＥＴだけでなく、ＧａＮ系のＦＥＴなど化合物半導体を用いて形成したＦＥＴには同様に生じる場合がある。
本発明は、前記実情に鑑みてなされたもので、オン抵抗の増大を抑制し、信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
そこで本発明の半導体装置は、ユニポーラ型の化合物半導体素子と、この化合物半導体素子に並列的に外部接続されたバイパス用半導体素子とを具備した半導体装置であって、バイパス用半導体素子の通電開始電圧が化合物半導体素子のソースからドレイン方向の通電開始電圧よりも小さいことを特徴とする。
また本発明は、上記半導体装置において、バイパス用の半導体素子がシリコンダイオードであり、化合物半導体素子のドレインにこのシリコンダイオードのカソードを接続するとともに、化合物半導体素子のソースにシリコンダイオードのアノードを接続したことを特徴とする。
また本発明は、上記半導体装置において、バイパス用の半導体素子がシリコンＭＯＳＦＥＴであり、化合物半導体素子のドレインにシリコンＭＯＳＦＥＴのドレインを接続するとともに、化合物半導体素子のソースにシリコンＭＯＳＦＥＴのソースを接続したことを特徴とする。
また本発明は、上記半導体装置において、前記バイパス用の半導体素子がシリコンカーバイドショットキーダイオードであり、前記化合物半導体素子のドレインにシリコンカーバイドショットキーダイオードのカソードを接続するとともに、前記化合物半導体素子のソースにシリコンカーバイドショットキーダイオードのアノードを接続したことを特徴とする。
また本発明は、上記半導体装置において、前記化合物半導体素子がシリコンカーバイド（ＳｉＣ)ＦＥＴ、あるいはガリウムナイトライド（ＧａＮ)ＦＥＴであることを特徴とする。
また本発明は、上記半導体装置において、前記化合物半導体素子のソースを共通に逆直列に接続されたことを特徴とする。
また本発明は、上記半導体装置において、入力信号により発光する発光素子と、その光を受けて発電するフォトダイオードアレイと、フォトダイオードアレイと並列に接続された充放電回路と、出力接点に相当する化合物半導体素子のゲート及びソースが前記フォトダイオードアレイの両端に接続されたことを特徴とする。
【発明の効果】
【００１３】
この構成によれば、並列にバイパス用半導体素子が外部接続されバイパス用半導体素子の通電開始電圧が化合物半導体素子のソースからドレイン方向の通電開始電圧よりも小さいため、化合物半導体素子のソースからドレインに電流が流れる前にバイパス用半導体素子がオンし、その結果、ボディダイオードであるｐｎ接合の通電による化合物半導体エピタキシャル層（あるいは基板）の結晶欠陥拡張を防ぐことができ、化合物半導体素子のオン抵抗増加を防止することができる。特に半導体リレーなどスイッチング回数の多いデバイスへの適用に際し、結晶欠陥の拡張を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体リレーを示す等価回路図
【図２】実施の形態１の半導体リレーで用いられる出力素子を示す等価回路図
【図３】（ａ）は実施の形態1のシリコンダイオードを外部接続した出力素子チップの接続例を示す説明図、（ｂ）は（ａ）の等価回路図
【図４】実施の形態１の半導体リレーを示す一部破断斜視図
【図５】実施の形態１の半導体リレーを示す断面概要図
【図６】実施の形態１の半導体リレーで用いられる出力素子の変形例を示す等価回路図
【図７】実施の形態２の半導体リレーで用いられる出力素子を示す等価回路図
【図８】実施の形態３の半導体リレーで用いられる出力素子を示す等価回路図
【図９】電圧と通電電流との関係を測定した結果を示す図
【図１０】ブレークダウン電圧とクロスオーバー電流ＩCROSSとの関係を測定した結果を示す図
【図１１】従来例の半導体リレーを示す等価回路図
【図１２】従来例の半導体リレーで用いられるシリコンカーバイドＭＯＳＦＥＴチップの断面説明図
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
（実施の形態１）
実施の形態１の半導体リレーは、化合物半導体装置であるＳｉＣＭＯＳＦＥＴで構成される出力素子の保護素子として、シリコンダイオードを外部接続した出力素子を用いたことを特徴とするものである。そして、本実施の形態の半導体リレーは、入力信号により発光する発光素子と、その光を受けて発電するフォトダイオードアレイと、前記フォトダイオードアレイと並列に接続された充放電回路と、出力接点に相当する化合物半導体素子のゲート及びソースが前記フォトダイオードアレイの両端に接続されている。
【００１６】
すなわち図１にこの半導体リレーの等価回路図、図２に出力素子の等価回路図、図３に出力素子の素子構成を示す。図３（ａ）は実施の形態１のシリコンダイオードを外部接続した出力素子チップの接続例を示す説明図、図３（ｂ）は図３（ａ）の等価回路図である。このように、出力素子３０（３０ａ、３０ｂ）を構成するＳｉＣＭＯＳＦＥＴ３１ａおよび３１ｂのドレインＤに、それぞれバイパス用のシリコンダイオード４０ａおよび４０ｂのカソードＫを接続するとともに、ＳｉＣＭＯＳＦＥＴのソースＳにシリコン（Ｓｉ）ダイオードのアノードＡを接続したものを逆直列となるように接続している。なおここでＳｉＣＭＯＳＦＥＴ３１ａおよび３１ｂにはそれぞれバイパス用のシリコンダイオード４０ａおよび４０ｂを配線Ｌによって並列接続するように形成されている。ここではＳｉＣＭＯＳＦＥＴ３１ａおよびシリコンダイオード４０ａの１ユニットのみを図示したが、同様のユニットが図１に示したように２つ配設されている。なおここでＳｉＣＭＯＳＦＥＴ３１ａおよび３１ｂにはそれぞれＳｉＣボディダイオード３２ａ、３２ｂが並列接続するように内蔵されている。
【００１７】
本実施の形態の半導体リレーは、図１に示すように、発光素子１０と光電変換装置２０と、出力素子３０（３０ａ、３０ｂ）とで構成されている。発光素子１０は第１の入力端子Ｔ１と第２の入力端子Ｔ２を有するＬＥＤで構成される。そして光電変換装置２０は、発光素子１０の発光に応じて起電力を発生し電圧を出力するフォトダイオードアレイ２１と、フォトダイオードアレイ２１の出力電圧を充放電する充放電回路２２とから構成される。そして、出力素子３０はフォトダイオードアレイ２１の出力電圧をゲートに印加することによってオン／オフされる。ここで出力素子３０はドレインとソースの間がオン、オフされる２つの出力素子としてのＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂで構成され、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂにそれぞれＳｉダイオード４０ａ、４０ｂからなる保護素子が並列接続されている。ここでＳｉＣボディダイオード３２a、３２ｂは内蔵ダイオードであり、図３（ａ）に示すようにｐ型のウェル領域３とエピタキシャル成長層２との間に形成されるｐｎ接合ダイオードである。
【００１８】
この出力素子３０（３０ａ、３０ｂ）は、図３（ａ）で左側に示すように、それぞれ所望の濃度のｎ型ＳｉＣ基板１の表面にエピタキシャル成長によって形成されたｎ型エピタキシャル成長層２と、このｎ型エピタキシャル成長層２内に形成されたｐ型のウェル領域３を形成してなるものである。またこのｐ型のウェル領域３内には第１導電型の不純物領域としてｎ型領域であるソース領域４が形成されている。そしてこの上層にゲート絶縁膜６を介してゲート電極７が形成されている。このゲート電極７は隣接するｐ型のウェル領域３間にまたがるように形成されており、ｐ型のウェル領域３の表面におけるチャネルの形成を制御している。さらにこの上層に絶縁膜８としての酸化シリコン膜を介してソース電極５が形成されている。この絶縁膜８は、ゲート電極７を覆うだけでなく、ソース領域４とのコンタクト領域を除く基板表面全体を被覆している。またｎ型ＳｉＣ基板１の裏面側すなわち第２の面側にはドレイン電極９が形成されている。Ｐは基板表面を覆うポリイミド膜等からなる保護膜である。
【００１９】
２つのＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂは、それぞれのゲートＧがフォトダイオードアレイ２１のアノード端子に接続され、それぞれのソースが互いに逆直列に接続された上でフォトダイオードアレイ２１のカソード端子に接続される。また、ＳｉＣＭＯＳＦＥＴ３１ａのドレインは第１の出力端子Ｔ３に接続され、ＳｉＣＭＯＳＦＥＴ３１ｂのドレインが第２の出力端子Ｔ４に接続されている。
【００２０】
また図４、５に一部破断斜視図および断面概要図の一例を示す。この半導体リレーは、リードフレーム１５上に、入力信号によって点灯・消灯する発光素子（ＬＥＤ）１０と、この発光素子１０からの光信号を受け、光電変換によって起電力を発生するフォトダイオードアレイ２１と、このフォトダイオードアレイ２１の発生する電力にもとづいて充放電する充放電回路２２を含む光電変換装置２０と、この光電変換装置２０から出力電圧の供給を受ける、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂ(およびＳｉＣボディダイオード３２ａ、３２ｂ)からなる出力素子３０とが実装されており、ＳｉＣＭＯＳＦＥＴのゲート電圧が設定電圧値に到達するとＳｉＣＭＯＳＦＥＴが導通状態になり、負荷をＯＮさせるように構成されている。ここでＴ１、Ｔ２は入力端子、Ｔ３、Ｔ４は出力端子、１００は樹脂パッケージである。図５に示すように発光素子１０からの光がフォトダイオードアレイ２１に到達するように、発光素子１０と光電変換装置２０とは相対向して実装される。
【００２１】
次に、このように構成された実施の形態１に係る半導体リレーの動作について説明する。
発光素子１０は、第１及び第２の入力端子Ｔ１、Ｔ２から入力信号が入力されることによって発光し、光信号を生成する。フォトダイオードアレイ２１は、発光素子１０の光信号を受光してその両端で起電力を発生し、電圧を出力する。
【００２２】
充放電回路２２は、フォトダイオードアレイ２１の出力電圧を充放電し、出力素子３０（３０ａ、３０ｂ）を構成するＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのゲートに電圧を印加する。そして、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのゲートに印加されるフォトダイオードアレイ２１の出力電圧がしきい値電圧Ｖｔｈよりも大きくなると、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのドレイン・ソース間がオンになり、第１及び第２の出力端子Ｔ３、Ｔ４の間が導通して、リレーが閉じられる。
【００２３】
一方、第１及び第２の入力端子Ｔ１、Ｔ２において入力信号がオフになると、光電変換装置２０からの出力電圧がなくなり、出力素子３０ａ、３０ｂを構成するＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのドレイン・ソース間がオフとなって、第１及び第２の出力端子Ｔ３、Ｔ４の間が遮断し、リレーが開放される。
【００２４】
実施の形態１の半導体リレーに用いられる、出力素子３０を構成する半導体素子がＳｉＣＭＯＳＦＥＴを逆直列接続してなり、各ＳｉＣＭＯＳＦＥＴにシリコンダイオード４０ａ、４０ｂのチップがリードフレーム１５を介して外部接続されているため、パッケージ１００内部でＳｉＣＭＯＳＦＥＴ内の寄生素子（ボディダイオード）の動作を抑制しつつ、バイパス素子が接続される。ＳｉＣボディダイオード３２であるＳｉＣｐｎダイオードの順方向降下電圧Ｖｆ（約３Ｖ）はシリコンダイオードのＶｆ（約０．６Ｖ）より大きいため、ソース側（＋）からドレイン側（−）に電圧印加を行うと、シリコンダイオードがなければＳｉＣｐｎダイオード(ＳｉＣボディダイオード３２ａ、３２ｂ)に流れていた電流はシリコンダイオード４０ａ、４０ｂにバイパスされることになる。その結果、 ＳｉＣボディｐｎダイオード通電によるＳｉＣウエハ表面のエピタキシャル成長層（あるいは基板）の結晶欠陥拡張を防ぐことができ、ＳｉＣＭＯＳＦＥＴのオン抵抗増加を防止することができる。このような繰り返し使用に際しても、リレー出力接点の信頼性を維持することが可能となる。
【００２５】
またＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂがＧａＮＦＥＴである場合においても、ＧａＮＦＥＴ３１ａへの印加電圧が瞬間的にその耐圧以上となったとき、ＧａＮＦＥＴ３１ｂにも電圧が印加されてしまう。ここでシリコンダイオード４０ｂが接続されていなければ、ＧａＮＦＥＴ３１ｂのソース−ドレイン間に電圧が印加される。ここで、ソース−ゲート間は距離が近いため、短絡しやすいという問題が生じることもあった。しかし本実施の形態の出力素子３０によれば、シリコンダイオードをＧａＮＦＥＴの保護素子として並列接続しているため、シリコンダイオードに電流が流れ、ソース−ゲート間の短絡をも防ぐことが可能となる。
【００２６】
上述したように、このＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂには保護素子４０ａ、４０ｂが接続されているため、繰り返しボディダイオード通電による結晶欠陥の拡張を抑制し、出力素子として、信頼性向上が可能となるという効果に加え、この半導体リレーは以下のような特徴がある。
１）保護素子として外部接続のシリコンダイオードを用いるため、簡単な構成で信頼性の高い半導体装置製造が容易で光結合を用いているため、入出力間が電気的に完全に分離できる。
２）負荷側のスイッチとして電力用のＳｉＣＭＯＳＦＥＴを用いているので、チャタリングや機械的ノイズが発生しない。ＯＮ状態で直線性が高いため、アナログ信号の制御が可能である。
３）出力回路がＦＥＴを逆直列で構成されているため、交流・直流の両用に適用可能である。
【００２７】
なお前記実施の形態では出力素子として、２個のＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂを逆接続したものを用いたが、図６に示すように１個のＳｉＣＭＯＳＦＥＴ３１からなる出力素子３０を用い、これに１個のＳｉダイオード４０を並列接続したものを用いてもよい。
【００２８】
（実施の形態２）
本実施の形態２の半導体装置として、図７に示すように、保護素子５０を構成するバイパス用の半導体素子がＳｉＭＯＳＦＥＴ５１で構成されており、出力素子３０のＳｉＣＭＯＳＦＥＴ３１のドレインにＳｉＭＯＳＦＥＴ５１のドレインを接続するとともに、ＳｉＣＭＯＳＦＥＴ３１のソースにＳｉＭＯＳＦＥＴ５１のソースを接続したことを特徴とする。
【００２９】
この構成によっても、ソース→ドレイン方向に並列に接続されることになるＳｉＣｐｎ（ボディ）ダイオード３２とＳｉＭＯＳＦＥＴ５１のボディダイオード５２とを比較すると、ＳｉＣｐｎ（ボディ）ダイオード３２の順方向降下電圧Ｖｆ（約３Ｖ）＞ＳｉＭＯＳＦＥＴ５１のボディダイオード５２のＶｆ（約０．６Ｖ）である。
【００３０】
従って、ソース側（＋）→ドレイン側（−）と電圧印加の際、シリコンダイオード５２がなければＳｉＣｐｎ(ボディ)ダイオード３２に流れていた電流は、ＳｉＭＯＳＦＥＴ５１のボディダイオード５２にバイパスされることになる。
【００３１】
その結果、ＳｉＣｐｎ(ボディ)ダイオード通電によるＳｉＣエピタキシャル成長層および基板の結晶欠陥拡張を防ぐことができ、ＳｉＣＭＯＳＦＥＴのオン抵抗増加を防止できる。
【００３２】
（実施の形態３）
本実施の形態３の半導体装置として、図８に示すように、保護素子を構成するバイパス用の半導体素子がシリコンカーバイド（ＳｉＣ）ショットキーダイオード６０であり、ＳｉＣＭＯＳＦＥＴ３１のドレインにＳｉＣショットキーダイオード６０のカソードを接続するとともに、ＳｉＣＭＯＳＦＥＴ３１のソースにＳｉＣショットキーダイオード６０のアノードを接続したことを特徴とする。
【００３３】
ソース→ドレイン方向に並列に接続されることになるＳｉＣｐｎ（ボディ）ダイオード３２とＳｉＣショットキーダイオード６０において、電圧と通電電流との関係を測定した結果を図９に示す。通電電流がＩCROSS以下の時、図９に示すようにＳｉＣｐｎ（ボディ）ダイオード３２(曲線ａ)の順方向降下電圧Ｖｆ＞ＳｉＣショットキーダイオード６０(曲線ｂ)のＶｆとなる。またブレークダウン電圧とクロスオーバー電流ＩCROSSとの関係を測定した結果を図１０に示す。図１０に示すように同じ印加電圧においてＳｉＣｐｎダイオードの通電電流の方が大きくなる領域Ｒ１とＳｉＣショットキーダイオードの通電電流の方が大きくなる領域Ｒ２とがあることがわかる。
【００３４】
従って、通電電流がＩCROSS以下であれば、ソース側（＋）→ドレイン側（−）と電圧印加の際、ＳｉＣショットキダイオード６０がなければＳｉＣｐｎ（ボディ）ダイオード３２に流れていた電流はＳｉＣショットキーダイオード６０にバイパスされることになる。
【００３５】
その結果、 ＳｉＣｐｎダイオード通電によるＳｉＣエピタキシャル層（あるいは基板）の結晶欠陥拡張を防ぐことができ、ＳｉＣＦＥＴのオン抵抗増加を防止できる。
また、前記実施の形態１および２のＳｉダイオード、ＳｉＭＯＳＦＥＴに比べ、ＳｉＣは高温に強い特性も生かすことができる。
【００３６】
なお、実施の形態１乃至３ではＳｉＣＭＯＳＦＥＴである場合について説明したが、ガリウムナイトライド（ＧａＮ）系ＦＥＴなど、他の化合物半導体で構成したＦＥＴにも適用可能である。
これによりＧａＮＦＥＴのゲート破壊も防止できる。一般的にゲート−ドレイン間についての耐圧対策は施されているが、ゲート−ソース間は耐圧が低いため、ソース−ドレイン間への電圧印加には弱いという課題があったのに対し、本実施の形態によればゲート破壊防止を図ることができる。
【００３７】
また、化合物半導体素子のソースを共通に逆直列に接続することで、瞬間的に一方のＧａＮ系ＭＯＳＦＥＴに耐圧を越えた電圧が印加されたとき、他方のＧａＮ系ＭＯＳＦＥＴにも電圧が印加され、保護素子であるダイオードがなければソース・ゲート間の耐圧を越えてしまうことがあったが、本発明のようにバイパス用の保護素子を外部接続することで破壊を防止することができる。
また、本発明は、ＳｉＣＭＯＳＦＥＴあるいはＧａＮＭＯＳＦＥＴなどのＦＥＴに限定されることなく、化合物半導体を用いたショットキーゲートＦＥＴなど、化合物半導体を用いたＦＥＴに適用可能である。
【符号の説明】
【００３８】
１ 基板
２ エピタキシャル成長層
３、３ｓ ｐ型のウェル領域
４ ソース領域
５ ソース電極
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ ドレイン電極
Ｔ１、Ｔ２ 入力端子
Ｔ３、Ｔ４ 出力端子
１０ 発光素子
１５ リードフレーム
２０ 光電変換装置
２１ フォトダイオードアレイ
２２ 充放電回路
３０、３０ａ、３０ｂ 出力素子
３１、３１ａ、３１ｂ ＳｉＣＭＯＳＦＥＴ
３２、３２ａ、３２ｂ ＳｉＣボディダイオード(内蔵)
４０、４０ａ、４０ｂ Ｓｉダイオード(保護素子)
５０ 保護素子
５１ ＳｉＭＯＳＦＥＴ
５２ ボディダイオード(内蔵)
６０ シリコンカーバイド（ＳｉＣ）ショットキーダイオード
１００ パッケージ
【技術分野】
【０００１】
本発明は、半導体装置およびこれを用いた半導体リレーに係り、特にＳｉＣなどの化合物半導体を用いた半導体装置およびこれを用いた半導体リレーに関するものである。
【背景技術】
【０００２】
入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する受光素子を備え、この起電力によって出力用ＭＯＳＦＥＴをオン／オフする光結合型の半導体リレーが知られている（例えば、特許文献１参照）。
半導体リレーは、オン抵抗が小さく、微小アナログ信号を制御することができ、小型であることから、種々の用途に用いられている。
【０００３】
図１１は、従来の半導体リレーの構成を示す図である。図１１における半導体リレーは、入力端子Ｔ１、Ｔ２からの入力信号に応答して光信号を生成するＬＥＤ等の発光素子１１０と、光信号を受光して起電力を発生するフォトダイオードアレイ１２１と、発生した起電力を充放電する充放電回路１２２とからなる光電変換部１２０と、充放電回路１２２からの電圧に対応して導通・遮断する２つの出力用のＭＯＳＦＥＴ１３１ａ、１３１ｂからなる出力素子１３０（１３０ａ、１３０ｂ）とで構成されている。
【０００４】
出力用のＭＯＳＦＥＴ１３０ａ、１３０ｂとしては、高耐圧でかつオン抵抗が小さいことから炭化珪素（ＳｉＣ）を材料としたＳｉＣ−ＭＯＳＦＥＴが注目されている。
【０００５】
この出力用のＭＯＳＦＥＴ１３０ａ、１３０ｂは、図１２に示す構造となっている。すなわち、ｎ型のＳｉＣ基板１上に形成されたｎ型エピタキシャル成長層２内にｐ型のウェル領域３を形成し、このｐ型のウェル領域３内にｎ型拡散層からなるソース領域４を形成したものである。そしてｐ型のウェル領域３表面に酸化シリコン層からなるゲート絶縁膜６を介してゲート電極７が形成され、ｐ型のウェル領域３の表面領域はチャネル領域を構成している。５はソース電極、９はドレイン電極である。なおここでｐ型のウェル領域３とエピタキシャル成長層２との間にはボディダイオード１３２ａ、１３２ｂが形成されている。Ｒｃｈはチャネル抵抗、Ｒｅｐｉはエピタキシャル成長層の抵抗、Ｒｓｕｂは基板抵抗である。
【０００６】
ここでドレイン側(＋)からソース側(―)に電圧印加の際、ゲート電極７への電圧印加の有無により、チャネルを通じてＭＯＳＦＥＴがターンオン乃至ターンオフする。しかし、ソース側(−)からドレイン側(＋)に電圧印加の際ボディダイオード１３２ａ（１３２ｂ）のｐｎ接合に順方向電圧が印加されることになり、ゲート電極７への所定の電圧印加の有無にかかわらず、ボディダイオード順方向に電流が流れることとなる。ＳｉＣのような化合物半導体の場合、ｐｎ接合ダイオードの順方向に流れる電流により結晶欠陥が拡張するという問題がある。オン抵抗Ｒｏｎは、エピタキシャル成長層の抵抗Ｒｅｐｉに加え基板抵抗Ｒｓｕｂを含むため、ＳｉＣ基板の場合、順方向に電流が流れると、結晶欠陥が拡張し、ＳｉＣＭＯＳＦＥＴのオン抵抗の増加を招くことになる。このため対策が必要であった。
【０００７】
ところで、直流を交流に変換するインバータや、交流を直流に変換するコンバータ等の電力変換装置においては、スイッチング素子が使用されている。このようなスイッチング素子として使用されるＦＥＴとして、ＳｉＣやＧａＮなどの化合物半導体で構成したものが提案されている。これらの化合物半導体は、バンドギャップエネルギーが大きく、しかも耐熱温度が高く高温動作に優れている。従って、これらの化合物半導体材料を使用した電界効果トランジスタは、素子の冷却に対するコストを低減することができ、また高耐圧化が可能となることから、電力変換装置などの電力用の半導体素子として使用されるようになってきている（特許文献２）。この特許文献２では、スイッチング素子としてのパワーＦＥＴの保護素子としてＧａＮ系ショットキーダイオードなどの保護素子を同一基板上に集積化して用いている。
【０００８】
また、窒化物系化合物半導体層を基板上に形成した電界効果トランジスタと、その保護素子としてのダイオードとを集積化して並列接続したものも提案されている（特許文献３）。窒化物系化合物半導体層の成膜時に形成された貫通転位に起因するリークを抑制し電力損失を低減するものである(段落００４４)。この例では、電界効果トランジスタにダイオードを形成することで、基板に対して垂直な方向に形成される貫通転位を避けて電流が流れるようにしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−２０４５３３号公報
【特許文献２】特開２００３−２２９５６６号公報
【特許文献３】特開２００７−２６６４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、特許文献１のような半導体リレーの出力用スイッチング素子すなわち出力素子としてＳｉＣＭＯＳＦＥＴを用いた場合、結晶欠陥の拡張により、更なるオン抵抗の増大をまねくことがあった。
また、特許文献２，３については、窒化物系化合物半導体装置において窒化物系化合物半導体素子に保護素子を並列接続する例が示されているが、多数回にわたるＯＮ／ＯＦＦの繰り返しに起因する経時的変化については言及がない。またこれらはいずれも集積化されており、依然として窒化物系化合物半導体装置にも電流が流れることになる。このような窒化物系化合物半導体装置の場合、基板に対して垂直な方向に形成される貫通転位を避けて電流が流れるようにしているが、実際には高抵抗のエピタキシャル成長層を電流が流れることになり、消費電力は依然として大きく、十分な消費電力の低減は困難であるという問題がある。
【００１１】
また、保護素子を集積化しようとする場合、実際には、困難であり、特許文献２，３のように、基板の深い位置までコンタクト領域を形成しなければならなかったり、寄生素子の増大を招くことになる。さらにまた、実際には保護素子内の電界や通電時の電流による発熱の影響を受けることにもなる。
このような結晶欠陥の拡張は、程度の差はあるが、ＳｉＣＭＯＳＦＥＴだけでなく、ＧａＮ系のＦＥＴなど化合物半導体を用いて形成したＦＥＴには同様に生じる場合がある。
本発明は、前記実情に鑑みてなされたもので、オン抵抗の増大を抑制し、信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
そこで本発明の半導体装置は、ユニポーラ型の化合物半導体素子と、この化合物半導体素子に並列的に外部接続されたバイパス用半導体素子とを具備した半導体装置であって、バイパス用半導体素子の通電開始電圧が化合物半導体素子のソースからドレイン方向の通電開始電圧よりも小さいことを特徴とする。
また本発明は、上記半導体装置において、バイパス用の半導体素子がシリコンダイオードであり、化合物半導体素子のドレインにこのシリコンダイオードのカソードを接続するとともに、化合物半導体素子のソースにシリコンダイオードのアノードを接続したことを特徴とする。
また本発明は、上記半導体装置において、バイパス用の半導体素子がシリコンＭＯＳＦＥＴであり、化合物半導体素子のドレインにシリコンＭＯＳＦＥＴのドレインを接続するとともに、化合物半導体素子のソースにシリコンＭＯＳＦＥＴのソースを接続したことを特徴とする。
また本発明は、上記半導体装置において、前記バイパス用の半導体素子がシリコンカーバイドショットキーダイオードであり、前記化合物半導体素子のドレインにシリコンカーバイドショットキーダイオードのカソードを接続するとともに、前記化合物半導体素子のソースにシリコンカーバイドショットキーダイオードのアノードを接続したことを特徴とする。
また本発明は、上記半導体装置において、前記化合物半導体素子がシリコンカーバイド（ＳｉＣ)ＦＥＴ、あるいはガリウムナイトライド（ＧａＮ)ＦＥＴであることを特徴とする。
また本発明は、上記半導体装置において、前記化合物半導体素子のソースを共通に逆直列に接続されたことを特徴とする。
また本発明は、上記半導体装置において、入力信号により発光する発光素子と、その光を受けて発電するフォトダイオードアレイと、フォトダイオードアレイと並列に接続された充放電回路と、出力接点に相当する化合物半導体素子のゲート及びソースが前記フォトダイオードアレイの両端に接続されたことを特徴とする。
【発明の効果】
【００１３】
この構成によれば、並列にバイパス用半導体素子が外部接続されバイパス用半導体素子の通電開始電圧が化合物半導体素子のソースからドレイン方向の通電開始電圧よりも小さいため、化合物半導体素子のソースからドレインに電流が流れる前にバイパス用半導体素子がオンし、その結果、ボディダイオードであるｐｎ接合の通電による化合物半導体エピタキシャル層（あるいは基板）の結晶欠陥拡張を防ぐことができ、化合物半導体素子のオン抵抗増加を防止することができる。特に半導体リレーなどスイッチング回数の多いデバイスへの適用に際し、結晶欠陥の拡張を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体リレーを示す等価回路図
【図２】実施の形態１の半導体リレーで用いられる出力素子を示す等価回路図
【図３】（ａ）は実施の形態1のシリコンダイオードを外部接続した出力素子チップの接続例を示す説明図、（ｂ）は（ａ）の等価回路図
【図４】実施の形態１の半導体リレーを示す一部破断斜視図
【図５】実施の形態１の半導体リレーを示す断面概要図
【図６】実施の形態１の半導体リレーで用いられる出力素子の変形例を示す等価回路図
【図７】実施の形態２の半導体リレーで用いられる出力素子を示す等価回路図
【図８】実施の形態３の半導体リレーで用いられる出力素子を示す等価回路図
【図９】電圧と通電電流との関係を測定した結果を示す図
【図１０】ブレークダウン電圧とクロスオーバー電流ＩCROSSとの関係を測定した結果を示す図
【図１１】従来例の半導体リレーを示す等価回路図
【図１２】従来例の半導体リレーで用いられるシリコンカーバイドＭＯＳＦＥＴチップの断面説明図
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
（実施の形態１）
実施の形態１の半導体リレーは、化合物半導体装置であるＳｉＣＭＯＳＦＥＴで構成される出力素子の保護素子として、シリコンダイオードを外部接続した出力素子を用いたことを特徴とするものである。そして、本実施の形態の半導体リレーは、入力信号により発光する発光素子と、その光を受けて発電するフォトダイオードアレイと、前記フォトダイオードアレイと並列に接続された充放電回路と、出力接点に相当する化合物半導体素子のゲート及びソースが前記フォトダイオードアレイの両端に接続されている。
【００１６】
すなわち図１にこの半導体リレーの等価回路図、図２に出力素子の等価回路図、図３に出力素子の素子構成を示す。図３（ａ）は実施の形態１のシリコンダイオードを外部接続した出力素子チップの接続例を示す説明図、図３（ｂ）は図３（ａ）の等価回路図である。このように、出力素子３０（３０ａ、３０ｂ）を構成するＳｉＣＭＯＳＦＥＴ３１ａおよび３１ｂのドレインＤに、それぞれバイパス用のシリコンダイオード４０ａおよび４０ｂのカソードＫを接続するとともに、ＳｉＣＭＯＳＦＥＴのソースＳにシリコン（Ｓｉ）ダイオードのアノードＡを接続したものを逆直列となるように接続している。なおここでＳｉＣＭＯＳＦＥＴ３１ａおよび３１ｂにはそれぞれバイパス用のシリコンダイオード４０ａおよび４０ｂを配線Ｌによって並列接続するように形成されている。ここではＳｉＣＭＯＳＦＥＴ３１ａおよびシリコンダイオード４０ａの１ユニットのみを図示したが、同様のユニットが図１に示したように２つ配設されている。なおここでＳｉＣＭＯＳＦＥＴ３１ａおよび３１ｂにはそれぞれＳｉＣボディダイオード３２ａ、３２ｂが並列接続するように内蔵されている。
【００１７】
本実施の形態の半導体リレーは、図１に示すように、発光素子１０と光電変換装置２０と、出力素子３０（３０ａ、３０ｂ）とで構成されている。発光素子１０は第１の入力端子Ｔ１と第２の入力端子Ｔ２を有するＬＥＤで構成される。そして光電変換装置２０は、発光素子１０の発光に応じて起電力を発生し電圧を出力するフォトダイオードアレイ２１と、フォトダイオードアレイ２１の出力電圧を充放電する充放電回路２２とから構成される。そして、出力素子３０はフォトダイオードアレイ２１の出力電圧をゲートに印加することによってオン／オフされる。ここで出力素子３０はドレインとソースの間がオン、オフされる２つの出力素子としてのＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂで構成され、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂにそれぞれＳｉダイオード４０ａ、４０ｂからなる保護素子が並列接続されている。ここでＳｉＣボディダイオード３２a、３２ｂは内蔵ダイオードであり、図３（ａ）に示すようにｐ型のウェル領域３とエピタキシャル成長層２との間に形成されるｐｎ接合ダイオードである。
【００１８】
この出力素子３０（３０ａ、３０ｂ）は、図３（ａ）で左側に示すように、それぞれ所望の濃度のｎ型ＳｉＣ基板１の表面にエピタキシャル成長によって形成されたｎ型エピタキシャル成長層２と、このｎ型エピタキシャル成長層２内に形成されたｐ型のウェル領域３を形成してなるものである。またこのｐ型のウェル領域３内には第１導電型の不純物領域としてｎ型領域であるソース領域４が形成されている。そしてこの上層にゲート絶縁膜６を介してゲート電極７が形成されている。このゲート電極７は隣接するｐ型のウェル領域３間にまたがるように形成されており、ｐ型のウェル領域３の表面におけるチャネルの形成を制御している。さらにこの上層に絶縁膜８としての酸化シリコン膜を介してソース電極５が形成されている。この絶縁膜８は、ゲート電極７を覆うだけでなく、ソース領域４とのコンタクト領域を除く基板表面全体を被覆している。またｎ型ＳｉＣ基板１の裏面側すなわち第２の面側にはドレイン電極９が形成されている。Ｐは基板表面を覆うポリイミド膜等からなる保護膜である。
【００１９】
２つのＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂは、それぞれのゲートＧがフォトダイオードアレイ２１のアノード端子に接続され、それぞれのソースが互いに逆直列に接続された上でフォトダイオードアレイ２１のカソード端子に接続される。また、ＳｉＣＭＯＳＦＥＴ３１ａのドレインは第１の出力端子Ｔ３に接続され、ＳｉＣＭＯＳＦＥＴ３１ｂのドレインが第２の出力端子Ｔ４に接続されている。
【００２０】
また図４、５に一部破断斜視図および断面概要図の一例を示す。この半導体リレーは、リードフレーム１５上に、入力信号によって点灯・消灯する発光素子（ＬＥＤ）１０と、この発光素子１０からの光信号を受け、光電変換によって起電力を発生するフォトダイオードアレイ２１と、このフォトダイオードアレイ２１の発生する電力にもとづいて充放電する充放電回路２２を含む光電変換装置２０と、この光電変換装置２０から出力電圧の供給を受ける、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂ(およびＳｉＣボディダイオード３２ａ、３２ｂ)からなる出力素子３０とが実装されており、ＳｉＣＭＯＳＦＥＴのゲート電圧が設定電圧値に到達するとＳｉＣＭＯＳＦＥＴが導通状態になり、負荷をＯＮさせるように構成されている。ここでＴ１、Ｔ２は入力端子、Ｔ３、Ｔ４は出力端子、１００は樹脂パッケージである。図５に示すように発光素子１０からの光がフォトダイオードアレイ２１に到達するように、発光素子１０と光電変換装置２０とは相対向して実装される。
【００２１】
次に、このように構成された実施の形態１に係る半導体リレーの動作について説明する。
発光素子１０は、第１及び第２の入力端子Ｔ１、Ｔ２から入力信号が入力されることによって発光し、光信号を生成する。フォトダイオードアレイ２１は、発光素子１０の光信号を受光してその両端で起電力を発生し、電圧を出力する。
【００２２】
充放電回路２２は、フォトダイオードアレイ２１の出力電圧を充放電し、出力素子３０（３０ａ、３０ｂ）を構成するＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのゲートに電圧を印加する。そして、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのゲートに印加されるフォトダイオードアレイ２１の出力電圧がしきい値電圧Ｖｔｈよりも大きくなると、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのドレイン・ソース間がオンになり、第１及び第２の出力端子Ｔ３、Ｔ４の間が導通して、リレーが閉じられる。
【００２３】
一方、第１及び第２の入力端子Ｔ１、Ｔ２において入力信号がオフになると、光電変換装置２０からの出力電圧がなくなり、出力素子３０ａ、３０ｂを構成するＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのドレイン・ソース間がオフとなって、第１及び第２の出力端子Ｔ３、Ｔ４の間が遮断し、リレーが開放される。
【００２４】
実施の形態１の半導体リレーに用いられる、出力素子３０を構成する半導体素子がＳｉＣＭＯＳＦＥＴを逆直列接続してなり、各ＳｉＣＭＯＳＦＥＴにシリコンダイオード４０ａ、４０ｂのチップがリードフレーム１５を介して外部接続されているため、パッケージ１００内部でＳｉＣＭＯＳＦＥＴ内の寄生素子（ボディダイオード）の動作を抑制しつつ、バイパス素子が接続される。ＳｉＣボディダイオード３２であるＳｉＣｐｎダイオードの順方向降下電圧Ｖｆ（約３Ｖ）はシリコンダイオードのＶｆ（約０．６Ｖ）より大きいため、ソース側（＋）からドレイン側（−）に電圧印加を行うと、シリコンダイオードがなければＳｉＣｐｎダイオード(ＳｉＣボディダイオード３２ａ、３２ｂ)に流れていた電流はシリコンダイオード４０ａ、４０ｂにバイパスされることになる。その結果、 ＳｉＣボディｐｎダイオード通電によるＳｉＣウエハ表面のエピタキシャル成長層（あるいは基板）の結晶欠陥拡張を防ぐことができ、ＳｉＣＭＯＳＦＥＴのオン抵抗増加を防止することができる。このような繰り返し使用に際しても、リレー出力接点の信頼性を維持することが可能となる。
【００２５】
またＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂがＧａＮＦＥＴである場合においても、ＧａＮＦＥＴ３１ａへの印加電圧が瞬間的にその耐圧以上となったとき、ＧａＮＦＥＴ３１ｂにも電圧が印加されてしまう。ここでシリコンダイオード４０ｂが接続されていなければ、ＧａＮＦＥＴ３１ｂのソース−ドレイン間に電圧が印加される。ここで、ソース−ゲート間は距離が近いため、短絡しやすいという問題が生じることもあった。しかし本実施の形態の出力素子３０によれば、シリコンダイオードをＧａＮＦＥＴの保護素子として並列接続しているため、シリコンダイオードに電流が流れ、ソース−ゲート間の短絡をも防ぐことが可能となる。
【００２６】
上述したように、このＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂには保護素子４０ａ、４０ｂが接続されているため、繰り返しボディダイオード通電による結晶欠陥の拡張を抑制し、出力素子として、信頼性向上が可能となるという効果に加え、この半導体リレーは以下のような特徴がある。
１）保護素子として外部接続のシリコンダイオードを用いるため、簡単な構成で信頼性の高い半導体装置製造が容易で光結合を用いているため、入出力間が電気的に完全に分離できる。
２）負荷側のスイッチとして電力用のＳｉＣＭＯＳＦＥＴを用いているので、チャタリングや機械的ノイズが発生しない。ＯＮ状態で直線性が高いため、アナログ信号の制御が可能である。
３）出力回路がＦＥＴを逆直列で構成されているため、交流・直流の両用に適用可能である。
【００２７】
なお前記実施の形態では出力素子として、２個のＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂを逆接続したものを用いたが、図６に示すように１個のＳｉＣＭＯＳＦＥＴ３１からなる出力素子３０を用い、これに１個のＳｉダイオード４０を並列接続したものを用いてもよい。
【００２８】
（実施の形態２）
本実施の形態２の半導体装置として、図７に示すように、保護素子５０を構成するバイパス用の半導体素子がＳｉＭＯＳＦＥＴ５１で構成されており、出力素子３０のＳｉＣＭＯＳＦＥＴ３１のドレインにＳｉＭＯＳＦＥＴ５１のドレインを接続するとともに、ＳｉＣＭＯＳＦＥＴ３１のソースにＳｉＭＯＳＦＥＴ５１のソースを接続したことを特徴とする。
【００２９】
この構成によっても、ソース→ドレイン方向に並列に接続されることになるＳｉＣｐｎ（ボディ）ダイオード３２とＳｉＭＯＳＦＥＴ５１のボディダイオード５２とを比較すると、ＳｉＣｐｎ（ボディ）ダイオード３２の順方向降下電圧Ｖｆ（約３Ｖ）＞ＳｉＭＯＳＦＥＴ５１のボディダイオード５２のＶｆ（約０．６Ｖ）である。
【００３０】
従って、ソース側（＋）→ドレイン側（−）と電圧印加の際、シリコンダイオード５２がなければＳｉＣｐｎ(ボディ)ダイオード３２に流れていた電流は、ＳｉＭＯＳＦＥＴ５１のボディダイオード５２にバイパスされることになる。
【００３１】
その結果、ＳｉＣｐｎ(ボディ)ダイオード通電によるＳｉＣエピタキシャル成長層および基板の結晶欠陥拡張を防ぐことができ、ＳｉＣＭＯＳＦＥＴのオン抵抗増加を防止できる。
【００３２】
（実施の形態３）
本実施の形態３の半導体装置として、図８に示すように、保護素子を構成するバイパス用の半導体素子がシリコンカーバイド（ＳｉＣ）ショットキーダイオード６０であり、ＳｉＣＭＯＳＦＥＴ３１のドレインにＳｉＣショットキーダイオード６０のカソードを接続するとともに、ＳｉＣＭＯＳＦＥＴ３１のソースにＳｉＣショットキーダイオード６０のアノードを接続したことを特徴とする。
【００３３】
ソース→ドレイン方向に並列に接続されることになるＳｉＣｐｎ（ボディ）ダイオード３２とＳｉＣショットキーダイオード６０において、電圧と通電電流との関係を測定した結果を図９に示す。通電電流がＩCROSS以下の時、図９に示すようにＳｉＣｐｎ（ボディ）ダイオード３２(曲線ａ)の順方向降下電圧Ｖｆ＞ＳｉＣショットキーダイオード６０(曲線ｂ)のＶｆとなる。またブレークダウン電圧とクロスオーバー電流ＩCROSSとの関係を測定した結果を図１０に示す。図１０に示すように同じ印加電圧においてＳｉＣｐｎダイオードの通電電流の方が大きくなる領域Ｒ１とＳｉＣショットキーダイオードの通電電流の方が大きくなる領域Ｒ２とがあることがわかる。
【００３４】
従って、通電電流がＩCROSS以下であれば、ソース側（＋）→ドレイン側（−）と電圧印加の際、ＳｉＣショットキダイオード６０がなければＳｉＣｐｎ（ボディ）ダイオード３２に流れていた電流はＳｉＣショットキーダイオード６０にバイパスされることになる。
【００３５】
その結果、 ＳｉＣｐｎダイオード通電によるＳｉＣエピタキシャル層（あるいは基板）の結晶欠陥拡張を防ぐことができ、ＳｉＣＦＥＴのオン抵抗増加を防止できる。
また、前記実施の形態１および２のＳｉダイオード、ＳｉＭＯＳＦＥＴに比べ、ＳｉＣは高温に強い特性も生かすことができる。
【００３６】
なお、実施の形態１乃至３ではＳｉＣＭＯＳＦＥＴである場合について説明したが、ガリウムナイトライド（ＧａＮ）系ＦＥＴなど、他の化合物半導体で構成したＦＥＴにも適用可能である。
これによりＧａＮＦＥＴのゲート破壊も防止できる。一般的にゲート−ドレイン間についての耐圧対策は施されているが、ゲート−ソース間は耐圧が低いため、ソース−ドレイン間への電圧印加には弱いという課題があったのに対し、本実施の形態によればゲート破壊防止を図ることができる。
【００３７】
また、化合物半導体素子のソースを共通に逆直列に接続することで、瞬間的に一方のＧａＮ系ＭＯＳＦＥＴに耐圧を越えた電圧が印加されたとき、他方のＧａＮ系ＭＯＳＦＥＴにも電圧が印加され、保護素子であるダイオードがなければソース・ゲート間の耐圧を越えてしまうことがあったが、本発明のようにバイパス用の保護素子を外部接続することで破壊を防止することができる。
また、本発明は、ＳｉＣＭＯＳＦＥＴあるいはＧａＮＭＯＳＦＥＴなどのＦＥＴに限定されることなく、化合物半導体を用いたショットキーゲートＦＥＴなど、化合物半導体を用いたＦＥＴに適用可能である。
【符号の説明】
【００３８】
１ 基板
２ エピタキシャル成長層
３、３ｓ ｐ型のウェル領域
４ ソース領域
５ ソース電極
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ ドレイン電極
Ｔ１、Ｔ２ 入力端子
Ｔ３、Ｔ４ 出力端子
１０ 発光素子
１５ リードフレーム
２０ 光電変換装置
２１ フォトダイオードアレイ
２２ 充放電回路
３０、３０ａ、３０ｂ 出力素子
３１、３１ａ、３１ｂ ＳｉＣＭＯＳＦＥＴ
３２、３２ａ、３２ｂ ＳｉＣボディダイオード(内蔵)
４０、４０ａ、４０ｂ Ｓｉダイオード(保護素子)
５０ 保護素子
５１ ＳｉＭＯＳＦＥＴ
５２ ボディダイオード(内蔵)
６０ シリコンカーバイド（ＳｉＣ）ショットキーダイオード
１００ パッケージ
【特許請求の範囲】
【請求項１】
ユニポーラ型の化合物半導体素子と、前記化合物半導体素子に並列的に外部接続されたバイパス用半導体素子とを具備し、
前記バイパス用半導体素子の通電開始電圧が前記化合物半導体素子のソースからドレイン方向の通電開始電圧よりも小さい半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記バイパス用の半導体素子がシリコンダイオードであり、
前記化合物半導体素子のドレインに前記シリコンダイオードのカソードを接続するとともに、
前記化合物半導体素子のソースに前記シリコンダイオードのアノードを接続した半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記バイパス用の半導体素子がシリコン電界効果トランジスタ（ＳｉＭＯＳＦＥＴ）であり、
前記化合物半導体素子のドレインにＳｉＭＯＳＦＥＴのドレインを接続するとともに、
前記化合物半導体素子のソースにＳｉＭＯＳＦＥＴのソースを接続した半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記バイパス用の半導体素子がシリコンカーバイド（ＳｉＣ）ショットキーダイオードであり、
前記化合物半導体素子のドレインにＳｉＣショットキーダイオードのカソードを接続するとともに、
前記化合物半導体素子のソースにＳｉＣショットキーダイオードのアノードを接続した半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置であって、
前記化合物半導体素子がシリコンカーバイド電界効果トランジスタ（ＳｉＣＦＥＴ）、あるいはガリウムナイトライド電界効果トランジスタ（ＧａＮＦＥＴ)である半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置であって、
前記化合物半導体素子のソースを共通に逆直列に接続された半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置を複数個と、
入力信号により発光する発光素子と、その光を受けて発電するフォトダイオードアレイと、
前記フォトダイオードアレイと並列に接続された充放電回路と、
前記出力接点に相当する化合物半導体素子のゲート及びソースが前記フォトダイオードアレイの両端に接続された半導体リレー。
【請求項１】
ユニポーラ型の化合物半導体素子と、前記化合物半導体素子に並列的に外部接続されたバイパス用半導体素子とを具備し、
前記バイパス用半導体素子の通電開始電圧が前記化合物半導体素子のソースからドレイン方向の通電開始電圧よりも小さい半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記バイパス用の半導体素子がシリコンダイオードであり、
前記化合物半導体素子のドレインに前記シリコンダイオードのカソードを接続するとともに、
前記化合物半導体素子のソースに前記シリコンダイオードのアノードを接続した半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記バイパス用の半導体素子がシリコン電界効果トランジスタ（ＳｉＭＯＳＦＥＴ）であり、
前記化合物半導体素子のドレインにＳｉＭＯＳＦＥＴのドレインを接続するとともに、
前記化合物半導体素子のソースにＳｉＭＯＳＦＥＴのソースを接続した半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記バイパス用の半導体素子がシリコンカーバイド（ＳｉＣ）ショットキーダイオードであり、
前記化合物半導体素子のドレインにＳｉＣショットキーダイオードのカソードを接続するとともに、
前記化合物半導体素子のソースにＳｉＣショットキーダイオードのアノードを接続した半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置であって、
前記化合物半導体素子がシリコンカーバイド電界効果トランジスタ（ＳｉＣＦＥＴ）、あるいはガリウムナイトライド電界効果トランジスタ（ＧａＮＦＥＴ)である半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置であって、
前記化合物半導体素子のソースを共通に逆直列に接続された半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置を複数個と、
入力信号により発光する発光素子と、その光を受けて発電するフォトダイオードアレイと、
前記フォトダイオードアレイと並列に接続された充放電回路と、
前記出力接点に相当する化合物半導体素子のゲート及びソースが前記フォトダイオードアレイの両端に接続された半導体リレー。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−２５４０１３（Ｐ２０１１−２５４０１３Ａ）
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願番号】特願２０１０−１２８０９５（Ｐ２０１０−１２８０９５）
【出願日】平成２２年６月３日（２０１０．６．３）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願日】平成２２年６月３日（２０１０．６．３）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
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