半導体装置およびパワーオンリセット回路の調整方法
【課題】パワーオン判定電圧のばらつきによって生じる電源電圧のノイズマージンの減少を防止する。
【解決手段】電源電圧ＶＰＥＲＩに比例した検出電圧Ｖｘ１を生成する検出電圧生成回路１１０と、検出電圧Ｖｘ１がパワーオン判定電圧未満である場合にはパワーオンリセット信号ＰＯＮを活性状態とし、検出電圧Ｖｘ１がパワーオン判定電圧以上である場合にはパワーオンリセット信号ＰＯＮを非活性状態とするパワーオン判定回路１３０とを備える。検出電圧生成回路１１０には、電源電圧ＶＰＷＲＩと検出電圧Ｖｘ１の比例定数を調整するためのヒューズ素子Ｆが設けられている。これにより、パワーオン判定電圧の調整が可能となることから、半導体装置を作製した後、パワーオン判定電圧が設計値からずれている場合には、これを設計値に近づけることが可能となる。
【解決手段】電源電圧ＶＰＥＲＩに比例した検出電圧Ｖｘ１を生成する検出電圧生成回路１１０と、検出電圧Ｖｘ１がパワーオン判定電圧未満である場合にはパワーオンリセット信号ＰＯＮを活性状態とし、検出電圧Ｖｘ１がパワーオン判定電圧以上である場合にはパワーオンリセット信号ＰＯＮを非活性状態とするパワーオン判定回路１３０とを備える。検出電圧生成回路１１０には、電源電圧ＶＰＷＲＩと検出電圧Ｖｘ１の比例定数を調整するためのヒューズ素子Ｆが設けられている。これにより、パワーオン判定電圧の調整が可能となることから、半導体装置を作製した後、パワーオン判定電圧が設計値からずれている場合には、これを設計値に近づけることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に内蔵されるパワーオンリセット回路及びその調整方法に関する。
【背景技術】
【０００２】
多くの半導体装置には、電源の投入に応答して内部回路をリセットするためのパワーオンリセット回路が設けられている（特許文献１参照）。パワーオンリセット回路は、電源の投入から電源電圧の安定までにある程度の時間がかかることを利用し、電源電圧が所定のパワーオン判定電圧まで上昇したことを検知して、パワーオンリセット信号を発生させる回路である。
【０００３】
また、パワーオンリセット回路とは異なるが、半導体装置内部の基準電圧を調整可能な回路として、特許文献２に記載された回路も知られている。
【特許文献１】特開平５−１１９８７１号公報
【特許文献２】特開平７−１４１０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、本発明者らの研究によれば、パワーオンリセット回路のパワーオン判定電圧は、製造条件などによってチップごとにばらつくことが明らかとなった。ばらつきによってパワーオン判定電圧が設計値からずれると、パワーオンリセット信号が変化するタイミングも設計値からずれてしまう。
【０００５】
図９はこれを説明するための波形図であり、電圧Ｖ２が設計値通りのパワーオン判定電圧である。したがって、設計値通りのパワーオン判定電圧Ｖ２を有するチップ２においては、電源投入後、パワーオンリセット信号ＰＯＮのレベルは電源電圧ＶＰＥＲＩの上昇に連動し、その後、電源電圧ＶＰＥＲＩがＶ２に達した時点でローレベルに非活性化する。これに対し、チップ１においては、パワーオン判定電圧Ｖ１が設計値よりも低く（Ｖ１＜Ｖ２）、このため、電源電圧ＶＰＥＲＩがＶ２に達する前にパワーオンリセット信号ＰＯＮがローレベルに非活性化している。逆に、チップ３においては、パワーオン判定電圧Ｖ３が設計値よりも高く（Ｖ２＜Ｖ３）、このため、電源電圧ＶＰＥＲＩがＶ２に達した後も、Ｖ３に達するまではパワーオンリセット信号ＰＯＮがローレベルに非活性化しない。
【０００６】
実際の電源投入時においては、パワーオンリセット信号ＰＯＮが非活性化するタイミングが設計値から多少ずれていたとしても、それほど大きな問題とはならない。しかしながら、パワーオン判定電圧のずれは、電源投入後の通常動作時において問題となることが明らかとなった。
【０００７】
つまり、図１０に示すように、実際の動作時において電源電圧ＶＰＥＲＩにノイズが重畳し、パワーオン判定電圧以下に低下すると、パワーオンリセット信号ＰＯＮが誤って出力されてしまう。つまり、ＶＰＥＲＩ−Ｖ２が設計上のノイズマージンとなる。しかしながら、図１０に示すように、パワーオン判定電圧が設計値であるＶ２よりも高いＶ３である場合には、ノイズマージンがＶＰＥＲＩ−Ｖ３に減少し、パワーオンリセット信号ＰＯＮの誤出力が発生しやすくなってしまう。
【０００８】
一方で、パワーオン判定電圧が低すぎると、電源投入時において内部回路を正しくリセットできなくなるおそれが生じる。このように、パワーオン判定電圧のばらつきは、種々の問題を生じさせる。したがって、パワーオン判定電圧のばらつきに起因する種々の問題が解決されたパワーオンリセット回路が望まれている。
【課題を解決するための手段】
【０００９】
本発明の一側面によるパワーオンリセット回路は、電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、電源電圧がパワーオン判定電圧以上である場合にはパワーオンリセット信号を非活性状態とするパワーオンリセット回路であって、パワーオン判定電圧が可変であることを特徴とする。
【００１０】
また、本発明の他の側面によるパワーオンリセット回路は、第１及び第２の電源配線間に接続され、第１及び第２の電源配線間に印加される電源電圧に比例した検出電圧を生成する検出電圧生成回路と、検出電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、検出電圧がパワーオン判定電圧以上である場合にはパワーオンリセット信号を非活性状態とするパワーオン判定回路と、を備え、検出電圧生成回路は、電源電圧と検出電圧の比例定数を調整可能であることを特徴とする。
【００１１】
本発明によるパワーオンリセット回路の調整方法は、電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、電源電圧がパワーオン判定電圧以上である場合にはパワーオンリセット信号を非活性状態とするパワーオンリセット回路の調整方法であって、パワーオンリセット信号をモニターすることによって、パワーオン判定電圧を検出するステップと、検出されたパワーオン判定電圧と設計値とを比較するステップと、比較の結果に基づいてヒューズトリミングを行うことにより、パワーオン判定電圧を変化させるステップと、を備えることを特徴とする。
【００１２】
本発明によるパワーオンリセット電圧管理システムは、電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、電源電圧がパワーオン判定電圧以上である場合にはパワーオンリセット信号を非活性状態とするパワーオンリセット回路を含む半導体装置に用いるパワーオンリセット電圧管理システムであって、ウェハ状態でパワーオンリセット信号をモニターすることによって、パワーオン判定電圧を検出する電圧検出部と、検出されたパワーオン判定電圧又はこれに関連する情報とウェハ上における半導体装置の位置とを関連づけて記憶する記憶部と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、パワーオン判定電圧の調整が可能であることから、半導体装置を作製した後、パワーオン判定電圧が設計値からずれている場合には、これを設計値に近づけることが可能となる。これにより、パワーオン判定電圧のばらつきに起因して生じる種々の問題を防止することが可能となる。
【００１４】
また、調整前のパワーオン判定電圧又はこれに関連する情報とウェハ上における半導体装置の位置とを関連づけて記憶することにより、プロセス条件を把握し、後続のロットに対して正しくフィードバックを行うことも可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本実施形態によるパワーオンリセット回路１００が用いられる半導体装置１０の構成を示すブロック図である。
【００１７】
図１に示す半導体装置１０は、パワーオンリセット回路１００と内部回路２０によって構成されている。内部回路２０は、半導体装置１０の主たる機能を実現するための回路ブロックであり、例えば、半導体装置１０がＤＲＡＭ（Dynamic Random Access Memory）であれば、メモリセルアレイやその周辺回路（アドレスデコーダなど）が含まれる。内部回路２０には種々の動作電圧が供給されるが、図１にはそのうち電源電圧ＶＰＥＲＩのみを表示している。電源電圧ＶＰＥＲＩは、例えばＤＲＡＭにおいては周辺回路に対する動作電圧であり、電源端子に供給される電源電圧ＶＤＤを降圧することによって生成される。
【００１８】
電源電圧ＶＰＥＲＩは、パワーオンリセット回路１００にも供給される。パワーオンリセット回路１００は、電源の投入を検出する回路であり、電源投入後、電源電圧ＶＰＥＲＩがパワーオン判定電圧に達したことを検知して、パワーオンリセット信号ＰＯＮを発生させる。パワーオンリセット信号ＰＯＮは、内部回路２０に供給される。パワーオンリセット信号ＰＯＮを受けた内部回路２０は、所定のリセット動作を行う。
【００１９】
図２は、パワーオンリセット回路１００の回路図である。
【００２０】
図２に示すように、パワーオンリセット回路１００は、検出電圧生成回路１１０と、時定数回路１２０と、パワーオン判定回路１３０と、モニター用パッド１４０とを備えている。
【００２１】
検出電圧生成回路１１０は、電源電圧ＶＰＥＲＩが供給される電源配線Ｌ１と電源電圧ＶＳＳが供給される電源配線Ｌ２との間に直列接続された複数の抵抗素子Ｒ及びダイオードＤと、いくつかの抵抗素子Ｒに対して並列接続されたヒューズ素子Ｆとを備えており、所定のノードＮ１から検出電圧Ｖｘ１が取り出される。つまり、ノードＮ１から取り出される検出電圧Ｖｘ１は、電源配線Ｌ１，Ｌ２間に印加される電圧（ＶＰＥＲＩ＝ＶＰＥＲＩ−ＶＳＳ）を抵抗分割した値、つまり、電源電圧ＶＰＥＲＩに比例した電圧となる。ダイオードＤは、ＮチャンネルＭＯＳトランジスタをダイオード接続した素子であり、電流源として機能する。
【００２２】
ヒューズ素子Ｆの抵抗値は、抵抗素子Ｒの抵抗値よりも十分に低く設定される。したがって、ヒューズ素子Ｆが未切断の状態であれば、抵抗素子Ｒ及びヒューズ素子Ｆからなる並列回路Ｐの抵抗値は低くなり、逆に、ヒューズ素子Ｆが切断された状態であれば、抵抗素子Ｒ及びヒューズ素子Ｆからなる並列回路Ｐの抵抗値は高くなる。これにより、ヒューズ素子Ｆをトリミングすることによって、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数を調整することが可能となる。
【００２３】
時定数回路１２０は、電源配線Ｌ１，Ｌ２間に直列接続された抵抗素子Ｒと容量素子Ｃによって構成され、その接続点であるノードＮ２から検出電圧Ｖｘ２が取り出される。時定数回路１２０は一種の保護回路であり、電源投入後、電源電圧ＶＰＥＲＩが急速に上昇した場合であってもパワーオンリセット信号ＰＯＮの非活性化を一定時間以上に遅らせる役割を果たす。したがって、通常の電源投入時のように、電源電圧ＶＰＥＲＩの上昇がある程度緩やかである場合には、時定数回路１２０の動作はパワーオンリセット信号ＰＯＮの非活性化タイミングに影響を与えない。
【００２４】
パワーオン判定回路１３０は、電源配線Ｌ１，Ｌ２間に直列接続された抵抗素子Ｒ、トランジスタＴ１，Ｔ２及び出力回路ＯＵＴによって構成されている。トランジスタＴ１のゲートには検出電圧生成回路１１０によって生成される検出電圧Ｖｘ１が供給され、トランジスタＴ２のゲートには時定数回路１２０によって生成される検出電圧Ｖｘ２が供給される。そして、トランジスタＴ２のドレインと抵抗素子Ｒとの接続点であるノードＮ３は、出力回路ＯＵＴを構成する２段のインバータＩＮＶ１，ＩＮＶ２の入力端に接続されている。そして、出力回路ＯＵＴの出力がパワーオンリセット信号ＰＯＮとして用いられる。尚、トランジスタＴ１，Ｔ２の位置は逆であっても構わない。トランジスタＴ１，Ｔ２の位置を逆とした場合には、ノードＮ３は、トランジスタＴ１のドレインと抵抗素子Ｒとの接続点となる。
【００２５】
モニター用パッド１４０は、出力回路ＯＵＴの出力端に接続されており、ウェハ状態で行う試験時にプローブを針当てするためのパッドである。これにより、パワーオンリセット信号ＰＯＮを外部のテスター等によって直接モニターすることが可能とされている。
【００２６】
以上がパワーオンリセット回路１００の回路構成である。次に、パワーオンリセット回路１００の動作について説明する。
【００２７】
図３は、パワーオンリセット回路１００の動作を説明するための波形図である。
【００２８】
図３に示すように、時刻ｔ０以前は半導体装置１０には電源が投入されておらず、したがって、電源電圧ＶＰＥＲＩの値はゼロ（＝ＶＳＳ）である。そして、時刻ｔ０において電源が投入されると、電源電圧ＶＰＥＲＩは目標値Ｖ０に向かって上昇を開始する。しかしながら、すぐに目標値Ｖ０に達するのではなく、ある程度緩やかに上昇する。
【００２９】
電源電圧ＶＰＥＲＩの上昇直後の状態においては、トランジスタＴ１，Ｔ２の少なくとも一方がオフ状態であることから、ノードＮ３のレベルは電源電圧ＶＰＥＲＩのレベルと一致する。また、初期状態では、インバータＩＮＶ２の入力ノードの電位はＶＳＳレベルに設定されている。このため、電源電圧ＶＰＥＲＩの上昇直後はＩＮＶ２の出力ノードは、ＩＮＶ２内のＰＭＯＳトランジスタ（不図示）を介して電源配線Ｌ１と導通状態となっている。その結果、ＩＮＶ２の出力ノードの電位、即ち、パワーオンリセット信号ＰＯＮのレベルは、電源電圧ＶＰＥＲＩのレベルと一致する。つまり、パワーオンリセット信号ＰＯＮは活性状態にあり、電源電圧ＶＰＥＲＩに追従して上昇する。
【００３０】
次に、時刻ｔ１になると、時定数回路１２０に含まれるノードＮ２のレベルがトランジスタＴ２のしきい値を超える。これによりトランジスタＴ２がオンするが、トランジスタＴ１がまだオフ状態であることから、ノードＮ３のレベルは電源電圧ＶＰＥＲＩのままである。ここで、時刻ｔ０から時刻ｔ１までの期間は、電源投入後、図１に示した内部回路２０が動作可能となる最短期間と同じか、それ以上に設定される。これにより、電源電圧ＶＰＥＲＩが急速に上昇した場合であっても、一定期間はパワーオンリセット信号ＰＯＮが非活性化することはない。
【００３１】
この間、検出電圧生成回路１１０のノードＮ１から出力される検出電圧Ｖｘ１は、特性３２に示すように、電源電圧ＶＰＥＲＩに比例して上昇する。そして、時刻ｔ３において電源電圧ＶＰＥＲＩのレベルがパワーオン判定電圧Ｖ２に達すると、検出電圧Ｖｘ１がトランジスタＴ１のしきい値ＶＴを超える。これによりトランジスタＴ１がオンするため、ノードＮ３と電源配線Ｌ２とが導通状態となり、ノードＮ３の電荷が電源配線Ｌ２に放電され、ノードＮ３の電位が低下する。ここで、ノードＮ３と電源配線Ｌ１との間の抵抗（図２においては、２つの抵抗Ｒの合成抵抗の抵抗値）の大きさが、ノードＮ３と電源配線Ｌ２との間の抵抗（図２においては、トランジスタＴ１，Ｔ２のオン抵抗の合成抵抗）の大きさよりも十分に大きい場合、ノードＮ３の電位は電源電圧ＶＳＳ付近まで低下する。また、ノードＮ３と電源配線Ｌ１との間の抵抗の大きさは、トランジスタＴ１，Ｔ２が共に導通状態である場合に、少なくとも、ＩＮＶ１の出力信号の論理レベルが「１」となるＩＮＶ１の入力信号の電位以下にノードＮ３の電位を規定する大きさであることが好ましい。より好ましくは、トランジスタＴ１，Ｔ２が共に導通状態にある場合、ノードＮ３と電源配線Ｌ１との間の抵抗の大きさは、ノードＮ３と電源配線Ｌ２との間の抵抗（つまり、トランジスタＴ１，Ｔ２のオン抵抗の合成抵抗）の大きさの少なくとも１０倍である。ノードＮ３の電位が電源電圧ＶＳＳ付近まで低下すると、ＩＮＶ１の出力ノードの電位が電源電圧ＶＰＥＲＩに追随するようになる。その結果、ＩＮＶ２内のＰＭＯＳトランジスタ（不図示）が非導通状態となり、ＩＮＶ２内のＮＭＯＳトランジスタ（不図示）が導通状態となることで、パワーオンリセット信号ＰＯＮのレベルは電源電圧ＶＳＳに変化する。つまり、パワーオンリセット信号ＰＯＮが非活性状態に遷移する。
【００３２】
ここで、パワーオン判定電圧Ｖ２は設計値である。換言すれば、ノードＮ１から出力される検出電圧Ｖｘ１のレベルがトランジスタＴ１のしきい値ＶＴと一致すべき電源電圧ＶＰＥＲＩの値である。しかしながら、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数は、検出電圧生成回路１１０を構成する抵抗素子Ｒの抵抗値のばらつきによって変化することから、電源電圧ＶＰＥＲＩがパワーオン判定電圧Ｖ２となった場合に得られる検出電圧Ｖｘ１がトランジスタＴ１のしきい値ＶＴと一致するとは限らない。
【００３３】
具体的には、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数が設計値よりも大きい場合には、図３の特性３１に示すように、電源電圧ＶＰＥＲＩの上昇に伴う検出電圧Ｖｘ１の上昇が特性３２よりも速くなる。その結果、電源電圧ＶＰＥＲＩが設計値である電圧Ｖ２に達するより前に、時刻ｔ２にて電圧Ｖ１（＜Ｖ２）に達した時点で、検出電圧Ｖｘ１のレベルがトランジスタＴ１のしきい値ＶＴを超える。この場合、パワーオンリセット信号ＰＯＮが設計よりも早く非活性化される。
【００３４】
逆に、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数が設計値よりも小さい場合には、図３の特性３３に示すように、電源電圧ＶＰＥＲＩの上昇に伴う検出電圧Ｖｘ１の上昇が特性３２よりも遅くなる。その結果、電源電圧ＶＰＥＲＩが設計値である電圧Ｖ２に達した後も、時刻ｔ４にて電圧Ｖ３に達しない限り、検出電圧Ｖｘ１のレベルがトランジスタＴ１のしきい値を超えない。この場合、パワーオンリセット信号ＰＯＮが設計よりも遅く非活性化される。
【００３５】
このようなばらつきが種々の問題、特に、電源電圧ＶＰＥＲＩにノイズが重畳した場合において重大な問題を引き起こすことは、既に説明したとおりである。本実施形態では、このようなばらつきを事後的に修正することが可能である。以下、その方法について説明する。
【００３６】
図４は、パワーオンリセット回路１００の調整方法を説明するためのフローチャートである。特に限定されるものではないが、図４に示す工程は全てウェハ状態で行うことが好ましい。
【００３７】
まず、ウェハに形成された各チップのモニター用パッド１４０に、外部テスターのプローブを接触させる（ステップＳ１）。図示しない電源端子にも外部テスターのプローブを接触させ、この状態で電源端子に供給する電源電圧を段階的に上昇させる。そして、パワーオンリセット信号ＰＯＮが活性状態から非活性状態に遷移する電源電圧をチップごとに記憶する（ステップＳ２）。電源端子に供給する電源電圧としては、パワーオン判定電圧の設計値近傍における所定の電圧範囲（例えば０．８Ｖ〜１．４Ｖ）において、例えば、０．０５Ｖピッチで変化させることが好ましい。これにより、各チップに設けられたパワーオンリセット回路１００について、それぞれパワーオン判定電圧が検出・記録される。上記の工程は、図８に示すプローブ４１０及び電圧検出部４２０を用いて行うことができる。
【００３８】
次に、記憶されたパワーオン判定電圧と設計値とを比較し、記憶されたパワーオン判定電圧が設計値からどの程度ずれているか判定して、切断すべきヒューズ素子Ｆを決定する（ステップＳ３）。具体的には、パワーオン判定電圧が設計値よりも低い場合には、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数を小さくすべく、検出電圧生成回路１１０に含まれるヒューズ素子Ｆのうち、ノードＮ１から見て電源配線Ｌ１側のヒューズ素子Ｆを切断すればよい。逆に、パワーオン判定電圧が設計値よりも高い場合には、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数を大きくすべく、検出電圧生成回路１１０に含まれるヒューズ素子Ｆのうち、ノードＮ１から見て電源配線Ｌ２側のヒューズ素子Ｆを切断すればよい。調整量は、切断するヒューズ素子Ｆの数や、ヒューズ素子Ｆと並列接続された抵抗素子Ｒの抵抗値によって選択することができる。
【００３９】
そして、切断すべきヒューズ素子Ｆに対してレーザービームを照射することにより、ヒューズトリミングを行う（ステップＳ４）。これにより、実際にパワーオン判定電圧が変化し、設計値に近いパワーオン判定電圧を得ることが可能となる。尚、上記のステップＳ１〜Ｓ４を繰り返し実行することによって、パワーオン判定電圧を設計値により近づけることも可能である。
【００４０】
以上説明したように、本実施形態によれば、パワーオンリセット信号ＰＯＮを直接モニターすることによってパワーオン判定電圧を取得し、これに基づきヒューズトリミングを行うことによってパワーオン判定電圧を調整していることから、より設計値に近いパワーオン判定電圧を得ることが可能となる。これにより、パワーオン判定電圧のばらつきがもたらす種々の問題、特に、電源電圧ＶＰＥＲＩにノイズが重畳した場合における意図しないパワーオンリセット信号ＰＯＮの活性化を防止することが可能となる。
【００４１】
以下、上記実施形態の変形例について説明する。
【００４２】
図５は、変形例によるパワーオンリセット回路２００の回路図である。
【００４３】
図５に示すパワーオンリセット回路２００は、ヒューズ素子ＦがダイオードＤに対して並列接続されている点において、図２に示したパワーオンリセット回路２００と相違している。その他の点は、図２に示したパワーオンリセット回路２００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このように、抵抗素子Ｒではなく、電流源であるダイオードＤと並列にヒューズ素子Ｆを設け、これをトリミングすることによってパワーオン判定電圧を調整することも可能である。
【００４４】
図６は、複数のパワーオンリセット回路を用いて内部回路２０をリセットする例を示すブロック図である。
【００４５】
図６に示す例では、２つのパワーオンリセット回路１００，３００が設けられ、その出力であるパワーオンリセット信号ＰＯＮ，ＰＯＮＡをオア回路３５０で合成した出力ＰＯＮＢが内部回路２０に供給される。パワーオンリセット回路１００は図２に示した回路であり、もう一つのパワーオンリセット回路３００は図７に示す回路である。
【００４６】
図７に示すとおり、パワーオンリセット回路３００は、電源配線Ｌ１の代わりに電源配線Ｌ３が用いられ、この電源配線Ｌ３に電源電圧ＶＤＤが供給される他は、図２に示したパワーオンリセット回路１００と同じ回路構成を有している。つまり、図２に示したパワーオンリセット回路１００が電源電圧ＶＰＥＲＩを監視するパワーオンリセット回路であるのに対し、図７に示すパワーオンリセット回路３００は電源電圧ＶＤＤを監視するパワーオンリセット回路である。したがって、内部回路２０は、これら２つのパワーオンリセット回路１００，３００の出力ＰＯＮ，ＰＯＮＡの両方がローレベルに非活性化して初めてリセットされる。
【００４７】
これは、半導体装置の内部には種々の電源電圧が用いられており、これら電源電圧の立ち上がり速度が必ずしも同じではないからである。つまり、立ち上がりの速い電源電圧に対してのみパワーオンリセット回路を設けると、立ち上がりの遅い電源電圧を用いる回路ブロックに対し、十分な電源電圧が供給される前にリセットを行ってしまうため、これを防止するためである。これを確実に防止するためには、半導体装置にて用いる全種類の電源電圧に対してパワーオンリセット回路を設ければよいが、パワーオンリセット回路はチップ上の占有面積が比較的大きいため、全種類の電源電圧に対してパワーオンリセット回路を設けることは得策ではない。
【００４８】
この点を考慮して、図６に示す例では、外部から供給される電源電圧ＶＤＤと内部生成される電源電圧ＶＰＥＲＩの２つの電源電圧に対してパワーオンリセット回路を割り当て、これら２つのパワーオンリセット回路１００，３００の出力ＰＯＮ，ＰＯＮＡの両方がローレベルに非活性化した場合に、パワーオンリセット信号ＰＯＮＢによって内部回路２０をリセットしている。これにより、外部から供給される電源電圧の立ち上がり速度、並びに、内部生成される電源電圧の立ち上がり速度の両方を考慮して、内部回路２０をリセットすることが可能となる。
【００４９】
図８は、パワーオンリセット電圧管理システム４００の構成を示す模式図である。
【００５０】
図８に示すパワーオンリセット電圧管理システム４００は、プローブ４１０、電圧検出部４２０及び記憶部４３０によって構成されている。プローブ４１０及び電圧検出部４２０の機能は既に説明したとおりであり、ウェハＷに形成された複数の半導体装置に含まれるパワーオンリセット信号ＰＯＮをモニターすることによって、パワーオン判定電圧を検出するために用いられる。記憶部４３０は、検出されたパワーオン判定電圧とウェハＷ上における半導体装置１０の位置とを関連づけて記憶する回路である。これにより、ウェハＷ上における半導体装置の位置とパワーオン判定電圧との関係が明らかとなることから、これに基づいてプロセス条件を把握することができる。得られたプロセス条件は、後続のロットに対するフィードバックに利用することができ、これによって歩留まりを高めることもが可能となる。
【００５１】
尚、記憶部４３０にはパワーオン判定電圧そのものを記憶させる必要はなく、パワーオン判定電圧に関連する情報、例えば、検出されたパワーオン判定電圧が設計値よりも高いか低いかを示す情報であっても構わない。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００５３】
【図１】本発明の好ましい実施形態によるパワーオンリセット回路１００が用いられる半導体装置１０の構成を示すブロック図である。
【図２】パワーオンリセット回路１００の回路図である。
【図３】パワーオンリセット回路１００の動作を説明するための波形図である。
【図４】パワーオンリセット回路１００の調整方法を説明するためのフローチャートである。
【図５】変形例によるパワーオンリセット回路２００の回路図である。
【図６】複数のパワーオンリセット回路を用いて内部回路２０をリセットする例を示すブロック図である。
【図７】パワーオンリセット回路３００の回路図である。
【図８】パワーオンリセット電圧管理システム４００の構成を示す模式図である。
【図９】パワーオン判定電圧のばらつきがパワーオンリセット信号ＰＯＮの変化タイミングに与える影響を説明するための波形図である。
【図１０】電源ノイズによってパワーオンリセット信号ＰＯＮが誤って出力される様子を説明するための波形図である。
【符号の説明】
【００５４】
１０ 半導体装置
２０ 内部回路
１００，２００，３００ パワーオンリセット回路
１１０ 検出電圧生成回路
１２０ 時定数回路
１３０ パワーオン判定回路
１４０ モニター用パッド
３５０ オア回路
４００ パワーオンリセット電圧管理システム
４１０ プローブ
４２０ 電圧検出部
４３０ 記憶部
Ｄ ダイオード
Ｆ ヒューズ素子
Ｒ 抵抗素子
【技術分野】
【０００１】
本発明は、半導体装置に内蔵されるパワーオンリセット回路及びその調整方法に関する。
【背景技術】
【０００２】
多くの半導体装置には、電源の投入に応答して内部回路をリセットするためのパワーオンリセット回路が設けられている（特許文献１参照）。パワーオンリセット回路は、電源の投入から電源電圧の安定までにある程度の時間がかかることを利用し、電源電圧が所定のパワーオン判定電圧まで上昇したことを検知して、パワーオンリセット信号を発生させる回路である。
【０００３】
また、パワーオンリセット回路とは異なるが、半導体装置内部の基準電圧を調整可能な回路として、特許文献２に記載された回路も知られている。
【特許文献１】特開平５−１１９８７１号公報
【特許文献２】特開平７−１４１０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、本発明者らの研究によれば、パワーオンリセット回路のパワーオン判定電圧は、製造条件などによってチップごとにばらつくことが明らかとなった。ばらつきによってパワーオン判定電圧が設計値からずれると、パワーオンリセット信号が変化するタイミングも設計値からずれてしまう。
【０００５】
図９はこれを説明するための波形図であり、電圧Ｖ２が設計値通りのパワーオン判定電圧である。したがって、設計値通りのパワーオン判定電圧Ｖ２を有するチップ２においては、電源投入後、パワーオンリセット信号ＰＯＮのレベルは電源電圧ＶＰＥＲＩの上昇に連動し、その後、電源電圧ＶＰＥＲＩがＶ２に達した時点でローレベルに非活性化する。これに対し、チップ１においては、パワーオン判定電圧Ｖ１が設計値よりも低く（Ｖ１＜Ｖ２）、このため、電源電圧ＶＰＥＲＩがＶ２に達する前にパワーオンリセット信号ＰＯＮがローレベルに非活性化している。逆に、チップ３においては、パワーオン判定電圧Ｖ３が設計値よりも高く（Ｖ２＜Ｖ３）、このため、電源電圧ＶＰＥＲＩがＶ２に達した後も、Ｖ３に達するまではパワーオンリセット信号ＰＯＮがローレベルに非活性化しない。
【０００６】
実際の電源投入時においては、パワーオンリセット信号ＰＯＮが非活性化するタイミングが設計値から多少ずれていたとしても、それほど大きな問題とはならない。しかしながら、パワーオン判定電圧のずれは、電源投入後の通常動作時において問題となることが明らかとなった。
【０００７】
つまり、図１０に示すように、実際の動作時において電源電圧ＶＰＥＲＩにノイズが重畳し、パワーオン判定電圧以下に低下すると、パワーオンリセット信号ＰＯＮが誤って出力されてしまう。つまり、ＶＰＥＲＩ−Ｖ２が設計上のノイズマージンとなる。しかしながら、図１０に示すように、パワーオン判定電圧が設計値であるＶ２よりも高いＶ３である場合には、ノイズマージンがＶＰＥＲＩ−Ｖ３に減少し、パワーオンリセット信号ＰＯＮの誤出力が発生しやすくなってしまう。
【０００８】
一方で、パワーオン判定電圧が低すぎると、電源投入時において内部回路を正しくリセットできなくなるおそれが生じる。このように、パワーオン判定電圧のばらつきは、種々の問題を生じさせる。したがって、パワーオン判定電圧のばらつきに起因する種々の問題が解決されたパワーオンリセット回路が望まれている。
【課題を解決するための手段】
【０００９】
本発明の一側面によるパワーオンリセット回路は、電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、電源電圧がパワーオン判定電圧以上である場合にはパワーオンリセット信号を非活性状態とするパワーオンリセット回路であって、パワーオン判定電圧が可変であることを特徴とする。
【００１０】
また、本発明の他の側面によるパワーオンリセット回路は、第１及び第２の電源配線間に接続され、第１及び第２の電源配線間に印加される電源電圧に比例した検出電圧を生成する検出電圧生成回路と、検出電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、検出電圧がパワーオン判定電圧以上である場合にはパワーオンリセット信号を非活性状態とするパワーオン判定回路と、を備え、検出電圧生成回路は、電源電圧と検出電圧の比例定数を調整可能であることを特徴とする。
【００１１】
本発明によるパワーオンリセット回路の調整方法は、電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、電源電圧がパワーオン判定電圧以上である場合にはパワーオンリセット信号を非活性状態とするパワーオンリセット回路の調整方法であって、パワーオンリセット信号をモニターすることによって、パワーオン判定電圧を検出するステップと、検出されたパワーオン判定電圧と設計値とを比較するステップと、比較の結果に基づいてヒューズトリミングを行うことにより、パワーオン判定電圧を変化させるステップと、を備えることを特徴とする。
【００１２】
本発明によるパワーオンリセット電圧管理システムは、電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、電源電圧がパワーオン判定電圧以上である場合にはパワーオンリセット信号を非活性状態とするパワーオンリセット回路を含む半導体装置に用いるパワーオンリセット電圧管理システムであって、ウェハ状態でパワーオンリセット信号をモニターすることによって、パワーオン判定電圧を検出する電圧検出部と、検出されたパワーオン判定電圧又はこれに関連する情報とウェハ上における半導体装置の位置とを関連づけて記憶する記憶部と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、パワーオン判定電圧の調整が可能であることから、半導体装置を作製した後、パワーオン判定電圧が設計値からずれている場合には、これを設計値に近づけることが可能となる。これにより、パワーオン判定電圧のばらつきに起因して生じる種々の問題を防止することが可能となる。
【００１４】
また、調整前のパワーオン判定電圧又はこれに関連する情報とウェハ上における半導体装置の位置とを関連づけて記憶することにより、プロセス条件を把握し、後続のロットに対して正しくフィードバックを行うことも可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本実施形態によるパワーオンリセット回路１００が用いられる半導体装置１０の構成を示すブロック図である。
【００１７】
図１に示す半導体装置１０は、パワーオンリセット回路１００と内部回路２０によって構成されている。内部回路２０は、半導体装置１０の主たる機能を実現するための回路ブロックであり、例えば、半導体装置１０がＤＲＡＭ（Dynamic Random Access Memory）であれば、メモリセルアレイやその周辺回路（アドレスデコーダなど）が含まれる。内部回路２０には種々の動作電圧が供給されるが、図１にはそのうち電源電圧ＶＰＥＲＩのみを表示している。電源電圧ＶＰＥＲＩは、例えばＤＲＡＭにおいては周辺回路に対する動作電圧であり、電源端子に供給される電源電圧ＶＤＤを降圧することによって生成される。
【００１８】
電源電圧ＶＰＥＲＩは、パワーオンリセット回路１００にも供給される。パワーオンリセット回路１００は、電源の投入を検出する回路であり、電源投入後、電源電圧ＶＰＥＲＩがパワーオン判定電圧に達したことを検知して、パワーオンリセット信号ＰＯＮを発生させる。パワーオンリセット信号ＰＯＮは、内部回路２０に供給される。パワーオンリセット信号ＰＯＮを受けた内部回路２０は、所定のリセット動作を行う。
【００１９】
図２は、パワーオンリセット回路１００の回路図である。
【００２０】
図２に示すように、パワーオンリセット回路１００は、検出電圧生成回路１１０と、時定数回路１２０と、パワーオン判定回路１３０と、モニター用パッド１４０とを備えている。
【００２１】
検出電圧生成回路１１０は、電源電圧ＶＰＥＲＩが供給される電源配線Ｌ１と電源電圧ＶＳＳが供給される電源配線Ｌ２との間に直列接続された複数の抵抗素子Ｒ及びダイオードＤと、いくつかの抵抗素子Ｒに対して並列接続されたヒューズ素子Ｆとを備えており、所定のノードＮ１から検出電圧Ｖｘ１が取り出される。つまり、ノードＮ１から取り出される検出電圧Ｖｘ１は、電源配線Ｌ１，Ｌ２間に印加される電圧（ＶＰＥＲＩ＝ＶＰＥＲＩ−ＶＳＳ）を抵抗分割した値、つまり、電源電圧ＶＰＥＲＩに比例した電圧となる。ダイオードＤは、ＮチャンネルＭＯＳトランジスタをダイオード接続した素子であり、電流源として機能する。
【００２２】
ヒューズ素子Ｆの抵抗値は、抵抗素子Ｒの抵抗値よりも十分に低く設定される。したがって、ヒューズ素子Ｆが未切断の状態であれば、抵抗素子Ｒ及びヒューズ素子Ｆからなる並列回路Ｐの抵抗値は低くなり、逆に、ヒューズ素子Ｆが切断された状態であれば、抵抗素子Ｒ及びヒューズ素子Ｆからなる並列回路Ｐの抵抗値は高くなる。これにより、ヒューズ素子Ｆをトリミングすることによって、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数を調整することが可能となる。
【００２３】
時定数回路１２０は、電源配線Ｌ１，Ｌ２間に直列接続された抵抗素子Ｒと容量素子Ｃによって構成され、その接続点であるノードＮ２から検出電圧Ｖｘ２が取り出される。時定数回路１２０は一種の保護回路であり、電源投入後、電源電圧ＶＰＥＲＩが急速に上昇した場合であってもパワーオンリセット信号ＰＯＮの非活性化を一定時間以上に遅らせる役割を果たす。したがって、通常の電源投入時のように、電源電圧ＶＰＥＲＩの上昇がある程度緩やかである場合には、時定数回路１２０の動作はパワーオンリセット信号ＰＯＮの非活性化タイミングに影響を与えない。
【００２４】
パワーオン判定回路１３０は、電源配線Ｌ１，Ｌ２間に直列接続された抵抗素子Ｒ、トランジスタＴ１，Ｔ２及び出力回路ＯＵＴによって構成されている。トランジスタＴ１のゲートには検出電圧生成回路１１０によって生成される検出電圧Ｖｘ１が供給され、トランジスタＴ２のゲートには時定数回路１２０によって生成される検出電圧Ｖｘ２が供給される。そして、トランジスタＴ２のドレインと抵抗素子Ｒとの接続点であるノードＮ３は、出力回路ＯＵＴを構成する２段のインバータＩＮＶ１，ＩＮＶ２の入力端に接続されている。そして、出力回路ＯＵＴの出力がパワーオンリセット信号ＰＯＮとして用いられる。尚、トランジスタＴ１，Ｔ２の位置は逆であっても構わない。トランジスタＴ１，Ｔ２の位置を逆とした場合には、ノードＮ３は、トランジスタＴ１のドレインと抵抗素子Ｒとの接続点となる。
【００２５】
モニター用パッド１４０は、出力回路ＯＵＴの出力端に接続されており、ウェハ状態で行う試験時にプローブを針当てするためのパッドである。これにより、パワーオンリセット信号ＰＯＮを外部のテスター等によって直接モニターすることが可能とされている。
【００２６】
以上がパワーオンリセット回路１００の回路構成である。次に、パワーオンリセット回路１００の動作について説明する。
【００２７】
図３は、パワーオンリセット回路１００の動作を説明するための波形図である。
【００２８】
図３に示すように、時刻ｔ０以前は半導体装置１０には電源が投入されておらず、したがって、電源電圧ＶＰＥＲＩの値はゼロ（＝ＶＳＳ）である。そして、時刻ｔ０において電源が投入されると、電源電圧ＶＰＥＲＩは目標値Ｖ０に向かって上昇を開始する。しかしながら、すぐに目標値Ｖ０に達するのではなく、ある程度緩やかに上昇する。
【００２９】
電源電圧ＶＰＥＲＩの上昇直後の状態においては、トランジスタＴ１，Ｔ２の少なくとも一方がオフ状態であることから、ノードＮ３のレベルは電源電圧ＶＰＥＲＩのレベルと一致する。また、初期状態では、インバータＩＮＶ２の入力ノードの電位はＶＳＳレベルに設定されている。このため、電源電圧ＶＰＥＲＩの上昇直後はＩＮＶ２の出力ノードは、ＩＮＶ２内のＰＭＯＳトランジスタ（不図示）を介して電源配線Ｌ１と導通状態となっている。その結果、ＩＮＶ２の出力ノードの電位、即ち、パワーオンリセット信号ＰＯＮのレベルは、電源電圧ＶＰＥＲＩのレベルと一致する。つまり、パワーオンリセット信号ＰＯＮは活性状態にあり、電源電圧ＶＰＥＲＩに追従して上昇する。
【００３０】
次に、時刻ｔ１になると、時定数回路１２０に含まれるノードＮ２のレベルがトランジスタＴ２のしきい値を超える。これによりトランジスタＴ２がオンするが、トランジスタＴ１がまだオフ状態であることから、ノードＮ３のレベルは電源電圧ＶＰＥＲＩのままである。ここで、時刻ｔ０から時刻ｔ１までの期間は、電源投入後、図１に示した内部回路２０が動作可能となる最短期間と同じか、それ以上に設定される。これにより、電源電圧ＶＰＥＲＩが急速に上昇した場合であっても、一定期間はパワーオンリセット信号ＰＯＮが非活性化することはない。
【００３１】
この間、検出電圧生成回路１１０のノードＮ１から出力される検出電圧Ｖｘ１は、特性３２に示すように、電源電圧ＶＰＥＲＩに比例して上昇する。そして、時刻ｔ３において電源電圧ＶＰＥＲＩのレベルがパワーオン判定電圧Ｖ２に達すると、検出電圧Ｖｘ１がトランジスタＴ１のしきい値ＶＴを超える。これによりトランジスタＴ１がオンするため、ノードＮ３と電源配線Ｌ２とが導通状態となり、ノードＮ３の電荷が電源配線Ｌ２に放電され、ノードＮ３の電位が低下する。ここで、ノードＮ３と電源配線Ｌ１との間の抵抗（図２においては、２つの抵抗Ｒの合成抵抗の抵抗値）の大きさが、ノードＮ３と電源配線Ｌ２との間の抵抗（図２においては、トランジスタＴ１，Ｔ２のオン抵抗の合成抵抗）の大きさよりも十分に大きい場合、ノードＮ３の電位は電源電圧ＶＳＳ付近まで低下する。また、ノードＮ３と電源配線Ｌ１との間の抵抗の大きさは、トランジスタＴ１，Ｔ２が共に導通状態である場合に、少なくとも、ＩＮＶ１の出力信号の論理レベルが「１」となるＩＮＶ１の入力信号の電位以下にノードＮ３の電位を規定する大きさであることが好ましい。より好ましくは、トランジスタＴ１，Ｔ２が共に導通状態にある場合、ノードＮ３と電源配線Ｌ１との間の抵抗の大きさは、ノードＮ３と電源配線Ｌ２との間の抵抗（つまり、トランジスタＴ１，Ｔ２のオン抵抗の合成抵抗）の大きさの少なくとも１０倍である。ノードＮ３の電位が電源電圧ＶＳＳ付近まで低下すると、ＩＮＶ１の出力ノードの電位が電源電圧ＶＰＥＲＩに追随するようになる。その結果、ＩＮＶ２内のＰＭＯＳトランジスタ（不図示）が非導通状態となり、ＩＮＶ２内のＮＭＯＳトランジスタ（不図示）が導通状態となることで、パワーオンリセット信号ＰＯＮのレベルは電源電圧ＶＳＳに変化する。つまり、パワーオンリセット信号ＰＯＮが非活性状態に遷移する。
【００３２】
ここで、パワーオン判定電圧Ｖ２は設計値である。換言すれば、ノードＮ１から出力される検出電圧Ｖｘ１のレベルがトランジスタＴ１のしきい値ＶＴと一致すべき電源電圧ＶＰＥＲＩの値である。しかしながら、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数は、検出電圧生成回路１１０を構成する抵抗素子Ｒの抵抗値のばらつきによって変化することから、電源電圧ＶＰＥＲＩがパワーオン判定電圧Ｖ２となった場合に得られる検出電圧Ｖｘ１がトランジスタＴ１のしきい値ＶＴと一致するとは限らない。
【００３３】
具体的には、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数が設計値よりも大きい場合には、図３の特性３１に示すように、電源電圧ＶＰＥＲＩの上昇に伴う検出電圧Ｖｘ１の上昇が特性３２よりも速くなる。その結果、電源電圧ＶＰＥＲＩが設計値である電圧Ｖ２に達するより前に、時刻ｔ２にて電圧Ｖ１（＜Ｖ２）に達した時点で、検出電圧Ｖｘ１のレベルがトランジスタＴ１のしきい値ＶＴを超える。この場合、パワーオンリセット信号ＰＯＮが設計よりも早く非活性化される。
【００３４】
逆に、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数が設計値よりも小さい場合には、図３の特性３３に示すように、電源電圧ＶＰＥＲＩの上昇に伴う検出電圧Ｖｘ１の上昇が特性３２よりも遅くなる。その結果、電源電圧ＶＰＥＲＩが設計値である電圧Ｖ２に達した後も、時刻ｔ４にて電圧Ｖ３に達しない限り、検出電圧Ｖｘ１のレベルがトランジスタＴ１のしきい値を超えない。この場合、パワーオンリセット信号ＰＯＮが設計よりも遅く非活性化される。
【００３５】
このようなばらつきが種々の問題、特に、電源電圧ＶＰＥＲＩにノイズが重畳した場合において重大な問題を引き起こすことは、既に説明したとおりである。本実施形態では、このようなばらつきを事後的に修正することが可能である。以下、その方法について説明する。
【００３６】
図４は、パワーオンリセット回路１００の調整方法を説明するためのフローチャートである。特に限定されるものではないが、図４に示す工程は全てウェハ状態で行うことが好ましい。
【００３７】
まず、ウェハに形成された各チップのモニター用パッド１４０に、外部テスターのプローブを接触させる（ステップＳ１）。図示しない電源端子にも外部テスターのプローブを接触させ、この状態で電源端子に供給する電源電圧を段階的に上昇させる。そして、パワーオンリセット信号ＰＯＮが活性状態から非活性状態に遷移する電源電圧をチップごとに記憶する（ステップＳ２）。電源端子に供給する電源電圧としては、パワーオン判定電圧の設計値近傍における所定の電圧範囲（例えば０．８Ｖ〜１．４Ｖ）において、例えば、０．０５Ｖピッチで変化させることが好ましい。これにより、各チップに設けられたパワーオンリセット回路１００について、それぞれパワーオン判定電圧が検出・記録される。上記の工程は、図８に示すプローブ４１０及び電圧検出部４２０を用いて行うことができる。
【００３８】
次に、記憶されたパワーオン判定電圧と設計値とを比較し、記憶されたパワーオン判定電圧が設計値からどの程度ずれているか判定して、切断すべきヒューズ素子Ｆを決定する（ステップＳ３）。具体的には、パワーオン判定電圧が設計値よりも低い場合には、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数を小さくすべく、検出電圧生成回路１１０に含まれるヒューズ素子Ｆのうち、ノードＮ１から見て電源配線Ｌ１側のヒューズ素子Ｆを切断すればよい。逆に、パワーオン判定電圧が設計値よりも高い場合には、電源電圧ＶＰＥＲＩと検出電圧Ｖｘ１の比例定数を大きくすべく、検出電圧生成回路１１０に含まれるヒューズ素子Ｆのうち、ノードＮ１から見て電源配線Ｌ２側のヒューズ素子Ｆを切断すればよい。調整量は、切断するヒューズ素子Ｆの数や、ヒューズ素子Ｆと並列接続された抵抗素子Ｒの抵抗値によって選択することができる。
【００３９】
そして、切断すべきヒューズ素子Ｆに対してレーザービームを照射することにより、ヒューズトリミングを行う（ステップＳ４）。これにより、実際にパワーオン判定電圧が変化し、設計値に近いパワーオン判定電圧を得ることが可能となる。尚、上記のステップＳ１〜Ｓ４を繰り返し実行することによって、パワーオン判定電圧を設計値により近づけることも可能である。
【００４０】
以上説明したように、本実施形態によれば、パワーオンリセット信号ＰＯＮを直接モニターすることによってパワーオン判定電圧を取得し、これに基づきヒューズトリミングを行うことによってパワーオン判定電圧を調整していることから、より設計値に近いパワーオン判定電圧を得ることが可能となる。これにより、パワーオン判定電圧のばらつきがもたらす種々の問題、特に、電源電圧ＶＰＥＲＩにノイズが重畳した場合における意図しないパワーオンリセット信号ＰＯＮの活性化を防止することが可能となる。
【００４１】
以下、上記実施形態の変形例について説明する。
【００４２】
図５は、変形例によるパワーオンリセット回路２００の回路図である。
【００４３】
図５に示すパワーオンリセット回路２００は、ヒューズ素子ＦがダイオードＤに対して並列接続されている点において、図２に示したパワーオンリセット回路２００と相違している。その他の点は、図２に示したパワーオンリセット回路２００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このように、抵抗素子Ｒではなく、電流源であるダイオードＤと並列にヒューズ素子Ｆを設け、これをトリミングすることによってパワーオン判定電圧を調整することも可能である。
【００４４】
図６は、複数のパワーオンリセット回路を用いて内部回路２０をリセットする例を示すブロック図である。
【００４５】
図６に示す例では、２つのパワーオンリセット回路１００，３００が設けられ、その出力であるパワーオンリセット信号ＰＯＮ，ＰＯＮＡをオア回路３５０で合成した出力ＰＯＮＢが内部回路２０に供給される。パワーオンリセット回路１００は図２に示した回路であり、もう一つのパワーオンリセット回路３００は図７に示す回路である。
【００４６】
図７に示すとおり、パワーオンリセット回路３００は、電源配線Ｌ１の代わりに電源配線Ｌ３が用いられ、この電源配線Ｌ３に電源電圧ＶＤＤが供給される他は、図２に示したパワーオンリセット回路１００と同じ回路構成を有している。つまり、図２に示したパワーオンリセット回路１００が電源電圧ＶＰＥＲＩを監視するパワーオンリセット回路であるのに対し、図７に示すパワーオンリセット回路３００は電源電圧ＶＤＤを監視するパワーオンリセット回路である。したがって、内部回路２０は、これら２つのパワーオンリセット回路１００，３００の出力ＰＯＮ，ＰＯＮＡの両方がローレベルに非活性化して初めてリセットされる。
【００４７】
これは、半導体装置の内部には種々の電源電圧が用いられており、これら電源電圧の立ち上がり速度が必ずしも同じではないからである。つまり、立ち上がりの速い電源電圧に対してのみパワーオンリセット回路を設けると、立ち上がりの遅い電源電圧を用いる回路ブロックに対し、十分な電源電圧が供給される前にリセットを行ってしまうため、これを防止するためである。これを確実に防止するためには、半導体装置にて用いる全種類の電源電圧に対してパワーオンリセット回路を設ければよいが、パワーオンリセット回路はチップ上の占有面積が比較的大きいため、全種類の電源電圧に対してパワーオンリセット回路を設けることは得策ではない。
【００４８】
この点を考慮して、図６に示す例では、外部から供給される電源電圧ＶＤＤと内部生成される電源電圧ＶＰＥＲＩの２つの電源電圧に対してパワーオンリセット回路を割り当て、これら２つのパワーオンリセット回路１００，３００の出力ＰＯＮ，ＰＯＮＡの両方がローレベルに非活性化した場合に、パワーオンリセット信号ＰＯＮＢによって内部回路２０をリセットしている。これにより、外部から供給される電源電圧の立ち上がり速度、並びに、内部生成される電源電圧の立ち上がり速度の両方を考慮して、内部回路２０をリセットすることが可能となる。
【００４９】
図８は、パワーオンリセット電圧管理システム４００の構成を示す模式図である。
【００５０】
図８に示すパワーオンリセット電圧管理システム４００は、プローブ４１０、電圧検出部４２０及び記憶部４３０によって構成されている。プローブ４１０及び電圧検出部４２０の機能は既に説明したとおりであり、ウェハＷに形成された複数の半導体装置に含まれるパワーオンリセット信号ＰＯＮをモニターすることによって、パワーオン判定電圧を検出するために用いられる。記憶部４３０は、検出されたパワーオン判定電圧とウェハＷ上における半導体装置１０の位置とを関連づけて記憶する回路である。これにより、ウェハＷ上における半導体装置の位置とパワーオン判定電圧との関係が明らかとなることから、これに基づいてプロセス条件を把握することができる。得られたプロセス条件は、後続のロットに対するフィードバックに利用することができ、これによって歩留まりを高めることもが可能となる。
【００５１】
尚、記憶部４３０にはパワーオン判定電圧そのものを記憶させる必要はなく、パワーオン判定電圧に関連する情報、例えば、検出されたパワーオン判定電圧が設計値よりも高いか低いかを示す情報であっても構わない。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００５３】
【図１】本発明の好ましい実施形態によるパワーオンリセット回路１００が用いられる半導体装置１０の構成を示すブロック図である。
【図２】パワーオンリセット回路１００の回路図である。
【図３】パワーオンリセット回路１００の動作を説明するための波形図である。
【図４】パワーオンリセット回路１００の調整方法を説明するためのフローチャートである。
【図５】変形例によるパワーオンリセット回路２００の回路図である。
【図６】複数のパワーオンリセット回路を用いて内部回路２０をリセットする例を示すブロック図である。
【図７】パワーオンリセット回路３００の回路図である。
【図８】パワーオンリセット電圧管理システム４００の構成を示す模式図である。
【図９】パワーオン判定電圧のばらつきがパワーオンリセット信号ＰＯＮの変化タイミングに与える影響を説明するための波形図である。
【図１０】電源ノイズによってパワーオンリセット信号ＰＯＮが誤って出力される様子を説明するための波形図である。
【符号の説明】
【００５４】
１０ 半導体装置
２０ 内部回路
１００，２００，３００ パワーオンリセット回路
１１０ 検出電圧生成回路
１２０ 時定数回路
１３０ パワーオン判定回路
１４０ モニター用パッド
３５０ オア回路
４００ パワーオンリセット電圧管理システム
４１０ プローブ
４２０ 電圧検出部
４３０ 記憶部
Ｄ ダイオード
Ｆ ヒューズ素子
Ｒ 抵抗素子
【特許請求の範囲】
【請求項１】
電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、前記電源電圧が前記パワーオン判定電圧以上である場合には前記パワーオンリセット信号を非活性状態とするパワーオンリセット回路であって、
前記パワーオン判定電圧が可変であることを特徴とするパワーオンリセット回路。
【請求項２】
前記パワーオン判定電圧をヒューズトリミングによって変化させることが可能であることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記パワーオンリセット信号を外部に出力するためのモニター用パッドを備えることを特徴とする請求項１又は２に記載のパワーオンリセット回路。
【請求項４】
第１及び第２の電源配線間に接続され、前記第１及び第２の電源配線間に印加される電源電圧に比例した検出電圧を生成する検出電圧生成回路と、
前記検出電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、前記検出電圧が前記パワーオン判定電圧以上である場合には前記パワーオンリセット信号を非活性状態とするパワーオン判定回路と、を備え、
前記検出電圧生成回路は、前記電源電圧と前記検出電圧の比例定数を調整可能であることを特徴とするパワーオンリセット回路。
【請求項５】
前記パワーオン判定回路は、前記第１及び第２の電源配線間に接続され、ゲートに前記検出電圧を受ける第１のトランジスタと、前記第１のトランジスタのドレインに接続された出力回路とを含み、前記パワーオン判定電圧が前記第１のトランジスタのしきい値電圧によって定義されることを特徴とする請求項４に記載のパワーオンリセット回路。
【請求項６】
前記パワーオン判定回路は、前記第１のトランジスタに直列接続され、前記電源電圧の投入から一定期間後にオンする第２のトランジスタをさらに備えていることを特徴とする請求項５に記載のパワーオンリセット回路。
【請求項７】
前記検出電圧生成回路は、前記第１及び第２の電源配線間に直列接続された複数の降圧素子と、前記複数の降圧素子の少なくとも一部をバイパスするヒューズ素子とを含んでおり、前記ヒューズ素子を切断することによって前記比例定数を調整可能であることを特徴とする請求項４乃至６のいずれか一項に記載のパワーオンリセット回路。
【請求項８】
前記複数の降圧素子には抵抗素子及びダイオードが含まれていることを特徴とする請求項７に記載のパワーオンリセット回路。
【請求項９】
前記パワーオンリセット信号を外部に出力するためのモニター用パッドをさらに備えることを特徴とする請求項４乃至８のいずれか一項に記載のパワーオンリセット回路。
【請求項１０】
電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、前記電源電圧が前記パワーオン判定電圧以上である場合には前記パワーオンリセット信号を非活性状態とするパワーオンリセット回路の調整方法であって、
前記パワーオンリセット信号をモニターすることによって、前記パワーオン判定電圧を検出するステップと、
検出された前記パワーオン判定電圧と設計値とを比較するステップと、
比較の結果に基づいてヒューズトリミングを行うことにより、前記パワーオン判定電圧を変化させるステップと、を備えることを特徴とするパワーオンリセット回路の調整方法。
【請求項１１】
前記パワーオン判定電圧を検出するステップにおいては、各々前記パワーオンリセット回路を有する複数の半導体装置を含むウェハについて、前記各々のパワーオンリセット回路のパワーオン判定電圧を検出し、
検出された前記各々のパワーオンリセット回路のパワーオン判定電圧と前記ウェハ上における対応する前記半導体装置の位置とを関連付けて記憶するステップをさらに備えることを特徴とする請求項１０に記載のパワーオンリセット回路の調整方法。
【請求項１】
電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、前記電源電圧が前記パワーオン判定電圧以上である場合には前記パワーオンリセット信号を非活性状態とするパワーオンリセット回路であって、
前記パワーオン判定電圧が可変であることを特徴とするパワーオンリセット回路。
【請求項２】
前記パワーオン判定電圧をヒューズトリミングによって変化させることが可能であることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記パワーオンリセット信号を外部に出力するためのモニター用パッドを備えることを特徴とする請求項１又は２に記載のパワーオンリセット回路。
【請求項４】
第１及び第２の電源配線間に接続され、前記第１及び第２の電源配線間に印加される電源電圧に比例した検出電圧を生成する検出電圧生成回路と、
前記検出電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、前記検出電圧が前記パワーオン判定電圧以上である場合には前記パワーオンリセット信号を非活性状態とするパワーオン判定回路と、を備え、
前記検出電圧生成回路は、前記電源電圧と前記検出電圧の比例定数を調整可能であることを特徴とするパワーオンリセット回路。
【請求項５】
前記パワーオン判定回路は、前記第１及び第２の電源配線間に接続され、ゲートに前記検出電圧を受ける第１のトランジスタと、前記第１のトランジスタのドレインに接続された出力回路とを含み、前記パワーオン判定電圧が前記第１のトランジスタのしきい値電圧によって定義されることを特徴とする請求項４に記載のパワーオンリセット回路。
【請求項６】
前記パワーオン判定回路は、前記第１のトランジスタに直列接続され、前記電源電圧の投入から一定期間後にオンする第２のトランジスタをさらに備えていることを特徴とする請求項５に記載のパワーオンリセット回路。
【請求項７】
前記検出電圧生成回路は、前記第１及び第２の電源配線間に直列接続された複数の降圧素子と、前記複数の降圧素子の少なくとも一部をバイパスするヒューズ素子とを含んでおり、前記ヒューズ素子を切断することによって前記比例定数を調整可能であることを特徴とする請求項４乃至６のいずれか一項に記載のパワーオンリセット回路。
【請求項８】
前記複数の降圧素子には抵抗素子及びダイオードが含まれていることを特徴とする請求項７に記載のパワーオンリセット回路。
【請求項９】
前記パワーオンリセット信号を外部に出力するためのモニター用パッドをさらに備えることを特徴とする請求項４乃至８のいずれか一項に記載のパワーオンリセット回路。
【請求項１０】
電源電圧がパワーオン判定電圧未満である場合にはパワーオンリセット信号を活性状態とし、前記電源電圧が前記パワーオン判定電圧以上である場合には前記パワーオンリセット信号を非活性状態とするパワーオンリセット回路の調整方法であって、
前記パワーオンリセット信号をモニターすることによって、前記パワーオン判定電圧を検出するステップと、
検出された前記パワーオン判定電圧と設計値とを比較するステップと、
比較の結果に基づいてヒューズトリミングを行うことにより、前記パワーオン判定電圧を変化させるステップと、を備えることを特徴とするパワーオンリセット回路の調整方法。
【請求項１１】
前記パワーオン判定電圧を検出するステップにおいては、各々前記パワーオンリセット回路を有する複数の半導体装置を含むウェハについて、前記各々のパワーオンリセット回路のパワーオン判定電圧を検出し、
検出された前記各々のパワーオンリセット回路のパワーオン判定電圧と前記ウェハ上における対応する前記半導体装置の位置とを関連付けて記憶するステップをさらに備えることを特徴とする請求項１０に記載のパワーオンリセット回路の調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１４７９７９（Ｐ２０１０−１４７９７９Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２５２８１（Ｐ２００８−３２５２８１）
【出願日】平成２０年１２月２２日（２００８．１２．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月２２日（２００８．１２．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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