半導体装置および半導体装置の製造方法
【課題】 電力等の信号の合成効率が高く、チップ占有面積を低減可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】 本発明の半導体装置１０は、電極パッド１１と、複数の信号伝送電極１２ａ、１２ｂおよび１２ｃと、複数の伝送線路１３、１４および１５とを有し、前記電極パッド１１と前記各信号伝送電極１２ａ、１２ｂおよび１２ｃとは、前記各伝送線路１３、１４および１５により電気的に接続され、前記複数の伝送線路１３、１４および１５の少なくとも一本は、その線路長が他の伝送線路１４以上であり、前記線路長が他の伝送線路以上である伝送線路１３および１５は、その一部または全部が空中配線され、前記空中配線された伝送線路１３ａおよび１５ａが、マイクロストリップラインであることを特徴とする。
【解決手段】 本発明の半導体装置１０は、電極パッド１１と、複数の信号伝送電極１２ａ、１２ｂおよび１２ｃと、複数の伝送線路１３、１４および１５とを有し、前記電極パッド１１と前記各信号伝送電極１２ａ、１２ｂおよび１２ｃとは、前記各伝送線路１３、１４および１５により電気的に接続され、前記複数の伝送線路１３、１４および１５の少なくとも一本は、その線路長が他の伝送線路１４以上であり、前記線路長が他の伝送線路以上である伝送線路１３および１５は、その一部または全部が空中配線され、前記空中配線された伝送線路１３ａおよび１５ａが、マイクロストリップラインであることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、出力電力の向上のために、一般に、ゲートフィンガー数を増加させる方法がある。この方法は、動作周波数が低い場合には有効である。しかしながら、ミリ波帯以上の超高周波帯の場合には、前記各ゲートフィンガーにおける増幅信号間に位相差が発生する。このため、ゲートフィンガー数を２倍にすれば、取り出せる電力が理論的には３ｄＢ増加するはずが、必ずしもそうならず、電力合成効率が低下する。
【０００３】
そこで、増幅信号間における位相差発生の抑制のために、複数のトランジスタを所定円の円周上に配置するとともに、各トランジスタに電力を供給する給電源であるゲート連結部と、各トランジスタによって増幅された増幅信号を集める集電点であるドレイン連結部とを、前記所定円の中心付近に配置した半導体装置が開示されている（特許文献１、第４頁、図１等参照）。
【０００４】
また、増幅信号間における位相差発生を抑制するために、ゲートパッドから各ゲートフィンガーの一端と、前記ゲートパッドから前記各ゲートフィンガーの一端までとの移相量が同一となるような幅と長さを持つ線路で接続するＦＥＴが開示されている（特許文献２、第４頁、図１参照）。さらに、特許文献２では、前記線路をエアブリッジしたワイヤとすることにより、ワイヤと基板との間に分布するキャパシタンスが低減されてインダクタンスが増加することが開示されている（同文献の明細書第００２６段落）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−３７３０８号公報
【特許文献２】特開平７−６６２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献１に記載の半導体装置、および前記特許文献２に記載のＦＥＴには、例えば、以下の問題がある。
【０００７】
前記特許文献１に記載の半導体装置では、増幅信号の位相を揃えるために、所定円上にトランジスタが配置されている（同文献の明細書第００１４段落等）。このため、チップにおける半導体装置の占有面積が増大してしまう。また、各ゲートフィンガーを同心円状に配置した場合、各ゲートフィンガー間に放射状に広がるドレイン電極を配置しなければならない（同文献の明細書第００１５段落等）。このため、チップにおける半導体装置の占有面積（チップ占有面積）が増大してしまう。
【０００８】
前記特許文献２に記載のＦＥＴのように、エアブリッジしたワイヤにより、ゲートパッドと各ゲートフィンガーとを接続する場合、ワイヤを打つ（ワイヤボンディングする）ことのできるサイズのパッド（ボンディングパッド）が必要である。このため、チップにおけるＦＥＴの占有面積（チップ占有面積）が増大してしまう。
【０００９】
本発明の目的は、電力等の信号の合成効率が高く、チップ占有面積を低減可能な半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の半導体装置は、
電極パッドと、信号伝送電極と、伝送線路とを有し、
前記信号伝送電極および前記伝送線路は、複数であり、
前記電極パッドと前記各信号伝送電極とは、前記各伝送線路により電気的に接続され、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路は、その一部または全部が空中配線され、
前記空中配線された伝送線路が、マイクロストリップラインであることを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、
電極パッドを形成する電極パッド形成工程と、
複数の信号伝送電極を形成する信号伝送電極形成工程と、
前記電極パッドと前記各信号伝送電極とを、複数の各伝送線路を配線することにより電気的に接続する伝送線路配線工程とを含み、
前記伝送線路配線工程において、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路の一部または全部を、マイクロストリップラインである空中配線とすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、電力等の信号の合成効率が高く、チップ占有面積を低減可能な半導体装置および半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、本発明の半導体装置の実施形態１における一例の構成を示す斜視図である。（ｂ）は、図１（ａ）に示す半導体装置のＩ−Ｉ方向に見た断面図である。（ｃ）は、前記実施形態１におけるその他の例の構成を示す断面図である。
【図２】（ａ）は、本発明の半導体装置の実施形態２における一例の構成を示す斜視図である。（ｂ）は、図２（ａ）に示す半導体装置のＩＩ−ＩＩ方向に見た断面図である。
【図３】（ａ）は、本発明の半導体装置の実施形態２におけるその他の例の構成を示す斜視図である。（ｂ）は、図３（ａ）に示す半導体装置のＩＩＩ−ＩＩＩ方向に見た断面図である。
【図４】本発明の半導体装置の実施形態３における一例の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
本発明において「上に」は、特に断らない限り、上面に直接接触した状態でも良いし、間に他の構成要素が配置されていても良い。「下に」も同様とする。本発明において、「上面に」は、特に断らない限り、上面に直接接触した状態とする。「下面に」も同様とする。
【００１５】
以下、本発明の半導体装置および半導体製造装置の製造方法について、例を挙げて詳細に説明する。ただし、本発明は、以下の実施形態に限定されない。なお、以下の図１から図４において、同一部分には、同一符号を付している。また、図面においては、説明の便宜上、各部の構造は適宜簡略化して示す場合があり、各部の寸法比等は、実際とは異なる場合がある。
【００１６】
（実施形態１）
本実施形態の半導体装置は、マルチフィンガー型の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。本実施形態のＦＥＴにおいて、前記信号伝送電極であるゲートフィンガー（ゲート電極）の数は、３本である。
【００１７】
図１（ａ）および図１（ｂ）に、本実施形態のＦＥＴの一例の構成を示す。図１（ａ）は、本実施形態のＦＥＴの斜視図である。図１（ｂ）は、図１（ａ）に示すＦＥＴのＩ−Ｉ方向に見た断面図である。図示のとおり、このＦＥＴ１０は、電極パッドであるゲートパッド１１と、３本のゲートフィンガー１２ａ、１２ｂおよび１２ｃと、３本の伝送線路１３、１４および１５とを有する。ゲートパッド１１並びに３本のゲートフィンガー１２ａ、１２ｂおよび１２ｃは、半導体層１７上に設けられている。さらに、半導体層１７上には、ドレイン電極１８ａおよび１８ｂ、並びにソース電極１９ａおよび１９ｂが設けられている。半導体層１７は、半導体基板１６上に形成されている。ゲートフィンガー１２ａは、ドレイン電極１８ａとソース電極１９ａとの間に配置されている。ゲートフィンガー１２ｂは、ソース電極１９ａとドレイン電極１８ｂとの間に配置されている。ゲートフィンガー１２ｃは、ドレイン電極１８ｂとソース電極１９ｂとの間に配置されている。本実施形態のＦＥＴにおいて、ゲートフィンガー１２ａとゲートフィンガー１２ｃとは、ゲートパッド１１とゲートフィンガー１２ｂとの間にわたって引かれた直線２１を中心に、対称となるように配置されている（図１（ａ）において、左右対称）。
【００１８】
ゲートパッド１１とゲートフィンガー１２ｂとは、伝送線路１４により電気的に接続されている。伝送線路１４の下には、絶縁のために、誘電体層２０が形成されている。伝送線路１４は、この誘電体層２０上に配線されている。この誘電体層２０の比誘電率は、後述する半導体層１７と同じである（比誘電率：９）。
【００１９】
ゲートパッド１１とゲートフィンガー１２ａとは、伝送線路１３により電気的に接続されている。ゲートパッド１１とゲートフィンガー１２ｃとは、伝送線路１５により電気的に接続されている。伝送線路１３および１５は、その線路長が伝送線路１４より長い。伝送線路１３および伝送線路１５の線路長は、同じである。なお、本発明において、「線路長」とは、伝送線路の物理的な長さをいう。本実施形態での「伝送線路１４」は、本発明の「他の伝送線路」に相当する。本実施形態での「伝送線路１３」および「伝送線路１５」は、本発明の「線路長が他の伝送線路以上である伝送線路」に相当する。
【００２０】
伝送線路１３は、その全部が空中配線されたマイクロストリップライン１３ａである。伝送線路１５は、その全部が空中配線されたマイクロストリップライン１５ａである。空中配線１３ａの高さ（Ｈ１）と、空中配線１３ｂの高さ（Ｈ２）とは、同じである（Ｈ１＝Ｈ２）。なお、本実施形態において、前記「高さ」とは、伝送線路下の層（伝送線路１３および１５では半導体層１７、伝送線路１４では誘電体層２０）の表面から伝送線路の下面までの距離をいう。なお、図１（ｂ）では、図面の見易さを考慮して、前記各ゲートフィンガー、前記各ソース電極および前記各ドレイン電極、並びに前記空中配線の断面以外の部分の記載を省略している。図１（ｃ）、図２（ｂ）、図３（ｂ）および図４においても、同様である。
【００２１】
なお、本実施形態のＦＥＴでは、伝送線路１３の全部が空中配線されたマイクロストリップライン１３ａであるが、本発明は、この例に限定されない。例えば、ゲートフィンガー１２ａ付近の半導体層１７に、前述と同様の誘電体層が形成され、その上に伝送線路１３の一部が配線され、残りの部分が空中配線されたマイクロストリップラインであってもよい。また、例えば、ゲートフィンガー１２ｃ付近の半導体層１７に、前述と同様の誘電体層が形成され、その上に伝送線路１５の一部が配線され、残りの部分が空中配線されたマイクロストリップラインであってもよい。
【００２２】
本実施形態のＦＥＴでは、電極パッドであるゲートパッド１１に接続される空中配線１３ａおよび１５ａが、マイクロストリップラインである。このため、例えば、前記特許文献２に記載のＦＥＴのように、ワイヤを用いないため、ワイヤボンディングすることによって、ワイヤをゲートパッドに接続する必要がない。したがって、本実施形態のＦＥＴにおけるゲートパッドをワイヤボンディング可能なサイズのパッド（ボンディングパッド）とする必要がない。本実施形態のＦＥＴでは、ゲートパッドとして小型の電極パッドを用いることができる。この結果、本実施形態のＦＥＴでは、チップ占有面積を低減可能である。
【００２３】
このような本発明の効果について、以下に例をあげて説明する。ただし、本発明は、以下の例示により何ら限定ないし制限されない。すなわち、ミリ波帯域で使用するＦＥＴの半導体素子のサイズは、例えば、１００μｍ×１００μｍ程度である。これに対して、ＦＥＴのゲートフィンガー等の信号伝送電極と、ゲートパッド等の電極パッドとを、ワイヤを用いて接続する場合、ワイヤボンディングが可能なように、電極パッド（ボンディングパッド）のサイズは、例えば、１００μｍ×１００μｍ程度の大きさが必要である。このため、チップに占めるＦＥＴ全体としての面積（チップ占有面積）は、前記ＦＥＴの半導体素子のおよそ２倍となる。
【００２４】
以下に、本実施形態のＦＥＴにより、複数の伝送線路における信号間の位相差の発生を抑制するメカニズムについて説明する。ただし、本発明は、以下の記載により、なんら限定ないし制限されない。
【００２５】
一般的に、実効的な比誘電率の異なる物質内を高周波信号が伝搬する場合、その高周波信号の波長は、下記式（Ｉ）で表すことができる。
【数１】
λ：真空中を伝搬する信号の波長
λｎｅｗ：物質内を伝搬する信号の波長
Ｅｒ：比誘電率
【００２６】
一方、前記電極パッドであるゲートパッドからゲートフィンガーに高周波信号が伝搬する場合、前記高周波信号は、伝送線路とグラウンドとの間に存在する誘電体の実効的な比誘電率の影響を受けて、前記式（Ｉ）と同様に波長短縮を起こす。
【００２７】
具体的には、例えば、伝送線路とグラウンドとの間に存在する誘電体の実効的な比誘電率が４である場合、誘電体上の伝送線路を伝搬する高周波信号は、真空中の伝送線路を伝搬する場合と比較して、その波長が１／２に短縮される。このため、前記誘電体上の伝送線路を伝搬する場合と前記真空中の伝送線路を伝搬する場合とにおいて、同一の位相変化量を得るには、前記誘電体上の伝送線路が、前記真空中の伝送線路と比較して、１／２の線路長を有すればよいこととなる。言い換えれば、前記誘電体上の伝送線路では、前記真空中の伝送線路と比較して、２倍の位相回転が得られるため、等価的に実効的な線路長が増加したこととなる。
【００２８】
本実施形態のＦＥＴでは、例えば、半導体層１７は、厚さが２μｍで比誘電率が９である。比誘電率が９の半導体材料としては、例えば、ＧａＮがあげられる。半導体基板１６は、例えば、シリコン（Ｓｉ）等から形成される。
【００２９】
伝送線路１４は、前記誘電体層（比誘電率：９）上に配線された平坦な線路（誘電体層上配線）である。一方、前述のとおり、伝送線路１３および１５は、その全部が空中配線されたマイクロストリップライン（空中配線１３ａおよび１５ａ）である。両空中配線１３ａおよび１５ａは、例えば、その高さ（Ｈ１およびＨ２）が２μｍである。これらの伝送線路１３、１４および１５には、例えば、真空中でλ＝１００μｍ（周波数：３００ＧＨｚ）の波長の信号が伝搬される。
【００３０】
ここで、両空中配線１３ａおよび１５ａの高さ（Ｈ１およびＨ２）と半導体層１７の厚みとが、それぞれ２μｍである。このため、伝送線路１３および１５（空中配線１３ａおよび１５ａ）における実効的な比誘電率は、その中間値である４程度となる。一方、伝送線路１４の実効的な比誘電率は９程度である。
【００３１】
前記式（Ｉ）より、伝送線路１４では、真空中の伝送線路を伝搬する場合と比較して、その波長を１／３に短縮する効果が得られる。伝送線路１３および１５では、真空中の伝送線路を伝搬する場合と比較して、その波長を１／２に短縮する効果が得られる。このため、伝送線路１４と伝送線路１３および１５とにおいて、同一の位相変化量を得るには、例えば、伝送線路１４の長さが３３μｍである場合、伝送線路１３および１５は、その長さが５０μｍである。このようにすることで、本実施形態のＦＥＴでは、ゲートパッド１１から各ゲートフィンガー１２ａ、１２ｂおよび１２ｃまでの位相変化量を揃えることができる。この結果、本実施形態のＦＥＴは、その電力合成効率が高い。なお、前記電力合成効率とは、例えば、電力という信号の合成効率（信号合成効率）を意味する。また、前記「位相変化量が揃っている」には、前記位相変化量が完全に揃っている場合のみではなく、例えば、前記位相変化量の相異により、位相差が発生する場合であっても、その位相差による電力合成効率の低下が実質的に問題とならない場合も含まれる。
【００３２】
本実施形態のＦＥＴでは、前述のとおり、伝送線路１３および１５における空中配線１３ａおよび１５ａの高さは、２μｍである。このため、伝送線路が平坦な線路である場合と比較して、その線路長を４μｍ増加させることができる。この結果、レイアウトを決定する平面方向の伝送線路１３および１５の線路長は、４６μｍである。
【００３３】
本実施形態のＦＥＴは、小型の電極パッドの使用によるチップ占有面積の低減に加えて、チップ占有面積を、さらに低減することができる。以下、この効果について説明する。
【００３４】
伝送線路１３および１５を用いて、最短のゲートピッチを構成すると、ゲートピッチが１３μｍであれば、３本の伝送線路１３、１４および１５の位相変化量を揃えることができる。本実施形態のＦＥＴにおいて、前記ゲートピッチとは、例えば、ゲートフィンガー１２ｂとゲートフィンガー１２ａとの距離、およびゲートフィンガー１２ｂとゲートフィンガー１２ｃとの距離をいう。
【００３５】
一方、前記伝送線路が３本とも平坦な線路である場合には、これらの伝送線路の位相変化量を揃えるには、ゲートピッチを３３μｍ以上としなければならない。このように、伝送線路１３および１５が、空中配線１３ａおよび１５ａであることで、前記伝送線路が３本とも平坦な線路である場合と比較して、前記伝送線路の位相変化量を揃えることが容易である。
【００３６】
このように、本実施形態のＦＥＴでは、伝送線路１３および１５が、空中配線１３ａおよび１５ａであることにより、これらの伝送線路が平坦な線路である場合と比較して、その面積を５０％以下に低減できる。すなわち、チップ占有面積をさらに大幅に低減することができる。
【００３７】
なお、本実施形態のＦＥＴでは、前述のとおり、各伝送線路下に形成されている層、すなわち、伝送線路１４では誘電体層２０、伝送線路１３および１５では半導体層１７における比誘電率は同一であるが、本発明は、この例に限定されない。例えば、伝送線路１３および１５下に配置される層として、伝送線路１４下に配置される層とは比誘電率の異なる誘電体層を配置してもよい。例えば、図１（ｃ）に示すように、伝送線路１３および１５下に配置される層２０ａが、伝送線路１４下に配置される層２０より比誘電率の高い層であれば、伝送線路１３および１５の線路長をより短縮することができる。この結果、チップ占有面積をさらに低減することができる。また、例えば、伝送線路１４下に配置される層２０が、伝送線路１３および１５下に配置される層２０ａより比誘電率の低い層であれば、伝送線路１３および１５の線路長をより短縮することができる。
【００３８】
つぎに、本実施形態の電界効果トランジスタの動作方法を説明する。
【００３９】
ゲートパッド１１に入力された信号は、ゲートパッド１１に接続された伝送線路１３、１４、および１５に分配される。分配された各信号は、各伝送線路を伝搬して、各ゲートフィンガー１２ａ、１２ｂおよび１２ｃに入力される。この際、前述のとおり、ゲートパッド１１から各ゲートフィンガー１２ａ、１２ｂおよび１２ｃまでの位相変化量が揃っている。このため、各信号間における位相差の発生が抑制される。このため、各ドレイン電極に現われる増幅信号同士が互いに相殺し合うことがない。この結果、本実施形態のＦＥＴでは、効率良く電力を合成することができる。
【００４０】
本発明の半導体装置の製造方法は特に制限されないが、前記本発明の製造方法により製造することが好ましい。また、前記本発明の製造方法において、前記各工程を行う順序は特に制限されず、どのような順序でもよく、逐次でも同時でもよい。以下、本実施形態のＦＥＴの製造方法の一例を、図１を参照して説明する。
【００４１】
まず、半導体基板１６上に、例えば、ＧａＮからなる半導体層（厚さ：２μｍ、比誘電率：９）１７を成長させて形成する（半導体層形成工程）。ついで、この半導体層１７上に、保護膜を成膜する。
【００４２】
つぎに、前記保護膜を、フッ酸（ＨＦ）等により除去した後、フォトリソグラフィ法により溝部形成領域に開口部を有するレジストパターンを形成する。このレジストパターンをマスクとして、半導体層１７に対してエッチングを行う。このエッチングにより、半導体層１７に溝部を形成する。このエッチングには、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法またはＭＩＥ（Ｍｏｌｅｃｕｌａｒ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等を用いることができる。その後、レジストパターンを、例えば、剥離、アッシング等により除去する。
【００４３】
つぎに、前記溝部に、誘電体層（比誘電率：９）２０を堆積する。この堆積には、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法等を用いることができる。
【００４４】
つぎに、誘電体層２０を研磨して、その表面を平坦化する。この研磨には、例えば、化学的機械平坦化（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いることができる。
【００４５】
ここで、複数の誘電体層を使用する場合には、例えば、上記溝部の形成から誘電体層の堆積、その表面の平坦化までを繰り返し行う。このようにすれば、例えば、前記各伝送線路下に、実効比誘電率の異なる誘電体層を配置することができる（誘電体層配置工程）。
【００４６】
つぎに、半導体層１７上にゲートパッド１１を形成する（ゲートパッド形成工程）。半導体層１７上にＦＥＴのゲートフィンガー１２ａ、１２ｂおよび１２ｃを形成する（ゲートフィンガー形成工程）。半導体層１７上にドレイン電極１８ａおよび１８ｂを形成する（ドレイン電極形成工程）。半導体層１７上にソース電極１９ａおよび１９ｂを形成する（ソース電極形成工程）。この際、ゲートフィンガー１２ａを、ドレイン電極１８ａとソース電極１９ａとの間に形成する。ゲートフィンガー１２ｂを、ソース電極１９ａとドレイン電極１８ｂとの間に形成する。ゲートフィンガー１２ｃを、ドレイン電極１８ｂとソース電極１９ｂとの間に形成する。また、ゲートフィンガー１２ａとゲートフィンガー１２ｃとを、ゲートパッド１１とゲートフィンガー１２ｂとの間にわたって引かれた直線２１を中心に、対称となるように配置する（図１（ａ）において、左右対称）。前記ゲートフィンガー形成工程、前記ドレイン電極形成工程および前記ソース電極形成工程は、例えば、同時に行ってもよい。本実施形態での「ゲートパッド形成工程」は、本発明の「電極パッド形成工程」に相当する。本実施形態での「ゲートフィンガー形成工程」は、本発明の「信号伝送電極形成工程」に相当する。
【００４７】
つぎに、ゲートパッド１１とゲートフィンガー１２ｂとを、誘電体層２０上に伝送線路１４を配線することにより電気的に接続する。ゲートパッド１１とゲートフィンガー１２ａとを、マイクロストリップラインである空中配線１３ａを配線することにより電気的に接続する。ゲートパッド１１とゲートフィンガー１２ｃとを、マイクロストリップラインである空中配線１５ａを配線することにより電気的に接続する（伝送線路配線工程）。マイクロストリップラインである空中配線１３ａおよび１５ａを配線する方法は、特に限定されず、従来公知の方法を使用することができる。このようにして、本実施形態のＦＥＴを製造可能である。ただし、本実施形態のＦＥＴを製造する方法は、この例に限定されない。
【００４８】
本実施形態のＦＥＴでは、前述のとおり、伝送線路１３および１５は、線路長が同一であり、かつ、その線路長が伝送線路１４より長い。ただし、本発明は、この例に限定されない。例えば、３本の伝送線路において、その線路長が全て異なっていてもよい。このような場合には、２番目に線路長が長い伝送線路をマイクロストリップラインである空中配線とし、線路長が最長の伝送線路を、２番目に線路長が長い伝送線路より高い、マイクロストリップラインである空中配線とする。このように、例えば、両伝送線路における、マイクロストリップラインである空中配線の高さを調整することにより、前述の本発明の効果を得ることができる。
【００４９】
本実施形態のＦＥＴでは、前述のとおり、前記ゲートパッドから前記各ゲートフィンガーまでの位相変化量を揃えるために、前記ゲートパッドと前記各ゲートフィンガーとが、前述の伝送線路により電気的に接続されているが、本発明は、この例に限定されない。本発明では、例えば、各ドレイン電極からドレインパッドまでの位相変化量を揃えるために、前述の電界効果トランジスタ１０と同様にして、前記各ドレイン電極と前記ドレインパッドとが、前述の伝送線路により電気的に接続されていてもよい。このようにすることで、前記各ドレイン電極から前述の伝送線路を通じて、前記ドレインパッドに伝送される増幅信号間に位相差が発生せず、前記各増幅信号同士が互いに相殺しあうことがない。この結果、このような場合でも、効率良く電力を合成することができ、かつ、チップ占有面積を低減可能である。この例において、前記「ドレインパッド」は、本発明の「電極パッド」に相当する。前記「ドレインフィンガー」は、本発明の「信号伝送電極」に相当する。
【００５０】
また、本発明では、前述のようにして、前記ゲートパッドから前記各ゲートフィンガーまでの位相変化量を揃え、かつ、前述のようにして、前記各ドレイン電極から前記ドレインパッドまでの位相変化量を揃えてよい。このようにすることで、より効率良く電力を合成することができ、かつ、よりチップ占有面積を低減可能である。
【００５１】
前述のとおり、本実施形態のＦＥＴでは、前記信号伝送電極であるゲートフィンガーの数が奇数である３本の場合を例にとり説明したが、本発明は、この例に限定されない。以下の実施形態２において、前記ゲートフィンガー数が偶数の場合を説明する。説明の便宜のために、前記ゲートフィンガー数が４本の場合を、図面に基づき例示する。
【００５２】
（実施形態２）
図２に、本実施形態のＦＥＴの一例の構成を示す。図２（ａ）は、本実施形態のＦＥＴの斜視図である。図２（ｂ）は、図２（ａ）に示すＦＥＴのＩＩ−ＩＩ方向に見た断面図である。図示のとおり、このＦＥＴ２０は、電極パッドであるゲートパッド１１と、４本のゲートフィンガー２２ａ、２２ｂ、２２ｃおよび２２ｄと、４本の伝送線路２３、２４ａ、２４ｂおよび２５とを有する。ゲートパッド１１並びに４本のゲートフィンガー２２ａ、２２ｂ、２２ｃおよび２２ｄは、半導体層１７上に設けられている。さらに、半導体層１７上には、ドレイン電極２８ａ、２８ｂおよび２８ｃ並びにソース電極２９ａおよび２９ｂが設けられている。半導体層１７は、半導体基板１６上に形成されている。ゲートフィンガー１２ａは、ドレイン電極２８ａとソース電極２９ａとの間に配置されている。ゲートフィンガー２２ｂは、ソース電極２９ａとドレイン電極２８ｂとの間に配置されている。ゲートフィンガー２２ｃは、ドレイン電極２８ｂとソース電極２９ｂとの間に配置されている。ゲートフィンガー２２ｄは、ソース電極２９ｂとドレイン電極２８ｃとの間に配置されている。本実施形態のＦＥＴにおいて、ゲートフィンガー２２ａとゲートフィンガー２２ｄとは、ゲートパッド１１の中心とドレイン電極２８ｂの中心とを通る直線２１ａを中心に、対称となるように配置されている（図２（ａ）において、左右対称）。また、ゲートフィンガー２２ｂとゲートフィンガー２２ｃとは、直線２１ａを中心に、対称となるように配置されている（図２（ａ）において、左右対称）。
【００５３】
ゲートパッド１１とゲートフィンガー２２ｂとは、伝送線路２４ａにより電気的に接続されている。ゲートパッド１１とゲートフィンガー２２ｃとは、伝送線路２４ｂにより電気的に接続されている。伝送線路２４ａおよび伝送線路２４ｂの下には、絶縁のために、誘電体層２０ｂが形成されている。伝送線路２４ａおよび伝送線路２４ｂは、この誘電体層２０ｂ上に配線されている。伝送線路２４ａおよび伝送線路２４ｂの線路長は、同じである。この誘電体層２０ｂの比誘電率は、半導体層１７と同じである（比誘電率：９）。
【００５４】
ゲートパッド１１とゲートフィンガー２２ａとは、伝送線路２３により電気的に接続されている。ゲートパッド１１とゲートフィンガー２２ｄとは、伝送線路２５により電気的に接続されている。伝送線路２３および伝送線路２５は、伝送線路２４ａおよび２４ｂより、その線路長が長い。伝送線路２３および伝送線路２５の線路長は、同じである。
【００５５】
伝送線路２３は、その全部が空中配線されたマイクロストリップライン２３ａである。伝送線路２５は、その全部が空中配線されたマイクロストリップライン２５ａである。空中配線２３ａの高さ（Ｈ１）と、空中配線２５ａの高さ（Ｈ２）とは、同じである（Ｈ１＝Ｈ２）。
【００５６】
上記のように、前記ゲートフィンガーの数が４本（偶数）の場合でも、前述の電界効果トランジスタ１０における伝送線路１４に代えて、線路長が同じである２本の伝送線路２４ａおよび２４ｂを、例えば、誘電体層２０ｂ上に配線された平坦な線路とすることにより、前述の電界効果トランジスタ１０と同様に、本発明の効果が得られる。
【００５７】
本実施形態のＦＥＴでは、線路長が長い伝送線路を、マイクロストリップラインである空中配線としているが、本発明は、この例に限定されない。例えば、前記ゲートパッドと前記ゲートパッドからの距離が近い方の前記ゲートフィンガーとを接続する伝送線路の一部または全部を、マイクロストリップラインである空中配線としてもよい。この場合には、例えば、マイクロストリップラインとして、基板厚が厚く、半導体層（誘電体層）上の伝送線路と同じ比誘電率を有するとみなすことのできるものを用いる。
【００５８】
図３に、上記した構成のＦＥＴの一例の構成を示す。図３（ａ）は、このＦＥＴの斜視図である。図３（ｂ）は、図３（ａ）に示すＦＥＴのＩＩＩ−ＩＩＩ方向に見た断面図である。前記両図に示すとおり、このＦＥＴでは、ゲートパッド１１とゲートフィンガー２２ａとは、半導体層１７上の伝送線路２３ｂにより電気的に接続されている。ゲートパッド１１とゲートフィンガー２２ｄとは、半導体層１７上の伝送線路２５ｂにより電気的に接続されている。ゲートパッド１１とゲートフィンガー２２ｂおよび２２ｃとは、共通の、マイクロストリップラインである空中配線２４ｃにより電気的に接続されている。伝送線路２３ｂおよび伝送線路２５ｂと、空中配線２４ｃとは、その線路長が同じである。マイクロストリップラインである空中配線２４ｃは、その基板厚が十分に厚いため、半導体層１７上に配線された伝送線路２３ｂおよび２５ｂと同じ比誘電率を有するとみなすことができる。半導体層１７には、前述の誘電体層２０ｂが形成されていない。これらの以外の構成は、前述の電界効果トランジスタ２０と同様である。前記「伝送線路２３ｂ」および前記「伝送線路２５ｂ」は、本発明の「他の伝送線路」に相当する。前記「空中配線２４ｃ」は、本発明の「線路長が他の伝送線路以上である伝送線路」に相当する。このＦＥＴにおいても、前述の電界効果トランジスタ１０と同様に、本発明の効果が得られる。この効果に加えて、例えば、特性インピーダンスを同一とみなすことができるため、反射損失を低減可能である。なお、このような構成は、前述の実施形態１および後述の実施形態３においても適用可能である。
【００５９】
つぎに、以下の実施形態３において、前記ゲートフィンガー数が５本以上の場合を説明する。説明の便宜のために、前記ゲートフィンガー数が５本の場合を、図面に基づき例示する。
【００６０】
（実施形態３）
図４の断面図に、本実施形態のＦＥＴの一例の構成を示す。図示のとおり、このＦＥＴ３０は、５本の伝送線路３３ａ、３４ａ、３４ｂ、３４ｃ及び３５ａを有する。なお、図示していないが、このＦＥＴ３０は、ゲートパッドと前記５本の伝送線路に対応する本数のゲートフィンガーとを有する。伝送線路３４ａの下には、絶縁のために、誘電体層２０ｃが形成されている。伝送線路３４ａは、この誘電体層２０ｃ上に配線されている。
【００６１】
伝送線路３４ｂおよび伝送線路３４ｃは、伝送線路３４ａより、その線路長が長い。伝送線路３４ｂおよび伝送線路３４ｃの線路長は、同じである。伝送線路３３ａおよび伝送線路３５ａは、伝送線路３４ｂおよび伝送線路３４ｃより、その線路長が長い。伝送線路３３ａおよび伝送線路３５ａの線路長は、同じである。
【００６２】
伝送線路３３ａは、その全部が空中配線されたマイクロストリップラインである。伝送線路３５ａは、その全部が空中配線されたマイクロストリップラインである。空中配線３３ａの高さ（Ｈ１）と、空中配線３５ａの高さ（Ｈ２）とは、同じである（Ｈ１＝Ｈ２）。また、伝送線路３４ｂは、その全部が空中配線されたマイクロストリップラインである。伝送線路３４ｃは、その全部が空中配線されたマイクロストリップラインである。空中配線３４ｂの高さ（Ｈ３）と、空中配線３４ｃの高さ（Ｈ４）とは、同じである（Ｈ３＝Ｈ４）。空中配線３３ａおよび空中配線３５ａは、空中配線３４ｂおよび空中配線３４ｃより、高い位置に配線された空中配線である（Ｈ１＝Ｈ２＞Ｈ３＝Ｈ４）。
【００６３】
上記のように、前記ゲートフィンガーの数が５本以上の場合でも、前述した３本の伝送線路の線路長が全て異なる場合と同様に、例えば、前記各空中配線の高さを調整することにより、前述の電界効果トランジスタ１０と同様に、本発明の効果が得られる。
【００６４】
以上のとおり、本発明の半導体装置は、電力等の信号の合成効率が高く、チップ占有面積を低減可能である。従って、本発明の半導体装置の用途としては、例えば、マイクロ波で使用する電界効果トランジスタ等があげられる。ただし、その用途は限定されず、広い分野に適用可能である。
【００６５】
上記の実施形態の一部または全部は、以下の付記のようにも記載しうるが、以下には限定されない。
【００６６】
（付記１）電極パッドと、信号伝送電極と、伝送線路とを有し、
前記信号伝送電極および前記伝送線路は、複数であり、
前記電極パッドと前記各信号伝送電極とは、前記各伝送線路により電気的に接続され、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路は、その一部または全部が空中配線され、
前記空中配線された伝送線路が、マイクロストリップラインであることを特徴とする半導体装置。
【００６７】
（付記２）前記各伝送線路下に、実効比誘電率の異なる誘電体層が配置されていることを特徴とする付記１に記載の半導体装置。
【００６８】
（付記３）前記線路長が他の伝送線路以上である伝送線路が、他の伝送線路と異なる実効比誘電率を有する伝送線路であることを特徴とする付記１または２に記載の半導体装置。
【００６９】
（付記４）前記電極パッドから前記各信号伝送電極までの位相変化量が揃っていることを特徴とする付記１から３のいずれかに記載の半導体装置。
【００７０】
（付記５）電界効果トランジスタであることを特徴とする付記１から４のいずれかに記載の半導体装置。
【００７１】
（付記６）前記電極パッドが、ゲートパッドおよびドレインパッドの少なくとも一方であり、前記信号伝送電極が、ゲートフィンガーおよびドレインフィンガーの少なくとも一方であることを特徴とする付記５に記載の半導体装置。
【００７２】
（付記７）電極パッドを形成する電極パッド形成工程と、
複数の信号伝送電極を形成する信号伝送電極形成工程と、
前記電極パッドと前記各信号伝送電極とを、複数の各伝送線路を配線することにより電気的に接続する伝送線路配線工程とを含み、
前記伝送線路配線工程において、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路の一部または全部を、マイクロストリップラインである空中配線とすることを特徴とする半導体装置の製造方法。
【００７３】
（付記８）さらに、前記各伝送線路下に、実効比誘電率の異なる誘電体層を配置する誘電体層配置工程を含むことを特徴とする付記７に記載の半導体装置の製造方法。
【００７４】
（付記９）前記伝送線路配線工程において、
前記線路長が他の伝送線路以上である伝送線路を、他の伝送線路と異なる実効比誘電率を有する伝送線路とすることを特徴とする付記７または８に記載の半導体装置の製造方法。
【００７５】
（付記１０）前記電極パッドから前記各信号伝送電極までの位相変化量を揃えることを特徴とする付記７から９のいずれかに記載の半導体装置の製造方法。
【００７６】
（付記１１）前記半導体装置が、電界効果トランジスタであることを特徴とする付記７から１０のいずれかに記載の半導体装置の製造方法。
【００７７】
（付記１２）前記電極パッド形成工程において、
前記電極パッドを、ゲートパッドおよびドレインパッドの少なくとも一方とし、
前記信号伝送電極形成工程において、
前記信号伝送電極を、ゲートフィンガーおよびドレインフィンガーの少なくとも一方とすることを特徴とする付記１１に記載の半導体装置の製造方法。
【符号の説明】
【００７８】
１０、２０、３０ 電界効果トランジスタ（半導体装置）
１１ ゲートパッド（電極パッド）
１２ａ、１２ｂ、１２ｃ、２２ａ、２２ｂ、２２ｃ、２２ｄ ゲートフィンガー（信号伝送電極）
１３、１４、１５、２３、２３ｂ、２４ａ、２４ｂ、２５、２５ｂ、３４ａ 伝送線路
１３ａ、１５ａ、２３ａ、２４ｃ、２５ａ、３３ａ、３４ｂ、３４ｃ、３５ａ 空中配線されたマイクロストリップライン
１６ 半導体基板
１７ 半導体層
１８ａ、１８ｂ、２８ａ、２８ｂ、２８ｃ ドレイン電極
１９ａ、１９ｂ、２９ａ、２９ｂ ソース電極
２０、２０ａ、２０ｂ、２０ｃ 誘電体層
２１、２１ａ 直線
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、出力電力の向上のために、一般に、ゲートフィンガー数を増加させる方法がある。この方法は、動作周波数が低い場合には有効である。しかしながら、ミリ波帯以上の超高周波帯の場合には、前記各ゲートフィンガーにおける増幅信号間に位相差が発生する。このため、ゲートフィンガー数を２倍にすれば、取り出せる電力が理論的には３ｄＢ増加するはずが、必ずしもそうならず、電力合成効率が低下する。
【０００３】
そこで、増幅信号間における位相差発生の抑制のために、複数のトランジスタを所定円の円周上に配置するとともに、各トランジスタに電力を供給する給電源であるゲート連結部と、各トランジスタによって増幅された増幅信号を集める集電点であるドレイン連結部とを、前記所定円の中心付近に配置した半導体装置が開示されている（特許文献１、第４頁、図１等参照）。
【０００４】
また、増幅信号間における位相差発生を抑制するために、ゲートパッドから各ゲートフィンガーの一端と、前記ゲートパッドから前記各ゲートフィンガーの一端までとの移相量が同一となるような幅と長さを持つ線路で接続するＦＥＴが開示されている（特許文献２、第４頁、図１参照）。さらに、特許文献２では、前記線路をエアブリッジしたワイヤとすることにより、ワイヤと基板との間に分布するキャパシタンスが低減されてインダクタンスが増加することが開示されている（同文献の明細書第００２６段落）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−３７３０８号公報
【特許文献２】特開平７−６６２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献１に記載の半導体装置、および前記特許文献２に記載のＦＥＴには、例えば、以下の問題がある。
【０００７】
前記特許文献１に記載の半導体装置では、増幅信号の位相を揃えるために、所定円上にトランジスタが配置されている（同文献の明細書第００１４段落等）。このため、チップにおける半導体装置の占有面積が増大してしまう。また、各ゲートフィンガーを同心円状に配置した場合、各ゲートフィンガー間に放射状に広がるドレイン電極を配置しなければならない（同文献の明細書第００１５段落等）。このため、チップにおける半導体装置の占有面積（チップ占有面積）が増大してしまう。
【０００８】
前記特許文献２に記載のＦＥＴのように、エアブリッジしたワイヤにより、ゲートパッドと各ゲートフィンガーとを接続する場合、ワイヤを打つ（ワイヤボンディングする）ことのできるサイズのパッド（ボンディングパッド）が必要である。このため、チップにおけるＦＥＴの占有面積（チップ占有面積）が増大してしまう。
【０００９】
本発明の目的は、電力等の信号の合成効率が高く、チップ占有面積を低減可能な半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の半導体装置は、
電極パッドと、信号伝送電極と、伝送線路とを有し、
前記信号伝送電極および前記伝送線路は、複数であり、
前記電極パッドと前記各信号伝送電極とは、前記各伝送線路により電気的に接続され、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路は、その一部または全部が空中配線され、
前記空中配線された伝送線路が、マイクロストリップラインであることを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、
電極パッドを形成する電極パッド形成工程と、
複数の信号伝送電極を形成する信号伝送電極形成工程と、
前記電極パッドと前記各信号伝送電極とを、複数の各伝送線路を配線することにより電気的に接続する伝送線路配線工程とを含み、
前記伝送線路配線工程において、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路の一部または全部を、マイクロストリップラインである空中配線とすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、電力等の信号の合成効率が高く、チップ占有面積を低減可能な半導体装置および半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、本発明の半導体装置の実施形態１における一例の構成を示す斜視図である。（ｂ）は、図１（ａ）に示す半導体装置のＩ−Ｉ方向に見た断面図である。（ｃ）は、前記実施形態１におけるその他の例の構成を示す断面図である。
【図２】（ａ）は、本発明の半導体装置の実施形態２における一例の構成を示す斜視図である。（ｂ）は、図２（ａ）に示す半導体装置のＩＩ−ＩＩ方向に見た断面図である。
【図３】（ａ）は、本発明の半導体装置の実施形態２におけるその他の例の構成を示す斜視図である。（ｂ）は、図３（ａ）に示す半導体装置のＩＩＩ−ＩＩＩ方向に見た断面図である。
【図４】本発明の半導体装置の実施形態３における一例の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
本発明において「上に」は、特に断らない限り、上面に直接接触した状態でも良いし、間に他の構成要素が配置されていても良い。「下に」も同様とする。本発明において、「上面に」は、特に断らない限り、上面に直接接触した状態とする。「下面に」も同様とする。
【００１５】
以下、本発明の半導体装置および半導体製造装置の製造方法について、例を挙げて詳細に説明する。ただし、本発明は、以下の実施形態に限定されない。なお、以下の図１から図４において、同一部分には、同一符号を付している。また、図面においては、説明の便宜上、各部の構造は適宜簡略化して示す場合があり、各部の寸法比等は、実際とは異なる場合がある。
【００１６】
（実施形態１）
本実施形態の半導体装置は、マルチフィンガー型の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。本実施形態のＦＥＴにおいて、前記信号伝送電極であるゲートフィンガー（ゲート電極）の数は、３本である。
【００１７】
図１（ａ）および図１（ｂ）に、本実施形態のＦＥＴの一例の構成を示す。図１（ａ）は、本実施形態のＦＥＴの斜視図である。図１（ｂ）は、図１（ａ）に示すＦＥＴのＩ−Ｉ方向に見た断面図である。図示のとおり、このＦＥＴ１０は、電極パッドであるゲートパッド１１と、３本のゲートフィンガー１２ａ、１２ｂおよび１２ｃと、３本の伝送線路１３、１４および１５とを有する。ゲートパッド１１並びに３本のゲートフィンガー１２ａ、１２ｂおよび１２ｃは、半導体層１７上に設けられている。さらに、半導体層１７上には、ドレイン電極１８ａおよび１８ｂ、並びにソース電極１９ａおよび１９ｂが設けられている。半導体層１７は、半導体基板１６上に形成されている。ゲートフィンガー１２ａは、ドレイン電極１８ａとソース電極１９ａとの間に配置されている。ゲートフィンガー１２ｂは、ソース電極１９ａとドレイン電極１８ｂとの間に配置されている。ゲートフィンガー１２ｃは、ドレイン電極１８ｂとソース電極１９ｂとの間に配置されている。本実施形態のＦＥＴにおいて、ゲートフィンガー１２ａとゲートフィンガー１２ｃとは、ゲートパッド１１とゲートフィンガー１２ｂとの間にわたって引かれた直線２１を中心に、対称となるように配置されている（図１（ａ）において、左右対称）。
【００１８】
ゲートパッド１１とゲートフィンガー１２ｂとは、伝送線路１４により電気的に接続されている。伝送線路１４の下には、絶縁のために、誘電体層２０が形成されている。伝送線路１４は、この誘電体層２０上に配線されている。この誘電体層２０の比誘電率は、後述する半導体層１７と同じである（比誘電率：９）。
【００１９】
ゲートパッド１１とゲートフィンガー１２ａとは、伝送線路１３により電気的に接続されている。ゲートパッド１１とゲートフィンガー１２ｃとは、伝送線路１５により電気的に接続されている。伝送線路１３および１５は、その線路長が伝送線路１４より長い。伝送線路１３および伝送線路１５の線路長は、同じである。なお、本発明において、「線路長」とは、伝送線路の物理的な長さをいう。本実施形態での「伝送線路１４」は、本発明の「他の伝送線路」に相当する。本実施形態での「伝送線路１３」および「伝送線路１５」は、本発明の「線路長が他の伝送線路以上である伝送線路」に相当する。
【００２０】
伝送線路１３は、その全部が空中配線されたマイクロストリップライン１３ａである。伝送線路１５は、その全部が空中配線されたマイクロストリップライン１５ａである。空中配線１３ａの高さ（Ｈ１）と、空中配線１３ｂの高さ（Ｈ２）とは、同じである（Ｈ１＝Ｈ２）。なお、本実施形態において、前記「高さ」とは、伝送線路下の層（伝送線路１３および１５では半導体層１７、伝送線路１４では誘電体層２０）の表面から伝送線路の下面までの距離をいう。なお、図１（ｂ）では、図面の見易さを考慮して、前記各ゲートフィンガー、前記各ソース電極および前記各ドレイン電極、並びに前記空中配線の断面以外の部分の記載を省略している。図１（ｃ）、図２（ｂ）、図３（ｂ）および図４においても、同様である。
【００２１】
なお、本実施形態のＦＥＴでは、伝送線路１３の全部が空中配線されたマイクロストリップライン１３ａであるが、本発明は、この例に限定されない。例えば、ゲートフィンガー１２ａ付近の半導体層１７に、前述と同様の誘電体層が形成され、その上に伝送線路１３の一部が配線され、残りの部分が空中配線されたマイクロストリップラインであってもよい。また、例えば、ゲートフィンガー１２ｃ付近の半導体層１７に、前述と同様の誘電体層が形成され、その上に伝送線路１５の一部が配線され、残りの部分が空中配線されたマイクロストリップラインであってもよい。
【００２２】
本実施形態のＦＥＴでは、電極パッドであるゲートパッド１１に接続される空中配線１３ａおよび１５ａが、マイクロストリップラインである。このため、例えば、前記特許文献２に記載のＦＥＴのように、ワイヤを用いないため、ワイヤボンディングすることによって、ワイヤをゲートパッドに接続する必要がない。したがって、本実施形態のＦＥＴにおけるゲートパッドをワイヤボンディング可能なサイズのパッド（ボンディングパッド）とする必要がない。本実施形態のＦＥＴでは、ゲートパッドとして小型の電極パッドを用いることができる。この結果、本実施形態のＦＥＴでは、チップ占有面積を低減可能である。
【００２３】
このような本発明の効果について、以下に例をあげて説明する。ただし、本発明は、以下の例示により何ら限定ないし制限されない。すなわち、ミリ波帯域で使用するＦＥＴの半導体素子のサイズは、例えば、１００μｍ×１００μｍ程度である。これに対して、ＦＥＴのゲートフィンガー等の信号伝送電極と、ゲートパッド等の電極パッドとを、ワイヤを用いて接続する場合、ワイヤボンディングが可能なように、電極パッド（ボンディングパッド）のサイズは、例えば、１００μｍ×１００μｍ程度の大きさが必要である。このため、チップに占めるＦＥＴ全体としての面積（チップ占有面積）は、前記ＦＥＴの半導体素子のおよそ２倍となる。
【００２４】
以下に、本実施形態のＦＥＴにより、複数の伝送線路における信号間の位相差の発生を抑制するメカニズムについて説明する。ただし、本発明は、以下の記載により、なんら限定ないし制限されない。
【００２５】
一般的に、実効的な比誘電率の異なる物質内を高周波信号が伝搬する場合、その高周波信号の波長は、下記式（Ｉ）で表すことができる。
【数１】
λ：真空中を伝搬する信号の波長
λｎｅｗ：物質内を伝搬する信号の波長
Ｅｒ：比誘電率
【００２６】
一方、前記電極パッドであるゲートパッドからゲートフィンガーに高周波信号が伝搬する場合、前記高周波信号は、伝送線路とグラウンドとの間に存在する誘電体の実効的な比誘電率の影響を受けて、前記式（Ｉ）と同様に波長短縮を起こす。
【００２７】
具体的には、例えば、伝送線路とグラウンドとの間に存在する誘電体の実効的な比誘電率が４である場合、誘電体上の伝送線路を伝搬する高周波信号は、真空中の伝送線路を伝搬する場合と比較して、その波長が１／２に短縮される。このため、前記誘電体上の伝送線路を伝搬する場合と前記真空中の伝送線路を伝搬する場合とにおいて、同一の位相変化量を得るには、前記誘電体上の伝送線路が、前記真空中の伝送線路と比較して、１／２の線路長を有すればよいこととなる。言い換えれば、前記誘電体上の伝送線路では、前記真空中の伝送線路と比較して、２倍の位相回転が得られるため、等価的に実効的な線路長が増加したこととなる。
【００２８】
本実施形態のＦＥＴでは、例えば、半導体層１７は、厚さが２μｍで比誘電率が９である。比誘電率が９の半導体材料としては、例えば、ＧａＮがあげられる。半導体基板１６は、例えば、シリコン（Ｓｉ）等から形成される。
【００２９】
伝送線路１４は、前記誘電体層（比誘電率：９）上に配線された平坦な線路（誘電体層上配線）である。一方、前述のとおり、伝送線路１３および１５は、その全部が空中配線されたマイクロストリップライン（空中配線１３ａおよび１５ａ）である。両空中配線１３ａおよび１５ａは、例えば、その高さ（Ｈ１およびＨ２）が２μｍである。これらの伝送線路１３、１４および１５には、例えば、真空中でλ＝１００μｍ（周波数：３００ＧＨｚ）の波長の信号が伝搬される。
【００３０】
ここで、両空中配線１３ａおよび１５ａの高さ（Ｈ１およびＨ２）と半導体層１７の厚みとが、それぞれ２μｍである。このため、伝送線路１３および１５（空中配線１３ａおよび１５ａ）における実効的な比誘電率は、その中間値である４程度となる。一方、伝送線路１４の実効的な比誘電率は９程度である。
【００３１】
前記式（Ｉ）より、伝送線路１４では、真空中の伝送線路を伝搬する場合と比較して、その波長を１／３に短縮する効果が得られる。伝送線路１３および１５では、真空中の伝送線路を伝搬する場合と比較して、その波長を１／２に短縮する効果が得られる。このため、伝送線路１４と伝送線路１３および１５とにおいて、同一の位相変化量を得るには、例えば、伝送線路１４の長さが３３μｍである場合、伝送線路１３および１５は、その長さが５０μｍである。このようにすることで、本実施形態のＦＥＴでは、ゲートパッド１１から各ゲートフィンガー１２ａ、１２ｂおよび１２ｃまでの位相変化量を揃えることができる。この結果、本実施形態のＦＥＴは、その電力合成効率が高い。なお、前記電力合成効率とは、例えば、電力という信号の合成効率（信号合成効率）を意味する。また、前記「位相変化量が揃っている」には、前記位相変化量が完全に揃っている場合のみではなく、例えば、前記位相変化量の相異により、位相差が発生する場合であっても、その位相差による電力合成効率の低下が実質的に問題とならない場合も含まれる。
【００３２】
本実施形態のＦＥＴでは、前述のとおり、伝送線路１３および１５における空中配線１３ａおよび１５ａの高さは、２μｍである。このため、伝送線路が平坦な線路である場合と比較して、その線路長を４μｍ増加させることができる。この結果、レイアウトを決定する平面方向の伝送線路１３および１５の線路長は、４６μｍである。
【００３３】
本実施形態のＦＥＴは、小型の電極パッドの使用によるチップ占有面積の低減に加えて、チップ占有面積を、さらに低減することができる。以下、この効果について説明する。
【００３４】
伝送線路１３および１５を用いて、最短のゲートピッチを構成すると、ゲートピッチが１３μｍであれば、３本の伝送線路１３、１４および１５の位相変化量を揃えることができる。本実施形態のＦＥＴにおいて、前記ゲートピッチとは、例えば、ゲートフィンガー１２ｂとゲートフィンガー１２ａとの距離、およびゲートフィンガー１２ｂとゲートフィンガー１２ｃとの距離をいう。
【００３５】
一方、前記伝送線路が３本とも平坦な線路である場合には、これらの伝送線路の位相変化量を揃えるには、ゲートピッチを３３μｍ以上としなければならない。このように、伝送線路１３および１５が、空中配線１３ａおよび１５ａであることで、前記伝送線路が３本とも平坦な線路である場合と比較して、前記伝送線路の位相変化量を揃えることが容易である。
【００３６】
このように、本実施形態のＦＥＴでは、伝送線路１３および１５が、空中配線１３ａおよび１５ａであることにより、これらの伝送線路が平坦な線路である場合と比較して、その面積を５０％以下に低減できる。すなわち、チップ占有面積をさらに大幅に低減することができる。
【００３７】
なお、本実施形態のＦＥＴでは、前述のとおり、各伝送線路下に形成されている層、すなわち、伝送線路１４では誘電体層２０、伝送線路１３および１５では半導体層１７における比誘電率は同一であるが、本発明は、この例に限定されない。例えば、伝送線路１３および１５下に配置される層として、伝送線路１４下に配置される層とは比誘電率の異なる誘電体層を配置してもよい。例えば、図１（ｃ）に示すように、伝送線路１３および１５下に配置される層２０ａが、伝送線路１４下に配置される層２０より比誘電率の高い層であれば、伝送線路１３および１５の線路長をより短縮することができる。この結果、チップ占有面積をさらに低減することができる。また、例えば、伝送線路１４下に配置される層２０が、伝送線路１３および１５下に配置される層２０ａより比誘電率の低い層であれば、伝送線路１３および１５の線路長をより短縮することができる。
【００３８】
つぎに、本実施形態の電界効果トランジスタの動作方法を説明する。
【００３９】
ゲートパッド１１に入力された信号は、ゲートパッド１１に接続された伝送線路１３、１４、および１５に分配される。分配された各信号は、各伝送線路を伝搬して、各ゲートフィンガー１２ａ、１２ｂおよび１２ｃに入力される。この際、前述のとおり、ゲートパッド１１から各ゲートフィンガー１２ａ、１２ｂおよび１２ｃまでの位相変化量が揃っている。このため、各信号間における位相差の発生が抑制される。このため、各ドレイン電極に現われる増幅信号同士が互いに相殺し合うことがない。この結果、本実施形態のＦＥＴでは、効率良く電力を合成することができる。
【００４０】
本発明の半導体装置の製造方法は特に制限されないが、前記本発明の製造方法により製造することが好ましい。また、前記本発明の製造方法において、前記各工程を行う順序は特に制限されず、どのような順序でもよく、逐次でも同時でもよい。以下、本実施形態のＦＥＴの製造方法の一例を、図１を参照して説明する。
【００４１】
まず、半導体基板１６上に、例えば、ＧａＮからなる半導体層（厚さ：２μｍ、比誘電率：９）１７を成長させて形成する（半導体層形成工程）。ついで、この半導体層１７上に、保護膜を成膜する。
【００４２】
つぎに、前記保護膜を、フッ酸（ＨＦ）等により除去した後、フォトリソグラフィ法により溝部形成領域に開口部を有するレジストパターンを形成する。このレジストパターンをマスクとして、半導体層１７に対してエッチングを行う。このエッチングにより、半導体層１７に溝部を形成する。このエッチングには、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法またはＭＩＥ（Ｍｏｌｅｃｕｌａｒ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等を用いることができる。その後、レジストパターンを、例えば、剥離、アッシング等により除去する。
【００４３】
つぎに、前記溝部に、誘電体層（比誘電率：９）２０を堆積する。この堆積には、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法等を用いることができる。
【００４４】
つぎに、誘電体層２０を研磨して、その表面を平坦化する。この研磨には、例えば、化学的機械平坦化（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いることができる。
【００４５】
ここで、複数の誘電体層を使用する場合には、例えば、上記溝部の形成から誘電体層の堆積、その表面の平坦化までを繰り返し行う。このようにすれば、例えば、前記各伝送線路下に、実効比誘電率の異なる誘電体層を配置することができる（誘電体層配置工程）。
【００４６】
つぎに、半導体層１７上にゲートパッド１１を形成する（ゲートパッド形成工程）。半導体層１７上にＦＥＴのゲートフィンガー１２ａ、１２ｂおよび１２ｃを形成する（ゲートフィンガー形成工程）。半導体層１７上にドレイン電極１８ａおよび１８ｂを形成する（ドレイン電極形成工程）。半導体層１７上にソース電極１９ａおよび１９ｂを形成する（ソース電極形成工程）。この際、ゲートフィンガー１２ａを、ドレイン電極１８ａとソース電極１９ａとの間に形成する。ゲートフィンガー１２ｂを、ソース電極１９ａとドレイン電極１８ｂとの間に形成する。ゲートフィンガー１２ｃを、ドレイン電極１８ｂとソース電極１９ｂとの間に形成する。また、ゲートフィンガー１２ａとゲートフィンガー１２ｃとを、ゲートパッド１１とゲートフィンガー１２ｂとの間にわたって引かれた直線２１を中心に、対称となるように配置する（図１（ａ）において、左右対称）。前記ゲートフィンガー形成工程、前記ドレイン電極形成工程および前記ソース電極形成工程は、例えば、同時に行ってもよい。本実施形態での「ゲートパッド形成工程」は、本発明の「電極パッド形成工程」に相当する。本実施形態での「ゲートフィンガー形成工程」は、本発明の「信号伝送電極形成工程」に相当する。
【００４７】
つぎに、ゲートパッド１１とゲートフィンガー１２ｂとを、誘電体層２０上に伝送線路１４を配線することにより電気的に接続する。ゲートパッド１１とゲートフィンガー１２ａとを、マイクロストリップラインである空中配線１３ａを配線することにより電気的に接続する。ゲートパッド１１とゲートフィンガー１２ｃとを、マイクロストリップラインである空中配線１５ａを配線することにより電気的に接続する（伝送線路配線工程）。マイクロストリップラインである空中配線１３ａおよび１５ａを配線する方法は、特に限定されず、従来公知の方法を使用することができる。このようにして、本実施形態のＦＥＴを製造可能である。ただし、本実施形態のＦＥＴを製造する方法は、この例に限定されない。
【００４８】
本実施形態のＦＥＴでは、前述のとおり、伝送線路１３および１５は、線路長が同一であり、かつ、その線路長が伝送線路１４より長い。ただし、本発明は、この例に限定されない。例えば、３本の伝送線路において、その線路長が全て異なっていてもよい。このような場合には、２番目に線路長が長い伝送線路をマイクロストリップラインである空中配線とし、線路長が最長の伝送線路を、２番目に線路長が長い伝送線路より高い、マイクロストリップラインである空中配線とする。このように、例えば、両伝送線路における、マイクロストリップラインである空中配線の高さを調整することにより、前述の本発明の効果を得ることができる。
【００４９】
本実施形態のＦＥＴでは、前述のとおり、前記ゲートパッドから前記各ゲートフィンガーまでの位相変化量を揃えるために、前記ゲートパッドと前記各ゲートフィンガーとが、前述の伝送線路により電気的に接続されているが、本発明は、この例に限定されない。本発明では、例えば、各ドレイン電極からドレインパッドまでの位相変化量を揃えるために、前述の電界効果トランジスタ１０と同様にして、前記各ドレイン電極と前記ドレインパッドとが、前述の伝送線路により電気的に接続されていてもよい。このようにすることで、前記各ドレイン電極から前述の伝送線路を通じて、前記ドレインパッドに伝送される増幅信号間に位相差が発生せず、前記各増幅信号同士が互いに相殺しあうことがない。この結果、このような場合でも、効率良く電力を合成することができ、かつ、チップ占有面積を低減可能である。この例において、前記「ドレインパッド」は、本発明の「電極パッド」に相当する。前記「ドレインフィンガー」は、本発明の「信号伝送電極」に相当する。
【００５０】
また、本発明では、前述のようにして、前記ゲートパッドから前記各ゲートフィンガーまでの位相変化量を揃え、かつ、前述のようにして、前記各ドレイン電極から前記ドレインパッドまでの位相変化量を揃えてよい。このようにすることで、より効率良く電力を合成することができ、かつ、よりチップ占有面積を低減可能である。
【００５１】
前述のとおり、本実施形態のＦＥＴでは、前記信号伝送電極であるゲートフィンガーの数が奇数である３本の場合を例にとり説明したが、本発明は、この例に限定されない。以下の実施形態２において、前記ゲートフィンガー数が偶数の場合を説明する。説明の便宜のために、前記ゲートフィンガー数が４本の場合を、図面に基づき例示する。
【００５２】
（実施形態２）
図２に、本実施形態のＦＥＴの一例の構成を示す。図２（ａ）は、本実施形態のＦＥＴの斜視図である。図２（ｂ）は、図２（ａ）に示すＦＥＴのＩＩ−ＩＩ方向に見た断面図である。図示のとおり、このＦＥＴ２０は、電極パッドであるゲートパッド１１と、４本のゲートフィンガー２２ａ、２２ｂ、２２ｃおよび２２ｄと、４本の伝送線路２３、２４ａ、２４ｂおよび２５とを有する。ゲートパッド１１並びに４本のゲートフィンガー２２ａ、２２ｂ、２２ｃおよび２２ｄは、半導体層１７上に設けられている。さらに、半導体層１７上には、ドレイン電極２８ａ、２８ｂおよび２８ｃ並びにソース電極２９ａおよび２９ｂが設けられている。半導体層１７は、半導体基板１６上に形成されている。ゲートフィンガー１２ａは、ドレイン電極２８ａとソース電極２９ａとの間に配置されている。ゲートフィンガー２２ｂは、ソース電極２９ａとドレイン電極２８ｂとの間に配置されている。ゲートフィンガー２２ｃは、ドレイン電極２８ｂとソース電極２９ｂとの間に配置されている。ゲートフィンガー２２ｄは、ソース電極２９ｂとドレイン電極２８ｃとの間に配置されている。本実施形態のＦＥＴにおいて、ゲートフィンガー２２ａとゲートフィンガー２２ｄとは、ゲートパッド１１の中心とドレイン電極２８ｂの中心とを通る直線２１ａを中心に、対称となるように配置されている（図２（ａ）において、左右対称）。また、ゲートフィンガー２２ｂとゲートフィンガー２２ｃとは、直線２１ａを中心に、対称となるように配置されている（図２（ａ）において、左右対称）。
【００５３】
ゲートパッド１１とゲートフィンガー２２ｂとは、伝送線路２４ａにより電気的に接続されている。ゲートパッド１１とゲートフィンガー２２ｃとは、伝送線路２４ｂにより電気的に接続されている。伝送線路２４ａおよび伝送線路２４ｂの下には、絶縁のために、誘電体層２０ｂが形成されている。伝送線路２４ａおよび伝送線路２４ｂは、この誘電体層２０ｂ上に配線されている。伝送線路２４ａおよび伝送線路２４ｂの線路長は、同じである。この誘電体層２０ｂの比誘電率は、半導体層１７と同じである（比誘電率：９）。
【００５４】
ゲートパッド１１とゲートフィンガー２２ａとは、伝送線路２３により電気的に接続されている。ゲートパッド１１とゲートフィンガー２２ｄとは、伝送線路２５により電気的に接続されている。伝送線路２３および伝送線路２５は、伝送線路２４ａおよび２４ｂより、その線路長が長い。伝送線路２３および伝送線路２５の線路長は、同じである。
【００５５】
伝送線路２３は、その全部が空中配線されたマイクロストリップライン２３ａである。伝送線路２５は、その全部が空中配線されたマイクロストリップライン２５ａである。空中配線２３ａの高さ（Ｈ１）と、空中配線２５ａの高さ（Ｈ２）とは、同じである（Ｈ１＝Ｈ２）。
【００５６】
上記のように、前記ゲートフィンガーの数が４本（偶数）の場合でも、前述の電界効果トランジスタ１０における伝送線路１４に代えて、線路長が同じである２本の伝送線路２４ａおよび２４ｂを、例えば、誘電体層２０ｂ上に配線された平坦な線路とすることにより、前述の電界効果トランジスタ１０と同様に、本発明の効果が得られる。
【００５７】
本実施形態のＦＥＴでは、線路長が長い伝送線路を、マイクロストリップラインである空中配線としているが、本発明は、この例に限定されない。例えば、前記ゲートパッドと前記ゲートパッドからの距離が近い方の前記ゲートフィンガーとを接続する伝送線路の一部または全部を、マイクロストリップラインである空中配線としてもよい。この場合には、例えば、マイクロストリップラインとして、基板厚が厚く、半導体層（誘電体層）上の伝送線路と同じ比誘電率を有するとみなすことのできるものを用いる。
【００５８】
図３に、上記した構成のＦＥＴの一例の構成を示す。図３（ａ）は、このＦＥＴの斜視図である。図３（ｂ）は、図３（ａ）に示すＦＥＴのＩＩＩ−ＩＩＩ方向に見た断面図である。前記両図に示すとおり、このＦＥＴでは、ゲートパッド１１とゲートフィンガー２２ａとは、半導体層１７上の伝送線路２３ｂにより電気的に接続されている。ゲートパッド１１とゲートフィンガー２２ｄとは、半導体層１７上の伝送線路２５ｂにより電気的に接続されている。ゲートパッド１１とゲートフィンガー２２ｂおよび２２ｃとは、共通の、マイクロストリップラインである空中配線２４ｃにより電気的に接続されている。伝送線路２３ｂおよび伝送線路２５ｂと、空中配線２４ｃとは、その線路長が同じである。マイクロストリップラインである空中配線２４ｃは、その基板厚が十分に厚いため、半導体層１７上に配線された伝送線路２３ｂおよび２５ｂと同じ比誘電率を有するとみなすことができる。半導体層１７には、前述の誘電体層２０ｂが形成されていない。これらの以外の構成は、前述の電界効果トランジスタ２０と同様である。前記「伝送線路２３ｂ」および前記「伝送線路２５ｂ」は、本発明の「他の伝送線路」に相当する。前記「空中配線２４ｃ」は、本発明の「線路長が他の伝送線路以上である伝送線路」に相当する。このＦＥＴにおいても、前述の電界効果トランジスタ１０と同様に、本発明の効果が得られる。この効果に加えて、例えば、特性インピーダンスを同一とみなすことができるため、反射損失を低減可能である。なお、このような構成は、前述の実施形態１および後述の実施形態３においても適用可能である。
【００５９】
つぎに、以下の実施形態３において、前記ゲートフィンガー数が５本以上の場合を説明する。説明の便宜のために、前記ゲートフィンガー数が５本の場合を、図面に基づき例示する。
【００６０】
（実施形態３）
図４の断面図に、本実施形態のＦＥＴの一例の構成を示す。図示のとおり、このＦＥＴ３０は、５本の伝送線路３３ａ、３４ａ、３４ｂ、３４ｃ及び３５ａを有する。なお、図示していないが、このＦＥＴ３０は、ゲートパッドと前記５本の伝送線路に対応する本数のゲートフィンガーとを有する。伝送線路３４ａの下には、絶縁のために、誘電体層２０ｃが形成されている。伝送線路３４ａは、この誘電体層２０ｃ上に配線されている。
【００６１】
伝送線路３４ｂおよび伝送線路３４ｃは、伝送線路３４ａより、その線路長が長い。伝送線路３４ｂおよび伝送線路３４ｃの線路長は、同じである。伝送線路３３ａおよび伝送線路３５ａは、伝送線路３４ｂおよび伝送線路３４ｃより、その線路長が長い。伝送線路３３ａおよび伝送線路３５ａの線路長は、同じである。
【００６２】
伝送線路３３ａは、その全部が空中配線されたマイクロストリップラインである。伝送線路３５ａは、その全部が空中配線されたマイクロストリップラインである。空中配線３３ａの高さ（Ｈ１）と、空中配線３５ａの高さ（Ｈ２）とは、同じである（Ｈ１＝Ｈ２）。また、伝送線路３４ｂは、その全部が空中配線されたマイクロストリップラインである。伝送線路３４ｃは、その全部が空中配線されたマイクロストリップラインである。空中配線３４ｂの高さ（Ｈ３）と、空中配線３４ｃの高さ（Ｈ４）とは、同じである（Ｈ３＝Ｈ４）。空中配線３３ａおよび空中配線３５ａは、空中配線３４ｂおよび空中配線３４ｃより、高い位置に配線された空中配線である（Ｈ１＝Ｈ２＞Ｈ３＝Ｈ４）。
【００６３】
上記のように、前記ゲートフィンガーの数が５本以上の場合でも、前述した３本の伝送線路の線路長が全て異なる場合と同様に、例えば、前記各空中配線の高さを調整することにより、前述の電界効果トランジスタ１０と同様に、本発明の効果が得られる。
【００６４】
以上のとおり、本発明の半導体装置は、電力等の信号の合成効率が高く、チップ占有面積を低減可能である。従って、本発明の半導体装置の用途としては、例えば、マイクロ波で使用する電界効果トランジスタ等があげられる。ただし、その用途は限定されず、広い分野に適用可能である。
【００６５】
上記の実施形態の一部または全部は、以下の付記のようにも記載しうるが、以下には限定されない。
【００６６】
（付記１）電極パッドと、信号伝送電極と、伝送線路とを有し、
前記信号伝送電極および前記伝送線路は、複数であり、
前記電極パッドと前記各信号伝送電極とは、前記各伝送線路により電気的に接続され、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路は、その一部または全部が空中配線され、
前記空中配線された伝送線路が、マイクロストリップラインであることを特徴とする半導体装置。
【００６７】
（付記２）前記各伝送線路下に、実効比誘電率の異なる誘電体層が配置されていることを特徴とする付記１に記載の半導体装置。
【００６８】
（付記３）前記線路長が他の伝送線路以上である伝送線路が、他の伝送線路と異なる実効比誘電率を有する伝送線路であることを特徴とする付記１または２に記載の半導体装置。
【００６９】
（付記４）前記電極パッドから前記各信号伝送電極までの位相変化量が揃っていることを特徴とする付記１から３のいずれかに記載の半導体装置。
【００７０】
（付記５）電界効果トランジスタであることを特徴とする付記１から４のいずれかに記載の半導体装置。
【００７１】
（付記６）前記電極パッドが、ゲートパッドおよびドレインパッドの少なくとも一方であり、前記信号伝送電極が、ゲートフィンガーおよびドレインフィンガーの少なくとも一方であることを特徴とする付記５に記載の半導体装置。
【００７２】
（付記７）電極パッドを形成する電極パッド形成工程と、
複数の信号伝送電極を形成する信号伝送電極形成工程と、
前記電極パッドと前記各信号伝送電極とを、複数の各伝送線路を配線することにより電気的に接続する伝送線路配線工程とを含み、
前記伝送線路配線工程において、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路の一部または全部を、マイクロストリップラインである空中配線とすることを特徴とする半導体装置の製造方法。
【００７３】
（付記８）さらに、前記各伝送線路下に、実効比誘電率の異なる誘電体層を配置する誘電体層配置工程を含むことを特徴とする付記７に記載の半導体装置の製造方法。
【００７４】
（付記９）前記伝送線路配線工程において、
前記線路長が他の伝送線路以上である伝送線路を、他の伝送線路と異なる実効比誘電率を有する伝送線路とすることを特徴とする付記７または８に記載の半導体装置の製造方法。
【００７５】
（付記１０）前記電極パッドから前記各信号伝送電極までの位相変化量を揃えることを特徴とする付記７から９のいずれかに記載の半導体装置の製造方法。
【００７６】
（付記１１）前記半導体装置が、電界効果トランジスタであることを特徴とする付記７から１０のいずれかに記載の半導体装置の製造方法。
【００７７】
（付記１２）前記電極パッド形成工程において、
前記電極パッドを、ゲートパッドおよびドレインパッドの少なくとも一方とし、
前記信号伝送電極形成工程において、
前記信号伝送電極を、ゲートフィンガーおよびドレインフィンガーの少なくとも一方とすることを特徴とする付記１１に記載の半導体装置の製造方法。
【符号の説明】
【００７８】
１０、２０、３０ 電界効果トランジスタ（半導体装置）
１１ ゲートパッド（電極パッド）
１２ａ、１２ｂ、１２ｃ、２２ａ、２２ｂ、２２ｃ、２２ｄ ゲートフィンガー（信号伝送電極）
１３、１４、１５、２３、２３ｂ、２４ａ、２４ｂ、２５、２５ｂ、３４ａ 伝送線路
１３ａ、１５ａ、２３ａ、２４ｃ、２５ａ、３３ａ、３４ｂ、３４ｃ、３５ａ 空中配線されたマイクロストリップライン
１６ 半導体基板
１７ 半導体層
１８ａ、１８ｂ、２８ａ、２８ｂ、２８ｃ ドレイン電極
１９ａ、１９ｂ、２９ａ、２９ｂ ソース電極
２０、２０ａ、２０ｂ、２０ｃ 誘電体層
２１、２１ａ 直線
【特許請求の範囲】
【請求項１】
電極パッドと、信号伝送電極と、伝送線路とを有し、
前記信号伝送電極および前記伝送線路は、複数であり、
前記電極パッドと前記各信号伝送電極とは、前記各伝送線路により電気的に接続され、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路は、その一部または全部が空中配線され、
前記空中配線された伝送線路が、マイクロストリップラインであることを特徴とする半導体装置。
【請求項２】
前記各伝送線路下に、実効比誘電率の異なる誘電体層が配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記線路長が他の伝送線路以上である伝送線路が、他の伝送線路と異なる実効比誘電率を有する伝送線路であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記電極パッドから前記各信号伝送電極までの位相変化量が揃っていることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
電界効果トランジスタであることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記電極パッドが、ゲートパッドおよびドレインパッドの少なくとも一方であり、前記信号伝送電極が、ゲートフィンガーおよびドレインフィンガーの少なくとも一方であることを特徴とする請求項５記載の半導体装置。
【請求項７】
電極パッドを形成する電極パッド形成工程と、
複数の信号伝送電極を形成する信号伝送電極形成工程と、
前記電極パッドと前記各信号伝送電極とを、複数の各伝送線路を配線することにより電気的に接続する伝送線路配線工程とを含み、
前記伝送線路配線工程において、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路の一部または全部を、マイクロストリップラインである空中配線とすることを特徴とする半導体装置の製造方法。
【請求項８】
さらに、前記各伝送線路下に、実効比誘電率の異なる誘電体層を配置する誘電体層配置工程を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記伝送線路配線工程において、
前記線路長が他の伝送線路以上である伝送線路を、他の伝送線路と異なる実効比誘電率を有する伝送線路とすることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記電極パッドから前記各信号伝送電極までの位相変化量を揃えることを特徴とする請求項７から９のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
電極パッドと、信号伝送電極と、伝送線路とを有し、
前記信号伝送電極および前記伝送線路は、複数であり、
前記電極パッドと前記各信号伝送電極とは、前記各伝送線路により電気的に接続され、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路は、その一部または全部が空中配線され、
前記空中配線された伝送線路が、マイクロストリップラインであることを特徴とする半導体装置。
【請求項２】
前記各伝送線路下に、実効比誘電率の異なる誘電体層が配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記線路長が他の伝送線路以上である伝送線路が、他の伝送線路と異なる実効比誘電率を有する伝送線路であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記電極パッドから前記各信号伝送電極までの位相変化量が揃っていることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
電界効果トランジスタであることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記電極パッドが、ゲートパッドおよびドレインパッドの少なくとも一方であり、前記信号伝送電極が、ゲートフィンガーおよびドレインフィンガーの少なくとも一方であることを特徴とする請求項５記載の半導体装置。
【請求項７】
電極パッドを形成する電極パッド形成工程と、
複数の信号伝送電極を形成する信号伝送電極形成工程と、
前記電極パッドと前記各信号伝送電極とを、複数の各伝送線路を配線することにより電気的に接続する伝送線路配線工程とを含み、
前記伝送線路配線工程において、
前記複数の伝送線路の少なくとも一本は、その線路長が他の伝送線路以上であり、
前記線路長が他の伝送線路以上である伝送線路の一部または全部を、マイクロストリップラインである空中配線とすることを特徴とする半導体装置の製造方法。
【請求項８】
さらに、前記各伝送線路下に、実効比誘電率の異なる誘電体層を配置する誘電体層配置工程を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記伝送線路配線工程において、
前記線路長が他の伝送線路以上である伝送線路を、他の伝送線路と異なる実効比誘電率を有する伝送線路とすることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記電極パッドから前記各信号伝送電極までの位相変化量を揃えることを特徴とする請求項７から９のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１９２７６０（Ｐ２０１１−１９２７６０Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５６７７７（Ｐ２０１０−５６７７７）
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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