半導体装置の製造方法
【課題】窒素やフッ素のドーズ量を増やしたとしても、トランジスタのしきい値電圧のばらつき増大を抑制することができる、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法では、N型(P型)トランジスタが形成されるトランジスタ形成領域220,230を有する、半導体基板1を用意する。そして、トランジスタ形成領域220,230の半導体基板1上に、ゲート絶縁膜3(または6)を形成する。そして、ゲート絶縁膜3(または6)越しに、トランジスタ形成領域220,230の半導体基板1に対して、窒素またはフッ素を注入する。
【解決手段】半導体装置の製造方法では、N型(P型)トランジスタが形成されるトランジスタ形成領域220,230を有する、半導体基板1を用意する。そして、トランジスタ形成領域220,230の半導体基板1上に、ゲート絶縁膜3(または6)を形成する。そして、ゲート絶縁膜3(または6)越しに、トランジスタ形成領域220,230の半導体基板1に対して、窒素またはフッ素を注入する。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置の製造方法に係る発明であり、たとえば、MOSトランジスタを有する半導体装置の製造方法に適用することができる。
【背景技術】
【0002】
高誘電率ゲート絶縁膜とメタルゲート電極とが当該順に積層して成るゲート構造を有するCMOS(Complementary Metal Oxide Semiconductor)を作成する技術が、従来から存在する(たとえば、非特許文献1)。当該CMOSを作成する場合において、NMOSトランジスタのチャネル領域に窒素(N)注入を行い、PMOSトランジスタのチャネル領域にフッ素(F)注入を行うことがある。当該窒素注入またはフッ素注入は、フェルミレベルピニングによるトランジスタのしきい値電圧の変動を制御するために、実施される。
【0003】
当該窒素注入またはフッ素注入する技術では、NMOSトランジスタのしきい値電圧を調整するため、ゲート絶縁膜形成前に、NMOSトランジスタ形成領域の半導体基板に対して、窒素の注入を行っている。ここで、当該窒素注入の際には、PMOSトランジスタ形成領域は、レジストマスクにより覆われている。これに対して、PMOSトランジスタのしきい値電圧を調整するため、ゲート絶縁膜形成前に、PMOSトランジスタ形成領域の半導体基板に対して、フッ素の注入を行っている。ここで、当該フッ素注入の際には、NMOSトランジスタ形成領域は、レジストマスクにより覆われている。そして、当該窒素注入またはフッ素注入後、半導体基板上にゲート絶縁膜を形成している。
【0004】
【非特許文献1】IEDM 2006 論文No.9.5 尾田、林著
【発明の開示】
【発明が解決しようとする課題】
【0005】
当該窒素注入またはフッ素注入後にゲート絶縁膜を形成する技術では、たとえばフッ素のドーズ量を増加するに従い、PMOSトランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する。しかしながら、フッ素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する。
【0006】
同様に、窒素のドーズ量を増加するに従い、NMOSトランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する。しかしながら、窒素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する。
【0007】
しきい値電圧のばらつきが増大した各MOSトランジスタを用いてSRAM(Static Random Access Memory)を構成した場合には、当該SRAMの動作マージンを狭くなる。
【0008】
そこで、本発明は、たとえば、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を抑制することができる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明に係る1の実施の形態においては、ゲート酸化膜形成またはソース・ドレイン領域の活性化のための高温熱処理の後に、半導体基板に対して、窒素またはフッ素を注入する。
【発明の効果】
【0010】
上記実施の形態によれば、高温熱処理により窒素やフッ素が半導体基板の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域にSRAMを構成したとしても、当該SRAMの特性ばらつきを低減でき、動作マージンも広がる。
【発明を実施するための最良の形態】
【0011】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、本明細書において、「MOSトランジスタ」とは、半導体、高誘電率ゲート絶縁膜およびゲート電極(メタルまたはポリシリコン)が、下から順に当該順に積層して成るトランジスタ構造を意味するものとする。
【0012】
また、高誘電率ゲート絶縁膜として、たとえば、Al2O3、Ta2O5、HfO2、ZrO2やHfSiONなどが採用される。
【0013】
<実施の形態1>
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。ここで、コア領域の半導体基板とI/O領域の半導体基板とは、同一半導体基板である。しかし、本明細書内で説明する各工程断面図では、コア領域の半導体基板とI/O領域の半導体基板とは、分割して図示している。
【0014】
まず、図1に示すように、I/O領域100とコア領域200とを有する半導体基板1を用意する。
【0015】
I/O領域100の半導体基板1には、入出力インタフェース回路が形成される。これに対して、コア領域200の半導体基板1には、コア回路(内部回路であり、たとえばSRAM:Static Random Access Memory)が形成される。
【0016】
次に、たとえば浅溝素子分離(STI:Shallow Trench Isolation)法を実施する。これにより、図2に示すように、半導体基板1の表面内に、素子分離膜2を形成する。当該素子分離膜2により、半導体基板1は、NMOSトランジスタが形成されるN型トランジスタ形成領域と、PMOSトランジスタが形成されるP型トランジスタ形成領域とが、電気的に分離される。
【0017】
図2に示すように、I/O領域100の半導体基板1において、素子分離膜2により、N型トランジスタ形成領域120とP型トランジスタ形成領域130とが、電気的に分離される。これに対して、コア領域200の半導体基板1において、素子分離膜2により、N型トランジスタ形成領域220とP型トランジスタ形成領域230とが、電気的に分離される。
【0018】
次に、犠牲酸化膜を半導体基板1上に形成後、各トランジスタ形成領域120,130,220,230に、チャネルドープとして、所定の導電型のイオン注入を行う。
【0019】
その後、犠牲酸化膜を除去する。そして、熱酸化処理により、半導体基板1の上面に、I/O系ゲート絶縁膜3を形成する(図3参照)。当該I/O系ゲート絶縁膜3は、高誘電率ゲート絶縁膜である。
【0020】
当該I/O系ゲート絶縁膜3は、完成品において、I/O領域100に形成されるゲート構造のゲート絶縁膜として機能する。当該製造過程の段階では、図3に示すように、I/O系ゲート絶縁膜3は、I/O領域100における各トランジスタ形成領域120,130の半導体基板1上だけでなく、コア領域200における各トランジスタ形成領域220,230の半導体基板1上にも形成される。
【0021】
また、I/O系ゲート絶縁膜厚は、後述するコア系ゲート絶縁膜厚よりも厚い膜厚である。したがって、I/O系ゲート絶縁膜3を形成するときの方が、コア系ゲート絶縁膜6を形成するときと比較して、高温・長時間の熱処理を要する。
【0022】
次に、図4に示すように、I/O領域100全体の半導体基板1上およびコア領域200におけるP型トランジスタ形成領域230の半導体基板1上に、レジストマスク4を形成する。したがって、当該レジストマスク4の形成後には、N型トランジスタ形成領域220に形成されたI/O系ゲート絶縁膜3のみが、露出している。
【0023】
次に、図4に示すように、I/O系ゲート絶縁膜3越しに、コア領域200におけるN型トランジスタ形成領域220の半導体基板1に対して、窒素を注入する。ここで、N2の注入の場合には注入エネルギー22keV以上の条件にて、または、Nの注入の場合には注入エネルギー11keV以上の条件にて、当該窒素を注入することが望ましい。当該窒素注入は、フェルミレベルピニングによるNMOSトランジスタのしきい値電圧の変動を制御するために、実施される。
【0024】
レジストマスク4を除去した後、図5に示すように、I/O領域100全体の半導体基板1上およびコア領域200におけるN型トランジスタ形成領域220の半導体基板1上に、レジストマスク5を形成する。したがって、当該レジストマスク5の形成後には、P型トランジスタ形成領域230に形成されたI/O系ゲート絶縁膜3のみが、露出している。
【0025】
次に、図5に示すように、I/O系ゲート絶縁膜3越しに、コア領域200におけるP型トランジスタ形成領域230の半導体基板1に対して、フッ素(F)を注入する。ここで、注入エネルギー8keV以上の条件にて、当該フッ素を注入することが望ましい。当該フッ素注入は、フェルミレベルピニングによるPMOSトランジスタのしきい値電圧の変動を制御するために、実施される。
【0026】
次に、レジストマスク5を除去した後、コア領域200の半導体基板1上に形成されているI/O系ゲート絶縁膜3を除去する。換言すれば、I/O領域100の半導体基板1上にのみ、I/O系ゲート絶縁膜3を残存させる。
【0027】
そして、熱酸化処理により、コア領域200の半導体基板1の上に、コア系ゲート絶縁膜6を形成する(図6参照)。当該コア系ゲート絶縁膜6は、高誘電率ゲート絶縁膜である。コア系ゲート絶縁膜6形成時、I/O領域100はマスクされていないため、I/O領域100のN型/P型トランジスタ形成領域120,130も、高誘電率ゲート絶縁膜が形成される。
【0028】
当該コア系ゲート絶縁膜6は、完成品において、コア領域200に形成されるゲート構造のゲート絶縁膜として機能する。また、コア系ゲート絶縁膜6の膜厚は、上述したようにI/O系ゲート絶縁膜3の膜厚よりも薄い。したがって、コア系ゲート絶縁膜6を形成するときの方が、I/O系ゲート絶縁膜3を形成するときと比較して、低温・短時間の熱処理を要する。
【0029】
その後、ゲート電極、サイドウォール、ソース・ドレイン領域などを形成することにより、N型トランジスタ形成領域120,220の半導体基板1にはNMOSトランジスタが形成される。他方、P型トランジスタ形成領域130,230の半導体基板1にはPMOSトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【0030】
次に、N型トランジスタ形成領域220の半導体基板1に窒素を注入し、P型トランジスタ形成領域230の半導体基板1にフッ素を注入した後、ゲート絶縁膜を形成する方法(比較例と証する)の問題点を述べた上で、本実施の形態に係る技術の効果を説明する。
【0031】
当該比較例の場合には、当該窒素またはフッ素のドーズ量を増加するに従い、トランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する(図7参照)。しかしながら、窒素またはフッ素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する(図8参照)。
【0032】
図7は、フッ素ドーズ量とPMOSトランジスタのしきい値電圧との関係を示す実験データである。図7において、横軸はフッ素のドーズ量(個/cm2)であり、縦軸はしきい値電圧(mV)である。また、図8は、フッ素ドーズ量とPMOSトランジスタのしきい値電圧のばらつきとの関係を示す実験データである。図8において、横軸はフッ素のドーズ量(個/cm2)であり、縦軸はしきい値電圧のばらつき(mV)である。図7,8では、図面右側に進むに連れて、ドーズ量が多くなり、図面上側に進むに連れて、しきい値電圧またはしきい値電圧のばらつきが大きくなる。
【0033】
このように、窒素またはフッ素のドーズ量を増加するに従い当該しきい値電圧のばらつきが増大するのは、次のメカニズム原因であると発明者らは考える。つまり、ゲート絶縁膜形成のための高温熱処理により、当該熱処理前にチャネル領域に注入された窒素またはフッ素が、半導体基板表面およびゲート絶縁膜中に拡散・偏析し、窒素やフッ素の固定電荷によるクーロン散乱が増えることが原因であると想定される。
【0034】
そこで、本実施の形態に係る半導体装置の製造方法では、より高温での熱処理を要するI/O系ゲート絶縁膜3の形成後に、上記窒素またはフッ素の注入を行っている。
【0035】
したがって、高温熱処理により窒素やフッ素が半導体基板1の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域200にSRAMを構成したとしても、当該SRAMの特性ばらつきを低減でき、動作マージンも広がる。
【0036】
ところで、I/O系ゲート絶縁膜3の形成前に窒素やフッ素の注入を行う場合において、N2を22keV以上のエネルギーで(または、Nを11keV以上のエネルギーで)注入させ、フッ素を8keV以上のエネルギーで注入させたとする。この場合には、窒素やフッ素は、半導体基板1の表面から20nm以上の深さ位置に分布する。したがって、当該窒素やフッ素の注入を行った後に、より高温での熱処理を要するI/O系ゲート絶縁膜3の形成を行ったとしても、注入された窒素やフッ素の一部のみが半導体基板1表面付近へ拡散するに留めることができる。
【0037】
しかしながら、上記のように、I/O系ゲート絶縁膜3形成後に上記エネルギー条件で窒素やフッ素を注入させることにより、I/O系ゲート絶縁膜3の形成前に窒素やフッ素の注入を行う場合と比較して、窒素やフッ素の半導体基板1表面付近への拡散等をより抑制できる。さらに、本実施の形態で説明した方法を採用することにより、窒素やフッ素の注入に際して、コア領域200では、I/O系ゲート絶縁膜3は犠牲膜として機能させることができる。これにより、窒素やフッ素の注入による半導体基板1のダメージを防止できる。
【0038】
<実施の形態2>
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【0039】
まず、実施の形態1で説明した図1〜3の工程を実施する。次に、コア領域200の半導体基板1上に形成されているI/O系ゲート絶縁膜3を除去する。換言すれば、I/O領域100の半導体基板1上にのみ、I/O系ゲート絶縁膜3を残存させる。そして、熱酸化処理により、コア領域200の半導体基板1の上に、実施の形態1で説明したコア系ゲート絶縁膜6を形成する(図6参照)。
【0040】
実施の形態1でも説明したように、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6は、高誘電率ゲート絶縁膜である。また、I/O系ゲート絶縁膜3の膜厚は、コア系ゲート絶縁膜6の膜厚よりも厚い。
【0041】
次に、図9に示すように、I/O領域100全体の半導体基板1上およびコア領域200におけるP型トランジスタ形成領域230の半導体基板1上に、レジストマスク11を形成する。したがって、当該レジストマスク11の形成後には、N型トランジスタ形成領域220に形成されたコア系ゲート絶縁膜6のみが、露出している。
【0042】
次に、図9に示すように、コア系ゲート絶縁膜6越しに、コア領域200におけるN型トランジスタ形成領域220の半導体基板1に対して、窒素を注入する。ここで、N2の注入の場合には注入エネルギー22keV以上の条件にて、または、Nの注入の場合には注入エネルギー11keV以上の条件にて、当該窒素を注入することが望ましい。当該窒素注入は、フェルミレベルピニングによるNMOSトランジスタのしきい値電圧の変動を制御するために、実施される。
【0043】
レジストマスク11を除去した後、図10に示すように、I/O領域100全体の半導体基板1上およびコア領域200におけるN型トランジスタ形成領域220の半導体基板1上に、レジストマスク12を形成する。したがって、当該レジストマスク12の形成後には、P型トランジスタ形成領域230に形成されたコア系ゲート絶縁膜6のみが、露出している。
【0044】
次に、図10に示すように、コア系ゲート絶縁膜6越しに、コア領域200におけるP型トランジスタ形成領域230の半導体基板1に対して、フッ素(F)を注入する。ここで、注入エネルギー8keV以上の条件にて、当該フッ素を注入することが望ましい。当該フッ素注入は、フェルミレベルピニングによるPMOSトランジスタのしきい値電圧の変動を制御するために、実施される。
【0045】
レジストマスク12を除去後、ゲート電極、サイドウォール、ソース・ドレイン領域などを形成することにより、N型トランジスタ形成領域120,220の半導体基板1にはNMOSトランジスタが形成される。他方、P型トランジスタ形成領域130,230の半導体基板1にはPMOSトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【0046】
以上のように、本実施の形態に係る半導体装置の製造方法では、熱処理を要するI/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6の形成後に、上記窒素またはフッ素の注入を行っている。
【0047】
したがって、I/O系ゲート絶縁膜3のみ形成後に窒素やフッ素の注入を行う実施の形態1の場合よりも、熱処理により窒素やフッ素が半導体基板1の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を、実施の形態1の場合よりも抑制することができる。よって、コア領域200にSRAMを構成したとしても、当該SRAMの特性ばらつきをより低減でき、動作マージンもより広がる。
【0048】
<実施の形態3>
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【0049】
実施の形態1で説明した図4の工程の後に、図11に示すように、I/O系ゲート絶縁膜3越しに、コア領域200におけるN型トランジスタ形成領域220の半導体基板1に対して、インジウム(In)を注入する。ここで、たとえば、注入エネルギー40keV以上、ドーズ量1×1013個/cm2以上の条件にて、当該インジウムを注入する。当該インジウム注入により、N型トランジスタ形成領域220の半導体基板1内に、レトログレードウェルが形成される。
【0050】
N型トランジスタ形成領域220にNMOSトランジスタが形成された後の構成断面図を、図12に示す。図12に示すように、インジウムが多数分布しているレトログレードウェル50は、コア系ゲート絶縁膜6とゲート電極53とから成るゲート構造の下方に位置する。また、レトログレードウェル50は、半導体基板1の表面から所定の深さ位置に存する。また、レトログレードウェル50の両端には、ソース領域51およびドレイン領域52が存在する。
【0051】
さて、レジストマスク4を除去した後、図5を用いて説明した工程を実施する。その後、図13に示すように、I/O系ゲート絶縁膜3越しに、コア領域200におけるP型トランジスタ形成領域230の半導体基板1に対して、アンチモン(Sb)または砒素(As)を注入する。当該アンチモンや砒素の注入により、P型トランジスタ形成領域230の半導体基板1内に、レトログレードウェルが形成される。
【0052】
P型トランジスタ形成領域230にPMOSトランジスタが形成された後の構成断面図を、図14に示す。図14に示すように、アンチモンまたは砒素が多数分布しているレトログレードウェル55は、コア系ゲート絶縁膜6とゲート電極58とから成るゲート構造の下方に位置する。また、レトログレードウェル55は、半導体基板1の表面から所定の深さ位置に存する。また、レトログレードウェル55の両端には、ソース領域56およびドレイン領域57が存在する。
【0053】
次に、レジストマスク5を除去した後、コア領域200の半導体基板1上に形成されているI/O系ゲート絶縁膜3を除去する。換言すれば、I/O領域100の半導体基板1上にのみ、I/O系ゲート絶縁膜3を残存させる。その後、図6で説明した工程を実施する。そして、ゲート電極、サイドウォール、ソース・ドレイン領域、ハローなどを形成することにより、N型トランジスタ形成領域120,220の半導体基板1にはNMOSトランジスタが形成される。他方、P型トランジスタ形成領域130,230の半導体基板1にはPMOSトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【0054】
以上のように、本実施の形態に係る半導体装置の製造方法では、実施の形態1に係る方法に加えて、各トランジスタ形成領域220,230の半導体基板1内に、レトログレードウェル50,55を形成する工程を実施している。
【0055】
当該レトログレードウェル50,55を形成することにより、半導体基板1の表面内形成されるハローの不純物濃度を低減させることができる。これにより、高濃度な不純物濃度により構成されるハローに起因して発生する、半導体基板1の表面付近における固定電荷によるクーロン散乱を、抑制できる。したがって、MOSトランジスタのしきい値電圧のばらつき増大を、実施の形態1の場合よりも抑制することができる。よって、コア領域200にSRAMを構成したとしても、当該SRAMの特性ばらつきを、実施の形態1の場合よりも低減でき、動作マージンもより広がる。
【0056】
ここで、レトログレードウェル50,55を形成するためのインジウム、アンチモンや砒素などの注入は、上記では、I/O系ゲート絶縁膜3越しに、各トランジスタ形成領域220,230の半導体基板1に対して行っている。
【0057】
しかしながら、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6の形成後に、コア系ゲート絶縁膜6越しに、レトログレードウェル50,55を形成するためのインジウム、アンチモンや砒素を注入しても良い。
【0058】
たとえば、実施の形態2で説明した図9までの工程を実施した後に、コア系ゲート絶縁膜6越しに、N型トランジスタ220の半導体基板1に対して、インジウムを注入する。その後、実施の形態2で説明した図10の工程を実施し、その後、コア系ゲート絶縁膜6越しに、P型トランジスタ230の半導体基板1に対して、アンチモンまたは砒素を注入する。
【0059】
または、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6の形成前に、レトログレードウェル50,55を形成するためのインジウム、アンチモンや砒素を注入しても良い。
【0060】
たとえば、N型トランジスタ形成領域220の半導体基板1に対してチャネルドープを実施した後に、N型トランジスタ形成領域220の半導体基板1に対して、インジウムを注入する。さらに、P型トランジスタ形成領域230の半導体基板1に対してチャネルドープを実施した後に、P型トランジスタ形成領域230の半導体基板1に対して、アンチモンや砒素を注入する。その後、実施の形態1,2で説明したように、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6の形成および窒素・フッ素の注入を行う。この場合、半導体基板1に対して直接インジウム等注入しても良いが、半導体基板1のダメージ防止の観点から、犠牲酸化膜を事前に形成し、当該犠牲酸化膜越しにインジウム、アンチモンや砒素、さらにはチャネルドープを行うことが望ましい。
【0061】
なお、インジウム、アンチモンや砒素においても、半導体基板1に対して熱処理を施すと、その量は少ないが、インジウム、アンチモンや砒素は、半導体基板1の表面付近に拡散する。したがって、少なくともI/O系ゲート絶縁膜3形成後に、当該I/O系ゲート絶縁膜3越しに、インジウム、アンチモンや砒素を注入することが望ましい。
【0062】
ここで、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6形成後に、当該コア系ゲート絶縁膜6越しに、インジウム、アンチモンや砒素を注入する場合を考える。この場合には、コア系ゲート絶縁膜6の形成のための熱処理により、インジウム、アンチモンや砒素は、半導体基板1の表面付近に拡散することも防止できる。なお、コア系ゲート絶縁膜6の形成のための熱処理は、上記の通り、I/O系ゲート絶縁膜3形成のための熱処理よりも、半導体基板1に対する熱負荷は少ない。しかしながら、コア系ゲート絶縁膜6越しにインジウム等を注入するので、当該注入に起因して、完成品においてトランジスタのゲート絶縁膜として機能するコア系ゲート絶縁膜6にダメージが少なからず残る。
【0063】
したがって、当該コア系ゲート絶縁膜6のダメージ防止の観点からは、I/O系ゲート絶縁膜3越しに、インジウム等を注入することが望ましい。これは、コア領域200では、当該I/O系ゲート絶縁膜3は除去され、完成品として残存せず、当該インジウム等の注入の際には当該コア領域200ではインジウムなどの注入のための犠牲膜として機能するからである。
【0064】
<実施の形態4>
実施の形態1,2,3では、所謂ゲートファーストプロセスの場合に関するものであった。本実施の形態では、所謂ゲートラストプロセスに関するものである。本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。なお、本実施の形態では、コア領域における半導体基板のみを工程断面図として図示する。
【0065】
通常の手法により、図15に示すように、半導体基板1に対してCMOSトランジスタ構造を作成する。
【0066】
N型トランジスタが形成されるN型トランジスタ形成領域220およびP型トランジスタが形成されるP型トランジスタ形成領域230を有する半導体基板1を、用意する。そして、コア領域における半導体基板1に対して、素子分離膜2を形成する。当該素子分離膜2により、半導体基板1においてN型トランジスタ形成領域220とP型トランジスタ形成領域230とは、電気的に分離される。
【0067】
その後、N型トランジスタ形成領域220の半導体基板1上およびP型トランジスタ形成領域230の半導体基板1上に、高誘電率絶縁膜からなるコア系ゲート絶縁膜6を各々形成する。そして、当該コア系ゲート絶縁膜6上にダミーゲート電極25を形成する。ここで、当該ダミーゲート電極25は、後述で示すように製造過程において除去され、完成品では存在しない。
【0068】
その後、ダミーゲート電極25をマスクとして使用して、当該ダミーゲート電極25の両脇における半導体基板1に対して不純物を注入する。ここで、N型トランジスタ形成領域220には、導電型がN型である不純物を注入し、P型トランジスタ形成領域230には、導電型がP型である不純物を注入する。これにより、各ダミーゲート電極25両脇の半導体基板1の表面内に、比較的浅いソース・ドレイン領域26を形成する。
【0069】
その後、各ダミーゲート電極25両側面に、二重構造のサイドウォール膜27を形成する。そして、サイドウォール膜27が形成されたダミーゲート電極25をマスクとして使用して、当該ダミーゲート電極25の両脇における半導体基板1に対して不純物を注入する。ここで、N型トランジスタ形成領域220には、導電型がN型である不純物を注入し、P型トランジスタ形成領域230には、導電型がP型である不純物を注入する。これにより、各ダミーゲート電極25両脇の半導体基板1の表面内に、比較的深いソース・ドレイン領域28を形成する。
【0070】
その後、前記までに注入された不純物を活性化させる(つまり、ソース・ドレイン領域26,28を活性化させる)。当該活性化後のソース・ドレイン領域26,28は、活性化領域であると把握できる。その後、各ダミーゲート電極25を覆うように、半導体基板1上に層間絶縁膜29を形成し、当該層間絶縁膜29の上面を研磨することにより、層間絶縁膜29の上面からダミーゲート電極25の上面を露出させる。
【0071】
以上までの工程により、図15に示す構造体が作成される。
【0072】
次に、エッチング処理などにより、ダミーゲート電極25を各々除去する。当該除去後の構成を、図16に示す。
【0073】
次に、コア系ゲート絶縁膜6越しに、N型トランジスタ形成領域220の半導体基板1に対して、窒素を注入する(図16)。これに対して、コア系ゲート絶縁膜6越しに、P型トランジスタ形成領域230の半導体基板1に対して、フッ素を注入する(図16)。ここで、図16では図示は省略しているが、窒素注入の際には、P型トランジスタ形成領域230はマスクで覆われ、フッ素注入の際には、N型トランジスタ形成領域220はマスクで覆われる。
【0074】
その後、ポリシリコンまたはメタルから成るゲート電極30を、コア系ゲート絶縁膜6上および層間絶縁膜29上に成膜する。そして、ゲート電極30の上面をCMP処理することにより、コア系ゲート絶縁膜6上にのみゲート電極30を残す。これにより、図17に示すように、層間絶縁膜29の上面とゲート電極30の上面とは、面一となる。
【0075】
以上により、半導体基板1に対してCMOSが形成される。
【0076】
本実施の形態に係る半導体装置の製造方法では、ソース・ドレイン領域26,28の活性化処理後に、窒素、フッ素の注入を実施している。ここで、当該活性化処理は、高温での熱処理が必要である。
【0077】
したがって、所謂ゲートラストプロセスにおいて、上記活性化のための高温熱処理により、窒素やフッ素が半導体基板1の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域にSRAMを構成したとしても、当該SRAMの特性ばらつきを低減でき、動作マージンも広がる。
【0078】
本願発明は、携帯電話、DTV(Digital Television)およびDVD(Digital Video Disc)プレーヤ(レコーダ)等に搭載される、45nm世代以降のチップの製造方法として採用することが可能である。
【図面の簡単な説明】
【0079】
【図1】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図2】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図3】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図4】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図5】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図6】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図7】ドーズ量としきい電圧との関係を示す実験結果図である。
【図8】ドーズ量としきい電圧のばらつきとの関係を示す実験結果図である。
【図9】実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。
【図10】実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。
【図11】実施の形態3に係る半導体装置の製造方法を説明するための工程断面図である。
【図12】N型トランジスタ領域の半導体基板内に形成される、レトログレードウェルを示す図である。
【図13】実施の形態3に係る半導体装置の製造方法を説明するための工程断面図である。
【図14】P型トランジスタ領域の半導体基板内に形成される、レトログレードウェルを示す図である。
【図15】実施の形態4に係る半導体装置の製造方法を説明するための工程断面図である。
【図16】実施の形態4に係る半導体装置の製造方法を説明するための工程断面図である。
【図17】実施の形態4に係る半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【0080】
1 半導体基板、2 素子分離膜、3 I/O系ゲート絶縁膜、6 コア系ゲート絶縁膜、25 ダミーゲート電極、50,55 レトログレードウェル、100 I/O領域、120,220 N型トランジスタ形成領域、130,230 P型トランジスタ形成領域、200 コア領域。
【技術分野】
【0001】
この発明は、半導体装置の製造方法に係る発明であり、たとえば、MOSトランジスタを有する半導体装置の製造方法に適用することができる。
【背景技術】
【0002】
高誘電率ゲート絶縁膜とメタルゲート電極とが当該順に積層して成るゲート構造を有するCMOS(Complementary Metal Oxide Semiconductor)を作成する技術が、従来から存在する(たとえば、非特許文献1)。当該CMOSを作成する場合において、NMOSトランジスタのチャネル領域に窒素(N)注入を行い、PMOSトランジスタのチャネル領域にフッ素(F)注入を行うことがある。当該窒素注入またはフッ素注入は、フェルミレベルピニングによるトランジスタのしきい値電圧の変動を制御するために、実施される。
【0003】
当該窒素注入またはフッ素注入する技術では、NMOSトランジスタのしきい値電圧を調整するため、ゲート絶縁膜形成前に、NMOSトランジスタ形成領域の半導体基板に対して、窒素の注入を行っている。ここで、当該窒素注入の際には、PMOSトランジスタ形成領域は、レジストマスクにより覆われている。これに対して、PMOSトランジスタのしきい値電圧を調整するため、ゲート絶縁膜形成前に、PMOSトランジスタ形成領域の半導体基板に対して、フッ素の注入を行っている。ここで、当該フッ素注入の際には、NMOSトランジスタ形成領域は、レジストマスクにより覆われている。そして、当該窒素注入またはフッ素注入後、半導体基板上にゲート絶縁膜を形成している。
【0004】
【非特許文献1】IEDM 2006 論文No.9.5 尾田、林著
【発明の開示】
【発明が解決しようとする課題】
【0005】
当該窒素注入またはフッ素注入後にゲート絶縁膜を形成する技術では、たとえばフッ素のドーズ量を増加するに従い、PMOSトランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する。しかしながら、フッ素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する。
【0006】
同様に、窒素のドーズ量を増加するに従い、NMOSトランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する。しかしながら、窒素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する。
【0007】
しきい値電圧のばらつきが増大した各MOSトランジスタを用いてSRAM(Static Random Access Memory)を構成した場合には、当該SRAMの動作マージンを狭くなる。
【0008】
そこで、本発明は、たとえば、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を抑制することができる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明に係る1の実施の形態においては、ゲート酸化膜形成またはソース・ドレイン領域の活性化のための高温熱処理の後に、半導体基板に対して、窒素またはフッ素を注入する。
【発明の効果】
【0010】
上記実施の形態によれば、高温熱処理により窒素やフッ素が半導体基板の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域にSRAMを構成したとしても、当該SRAMの特性ばらつきを低減でき、動作マージンも広がる。
【発明を実施するための最良の形態】
【0011】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、本明細書において、「MOSトランジスタ」とは、半導体、高誘電率ゲート絶縁膜およびゲート電極(メタルまたはポリシリコン)が、下から順に当該順に積層して成るトランジスタ構造を意味するものとする。
【0012】
また、高誘電率ゲート絶縁膜として、たとえば、Al2O3、Ta2O5、HfO2、ZrO2やHfSiONなどが採用される。
【0013】
<実施の形態1>
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。ここで、コア領域の半導体基板とI/O領域の半導体基板とは、同一半導体基板である。しかし、本明細書内で説明する各工程断面図では、コア領域の半導体基板とI/O領域の半導体基板とは、分割して図示している。
【0014】
まず、図1に示すように、I/O領域100とコア領域200とを有する半導体基板1を用意する。
【0015】
I/O領域100の半導体基板1には、入出力インタフェース回路が形成される。これに対して、コア領域200の半導体基板1には、コア回路(内部回路であり、たとえばSRAM:Static Random Access Memory)が形成される。
【0016】
次に、たとえば浅溝素子分離(STI:Shallow Trench Isolation)法を実施する。これにより、図2に示すように、半導体基板1の表面内に、素子分離膜2を形成する。当該素子分離膜2により、半導体基板1は、NMOSトランジスタが形成されるN型トランジスタ形成領域と、PMOSトランジスタが形成されるP型トランジスタ形成領域とが、電気的に分離される。
【0017】
図2に示すように、I/O領域100の半導体基板1において、素子分離膜2により、N型トランジスタ形成領域120とP型トランジスタ形成領域130とが、電気的に分離される。これに対して、コア領域200の半導体基板1において、素子分離膜2により、N型トランジスタ形成領域220とP型トランジスタ形成領域230とが、電気的に分離される。
【0018】
次に、犠牲酸化膜を半導体基板1上に形成後、各トランジスタ形成領域120,130,220,230に、チャネルドープとして、所定の導電型のイオン注入を行う。
【0019】
その後、犠牲酸化膜を除去する。そして、熱酸化処理により、半導体基板1の上面に、I/O系ゲート絶縁膜3を形成する(図3参照)。当該I/O系ゲート絶縁膜3は、高誘電率ゲート絶縁膜である。
【0020】
当該I/O系ゲート絶縁膜3は、完成品において、I/O領域100に形成されるゲート構造のゲート絶縁膜として機能する。当該製造過程の段階では、図3に示すように、I/O系ゲート絶縁膜3は、I/O領域100における各トランジスタ形成領域120,130の半導体基板1上だけでなく、コア領域200における各トランジスタ形成領域220,230の半導体基板1上にも形成される。
【0021】
また、I/O系ゲート絶縁膜厚は、後述するコア系ゲート絶縁膜厚よりも厚い膜厚である。したがって、I/O系ゲート絶縁膜3を形成するときの方が、コア系ゲート絶縁膜6を形成するときと比較して、高温・長時間の熱処理を要する。
【0022】
次に、図4に示すように、I/O領域100全体の半導体基板1上およびコア領域200におけるP型トランジスタ形成領域230の半導体基板1上に、レジストマスク4を形成する。したがって、当該レジストマスク4の形成後には、N型トランジスタ形成領域220に形成されたI/O系ゲート絶縁膜3のみが、露出している。
【0023】
次に、図4に示すように、I/O系ゲート絶縁膜3越しに、コア領域200におけるN型トランジスタ形成領域220の半導体基板1に対して、窒素を注入する。ここで、N2の注入の場合には注入エネルギー22keV以上の条件にて、または、Nの注入の場合には注入エネルギー11keV以上の条件にて、当該窒素を注入することが望ましい。当該窒素注入は、フェルミレベルピニングによるNMOSトランジスタのしきい値電圧の変動を制御するために、実施される。
【0024】
レジストマスク4を除去した後、図5に示すように、I/O領域100全体の半導体基板1上およびコア領域200におけるN型トランジスタ形成領域220の半導体基板1上に、レジストマスク5を形成する。したがって、当該レジストマスク5の形成後には、P型トランジスタ形成領域230に形成されたI/O系ゲート絶縁膜3のみが、露出している。
【0025】
次に、図5に示すように、I/O系ゲート絶縁膜3越しに、コア領域200におけるP型トランジスタ形成領域230の半導体基板1に対して、フッ素(F)を注入する。ここで、注入エネルギー8keV以上の条件にて、当該フッ素を注入することが望ましい。当該フッ素注入は、フェルミレベルピニングによるPMOSトランジスタのしきい値電圧の変動を制御するために、実施される。
【0026】
次に、レジストマスク5を除去した後、コア領域200の半導体基板1上に形成されているI/O系ゲート絶縁膜3を除去する。換言すれば、I/O領域100の半導体基板1上にのみ、I/O系ゲート絶縁膜3を残存させる。
【0027】
そして、熱酸化処理により、コア領域200の半導体基板1の上に、コア系ゲート絶縁膜6を形成する(図6参照)。当該コア系ゲート絶縁膜6は、高誘電率ゲート絶縁膜である。コア系ゲート絶縁膜6形成時、I/O領域100はマスクされていないため、I/O領域100のN型/P型トランジスタ形成領域120,130も、高誘電率ゲート絶縁膜が形成される。
【0028】
当該コア系ゲート絶縁膜6は、完成品において、コア領域200に形成されるゲート構造のゲート絶縁膜として機能する。また、コア系ゲート絶縁膜6の膜厚は、上述したようにI/O系ゲート絶縁膜3の膜厚よりも薄い。したがって、コア系ゲート絶縁膜6を形成するときの方が、I/O系ゲート絶縁膜3を形成するときと比較して、低温・短時間の熱処理を要する。
【0029】
その後、ゲート電極、サイドウォール、ソース・ドレイン領域などを形成することにより、N型トランジスタ形成領域120,220の半導体基板1にはNMOSトランジスタが形成される。他方、P型トランジスタ形成領域130,230の半導体基板1にはPMOSトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【0030】
次に、N型トランジスタ形成領域220の半導体基板1に窒素を注入し、P型トランジスタ形成領域230の半導体基板1にフッ素を注入した後、ゲート絶縁膜を形成する方法(比較例と証する)の問題点を述べた上で、本実施の形態に係る技術の効果を説明する。
【0031】
当該比較例の場合には、当該窒素またはフッ素のドーズ量を増加するに従い、トランジスタのフェルミレベルピニングに起因するしきい値電圧が減少する(図7参照)。しかしながら、窒素またはフッ素のドーズ量を増加するに従い、当該しきい値電圧のばらつきが増大する(図8参照)。
【0032】
図7は、フッ素ドーズ量とPMOSトランジスタのしきい値電圧との関係を示す実験データである。図7において、横軸はフッ素のドーズ量(個/cm2)であり、縦軸はしきい値電圧(mV)である。また、図8は、フッ素ドーズ量とPMOSトランジスタのしきい値電圧のばらつきとの関係を示す実験データである。図8において、横軸はフッ素のドーズ量(個/cm2)であり、縦軸はしきい値電圧のばらつき(mV)である。図7,8では、図面右側に進むに連れて、ドーズ量が多くなり、図面上側に進むに連れて、しきい値電圧またはしきい値電圧のばらつきが大きくなる。
【0033】
このように、窒素またはフッ素のドーズ量を増加するに従い当該しきい値電圧のばらつきが増大するのは、次のメカニズム原因であると発明者らは考える。つまり、ゲート絶縁膜形成のための高温熱処理により、当該熱処理前にチャネル領域に注入された窒素またはフッ素が、半導体基板表面およびゲート絶縁膜中に拡散・偏析し、窒素やフッ素の固定電荷によるクーロン散乱が増えることが原因であると想定される。
【0034】
そこで、本実施の形態に係る半導体装置の製造方法では、より高温での熱処理を要するI/O系ゲート絶縁膜3の形成後に、上記窒素またはフッ素の注入を行っている。
【0035】
したがって、高温熱処理により窒素やフッ素が半導体基板1の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域200にSRAMを構成したとしても、当該SRAMの特性ばらつきを低減でき、動作マージンも広がる。
【0036】
ところで、I/O系ゲート絶縁膜3の形成前に窒素やフッ素の注入を行う場合において、N2を22keV以上のエネルギーで(または、Nを11keV以上のエネルギーで)注入させ、フッ素を8keV以上のエネルギーで注入させたとする。この場合には、窒素やフッ素は、半導体基板1の表面から20nm以上の深さ位置に分布する。したがって、当該窒素やフッ素の注入を行った後に、より高温での熱処理を要するI/O系ゲート絶縁膜3の形成を行ったとしても、注入された窒素やフッ素の一部のみが半導体基板1表面付近へ拡散するに留めることができる。
【0037】
しかしながら、上記のように、I/O系ゲート絶縁膜3形成後に上記エネルギー条件で窒素やフッ素を注入させることにより、I/O系ゲート絶縁膜3の形成前に窒素やフッ素の注入を行う場合と比較して、窒素やフッ素の半導体基板1表面付近への拡散等をより抑制できる。さらに、本実施の形態で説明した方法を採用することにより、窒素やフッ素の注入に際して、コア領域200では、I/O系ゲート絶縁膜3は犠牲膜として機能させることができる。これにより、窒素やフッ素の注入による半導体基板1のダメージを防止できる。
【0038】
<実施の形態2>
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【0039】
まず、実施の形態1で説明した図1〜3の工程を実施する。次に、コア領域200の半導体基板1上に形成されているI/O系ゲート絶縁膜3を除去する。換言すれば、I/O領域100の半導体基板1上にのみ、I/O系ゲート絶縁膜3を残存させる。そして、熱酸化処理により、コア領域200の半導体基板1の上に、実施の形態1で説明したコア系ゲート絶縁膜6を形成する(図6参照)。
【0040】
実施の形態1でも説明したように、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6は、高誘電率ゲート絶縁膜である。また、I/O系ゲート絶縁膜3の膜厚は、コア系ゲート絶縁膜6の膜厚よりも厚い。
【0041】
次に、図9に示すように、I/O領域100全体の半導体基板1上およびコア領域200におけるP型トランジスタ形成領域230の半導体基板1上に、レジストマスク11を形成する。したがって、当該レジストマスク11の形成後には、N型トランジスタ形成領域220に形成されたコア系ゲート絶縁膜6のみが、露出している。
【0042】
次に、図9に示すように、コア系ゲート絶縁膜6越しに、コア領域200におけるN型トランジスタ形成領域220の半導体基板1に対して、窒素を注入する。ここで、N2の注入の場合には注入エネルギー22keV以上の条件にて、または、Nの注入の場合には注入エネルギー11keV以上の条件にて、当該窒素を注入することが望ましい。当該窒素注入は、フェルミレベルピニングによるNMOSトランジスタのしきい値電圧の変動を制御するために、実施される。
【0043】
レジストマスク11を除去した後、図10に示すように、I/O領域100全体の半導体基板1上およびコア領域200におけるN型トランジスタ形成領域220の半導体基板1上に、レジストマスク12を形成する。したがって、当該レジストマスク12の形成後には、P型トランジスタ形成領域230に形成されたコア系ゲート絶縁膜6のみが、露出している。
【0044】
次に、図10に示すように、コア系ゲート絶縁膜6越しに、コア領域200におけるP型トランジスタ形成領域230の半導体基板1に対して、フッ素(F)を注入する。ここで、注入エネルギー8keV以上の条件にて、当該フッ素を注入することが望ましい。当該フッ素注入は、フェルミレベルピニングによるPMOSトランジスタのしきい値電圧の変動を制御するために、実施される。
【0045】
レジストマスク12を除去後、ゲート電極、サイドウォール、ソース・ドレイン領域などを形成することにより、N型トランジスタ形成領域120,220の半導体基板1にはNMOSトランジスタが形成される。他方、P型トランジスタ形成領域130,230の半導体基板1にはPMOSトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【0046】
以上のように、本実施の形態に係る半導体装置の製造方法では、熱処理を要するI/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6の形成後に、上記窒素またはフッ素の注入を行っている。
【0047】
したがって、I/O系ゲート絶縁膜3のみ形成後に窒素やフッ素の注入を行う実施の形態1の場合よりも、熱処理により窒素やフッ素が半導体基板1の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を、実施の形態1の場合よりも抑制することができる。よって、コア領域200にSRAMを構成したとしても、当該SRAMの特性ばらつきをより低減でき、動作マージンもより広がる。
【0048】
<実施の形態3>
本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【0049】
実施の形態1で説明した図4の工程の後に、図11に示すように、I/O系ゲート絶縁膜3越しに、コア領域200におけるN型トランジスタ形成領域220の半導体基板1に対して、インジウム(In)を注入する。ここで、たとえば、注入エネルギー40keV以上、ドーズ量1×1013個/cm2以上の条件にて、当該インジウムを注入する。当該インジウム注入により、N型トランジスタ形成領域220の半導体基板1内に、レトログレードウェルが形成される。
【0050】
N型トランジスタ形成領域220にNMOSトランジスタが形成された後の構成断面図を、図12に示す。図12に示すように、インジウムが多数分布しているレトログレードウェル50は、コア系ゲート絶縁膜6とゲート電極53とから成るゲート構造の下方に位置する。また、レトログレードウェル50は、半導体基板1の表面から所定の深さ位置に存する。また、レトログレードウェル50の両端には、ソース領域51およびドレイン領域52が存在する。
【0051】
さて、レジストマスク4を除去した後、図5を用いて説明した工程を実施する。その後、図13に示すように、I/O系ゲート絶縁膜3越しに、コア領域200におけるP型トランジスタ形成領域230の半導体基板1に対して、アンチモン(Sb)または砒素(As)を注入する。当該アンチモンや砒素の注入により、P型トランジスタ形成領域230の半導体基板1内に、レトログレードウェルが形成される。
【0052】
P型トランジスタ形成領域230にPMOSトランジスタが形成された後の構成断面図を、図14に示す。図14に示すように、アンチモンまたは砒素が多数分布しているレトログレードウェル55は、コア系ゲート絶縁膜6とゲート電極58とから成るゲート構造の下方に位置する。また、レトログレードウェル55は、半導体基板1の表面から所定の深さ位置に存する。また、レトログレードウェル55の両端には、ソース領域56およびドレイン領域57が存在する。
【0053】
次に、レジストマスク5を除去した後、コア領域200の半導体基板1上に形成されているI/O系ゲート絶縁膜3を除去する。換言すれば、I/O領域100の半導体基板1上にのみ、I/O系ゲート絶縁膜3を残存させる。その後、図6で説明した工程を実施する。そして、ゲート電極、サイドウォール、ソース・ドレイン領域、ハローなどを形成することにより、N型トランジスタ形成領域120,220の半導体基板1にはNMOSトランジスタが形成される。他方、P型トランジスタ形成領域130,230の半導体基板1にはPMOSトランジスタが形成される。その後、層間絶縁膜、ビア、配線等を形成することにより、半導体装置が形成される。
【0054】
以上のように、本実施の形態に係る半導体装置の製造方法では、実施の形態1に係る方法に加えて、各トランジスタ形成領域220,230の半導体基板1内に、レトログレードウェル50,55を形成する工程を実施している。
【0055】
当該レトログレードウェル50,55を形成することにより、半導体基板1の表面内形成されるハローの不純物濃度を低減させることができる。これにより、高濃度な不純物濃度により構成されるハローに起因して発生する、半導体基板1の表面付近における固定電荷によるクーロン散乱を、抑制できる。したがって、MOSトランジスタのしきい値電圧のばらつき増大を、実施の形態1の場合よりも抑制することができる。よって、コア領域200にSRAMを構成したとしても、当該SRAMの特性ばらつきを、実施の形態1の場合よりも低減でき、動作マージンもより広がる。
【0056】
ここで、レトログレードウェル50,55を形成するためのインジウム、アンチモンや砒素などの注入は、上記では、I/O系ゲート絶縁膜3越しに、各トランジスタ形成領域220,230の半導体基板1に対して行っている。
【0057】
しかしながら、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6の形成後に、コア系ゲート絶縁膜6越しに、レトログレードウェル50,55を形成するためのインジウム、アンチモンや砒素を注入しても良い。
【0058】
たとえば、実施の形態2で説明した図9までの工程を実施した後に、コア系ゲート絶縁膜6越しに、N型トランジスタ220の半導体基板1に対して、インジウムを注入する。その後、実施の形態2で説明した図10の工程を実施し、その後、コア系ゲート絶縁膜6越しに、P型トランジスタ230の半導体基板1に対して、アンチモンまたは砒素を注入する。
【0059】
または、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6の形成前に、レトログレードウェル50,55を形成するためのインジウム、アンチモンや砒素を注入しても良い。
【0060】
たとえば、N型トランジスタ形成領域220の半導体基板1に対してチャネルドープを実施した後に、N型トランジスタ形成領域220の半導体基板1に対して、インジウムを注入する。さらに、P型トランジスタ形成領域230の半導体基板1に対してチャネルドープを実施した後に、P型トランジスタ形成領域230の半導体基板1に対して、アンチモンや砒素を注入する。その後、実施の形態1,2で説明したように、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6の形成および窒素・フッ素の注入を行う。この場合、半導体基板1に対して直接インジウム等注入しても良いが、半導体基板1のダメージ防止の観点から、犠牲酸化膜を事前に形成し、当該犠牲酸化膜越しにインジウム、アンチモンや砒素、さらにはチャネルドープを行うことが望ましい。
【0061】
なお、インジウム、アンチモンや砒素においても、半導体基板1に対して熱処理を施すと、その量は少ないが、インジウム、アンチモンや砒素は、半導体基板1の表面付近に拡散する。したがって、少なくともI/O系ゲート絶縁膜3形成後に、当該I/O系ゲート絶縁膜3越しに、インジウム、アンチモンや砒素を注入することが望ましい。
【0062】
ここで、I/O系ゲート絶縁膜3およびコア系ゲート絶縁膜6形成後に、当該コア系ゲート絶縁膜6越しに、インジウム、アンチモンや砒素を注入する場合を考える。この場合には、コア系ゲート絶縁膜6の形成のための熱処理により、インジウム、アンチモンや砒素は、半導体基板1の表面付近に拡散することも防止できる。なお、コア系ゲート絶縁膜6の形成のための熱処理は、上記の通り、I/O系ゲート絶縁膜3形成のための熱処理よりも、半導体基板1に対する熱負荷は少ない。しかしながら、コア系ゲート絶縁膜6越しにインジウム等を注入するので、当該注入に起因して、完成品においてトランジスタのゲート絶縁膜として機能するコア系ゲート絶縁膜6にダメージが少なからず残る。
【0063】
したがって、当該コア系ゲート絶縁膜6のダメージ防止の観点からは、I/O系ゲート絶縁膜3越しに、インジウム等を注入することが望ましい。これは、コア領域200では、当該I/O系ゲート絶縁膜3は除去され、完成品として残存せず、当該インジウム等の注入の際には当該コア領域200ではインジウムなどの注入のための犠牲膜として機能するからである。
【0064】
<実施の形態4>
実施の形態1,2,3では、所謂ゲートファーストプロセスの場合に関するものであった。本実施の形態では、所謂ゲートラストプロセスに関するものである。本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。なお、本実施の形態では、コア領域における半導体基板のみを工程断面図として図示する。
【0065】
通常の手法により、図15に示すように、半導体基板1に対してCMOSトランジスタ構造を作成する。
【0066】
N型トランジスタが形成されるN型トランジスタ形成領域220およびP型トランジスタが形成されるP型トランジスタ形成領域230を有する半導体基板1を、用意する。そして、コア領域における半導体基板1に対して、素子分離膜2を形成する。当該素子分離膜2により、半導体基板1においてN型トランジスタ形成領域220とP型トランジスタ形成領域230とは、電気的に分離される。
【0067】
その後、N型トランジスタ形成領域220の半導体基板1上およびP型トランジスタ形成領域230の半導体基板1上に、高誘電率絶縁膜からなるコア系ゲート絶縁膜6を各々形成する。そして、当該コア系ゲート絶縁膜6上にダミーゲート電極25を形成する。ここで、当該ダミーゲート電極25は、後述で示すように製造過程において除去され、完成品では存在しない。
【0068】
その後、ダミーゲート電極25をマスクとして使用して、当該ダミーゲート電極25の両脇における半導体基板1に対して不純物を注入する。ここで、N型トランジスタ形成領域220には、導電型がN型である不純物を注入し、P型トランジスタ形成領域230には、導電型がP型である不純物を注入する。これにより、各ダミーゲート電極25両脇の半導体基板1の表面内に、比較的浅いソース・ドレイン領域26を形成する。
【0069】
その後、各ダミーゲート電極25両側面に、二重構造のサイドウォール膜27を形成する。そして、サイドウォール膜27が形成されたダミーゲート電極25をマスクとして使用して、当該ダミーゲート電極25の両脇における半導体基板1に対して不純物を注入する。ここで、N型トランジスタ形成領域220には、導電型がN型である不純物を注入し、P型トランジスタ形成領域230には、導電型がP型である不純物を注入する。これにより、各ダミーゲート電極25両脇の半導体基板1の表面内に、比較的深いソース・ドレイン領域28を形成する。
【0070】
その後、前記までに注入された不純物を活性化させる(つまり、ソース・ドレイン領域26,28を活性化させる)。当該活性化後のソース・ドレイン領域26,28は、活性化領域であると把握できる。その後、各ダミーゲート電極25を覆うように、半導体基板1上に層間絶縁膜29を形成し、当該層間絶縁膜29の上面を研磨することにより、層間絶縁膜29の上面からダミーゲート電極25の上面を露出させる。
【0071】
以上までの工程により、図15に示す構造体が作成される。
【0072】
次に、エッチング処理などにより、ダミーゲート電極25を各々除去する。当該除去後の構成を、図16に示す。
【0073】
次に、コア系ゲート絶縁膜6越しに、N型トランジスタ形成領域220の半導体基板1に対して、窒素を注入する(図16)。これに対して、コア系ゲート絶縁膜6越しに、P型トランジスタ形成領域230の半導体基板1に対して、フッ素を注入する(図16)。ここで、図16では図示は省略しているが、窒素注入の際には、P型トランジスタ形成領域230はマスクで覆われ、フッ素注入の際には、N型トランジスタ形成領域220はマスクで覆われる。
【0074】
その後、ポリシリコンまたはメタルから成るゲート電極30を、コア系ゲート絶縁膜6上および層間絶縁膜29上に成膜する。そして、ゲート電極30の上面をCMP処理することにより、コア系ゲート絶縁膜6上にのみゲート電極30を残す。これにより、図17に示すように、層間絶縁膜29の上面とゲート電極30の上面とは、面一となる。
【0075】
以上により、半導体基板1に対してCMOSが形成される。
【0076】
本実施の形態に係る半導体装置の製造方法では、ソース・ドレイン領域26,28の活性化処理後に、窒素、フッ素の注入を実施している。ここで、当該活性化処理は、高温での熱処理が必要である。
【0077】
したがって、所謂ゲートラストプロセスにおいて、上記活性化のための高温熱処理により、窒素やフッ素が半導体基板1の表面等に拡散・偏析することを抑制できる。これにより、窒素やフッ素のドーズ量を増やしたとしても、形成されるMOSトランジスタのしきい値電圧のばらつき増大を抑制することができる。よって、コア領域にSRAMを構成したとしても、当該SRAMの特性ばらつきを低減でき、動作マージンも広がる。
【0078】
本願発明は、携帯電話、DTV(Digital Television)およびDVD(Digital Video Disc)プレーヤ(レコーダ)等に搭載される、45nm世代以降のチップの製造方法として採用することが可能である。
【図面の簡単な説明】
【0079】
【図1】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図2】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図3】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図4】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図5】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図6】実施の形態1に係る半導体装置の製造方法を説明するための工程断面図である。
【図7】ドーズ量としきい電圧との関係を示す実験結果図である。
【図8】ドーズ量としきい電圧のばらつきとの関係を示す実験結果図である。
【図9】実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。
【図10】実施の形態2に係る半導体装置の製造方法を説明するための工程断面図である。
【図11】実施の形態3に係る半導体装置の製造方法を説明するための工程断面図である。
【図12】N型トランジスタ領域の半導体基板内に形成される、レトログレードウェルを示す図である。
【図13】実施の形態3に係る半導体装置の製造方法を説明するための工程断面図である。
【図14】P型トランジスタ領域の半導体基板内に形成される、レトログレードウェルを示す図である。
【図15】実施の形態4に係る半導体装置の製造方法を説明するための工程断面図である。
【図16】実施の形態4に係る半導体装置の製造方法を説明するための工程断面図である。
【図17】実施の形態4に係る半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【0080】
1 半導体基板、2 素子分離膜、3 I/O系ゲート絶縁膜、6 コア系ゲート絶縁膜、25 ダミーゲート電極、50,55 レトログレードウェル、100 I/O領域、120,220 N型トランジスタ形成領域、130,230 P型トランジスタ形成領域、200 コア領域。
【特許請求の範囲】
【請求項1】
(A)N型トランジスタが形成されるN型トランジスタ形成領域を有する半導体基板を、用意する工程と、
(B)前記N型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
(C)前記工程(B)の後に、前記ゲート絶縁膜越しに、前記N型トランジスタ形成領域の前記半導体基板に対して、窒素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項2】
前記工程(B)は、
(B−1)I/O領域における、前記N型トランジスタ形成領域の前記半導体基板上およびコア領域の前記半導体基板上に、I/O系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程(C)は、
前記工程(B−1)の後に、前記I/O系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記窒素を注入する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記工程(B)は、
(B−1)I/O領域における、前記N型トランジスタ形成領域の前記半導体基板上に、I/O系前記ゲート絶縁膜を形成する工程と、
(B−2)コア領域における、前記N型トランジスタ形成領域の前記半導体基板上に、コア系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程(C)は、
前記工程(B−1)および前記工程(B−2)の後に、前記コア系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記窒素を注入する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記工程(C)は、
N2を注入エネルギー22keV以上の条件にて注入する工程、または、Nを注入エネルギー11keV以上の条件にて注入する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
(D)前記コア領域における前記N型トランジスタ形成領域の前記半導体基板に対して、インジウムを注入することにより、前記ゲート絶縁膜の下方にレトログレードウェルを形成する工程を、さらに備えている、
ことを特徴とする請求項2または請求項3に記載の半導体装置の製造方法。
【請求項6】
前記工程(D)は、
前記工程(B)の後に実施され、前記ゲート絶縁膜越しに、前記インジウムを注入する工程である、
ことを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
(A)N型トランジスタが形成されるN型トランジスタ形成領域を有する半導体基板を、用意する工程と、
(B)前記N型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
(C)前記ゲート絶縁膜上に、ダミーゲート電極を形成する工程と、
(D)前記ダミーゲート電極をマスクとして使用して、前記ダミーゲート電極の両脇における前記半導体基板に対して、導電型がN型である不純物を注入する工程と、
(E)前記工程(D)において注入された前記不純物を活性化させ、活性領域を形成する工程と、
(F)前記ダミーゲート電極を除去する工程と、
(G)前記工程(F)後に、前記ゲート絶縁膜越しに、前記N型トランジスタ形成領域の前記半導体基板に対して、窒素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項8】
(A)P型トランジスタが形成されるP型トランジスタ形成領域を有する半導体基板を、用意する工程と、
(B)前記P型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
(C)前記工程(B)の後に、前記ゲート絶縁膜越しに、前記P型トランジスタ形成領域の前記半導体基板に対して、フッ素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項9】
前記工程(B)は、
(B−1)I/O領域における、前記P型トランジスタ形成領域の前記半導体基板上およびコア領域の前記半導体基板上に、I/O系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程(C)は、
前記工程(B−1)の後に、前記I/O系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記フッ素を注入する工程である、
ことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
前記工程(B)は、
(B−1)I/O領域における、前記P型トランジスタ形成領域の前記半導体基板上に、I/O系前記ゲート絶縁膜を形成する工程と、
(B−2)コア領域における、前記P型トランジスタ形成領域の前記半導体基板上に、コア系前記ゲート絶縁膜を形成する工程とを、含んでおり、
前記工程(C)は、
前記工程(B−1)および前記工程(B−2)の後に、前記コア系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記フッ素を注入する工程である、
ことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項11】
前記工程(C)は、
注入エネルギー8keV以上の条件にて、前記フッ素を注入する工程である、
ことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項12】
(D)前記コア領域における前記P型トランジスタ形成領域の前記半導体基板に対して、アンチモンまたは砒素を注入することにより、前記ゲート絶縁膜の下方にレトログレードウェルを形成する工程を、さらに備えている、
ことを特徴とする請求項9または請求項10に記載の半導体装置の製造方法。
【請求項13】
前記工程(D)は、
前記工程(B)の後に実施され、前記ゲート絶縁膜越しに、前記アンチモンまたは前記砒素を注入する工程である、
ことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
(A)P型トランジスタが形成されるP型トランジスタ形成領域を有する半導体基板を、用意する工程と、
(B)前記P型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
(C)前記ゲート絶縁膜上に、ダミーゲート電極を形成する工程と、
(D)前記ダミーゲート電極をマスクとして使用して、前記ダミーゲート電極の両脇における前記半導体基板に対して、導電型がP型である不純物を注入する工程と、
(E)前記工程(D)において注入された前記不純物イオンを活性化させ、活性領域を形成する工程と、
(F)前記ダミーゲート電極を除去する工程と、
(G)前記工程(F)後に、前記ゲート絶縁膜越しに、前記P型トランジスタ形成領域の前記半導体基板に対して、フッ素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項1】
(A)N型トランジスタが形成されるN型トランジスタ形成領域を有する半導体基板を、用意する工程と、
(B)前記N型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
(C)前記工程(B)の後に、前記ゲート絶縁膜越しに、前記N型トランジスタ形成領域の前記半導体基板に対して、窒素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項2】
前記工程(B)は、
(B−1)I/O領域における、前記N型トランジスタ形成領域の前記半導体基板上およびコア領域の前記半導体基板上に、I/O系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程(C)は、
前記工程(B−1)の後に、前記I/O系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記窒素を注入する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記工程(B)は、
(B−1)I/O領域における、前記N型トランジスタ形成領域の前記半導体基板上に、I/O系前記ゲート絶縁膜を形成する工程と、
(B−2)コア領域における、前記N型トランジスタ形成領域の前記半導体基板上に、コア系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程(C)は、
前記工程(B−1)および前記工程(B−2)の後に、前記コア系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記窒素を注入する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記工程(C)は、
N2を注入エネルギー22keV以上の条件にて注入する工程、または、Nを注入エネルギー11keV以上の条件にて注入する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
(D)前記コア領域における前記N型トランジスタ形成領域の前記半導体基板に対して、インジウムを注入することにより、前記ゲート絶縁膜の下方にレトログレードウェルを形成する工程を、さらに備えている、
ことを特徴とする請求項2または請求項3に記載の半導体装置の製造方法。
【請求項6】
前記工程(D)は、
前記工程(B)の後に実施され、前記ゲート絶縁膜越しに、前記インジウムを注入する工程である、
ことを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
(A)N型トランジスタが形成されるN型トランジスタ形成領域を有する半導体基板を、用意する工程と、
(B)前記N型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
(C)前記ゲート絶縁膜上に、ダミーゲート電極を形成する工程と、
(D)前記ダミーゲート電極をマスクとして使用して、前記ダミーゲート電極の両脇における前記半導体基板に対して、導電型がN型である不純物を注入する工程と、
(E)前記工程(D)において注入された前記不純物を活性化させ、活性領域を形成する工程と、
(F)前記ダミーゲート電極を除去する工程と、
(G)前記工程(F)後に、前記ゲート絶縁膜越しに、前記N型トランジスタ形成領域の前記半導体基板に対して、窒素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項8】
(A)P型トランジスタが形成されるP型トランジスタ形成領域を有する半導体基板を、用意する工程と、
(B)前記P型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
(C)前記工程(B)の後に、前記ゲート絶縁膜越しに、前記P型トランジスタ形成領域の前記半導体基板に対して、フッ素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項9】
前記工程(B)は、
(B−1)I/O領域における、前記P型トランジスタ形成領域の前記半導体基板上およびコア領域の前記半導体基板上に、I/O系前記ゲート絶縁膜を形成する工程を、含んでおり、
前記工程(C)は、
前記工程(B−1)の後に、前記I/O系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記フッ素を注入する工程である、
ことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
前記工程(B)は、
(B−1)I/O領域における、前記P型トランジスタ形成領域の前記半導体基板上に、I/O系前記ゲート絶縁膜を形成する工程と、
(B−2)コア領域における、前記P型トランジスタ形成領域の前記半導体基板上に、コア系前記ゲート絶縁膜を形成する工程とを、含んでおり、
前記工程(C)は、
前記工程(B−1)および前記工程(B−2)の後に、前記コア系ゲート絶縁膜越しに、前記コア領域の前記半導体基板に対して前記フッ素を注入する工程である、
ことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項11】
前記工程(C)は、
注入エネルギー8keV以上の条件にて、前記フッ素を注入する工程である、
ことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項12】
(D)前記コア領域における前記P型トランジスタ形成領域の前記半導体基板に対して、アンチモンまたは砒素を注入することにより、前記ゲート絶縁膜の下方にレトログレードウェルを形成する工程を、さらに備えている、
ことを特徴とする請求項9または請求項10に記載の半導体装置の製造方法。
【請求項13】
前記工程(D)は、
前記工程(B)の後に実施され、前記ゲート絶縁膜越しに、前記アンチモンまたは前記砒素を注入する工程である、
ことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
(A)P型トランジスタが形成されるP型トランジスタ形成領域を有する半導体基板を、用意する工程と、
(B)前記P型トランジスタ形成領域の前記半導体基板上に、ゲート絶縁膜を形成する工程と、
(C)前記ゲート絶縁膜上に、ダミーゲート電極を形成する工程と、
(D)前記ダミーゲート電極をマスクとして使用して、前記ダミーゲート電極の両脇における前記半導体基板に対して、導電型がP型である不純物を注入する工程と、
(E)前記工程(D)において注入された前記不純物イオンを活性化させ、活性領域を形成する工程と、
(F)前記ダミーゲート電極を除去する工程と、
(G)前記工程(F)後に、前記ゲート絶縁膜越しに、前記P型トランジスタ形成領域の前記半導体基板に対して、フッ素を注入する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2010−135458(P2010−135458A)
【公開日】平成22年6月17日(2010.6.17)
【国際特許分類】
【出願番号】特願2008−308214(P2008−308214)
【出願日】平成20年12月3日(2008.12.3)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年6月17日(2010.6.17)
【国際特許分類】
【出願日】平成20年12月3日(2008.12.3)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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