半導体装置の製造方法
【課題】異なる領域のパターン間に重ね合わせズレを発生させずに、一の領域に微細な狭ピッチパターンを形成すると同時に他の領域に微細パターンを形成する。
【解決手段】第１領域１０１及び第２領域１０２を含む基板１００上に被加工膜１２１を形成した後、各領域間で膜厚が異なる下層レジスト膜１２２及び１２３を形成し、その後、中間層レジスト膜１２４及び上層レジスト膜１２５を形成する。ホールパターン形成用の露光マスクを用いて上層レジスト膜１２５をパターニングした後、それをマスクとして中間層レジスト膜１２４をパターニングし、その後、それをマスクとして下層レジスト膜１２２及び１２３をパターニングした後、それをマスクとして被加工膜１２１をエッチングすることにより、各領域で開口寸法が異なる複数のホール１５１ａ及び１５１ｂを同時に形成する。
【解決手段】第１領域１０１及び第２領域１０２を含む基板１００上に被加工膜１２１を形成した後、各領域間で膜厚が異なる下層レジスト膜１２２及び１２３を形成し、その後、中間層レジスト膜１２４及び上層レジスト膜１２５を形成する。ホールパターン形成用の露光マスクを用いて上層レジスト膜１２５をパターニングした後、それをマスクとして中間層レジスト膜１２４をパターニングし、その後、それをマスクとして下層レジスト膜１２２及び１２３をパターニングした後、それをマスクとして被加工膜１２１をエッチングすることにより、各領域で開口寸法が異なる複数のホール１５１ａ及び１５１ｂを同時に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＬＳＩにおける微細パターンを形成する技術に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴い、パターンの微細化が急速に進んでいる。パターンを微細化する手法として、リソグラフィプロセスでの解像限界まで寸法（開口寸法を含む：以下同じ）を縮小させたレジストパターンを、ドライエッチングプロセスにより更に縮小させる手法が知られている。
【０００３】
以下、図１４（ａ）〜（ｄ）を参照しながら、特許文献１に開示されている、ドライエッチングによるパターン縮小によって、リソグラフィ寸法よりも微細な加工を実現する方法（第１従来例）について説明する。
【０００４】
図１４（ａ）〜（ｄ）は、第１従来例に係る半導体装置の製造方法、具体的には、３層の多層レジストによる微細コンタクトホールの加工方法の各工程を示す断面図である。
【０００５】
まず、図１４（ａ）に示すように、基板６１上のコンタクトホール形成用絶縁膜６２上に、下層レジスト膜６３、中間層レジスト膜６４及び上層レジスト膜６５を順次塗布形成した後、リソグラフィ技術により、上層レジスト膜６５に、第１の寸法Ｄ１を有する上層レジスト開口部６６を形成する。
【０００６】
次に、図１４（ｂ）に示すように、上層レジスト膜６５からなるレジストパターンをマスクとして、中間層レジスト膜６４に対してドライエッチングを行うことにより、上層レジスト開口部６６の下側に、第２の寸法Ｄ２を有する中間層レジスト開口部６７を形成する。
【０００７】
次に、図１４（ｃ）に示すように、中間層レジスト膜６４からなるレジストパターンをマスクとして、下層レジスト膜６３に対してドライエッチングを行うことにより、中間層レジスト開口部６７の下側に、第３の寸法Ｄ３を有する下層レジスト開口部６８を形成する。ここで、下層レジスト膜６３のエッチング時に上層レジスト膜６５も同時に除去される。その後、例えばＣＦ4 系ガスを用いたエッチングを行うことにより、中間層レジスト膜６４を除去する。この時、コンタクトホール形成用絶縁膜６２も途中までエッチングされる。
【０００８】
次に、図１４（ｄ）に示すように、下層レジスト膜６３からなるレジストパターンをマスクとして、コンタクトホール形成用絶縁膜６２を基板６１に達するまでエッチングすることにより、コンタクトホール６９を形成する。
【０００９】
第１従来例によると、中間層レジスト開口部６７の寸法（第２の寸法Ｄ２）が上部よりも下部においてより小さくなる形状に中間層レジスト開口部６７をドライエッチングによって形成することにより、下層レジスト開口部６８の寸法（第３の寸法Ｄ３）を上層レジスト開口部６６の寸法（第１の寸法Ｄ１）よりも小さくすることができる。
【００１０】
しかしながら、第１従来例のドライエッチングプロセスによるパターン縮小では、チップ内の全ての領域において同様のパターン縮小が生じるため、パターンレイアウト上、本来は縮小させたくないパターンも縮小してしまう。その結果、下地パターンとの重ね合わせマージンを確保できなくなり、歩留まりが低下するおそれが生じるという問題がある。
【００１１】
例えば、コンタクトホールのパターン密度が比較的低い領域（例えばロジック部）では、リソグラフィの解像限界で開口した微小なホールパターンを用いると共にドライエッチングによるパターン縮小を用いて形成したコンタクトホールであっても、下地パターンとの重ね合わせ面積を十分に確保できるように、コンタクトホールのレイアウトを調整することが容易である。従って、ドライエッチングによるパターン縮小技術によってパターン集積率を上げつつ下地パターンとの接触面積を十分に確保することができる。
【００１２】
一方、コンタクトホールのパターン密度として高いパターン密度が要求され且つパターンレイアウトの自由度が低い領域（例えばメモリ部）では、パターン密度が比較的低い領域と同等にドライエッチングプロセスによりパターンを縮小させると、コンタクトホールと下地パターンとの接触面積を十分に確保できくなり、歩留まりが低下してしまう。
【００１３】
以上に述べた第１従来例の問題点に対して、チップ内の特定領域（例えばメモリ部）と非特定領域（例えばロジック部）とでそれぞれ異なる露光マスク及び異なるエッチング条件を用いる技術が提案されている（特許文献２参照）。以下、図１５及び図１６（ａ）〜（ｅ）を参照しながら、特許文献２に開示されている、基板上の特定領域に狭いピッチで微細なスペースパターン（微細な狭ピッチパターン）を形成すると共に基板上の非特定領域に微細パターンを形成する方法（第２従来例）について説明する。
【００１４】
図１５は、第２従来例に係るＬＳＩチップの表面図である。図１５に示すように、第２従来例に係るＬＳＩチップは、例えばメモリ部に相当する特定領域１１と、メモリ部以外の領域（例えばロジック部）に相当する非特定領域１２と、特定領域１１と非特定領域１２との間に介在する素子分離領域１３とを有する。
【００１５】
図１６（ａ）〜（ｅ）は、第２従来例に係る半導体装置の製造方法の各工程を示す断面図であり、図１６（ａ）は、ゲート材料膜上の第１のレジスト膜をパターニングした後の様子を示しており、図１６（ｂ）は、ゲート材料膜からなる第１のパターンを形成した後の様子を示しており、図１６（ｃ）は、ゲート材料膜上の第１のレジスト膜を除去した後にゲート材料膜上に第２のレジスト膜を形成してパターニングした後の様子を示しており、図１６（ｄ）は、ゲート材料膜からなる第２のパターンを形成した後の様子を示しており、図１６（ｅ）は、第２のレジスト膜を除去した後の様子を示している。
【００１６】
まず、図１６（ａ）に示すように、特定領域１１と非特定領域１２とそれらの間に介在する素子分離領域１３とを有する基板上にゲート材料膜１４及び第１のレジスト膜を順次形成した後、第１の露光マスクを用いて当該第１のレジスト膜を露光した後に現像することにより、特定領域１１用の寸法１００ｎｍの回路パターン１５ａ及び非特定領域１２用の保護パターン１５ｂを形成する。
【００１７】
次に、図１６（ｂ）に示すように、第１のレジスト膜（回路パターン１５ａ及び保護パターン１５ｂ）をマスクとして基板上のゲート材料膜１４をエッチングすることにより、特定領域１１に寸法１００ｎｍの回路パターン１４ａを形成する。
【００１８】
次に、図１６（ｃ）に示すように、第１のレジスト膜（回路パターン１５ａ及び保護パターン１５ｂ）を除去した後、回路パターン１４ａの上を含むゲート材料膜１４の上に、新たに第２のレジスト膜を形成する。その後、第１の露光マスクを用いて当該第２のレジスト膜を露光した後に現像することにより、特定領域１１用の保護パターン１６ａ及び非特定領域１２用の寸法１００ｎｍの回路パターン１６ｂを形成する。
【００１９】
次に、図１６（ｄ）に示すように、第２のレジスト膜（保護パターン１６ａ及び回路パターン１６ｂ）をマスクとして基板上のゲート材料膜１４をエッチングすることにより、非特定領域1２に寸法６０ｎｍの回路パターン１４ｂを形成する。このとき、ゲート材料膜１４のエッチング条件を調整することによって、寸法１００ｎｍのレジストパターン（回路パターン１６ｂ）から寸法６０ｎｍの回路パターン１４ｂを形成する。
【００２０】
最後に、図１６（ｅ）に示すように、第２のレジスト膜（保護パターン１６ａ及び回路パターン１６ｂ）を除去する。
【００２１】
第２従来例によると、特定領域１１の回路パターン１４ａを形成するときには非特定領域１２をレジスト（保護パターン１５ｂ）によって保護すると共に、非特定領域１２の回路パターン１４ｂを形成するときには特定領域１１をレジスト（保護パターン１６ａ）によって保護する。このため、特定領域１１及び非特定領域１２のそれぞれの回路パターン１４ａ及び１４ｂを、互いのエッチング条件に左右されることなく、所望の寸法の形状に加工することができる。従って、第１従来例（特許文献１）の問題点、つまり、本来は縮小させたくないパターン（高いパターン密度が要求され且つパターンレイアウトの自由度が低い領域（例えばメモリ部））が縮小することに起因して、下地パターンとの重ね合わせマージンを確保できなくなるという問題点を解決することができる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００９−７６５５５号公報
【特許文献２】特開２００２−３１９５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
前述のように、第１従来例（特許文献１）のパターン形成技術では、チップ内の全ての領域のパターンがドライエッチングにより同様に縮小するため、パターン密度が比較的低い領域（例えばロジック部）の集積率が極力高くなるようにパターンを縮小させると、高いパターン密度が要求され且つパターンレイアウトの自由度が低い領域（例えばメモリ部）においては、リソグラフィの解像限界に起因してレジストパターン間のスペースを確保することができなくなってしまう。
【００２４】
これに対して、第２従来例（特許文献２）のパターン形成技術によると、パターン密度が高い領域（特定領域）と、パターン密度が比較的低い領域（非特定領域）とでパターン形成をそれぞれ個別に行うことにより、前述の第１従来例（特許文献１）の問題点を解決することができる。
【００２５】
しかしながら、第２従来例（特許文献２）では、特定領域及び非特定領域のそれぞれの回路パターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する。その結果、その後の工程でのパターン形成マージンが縮小して歩留まり低下や製品特性の悪化が起こるという問題と、特定領域及び非特定領域のそれぞれの微細パターンの転写用に２つの露光マスクが必要となるためにコストの抑制が困難になるという問題が生じる。
【００２６】
前記に鑑み、本発明は、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレを発生させることなく、一の領域に微細な狭ピッチパターンを形成できるようにすると同時に他の領域に微細パターンを形成できるようにすることを目的とする。
【課題を解決するための手段】
【００２７】
前記の目的を達成するために、本願発明者は種々の検討を行った結果、多層レジストの一部の層の厚さを領域毎に変えることにより、基板上の被加工膜に対する１回のエッチングプロセスで各領域の寸法シフト量を個別に制御できるということを見出した。これにより、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレを発生させることなく、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。
【００２８】
具体的には、本発明に係る第１の半導体装置の製造方法は、第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、前記被加工膜上に、前記第１領域と前記第２領域とで膜厚が異なる下層レジスト膜を形成する工程と、前記下層レジスト膜上に中間層レジスト膜を形成する工程と、前記中間層レジスト膜上に上層レジスト膜を形成する工程と、ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、パターニングされた前記上層レジスト膜をマスクとして前記中間層レジスト膜をエッチングすることにより、前記中間層レジスト膜をパターニングする工程と、パターニングされた前記中間層レジスト膜をマスクとして前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜をパターニングする工程と、パターニングされた前記下層レジスト膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えている。
【００２９】
本発明に係る第１の半導体装置の製造方法によると、下層レジスト膜、中間層レジスト膜及び上層レジスト膜の少なくとも３層を有する多層レジストにおいて、各領域間で下層レジスト膜の膜厚に差を設けるため、中間層レジスト膜をマスクとする下層レジスト膜のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた下層レジスト膜の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた下層レジスト膜をマスクとする１回のエッチングにより被加工膜全体の加工を行うため、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００３０】
本発明に係る第１の半導体装置の製造方法において、前記中間層レジスト膜は、シリコンを含有するレジスト材料から構成されていてもよい。このようにすると、中間層レジスト膜のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜のエッチング形状が順テーパー形状となり、上層レジスト膜の開口部の底部寸法と比べて、中間層レジスト膜の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。
【００３１】
本発明に係る第１の半導体装置の製造方法において、前記下層レジスト膜を形成する工程は、前記被加工膜上に第１下層レジスト膜を形成した後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記第１下層レジスト膜を除去し、その後、残存する前記第１下層レジスト膜上及び前記被加工膜上に第２下層レジスト膜を形成する工程を含んでいてもよい。或いは、前記下層レジスト膜を形成する工程は、前記被加工膜上に第１下層レジスト膜を形成した後、前記第１下層レジスト膜上に第２下層レジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記第２下層レジスト膜を除去する工程を含んでいてもよい。後者の場合、前者の場合と比較して、下層レジスト膜の段差上に中間層レジスト膜及び上層レジスト膜を順次形成した場合に生じる段差緩和領域（多層レジストの平坦部間の領域）を小さくすることができるので、半導体装置全体の集積度をより向上させることができる。
【００３２】
本発明に係る第２の半導体装置の製造方法は、第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、前記被加工膜上に下層レジスト膜を形成する工程と、前記下層レジスト膜上に、前記第１領域と前記第２領域とで膜厚が異なる中間層レジスト膜を形成する工程と、前記中間層レジスト膜上に上層レジスト膜を形成する工程と、ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、パターニングされた前記上層レジスト膜をマスクとして前記中間層レジスト膜をエッチングすることにより、前記中間層レジスト膜をパターニングする工程と、パターニングされた前記中間層レジスト膜をマスクとして前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜をパターニングする工程と、パターニングされた前記下層レジスト膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えている。
【００３３】
本発明に係る第２の半導体装置の製造方法によると、下層レジスト膜、中間層レジスト膜及び上層レジスト膜の少なくとも３層を有する多層レジストにおいて、各領域間で中間層レジスト膜の膜厚に差を設ける。その結果、上層レジスト膜をマスクとする中間層レジスト膜のエッチング時に下層レジスト膜のエッチング量に差が生じるので、中間層レジスト膜をマスクとする下層レジスト膜のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた下層レジスト膜の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた下層レジスト膜をマスクとする１回のエッチングにより被加工膜全体の加工を行うため、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００３４】
本発明に係る第２の半導体装置の製造方法において、前記中間層レジスト膜は、シリコンを含有するレジスト材料から構成されていてもよい。このようにすると、中間層レジスト膜のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜のエッチング形状が順テーパー形状となり、上層レジスト膜の開口部の底部寸法と比べて、中間層レジスト膜の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。また、各領域間で中間層レジスト膜の膜厚に差を設けていると共に中間層レジスト膜のエッチング形状が順テーパー形状となるため、各領域間で中間層レジスト膜の開口部の底部寸法シフト量に差を設けることができるので、各領域毎に開口寸法が異なるホールを確実に形成できる。
【００３５】
本発明に係る第２の半導体装置の製造方法において、前記中間層レジスト膜を形成する工程は、前記下層レジスト膜上に前記中間層レジスト膜を形成した後、前記中間層レジスト膜上に他のレジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記他のレジスト膜を除去した後、残存する前記他のレジスト膜をマスクとして、前記第１領域に位置する部分の前記中間層レジスト膜を途中までエッチングにより除去する工程を含んでいてもよい。
【００３６】
本発明に係る第３の半導体装置の製造方法は、第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、前記被加工膜上に、前記第１領域と前記第２領域とで膜厚が異なる反射防止レジスト材料膜を形成する工程と、前記反射防止レジスト材料膜上に上層レジスト膜を形成する工程と、ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、パターニングされた前記上層レジスト膜をマスクとして前記反射防止レジスト材料膜をエッチングすることにより、前記反射防止レジスト材料膜をパターニングする工程と、パターニングされた前記反射防止レジスト材料膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えている。
【００３７】
本発明に係る第２の半導体装置の製造方法によると、反射防止レジスト材料膜及び上層レジスト膜の少なくとも２層を有する多層レジストにおいて、各領域間で反射防止レジスト材料膜の膜厚に差を設けるため、上層レジスト膜をマスクとする反射防止レジスト材料膜のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた反射防止レジスト材料膜の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた反射防止レジスト材料膜をマスクとする１回のエッチングにより被加工膜全体の加工を行うため、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００３８】
本発明に係る第３の半導体装置の製造方法において、前記反射防止レジスト材料膜を形成する工程は、前記被加工膜上に前記反射防止レジスト材料膜を形成した後、前記反射防止レジスト材料膜上に他のレジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記他のレジスト膜を除去した後、残存する前記他のレジスト膜をマスクとして、前記第１領域に位置する部分の前記反射防止レジスト材料膜を途中までエッチングにより除去する工程を含んでいてもよい。
【発明の効果】
【００３９】
本発明によると、単一の微細な露光マスクを用いてパターン形成を行うことにより、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避しつつ、基板上の被加工膜に対する１回のエッチングプロセスによって、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを低コストで且つ安定したプロセスで形成することができる。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明の各実施形態で対象とする半導体装置の表面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は、本発明の第１の実施形態に係る半導体装置の製造方法の特徴を示す特性図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法において上層レジスト膜形成後に生じる段差緩和領域を示す模式図であり、図７（ｂ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法において上層レジスト膜形成後に生じる段差緩和領域を示す模式図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０は、本発明の第２の実施形態に係る半導体装置の製造方法の特徴を示す特性図である。
【図１１】図１１は、本発明の第２の実施形態に係る半導体装置の製造方法の特徴を示す特性図である。
【図１２】図１２（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、第１従来例（特許文献１）に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】図１５は、第２従来例（特許文献２）に係る半導体装置の表面図である。
【図１６】図１６（ａ）〜（ｅ）は、第２従来例（特許文献２）に係る半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００４１】
（概要）
ここでは、基板上の絶縁膜に対するコンタクトホール形成を例として、後で詳述する各実施形態の概要について説明する。尚、各実施形態では、３層又は２層の多層レジストを対象とするが、４層以上の多層レジストであっても、各実施形態と同様の効果を得ることができる。
【００４２】
まず、第１及び第２の実施形態（変形例を含む：以下同じ）では、ＬＳＩチップ内における例えばメモリ部に相当する特定領域上及びメモリ領域以外の領域（例えばロジック部）に相当する非特定領域上に形成された、下層レジスト膜と中間層レジスト膜と上層レジスト膜とからなる３層の多層レジストにおいて、特定領域と非特定領域とで下層レジスト膜又は中間層レジスト膜の膜厚に差を設ける。これによって、下層レジスト膜のエッチング時に特定領域と非特定領域とでオーバーエッチング量に差が生じるため、各領域でパターニングされた下層レジスト膜の寸法シフト量に差を設けて個別に制御することができる。従って、パターニングされた下層レジスト膜をマスクとして、基板上の絶縁膜をエッチングすることにより、特定領域及び非特定領域のそれぞれに微細な狭ピッチパターン（つまり、微細な開口を有する狭ピッチのパターン）及び微細パターンを同時に形成することができる。
【００４３】
また、第３の実施形態では、特定領域上及び非特定領域上に形成された、反射防止レジスト材料膜と上層レジスト膜とからなる２層の多層レジストにおいて、特定領域と非特定領域とで反射防止レジスト膜の膜厚に差を設けることによって、前述の第１及び第２の実施形態と同様の効果を得ることができる。
【００４４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４５】
図１は、本実施形態（後述する変形例を含む）及び後述する第２、第３実施形態で対象とする半導体装置の表面図である。図１に示すように、各実施形態で対象とする半導体装置は、例えばメモリ部に相当する特定領域１０１と、メモリ部以外の領域（例えばロジック部）に相当する非特定領域１０２と、特定領域１０１と非特定領域１０２との間に介在する素子分離領域１０３とを有する。
【００４６】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００４７】
まず、図２（ａ）に示すように、特定領域１０１及び非特定領域１０２を含む基板１００上に、例えばＳｉＯ2 からなる厚さ３００ｎｍのコンタクトホール形成用絶縁膜１２１を形成した後、コンタクトホール形成用絶縁膜１２１の上に、例えば感光性のフォトレジストからなる厚さ７５ｎｍの第１の下層レジスト膜１２２を塗布する。続いて、第１の露光マスク（図示省略）を用いて、特定領域１０１に位置する部分の第１の下層レジスト膜１２２を露光した後、当該部分を現像により除去する。これにより、非特定領域１０２のみに第１の下層レジスト膜１２２が残る。
【００４８】
次に、図２（ｂ）に示すように、特定領域１０１のコンタクトホール形成用絶縁膜１２１上及び非特定領域１０２の第１の下層レジスト膜１２２上に、例えば有機材料からなる厚さ１２５ｎｍの第２の下層レジスト膜１２３、例えばＳｉを含む有機材料からなる厚さ１００ｎｍの中間層レジスト膜１２４、及び例えば有機材料からなる厚さ１５０ｎｍの上層レジスト膜１２５を順次堆積する。
【００４９】
次に、図２（ｃ）に示すように、特定領域１０１及び非特定領域１０２の両領域の上層レジスト膜１２５に対して、回路パターン形成用の第２の露光マスク（図示省略）を用いて例えばＡｒＦ液浸露光を行った後、現像により上層レジスト膜１２５の所定部分を開口する。これにより、特定領域１０１には、ホール径９１ｎｍ、ピッチ１６０ｎｍのホールパターン１２５Ａが形成されると共に、非特定領域１０２には、ホール径９１ｎｍ、ピッチ１８０ｎｍのホールパターン１２５Ｂが形成される。尚、ホールパターンのパターン寸法としては、特に断らない限り、ホール（開口部）底部の寸法を記載するものとする（以下同じ）。
【００５０】
次に、図３（ａ）に示すように、上層レジスト膜１２５からなるレジストパターン（ホールパターン１２５Ａ及び１２５Ｂ）をマスクとして、中間層レジスト膜１２４に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１２４Ａが形成されると共に、非特定領域１０２にはホールパターン１２４Ｂが形成される。ここで、エッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１２４のエッチング形状が順テーパー形状となり、上層レジスト膜１２５の開口部の底部寸法と比べて、中間層レジスト膜１２４の開口部の底部寸法を縮小させることができる。
【００５１】
次に、図３（ｂ）に示すように、中間層レジスト膜１２４からなるレジストパターン（ホールパターン１２４Ａ及び１２４Ｂ）をマスクとして、第２の下層レジスト膜１２３及び第１の下層レジスト膜１２２に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１２３Ａが形成されると共に、非特定領域１０２にはホールパターン１２３Ｂ及び１２２Ｂが形成される。ここで、エッチングに例えばＯ2 を使用すると、エッチングレートは３００ｎｍ／ｍｉｎ程度となる。また、図３（ｂ）に示すように、特定領域１０１におけるホールパターン１２３Ａの寸法シフト量は、非特定領域１０２のホールパターン１２３Ｂ及び１２２Ｂの寸法シフト量よりも小さくなる。その理由は、特定領域１０１において第２の下層レジスト膜１２３が開口された後のオーバーエッチング中には、エッチャントの多くが第２の下層レジスト膜１２３の開口部側壁のエッチングに費やされるためである。これにより、下層レジスト膜として第２の下層レジスト膜１２３のみが存在する特定領域１０１では、下層レジスト膜として第１及び第２の下層レジスト膜１２２及び１２３が存在する非特定領域１０２と比較して、ホールパターン１２３Ａの寸法シフト量が縮小する（つまり開口寸法が拡大する）。
【００５２】
尚、本実施形態では、下層レジスト膜１２２及び１２３のエッチング時に上層レジスト膜１２５も同時に除去される。
【００５３】
その後、例えばＣＦ4 系ガスを用いたエッチングを行うことにより、中間層レジスト膜１２４を除去する。この時、コンタクトホール形成用絶縁膜１２１も途中までエッチングされるが、コンタクトホール寸法は下層レジスト膜開口寸法に依存してほぼ決まるので、特定領域１０１及び非特定領域１０２における寸法制御性に影響はない。
【００５４】
その後、第１及び第２の下層レジスト膜１２２及び１２３からなるレジストパターン（ホールパターン１２３Ａ、１２３Ｂ及び１２２Ｂ）をマスクとして、コンタクトホール形成用絶縁膜１２１に対して基板１００に達するまでエッチングを行った後、当該レジストパターンを除去する。これにより、図３（ｃ）に示すように、特定領域１０１には例えば開口径６６ｎｍのホール１２１ａが形成されると共に非特定領域１０２には例えば開口径５０ｎｍのホール１２１ｂが形成される。
【００５５】
以上に述べた、第１及び第２の下層レジスト膜１２２及び１２３、中間層レジスト膜１２４、並びに上層レジスト膜１２５の各膜厚を例として、本実施形態のエッチングを行った場合、非特定領域１０２に対する特定領域１０１の下層レジスト膜厚差（特定領域１０１で第２の下層レジスト膜１２３が開口された後のオーバーエッチング量と等値）と、上層レジスト膜１２５の開口部の底部寸法に対するコンタクトホール形成用絶縁膜１２１の寸法シフト量（特定領域１０１のホール１２１ａ及び非特定領域１０２のホール１２１ｂのそれぞれの寸法シフト量）との関係を図４のように表すことができる。
【００５６】
図４に示すように、下層レジスト膜厚差（Ｘ）とコンタクトホール形成用絶縁膜１２１の寸法シフト量（Ｙ）との関係は、Ｙ＝−０．２１・Ｘ−４１．０となる。すなわち、下層レジスト膜厚差（本実施形態においては第１の下層レジスト膜１２２の膜厚と同じ）が大きくなるほど、特定領域１０１と非特定領域１０２との間で寸法シフト量の差が大きくなる。図４に示す関係：Ｙ＝−０．２１・Ｘ−４１．０（Ｘは下層レジスト膜厚差、Ｙは寸法シフト量）によれば、下層レジスト膜厚差を非特定領域１０２における所望のホール開口寸法に適切な量に設定した場合（本実施形態では非特定領域１０２のホール１２１ｂの寸法シフト量が−４１ｎｍである場合）、特定領域１０１のホール１２１ａの寸法シフト量は、第１の下層レジスト膜１２２の膜厚（７５ｎｍ）に相当するオーバーエッチング分だけ小さくなり、−２５ｎｍとなる。
【００５７】
以上に説明したように、本実施形態によると、下層レジスト膜１２２及び１２３、中間層レジスト膜１２４並びに上層レジスト膜１２５を有する多層レジストにおいて、特定領域１０１と非特定領域１０２との間で下層レジスト膜厚に差を設けるため、中間層レジスト膜１２４をマスクとする下層レジスト膜１２２及び１２３のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた下層レジスト膜１２２及び１２３（つまりホールパターン１２３Ａ、１２３Ｂ及び１２２Ｂ）の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた下層レジスト膜１２２及び１２３（つまりホールパターン１２３Ａ、１２３Ｂ及び１２２Ｂ）をマスクとする１回のエッチングによりコンタクトホール形成用絶縁膜１２１全体の加工を行うため、特定領域１０１と非特定領域１０２とに形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００５８】
具体的には、本実施形態によれば、特定領域１０１の下層レジスト膜厚を非特定領域１０２の下層レジスト膜厚よりも薄くすることにより、特定領域１０１には例えば開口径６６ｎｍの微細なホール１２１ａを比較的狭いピッチ１６０ｎｍで形成することができると共に非特定領域１０２には例えば開口径５０ｎｍのさらに微細なホール１２１ｂを形成することができる。
【００５９】
尚、本実施形態において、ホール１２１ａ及び１２１ｂの寸法やピッチは前記の例に限られるものではなく、例えばＡｒＦ液浸露光を行った場合、特定領域１０１には、ホール径が４０〜１００ｎｍ程度、ピッチが１４０〜１８０ｎｍ程度のホールパターンを形成できると同時に、非特定領域１０２には、ホール径が４０〜８０ｎｍ程度、ピッチが１６０ｎｍ程度以上のホールパターンを形成できる。
【００６０】
また、本実施形態において、露光の光源にＥＵＶ（Extreme Ultraviolet ）等を用いて微細なレジストパターンを形成した場合には、さらに微細なパターンを形成可能であることは言うまでもない。
【００６１】
また、本実施形態において、中間層レジスト膜１２４のレジスト材料は特に限定されないが、例えばシリコン含有材料を用いることにより、次のような効果を得ることができる。すなわち、中間層レジスト膜１２４のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１２４のエッチング形状が順テーパー形状となり、上層レジスト膜１２５の開口部の底部寸法と比べて、中間層レジスト膜１２４の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。
【００６２】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００６３】
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本変形例の半導体装置の製造方法の各工程を示す断面図である。
【００６４】
まず、図５（ａ）に示すように、素子分離領域１０３により離隔された特定領域１０１及び非特定領域１０２を含む基板１００上に、例えばＳｉＯ2 からなる厚さ３００ｎｍのコンタクトホール形成用絶縁膜１３１を形成した後、コンタクトホール形成用絶縁膜１３１の上に、例えば有機材料からなる厚さ１２５ｎｍの第１の下層レジスト膜１３２、及び例えば有機材料からなる厚さ７５ｎｍの第２の下層レジスト膜１３３を順次塗布形成する。続いて、第１の露光マスク（図示省略）を用いて、特定領域１０１に位置する部分の第２の下層レジスト膜１３３を露光した後、当該部分を現像により除去する。これにより、図５（ａ）に示すように、特定領域１０１には第１の下層レジスト膜１３２のみが残存すると共に非特定領域１０２には第１の下層レジスト膜１３２及び第２の下層レジスト膜１３３が残存する。
【００６５】
次に、図５（ｂ）に示すように、特定領域１０１の第１の下層レジスト膜１３２上及び非特定領域１０２の第２の下層レジスト膜１３３上に、例えばＳｉを含む有機材料からなる厚さ１００ｎｍの中間層レジスト膜１３４、及び例えば有機材料からなる厚さ１５０ｎｍの上層レジスト膜１３５を順次堆積する。
【００６６】
次に、図５（ｃ）に示すように、特定領域１０１及び非特定領域１０２の両領域の上層レジスト膜１３５に対して、回路パターン形成用の第２の露光マスク（図示省略）を用いて例えばＡｒＦ液浸露光を行った後、現像により上層レジスト膜１３５の所定部分を開口する。これにより、特定領域１０１には、ホール径９１ｎｍ、ピッチ１６０ｎｍのホールパターン１３５Ａが形成されると共に、非特定領域１０２には、ホール径９１ｎｍ、ピッチ１８０ｎｍのホールパターン１３５Ｂが形成される。
【００６７】
次に、図６（ａ）に示すように、上層レジスト膜１３５からなるレジストパターン（ホールパターン１３５Ａ及び１３５Ｂ）をマスクとして、中間層レジスト膜１３４に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１３４Ａが形成されると共に、非特定領域１０２にはホールパターン１３４Ｂが形成される。ここで、エッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１３４のエッチング形状が順テーパー形状となり、上層レジスト膜１３５の開口部の底部寸法と比べて、中間層レジスト膜１３４の開口部の底部寸法を縮小させることができる。
【００６８】
次に、図６（ｂ）に示すように、中間層レジスト膜１３４からなるレジストパターン（ホールパターン１３４Ａ及び１３４Ｂ）をマスクとして、第２の下層レジスト膜１３３及び第１の下層レジスト膜１３２に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１３２Ａが形成されると共に、非特定領域１０２にはホールパターン１３２Ｂ及び１３３Ｂが形成される。ここで、エッチングに例えばＯ2 を使用すると、エッチングレートは３００ｎｍ／ｍｉｎ程度となる。また、図６（ｂ）に示すように、特定領域１０１におけるホールパターン１３２Ａの寸法シフト量は、非特定領域１０２のホールパターン１３２Ｂ及び１３３Ｂの寸法シフト量よりも小さくなる。その理由は、特定領域１０１において第１の下層レジスト膜１３２が開口された後のオーバーエッチング中には、エッチャントの多くが第１の下層レジスト膜１３２の開口部側壁のエッチングに費やされるためである。これにより、下層レジスト膜として第１の下層レジスト膜１３２のみが存在する特定領域１０１では、下層レジスト膜として第１及び第２の下層レジスト膜１３２及び１３３が存在する非特定領域１０２と比較して、ホールパターン１３２Ａの寸法シフト量が縮小する（つまり開口寸法が拡大する）。
【００６９】
尚、本実施形態においては、下層レジスト膜１３２及び１３３のエッチング時に上層レジスト膜１３５も同時に除去される。
【００７０】
その後、例えばＣＦ4 系ガスを用いたエッチングを行うことにより、中間層レジスト膜１３４を除去する。この時、コンタクトホール形成用絶縁膜１３１も途中までエッチングされるが、コンタクトホール寸法は下層レジスト膜開口寸法に依存してほぼ決まるので、特定領域１０１及び非特定領域１０２における寸法制御性に影響はない。
【００７１】
その後、第１及び第２の下層レジスト膜１３２及び１３３からなるレジストパターン（ホールパターン１３２Ａ、１３２Ｂ及び１３３Ｂ）をマスクとして、コンタクトホール形成用絶縁膜１３１に対して基板１００に達するまでエッチングを行った後、当該レジストパターンを除去する。これにより、図６（ｃ）に示すように、特定領域１０１には例えば開口径６６ｎｍのホール１３１ａが形成されると共に非特定領域１０２には例えば開口径５０ｎｍのホール１３１ｂが形成される。
【００７２】
以上に説明した本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。
【００７３】
第１の実施形態では、非特定領域１０２のみに第１の下層レジスト膜１２２を形成することに起因して生じた段差を覆うように、第２の下層レジスト膜１２３、中間層レジスト膜１２４及び上層レジスト膜１２５の３層を形成することによって、素子分離領域１０３に対応する段差緩和領域が生じる（図７（ａ）参照）。
【００７４】
一方、本変形例では、特定領域１０１及び非特定領域１０２の両領域上に第１の下層レジスト膜１３２を形成した後に非特定領域１０２のみに第２の下層レジスト膜１３３を形成することに起因して生じた段差を覆うように、中間層レジスト膜１３４及び上層レジスト膜１３５の２層を形成することによって、素子分離領域１０３に対応する段差緩和領域が生じる（図７（ｂ）参照）。
【００７５】
すなわち、本変形例では、前述の段差緩和領域を、第１の実施形態における第２の下層レジスト膜１２３に相当する分だけ小さくすることができる。よって、第１の実施形態と比較して、段差緩和領域を小さくすることができる本変形例では、素子分離領域１０３を小さくすることができるため、半導体装置全体の集積度をより向上させることができる。
【００７６】
尚、本変形例において、ホール１３１ａ及び１３１ｂの寸法やピッチは特に限定されるものではなく、例えばＡｒＦ液浸露光を行った場合、特定領域１０１には、ホール径が４０〜１００ｎｍ程度、ピッチが１４０〜１８０ｎｍ程度のホールパターンを形成できると同時に、非特定領域１０１には、ホール径が４０〜８０ｎｍ程度、ピッチが１６０ｎｍ程度以上のホールパターンを形成できる。
【００７７】
また、本変形例において、露光の光源にＥＵＶ等を用いて微細なレジストパターンを形成した場合には、さらに微細なパターンを形成可能であることは言うまでもない。
【００７８】
また、本変形例において、中間層レジスト膜１３４のレジスト材料は特に限定されないが、例えばシリコン含有材料を用いることにより、次のような効果を得ることができる。すなわち、中間層レジスト膜１３４のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１３４のエッチング形状が順テーパー形状となり、上層レジスト膜１３５の開口部の底部寸法と比べて、中間層レジスト膜１３４の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。
【００７９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００８０】
図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００８１】
まず、図８（ａ）に示すように、素子分離領域１０３により離隔された特定領域１０１及び非特定領域１０２を含む基板１００上に、例えばＳｉＯ2 からなる厚さ３００ｎｍのコンタクトホール形成用絶縁膜１４１を形成した後、コンタクトホール形成用絶縁膜１４１の上に、例えば有機材料からなる厚さ２００ｎｍの下層レジスト膜１４２、例えばＳｉを含む有機材料からなる厚さ１００ｎｍの中間層レジスト膜１４３、及び例えば有機材料からなる厚さ１５０ｎｍの第１の上層レジスト膜１４４を順次堆積する。続いて、第１の露光マスク（図示省略）を用いて、特定領域１０１に位置する部分の第１の上層レジスト膜１４４をフォトリソグライフィ技術により露光した後、当該部分を現像して除去する。これにより、図８（ａ）に示すように、非特定領域１０２にのみに第１の上層レジスト膜１４４が残存する。
【００８２】
次に、図８（ｂ）に示すように、残存する第１の上層レジスト膜１４４をマスクとして、特定領域１０１に位置する部分の中間層レジスト膜１４３を途中まで（例えばエッチング量が３８ｎｍ程度になるまで）エッチングして薄くする。
【００８３】
次に、図８（ｃ）に示すように、残存する第１の上層レジスト膜１４４を例えばシンナーにより剥離した後、特定領域１０１と非特定領域１０２とで膜厚が異なる中間層レジスト膜１４３の上に、例えば有機材料からなる厚さ１５０ｎｍの第２の上層レジスト膜１４５を堆積する。その後、特定領域１０１及び非特定領域１０２の両領域の第２の上層レジスト膜１４５に対して、回路パターン形成用の第２の露光マスク（図示省略）を用いて例えばＡｒＦ液浸露光を行った後、現像により第２の上層レジスト膜１４５の所定部分を開口する。これにより、特定領域１０１には、ホール径９１ｎｍ、ピッチ１６０ｎｍのホールパターン１４５Ａが形成されると共に、非特定領域１０２には、ホール径９１ｎｍ、ピッチ１８０ｎｍのホールパターン１４５Ｂが形成される。
【００８４】
次に、図９（ａ）に示すように、第２の上層レジスト膜１４５からなるレジストパターン（ホールパターン１４５Ａ及び１４５Ｂ）をマスクとして、中間層レジスト膜１４３に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１４３Ａが形成されると共に、非特定領域１０２にはホールパターン１４３Ｂが形成される。ここで、エッチングには、例えば、Ｏ2 ガスとＣＨx Ｆy 系のガスとの混合ガスを使用する。
【００８５】
本実施形態において、中間層レジスト膜１４３のエッチング時における中間層レジスト膜１４３と下層レジスト膜１４２とのエッチング選択比が例えば２であるとすると（つまり、中間層レジスト膜１４３のエッチングレートと比較して下層レジスト膜１４２のエッチングレートが２倍であるとすると）、非特定領域１０２に位置する部分の中間層レジスト膜１４３のエッチング終了時点において、非特定領域１０２では下層レジスト膜１４２がほとんどエッチングされていないのに対して、特定領域１０１では下層レジスト膜１４２が約７５ｎｍ程度（特定領域１０１と非特定領域１０２との間での中間層レジスト膜１４３の膜厚差３８ｎｍに選択比の２を乗じた値）エッチングされている。
【００８６】
また、本実施形態においては、中間層レジスト膜１４３のエッチングにＣＨx Ｆy 系のガスを使用するため、中間層レジスト膜１４３のエッチング形状（ホールパターン１４３Ａ及び１４３Ｂ）には順テーパー角が生じる。ここで、前述のように、特定領域１０１に位置する部分の中間層レジスト膜１４３の膜厚を、非特定領域１０２に位置する部分の中間層レジスト膜１４３の膜厚よりも薄くしているため、中間層レジスト膜１４３のエッチング終了時点で、特定領域１０１と非特定領域１０２との間で中間層レジスト膜１４３（ホールパターン１４３Ａ及び１４３Ｂ）の開口部の底部寸法シフト量に差を設けることが可能となる。例えば、ホールパターン１４３Ａ及び１４３Ｂのテーパー角度が７５度であるとすると、中間層レジスト膜１４３のエッチング終了時点では、特定領域１０１のホールパターン１４３Ａの寸法シフト量は、非特定領域１０２のホールパターン１４３Ｂの寸法シフト量よりも１０．２ｎｍ（３８ｎｍ／ｔａｎ７５°）小さくなる。
【００８７】
次に、図９（ｂ）に示すように、中間層レジスト膜１４３からなるレジストパターン（ホールパターン１４３Ａ及び１４３Ｂ）をマスクとして、下層レジスト膜１４２に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１４２Ａが形成されると共に、非特定領域１０２にはホールパターン１４２Ｂが形成される。ここで、エッチングに例えばＯ2 を使用すると、エッチングレートは３００ｎｍ／ｍｉｎ程度となる。また、図９（ｂ）に示すように、特定領域１０１におけるホールパターン１４２Ａの寸法シフト量は、非特定領域１０２のホールパターン１４２Ｂの寸法シフト量よりも小さくなる。その理由は、前述のように、中間層レジスト膜１４３のエッチング完了時点において、非特定領域１０２と比較して特定領域１０１では下層レジスト膜１４２が７５ｎｍ程度多く既にエッチングされているため、下層レジスト膜１４２のエッチング工程において、特定領域１０１における下層レジスト膜１４２の開口後のオーバーエッチング量が大きくなるからである。
【００８８】
尚、本実施形態においては、下層レジスト膜１４２のエッチング時に第２の上層レジスト膜１４５も同時に除去される。
【００８９】
その後、例えばＣＦ4 系ガスを用いたエッチングを行うことにより、中間層レジスト膜１４３を除去する。この時、コンタクトホール形成用絶縁膜１４１も途中までエッチングされるが、コンタクトホール寸法は下層レジスト膜開口寸法に依存してほぼ決まるので、特定領域１０１及び非特定領域１０２における寸法制御性に影響はない。
【００９０】
その後、下層レジスト膜１４２からなるレジストパターン（ホールパターン１４２Ａ及び１４２Ｂ）をマスクとして、コンタクトホール形成用絶縁膜１４１に対して基板１００に達するまでエッチングを行った後、当該レジストパターンを除去する。これにより、図９（ｃ）に示すように、特定領域１０１には例えば開口径７０．６ｎｍのホール１４１ａが形成されると共に非特定領域１０２には例えば開口径５０ｎｍのホール１４１ｂが形成される。
【００９１】
以上に述べた、下層レジスト膜１４２、中間層レジスト膜１４３及び第２の上層レジスト膜１４５の各膜厚、並びに中間層レジスト膜１４３のエッチング形状のテーパー角（例えば７５度）を例として、本実施形態のエッチングを行った場合、中間層レジスト膜１４３の膜厚と、中間層レジスト膜１４３のエッチング工程における寸法シフト量（第２の上層レジスト膜１４５の開口部の底部寸法と中間層レジスト膜１４３の開口部の底部寸法との差）との関係を図１０のように表すことができる。
【００９２】
図１０に示すように、中間層レジスト膜厚（Ｘ）と、中間層レジスト膜１４３のエッチング工程における寸法シフト量（Ｙ１）との関係は、Ｙ１＝−０．２７・Ｘとなる。
【００９３】
また、前述の各種条件下で本実施形態のエッチングを行った場合、非特定領域１０２に対する特定領域１０１の中間層レジスト膜厚差と、中間層レジスト膜１４３の開口部の底部寸法に対するコンタクトホール形成用絶縁膜１４１の寸法シフト量（特定領域１０１のホール１４１ａ及び非特定領域１０２のホール１４１ｂのそれぞれの寸法シフト量）との関係を図１１のように表すことができる。
【００９４】
図１１に示すように、中間層レジスト膜厚差（Ｚ（堆積時の中間層レジスト膜１４３の膜厚を１００ｎｍとすると、Ｚ＝Ｘ−１００））と、コンタクトホール形成用絶縁膜１４１の寸法シフト量（Ｙ２）との関係は、Ｙ２＝−０．３３・Ｚ−１４．２となる。
【００９５】
図１０及び図１１に示す関係によれば、前述の各種膜厚において、下層レジスト膜１４２のエッチング量を非特定領域１０２における所望のホール開口寸法に適切な量に設定した場合（本実施形態では非特定領域１０２のホール１４１ｂの寸法シフト量が−４１ｎｍである場合）、非特定領域１０２のホール１４１ｂの寸法シフト量は中間層レジスト膜１４３のエッチング工程でー２６．８ｎｍ、下層レジスト膜１４２のエッチング工程でー１４．２ｎｍとなるから、非特定領域１０２のホール１４１ｂの合計寸法シフト量はー４１ｎｍとなる。一方、この場合、特定領域１０１のホール１４１ａの寸法シフト量は中間層レジスト膜１４３のエッチング工程で−１６．６ｎｍ、下層レジスト膜１４２のエッチング工程で−３．８ｎｍとなるから、特定領域１０１のホール１４１ａの合計寸法シフト量はー２０．４ｎｍとなる。
【００９６】
以上に説明したように、本実施形態によると、下層レジスト膜１４２、中間層レジスト膜１４３及び第２の上層レジスト膜１４５を有する多層レジストにおいて、特定領域１０１と非特定領域１０２との間で中間層レジスト膜１４３の膜厚に差を設ける。その結果、第２の上層レジスト膜１４５（ホールパターン１４５Ａ及び１４５Ｂ）をマスクとする中間層レジスト膜１４３のエッチング時に下層レジスト膜１４２のエッチング量に差が生じるので、中間層レジスト膜１４３をマスクとする下層レジスト膜１４２のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた下層レジスト膜１４２（つまりホールパターン１４２Ａ及び１４２Ｂ）の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた下層レジスト膜１４２（つまりホールパターン１４２Ａ及び１４２Ｂ）をマスクとする１回のエッチングによりコンタクトホール形成用絶縁膜１４１全体の加工を行うため、特定領域１０１と非特定領域１０２とに形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００９７】
また、本実施形態によると、特定領域１０１と非特定領域１０２との間で中間層レジスト膜１４３の膜厚に差を設けるため、下層レジスト膜の膜厚に差を設ける第１の実施形態（変形例を含む：以下同じ）と比較して、より小さい段差を用いて、より大きい寸法シフト量の差を得ることができる。具体的には、第１の実施形態では下層レジスト膜厚差７５ｎｍに対して寸法シフト量の差が１６ｎｍであったが、本実施形態では中間層レジスト膜厚差３８ｎｍに対して寸法シフト量の差が２０．６ｎｍであり、その結果、特定領域１０１には例えば開口径７０．５ｎｍの微細なホール１４１ａを比較的狭いピッチ１６０ｎｍで形成できると同時に非特定領域１０２には例えば開口径５０ｎｍのさらに微細なホール１４１ｂを形成できる。
【００９８】
また、本実施形態によると、特定領域１０１と非特定領域１０２との間で中間層レジスト膜１４３の膜厚に比較的小さい差を設けるため、第２の上層レジスト膜１４５を露光する際の段差を小さくすることができるので、第１の実施形態と比較して、露光マージンを拡大することができる。
【００９９】
尚、本実施形態において、ホール１４１ａ及び１４１ｂの寸法やピッチは前記の例に限られるものではなく、例えばＡｒＦ液浸露光を行った場合、特定領域１０１には、ホール径が４０〜１２０ｎｍ程度、ピッチが１４０〜１８０ｎｍ程度のホールパターンを形成できると同時に、非特定領域１０１には、ホール径が４０〜８０ｎｍ程度、ピッチが１６０ｎｍ程度以上のホールパターンを形成できる。
【０１００】
また、本実施形態において、露光の光源にＥＵＶ等を用いて微細なレジストパターンを形成した場合には、さらに微細なパターンを形成可能であることは言うまでもない。
【０１０１】
また、本実施形態において、中間層レジスト膜１４３のレジスト材料は特に限定されないが、例えばシリコン含有材料を用いることにより、次のような効果を得ることができる。すなわち、中間層レジスト膜１４３のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１４３のエッチング形状が順テーパー形状となり、第２の上層レジスト膜１４５の開口部の底部寸法と比べて、中間層レジスト膜１４３の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。また、各領域間で中間層レジスト膜１４３の膜厚に差を設けていると共に中間層レジスト膜１４３のエッチング形状が順テーパー形状となるため、各領域間で中間層レジスト膜１４３の開口部の底部寸法シフト量に差を設けることができるので、各領域毎に開口寸法が異なるホール１４１ａ及び１４１ｂを確実に形成できる。
【０１０２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【０１０３】
図１２（ａ）〜（ｃ）及び図１３（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【０１０４】
まず、図１２（ａ）に示すように、素子分離領域１０３により離隔された特定領域１０１及び非特定領域１０２を含む基板１００上に、例えばＳｉＯ2 からなる厚さ３００ｎｍのコンタクトホール形成用絶縁膜１５１を形成した後、コンタクトホール形成用絶縁膜１５１の上に、例えばＳｉを含む有機材料からなる厚さ１５０ｎｍの反射防止レジスト材料膜（フォトリソグラフィー時の反射を防止するためのレジスト材料膜）１５２、及び例えば有機材料からなる厚さ２００ｎｍの第１の上層レジスト膜１５３を順次堆積する。続いて、第１の露光マスク（図示省略）を用いて、特定領域１０１に位置する部分の第１の上層レジスト膜１５３をフォトリソグライフィ技術により露光した後、当該部分を現像して除去する。これにより、図１２（ａ）に示すように、特定領域１０１には反射防止レジスト材料膜１５２のみが残り、非特定領域１０２には反射防止レジスト材料膜１５２及び第１の上層レジスト膜１５３が残る。
【０１０５】
次に、図１２（ｂ）に示すように、残存する第１の上層レジスト膜１５３をマスクとして、特定領域１０１に位置する部分の反射防止レジスト材料膜１５２を途中まで（例えば残膜量が６２ｎｍ程度になるまで）エッチングして薄くする。ここで、エッチングには例えばＣＦ4 系のガスを用いる。
【０１０６】
次に、図１２（ｃ）に示すように、残存する第１の上層レジスト膜１５３を例えばシンナーにより剥離した後、特定領域１０１と非特定領域１０２とで膜厚が異なる反射防止レジスト材料膜１５２の上に、例えば有機材料からなる厚さ２００ｎｍの第２の上層レジスト膜１５４を堆積する。その後、特定領域１０１及び非特定領域１０２の両領域の第２の上層レジスト膜１５４に対して、回路パターン形成用の第２の露光マスク（図示省略）を用いて例えばＡｒＦ液浸露光を行った後、現像により第２の上層レジスト膜１５４の所定部分を開口する。これにより、特定領域１０１には、ホール径１００ｎｍ、ピッチ１８０ｎｍのホールパターン１５４Ａが形成されると共に、非特定領域１０２には、ホール径１００ｎｍ、ピッチ２００ｎｍのホールパターン１５４Ｂが形成される。
【０１０７】
次に、図１３（ａ）に示すように、第２の上層レジスト膜１５４からなるレジストパターン（ホールパターン１５４Ａ及び１５４Ｂ）をマスクとして、反射防止レジスト材料膜１５２に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１５２Ａが形成されると共に、非特定領域１０２にはホールパターン１５２Ｂが形成される。ここで、エッチングには、例えばＣＦ4 系のガスを使用する。
【０１０８】
本実施形態では、図１３（ａ）に示す反射防止レジスト材料膜１５２のエッチングにおいて、特定領域１０１のホールパターン１５２Ａの寸法シフト量は、非特定領域１０２のホールパターン１５２Ｂの寸法シフト量よりも小さくなる。その理由は次の通りである。すなわち、特定領域１０１で反射防止レジスト材料膜１５２が開口された後のオーバーエッチング中においては、エッチャントの多くは反射防止レジスト材料膜１５２の側壁エッチングに費やされるため、反射防止レジスト材料膜１５２が薄膜化されている特定領域１０１では、反射防止レジスト膜１５２の膜厚が厚いままの非特定領域１０２と比較して、反射防止レジスト材料膜１５２の開口部の寸法が拡大するからである。
【０１０９】
その後、第２の上層レジスト膜１５４をエッチングにより除去する。尚、後述するコンタクトホール形成用絶縁膜１５１のエッチング後に第２の上層レジスト膜１５４を反射防止レジスト膜１５２と共に除去してもよい。
【０１１０】
その後、反射防止レジスト膜１５２からなるレジストパターン（ホールパターン１５２Ａ及び１５２Ｂ）をマスクとして、コンタクトホール形成用絶縁膜１５１に対してエッチングを行った後、当該レジストパターンを除去する。これにより、図１３（ｂ）に示すように、特定領域１０１には例えば開口径７０ｎｍのホール１５１ａが形成されると共に非特定領域１０２には例えば開口径５０ｎｍのホール１５１ｂが形成される。
【０１１１】
以上に説明したように、本実施形態によると、反射防止レジスト材料膜１５２及び第２の上層レジスト膜１５４を有する多層レジストにおいて、特定領域１０１と非特定領域１０２との間で反射防止レジスト材料膜１５２の膜厚に差を設けるため、第２の上層レジスト膜１５４（ホールパターン１５４Ａ及び１５４Ｂ）をマスクとする反射防止レジスト材料膜１５２のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた反射防止レジスト材料膜１５２（つまりホールパターン１５２Ａ及び１５２Ｂ）の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた反射防止レジスト材料膜１５２（つまりホールパターン１５２Ａ及び１５２Ｂ）をマスクとする１回のエッチングによりコンタクトホール形成用絶縁膜１５１全体の加工を行うため、特定領域１０１と非特定領域１０２とに形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【０１１２】
また、第１及び第２の実施形態（変形例含む：以下同じ）では、下層レジスト膜、中間層レジスト膜及び上層レジスト膜の少なくとも３層を含む多層レジストを用いたプロセスにより、非特定領域と特定領域とで寸法及びピッチが異なるコンタクトホールを被加工膜に形成した。それに対して、本実施形態では、反射防止レジスト材料膜及び上層レジスト膜の２層からなる多層レジストを用いたプロセスにより、非特定領域と特定領域とで寸法及びピッチが異なるコンタクトホールを被加工膜に形成するため、第１及び第２の実施形態と比較して、プロセスを簡単化できると共に製造コストを低減できる。
【０１１３】
尚、本実施形態において、ホール１５１ａ及び１５１ｂの寸法やピッチは前記の例に限られるものではなく、例えばＡｒＦ液浸露光を行った場合、特定領域１０１には、ホール径が５０〜１００ｎｍ程度、ピッチが１６０〜２００ｎｍ程度のホールパターンを形成できると同時に、非特定領域１０１には、ホール径が５０〜８０ｎｍ程度、ピッチが１８０ｎｍ程度以上のホールパターンを形成できる。
【０１１４】
また、本実施形態において、露光の光源にＥＵＶ等を用いて微細なレジストパターンを形成した場合には、さらに微細なパターンを形成可能であることは言うまでもない。
【産業上の利用可能性】
【０１１５】
以上に説明したように、本発明は、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレを発生させることなく、一の領域に微細な狭ピッチパターンを形成すると同時に他の領域に微細パターンを形成する方法として有用である。
【符号の説明】
【０１１６】
１００ 基板
１０１ 特定領域
１０２ 非特定領域
１０３ 素子分離領域
１２１ コンタクトホール形成用絶縁膜
１２１ａ、１２１ｂ ホール
１２２ 第１の下層レジスト膜
１２２Ｂ ホールパターン
１２３ 第２の下層レジスト膜
１２３Ａ、１２３Ｂ ホールパターン
１２４ 中間層レジスト膜
１２４Ａ、１２４Ｂ ホールパターン
１２５ 上層レジスト膜
１２５Ａ、１２５Ｂ ホールパターン
１３１ コンタクトホール形成用絶縁膜
１３１ａ、１３１ｂ ホール
１３２ 第１の下層レジスト膜
１３２Ａ、１３２Ｂ ホールパターン
１３３ 第２の下層レジスト膜
１３３Ｂ ホールパターン
１３４ 中間層レジスト膜
１３４Ａ、１３４Ｂ ホールパターン
１３５ 上層レジスト膜
１３５Ａ、１３５Ｂ ホールパターン
１４１ コンタクトホール形成用絶縁膜
１４１ａ、１４１ｂ ホール
１４２ 下層レジスト膜
１４２Ａ、１４２Ｂ ホールパターン
１４３ 中間層レジスト膜
１４３Ａ、１４３Ｂ ホールパターン
１４４ 第１の上層レジスト膜
１４５ 第２の上層レジスト膜
１４５Ａ、１４５Ｂ ホールパターン
１５１ コンタクトホール形成用絶縁膜
１５１ａ、１５１ｂ ホール
１５２ 反射防止レジスト材料膜
１５２Ａ、１５２Ｂ ホールパターン
１５３ 第１の上層レジスト膜
１５４ 第２の上層レジスト膜
１５４Ａ、１５４Ｂ ホールパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＬＳＩにおける微細パターンを形成する技術に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴い、パターンの微細化が急速に進んでいる。パターンを微細化する手法として、リソグラフィプロセスでの解像限界まで寸法（開口寸法を含む：以下同じ）を縮小させたレジストパターンを、ドライエッチングプロセスにより更に縮小させる手法が知られている。
【０００３】
以下、図１４（ａ）〜（ｄ）を参照しながら、特許文献１に開示されている、ドライエッチングによるパターン縮小によって、リソグラフィ寸法よりも微細な加工を実現する方法（第１従来例）について説明する。
【０００４】
図１４（ａ）〜（ｄ）は、第１従来例に係る半導体装置の製造方法、具体的には、３層の多層レジストによる微細コンタクトホールの加工方法の各工程を示す断面図である。
【０００５】
まず、図１４（ａ）に示すように、基板６１上のコンタクトホール形成用絶縁膜６２上に、下層レジスト膜６３、中間層レジスト膜６４及び上層レジスト膜６５を順次塗布形成した後、リソグラフィ技術により、上層レジスト膜６５に、第１の寸法Ｄ１を有する上層レジスト開口部６６を形成する。
【０００６】
次に、図１４（ｂ）に示すように、上層レジスト膜６５からなるレジストパターンをマスクとして、中間層レジスト膜６４に対してドライエッチングを行うことにより、上層レジスト開口部６６の下側に、第２の寸法Ｄ２を有する中間層レジスト開口部６７を形成する。
【０００７】
次に、図１４（ｃ）に示すように、中間層レジスト膜６４からなるレジストパターンをマスクとして、下層レジスト膜６３に対してドライエッチングを行うことにより、中間層レジスト開口部６７の下側に、第３の寸法Ｄ３を有する下層レジスト開口部６８を形成する。ここで、下層レジスト膜６３のエッチング時に上層レジスト膜６５も同時に除去される。その後、例えばＣＦ4 系ガスを用いたエッチングを行うことにより、中間層レジスト膜６４を除去する。この時、コンタクトホール形成用絶縁膜６２も途中までエッチングされる。
【０００８】
次に、図１４（ｄ）に示すように、下層レジスト膜６３からなるレジストパターンをマスクとして、コンタクトホール形成用絶縁膜６２を基板６１に達するまでエッチングすることにより、コンタクトホール６９を形成する。
【０００９】
第１従来例によると、中間層レジスト開口部６７の寸法（第２の寸法Ｄ２）が上部よりも下部においてより小さくなる形状に中間層レジスト開口部６７をドライエッチングによって形成することにより、下層レジスト開口部６８の寸法（第３の寸法Ｄ３）を上層レジスト開口部６６の寸法（第１の寸法Ｄ１）よりも小さくすることができる。
【００１０】
しかしながら、第１従来例のドライエッチングプロセスによるパターン縮小では、チップ内の全ての領域において同様のパターン縮小が生じるため、パターンレイアウト上、本来は縮小させたくないパターンも縮小してしまう。その結果、下地パターンとの重ね合わせマージンを確保できなくなり、歩留まりが低下するおそれが生じるという問題がある。
【００１１】
例えば、コンタクトホールのパターン密度が比較的低い領域（例えばロジック部）では、リソグラフィの解像限界で開口した微小なホールパターンを用いると共にドライエッチングによるパターン縮小を用いて形成したコンタクトホールであっても、下地パターンとの重ね合わせ面積を十分に確保できるように、コンタクトホールのレイアウトを調整することが容易である。従って、ドライエッチングによるパターン縮小技術によってパターン集積率を上げつつ下地パターンとの接触面積を十分に確保することができる。
【００１２】
一方、コンタクトホールのパターン密度として高いパターン密度が要求され且つパターンレイアウトの自由度が低い領域（例えばメモリ部）では、パターン密度が比較的低い領域と同等にドライエッチングプロセスによりパターンを縮小させると、コンタクトホールと下地パターンとの接触面積を十分に確保できくなり、歩留まりが低下してしまう。
【００１３】
以上に述べた第１従来例の問題点に対して、チップ内の特定領域（例えばメモリ部）と非特定領域（例えばロジック部）とでそれぞれ異なる露光マスク及び異なるエッチング条件を用いる技術が提案されている（特許文献２参照）。以下、図１５及び図１６（ａ）〜（ｅ）を参照しながら、特許文献２に開示されている、基板上の特定領域に狭いピッチで微細なスペースパターン（微細な狭ピッチパターン）を形成すると共に基板上の非特定領域に微細パターンを形成する方法（第２従来例）について説明する。
【００１４】
図１５は、第２従来例に係るＬＳＩチップの表面図である。図１５に示すように、第２従来例に係るＬＳＩチップは、例えばメモリ部に相当する特定領域１１と、メモリ部以外の領域（例えばロジック部）に相当する非特定領域１２と、特定領域１１と非特定領域１２との間に介在する素子分離領域１３とを有する。
【００１５】
図１６（ａ）〜（ｅ）は、第２従来例に係る半導体装置の製造方法の各工程を示す断面図であり、図１６（ａ）は、ゲート材料膜上の第１のレジスト膜をパターニングした後の様子を示しており、図１６（ｂ）は、ゲート材料膜からなる第１のパターンを形成した後の様子を示しており、図１６（ｃ）は、ゲート材料膜上の第１のレジスト膜を除去した後にゲート材料膜上に第２のレジスト膜を形成してパターニングした後の様子を示しており、図１６（ｄ）は、ゲート材料膜からなる第２のパターンを形成した後の様子を示しており、図１６（ｅ）は、第２のレジスト膜を除去した後の様子を示している。
【００１６】
まず、図１６（ａ）に示すように、特定領域１１と非特定領域１２とそれらの間に介在する素子分離領域１３とを有する基板上にゲート材料膜１４及び第１のレジスト膜を順次形成した後、第１の露光マスクを用いて当該第１のレジスト膜を露光した後に現像することにより、特定領域１１用の寸法１００ｎｍの回路パターン１５ａ及び非特定領域１２用の保護パターン１５ｂを形成する。
【００１７】
次に、図１６（ｂ）に示すように、第１のレジスト膜（回路パターン１５ａ及び保護パターン１５ｂ）をマスクとして基板上のゲート材料膜１４をエッチングすることにより、特定領域１１に寸法１００ｎｍの回路パターン１４ａを形成する。
【００１８】
次に、図１６（ｃ）に示すように、第１のレジスト膜（回路パターン１５ａ及び保護パターン１５ｂ）を除去した後、回路パターン１４ａの上を含むゲート材料膜１４の上に、新たに第２のレジスト膜を形成する。その後、第１の露光マスクを用いて当該第２のレジスト膜を露光した後に現像することにより、特定領域１１用の保護パターン１６ａ及び非特定領域１２用の寸法１００ｎｍの回路パターン１６ｂを形成する。
【００１９】
次に、図１６（ｄ）に示すように、第２のレジスト膜（保護パターン１６ａ及び回路パターン１６ｂ）をマスクとして基板上のゲート材料膜１４をエッチングすることにより、非特定領域1２に寸法６０ｎｍの回路パターン１４ｂを形成する。このとき、ゲート材料膜１４のエッチング条件を調整することによって、寸法１００ｎｍのレジストパターン（回路パターン１６ｂ）から寸法６０ｎｍの回路パターン１４ｂを形成する。
【００２０】
最後に、図１６（ｅ）に示すように、第２のレジスト膜（保護パターン１６ａ及び回路パターン１６ｂ）を除去する。
【００２１】
第２従来例によると、特定領域１１の回路パターン１４ａを形成するときには非特定領域１２をレジスト（保護パターン１５ｂ）によって保護すると共に、非特定領域１２の回路パターン１４ｂを形成するときには特定領域１１をレジスト（保護パターン１６ａ）によって保護する。このため、特定領域１１及び非特定領域１２のそれぞれの回路パターン１４ａ及び１４ｂを、互いのエッチング条件に左右されることなく、所望の寸法の形状に加工することができる。従って、第１従来例（特許文献１）の問題点、つまり、本来は縮小させたくないパターン（高いパターン密度が要求され且つパターンレイアウトの自由度が低い領域（例えばメモリ部））が縮小することに起因して、下地パターンとの重ね合わせマージンを確保できなくなるという問題点を解決することができる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００９−７６５５５号公報
【特許文献２】特開２００２−３１９５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
前述のように、第１従来例（特許文献１）のパターン形成技術では、チップ内の全ての領域のパターンがドライエッチングにより同様に縮小するため、パターン密度が比較的低い領域（例えばロジック部）の集積率が極力高くなるようにパターンを縮小させると、高いパターン密度が要求され且つパターンレイアウトの自由度が低い領域（例えばメモリ部）においては、リソグラフィの解像限界に起因してレジストパターン間のスペースを確保することができなくなってしまう。
【００２４】
これに対して、第２従来例（特許文献２）のパターン形成技術によると、パターン密度が高い領域（特定領域）と、パターン密度が比較的低い領域（非特定領域）とでパターン形成をそれぞれ個別に行うことにより、前述の第１従来例（特許文献１）の問題点を解決することができる。
【００２５】
しかしながら、第２従来例（特許文献２）では、特定領域及び非特定領域のそれぞれの回路パターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する。その結果、その後の工程でのパターン形成マージンが縮小して歩留まり低下や製品特性の悪化が起こるという問題と、特定領域及び非特定領域のそれぞれの微細パターンの転写用に２つの露光マスクが必要となるためにコストの抑制が困難になるという問題が生じる。
【００２６】
前記に鑑み、本発明は、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレを発生させることなく、一の領域に微細な狭ピッチパターンを形成できるようにすると同時に他の領域に微細パターンを形成できるようにすることを目的とする。
【課題を解決するための手段】
【００２７】
前記の目的を達成するために、本願発明者は種々の検討を行った結果、多層レジストの一部の層の厚さを領域毎に変えることにより、基板上の被加工膜に対する１回のエッチングプロセスで各領域の寸法シフト量を個別に制御できるということを見出した。これにより、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレを発生させることなく、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。
【００２８】
具体的には、本発明に係る第１の半導体装置の製造方法は、第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、前記被加工膜上に、前記第１領域と前記第２領域とで膜厚が異なる下層レジスト膜を形成する工程と、前記下層レジスト膜上に中間層レジスト膜を形成する工程と、前記中間層レジスト膜上に上層レジスト膜を形成する工程と、ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、パターニングされた前記上層レジスト膜をマスクとして前記中間層レジスト膜をエッチングすることにより、前記中間層レジスト膜をパターニングする工程と、パターニングされた前記中間層レジスト膜をマスクとして前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜をパターニングする工程と、パターニングされた前記下層レジスト膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えている。
【００２９】
本発明に係る第１の半導体装置の製造方法によると、下層レジスト膜、中間層レジスト膜及び上層レジスト膜の少なくとも３層を有する多層レジストにおいて、各領域間で下層レジスト膜の膜厚に差を設けるため、中間層レジスト膜をマスクとする下層レジスト膜のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた下層レジスト膜の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた下層レジスト膜をマスクとする１回のエッチングにより被加工膜全体の加工を行うため、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００３０】
本発明に係る第１の半導体装置の製造方法において、前記中間層レジスト膜は、シリコンを含有するレジスト材料から構成されていてもよい。このようにすると、中間層レジスト膜のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜のエッチング形状が順テーパー形状となり、上層レジスト膜の開口部の底部寸法と比べて、中間層レジスト膜の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。
【００３１】
本発明に係る第１の半導体装置の製造方法において、前記下層レジスト膜を形成する工程は、前記被加工膜上に第１下層レジスト膜を形成した後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記第１下層レジスト膜を除去し、その後、残存する前記第１下層レジスト膜上及び前記被加工膜上に第２下層レジスト膜を形成する工程を含んでいてもよい。或いは、前記下層レジスト膜を形成する工程は、前記被加工膜上に第１下層レジスト膜を形成した後、前記第１下層レジスト膜上に第２下層レジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記第２下層レジスト膜を除去する工程を含んでいてもよい。後者の場合、前者の場合と比較して、下層レジスト膜の段差上に中間層レジスト膜及び上層レジスト膜を順次形成した場合に生じる段差緩和領域（多層レジストの平坦部間の領域）を小さくすることができるので、半導体装置全体の集積度をより向上させることができる。
【００３２】
本発明に係る第２の半導体装置の製造方法は、第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、前記被加工膜上に下層レジスト膜を形成する工程と、前記下層レジスト膜上に、前記第１領域と前記第２領域とで膜厚が異なる中間層レジスト膜を形成する工程と、前記中間層レジスト膜上に上層レジスト膜を形成する工程と、ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、パターニングされた前記上層レジスト膜をマスクとして前記中間層レジスト膜をエッチングすることにより、前記中間層レジスト膜をパターニングする工程と、パターニングされた前記中間層レジスト膜をマスクとして前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜をパターニングする工程と、パターニングされた前記下層レジスト膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えている。
【００３３】
本発明に係る第２の半導体装置の製造方法によると、下層レジスト膜、中間層レジスト膜及び上層レジスト膜の少なくとも３層を有する多層レジストにおいて、各領域間で中間層レジスト膜の膜厚に差を設ける。その結果、上層レジスト膜をマスクとする中間層レジスト膜のエッチング時に下層レジスト膜のエッチング量に差が生じるので、中間層レジスト膜をマスクとする下層レジスト膜のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた下層レジスト膜の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた下層レジスト膜をマスクとする１回のエッチングにより被加工膜全体の加工を行うため、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００３４】
本発明に係る第２の半導体装置の製造方法において、前記中間層レジスト膜は、シリコンを含有するレジスト材料から構成されていてもよい。このようにすると、中間層レジスト膜のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜のエッチング形状が順テーパー形状となり、上層レジスト膜の開口部の底部寸法と比べて、中間層レジスト膜の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。また、各領域間で中間層レジスト膜の膜厚に差を設けていると共に中間層レジスト膜のエッチング形状が順テーパー形状となるため、各領域間で中間層レジスト膜の開口部の底部寸法シフト量に差を設けることができるので、各領域毎に開口寸法が異なるホールを確実に形成できる。
【００３５】
本発明に係る第２の半導体装置の製造方法において、前記中間層レジスト膜を形成する工程は、前記下層レジスト膜上に前記中間層レジスト膜を形成した後、前記中間層レジスト膜上に他のレジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記他のレジスト膜を除去した後、残存する前記他のレジスト膜をマスクとして、前記第１領域に位置する部分の前記中間層レジスト膜を途中までエッチングにより除去する工程を含んでいてもよい。
【００３６】
本発明に係る第３の半導体装置の製造方法は、第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、前記被加工膜上に、前記第１領域と前記第２領域とで膜厚が異なる反射防止レジスト材料膜を形成する工程と、前記反射防止レジスト材料膜上に上層レジスト膜を形成する工程と、ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、パターニングされた前記上層レジスト膜をマスクとして前記反射防止レジスト材料膜をエッチングすることにより、前記反射防止レジスト材料膜をパターニングする工程と、パターニングされた前記反射防止レジスト材料膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えている。
【００３７】
本発明に係る第２の半導体装置の製造方法によると、反射防止レジスト材料膜及び上層レジスト膜の少なくとも２層を有する多層レジストにおいて、各領域間で反射防止レジスト材料膜の膜厚に差を設けるため、上層レジスト膜をマスクとする反射防止レジスト材料膜のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた反射防止レジスト材料膜の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた反射防止レジスト材料膜をマスクとする１回のエッチングにより被加工膜全体の加工を行うため、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００３８】
本発明に係る第３の半導体装置の製造方法において、前記反射防止レジスト材料膜を形成する工程は、前記被加工膜上に前記反射防止レジスト材料膜を形成した後、前記反射防止レジスト材料膜上に他のレジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記他のレジスト膜を除去した後、残存する前記他のレジスト膜をマスクとして、前記第１領域に位置する部分の前記反射防止レジスト材料膜を途中までエッチングにより除去する工程を含んでいてもよい。
【発明の効果】
【００３９】
本発明によると、単一の微細な露光マスクを用いてパターン形成を行うことにより、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避しつつ、基板上の被加工膜に対する１回のエッチングプロセスによって、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを低コストで且つ安定したプロセスで形成することができる。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明の各実施形態で対象とする半導体装置の表面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は、本発明の第１の実施形態に係る半導体装置の製造方法の特徴を示す特性図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法において上層レジスト膜形成後に生じる段差緩和領域を示す模式図であり、図７（ｂ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法において上層レジスト膜形成後に生じる段差緩和領域を示す模式図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０は、本発明の第２の実施形態に係る半導体装置の製造方法の特徴を示す特性図である。
【図１１】図１１は、本発明の第２の実施形態に係る半導体装置の製造方法の特徴を示す特性図である。
【図１２】図１２（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、第１従来例（特許文献１）に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】図１５は、第２従来例（特許文献２）に係る半導体装置の表面図である。
【図１６】図１６（ａ）〜（ｅ）は、第２従来例（特許文献２）に係る半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００４１】
（概要）
ここでは、基板上の絶縁膜に対するコンタクトホール形成を例として、後で詳述する各実施形態の概要について説明する。尚、各実施形態では、３層又は２層の多層レジストを対象とするが、４層以上の多層レジストであっても、各実施形態と同様の効果を得ることができる。
【００４２】
まず、第１及び第２の実施形態（変形例を含む：以下同じ）では、ＬＳＩチップ内における例えばメモリ部に相当する特定領域上及びメモリ領域以外の領域（例えばロジック部）に相当する非特定領域上に形成された、下層レジスト膜と中間層レジスト膜と上層レジスト膜とからなる３層の多層レジストにおいて、特定領域と非特定領域とで下層レジスト膜又は中間層レジスト膜の膜厚に差を設ける。これによって、下層レジスト膜のエッチング時に特定領域と非特定領域とでオーバーエッチング量に差が生じるため、各領域でパターニングされた下層レジスト膜の寸法シフト量に差を設けて個別に制御することができる。従って、パターニングされた下層レジスト膜をマスクとして、基板上の絶縁膜をエッチングすることにより、特定領域及び非特定領域のそれぞれに微細な狭ピッチパターン（つまり、微細な開口を有する狭ピッチのパターン）及び微細パターンを同時に形成することができる。
【００４３】
また、第３の実施形態では、特定領域上及び非特定領域上に形成された、反射防止レジスト材料膜と上層レジスト膜とからなる２層の多層レジストにおいて、特定領域と非特定領域とで反射防止レジスト膜の膜厚に差を設けることによって、前述の第１及び第２の実施形態と同様の効果を得ることができる。
【００４４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４５】
図１は、本実施形態（後述する変形例を含む）及び後述する第２、第３実施形態で対象とする半導体装置の表面図である。図１に示すように、各実施形態で対象とする半導体装置は、例えばメモリ部に相当する特定領域１０１と、メモリ部以外の領域（例えばロジック部）に相当する非特定領域１０２と、特定領域１０１と非特定領域１０２との間に介在する素子分離領域１０３とを有する。
【００４６】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００４７】
まず、図２（ａ）に示すように、特定領域１０１及び非特定領域１０２を含む基板１００上に、例えばＳｉＯ2 からなる厚さ３００ｎｍのコンタクトホール形成用絶縁膜１２１を形成した後、コンタクトホール形成用絶縁膜１２１の上に、例えば感光性のフォトレジストからなる厚さ７５ｎｍの第１の下層レジスト膜１２２を塗布する。続いて、第１の露光マスク（図示省略）を用いて、特定領域１０１に位置する部分の第１の下層レジスト膜１２２を露光した後、当該部分を現像により除去する。これにより、非特定領域１０２のみに第１の下層レジスト膜１２２が残る。
【００４８】
次に、図２（ｂ）に示すように、特定領域１０１のコンタクトホール形成用絶縁膜１２１上及び非特定領域１０２の第１の下層レジスト膜１２２上に、例えば有機材料からなる厚さ１２５ｎｍの第２の下層レジスト膜１２３、例えばＳｉを含む有機材料からなる厚さ１００ｎｍの中間層レジスト膜１２４、及び例えば有機材料からなる厚さ１５０ｎｍの上層レジスト膜１２５を順次堆積する。
【００４９】
次に、図２（ｃ）に示すように、特定領域１０１及び非特定領域１０２の両領域の上層レジスト膜１２５に対して、回路パターン形成用の第２の露光マスク（図示省略）を用いて例えばＡｒＦ液浸露光を行った後、現像により上層レジスト膜１２５の所定部分を開口する。これにより、特定領域１０１には、ホール径９１ｎｍ、ピッチ１６０ｎｍのホールパターン１２５Ａが形成されると共に、非特定領域１０２には、ホール径９１ｎｍ、ピッチ１８０ｎｍのホールパターン１２５Ｂが形成される。尚、ホールパターンのパターン寸法としては、特に断らない限り、ホール（開口部）底部の寸法を記載するものとする（以下同じ）。
【００５０】
次に、図３（ａ）に示すように、上層レジスト膜１２５からなるレジストパターン（ホールパターン１２５Ａ及び１２５Ｂ）をマスクとして、中間層レジスト膜１２４に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１２４Ａが形成されると共に、非特定領域１０２にはホールパターン１２４Ｂが形成される。ここで、エッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１２４のエッチング形状が順テーパー形状となり、上層レジスト膜１２５の開口部の底部寸法と比べて、中間層レジスト膜１２４の開口部の底部寸法を縮小させることができる。
【００５１】
次に、図３（ｂ）に示すように、中間層レジスト膜１２４からなるレジストパターン（ホールパターン１２４Ａ及び１２４Ｂ）をマスクとして、第２の下層レジスト膜１２３及び第１の下層レジスト膜１２２に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１２３Ａが形成されると共に、非特定領域１０２にはホールパターン１２３Ｂ及び１２２Ｂが形成される。ここで、エッチングに例えばＯ2 を使用すると、エッチングレートは３００ｎｍ／ｍｉｎ程度となる。また、図３（ｂ）に示すように、特定領域１０１におけるホールパターン１２３Ａの寸法シフト量は、非特定領域１０２のホールパターン１２３Ｂ及び１２２Ｂの寸法シフト量よりも小さくなる。その理由は、特定領域１０１において第２の下層レジスト膜１２３が開口された後のオーバーエッチング中には、エッチャントの多くが第２の下層レジスト膜１２３の開口部側壁のエッチングに費やされるためである。これにより、下層レジスト膜として第２の下層レジスト膜１２３のみが存在する特定領域１０１では、下層レジスト膜として第１及び第２の下層レジスト膜１２２及び１２３が存在する非特定領域１０２と比較して、ホールパターン１２３Ａの寸法シフト量が縮小する（つまり開口寸法が拡大する）。
【００５２】
尚、本実施形態では、下層レジスト膜１２２及び１２３のエッチング時に上層レジスト膜１２５も同時に除去される。
【００５３】
その後、例えばＣＦ4 系ガスを用いたエッチングを行うことにより、中間層レジスト膜１２４を除去する。この時、コンタクトホール形成用絶縁膜１２１も途中までエッチングされるが、コンタクトホール寸法は下層レジスト膜開口寸法に依存してほぼ決まるので、特定領域１０１及び非特定領域１０２における寸法制御性に影響はない。
【００５４】
その後、第１及び第２の下層レジスト膜１２２及び１２３からなるレジストパターン（ホールパターン１２３Ａ、１２３Ｂ及び１２２Ｂ）をマスクとして、コンタクトホール形成用絶縁膜１２１に対して基板１００に達するまでエッチングを行った後、当該レジストパターンを除去する。これにより、図３（ｃ）に示すように、特定領域１０１には例えば開口径６６ｎｍのホール１２１ａが形成されると共に非特定領域１０２には例えば開口径５０ｎｍのホール１２１ｂが形成される。
【００５５】
以上に述べた、第１及び第２の下層レジスト膜１２２及び１２３、中間層レジスト膜１２４、並びに上層レジスト膜１２５の各膜厚を例として、本実施形態のエッチングを行った場合、非特定領域１０２に対する特定領域１０１の下層レジスト膜厚差（特定領域１０１で第２の下層レジスト膜１２３が開口された後のオーバーエッチング量と等値）と、上層レジスト膜１２５の開口部の底部寸法に対するコンタクトホール形成用絶縁膜１２１の寸法シフト量（特定領域１０１のホール１２１ａ及び非特定領域１０２のホール１２１ｂのそれぞれの寸法シフト量）との関係を図４のように表すことができる。
【００５６】
図４に示すように、下層レジスト膜厚差（Ｘ）とコンタクトホール形成用絶縁膜１２１の寸法シフト量（Ｙ）との関係は、Ｙ＝−０．２１・Ｘ−４１．０となる。すなわち、下層レジスト膜厚差（本実施形態においては第１の下層レジスト膜１２２の膜厚と同じ）が大きくなるほど、特定領域１０１と非特定領域１０２との間で寸法シフト量の差が大きくなる。図４に示す関係：Ｙ＝−０．２１・Ｘ−４１．０（Ｘは下層レジスト膜厚差、Ｙは寸法シフト量）によれば、下層レジスト膜厚差を非特定領域１０２における所望のホール開口寸法に適切な量に設定した場合（本実施形態では非特定領域１０２のホール１２１ｂの寸法シフト量が−４１ｎｍである場合）、特定領域１０１のホール１２１ａの寸法シフト量は、第１の下層レジスト膜１２２の膜厚（７５ｎｍ）に相当するオーバーエッチング分だけ小さくなり、−２５ｎｍとなる。
【００５７】
以上に説明したように、本実施形態によると、下層レジスト膜１２２及び１２３、中間層レジスト膜１２４並びに上層レジスト膜１２５を有する多層レジストにおいて、特定領域１０１と非特定領域１０２との間で下層レジスト膜厚に差を設けるため、中間層レジスト膜１２４をマスクとする下層レジスト膜１２２及び１２３のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた下層レジスト膜１２２及び１２３（つまりホールパターン１２３Ａ、１２３Ｂ及び１２２Ｂ）の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた下層レジスト膜１２２及び１２３（つまりホールパターン１２３Ａ、１２３Ｂ及び１２２Ｂ）をマスクとする１回のエッチングによりコンタクトホール形成用絶縁膜１２１全体の加工を行うため、特定領域１０１と非特定領域１０２とに形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００５８】
具体的には、本実施形態によれば、特定領域１０１の下層レジスト膜厚を非特定領域１０２の下層レジスト膜厚よりも薄くすることにより、特定領域１０１には例えば開口径６６ｎｍの微細なホール１２１ａを比較的狭いピッチ１６０ｎｍで形成することができると共に非特定領域１０２には例えば開口径５０ｎｍのさらに微細なホール１２１ｂを形成することができる。
【００５９】
尚、本実施形態において、ホール１２１ａ及び１２１ｂの寸法やピッチは前記の例に限られるものではなく、例えばＡｒＦ液浸露光を行った場合、特定領域１０１には、ホール径が４０〜１００ｎｍ程度、ピッチが１４０〜１８０ｎｍ程度のホールパターンを形成できると同時に、非特定領域１０２には、ホール径が４０〜８０ｎｍ程度、ピッチが１６０ｎｍ程度以上のホールパターンを形成できる。
【００６０】
また、本実施形態において、露光の光源にＥＵＶ（Extreme Ultraviolet ）等を用いて微細なレジストパターンを形成した場合には、さらに微細なパターンを形成可能であることは言うまでもない。
【００６１】
また、本実施形態において、中間層レジスト膜１２４のレジスト材料は特に限定されないが、例えばシリコン含有材料を用いることにより、次のような効果を得ることができる。すなわち、中間層レジスト膜１２４のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１２４のエッチング形状が順テーパー形状となり、上層レジスト膜１２５の開口部の底部寸法と比べて、中間層レジスト膜１２４の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。
【００６２】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００６３】
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本変形例の半導体装置の製造方法の各工程を示す断面図である。
【００６４】
まず、図５（ａ）に示すように、素子分離領域１０３により離隔された特定領域１０１及び非特定領域１０２を含む基板１００上に、例えばＳｉＯ2 からなる厚さ３００ｎｍのコンタクトホール形成用絶縁膜１３１を形成した後、コンタクトホール形成用絶縁膜１３１の上に、例えば有機材料からなる厚さ１２５ｎｍの第１の下層レジスト膜１３２、及び例えば有機材料からなる厚さ７５ｎｍの第２の下層レジスト膜１３３を順次塗布形成する。続いて、第１の露光マスク（図示省略）を用いて、特定領域１０１に位置する部分の第２の下層レジスト膜１３３を露光した後、当該部分を現像により除去する。これにより、図５（ａ）に示すように、特定領域１０１には第１の下層レジスト膜１３２のみが残存すると共に非特定領域１０２には第１の下層レジスト膜１３２及び第２の下層レジスト膜１３３が残存する。
【００６５】
次に、図５（ｂ）に示すように、特定領域１０１の第１の下層レジスト膜１３２上及び非特定領域１０２の第２の下層レジスト膜１３３上に、例えばＳｉを含む有機材料からなる厚さ１００ｎｍの中間層レジスト膜１３４、及び例えば有機材料からなる厚さ１５０ｎｍの上層レジスト膜１３５を順次堆積する。
【００６６】
次に、図５（ｃ）に示すように、特定領域１０１及び非特定領域１０２の両領域の上層レジスト膜１３５に対して、回路パターン形成用の第２の露光マスク（図示省略）を用いて例えばＡｒＦ液浸露光を行った後、現像により上層レジスト膜１３５の所定部分を開口する。これにより、特定領域１０１には、ホール径９１ｎｍ、ピッチ１６０ｎｍのホールパターン１３５Ａが形成されると共に、非特定領域１０２には、ホール径９１ｎｍ、ピッチ１８０ｎｍのホールパターン１３５Ｂが形成される。
【００６７】
次に、図６（ａ）に示すように、上層レジスト膜１３５からなるレジストパターン（ホールパターン１３５Ａ及び１３５Ｂ）をマスクとして、中間層レジスト膜１３４に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１３４Ａが形成されると共に、非特定領域１０２にはホールパターン１３４Ｂが形成される。ここで、エッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１３４のエッチング形状が順テーパー形状となり、上層レジスト膜１３５の開口部の底部寸法と比べて、中間層レジスト膜１３４の開口部の底部寸法を縮小させることができる。
【００６８】
次に、図６（ｂ）に示すように、中間層レジスト膜１３４からなるレジストパターン（ホールパターン１３４Ａ及び１３４Ｂ）をマスクとして、第２の下層レジスト膜１３３及び第１の下層レジスト膜１３２に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１３２Ａが形成されると共に、非特定領域１０２にはホールパターン１３２Ｂ及び１３３Ｂが形成される。ここで、エッチングに例えばＯ2 を使用すると、エッチングレートは３００ｎｍ／ｍｉｎ程度となる。また、図６（ｂ）に示すように、特定領域１０１におけるホールパターン１３２Ａの寸法シフト量は、非特定領域１０２のホールパターン１３２Ｂ及び１３３Ｂの寸法シフト量よりも小さくなる。その理由は、特定領域１０１において第１の下層レジスト膜１３２が開口された後のオーバーエッチング中には、エッチャントの多くが第１の下層レジスト膜１３２の開口部側壁のエッチングに費やされるためである。これにより、下層レジスト膜として第１の下層レジスト膜１３２のみが存在する特定領域１０１では、下層レジスト膜として第１及び第２の下層レジスト膜１３２及び１３３が存在する非特定領域１０２と比較して、ホールパターン１３２Ａの寸法シフト量が縮小する（つまり開口寸法が拡大する）。
【００６９】
尚、本実施形態においては、下層レジスト膜１３２及び１３３のエッチング時に上層レジスト膜１３５も同時に除去される。
【００７０】
その後、例えばＣＦ4 系ガスを用いたエッチングを行うことにより、中間層レジスト膜１３４を除去する。この時、コンタクトホール形成用絶縁膜１３１も途中までエッチングされるが、コンタクトホール寸法は下層レジスト膜開口寸法に依存してほぼ決まるので、特定領域１０１及び非特定領域１０２における寸法制御性に影響はない。
【００７１】
その後、第１及び第２の下層レジスト膜１３２及び１３３からなるレジストパターン（ホールパターン１３２Ａ、１３２Ｂ及び１３３Ｂ）をマスクとして、コンタクトホール形成用絶縁膜１３１に対して基板１００に達するまでエッチングを行った後、当該レジストパターンを除去する。これにより、図６（ｃ）に示すように、特定領域１０１には例えば開口径６６ｎｍのホール１３１ａが形成されると共に非特定領域１０２には例えば開口径５０ｎｍのホール１３１ｂが形成される。
【００７２】
以上に説明した本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。
【００７３】
第１の実施形態では、非特定領域１０２のみに第１の下層レジスト膜１２２を形成することに起因して生じた段差を覆うように、第２の下層レジスト膜１２３、中間層レジスト膜１２４及び上層レジスト膜１２５の３層を形成することによって、素子分離領域１０３に対応する段差緩和領域が生じる（図７（ａ）参照）。
【００７４】
一方、本変形例では、特定領域１０１及び非特定領域１０２の両領域上に第１の下層レジスト膜１３２を形成した後に非特定領域１０２のみに第２の下層レジスト膜１３３を形成することに起因して生じた段差を覆うように、中間層レジスト膜１３４及び上層レジスト膜１３５の２層を形成することによって、素子分離領域１０３に対応する段差緩和領域が生じる（図７（ｂ）参照）。
【００７５】
すなわち、本変形例では、前述の段差緩和領域を、第１の実施形態における第２の下層レジスト膜１２３に相当する分だけ小さくすることができる。よって、第１の実施形態と比較して、段差緩和領域を小さくすることができる本変形例では、素子分離領域１０３を小さくすることができるため、半導体装置全体の集積度をより向上させることができる。
【００７６】
尚、本変形例において、ホール１３１ａ及び１３１ｂの寸法やピッチは特に限定されるものではなく、例えばＡｒＦ液浸露光を行った場合、特定領域１０１には、ホール径が４０〜１００ｎｍ程度、ピッチが１４０〜１８０ｎｍ程度のホールパターンを形成できると同時に、非特定領域１０１には、ホール径が４０〜８０ｎｍ程度、ピッチが１６０ｎｍ程度以上のホールパターンを形成できる。
【００７７】
また、本変形例において、露光の光源にＥＵＶ等を用いて微細なレジストパターンを形成した場合には、さらに微細なパターンを形成可能であることは言うまでもない。
【００７８】
また、本変形例において、中間層レジスト膜１３４のレジスト材料は特に限定されないが、例えばシリコン含有材料を用いることにより、次のような効果を得ることができる。すなわち、中間層レジスト膜１３４のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１３４のエッチング形状が順テーパー形状となり、上層レジスト膜１３５の開口部の底部寸法と比べて、中間層レジスト膜１３４の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。
【００７９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００８０】
図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【００８１】
まず、図８（ａ）に示すように、素子分離領域１０３により離隔された特定領域１０１及び非特定領域１０２を含む基板１００上に、例えばＳｉＯ2 からなる厚さ３００ｎｍのコンタクトホール形成用絶縁膜１４１を形成した後、コンタクトホール形成用絶縁膜１４１の上に、例えば有機材料からなる厚さ２００ｎｍの下層レジスト膜１４２、例えばＳｉを含む有機材料からなる厚さ１００ｎｍの中間層レジスト膜１４３、及び例えば有機材料からなる厚さ１５０ｎｍの第１の上層レジスト膜１４４を順次堆積する。続いて、第１の露光マスク（図示省略）を用いて、特定領域１０１に位置する部分の第１の上層レジスト膜１４４をフォトリソグライフィ技術により露光した後、当該部分を現像して除去する。これにより、図８（ａ）に示すように、非特定領域１０２にのみに第１の上層レジスト膜１４４が残存する。
【００８２】
次に、図８（ｂ）に示すように、残存する第１の上層レジスト膜１４４をマスクとして、特定領域１０１に位置する部分の中間層レジスト膜１４３を途中まで（例えばエッチング量が３８ｎｍ程度になるまで）エッチングして薄くする。
【００８３】
次に、図８（ｃ）に示すように、残存する第１の上層レジスト膜１４４を例えばシンナーにより剥離した後、特定領域１０１と非特定領域１０２とで膜厚が異なる中間層レジスト膜１４３の上に、例えば有機材料からなる厚さ１５０ｎｍの第２の上層レジスト膜１４５を堆積する。その後、特定領域１０１及び非特定領域１０２の両領域の第２の上層レジスト膜１４５に対して、回路パターン形成用の第２の露光マスク（図示省略）を用いて例えばＡｒＦ液浸露光を行った後、現像により第２の上層レジスト膜１４５の所定部分を開口する。これにより、特定領域１０１には、ホール径９１ｎｍ、ピッチ１６０ｎｍのホールパターン１４５Ａが形成されると共に、非特定領域１０２には、ホール径９１ｎｍ、ピッチ１８０ｎｍのホールパターン１４５Ｂが形成される。
【００８４】
次に、図９（ａ）に示すように、第２の上層レジスト膜１４５からなるレジストパターン（ホールパターン１４５Ａ及び１４５Ｂ）をマスクとして、中間層レジスト膜１４３に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１４３Ａが形成されると共に、非特定領域１０２にはホールパターン１４３Ｂが形成される。ここで、エッチングには、例えば、Ｏ2 ガスとＣＨx Ｆy 系のガスとの混合ガスを使用する。
【００８５】
本実施形態において、中間層レジスト膜１４３のエッチング時における中間層レジスト膜１４３と下層レジスト膜１４２とのエッチング選択比が例えば２であるとすると（つまり、中間層レジスト膜１４３のエッチングレートと比較して下層レジスト膜１４２のエッチングレートが２倍であるとすると）、非特定領域１０２に位置する部分の中間層レジスト膜１４３のエッチング終了時点において、非特定領域１０２では下層レジスト膜１４２がほとんどエッチングされていないのに対して、特定領域１０１では下層レジスト膜１４２が約７５ｎｍ程度（特定領域１０１と非特定領域１０２との間での中間層レジスト膜１４３の膜厚差３８ｎｍに選択比の２を乗じた値）エッチングされている。
【００８６】
また、本実施形態においては、中間層レジスト膜１４３のエッチングにＣＨx Ｆy 系のガスを使用するため、中間層レジスト膜１４３のエッチング形状（ホールパターン１４３Ａ及び１４３Ｂ）には順テーパー角が生じる。ここで、前述のように、特定領域１０１に位置する部分の中間層レジスト膜１４３の膜厚を、非特定領域１０２に位置する部分の中間層レジスト膜１４３の膜厚よりも薄くしているため、中間層レジスト膜１４３のエッチング終了時点で、特定領域１０１と非特定領域１０２との間で中間層レジスト膜１４３（ホールパターン１４３Ａ及び１４３Ｂ）の開口部の底部寸法シフト量に差を設けることが可能となる。例えば、ホールパターン１４３Ａ及び１４３Ｂのテーパー角度が７５度であるとすると、中間層レジスト膜１４３のエッチング終了時点では、特定領域１０１のホールパターン１４３Ａの寸法シフト量は、非特定領域１０２のホールパターン１４３Ｂの寸法シフト量よりも１０．２ｎｍ（３８ｎｍ／ｔａｎ７５°）小さくなる。
【００８７】
次に、図９（ｂ）に示すように、中間層レジスト膜１４３からなるレジストパターン（ホールパターン１４３Ａ及び１４３Ｂ）をマスクとして、下層レジスト膜１４２に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１４２Ａが形成されると共に、非特定領域１０２にはホールパターン１４２Ｂが形成される。ここで、エッチングに例えばＯ2 を使用すると、エッチングレートは３００ｎｍ／ｍｉｎ程度となる。また、図９（ｂ）に示すように、特定領域１０１におけるホールパターン１４２Ａの寸法シフト量は、非特定領域１０２のホールパターン１４２Ｂの寸法シフト量よりも小さくなる。その理由は、前述のように、中間層レジスト膜１４３のエッチング完了時点において、非特定領域１０２と比較して特定領域１０１では下層レジスト膜１４２が７５ｎｍ程度多く既にエッチングされているため、下層レジスト膜１４２のエッチング工程において、特定領域１０１における下層レジスト膜１４２の開口後のオーバーエッチング量が大きくなるからである。
【００８８】
尚、本実施形態においては、下層レジスト膜１４２のエッチング時に第２の上層レジスト膜１４５も同時に除去される。
【００８９】
その後、例えばＣＦ4 系ガスを用いたエッチングを行うことにより、中間層レジスト膜１４３を除去する。この時、コンタクトホール形成用絶縁膜１４１も途中までエッチングされるが、コンタクトホール寸法は下層レジスト膜開口寸法に依存してほぼ決まるので、特定領域１０１及び非特定領域１０２における寸法制御性に影響はない。
【００９０】
その後、下層レジスト膜１４２からなるレジストパターン（ホールパターン１４２Ａ及び１４２Ｂ）をマスクとして、コンタクトホール形成用絶縁膜１４１に対して基板１００に達するまでエッチングを行った後、当該レジストパターンを除去する。これにより、図９（ｃ）に示すように、特定領域１０１には例えば開口径７０．６ｎｍのホール１４１ａが形成されると共に非特定領域１０２には例えば開口径５０ｎｍのホール１４１ｂが形成される。
【００９１】
以上に述べた、下層レジスト膜１４２、中間層レジスト膜１４３及び第２の上層レジスト膜１４５の各膜厚、並びに中間層レジスト膜１４３のエッチング形状のテーパー角（例えば７５度）を例として、本実施形態のエッチングを行った場合、中間層レジスト膜１４３の膜厚と、中間層レジスト膜１４３のエッチング工程における寸法シフト量（第２の上層レジスト膜１４５の開口部の底部寸法と中間層レジスト膜１４３の開口部の底部寸法との差）との関係を図１０のように表すことができる。
【００９２】
図１０に示すように、中間層レジスト膜厚（Ｘ）と、中間層レジスト膜１４３のエッチング工程における寸法シフト量（Ｙ１）との関係は、Ｙ１＝−０．２７・Ｘとなる。
【００９３】
また、前述の各種条件下で本実施形態のエッチングを行った場合、非特定領域１０２に対する特定領域１０１の中間層レジスト膜厚差と、中間層レジスト膜１４３の開口部の底部寸法に対するコンタクトホール形成用絶縁膜１４１の寸法シフト量（特定領域１０１のホール１４１ａ及び非特定領域１０２のホール１４１ｂのそれぞれの寸法シフト量）との関係を図１１のように表すことができる。
【００９４】
図１１に示すように、中間層レジスト膜厚差（Ｚ（堆積時の中間層レジスト膜１４３の膜厚を１００ｎｍとすると、Ｚ＝Ｘ−１００））と、コンタクトホール形成用絶縁膜１４１の寸法シフト量（Ｙ２）との関係は、Ｙ２＝−０．３３・Ｚ−１４．２となる。
【００９５】
図１０及び図１１に示す関係によれば、前述の各種膜厚において、下層レジスト膜１４２のエッチング量を非特定領域１０２における所望のホール開口寸法に適切な量に設定した場合（本実施形態では非特定領域１０２のホール１４１ｂの寸法シフト量が−４１ｎｍである場合）、非特定領域１０２のホール１４１ｂの寸法シフト量は中間層レジスト膜１４３のエッチング工程でー２６．８ｎｍ、下層レジスト膜１４２のエッチング工程でー１４．２ｎｍとなるから、非特定領域１０２のホール１４１ｂの合計寸法シフト量はー４１ｎｍとなる。一方、この場合、特定領域１０１のホール１４１ａの寸法シフト量は中間層レジスト膜１４３のエッチング工程で−１６．６ｎｍ、下層レジスト膜１４２のエッチング工程で−３．８ｎｍとなるから、特定領域１０１のホール１４１ａの合計寸法シフト量はー２０．４ｎｍとなる。
【００９６】
以上に説明したように、本実施形態によると、下層レジスト膜１４２、中間層レジスト膜１４３及び第２の上層レジスト膜１４５を有する多層レジストにおいて、特定領域１０１と非特定領域１０２との間で中間層レジスト膜１４３の膜厚に差を設ける。その結果、第２の上層レジスト膜１４５（ホールパターン１４５Ａ及び１４５Ｂ）をマスクとする中間層レジスト膜１４３のエッチング時に下層レジスト膜１４２のエッチング量に差が生じるので、中間層レジスト膜１４３をマスクとする下層レジスト膜１４２のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた下層レジスト膜１４２（つまりホールパターン１４２Ａ及び１４２Ｂ）の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた下層レジスト膜１４２（つまりホールパターン１４２Ａ及び１４２Ｂ）をマスクとする１回のエッチングによりコンタクトホール形成用絶縁膜１４１全体の加工を行うため、特定領域１０１と非特定領域１０２とに形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【００９７】
また、本実施形態によると、特定領域１０１と非特定領域１０２との間で中間層レジスト膜１４３の膜厚に差を設けるため、下層レジスト膜の膜厚に差を設ける第１の実施形態（変形例を含む：以下同じ）と比較して、より小さい段差を用いて、より大きい寸法シフト量の差を得ることができる。具体的には、第１の実施形態では下層レジスト膜厚差７５ｎｍに対して寸法シフト量の差が１６ｎｍであったが、本実施形態では中間層レジスト膜厚差３８ｎｍに対して寸法シフト量の差が２０．６ｎｍであり、その結果、特定領域１０１には例えば開口径７０．５ｎｍの微細なホール１４１ａを比較的狭いピッチ１６０ｎｍで形成できると同時に非特定領域１０２には例えば開口径５０ｎｍのさらに微細なホール１４１ｂを形成できる。
【００９８】
また、本実施形態によると、特定領域１０１と非特定領域１０２との間で中間層レジスト膜１４３の膜厚に比較的小さい差を設けるため、第２の上層レジスト膜１４５を露光する際の段差を小さくすることができるので、第１の実施形態と比較して、露光マージンを拡大することができる。
【００９９】
尚、本実施形態において、ホール１４１ａ及び１４１ｂの寸法やピッチは前記の例に限られるものではなく、例えばＡｒＦ液浸露光を行った場合、特定領域１０１には、ホール径が４０〜１２０ｎｍ程度、ピッチが１４０〜１８０ｎｍ程度のホールパターンを形成できると同時に、非特定領域１０１には、ホール径が４０〜８０ｎｍ程度、ピッチが１６０ｎｍ程度以上のホールパターンを形成できる。
【０１００】
また、本実施形態において、露光の光源にＥＵＶ等を用いて微細なレジストパターンを形成した場合には、さらに微細なパターンを形成可能であることは言うまでもない。
【０１０１】
また、本実施形態において、中間層レジスト膜１４３のレジスト材料は特に限定されないが、例えばシリコン含有材料を用いることにより、次のような効果を得ることができる。すなわち、中間層レジスト膜１４３のエッチングに例えばＣＨx Ｆy 系のガスを使用することによって、中間層レジスト膜１４３のエッチング形状が順テーパー形状となり、第２の上層レジスト膜１４５の開口部の底部寸法と比べて、中間層レジスト膜１４３の開口部の底部寸法を縮小させることができるので、各領域にリソグラフィプロセス解像限界以細の微細パターン及び微細な狭ピッチパターンを形成することができる。また、各領域間で中間層レジスト膜１４３の膜厚に差を設けていると共に中間層レジスト膜１４３のエッチング形状が順テーパー形状となるため、各領域間で中間層レジスト膜１４３の開口部の底部寸法シフト量に差を設けることができるので、各領域毎に開口寸法が異なるホール１４１ａ及び１４１ｂを確実に形成できる。
【０１０２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【０１０３】
図１２（ａ）〜（ｃ）及び図１３（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法の各工程を示す断面図である。
【０１０４】
まず、図１２（ａ）に示すように、素子分離領域１０３により離隔された特定領域１０１及び非特定領域１０２を含む基板１００上に、例えばＳｉＯ2 からなる厚さ３００ｎｍのコンタクトホール形成用絶縁膜１５１を形成した後、コンタクトホール形成用絶縁膜１５１の上に、例えばＳｉを含む有機材料からなる厚さ１５０ｎｍの反射防止レジスト材料膜（フォトリソグラフィー時の反射を防止するためのレジスト材料膜）１５２、及び例えば有機材料からなる厚さ２００ｎｍの第１の上層レジスト膜１５３を順次堆積する。続いて、第１の露光マスク（図示省略）を用いて、特定領域１０１に位置する部分の第１の上層レジスト膜１５３をフォトリソグライフィ技術により露光した後、当該部分を現像して除去する。これにより、図１２（ａ）に示すように、特定領域１０１には反射防止レジスト材料膜１５２のみが残り、非特定領域１０２には反射防止レジスト材料膜１５２及び第１の上層レジスト膜１５３が残る。
【０１０５】
次に、図１２（ｂ）に示すように、残存する第１の上層レジスト膜１５３をマスクとして、特定領域１０１に位置する部分の反射防止レジスト材料膜１５２を途中まで（例えば残膜量が６２ｎｍ程度になるまで）エッチングして薄くする。ここで、エッチングには例えばＣＦ4 系のガスを用いる。
【０１０６】
次に、図１２（ｃ）に示すように、残存する第１の上層レジスト膜１５３を例えばシンナーにより剥離した後、特定領域１０１と非特定領域１０２とで膜厚が異なる反射防止レジスト材料膜１５２の上に、例えば有機材料からなる厚さ２００ｎｍの第２の上層レジスト膜１５４を堆積する。その後、特定領域１０１及び非特定領域１０２の両領域の第２の上層レジスト膜１５４に対して、回路パターン形成用の第２の露光マスク（図示省略）を用いて例えばＡｒＦ液浸露光を行った後、現像により第２の上層レジスト膜１５４の所定部分を開口する。これにより、特定領域１０１には、ホール径１００ｎｍ、ピッチ１８０ｎｍのホールパターン１５４Ａが形成されると共に、非特定領域１０２には、ホール径１００ｎｍ、ピッチ２００ｎｍのホールパターン１５４Ｂが形成される。
【０１０７】
次に、図１３（ａ）に示すように、第２の上層レジスト膜１５４からなるレジストパターン（ホールパターン１５４Ａ及び１５４Ｂ）をマスクとして、反射防止レジスト材料膜１５２に対してエッチングを行う。これにより、特定領域１０１にはホールパターン１５２Ａが形成されると共に、非特定領域１０２にはホールパターン１５２Ｂが形成される。ここで、エッチングには、例えばＣＦ4 系のガスを使用する。
【０１０８】
本実施形態では、図１３（ａ）に示す反射防止レジスト材料膜１５２のエッチングにおいて、特定領域１０１のホールパターン１５２Ａの寸法シフト量は、非特定領域１０２のホールパターン１５２Ｂの寸法シフト量よりも小さくなる。その理由は次の通りである。すなわち、特定領域１０１で反射防止レジスト材料膜１５２が開口された後のオーバーエッチング中においては、エッチャントの多くは反射防止レジスト材料膜１５２の側壁エッチングに費やされるため、反射防止レジスト材料膜１５２が薄膜化されている特定領域１０１では、反射防止レジスト膜１５２の膜厚が厚いままの非特定領域１０２と比較して、反射防止レジスト材料膜１５２の開口部の寸法が拡大するからである。
【０１０９】
その後、第２の上層レジスト膜１５４をエッチングにより除去する。尚、後述するコンタクトホール形成用絶縁膜１５１のエッチング後に第２の上層レジスト膜１５４を反射防止レジスト膜１５２と共に除去してもよい。
【０１１０】
その後、反射防止レジスト膜１５２からなるレジストパターン（ホールパターン１５２Ａ及び１５２Ｂ）をマスクとして、コンタクトホール形成用絶縁膜１５１に対してエッチングを行った後、当該レジストパターンを除去する。これにより、図１３（ｂ）に示すように、特定領域１０１には例えば開口径７０ｎｍのホール１５１ａが形成されると共に非特定領域１０２には例えば開口径５０ｎｍのホール１５１ｂが形成される。
【０１１１】
以上に説明したように、本実施形態によると、反射防止レジスト材料膜１５２及び第２の上層レジスト膜１５４を有する多層レジストにおいて、特定領域１０１と非特定領域１０２との間で反射防止レジスト材料膜１５２の膜厚に差を設けるため、第２の上層レジスト膜１５４（ホールパターン１５４Ａ及び１５４Ｂ）をマスクとする反射防止レジスト材料膜１５２のエッチング時に各領域間でオーバーエッチング量に差が生じる。このため、各領域でパターニングされた反射防止レジスト材料膜１５２（つまりホールパターン１５２Ａ及び１５２Ｂ）の寸法シフト量に差を設けて個別に制御することができるので、各領域における微細な狭ピッチパターンの形成及び微細パターンの形成を低コストで且つ安定したプロセスで実現することができる。また、パターニングされた反射防止レジスト材料膜１５２（つまりホールパターン１５２Ａ及び１５２Ｂ）をマスクとする１回のエッチングによりコンタクトホール形成用絶縁膜１５１全体の加工を行うため、特定領域１０１と非特定領域１０２とに形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレが発生する事態を回避することができる。
【０１１２】
また、第１及び第２の実施形態（変形例含む：以下同じ）では、下層レジスト膜、中間層レジスト膜及び上層レジスト膜の少なくとも３層を含む多層レジストを用いたプロセスにより、非特定領域と特定領域とで寸法及びピッチが異なるコンタクトホールを被加工膜に形成した。それに対して、本実施形態では、反射防止レジスト材料膜及び上層レジスト膜の２層からなる多層レジストを用いたプロセスにより、非特定領域と特定領域とで寸法及びピッチが異なるコンタクトホールを被加工膜に形成するため、第１及び第２の実施形態と比較して、プロセスを簡単化できると共に製造コストを低減できる。
【０１１３】
尚、本実施形態において、ホール１５１ａ及び１５１ｂの寸法やピッチは前記の例に限られるものではなく、例えばＡｒＦ液浸露光を行った場合、特定領域１０１には、ホール径が５０〜１００ｎｍ程度、ピッチが１６０〜２００ｎｍ程度のホールパターンを形成できると同時に、非特定領域１０１には、ホール径が５０〜８０ｎｍ程度、ピッチが１８０ｎｍ程度以上のホールパターンを形成できる。
【０１１４】
また、本実施形態において、露光の光源にＥＵＶ等を用いて微細なレジストパターンを形成した場合には、さらに微細なパターンを形成可能であることは言うまでもない。
【産業上の利用可能性】
【０１１５】
以上に説明したように、本発明は、異なる領域に形成されるパターン間にマスク露光時の重ね合わせズレに起因する位置ズレを発生させることなく、一の領域に微細な狭ピッチパターンを形成すると同時に他の領域に微細パターンを形成する方法として有用である。
【符号の説明】
【０１１６】
１００ 基板
１０１ 特定領域
１０２ 非特定領域
１０３ 素子分離領域
１２１ コンタクトホール形成用絶縁膜
１２１ａ、１２１ｂ ホール
１２２ 第１の下層レジスト膜
１２２Ｂ ホールパターン
１２３ 第２の下層レジスト膜
１２３Ａ、１２３Ｂ ホールパターン
１２４ 中間層レジスト膜
１２４Ａ、１２４Ｂ ホールパターン
１２５ 上層レジスト膜
１２５Ａ、１２５Ｂ ホールパターン
１３１ コンタクトホール形成用絶縁膜
１３１ａ、１３１ｂ ホール
１３２ 第１の下層レジスト膜
１３２Ａ、１３２Ｂ ホールパターン
１３３ 第２の下層レジスト膜
１３３Ｂ ホールパターン
１３４ 中間層レジスト膜
１３４Ａ、１３４Ｂ ホールパターン
１３５ 上層レジスト膜
１３５Ａ、１３５Ｂ ホールパターン
１４１ コンタクトホール形成用絶縁膜
１４１ａ、１４１ｂ ホール
１４２ 下層レジスト膜
１４２Ａ、１４２Ｂ ホールパターン
１４３ 中間層レジスト膜
１４３Ａ、１４３Ｂ ホールパターン
１４４ 第１の上層レジスト膜
１４５ 第２の上層レジスト膜
１４５Ａ、１４５Ｂ ホールパターン
１５１ コンタクトホール形成用絶縁膜
１５１ａ、１５１ｂ ホール
１５２ 反射防止レジスト材料膜
１５２Ａ、１５２Ｂ ホールパターン
１５３ 第１の上層レジスト膜
１５４ 第２の上層レジスト膜
１５４Ａ、１５４Ｂ ホールパターン
【特許請求の範囲】
【請求項１】
第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、
前記被加工膜上に、前記第１領域と前記第２領域とで膜厚が異なる下層レジスト膜を形成する工程と、
前記下層レジスト膜上に中間層レジスト膜を形成する工程と、
前記中間層レジスト膜上に上層レジスト膜を形成する工程と、
ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、
パターニングされた前記上層レジスト膜をマスクとして前記中間層レジスト膜をエッチングすることにより、前記中間層レジスト膜をパターニングする工程と、
パターニングされた前記中間層レジスト膜をマスクとして前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜をパターニングする工程と、
パターニングされた前記下層レジスト膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記中間層レジスト膜は、シリコンを含有するレジスト材料からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記下層レジスト膜を形成する工程は、
前記被加工膜上に第１下層レジスト膜を形成した後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記第１下層レジスト膜を除去し、その後、残存する前記第１下層レジスト膜上及び前記被加工膜上に第２下層レジスト膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２に記載の半導体装置の製造方法において、
前記下層レジスト膜を形成する工程は、
前記被加工膜上に第１下層レジスト膜を形成した後、前記第１下層レジスト膜上に第２下層レジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記第２下層レジスト膜を除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、
前記被加工膜上に下層レジスト膜を形成する工程と、
前記下層レジスト膜上に、前記第１領域と前記第２領域とで膜厚が異なる中間層レジスト膜を形成する工程と、
前記中間層レジスト膜上に上層レジスト膜を形成する工程と、
ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、
パターニングされた前記上層レジスト膜をマスクとして前記中間層レジスト膜をエッチングすることにより、前記中間層レジスト膜をパターニングする工程と、
パターニングされた前記中間層レジスト膜をマスクとして前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜をパターニングする工程と、
パターニングされた前記下層レジスト膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記中間層レジスト膜は、シリコンを含有するレジスト材料からなることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、
前記中間層レジスト膜を形成する工程は、
前記下層レジスト膜上に前記中間層レジスト膜を形成した後、前記中間層レジスト膜上に他のレジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記他のレジスト膜を除去した後、残存する前記他のレジスト膜をマスクとして、前記第１領域に位置する部分の前記中間層レジスト膜を途中までエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、
前記被加工膜上に、前記第１領域と前記第２領域とで膜厚が異なる反射防止レジスト材料膜を形成する工程と、
前記反射防止レジスト材料膜上に上層レジスト膜を形成する工程と、
ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、
パターニングされた前記上層レジスト膜をマスクとして前記反射防止レジスト材料膜をエッチングすることにより、前記反射防止レジスト材料膜をパターニングする工程と、
パターニングされた前記反射防止レジスト材料膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記反射防止レジスト材料膜を形成する工程は、
前記被加工膜上に前記反射防止レジスト材料膜を形成した後、前記反射防止レジスト材料膜上に他のレジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記他のレジスト膜を除去した後、残存する前記他のレジスト膜をマスクとして、前記第１領域に位置する部分の前記反射防止レジスト材料膜を途中までエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１】
第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、
前記被加工膜上に、前記第１領域と前記第２領域とで膜厚が異なる下層レジスト膜を形成する工程と、
前記下層レジスト膜上に中間層レジスト膜を形成する工程と、
前記中間層レジスト膜上に上層レジスト膜を形成する工程と、
ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、
パターニングされた前記上層レジスト膜をマスクとして前記中間層レジスト膜をエッチングすることにより、前記中間層レジスト膜をパターニングする工程と、
パターニングされた前記中間層レジスト膜をマスクとして前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜をパターニングする工程と、
パターニングされた前記下層レジスト膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記中間層レジスト膜は、シリコンを含有するレジスト材料からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記下層レジスト膜を形成する工程は、
前記被加工膜上に第１下層レジスト膜を形成した後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記第１下層レジスト膜を除去し、その後、残存する前記第１下層レジスト膜上及び前記被加工膜上に第２下層レジスト膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２に記載の半導体装置の製造方法において、
前記下層レジスト膜を形成する工程は、
前記被加工膜上に第１下層レジスト膜を形成した後、前記第１下層レジスト膜上に第２下層レジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記第２下層レジスト膜を除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、
前記被加工膜上に下層レジスト膜を形成する工程と、
前記下層レジスト膜上に、前記第１領域と前記第２領域とで膜厚が異なる中間層レジスト膜を形成する工程と、
前記中間層レジスト膜上に上層レジスト膜を形成する工程と、
ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、
パターニングされた前記上層レジスト膜をマスクとして前記中間層レジスト膜をエッチングすることにより、前記中間層レジスト膜をパターニングする工程と、
パターニングされた前記中間層レジスト膜をマスクとして前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜をパターニングする工程と、
パターニングされた前記下層レジスト膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記中間層レジスト膜は、シリコンを含有するレジスト材料からなることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、
前記中間層レジスト膜を形成する工程は、
前記下層レジスト膜上に前記中間層レジスト膜を形成した後、前記中間層レジスト膜上に他のレジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記他のレジスト膜を除去した後、残存する前記他のレジスト膜をマスクとして、前記第１領域に位置する部分の前記中間層レジスト膜を途中までエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
第１領域及び第２領域を含む基板上に被加工膜を形成する工程と、
前記被加工膜上に、前記第１領域と前記第２領域とで膜厚が異なる反射防止レジスト材料膜を形成する工程と、
前記反射防止レジスト材料膜上に上層レジスト膜を形成する工程と、
ホールパターン形成用の露光マスクを用いてフォトリソグラフィー法により前記上層レジスト膜をパターニングする工程と、
パターニングされた前記上層レジスト膜をマスクとして前記反射防止レジスト材料膜をエッチングすることにより、前記反射防止レジスト材料膜をパターニングする工程と、
パターニングされた前記反射防止レジスト材料膜をマスクとして前記被加工膜をエッチングすることにより、前記第１領域と前記第２領域とで開口寸法が異なる複数のホールを同時に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記反射防止レジスト材料膜を形成する工程は、
前記被加工膜上に前記反射防止レジスト材料膜を形成した後、前記反射防止レジスト材料膜上に他のレジスト膜を形成し、その後、フォトリソグラフィ法により、前記第１領域に位置する部分の前記他のレジスト膜を除去した後、残存する前記他のレジスト膜をマスクとして、前記第１領域に位置する部分の前記反射防止レジスト材料膜を途中までエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−７１４４８（Ｐ２０１１−７１４４８Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２２３３６５（Ｐ２００９−２２３３６５）
【出願日】平成２１年９月２８日（２００９．９．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２８日（２００９．９．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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