半導体装置の製造方法
【課題】ＳＯＤ法によって形成するシリコン酸化膜に、ボイドが発生することを抑制する。
【解決手段】基板、基板表面に形成された溝状領域Ｇ、及び溝状領域Ｇに埋設されたシリコン酸化膜８を有する半導体装置の製造方法であって、溝状領域Ｇを含む基板の表面を覆うライナー膜６を形成するライナー膜形成工程と、ライナー膜６の表面を水洗する水洗工程と、水洗後の残留水分を除去する水分除去工程と、基板表面にポリシラザン溶液をスピンコートにより塗布する塗布工程と、アニールによりポリシラザン溶液をシリコン酸化膜８に改質する改質工程とを備える。
【解決手段】基板、基板表面に形成された溝状領域Ｇ、及び溝状領域Ｇに埋設されたシリコン酸化膜８を有する半導体装置の製造方法であって、溝状領域Ｇを含む基板の表面を覆うライナー膜６を形成するライナー膜形成工程と、ライナー膜６の表面を水洗する水洗工程と、水洗後の残留水分を除去する水分除去工程と、基板表面にポリシラザン溶液をスピンコートにより塗布する塗布工程と、アニールによりポリシラザン溶液をシリコン酸化膜８に改質する改質工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に微細溝を埋める絶縁膜をＳＯＤ(Spin on Dielectric)法を用いて成膜する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造において、ＳＴＩ(Shallow Trench Isolation)トレンチ、ゲート電極間、ビット線間等の非常に幅の狭い領域への絶縁膜の形成は、ＨＤＰ−ＣＶＤ(High Density Plasma - Chemical Vapor Deposition)法やＢＰＳＧ(Boron Phosphorus Silicon Glass)を堆積した後リフローさせる方法等により行われている。
【０００３】
しかし、素子の微細化に伴って上記各領域の幅がますます狭小化し、これらの方法では絶縁膜を十分に埋め込むことが困難になってきている。そこで近年、埋設性の良いポリシラザン溶液をスピンコートによって埋め込み、その後スチーム（Ｈ２Ｏ）雰囲気中でアニールを行うことによってポリシラザンをシリコン酸化膜に改質させるＳＯＤ法が研究されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６６０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＯＤ法では、ポリシラザン溶液をスピンコートによって成膜する前に、基板全面に耐酸化性能のあるライナー膜が形成される。これは、改質のためのアニールによって下層膜が酸化されてしまうことを防止するためである。ライナー膜としては、特許文献１にも記載されているように、ＳｉＯＮ膜が好適に使用できる。
【０００６】
しかしながら、基板表面にＳｉＯＮ膜を成膜すると、アンモニア昇華物が異物として生ずることが判明した。このアンモニア昇華物はスクラバー水洗によって除去可能であるが、スクラバー水洗を行うと今度は、最終的に形成されるシリコン酸化膜にボイドが発生してしまうという問題が新たに発生することが判明した。このようなボイドは電子顕微鏡による観察でも確認されており、デバイス不良の原因となるためボイド発生を抑制することが必要になっている。
【課題を解決するための手段】
【０００７】
本発明による半導体装置の製造方法は、基板、前記基板表面に形成された溝状領域、及び前記溝状領域に埋設されたシリコン酸化膜を有する半導体装置の製造方法であって、前記溝状領域を含む前記基板の表面を覆うライナー膜を形成するライナー膜形成工程と、前記ライナー膜の表面を水洗する水洗工程と、前記水洗後の残留水分を除去する水分除去工程と、前記基板表面にポリシラザン溶液をスピンコートにより塗布する塗布工程と、アニールにより前記ポリシラザン溶液を前記シリコン酸化膜に改質する改質工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、水洗後の残留水分がポリシラザン溶液の塗布前の段階で除去される。したがって、最終的に形成されるシリコン酸化膜にボイドが発生することを抑制できる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）〜（ｈ）は、本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図２】（ａ）は、本実施の形態による製造工程において、水分除去工程から改質工程に至る処理のフローチャートを示す図である。また、（ｂ）は、比較例による製造工程でのポリシラザン溶液の塗布工程及び改質工程にかかる処理のフローチャートを示す図である。
【図３】ポリシラザン溶液の塗布を行う際のタイムシーケンスを示す図である。
【図４】シリコン酸化膜に存在するボイド数を測定し、その結果を示す実験データを積み上げ縦棒グラフ形式で表したグラフである。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１（ａ）〜（ｈ）は、本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。同図に示す半導体装置は例えばＤＲＡＭ(Dynamic Random Access Memory)などの半導体記憶装置であり、並行する複数のビット線ＢＬを備えている。ビット線ＢＬの間には非常に幅の狭い溝状領域Ｇが形成されており、本実施の形態による製造工程では、最終的にはこの溝状領域Ｇの内部に図１（ｈ）に示すシリコン酸化膜８を形成する。
【００１２】
本実施の形態による製造工程は、実施順に、ビット線ＢＬ及びサイドウォール絶縁膜５の形成工程（図１（ａ）〜（ｄ））、ライナー膜６の形成工程（図１（ｅ））、スクラバー水洗工程（図１（ｆ））、水分除去工程及びポリシラザン溶液の塗布工程（図１（ｇ））、並びにポリシラザン溶液の改質工程（図１（ｈ））の各工程によって構成される。本実施の形態による製造工程の主たる特徴は、スクラバー水洗工程とポリシラザン溶液の塗布工程の間に、水洗後の残留水分を除去する水分除去工程を設けた点にある。これにより、水洗後の残留水分がポリシラザン溶液の塗布前の段階で除去されるので、最終的に形成されるシリコン酸化膜８にボイドが発生することを抑制できる。以下、各工程について詳細に説明する。
【００１３】
初めに、図１（ａ）に示すように、図示しないウェハー（個々のチップに分離する前の基板）の表面にシリコン酸化膜からなる層間絶縁膜１を形成し、その上にビット線ＢＬの材料である配線膜２と、シリコン窒化膜からなるマスク絶縁膜３とをこの順で積層する。配線膜２としては、例えば窒化タングステンとタングステンの積層膜からなる金属膜を用いることが好適である。
【００１４】
次に、マスク絶縁膜３の上面にレジスト４を塗布し、図１（ｂ）に示すように、ビット線ＢＬのパターンにしたがってパターニングする。そして、シリコン窒化膜及び金属膜を順次ドライエッチングによりエッチングすることにより、配線膜２を、図１（ｃ）に示すようなビット線ＢＬの形状にパターニングする。ビット線ＢＬのピッチは、例えば１１０ｎｍである。
【００１５】
次に、ウェハー全面にシリコン窒化膜を成膜する。このときの成膜量は、横方向の膜厚で約２５ｎｍ程度とすることが好ましい。シリコン窒化膜を成膜したら、続いてドライエッチングによるエッチバックを行う。エッチバックが完了すると、図１（ｄ）に示すように、ビット線ＢＬ及びマスク絶縁膜３の側面がサイドウォール絶縁膜５によって覆われる一方、ビット線ＢＬの線間領域では層間絶縁膜１が露出する。ここまでの工程により、ビット線ＢＬの間に幅約４０ｎｍ、深さ約２６０ｎｍの溝状領域Ｇが形成される。
【００１６】
次に、図１（ｅ）に示すように、ウェハー全面を覆うライナー膜６を形成する（ライナー膜形成工程）。ライナー膜６は、後述するポリシラザンの拡散工程において層間絶縁膜１やサイドウォール絶縁膜５が汚染されないように設けられているもので、具体的にはＳｉＯＮ膜を用いることが好ましい。このＳｉＯＮ膜としては、窒素よりも酸素を多く含むものが好ましく、具体的には窒素原子に対する酸素原子の原子数比が２．２〜５．５であることが好ましく、２．８〜３．５であることがより好ましい。また、ライナー膜６中の窒素原子の含有率は１０〜２０ａｔｏｍ％とすることが好ましく、１４〜１７ａｔｏｍ％とすることがより好ましい。なお、仮にライナー膜６中の窒素原子の含有率が１０ａｔｏｍ％より小さく、かつ窒素原子に対する酸素原子の原子数比が５．５より大きいとすると、ライナー膜６の酸化膜拡散阻止能が低下し、ライナー膜６より下層に存在する金属膜やシリコン酸化膜の酸化を防止することが困難となる。また、仮にライナー膜６中の窒素原子の含有率が２０ａｔｏｍ％より大きく、かつ窒素原子に対する酸素原子の原子数比が２．２より小さいとすると、溝状領域Ｇに形成されたポリシラザンの改質が不十分となる。これは、シリコン酸化膜８中にボイドが発生する原因となる。
【００１７】
ライナー膜６の形成は、例えばＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法によって行うことが好適である。この場合、反応ガスとしては、ジクロロシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）の混合ガスを用いることが好適である。アンモニアと亜酸化窒素のガス混合比を変えることによりライナー膜６の組成比を変化させることができるので、ライナー膜６内の窒素原子に対する酸素原子の原子数比及びライナー膜６中の窒素原子の含有率が上記の範囲内に含まれるよう、これらのガスの量を制御すればよい。具体的な例を挙げると、ジクロロシランの流量を１４０ｓｃｃｍ、アンモニアの流量を１０ｓｃｃｍ、亜酸化窒素の流量を５００ｓｃｃｍとし、さらに成膜雰囲気の圧力を２３８Ｐａ、成膜温度を６３０℃とすることで、好適なライナー膜６を形成できる。なお、上記３種類のガスは、同時に供給するよりも、亜酸化窒素を最初に反応室に導入し、次にアンモニア、最後にジクロロシランを導入することが望ましい。これにより、成膜初期段階からライナー膜６の組成制御が容易となる利点がある。この条件で形成したライナー膜６の窒素原子含有率は１６ａｔｏｍ％であり、窒素原子に対する酸素原子の原子数比は３．０となる。
【００１８】
なお、ライナー膜６はＳｉＯＮ膜の単層膜としてもよいが、ＳｉＯＮ膜の下に厚さ２〜５ｎｍのシリコン酸化膜を形成することとしてもよい。
【００１９】
次に、図１（ｆ）に示すように、ウェハー全体を水洗いする（水洗工程）。この水洗工程はライナー膜６成膜時に生ずるアンモニア昇華物を除去するために行うもので、スクラバー洗浄機を用いた水洗い（スクラバー水洗）とすることが好ましい。
【００２０】
続いて、ライナー膜６の表面から水洗後の残留水分を除去し（水分除去工程）、その後にポリシラザン溶液の塗布を行うことで、図１（ｇ）に示すようにウェハー表面をポリシラザン７で覆う（塗布工程）。塗布工程が完了したら、次に、図１（ｈ）に示すように、ポリシラザン７をシリコン酸化膜８に改質する（改質工程）。以下、この水分除去工程、塗布工程、及び改質工程について、図２を参照しながら詳しく説明する。
【００２１】
図２（ａ）は、本実施の形態による製造工程において、水分除去工程から改質工程に至る処理のフローチャートを示す図である。また、図２（ｂ）は、比較例による製造工程でのポリシラザン溶液の塗布工程及び改質工程にかかる処理のフローチャートを示す図である。
【００２２】
ポリシラザン溶液の塗布工程は、ホットプレートを備えるＳＯＤ塗布機（不図示）を用いて行う。本実施の形態による製造工程でのポリシラザン溶液の塗布工程では、図２（ａ）に示すように、まず初めにウェハーの加熱処理（プリベーク）を行う（ステップＳ１）。この加熱処理は、スクラバー水洗を行った後の残留水分を除去する水分除去工程に相当する。図２（ｂ）に示すように、比較例では、このステップＳ１にかかる加熱処理は実施されない。
【００２３】
水分除去工程では、具体的には、ＳＯＤ塗布機のホットプレートを用い、ウェハーを熱することによって残留水分を気化させる。加熱温度は３００℃、加熱時間は１８０秒とすることが好適である。こうすることで残留水分が十分に除去され、ライナー膜６表面の濡れ性が改善されることから、後にポリシラザン溶液を塗布する際、ボイドの発生が抑制される。この点については、後ほど実験データを示しながら再度詳しく説明する。
【００２４】
次に、ウェハーの冷却（プリクール）を行う（冷却工程。ステップＳ２）。この冷却処理は、ウェハーを２３℃の雰囲気中に６０秒間置くことによって行うことが好ましい。冷却工程が完了したら、続いて、ポリシラザン溶液の塗布を行う（ステップＳ３）。ステップＳ２，Ｓ３にかかる工程は、図２（ｂ）に示すように比較例においても実施されるが、ステップＳ３に含まれるリフロー工程（後述）の継続時間が異なる。以下、詳しく説明する。
【００２５】
図３は、ポリシラザン溶液の塗布を行う際のタイムシーケンスを示す図である。同図では、横軸を時刻、縦軸を塗布回転数（ｒｐｍ）としている。同図に示すように、ポリシラザン溶液の塗布は、ポリシラザン溶液をウェハー表面に滴下するディスペンス工程と、ディスペンス工程で滴下したポリシラザン溶液を拡散させるリフロー工程と、リフロー工程の実施後、ポリシラザン溶液を除去するキャスティング工程との３工程で行われる。なお、ディスペンス工程では、ウェハー表面の中間領域（縁部と中央部の間の領域）にポリシラザン溶液を滴下する。また、リフロー工程では、ディスペンス工程で滴下したポリシラザン溶液を、ウェハー中央及び縁部に拡散させる。キャスティング工程は、ウェハーを高速回転させることで、ウェハー表面に残る余分なポリシラザン溶液を飛ばす工程である。
【００２６】
３つの工程はいずれもウェハーを回転させた状態で行われるが、その好適な回転数は、図３に示すように、工程ごとに異なる。具体的には、リフロー工程での回転数（第２の回転数）は、ディスペンス工程での回転数（第１の回転数）及びキャスティング工程での回転数（第３の回転数）より低く設定することが好適である。これらの回転数は、ポリシラザン溶液がウェハー全体に均等に行き渡るように決定される。
【００２７】
具体的な数値を挙げると、第２の回転数を２００ｒｐｍ以下とし、第１及び第３の回転数を１０００ｒｐｍ以上とすることが好適であり、第１乃至第３の回転数をそれぞれ図３に示すように１８００ｒｐｍ，１００ｒｐｍ，１９７２ｒｐｍとすることがより好適である。
【００２８】
本実施の形態と比較例とでは、図２に示したように、リフロー工程の継続時間が異なっている。すなわち、本実施の形態ではリフロー工程の継続時間を３秒としているが、比較例では、図２（ｂ）に示すように０．１秒である。リフロー工程の継続時間は３秒以上とすることが好ましく、こうすることで、溝状領域Ｇの内部にポリシラザン溶液がよく浸透し、ボイドの発生が抑制される。この点についても、後ほど実験データを示しながら再度詳しく説明する。
【００２９】
図２に戻る。ポリシラザン溶液の塗布が完了したら、次にウェハーの加熱処理（ポストベーク）を再度行う（ステップＳ４）。この加熱処理はいわゆるアニールであり、ポリシラザン溶液をシリコン酸化膜に改質する改質工程に相当する。具体的には、ステップＳ１でも用いたＳＯＤ塗布機のホットプレートを用い、スチーム（Ｈ２Ｏ）雰囲気中でウェハーを加熱する。加熱温度は１５０℃、加熱時間は１８０秒とすることが好適である。
【００３０】
最後に、ウェハーの冷却（ポストクール）を再度行う（ステップＳ５）。この冷却は、ステップＳ２と同じ条件、すなわちウェハーを２３℃の雰囲気中に６０秒間置くことによって行うことが好ましい。
【００３１】
以上説明した各工程により、図１（ｈ）に示したように、溝状領域Ｇ内にシリコン酸化膜８が埋め込まれた半導体装置が完成する。そして、上述したように、水洗後の残留水分を除去する水分除去工程をポリシラザン溶液の塗布工程の前に設けたこと、並びにリフロー工程の継続時間を３秒以上に設定したことにより、完成した半導体装置では、シリコン酸化膜８内に生ずるボイドの量が大幅に削減されている。
【００３２】
図４は、上述した各工程のすべてが終了した後の段階でシリコン酸化膜８に存在するボイド数を測定し、その結果を示す実験データを積み上げ縦棒グラフ形式で表したグラフである。測定は、溝状領域Ｇの中央付近でウェハーを切断し、その断面を電子顕微鏡で観察することによって行った。同図において、「Ｅｄｇｅ」「Ｍｉｄｄｌｅ」「Ｃｅｎｔｅｒ」は、それぞれウェハー表面の縁部、中間領域、中央部の各断面の測定結果に対応する。また、図４（ａ）は比較例によって製造した半導体装置での測定結果であり、図４（ｂ）〜（ｅ）はそれぞれ、本実施の形態によって製造した半導体装置においてリフロー工程の継続時間を０．１秒、１秒、３秒、５秒とした場合の測定結果である。
【００３３】
図４に示すように、本実施の形態によって製造した半導体装置では、図４（ｂ）〜（ｅ）のいずれの例についても、比較例によって製造した半導体装置に比べ、シリコン酸化膜８内に生ずるボイドの数が減少している。これは、図４（ａ）と図４（ｂ）とを比較すると理解されるように、まず第一に、水分除去工程をポリシラザン溶液の塗布工程の前に設けたことによる効果であり、これによってボイド数は半分以下に減少している。
【００３４】
一方、図４（ｂ）〜（ｅ）を見ると理解されるように、少なくとも０．１〜３秒の間では、リフロー工程の継続時間が長いほどボイド数が減少している。なお、図４（ｅ）では、ボイド数が図４（ｄ）の例に比べて上昇しているが、これは測定誤差によるものであると考えられ、実際にはリフロー工程の継続時間が３秒以上になると、ボイド数の有意な増減は見られなくなる。
【００３５】
図４の結果から、水分除去工程をポリシラザン溶液の塗布工程の前に設けること、並びにリフロー工程の継続時間を３秒以上に設定することで、シリコン酸化膜８内に生ずるボイドの量を大幅に削減可能である、と言える。
【００３６】
以上説明したように、本実施の形態による半導体装置の製造工程によれば、ＳＯＤ法によって形成されるシリコン酸化膜に、ボイドが発生することを抑制できる。
【００３７】
また、新たに設けた水分除去工程では改質工程で用いるホットプレートを流用しているので、水分除去工程を含む塗布工程及び改質工程を単一のＳＯＤ塗布機で行える。したがって、本実施の形態による半導体装置の製造工程によれば、水分除去工程を追加したことによる実際の製造現場への影響を非常に小さなものに抑えることが可能になる。
【００３８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３９】
例えば、上記実施の形態では、ビット線ＢＬ間の溝状領域Ｇを埋めるシリコン酸化膜８に本発明を適用したが、本発明の適用範囲はこれに限られない。つまり、本発明は、溝状の狭い領域にシリコン酸化膜を埋設する各種の工程に広く適用可能である。
【符号の説明】
【００４０】
ＢＬ ビット線
Ｇ 溝状領域
１ 層間絶縁膜
２ 配線膜
３ マスク絶縁膜
４ レジスト
５ サイドウォール絶縁膜
６ ライナー膜
７ ポリシラザン
８ シリコン酸化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に微細溝を埋める絶縁膜をＳＯＤ(Spin on Dielectric)法を用いて成膜する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造において、ＳＴＩ(Shallow Trench Isolation)トレンチ、ゲート電極間、ビット線間等の非常に幅の狭い領域への絶縁膜の形成は、ＨＤＰ−ＣＶＤ(High Density Plasma - Chemical Vapor Deposition)法やＢＰＳＧ(Boron Phosphorus Silicon Glass)を堆積した後リフローさせる方法等により行われている。
【０００３】
しかし、素子の微細化に伴って上記各領域の幅がますます狭小化し、これらの方法では絶縁膜を十分に埋め込むことが困難になってきている。そこで近年、埋設性の良いポリシラザン溶液をスピンコートによって埋め込み、その後スチーム（Ｈ２Ｏ）雰囲気中でアニールを行うことによってポリシラザンをシリコン酸化膜に改質させるＳＯＤ法が研究されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６６０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＯＤ法では、ポリシラザン溶液をスピンコートによって成膜する前に、基板全面に耐酸化性能のあるライナー膜が形成される。これは、改質のためのアニールによって下層膜が酸化されてしまうことを防止するためである。ライナー膜としては、特許文献１にも記載されているように、ＳｉＯＮ膜が好適に使用できる。
【０００６】
しかしながら、基板表面にＳｉＯＮ膜を成膜すると、アンモニア昇華物が異物として生ずることが判明した。このアンモニア昇華物はスクラバー水洗によって除去可能であるが、スクラバー水洗を行うと今度は、最終的に形成されるシリコン酸化膜にボイドが発生してしまうという問題が新たに発生することが判明した。このようなボイドは電子顕微鏡による観察でも確認されており、デバイス不良の原因となるためボイド発生を抑制することが必要になっている。
【課題を解決するための手段】
【０００７】
本発明による半導体装置の製造方法は、基板、前記基板表面に形成された溝状領域、及び前記溝状領域に埋設されたシリコン酸化膜を有する半導体装置の製造方法であって、前記溝状領域を含む前記基板の表面を覆うライナー膜を形成するライナー膜形成工程と、前記ライナー膜の表面を水洗する水洗工程と、前記水洗後の残留水分を除去する水分除去工程と、前記基板表面にポリシラザン溶液をスピンコートにより塗布する塗布工程と、アニールにより前記ポリシラザン溶液を前記シリコン酸化膜に改質する改質工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、水洗後の残留水分がポリシラザン溶液の塗布前の段階で除去される。したがって、最終的に形成されるシリコン酸化膜にボイドが発生することを抑制できる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）〜（ｈ）は、本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。
【図２】（ａ）は、本実施の形態による製造工程において、水分除去工程から改質工程に至る処理のフローチャートを示す図である。また、（ｂ）は、比較例による製造工程でのポリシラザン溶液の塗布工程及び改質工程にかかる処理のフローチャートを示す図である。
【図３】ポリシラザン溶液の塗布を行う際のタイムシーケンスを示す図である。
【図４】シリコン酸化膜に存在するボイド数を測定し、その結果を示す実験データを積み上げ縦棒グラフ形式で表したグラフである。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１（ａ）〜（ｈ）は、本発明の好ましい実施の形態による半導体装置の製造工程を示す図である。同図に示す半導体装置は例えばＤＲＡＭ(Dynamic Random Access Memory)などの半導体記憶装置であり、並行する複数のビット線ＢＬを備えている。ビット線ＢＬの間には非常に幅の狭い溝状領域Ｇが形成されており、本実施の形態による製造工程では、最終的にはこの溝状領域Ｇの内部に図１（ｈ）に示すシリコン酸化膜８を形成する。
【００１２】
本実施の形態による製造工程は、実施順に、ビット線ＢＬ及びサイドウォール絶縁膜５の形成工程（図１（ａ）〜（ｄ））、ライナー膜６の形成工程（図１（ｅ））、スクラバー水洗工程（図１（ｆ））、水分除去工程及びポリシラザン溶液の塗布工程（図１（ｇ））、並びにポリシラザン溶液の改質工程（図１（ｈ））の各工程によって構成される。本実施の形態による製造工程の主たる特徴は、スクラバー水洗工程とポリシラザン溶液の塗布工程の間に、水洗後の残留水分を除去する水分除去工程を設けた点にある。これにより、水洗後の残留水分がポリシラザン溶液の塗布前の段階で除去されるので、最終的に形成されるシリコン酸化膜８にボイドが発生することを抑制できる。以下、各工程について詳細に説明する。
【００１３】
初めに、図１（ａ）に示すように、図示しないウェハー（個々のチップに分離する前の基板）の表面にシリコン酸化膜からなる層間絶縁膜１を形成し、その上にビット線ＢＬの材料である配線膜２と、シリコン窒化膜からなるマスク絶縁膜３とをこの順で積層する。配線膜２としては、例えば窒化タングステンとタングステンの積層膜からなる金属膜を用いることが好適である。
【００１４】
次に、マスク絶縁膜３の上面にレジスト４を塗布し、図１（ｂ）に示すように、ビット線ＢＬのパターンにしたがってパターニングする。そして、シリコン窒化膜及び金属膜を順次ドライエッチングによりエッチングすることにより、配線膜２を、図１（ｃ）に示すようなビット線ＢＬの形状にパターニングする。ビット線ＢＬのピッチは、例えば１１０ｎｍである。
【００１５】
次に、ウェハー全面にシリコン窒化膜を成膜する。このときの成膜量は、横方向の膜厚で約２５ｎｍ程度とすることが好ましい。シリコン窒化膜を成膜したら、続いてドライエッチングによるエッチバックを行う。エッチバックが完了すると、図１（ｄ）に示すように、ビット線ＢＬ及びマスク絶縁膜３の側面がサイドウォール絶縁膜５によって覆われる一方、ビット線ＢＬの線間領域では層間絶縁膜１が露出する。ここまでの工程により、ビット線ＢＬの間に幅約４０ｎｍ、深さ約２６０ｎｍの溝状領域Ｇが形成される。
【００１６】
次に、図１（ｅ）に示すように、ウェハー全面を覆うライナー膜６を形成する（ライナー膜形成工程）。ライナー膜６は、後述するポリシラザンの拡散工程において層間絶縁膜１やサイドウォール絶縁膜５が汚染されないように設けられているもので、具体的にはＳｉＯＮ膜を用いることが好ましい。このＳｉＯＮ膜としては、窒素よりも酸素を多く含むものが好ましく、具体的には窒素原子に対する酸素原子の原子数比が２．２〜５．５であることが好ましく、２．８〜３．５であることがより好ましい。また、ライナー膜６中の窒素原子の含有率は１０〜２０ａｔｏｍ％とすることが好ましく、１４〜１７ａｔｏｍ％とすることがより好ましい。なお、仮にライナー膜６中の窒素原子の含有率が１０ａｔｏｍ％より小さく、かつ窒素原子に対する酸素原子の原子数比が５．５より大きいとすると、ライナー膜６の酸化膜拡散阻止能が低下し、ライナー膜６より下層に存在する金属膜やシリコン酸化膜の酸化を防止することが困難となる。また、仮にライナー膜６中の窒素原子の含有率が２０ａｔｏｍ％より大きく、かつ窒素原子に対する酸素原子の原子数比が２．２より小さいとすると、溝状領域Ｇに形成されたポリシラザンの改質が不十分となる。これは、シリコン酸化膜８中にボイドが発生する原因となる。
【００１７】
ライナー膜６の形成は、例えばＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法によって行うことが好適である。この場合、反応ガスとしては、ジクロロシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）の混合ガスを用いることが好適である。アンモニアと亜酸化窒素のガス混合比を変えることによりライナー膜６の組成比を変化させることができるので、ライナー膜６内の窒素原子に対する酸素原子の原子数比及びライナー膜６中の窒素原子の含有率が上記の範囲内に含まれるよう、これらのガスの量を制御すればよい。具体的な例を挙げると、ジクロロシランの流量を１４０ｓｃｃｍ、アンモニアの流量を１０ｓｃｃｍ、亜酸化窒素の流量を５００ｓｃｃｍとし、さらに成膜雰囲気の圧力を２３８Ｐａ、成膜温度を６３０℃とすることで、好適なライナー膜６を形成できる。なお、上記３種類のガスは、同時に供給するよりも、亜酸化窒素を最初に反応室に導入し、次にアンモニア、最後にジクロロシランを導入することが望ましい。これにより、成膜初期段階からライナー膜６の組成制御が容易となる利点がある。この条件で形成したライナー膜６の窒素原子含有率は１６ａｔｏｍ％であり、窒素原子に対する酸素原子の原子数比は３．０となる。
【００１８】
なお、ライナー膜６はＳｉＯＮ膜の単層膜としてもよいが、ＳｉＯＮ膜の下に厚さ２〜５ｎｍのシリコン酸化膜を形成することとしてもよい。
【００１９】
次に、図１（ｆ）に示すように、ウェハー全体を水洗いする（水洗工程）。この水洗工程はライナー膜６成膜時に生ずるアンモニア昇華物を除去するために行うもので、スクラバー洗浄機を用いた水洗い（スクラバー水洗）とすることが好ましい。
【００２０】
続いて、ライナー膜６の表面から水洗後の残留水分を除去し（水分除去工程）、その後にポリシラザン溶液の塗布を行うことで、図１（ｇ）に示すようにウェハー表面をポリシラザン７で覆う（塗布工程）。塗布工程が完了したら、次に、図１（ｈ）に示すように、ポリシラザン７をシリコン酸化膜８に改質する（改質工程）。以下、この水分除去工程、塗布工程、及び改質工程について、図２を参照しながら詳しく説明する。
【００２１】
図２（ａ）は、本実施の形態による製造工程において、水分除去工程から改質工程に至る処理のフローチャートを示す図である。また、図２（ｂ）は、比較例による製造工程でのポリシラザン溶液の塗布工程及び改質工程にかかる処理のフローチャートを示す図である。
【００２２】
ポリシラザン溶液の塗布工程は、ホットプレートを備えるＳＯＤ塗布機（不図示）を用いて行う。本実施の形態による製造工程でのポリシラザン溶液の塗布工程では、図２（ａ）に示すように、まず初めにウェハーの加熱処理（プリベーク）を行う（ステップＳ１）。この加熱処理は、スクラバー水洗を行った後の残留水分を除去する水分除去工程に相当する。図２（ｂ）に示すように、比較例では、このステップＳ１にかかる加熱処理は実施されない。
【００２３】
水分除去工程では、具体的には、ＳＯＤ塗布機のホットプレートを用い、ウェハーを熱することによって残留水分を気化させる。加熱温度は３００℃、加熱時間は１８０秒とすることが好適である。こうすることで残留水分が十分に除去され、ライナー膜６表面の濡れ性が改善されることから、後にポリシラザン溶液を塗布する際、ボイドの発生が抑制される。この点については、後ほど実験データを示しながら再度詳しく説明する。
【００２４】
次に、ウェハーの冷却（プリクール）を行う（冷却工程。ステップＳ２）。この冷却処理は、ウェハーを２３℃の雰囲気中に６０秒間置くことによって行うことが好ましい。冷却工程が完了したら、続いて、ポリシラザン溶液の塗布を行う（ステップＳ３）。ステップＳ２，Ｓ３にかかる工程は、図２（ｂ）に示すように比較例においても実施されるが、ステップＳ３に含まれるリフロー工程（後述）の継続時間が異なる。以下、詳しく説明する。
【００２５】
図３は、ポリシラザン溶液の塗布を行う際のタイムシーケンスを示す図である。同図では、横軸を時刻、縦軸を塗布回転数（ｒｐｍ）としている。同図に示すように、ポリシラザン溶液の塗布は、ポリシラザン溶液をウェハー表面に滴下するディスペンス工程と、ディスペンス工程で滴下したポリシラザン溶液を拡散させるリフロー工程と、リフロー工程の実施後、ポリシラザン溶液を除去するキャスティング工程との３工程で行われる。なお、ディスペンス工程では、ウェハー表面の中間領域（縁部と中央部の間の領域）にポリシラザン溶液を滴下する。また、リフロー工程では、ディスペンス工程で滴下したポリシラザン溶液を、ウェハー中央及び縁部に拡散させる。キャスティング工程は、ウェハーを高速回転させることで、ウェハー表面に残る余分なポリシラザン溶液を飛ばす工程である。
【００２６】
３つの工程はいずれもウェハーを回転させた状態で行われるが、その好適な回転数は、図３に示すように、工程ごとに異なる。具体的には、リフロー工程での回転数（第２の回転数）は、ディスペンス工程での回転数（第１の回転数）及びキャスティング工程での回転数（第３の回転数）より低く設定することが好適である。これらの回転数は、ポリシラザン溶液がウェハー全体に均等に行き渡るように決定される。
【００２７】
具体的な数値を挙げると、第２の回転数を２００ｒｐｍ以下とし、第１及び第３の回転数を１０００ｒｐｍ以上とすることが好適であり、第１乃至第３の回転数をそれぞれ図３に示すように１８００ｒｐｍ，１００ｒｐｍ，１９７２ｒｐｍとすることがより好適である。
【００２８】
本実施の形態と比較例とでは、図２に示したように、リフロー工程の継続時間が異なっている。すなわち、本実施の形態ではリフロー工程の継続時間を３秒としているが、比較例では、図２（ｂ）に示すように０．１秒である。リフロー工程の継続時間は３秒以上とすることが好ましく、こうすることで、溝状領域Ｇの内部にポリシラザン溶液がよく浸透し、ボイドの発生が抑制される。この点についても、後ほど実験データを示しながら再度詳しく説明する。
【００２９】
図２に戻る。ポリシラザン溶液の塗布が完了したら、次にウェハーの加熱処理（ポストベーク）を再度行う（ステップＳ４）。この加熱処理はいわゆるアニールであり、ポリシラザン溶液をシリコン酸化膜に改質する改質工程に相当する。具体的には、ステップＳ１でも用いたＳＯＤ塗布機のホットプレートを用い、スチーム（Ｈ２Ｏ）雰囲気中でウェハーを加熱する。加熱温度は１５０℃、加熱時間は１８０秒とすることが好適である。
【００３０】
最後に、ウェハーの冷却（ポストクール）を再度行う（ステップＳ５）。この冷却は、ステップＳ２と同じ条件、すなわちウェハーを２３℃の雰囲気中に６０秒間置くことによって行うことが好ましい。
【００３１】
以上説明した各工程により、図１（ｈ）に示したように、溝状領域Ｇ内にシリコン酸化膜８が埋め込まれた半導体装置が完成する。そして、上述したように、水洗後の残留水分を除去する水分除去工程をポリシラザン溶液の塗布工程の前に設けたこと、並びにリフロー工程の継続時間を３秒以上に設定したことにより、完成した半導体装置では、シリコン酸化膜８内に生ずるボイドの量が大幅に削減されている。
【００３２】
図４は、上述した各工程のすべてが終了した後の段階でシリコン酸化膜８に存在するボイド数を測定し、その結果を示す実験データを積み上げ縦棒グラフ形式で表したグラフである。測定は、溝状領域Ｇの中央付近でウェハーを切断し、その断面を電子顕微鏡で観察することによって行った。同図において、「Ｅｄｇｅ」「Ｍｉｄｄｌｅ」「Ｃｅｎｔｅｒ」は、それぞれウェハー表面の縁部、中間領域、中央部の各断面の測定結果に対応する。また、図４（ａ）は比較例によって製造した半導体装置での測定結果であり、図４（ｂ）〜（ｅ）はそれぞれ、本実施の形態によって製造した半導体装置においてリフロー工程の継続時間を０．１秒、１秒、３秒、５秒とした場合の測定結果である。
【００３３】
図４に示すように、本実施の形態によって製造した半導体装置では、図４（ｂ）〜（ｅ）のいずれの例についても、比較例によって製造した半導体装置に比べ、シリコン酸化膜８内に生ずるボイドの数が減少している。これは、図４（ａ）と図４（ｂ）とを比較すると理解されるように、まず第一に、水分除去工程をポリシラザン溶液の塗布工程の前に設けたことによる効果であり、これによってボイド数は半分以下に減少している。
【００３４】
一方、図４（ｂ）〜（ｅ）を見ると理解されるように、少なくとも０．１〜３秒の間では、リフロー工程の継続時間が長いほどボイド数が減少している。なお、図４（ｅ）では、ボイド数が図４（ｄ）の例に比べて上昇しているが、これは測定誤差によるものであると考えられ、実際にはリフロー工程の継続時間が３秒以上になると、ボイド数の有意な増減は見られなくなる。
【００３５】
図４の結果から、水分除去工程をポリシラザン溶液の塗布工程の前に設けること、並びにリフロー工程の継続時間を３秒以上に設定することで、シリコン酸化膜８内に生ずるボイドの量を大幅に削減可能である、と言える。
【００３６】
以上説明したように、本実施の形態による半導体装置の製造工程によれば、ＳＯＤ法によって形成されるシリコン酸化膜に、ボイドが発生することを抑制できる。
【００３７】
また、新たに設けた水分除去工程では改質工程で用いるホットプレートを流用しているので、水分除去工程を含む塗布工程及び改質工程を単一のＳＯＤ塗布機で行える。したがって、本実施の形態による半導体装置の製造工程によれば、水分除去工程を追加したことによる実際の製造現場への影響を非常に小さなものに抑えることが可能になる。
【００３８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３９】
例えば、上記実施の形態では、ビット線ＢＬ間の溝状領域Ｇを埋めるシリコン酸化膜８に本発明を適用したが、本発明の適用範囲はこれに限られない。つまり、本発明は、溝状の狭い領域にシリコン酸化膜を埋設する各種の工程に広く適用可能である。
【符号の説明】
【００４０】
ＢＬ ビット線
Ｇ 溝状領域
１ 層間絶縁膜
２ 配線膜
３ マスク絶縁膜
４ レジスト
５ サイドウォール絶縁膜
６ ライナー膜
７ ポリシラザン
８ シリコン酸化膜
【特許請求の範囲】
【請求項１】
基板、前記基板表面に形成された溝状領域、及び前記溝状領域に埋設されたシリコン酸化膜を有する半導体装置の製造方法であって、
前記溝状領域を含む前記基板の表面を覆うライナー膜を形成するライナー膜形成工程と、
前記ライナー膜の表面を水洗する水洗工程と、
前記水洗後の残留水分を除去する水分除去工程と、
前記基板表面にポリシラザン溶液をスピンコートにより塗布する塗布工程と、
アニールにより前記ポリシラザン溶液を前記シリコン酸化膜に改質する改質工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記水分除去工程は、前記基板を熱し、前記残留水分を気化させることによって実施される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記塗布工程及び前記改質工程は、ホットプレートを備えるＳＯＤ塗布機によって実施され、
前記水分除去工程及び前記改質工程では、前記ホットプレートによって前記基板を熱する
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記水分除去工程では、前記アニールより高い温度で前記基板を熱する
ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記水分除去工程と前記塗布工程の間に、前記基板を冷ます冷却工程をさらに備える
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記塗布工程は、
前記ポリシラザン溶液を滴下するディスペンス工程と、
前記ディスペンス工程で滴下した前記ポリシラザン溶液を前記基板表面に拡散するリフロー工程と、
前記リフロー工程の実施後、前記ポリシラザン溶液を除去するキャスティング工程とを有し、
前記リフロー工程は、３秒以上にわたって実施される
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ディスペンス工程では、前記基板を第１の回転数で回転させた状態で前記滴下を実施し、
前記リフロー工程では、前記基板を第２の回転数で回転させた状態で前記拡散を実施し、
前記キャスティング工程では、前記基板を第３の回転数で回転させた状態で前記除去を実施し、
前記第２の回転数は、前記第１及び第３の回転数より低い
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の回転数は２００ｒｐｍ以下であり、前記第１及び第３の回転数は１０００ｒｐｍ以上である
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１】
基板、前記基板表面に形成された溝状領域、及び前記溝状領域に埋設されたシリコン酸化膜を有する半導体装置の製造方法であって、
前記溝状領域を含む前記基板の表面を覆うライナー膜を形成するライナー膜形成工程と、
前記ライナー膜の表面を水洗する水洗工程と、
前記水洗後の残留水分を除去する水分除去工程と、
前記基板表面にポリシラザン溶液をスピンコートにより塗布する塗布工程と、
アニールにより前記ポリシラザン溶液を前記シリコン酸化膜に改質する改質工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記水分除去工程は、前記基板を熱し、前記残留水分を気化させることによって実施される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記塗布工程及び前記改質工程は、ホットプレートを備えるＳＯＤ塗布機によって実施され、
前記水分除去工程及び前記改質工程では、前記ホットプレートによって前記基板を熱する
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記水分除去工程では、前記アニールより高い温度で前記基板を熱する
ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記水分除去工程と前記塗布工程の間に、前記基板を冷ます冷却工程をさらに備える
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記塗布工程は、
前記ポリシラザン溶液を滴下するディスペンス工程と、
前記ディスペンス工程で滴下した前記ポリシラザン溶液を前記基板表面に拡散するリフロー工程と、
前記リフロー工程の実施後、前記ポリシラザン溶液を除去するキャスティング工程とを有し、
前記リフロー工程は、３秒以上にわたって実施される
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ディスペンス工程では、前記基板を第１の回転数で回転させた状態で前記滴下を実施し、
前記リフロー工程では、前記基板を第２の回転数で回転させた状態で前記拡散を実施し、
前記キャスティング工程では、前記基板を第３の回転数で回転させた状態で前記除去を実施し、
前記第２の回転数は、前記第１及び第３の回転数より低い
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の回転数は２００ｒｐｍ以下であり、前記第１及び第３の回転数は１０００ｒｐｍ以上である
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１４２５２８（Ｐ２０１２−１４２５２８Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１１−１３０５（Ｐ２０１１−１３０５）
【出願日】平成２３年１月６日（２０１１．１．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２３年１月６日（２０１１．１．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]