半導体装置の製造方法
【課題】キャパシタ膜の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜を有する信頼性の高いキャパシタ構造を備えた半導体装置を実現する。
【解決手段】ＦｅＲＡＭの強誘電体キャパシタ構造を形成するに際して、下部電極膜を形成し（ステップＳ１）、第１の強誘電体膜を形成し（ステップＳ２）、第１の熱処理で第１の強誘電体膜を結晶化し（ステップＳ３）、第１の強誘電体膜上にアモルファス状態の第２の強誘電体膜を形成し（ステップＳ４）、第２の強誘電体膜上にアモルファス状態のＳＲＯ膜を形成し（ステップＳ５）、ＳＲＯ膜上に第１の上部電極膜を形成し（ステップＳ６）、第２の熱処理で第２の強誘電体膜及びＳＲＯ膜を結晶化する（ステップＳ７）。
【解決手段】ＦｅＲＡＭの強誘電体キャパシタ構造を形成するに際して、下部電極膜を形成し（ステップＳ１）、第１の強誘電体膜を形成し（ステップＳ２）、第１の熱処理で第１の強誘電体膜を結晶化し（ステップＳ３）、第１の強誘電体膜上にアモルファス状態の第２の強誘電体膜を形成し（ステップＳ４）、第２の強誘電体膜上にアモルファス状態のＳＲＯ膜を形成し（ステップＳ５）、ＳＲＯ膜上に第１の上部電極膜を形成し（ステップＳ６）、第２の熱処理で第２の強誘電体膜及びＳＲＯ膜を結晶化する（ステップＳ７）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体材料からなるキャパシタ膜が挟持されてなるキャパシタ構造を有する半導体装置に関し、特にキャパシタ膜が強誘電体材料からなる強誘電体キャパシタ構造に適用して好適である。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２６０９５４号公報
【特許文献２】特開２０００−２５２４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近時では、強誘電体メモリの低電圧動作化の要請が高まっている。この低電圧動作化を達成するには、強誘電体キャパシタのキャパシタ膜である強誘電体膜を薄膜化することが必要である。
【０００５】
しかしながら、強誘電体膜を薄くすると分極反転量が減少し、リーク電流が増大するとい問題がある。
分極反転量が減少する原因としては、強誘電体膜の薄膜化に伴い、強誘電体膜と上部電極との界面の格子マッチングが電気特性に影響を及ぼすことが考えられる。格子マッチングが良くないと高い分極反転量が得られない。
また、リーク電流が増加する原因も同様に、強誘電体膜と上部電極の界面の状態に依存するものと考えられる。熱処理により強誘電体膜を結晶化すると、当該界面にグレインバウンダリが形成され、その際にグレインバウンダリには空隙が発生する。この空隙部分に上部電極の材料が埋め込まれると強誘電体膜の実効膜厚が薄くなり、リーク電流の増大が起こる。
【０００６】
特許文献１，２では、上部電極の一部又は全部にＳｒＲｕＯ3（ＳＲＯ）膜を用い、ＰＺＴよりなるキャパシタ膜のＰｂ，Ｚｒ，Ｔｉの組成を調整する構成が開示されている。しかしながらこの場合、ＳＲＯ膜を用いない場合に比べてリーク電流は増加する。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、キャパシタ膜の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜を有する信頼性の高いキャパシタ構造を備えた半導体装置を実現する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置の製造方法の一態様は、半導体基板の上方に下部電極となる第１の電極膜を形成する工程と、前記第１の電極膜上に、第１の誘電体膜を形成する工程と、前記半導体基板に第１の熱処理を施す工程と、前記第１の誘電体膜上に、第２の誘電体膜を形成する工程と、前記第２の誘電体膜上にＳｒＲｕＯ3膜を形成する工程と、前記ＳｒＲｕＯ3膜上に、前記上部電極の少なくとも一部となる第２の電極膜を形成する工程と、前記半導体基板に第２の熱処理を施す工程とを含む。
【発明の効果】
【０００９】
上記した半導体装置の製造方法によれば、キャパシタ膜の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜を有する信頼性の高いキャパシタ構造を備えた半導体装置が実現される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図９】第１の実施形態によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１０】比較例１によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１１】比較例２によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１２】比較例３によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１３】比較例４によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１４】分極反転量の測定結果を示す特性図である。
【図１５】リーク電流の測定結果を示す特性図である。
【図１６】第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の緒実施形態では、本発明をＦｅＲＡＭに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。
【００１２】
（第１の実施形態）
以下、第１の実施形態について、図面を参照しながら詳細に説明する。
【００１３】
―ＦｅＲＡＭの製造方法―
本実施形態では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強誘電体キャパシタ構造の上方で確保する、いわゆるプレーナ型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図１〜図８は、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００１４】
図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成する。これにより、半導体基板１０上で活性領域を画定する。
【００１５】
素子活性領域に不純物、ここでは例えばＰ型不純物であるホウ素（Ｂ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入する。これにより、ウェル１２が形成される。
【００１６】
活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成する。ゲート絶縁膜１３上にＣＶＤ法等により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を順次堆積する。シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、ゲート絶縁膜１３上にゲート電極１４が形成される。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５が形成される。
【００１７】
キャップ膜１５をマスクとして素子活性領域に不純物、ここでは例えばＮ型不純物である砒素（Ａｓ）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。これにより、いわゆるＬＤＤ領域１６が形成される。
【００１８】
全面に例えばシリコン酸化膜をＣＶＤ法等により堆積し、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）する。これにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜が残存し、サイドウォール絶縁膜１７が形成される。
【００１９】
キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして活性領域に不純物、ここでは例えばＮ型不純物であるリン（Ｐ）をＬＤＤ領域１６よりも不純物濃度が高くなる条件でイオン注入する。これにより、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８が形成され、ＭＯＳトランジスタ２０が形成される。
【００２０】
続いて、図１（ｂ）に示すように、ＭＯＳトランジスタ２０の保護膜２１及び層間絶縁膜２２ａを順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び層間絶縁膜２２ａを順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法等により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２ａとしては、先ず、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)、及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成する。積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。これにより、層間絶縁膜２２ａが形成される。
【００２１】
続いて、図１（ｃ）に示すように、層間絶縁膜２２ｂ及び保護膜２３を順次形成する。
なお、図１（ｃ）以下の各図では、図示の便宜上、層間絶縁膜２２ａから上部の構成のみを示し、シリコン半導体基板１０及びＭＯＳトランジスタ２０等の図示を省略する。
詳細には、層間絶縁膜２２ａ上に例えばＴＥＯＳを用いたプラズマＣＶＤ法等により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積する。これにより、層間絶縁膜２２ｂが形成される。その後、層間絶縁膜２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ2ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。
【００２２】
層間絶縁膜２２ｂ上に、後述する強誘電体キャパシタ構造の強誘電体膜への水素・水の浸入を防止するための保護膜２３を形成する。
保護膜２３としては、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法等により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。具体的な成膜条件としては、Ａｌ2Ｏ3ターゲットを用い、投入パワー２ｋＷ、スパッタガスとしてＡｒを流量２２ｓｃｃｍで供給し、４４秒間成膜する。以上により、膜厚２０ｎｍ程度のアルミナからなる保護膜２３が形成される。その後、保護膜２３をアニール処理する。このアニール処理の条件としては、Ｏ2ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。
【００２３】
続いて、図１（ｄ）に示すように、下部電極となる下部電極膜２４を形成する。
詳細には、スパッタ法等によりＰｔを堆積し、下部電極膜２４を形成する。具体的な成膜条件としては、Ｐｔターゲットを用い、投入パワー０．４４ｋＷ、スパッタガスとしてＡｒを流量１１９ｓｃｃｍで供給し、成膜温度３５０℃で１８０秒間成膜する。以上により、膜厚１５３ｎｍ程度のＰｔからなる下部電極膜２４が形成される。
【００２４】
続いて、図２（ａ）に示すように、キャパシタ膜の下層となる第１の強誘電体膜２５ａを形成する。
詳細には、スパッタ法等により例えば膜厚５０ｎｍ〜１２０ｎｍ程度にＰｂ(Ｚｒx,Ｔｉ1-x)Ｏ3（０＜ｘ＜１）（ＰＺＴ）を堆積し、第１の強誘電体膜２５ａを形成する。具体的な成膜条件としては、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１１２秒間成膜する。以上により、下部電極膜２４上に、膜厚７０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第１の強誘電体膜２５ａが形成される。第１の強誘電体膜２５ａは、アモルファス（非晶質）状態に形成される。
第１の強誘電体膜２５ａの材料としては、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ，Ｗ，Ｒｕ等の元素を添加したＰＺＴ等を用いることもできる。
【００２５】
続いて、図２（ｂ）に示すように、半導体基板１０を熱処理（第１の熱処理）する。
詳細には、第１の熱処理として、所定の急速加熱処理装置を用いて、半導体基板１０を急速加熱（ＲＴＡ）処理し、第１の強誘電体膜２５ａを結晶化する。具体的な熱処理条件としては、雰囲気ガスとしてＡｒを流量１．９７５ｓｌｍ、Ｏ2を２５ｓｃｃｍで供給し、処理温度を４５０℃〜７００℃程度、ここでは５８２℃、処理時間を２０秒〜３００秒間、ここでは９０秒間とする。これにより、成膜当初はアモルファス状態であった第１の強誘電体膜２５ａが結晶化される。
【００２６】
上記のＲＴＡ処理において、処理温度が４５０℃より低温、或いは処理時間が２０秒よりも短時間であると、第１の強誘電体膜２５ａが十分に結晶化されない懸念、リーク電流の増大を招く懸念がある。また、処理温度が７００℃より高温、或いは処理時間が３００秒よりも長時間であると、リーク電流の増大を招く懸念がある。従って、処理温度及び処理時間を上記の範囲内の値とすることにより、リーク電流の増大を招くことなく、第１の強誘電体膜２５ａを十分に結晶化することができる。
【００２７】
続いて、図２（ｃ）に示すように、キャパシタ膜の上層となる第２の強誘電体膜２５ｂを形成する。
詳細には、スパッタ法等により、第１の強誘電体膜２５ａよりも薄く、例えば膜厚５ｎｍ〜４０ｎｍ程度にＰＺＴを堆積し、第２の強誘電体膜２５ｂを形成する。具体的な成膜条件としては、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１９秒間成膜する。以上により、第１の強誘電体膜２５ａ上に、膜厚１０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第２の強誘電体膜２５ｂが形成される。第２の強誘電体膜２５ｂは、アモルファス状態に形成される。
第２の強誘電体膜２５ｂの材料としては、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ，Ｗ，Ｒｕ等の元素を添加したＰＺＴ等を用いることもできる。
【００２８】
続いて、図３（ａ）に示すように、ＳｒＲｕＯ3（ＳＲＯ）膜１９を形成する。
詳細には、スパッタ法等により例えば膜厚１ｎｍ〜５ｎｍ程度にＳＲＯを堆積し、ＳＲＯ膜１９を形成する。具体的な成膜条件としては、ＳＲＯターゲットを用い、投入パワー０．３１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍで供給し、成膜温度６０℃で２秒間成膜する。以上により、第２の強誘電体膜２５ｂ上に、膜厚１ｎｍ程度のＳＲＯ膜１９が形成される。ＳＲＯ膜１９は、アモルファス状態に形成される。強誘電体のキャパシタ膜上にＳＲＯ膜を形成することにより、キャパシタ膜を薄く形成しても、キャパシタ構造における高い分極反転量を得ることができる。後述する考察から、ＳＲＯ膜１９を膜厚１ｎｍ〜５ｎｍ程度に形成することにより、大きな分極反転量を得ることが可能となる。
【００２９】
続いて、図３（ｂ）に示すように、上部電極の下層となる第１の上部電極膜２６ａを形成する。
詳細には、スパッタ法等により例えば膜厚１０ｎｍ〜２００ｎｍ程度にＩｒＯ2を堆積し、第１の上部電極膜２６ａを形成する。具体的な成膜条件としては、Ｉｒターゲットを用い、投入パワー１．９１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を５２ｓｃｃｍで供給し、成膜温度２０℃で９秒間成膜する。以上により、ＳＲＯ膜１９上に、膜厚４９ｎｍ程度のＩｒＯ2からなる第１の上部電極膜２６ａが形成される。
第１の上部電極膜２６ａの材料としては、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、その他の導電性酸化物等を用いることもできる。
【００３０】
続いて、図３（ｃ）に示すように、半導体基板１０を熱処理（第２の熱処理）する。
詳細には、第２の熱処理として、所定の急速加熱処理装置を用いて、半導体基板１０をＲＴＡ処理し、第２の強誘電体膜２５ｂ及びＳＲＯ膜１９を結晶化する。具体的な熱処理条件としては、雰囲気ガスとしてＡｒを流量１．９８ｓｌｍ、Ｏ2を２０ｓｃｃｍで供給し、処理温度を５５０℃〜８００℃程度、ここでは７３２℃、処理時間を３０秒〜３００秒間、ここでは１１８秒間とする。これにより、成膜当初はアモルファス状態であった第２の強誘電体膜２５ｂ及びＳＲＯ膜１９が結晶化される。
【００３１】
上記のＲＴＡ処理において、処理温度が５５０℃より低温、或いは処理時間が３０秒よりも短時間であると、第２の強誘電体膜２５ｂ（及びＳＲＯ膜１９、特に第２の強誘電体膜２５ｂ）が十分に結晶化されない懸念、リーク電流の増大を招く懸念がある。また、処理温度が８００℃より高温、或いは処理時間が３００秒よりも長時間であると、第１の強誘電体膜２５ａへの不測の影響の懸念、リーク電流の増大を招く懸念がある。従って、処理温度及び処理時間を上記の範囲内の値とすることにより、第１の強誘電体膜２５ａへの悪影響を防止し、リーク電流の増大を招くことなく、第２の強誘電体膜２５ｂを十分に結晶化することができる。
【００３２】
続いて、図４（ａ）に示すように、上部電極の上層となる第２の上部電極膜２６ｂを形成する。
詳細には、スパッタ法等により例えば膜厚２５ｎｍ〜２５０ｎｍ程度にＩｒＯ2を堆積し、第２の上部電極膜２６ｂを形成する。具体的な成膜条件としては、Ｉｒターゲットを用い、投入パワー１．０３ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を９０ｓｃｃｍで供給し、成膜温度２０℃で２８秒間成膜する。引き続き、投入パワー２．０３ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を９０ｓｃｃｍで供給し、成膜温度２０℃で４．４秒間成膜する。以上により、第１の上部電極膜２６ａ上に、膜厚１００ｎｍ程度のＩｒＯ2からなる第２の上部電極膜２６ｂが形成される。
第２の上部電極膜２６ｂの材料としては、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、その他の導電性酸化物等を用いることもできる。
【００３３】
続いて、図４（ｂ）に示すように、上部電極３３を形成する。
詳細には、第１及び第２の上部電極膜２６ａ，２６ｂをリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工する。これにより、第１及び第２の上部電極膜２６ａ，２６ｂからなる上部電極３３が形成される。
【００３４】
続いて、図４（ｃ）に示すように、キャパシタ膜３２を形成する。
詳細には、ＳＲＯ膜１９、第１及び第２の強誘電体膜２５ａ，２５ｂを、上部電極３３に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。これにより、ＳＲＯ膜１９が加工されると共に、第１及び第２の強誘電体膜２５ａ，２５ｂからなるキャパシタ膜３２が形成される。
キャパシタ膜３２の形成後に、キャパシタ膜３２を熱処理し、当該キャパシタ膜３２の機能回復を図る。
【００３５】
続いて、図５（ａ）に示すように、キャパシタ膜３２への水素・水の浸入を防止するための保護膜２７を形成する。
詳細には、キャパシタ膜３２、ＳＲＯ膜１９、及び上部電極３３を覆うように下部電極膜２４上に、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法等により膜厚５０ｎｍ程度に堆積する。これにより、保護膜２７が形成される。その後、保護膜２７をアニール処理する。
【００３６】
続いて、図５（ｂ）に示すように、保護膜２７と共に下部電極膜２４を加工し、強誘電体キャパシタ構造３０を形成する。
詳細には、保護膜２７及び下部電極膜２４を、加工されたキャパシタ膜２５に整合させて下部電極膜２４がキャパシタ膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３１を形成する。これにより、下部電極３１上にキャパシタ膜３２、ＳＲＯ膜１９、及び上部電極３３が順次積層されてなる強誘電体キャパシタ構造３０が形成される。このとき同時に、上部電極３３の上面から上部電極３３、ＳＲＯ膜１９、及びキャパシタ膜３２の側面、下部電極３１の上面にかけて覆うように保護膜２７が残る。その後、保護膜２７を熱処理する。
【００３７】
続いて、図５（ｃ）に示すように、保護膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０及び保護膜２７を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法等により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。これにより、保護膜２８が形成される。その後、保護膜２８を熱処理する。
【００３８】
続いて、図６（ａ）に示すように、層間絶縁膜２９を成膜する。
詳細には、強誘電体キャパシタ構造３０を保護膜２７，２８を介して覆うように、層間絶縁膜２９を形成する。ここで、層間絶縁膜２９としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法等により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２９の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００３９】
続いて、図６（ｂ）に示すように、ＭＯＳトランジスタ２０のソース／ドレイン領域１８と接続される導電プラグ３６を形成する。
詳細には、層間絶縁膜２９、保護膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工する。このドライエッチングは、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで行う。これにより、例えば約０．３μｍ径のビア孔３６ａが形成される。
【００４０】
ビア孔３６ａの壁面を覆うように、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積する。これにより、下地膜（グルー膜）３６ｂが形成される。ＣＶＤ法等によりグルー膜３６ｂを介してビア孔３６ａを埋め込むように例えばＷ膜を形成する。ＣＭＰにより層間絶縁膜２９をストッパーとしてＷ膜及びグルー膜３６ｂを研磨する。以上により、ビア孔３６ａ内をグルー膜３６ｂを介してＷで埋め込む導電プラグ３６が形成される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４１】
続いて、図６（ｃ）に示すように、ハードマスク３７及びレジストマスク３８を形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、ＣＶＤ法等により、層間絶縁膜２９上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積する。これにより、ハードマスク３７が形成される。ハードマスク３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工する。これにより、開口３８ａ，３８ｂを有するレジストマスク３８が形成される。
【００４２】
レジストマスク３８を用いてハードマスク３７をドライエッチングし、ハードマスク３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。
主にハードマスク３７を用い、上部電極３３及び下部電極３１をそれぞれエッチングストッパーとして、層間絶縁膜２９及び保護膜２８，２７をドライエッチングする。このドライエッチングでは、上部電極３３の表面の一部が露出するまで層間絶縁膜２９及び保護膜２８，２７に施す加工と、下部電極３１の表面の一部が露出するまで層間絶縁膜２９及び保護膜２８，２７に施す加工とが同時に実行される。これにより、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。
【００４３】
続いて、図７（ａ）に示すように、レジストマスク３８及びハードマスク３７を除去する。
詳細には、先ず、残存したレジストマスク３８を灰化処理等により除去する。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク３７を除去する。
【００４４】
続いて、図７（ｂ）に示すように、強誘電体キャパシタ構造３０と接続される導電プラグ３４，３５を形成する。
詳細には、先ず、ビア孔３４ａ，３５ａの壁面を覆うように下地膜（グルー膜）３４ｂ，３５ｂを形成した後、ＣＶＤ法等によりグルー膜３４ｂ，３５ｂを介してビア孔３４ａ，３５ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜２９をストッパーとして例えばＷ膜及びグルー膜３４ｂ，３５ｂをＣＭＰにより研磨する。これにより、ビア孔３４ａ，３５ａ内をグルー膜３４ｂ，３５ｂを介してＷで埋め込む導電プラグ３４，３５が形成される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４５】
続いて、図８（ａ）に示すように、導電プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、層間絶縁膜２９上の全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００４６】
反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工する。これにより、導電プラグ３４，３５，３６とそれぞれ接続される各第１の配線４５が形成される。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。
【００４７】
続いて、図８（ｂ）に示すように、第１の配線４５と接続される第２の配線５４を形成する。
詳細には、第１の配線４５を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００４８】
第１の配線４５と接続される導電プラグ４７を形成する。
第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．２５μｍ径のビア孔４７ａが形成される。
このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法等によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨する。これにより、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込む導電プラグ４７が形成される。
【００４９】
導電プラグ４７とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００５０】
反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工する。これにより、第２の配線５４が形成される。なお、配線膜５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。
【００５１】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを形成する。
【００５２】
―本実施形態によるＦｅＲＡＭの優位性―
以下、本実施形態により作製されるＦｅＲＡＭの優位性について、比較例との比較に基づいて説明する。
【００５３】
本実施形態によるＦｅＲＡＭの製造方法では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図９に示す主要工程を実行する。
本実施形態では、上述した図１（ｄ）のように、下部電極膜を形成する（ステップＳ１）。図２（ａ）のように、第１の強誘電体膜を形成する（ステップＳ２）。図２（ｂ）のように、第１の熱処理で第１の強誘電体膜を結晶化する（ステップＳ３）。図２（ｃ）のように、第２の強誘電体膜を形成する（ステップＳ４）。図３（ａ）のように、ＳＲＯ膜を形成する（ステップＳ５）。図３（ｂ）のように、第１の上部電極膜を形成する（ステップＳ６）。図３（ｃ）のように、第２の熱処理で第２の強誘電体膜及びＳＲＯ膜を結晶化する（ステップＳ７）。
【００５４】
本実施形態では、比較例との比較のため、ステップＳ５において、ＳＲＯ膜を膜厚１ｎｍのものと５ｎｍのものの２種類を形成する。前者の場合には、その成膜条件は、図３（ａ）を用いて例示した条件と同一である。後者の場合には、その成膜条件は、ＳＲＯターゲットを用い、投入パワー０．３１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍで供給し、成膜温度６０℃で１１秒間成膜する。以上により、膜厚５ｎｍ程度のＳＲＯ膜が形成される。
【００５５】
比較例１では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図１０に示す主要工程を実行する。
比較例１では、ＳＲＯ膜は形成しない。即ち、ステップＳ１、ステップＳ２、ステップＳ３、ステップＳ４、ステップＳ６、ステップＳ７を順次行う。各ステップにおける成膜条件は、本実施形態と同様とする。
【００５６】
比較例２では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図１１に示す主要工程を実行する。
比較例２では、第２の強誘電体膜は形成しない。即ち、ステップＳ１、ステップＳ２、ステップＳ３、ステップＳ５、ステップＳ６、ステップＳ７を順次行う。各ステップのうち、ステップＳ１における第１の強誘電体膜の成膜条件が本実施形態の例示と若干異なる。比較例２におけるステップＳ１の成膜条件は、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１３１秒間成膜する。以上により、膜厚８０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第１の強誘電体膜が形成される。ステップＳ５で形成されるＳＲＯ膜は膜厚１ｎｍ程度のものである。
【００５７】
比較例３では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図１２に示す主要工程を実行する。
比較例３では、第１の熱処理は行わず、且つ第２の強誘電体膜は形成しない。即ち、ステップＳ１、ステップＳ２、ステップＳ５、ステップＳ６、ステップＳ７を順次行う。各ステップのうち、ステップＳ１における第１の強誘電体膜の成膜条件が本実施形態の例示と若干異なり、比較例２におけるステップＳ１の成膜条件と同様である。ステップＳ５で形成されるＳＲＯ膜は膜厚１ｎｍ程度のものである。
【００５８】
比較例４では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図１３に示す主要工程を実行する。
比較例４では、第１の強誘電体膜を形成した後、第２の強誘電体膜を形成した後、ＳＲＯ膜を形成した後の各々に熱処理を行う。即ち、ステップＳ１、ステップＳ２、ステップＳ３、ステップＳ４、熱処理で第２の強誘電体膜を結晶化する（ステップＳ１１）、ステップＳ５、熱処理でＳＲＯ膜を結晶化する（ステップＳ１２）、ステップＳ６、ステップＳ７を順次行う。ステップＳ１〜Ｓ７のうち、ステップＳ３における第１の熱処理の条件が本実施形態の例示と若干異なる。比較例４におけるステップＳ４の熱処理条件は、雰囲気ガスとしてＡｒを流量１．９７５ｓｌｍ、Ｏ2を２５ｓｃｃｍで供給し、処理温度を６２０℃、処理時間を９０秒間とする。ステップＳ１１の熱処理条件は、ステップＳ４と同様である。ステップＳ１２の熱処理条件は、雰囲気ガスとしてＯ2を２．０ｓｌｍで供給し、処理温度を６４２℃、処理時間を９０秒間とする。ステップＳ５で形成されるＳＲＯ膜は膜厚５ｎｍ程度のものである。
【００５９】
ＳＲＯ膜を膜厚１ｎｍに形成する本実施形態及び比較例１，２，３について測定した、分極反転量（μＣ／ｃｍ2）及びリーク電流（Ａ）の値を以下の表１に示す。
【００６０】
【表１】
【００６１】
ＳＲＯ膜を膜厚５ｎｍに形成する本実施形態及び比較例４について測定した、分極反転量（μＣ／ｃｍ2）及びリーク電流（Ａ）の値を以下の表２に示す。
【００６２】
【表２】
【００６３】
ＳＲＯ膜を形成しない比較例１では、表１に示すように、リーク電流は小さいが、分極反転量も小さい。
ＳＲＯ膜は形成するが第２の強誘電体膜を形成しない比較例２では、表１に示すように、リーク電流は大きく、しかも分極反転量は小さい。
第１の熱処理を行わず第２の強誘電体膜を形成しない比較例３では、表１に示すように、リーク電流は大きく、しかも分極反転量は小さい。
第１の強誘電体膜、第２の強誘電体膜、及びＳＲＯ膜を形成した後に逐一熱処理を行う比較例４では、表２に示すように、分極反転量は大きいが、リーク電流は比較例１に比べても一桁程度増大している。
【００６４】
これに対して本実施形態では、表１，２に示すように、比較例４よりも大きな分極反転量が得られ、しかもリーク電流は比較例１と同程度に小さい。
【００６５】
本実施形態では、第１の熱処理により結晶化された第１の強誘電体膜上にアモルファス状態の第２の強誘電体膜が形成され、その後、第２の強誘電体膜、ＳＲＯ膜、及び第１の上部電極膜に対して一括して第２の熱処理が施される。この第２の熱処理は、第２の強誘電体膜がアモルファス状態で行われる。これにより、第２の強誘電体膜とＳＲＯ膜との界面、及びＳＲＯ膜と第１の上部電極膜との界面におけるグレインバウンダリが拡がり、第２の強誘電体膜内に、ＳＲＯ膜のＳｒ，Ｒｕ、第１の上部電極膜のＩｒがドープされ易くなる。第２の強誘電体膜内にドープされたＳｒ，Ｒｕ，Ｉｒにより、第２の強誘電体膜の第１の上部電極膜との格子間隔の整合性が向上し、第２の強誘電体膜の格子歪みが改善される。これにより、大きな分極反転量が得られる。
【００６６】
ここで、本実施形態において上記のようにグレインバウンダリが拡がっても、第２の強誘電体膜下には既に結晶化された第１の強誘電体膜が存している。キャパシタ膜は第１及び第２の強誘電体膜の２層構造であり、キャパシタ膜の実効膜厚が確保され、Ｓｒ，Ｒｕ，Ｉｒの過剰な拡散が抑制される。これにより、リーク電流の増加が抑止される。
【００６７】
―本実施形態におけるＳＲＯ膜の好適な膜厚―
本実施形態により作製した強誘電体キャパシタ構造について、上記の比較例１により作製したＳＲＯ膜を有しない強誘電体キャパシタ構造との比較に基づいて、分極反転量及びリーク電流を測定した。本実施形態による強誘電体キャパシタ構造は、ＳＲＯ膜を１ｎｍ，２ｎｍ，３ｎｍ，４ｎｍ，５ｎｍの膜厚にそれぞれ形成して強誘電体キャパシタ構造を作製したものである。
【００６８】
分極反転量の測定結果を図１４に、リーク電流の測定結果を図１５にそれぞれ示す。図１４及び図１５では、比較例１、及び本実施形態の上記した５例について、それぞれ９回ずつ測定した結果を表示する。
【００６９】
分極反転量については、図１４に示すように、ＳＲＯ膜の膜厚が小さいほど大きな値が得られる。ＳＲＯ膜を５ｎｍ成膜した強誘電体キャパシタ構造においても、ＳＲＯ膜を形成しない比較例１よりも高い分極反転量が得られることが判る。
リーク電流については、図１５に示すように、本実施形態による各強誘電体キャパシタ構造では、比較例１による各強誘電体キャパシタ構造とほぼ同等の小さい値となる。
【００７０】
ＳＲＯ膜は、その膜厚に依存して第２の強誘電体膜にドープされるＳｒ，Ｒｕ，Ｉｒの量が異なり、分極反転量に差が現れる。ＳＲＯ膜が厚過ぎると、第２の強誘電体膜にドープされるＳｒ，Ｒｕ，Ｉｒの量が過剰となり、分極反転量が小さくなる。ＳＲＯ膜が薄過ぎると、第２の強誘電体膜にドープされるＳｒ，Ｒｕ，Ｉｒの量が不足し、分極反転量が向上しない。従って本実施形態では、ＳＲＯ膜の膜厚を１ｎｍ〜５ｎｍの範囲内で形成することが好適である。
【００７１】
以上説明したように、本実施形態によれば、キャパシタ膜３２の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜３２を有する信頼性の高い強誘電体キャパシタ構造３０を備えたプレーナ型のＦｅＲＡＭが実現される。
【００７２】
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を強誘電体キャパシタ構造の下方で、上部電極の導通を強誘電体キャパシタ構造の上方でそれぞれ確保する、いわゆるスタック型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図１６〜図２２は、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００７３】
先ず、図１６（ａ）に示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１１を形成する。これにより、半導体基板１１０上で活性領域を画定する。
【００７４】
素子活性領域に不純物、ここでは例えばＰ型不純物であるホウ素（Ｂ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入する。これにより、ウェル１１２が形成される。
【００７５】
活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成する。ゲート絶縁膜１１３上にＣＶＤ法等により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を順次堆積する。シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、ゲート絶縁膜１１３上にゲート電極１１４が形成される。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５が形成される。
【００７６】
キャップ膜１１５をマスクとして素子活性領域に不純物、ここでは例えばＮ型不純物である砒素（Ａｓ）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。これにより、いわゆるＬＤＤ領域１１６が形成される。
【００７７】
全面に例えばシリコン酸化膜をＣＶＤ法等により堆積し、このシリコン酸化膜の全面をエッチバックする。これにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜が残存し、サイドウォール絶縁膜１１７が形成される。
【００７８】
キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして活性領域に不純物、ここでは例えばＮ型不純物であるリン（Ｐ）をＬＤＤ領域１１６よりも不純物濃度が高くなる条件でイオン注入する。これにより、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８が形成され、ＭＯＳトランジスタ１２０が形成される。
【００７９】
続いて、図１６（ｂ）に示すように、ＭＯＳトランジスタ１２０の保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３ａを順次形成する。
詳細には、ＭＯＳトランジスタ１２０を覆うように、保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３ａを順次形成する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法等により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２としては、先ず、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成する。積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。これにより、層間絶縁膜１２２ａが形成される。上部絶縁膜１２３ａとしては、シリコン窒化膜を材料とし、ＣＶＤ法等により膜厚１００ｎｍ程度に堆積する。
【００８０】
続いて、図１６（ｃ）に示すように、ＭＯＳトランジスタ１２０のソース／ドレイン領域１１８と接続される導電プラグ１３６を形成する。なお、図１５（ｃ）以下の各図では、図示の便宜上、層間絶縁膜１２２から上部の構成のみを示し、シリコン半導体基板１１０及びＭＯＳトランジスタ１２０等の図示を省略する。
詳細には、ソース／ドレイン領域１１８をエッチングストッパーとして、当該ソース／ドレイン領域１１８の表面の一部が露出するまで上部絶縁膜１２３ａ、層間絶縁膜１２２、及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．３μｍ径のビア孔１３６ａが形成される。
【００８１】
ビア孔１３６ａの壁面を覆うように、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積する。これにより、下地膜（グルー膜）１３６ｂが形成される。ＣＶＤ法等によりグルー膜１３６ｂを介してビア孔１３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより上部絶縁膜１２３ａをストッパーとしてＷ膜及びグルー膜１３６ｂを研磨する。これにより、ビア孔１３６ａ内をグルー膜１３６ｂを介してＷで埋め込む導電プラグ１３６が形成される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００８２】
続いて、図１６（ｄ）に示すように、配向性向上膜１２３ｂ及び酸素バリア膜１２３ｃを順次形成する。
詳細には、強誘電体キャパシタ構造の配向性を向上させるため、例えばＴｉを膜厚２０ｎｍ程度に堆積した後、Ｎ2雰囲気で６５０℃の急速アニール（ＲＴＡ）処理によりＴｉを窒化してＴｉＮとする。これにより、導電性の配向性向上膜１２３ｂが形成される。
例えばＴｉＡｌＮを膜厚１００ｎｍ程度に堆積する。これにより、導電性の酸素バリア膜１２３ｃが形成される。
【００８３】
続いて、図１７（ａ）に示すように、下部電極となる下部電極膜１２４を形成する。
詳細には、スパッタ法等によりＰｔを堆積し、下部電極膜１２４を形成する。具体的な成膜条件としては、Ｐｔターゲットを用い、投入パワー０．４４ｋＷ、スパッタガスとしてＡｒを流量１１９ｓｃｃｍで供給し、成膜温度３５０℃で１８０秒間成膜する。以上により、膜厚１５３ｎｍ程度のＰｔからなる下部電極膜１２４が形成される。
【００８４】
続いて、図１７（ｂ）に示すように、キャパシタ膜の下層となる第１の強誘電体膜１２５ａを形成する。
詳細には、スパッタ法等により例えば膜厚５０ｎｍ〜１２０ｎｍ程度にＰｂ(Ｚｒx,Ｔｉ1-x)Ｏ3（０＜ｘ＜１）（ＰＺＴ）を堆積し、第１の強誘電体膜１２５ａを形成する。具体的な成膜条件としては、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１１２秒間成膜する。以上により、下部電極膜１２４上に、膜厚７０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第１の強誘電体膜１２５ａが形成される。第１の強誘電体膜１２５ａは、アモルファス（非晶質）状態に形成される。
第１の強誘電体膜１２５ａの材料としては、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ，Ｗ，Ｒｕ等の元素を添加したＰＺＴ等を用いることもできる。
【００８５】
続いて、図１７（ｃ）に示すように、半導体基板１１０を熱処理（第１の熱処理）する。
詳細には、第１の熱処理として、所定の急速加熱処理装置を用いて、半導体基板１１０を急速加熱（ＲＴＡ）処理し、第１の強誘電体膜１２５ａを結晶化する。具体的な熱処理条件としては、雰囲気ガスとしてＡｒを流量１．９７５ｓｌｍ、Ｏ2を２５ｓｃｃｍで供給し、処理温度を４５０℃〜７００℃程度、ここでは５８２℃、処理時間を２０秒〜３００秒間、ここでは９０秒間とする。これにより、成膜当初はアモルファス状態であった第１の強誘電体膜１２５ａが結晶化される。
【００８６】
続いて、図１７（ｄ）に示すように、キャパシタ膜の上層となる第２の強誘電体膜１２５ｂを形成する。
詳細には、スパッタ法等により、第１の強誘電体膜１２５ａよりも薄く、例えば膜厚５ｎｍ〜４０ｎｍ程度にＰＺＴを堆積し、第２の強誘電体膜１２５ｂを形成する。具体的な成膜条件としては、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１９秒間成膜する。以上により、第１の強誘電体膜１２５ａ上に、膜厚１０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第２の強誘電体膜１２５ｂが形成される。第２の強誘電体膜１２５ｂは、アモルファス状態に形成される。
第２の強誘電体膜１２５ｂの材料としては、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ，Ｗ，Ｒｕ等の元素を添加したＰＺＴ等を用いることもできる。
【００８７】
続いて、図１８（ａ）に示すように、ＳｒＲｕＯ3（ＳＲＯ）膜１１９を形成する。
詳細には、スパッタ法等により例えば膜厚１ｎｍ〜５ｎｍ程度にＳＲＯを堆積し、ＳＲＯ膜１１９を形成する。具体的な成膜条件としては、ＳＲＯターゲットを用い、投入パワー０．３１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍで供給し、成膜温度６０℃で２秒間成膜する。以上により、第２の強誘電体膜１２５ｂ上に、膜厚１ｎｍ程度のＳＲＯ膜１１９が形成される。ＳＲＯ膜１１９は、アモルファス状態に形成される。強誘電体のキャパシタ膜上にＳＲＯ膜を形成することにより、キャパシタ膜を薄く形成しても、キャパシタ構造における高い分極反転量を得ることができる。前述した考察から、ＳＲＯ膜１１９を膜厚１ｎｍ〜５ｎｍ程度に形成することにより、大きな分極反転量を得ることが可能となる。
【００８８】
続いて、図１８（ｂ）に示すように、上部電極の下層となる第１の上部電極膜１２６ａを形成する。
詳細には、スパッタ法等により例えば膜厚１０ｎｍ〜２００ｎｍ程度にＩｒＯ2を堆積し、第１の上部電極膜１２６ａを形成する。具体的な成膜条件としては、Ｉｒターゲットを用い、投入パワー１．９１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を５２ｓｃｃｍで供給し、成膜温度２０℃で９秒間成膜する。以上により、ＳＲＯ膜１１９上に、膜厚４９ｎｍ程度のＩｒＯ2からなる第１の上部電極膜１２６ａが形成される。
第１の上部電極膜１２６ａの材料としては、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、その他の導電性酸化物等を用いることもできる。
【００８９】
続いて、図１８（ｃ）に示すように、半導体基板１１０を熱処理（第２の熱処理）する。
詳細には、第２の熱処理として、所定の急速加熱処理装置を用いて、半導体基板１１０をＲＴＡ処理し、第２の強誘電体膜１２５ｂ及びＳＲＯ膜１１９を結晶化する。具体的な熱処理条件としては、雰囲気ガスとしてＡｒを流量１．９８ｓｌｍ、Ｏ2を２０ｓｃｃｍで供給し、処理温度を５５０℃〜８００℃程度、ここでは７３２℃、処理時間を３０秒〜３００秒間、ここでは１１８秒間とする。これにより、成膜当初はアモルファス状態であった第２の強誘電体膜１２５ｂ及びＳＲＯ膜１１９が結晶化される。
【００９０】
続いて、図１８（ｄ）に示すように、上部電極の上層となる第２の上部電極膜１２６ｂを形成する。
詳細には、スパッタ法等により例えば膜厚２５ｎｍ〜２５０ｎｍ程度にＩｒＯ2を堆積し、第２の上部電極膜１２６ｂを形成する。具体的な成膜条件としては、Ｉｒターゲットを用い、投入パワー１．０３ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を９０ｓｃｃｍで供給し、成膜温度２０℃で２８秒間成膜する。引き続き、投入パワー２．０３ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を９０ｓｃｃｍで供給し、成膜温度２０℃で４．４秒間成膜する。以上により、第１の上部電極膜１２６ａ上に、膜厚１００ｎｍ程度のＩｒＯ2からなる第２の上部電極膜１２６ｂが形成される。
第２の上部電極膜１２６ｂの材料としては、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、その他の導電性酸化物等を用いることもできる。
【００９１】
続いて、図１９（ａ）に示すように、ＴｉＮ膜１２８及びシリコン酸化膜１２９を形成する。
詳細には、ＴｉＮ膜１２８については、第２の上部電極膜１２６ｂ上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜１２９については、ＴｉＮ膜１２８上に、例えばＴＥＯＳを用いたＣＶＤ法等により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜１２９上に更にシリコン窒化膜を形成しても好適である。
【００９２】
続いて、図１９（ｂ）に示すように、レジストマスク１０１を形成する。
詳細には、シリコン酸化膜１２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク１０１を形成する。
【００９３】
続いて、図１９（ｃ）に示すように、シリコン酸化膜１２９を加工する。
詳細には、レジストマスク１０１をマスクとしてシリコン酸化膜１２９をドライエッチングする。このとき、レジストマスク１０１の電極形状に倣ってシリコン酸化膜１２９がパターニングされ、ハードマスク１２９ａが形成される。また、レジストマスク１０１がエッチングされてその厚みが減少する。
【００９４】
続いて、図１９（ｄ）に示すように、ＴｉＮ膜１２８を加工する。
詳細には、レジストマスク１０１及びハードマスク１２９ａをマスクとして、ＴｉＮ膜１２８をドライエッチングする。このとき、ハードマスク１２９ａの電極形状に倣ってＴｉＮ膜１２８がパターニングされ、ハードマスク１２８ａが形成される。また、レジストマスク１０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク１０１を除去する。
【００９５】
続いて、図２０（ａ）に示すように、第２の上部電極膜１２６ｂ、第１の上部電極膜１２６ａ、ＳＲＯ膜１１９、第２の強誘電体膜１２５ｂ、第１の強誘電体膜１２５ａ、下部電極膜１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂを加工する。
詳細には、ハードマスク１２８ａ，１２９ａをマスクとし、上部絶縁膜１２３ａをエッチングストッパーとする。そして、第２の上部電極膜１２６ｂ、第１の上部電極膜１２６ａ、ＳＲＯ膜１１９、第２の強誘電体膜１２５ｂ、第１の強誘電体膜１２５ａ、下部電極膜１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂをドライエッチングする。ハードマスク１２８ａに倣って、第２の上部電極膜１２６ｂ、第１の上部電極膜１２６ａ、ＳＲＯ膜１１９、第２の強誘電体膜１２５ｂ、第１の強誘電体膜１２５ａ、下部電極膜１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂがパターニングされる。ハードマスク１２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク１２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【００９６】
続いて、図２０（ｂ）に示すように、強誘電体キャパシタ構造１３０を形成する。
詳細には、マスクとして用いられたハードマスク１２８ａをウェットエッチングにより除去する。このとき、下部電極１３１上にキャパシタ膜１３２、ＳＲＯ膜１１９、及び上部電極１３３が順次積層されてなる強誘電体キャパシタ構造１３０が形成される。下部電極１３１は下部電極膜１２４からなる。キャパシタ膜１３２は、結晶化した第１及び第２の強誘電体膜１２５ａ，１２５ｂからなる。上部電極１３３は、第１及び第２の上部電極膜１２６ａ，１２６ｂからなる。強誘電体キャパシタ構造１３０では、下部電極１３１が導電性の配向性向上膜１２３ｂ及び酸素バリア膜１２３ｃを介して導電プラグ１３６と接続される。そして、導電プラグ１３６、配向性向上膜１２３ｂ、及び酸素バリア膜１２３ｃを介してソース／ドレイン１１８と下部電極１３１とが電気的に接続される。
【００９７】
続いて、図２０（ｃ）に示すように、保護膜１０２及び層間絶縁膜１３４を形成する。
詳細には、強誘電体キャパシタ構造１３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法等により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。これにより、保護膜１０２が形成される。その後、保護膜１０２をアニール処理する。
【００９８】
強誘電体キャパシタ構造１３０を保護膜１０２を介して覆うように、層間絶縁膜１３４を形成する。ここで、層間絶縁膜１３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法等により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜１３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００９９】
続いて、図２１（ａ）に示すように、強誘電体キャパシタ構造１３０の上部電極１３２へのビア孔１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３４及び保護膜１０２をパターニングする。これにより、上部電極１３３の表面の一部を露出させるビア孔１３５ａが形成される。
【０１００】
続いて、図２１（ｂ）に示すように、強誘電体キャパシタ構造１３０との上部電極１３２と接続される導電プラグ１３５を形成する。
詳細には、ビア孔１３５ａの壁面を覆うように下地膜（グルー膜）１３５ｂを形成した後、ＣＶＤ法等によりグルー膜１３５ｂを介してビア孔１３５ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１３４をストッパーとして例えばＷ膜及びグルー膜１３５ｂをＣＭＰにより研磨する。以上により、ビア孔１３５ａ内をグルー膜１３５ｂを介してＷで埋め込む導電プラグ１３５が形成される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１０１】
続いて図２２（ａ）に示すように、導電プラグ１３５とそれぞれ接続される第１の配線１４５を形成する。
詳細には、層間絶縁膜１３４上の全面にスパッタ法等によりバリアメタル膜１４２、配線膜１４３及びバリアメタル膜１４４を堆積する。バリアメタル膜１４２としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜１４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０１０２】
反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１４４、配線膜１４３及びバリアメタル膜１４２を配線形状に加工する。これにより、導電プラグ１３５と接続される第１の配線１４５が形成される。なお、配線膜１４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線１４５としてＣｕ配線を形成しても良い。
【０１０３】
続いて、図２２（ｂ）に示すように、第１の配線１４５と接続される第２の配線１５４を形成する。
詳細には、第１の配線１４５を覆うように層間絶縁膜１４６を形成する。層間絶縁膜１４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【０１０４】
次に、第１の配線１４５と接続される導電プラグ１４７を形成する。
第１の配線１４５の表面の一部が露出するまで、層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．２５μｍ径のビア孔１４７ａが形成される。このビア孔１４７ａの壁面を覆うように下地膜（グルー膜）１４８を形成した後、ＣＶＤ法等によりグルー膜１４８を介してビア孔１４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１４６をストッパーとして例えばＷ膜及びグルー膜１４８を研磨する。以上により、ビア孔１４７ａ内をグルー膜１４８を介してＷで埋め込む導電プラグ１４７が形成される。
【０１０５】
導電プラグ１４７とそれぞれ接続される第２の配線１５４を形成する。
全面にスパッタ法等によりバリアメタル膜１５１、配線膜１５２及びバリアメタル膜１５３を堆積する。バリアメタル膜１５１としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜１５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１５３としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜１５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０１０６】
反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１５３、配線膜１５２及びバリアメタル膜１５１を配線形状に加工する。これにより、第２の配線１５４が形成される。なお、配線膜１５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線１５４としてＣｕ配線を形成しても良い。
【０１０７】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦｅＲＡＭを形成する。
【０１０８】
以上説明したように、本実施形態によれば、キャパシタ膜１３２の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜１３２を有する信頼性の高い強誘電体キャパシタ構造１３０を備えたスタック型のＦｅＲＡＭが実現される。
【符号の説明】
【０１０９】
１０，１１０ 半導体基板
１１，１１１ 素子分離構造
１２，１１２ ウェル
１３，１１３ ゲート絶縁膜
１４，１１４ ゲート電極
１５，１１５ キャップ膜
１６，１１６ ＬＤＤ領域
１７，１１７ サイドウォール絶縁膜
１８，１１８ ソース／ドレイン領域
１９，１１９ ＳＲＯ膜
２０，１２０ ＭＯＳトランジスタ
２１，２３，２７，２８，１０２，１２１ 保護膜
２２ａ，２２ｂ，２９，４６，１２２，１３４，１４６ 層間絶縁膜
２４，１２４ 下部電極膜
２５ａ，１２５ａ 第１の強誘電体膜
２５ｂ，１２５ｂ 第２の強誘電体膜
２６ａ，１２６ａ 第１の上部電極膜
２６ｂ，１２６ｂ 第２の上部電極膜
３０，１３０ 強誘電体キャパシタ構造
３１，１３１ 下部電極
３２，１３２ キャパシタ膜
３３，１３３ 上部電極
３４，３５，３６，４７，１３５，１３６，１４７ 導電プラグ
３４ａ，３５ａ，３６ａ，４７ａ，１３５ａ，１３６ａ，１４７ａ ビア孔
３４ｂ，３５ｂ，３６ｂ，４８，１３５ｂ，１３６ｂ，１４８ グルー膜
３７ レジストマスク
３７ａ，３７ｂ，３８ａ，３８ｂ 開口
３８ ハードマスク
４２，４４，５１，５３，１４２，１４４，１５１，１５３ バリアメタル膜
４３，５２，１４３，１５２ 配線膜
４５，１４５ 第１の配線
５４，１５４ 第２の配線
１０１ レジストマスク
１２３ａ 上部絶縁膜
１２３ｂ 配向性向上膜
１２３ｃ 酸素バリア膜
１２８ ＴｉＮ膜
１２８ａ，１２９ａ ハードマスク
１２９ シリコン酸化膜
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体材料からなるキャパシタ膜が挟持されてなるキャパシタ構造を有する半導体装置に関し、特にキャパシタ膜が強誘電体材料からなる強誘電体キャパシタ構造に適用して好適である。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２６０９５４号公報
【特許文献２】特開２０００−２５２４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近時では、強誘電体メモリの低電圧動作化の要請が高まっている。この低電圧動作化を達成するには、強誘電体キャパシタのキャパシタ膜である強誘電体膜を薄膜化することが必要である。
【０００５】
しかしながら、強誘電体膜を薄くすると分極反転量が減少し、リーク電流が増大するとい問題がある。
分極反転量が減少する原因としては、強誘電体膜の薄膜化に伴い、強誘電体膜と上部電極との界面の格子マッチングが電気特性に影響を及ぼすことが考えられる。格子マッチングが良くないと高い分極反転量が得られない。
また、リーク電流が増加する原因も同様に、強誘電体膜と上部電極の界面の状態に依存するものと考えられる。熱処理により強誘電体膜を結晶化すると、当該界面にグレインバウンダリが形成され、その際にグレインバウンダリには空隙が発生する。この空隙部分に上部電極の材料が埋め込まれると強誘電体膜の実効膜厚が薄くなり、リーク電流の増大が起こる。
【０００６】
特許文献１，２では、上部電極の一部又は全部にＳｒＲｕＯ3（ＳＲＯ）膜を用い、ＰＺＴよりなるキャパシタ膜のＰｂ，Ｚｒ，Ｔｉの組成を調整する構成が開示されている。しかしながらこの場合、ＳＲＯ膜を用いない場合に比べてリーク電流は増加する。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、キャパシタ膜の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜を有する信頼性の高いキャパシタ構造を備えた半導体装置を実現する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置の製造方法の一態様は、半導体基板の上方に下部電極となる第１の電極膜を形成する工程と、前記第１の電極膜上に、第１の誘電体膜を形成する工程と、前記半導体基板に第１の熱処理を施す工程と、前記第１の誘電体膜上に、第２の誘電体膜を形成する工程と、前記第２の誘電体膜上にＳｒＲｕＯ3膜を形成する工程と、前記ＳｒＲｕＯ3膜上に、前記上部電極の少なくとも一部となる第２の電極膜を形成する工程と、前記半導体基板に第２の熱処理を施す工程とを含む。
【発明の効果】
【０００９】
上記した半導体装置の製造方法によれば、キャパシタ膜の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜を有する信頼性の高いキャパシタ構造を備えた半導体装置が実現される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図９】第１の実施形態によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１０】比較例１によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１１】比較例２によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１２】比較例３によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１３】比較例４によるＦｅＲＡＭの製造方法における主要工程を示すフロー図である。
【図１４】分極反転量の測定結果を示す特性図である。
【図１５】リーク電流の測定結果を示す特性図である。
【図１６】第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるＦｅＲＡＭの製造方法を示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の緒実施形態では、本発明をＦｅＲＡＭに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。
【００１２】
（第１の実施形態）
以下、第１の実施形態について、図面を参照しながら詳細に説明する。
【００１３】
―ＦｅＲＡＭの製造方法―
本実施形態では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強誘電体キャパシタ構造の上方で確保する、いわゆるプレーナ型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図１〜図８は、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００１４】
図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成する。これにより、半導体基板１０上で活性領域を画定する。
【００１５】
素子活性領域に不純物、ここでは例えばＰ型不純物であるホウ素（Ｂ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入する。これにより、ウェル１２が形成される。
【００１６】
活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成する。ゲート絶縁膜１３上にＣＶＤ法等により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を順次堆積する。シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、ゲート絶縁膜１３上にゲート電極１４が形成される。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５が形成される。
【００１７】
キャップ膜１５をマスクとして素子活性領域に不純物、ここでは例えばＮ型不純物である砒素（Ａｓ）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。これにより、いわゆるＬＤＤ領域１６が形成される。
【００１８】
全面に例えばシリコン酸化膜をＣＶＤ法等により堆積し、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）する。これにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜が残存し、サイドウォール絶縁膜１７が形成される。
【００１９】
キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして活性領域に不純物、ここでは例えばＮ型不純物であるリン（Ｐ）をＬＤＤ領域１６よりも不純物濃度が高くなる条件でイオン注入する。これにより、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８が形成され、ＭＯＳトランジスタ２０が形成される。
【００２０】
続いて、図１（ｂ）に示すように、ＭＯＳトランジスタ２０の保護膜２１及び層間絶縁膜２２ａを順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び層間絶縁膜２２ａを順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法等により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２ａとしては、先ず、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)、及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成する。積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。これにより、層間絶縁膜２２ａが形成される。
【００２１】
続いて、図１（ｃ）に示すように、層間絶縁膜２２ｂ及び保護膜２３を順次形成する。
なお、図１（ｃ）以下の各図では、図示の便宜上、層間絶縁膜２２ａから上部の構成のみを示し、シリコン半導体基板１０及びＭＯＳトランジスタ２０等の図示を省略する。
詳細には、層間絶縁膜２２ａ上に例えばＴＥＯＳを用いたプラズマＣＶＤ法等により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積する。これにより、層間絶縁膜２２ｂが形成される。その後、層間絶縁膜２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ2ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。
【００２２】
層間絶縁膜２２ｂ上に、後述する強誘電体キャパシタ構造の強誘電体膜への水素・水の浸入を防止するための保護膜２３を形成する。
保護膜２３としては、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法等により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。具体的な成膜条件としては、Ａｌ2Ｏ3ターゲットを用い、投入パワー２ｋＷ、スパッタガスとしてＡｒを流量２２ｓｃｃｍで供給し、４４秒間成膜する。以上により、膜厚２０ｎｍ程度のアルミナからなる保護膜２３が形成される。その後、保護膜２３をアニール処理する。このアニール処理の条件としては、Ｏ2ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。
【００２３】
続いて、図１（ｄ）に示すように、下部電極となる下部電極膜２４を形成する。
詳細には、スパッタ法等によりＰｔを堆積し、下部電極膜２４を形成する。具体的な成膜条件としては、Ｐｔターゲットを用い、投入パワー０．４４ｋＷ、スパッタガスとしてＡｒを流量１１９ｓｃｃｍで供給し、成膜温度３５０℃で１８０秒間成膜する。以上により、膜厚１５３ｎｍ程度のＰｔからなる下部電極膜２４が形成される。
【００２４】
続いて、図２（ａ）に示すように、キャパシタ膜の下層となる第１の強誘電体膜２５ａを形成する。
詳細には、スパッタ法等により例えば膜厚５０ｎｍ〜１２０ｎｍ程度にＰｂ(Ｚｒx,Ｔｉ1-x)Ｏ3（０＜ｘ＜１）（ＰＺＴ）を堆積し、第１の強誘電体膜２５ａを形成する。具体的な成膜条件としては、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１１２秒間成膜する。以上により、下部電極膜２４上に、膜厚７０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第１の強誘電体膜２５ａが形成される。第１の強誘電体膜２５ａは、アモルファス（非晶質）状態に形成される。
第１の強誘電体膜２５ａの材料としては、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ，Ｗ，Ｒｕ等の元素を添加したＰＺＴ等を用いることもできる。
【００２５】
続いて、図２（ｂ）に示すように、半導体基板１０を熱処理（第１の熱処理）する。
詳細には、第１の熱処理として、所定の急速加熱処理装置を用いて、半導体基板１０を急速加熱（ＲＴＡ）処理し、第１の強誘電体膜２５ａを結晶化する。具体的な熱処理条件としては、雰囲気ガスとしてＡｒを流量１．９７５ｓｌｍ、Ｏ2を２５ｓｃｃｍで供給し、処理温度を４５０℃〜７００℃程度、ここでは５８２℃、処理時間を２０秒〜３００秒間、ここでは９０秒間とする。これにより、成膜当初はアモルファス状態であった第１の強誘電体膜２５ａが結晶化される。
【００２６】
上記のＲＴＡ処理において、処理温度が４５０℃より低温、或いは処理時間が２０秒よりも短時間であると、第１の強誘電体膜２５ａが十分に結晶化されない懸念、リーク電流の増大を招く懸念がある。また、処理温度が７００℃より高温、或いは処理時間が３００秒よりも長時間であると、リーク電流の増大を招く懸念がある。従って、処理温度及び処理時間を上記の範囲内の値とすることにより、リーク電流の増大を招くことなく、第１の強誘電体膜２５ａを十分に結晶化することができる。
【００２７】
続いて、図２（ｃ）に示すように、キャパシタ膜の上層となる第２の強誘電体膜２５ｂを形成する。
詳細には、スパッタ法等により、第１の強誘電体膜２５ａよりも薄く、例えば膜厚５ｎｍ〜４０ｎｍ程度にＰＺＴを堆積し、第２の強誘電体膜２５ｂを形成する。具体的な成膜条件としては、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１９秒間成膜する。以上により、第１の強誘電体膜２５ａ上に、膜厚１０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第２の強誘電体膜２５ｂが形成される。第２の強誘電体膜２５ｂは、アモルファス状態に形成される。
第２の強誘電体膜２５ｂの材料としては、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ，Ｗ，Ｒｕ等の元素を添加したＰＺＴ等を用いることもできる。
【００２８】
続いて、図３（ａ）に示すように、ＳｒＲｕＯ3（ＳＲＯ）膜１９を形成する。
詳細には、スパッタ法等により例えば膜厚１ｎｍ〜５ｎｍ程度にＳＲＯを堆積し、ＳＲＯ膜１９を形成する。具体的な成膜条件としては、ＳＲＯターゲットを用い、投入パワー０．３１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍで供給し、成膜温度６０℃で２秒間成膜する。以上により、第２の強誘電体膜２５ｂ上に、膜厚１ｎｍ程度のＳＲＯ膜１９が形成される。ＳＲＯ膜１９は、アモルファス状態に形成される。強誘電体のキャパシタ膜上にＳＲＯ膜を形成することにより、キャパシタ膜を薄く形成しても、キャパシタ構造における高い分極反転量を得ることができる。後述する考察から、ＳＲＯ膜１９を膜厚１ｎｍ〜５ｎｍ程度に形成することにより、大きな分極反転量を得ることが可能となる。
【００２９】
続いて、図３（ｂ）に示すように、上部電極の下層となる第１の上部電極膜２６ａを形成する。
詳細には、スパッタ法等により例えば膜厚１０ｎｍ〜２００ｎｍ程度にＩｒＯ2を堆積し、第１の上部電極膜２６ａを形成する。具体的な成膜条件としては、Ｉｒターゲットを用い、投入パワー１．９１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を５２ｓｃｃｍで供給し、成膜温度２０℃で９秒間成膜する。以上により、ＳＲＯ膜１９上に、膜厚４９ｎｍ程度のＩｒＯ2からなる第１の上部電極膜２６ａが形成される。
第１の上部電極膜２６ａの材料としては、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、その他の導電性酸化物等を用いることもできる。
【００３０】
続いて、図３（ｃ）に示すように、半導体基板１０を熱処理（第２の熱処理）する。
詳細には、第２の熱処理として、所定の急速加熱処理装置を用いて、半導体基板１０をＲＴＡ処理し、第２の強誘電体膜２５ｂ及びＳＲＯ膜１９を結晶化する。具体的な熱処理条件としては、雰囲気ガスとしてＡｒを流量１．９８ｓｌｍ、Ｏ2を２０ｓｃｃｍで供給し、処理温度を５５０℃〜８００℃程度、ここでは７３２℃、処理時間を３０秒〜３００秒間、ここでは１１８秒間とする。これにより、成膜当初はアモルファス状態であった第２の強誘電体膜２５ｂ及びＳＲＯ膜１９が結晶化される。
【００３１】
上記のＲＴＡ処理において、処理温度が５５０℃より低温、或いは処理時間が３０秒よりも短時間であると、第２の強誘電体膜２５ｂ（及びＳＲＯ膜１９、特に第２の強誘電体膜２５ｂ）が十分に結晶化されない懸念、リーク電流の増大を招く懸念がある。また、処理温度が８００℃より高温、或いは処理時間が３００秒よりも長時間であると、第１の強誘電体膜２５ａへの不測の影響の懸念、リーク電流の増大を招く懸念がある。従って、処理温度及び処理時間を上記の範囲内の値とすることにより、第１の強誘電体膜２５ａへの悪影響を防止し、リーク電流の増大を招くことなく、第２の強誘電体膜２５ｂを十分に結晶化することができる。
【００３２】
続いて、図４（ａ）に示すように、上部電極の上層となる第２の上部電極膜２６ｂを形成する。
詳細には、スパッタ法等により例えば膜厚２５ｎｍ〜２５０ｎｍ程度にＩｒＯ2を堆積し、第２の上部電極膜２６ｂを形成する。具体的な成膜条件としては、Ｉｒターゲットを用い、投入パワー１．０３ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を９０ｓｃｃｍで供給し、成膜温度２０℃で２８秒間成膜する。引き続き、投入パワー２．０３ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を９０ｓｃｃｍで供給し、成膜温度２０℃で４．４秒間成膜する。以上により、第１の上部電極膜２６ａ上に、膜厚１００ｎｍ程度のＩｒＯ2からなる第２の上部電極膜２６ｂが形成される。
第２の上部電極膜２６ｂの材料としては、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、その他の導電性酸化物等を用いることもできる。
【００３３】
続いて、図４（ｂ）に示すように、上部電極３３を形成する。
詳細には、第１及び第２の上部電極膜２６ａ，２６ｂをリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工する。これにより、第１及び第２の上部電極膜２６ａ，２６ｂからなる上部電極３３が形成される。
【００３４】
続いて、図４（ｃ）に示すように、キャパシタ膜３２を形成する。
詳細には、ＳＲＯ膜１９、第１及び第２の強誘電体膜２５ａ，２５ｂを、上部電極３３に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。これにより、ＳＲＯ膜１９が加工されると共に、第１及び第２の強誘電体膜２５ａ，２５ｂからなるキャパシタ膜３２が形成される。
キャパシタ膜３２の形成後に、キャパシタ膜３２を熱処理し、当該キャパシタ膜３２の機能回復を図る。
【００３５】
続いて、図５（ａ）に示すように、キャパシタ膜３２への水素・水の浸入を防止するための保護膜２７を形成する。
詳細には、キャパシタ膜３２、ＳＲＯ膜１９、及び上部電極３３を覆うように下部電極膜２４上に、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法等により膜厚５０ｎｍ程度に堆積する。これにより、保護膜２７が形成される。その後、保護膜２７をアニール処理する。
【００３６】
続いて、図５（ｂ）に示すように、保護膜２７と共に下部電極膜２４を加工し、強誘電体キャパシタ構造３０を形成する。
詳細には、保護膜２７及び下部電極膜２４を、加工されたキャパシタ膜２５に整合させて下部電極膜２４がキャパシタ膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３１を形成する。これにより、下部電極３１上にキャパシタ膜３２、ＳＲＯ膜１９、及び上部電極３３が順次積層されてなる強誘電体キャパシタ構造３０が形成される。このとき同時に、上部電極３３の上面から上部電極３３、ＳＲＯ膜１９、及びキャパシタ膜３２の側面、下部電極３１の上面にかけて覆うように保護膜２７が残る。その後、保護膜２７を熱処理する。
【００３７】
続いて、図５（ｃ）に示すように、保護膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０及び保護膜２７を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法等により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。これにより、保護膜２８が形成される。その後、保護膜２８を熱処理する。
【００３８】
続いて、図６（ａ）に示すように、層間絶縁膜２９を成膜する。
詳細には、強誘電体キャパシタ構造３０を保護膜２７，２８を介して覆うように、層間絶縁膜２９を形成する。ここで、層間絶縁膜２９としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法等により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜２９の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００３９】
続いて、図６（ｂ）に示すように、ＭＯＳトランジスタ２０のソース／ドレイン領域１８と接続される導電プラグ３６を形成する。
詳細には、層間絶縁膜２９、保護膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工する。このドライエッチングは、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで行う。これにより、例えば約０．３μｍ径のビア孔３６ａが形成される。
【００４０】
ビア孔３６ａの壁面を覆うように、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積する。これにより、下地膜（グルー膜）３６ｂが形成される。ＣＶＤ法等によりグルー膜３６ｂを介してビア孔３６ａを埋め込むように例えばＷ膜を形成する。ＣＭＰにより層間絶縁膜２９をストッパーとしてＷ膜及びグルー膜３６ｂを研磨する。以上により、ビア孔３６ａ内をグルー膜３６ｂを介してＷで埋め込む導電プラグ３６が形成される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４１】
続いて、図６（ｃ）に示すように、ハードマスク３７及びレジストマスク３８を形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、ＣＶＤ法等により、層間絶縁膜２９上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積する。これにより、ハードマスク３７が形成される。ハードマスク３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工する。これにより、開口３８ａ，３８ｂを有するレジストマスク３８が形成される。
【００４２】
レジストマスク３８を用いてハードマスク３７をドライエッチングし、ハードマスク３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。
主にハードマスク３７を用い、上部電極３３及び下部電極３１をそれぞれエッチングストッパーとして、層間絶縁膜２９及び保護膜２８，２７をドライエッチングする。このドライエッチングでは、上部電極３３の表面の一部が露出するまで層間絶縁膜２９及び保護膜２８，２７に施す加工と、下部電極３１の表面の一部が露出するまで層間絶縁膜２９及び保護膜２８，２７に施す加工とが同時に実行される。これにより、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。
【００４３】
続いて、図７（ａ）に示すように、レジストマスク３８及びハードマスク３７を除去する。
詳細には、先ず、残存したレジストマスク３８を灰化処理等により除去する。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク３７を除去する。
【００４４】
続いて、図７（ｂ）に示すように、強誘電体キャパシタ構造３０と接続される導電プラグ３４，３５を形成する。
詳細には、先ず、ビア孔３４ａ，３５ａの壁面を覆うように下地膜（グルー膜）３４ｂ，３５ｂを形成した後、ＣＶＤ法等によりグルー膜３４ｂ，３５ｂを介してビア孔３４ａ，３５ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜２９をストッパーとして例えばＷ膜及びグルー膜３４ｂ，３５ｂをＣＭＰにより研磨する。これにより、ビア孔３４ａ，３５ａ内をグルー膜３４ｂ，３５ｂを介してＷで埋め込む導電プラグ３４，３５が形成される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４５】
続いて、図８（ａ）に示すように、導電プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、層間絶縁膜２９上の全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００４６】
反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工する。これにより、導電プラグ３４，３５，３６とそれぞれ接続される各第１の配線４５が形成される。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。
【００４７】
続いて、図８（ｂ）に示すように、第１の配線４５と接続される第２の配線５４を形成する。
詳細には、第１の配線４５を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００４８】
第１の配線４５と接続される導電プラグ４７を形成する。
第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．２５μｍ径のビア孔４７ａが形成される。
このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法等によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨する。これにより、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込む導電プラグ４７が形成される。
【００４９】
導電プラグ４７とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００５０】
反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工する。これにより、第２の配線５４が形成される。なお、配線膜５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。
【００５１】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを形成する。
【００５２】
―本実施形態によるＦｅＲＡＭの優位性―
以下、本実施形態により作製されるＦｅＲＡＭの優位性について、比較例との比較に基づいて説明する。
【００５３】
本実施形態によるＦｅＲＡＭの製造方法では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図９に示す主要工程を実行する。
本実施形態では、上述した図１（ｄ）のように、下部電極膜を形成する（ステップＳ１）。図２（ａ）のように、第１の強誘電体膜を形成する（ステップＳ２）。図２（ｂ）のように、第１の熱処理で第１の強誘電体膜を結晶化する（ステップＳ３）。図２（ｃ）のように、第２の強誘電体膜を形成する（ステップＳ４）。図３（ａ）のように、ＳＲＯ膜を形成する（ステップＳ５）。図３（ｂ）のように、第１の上部電極膜を形成する（ステップＳ６）。図３（ｃ）のように、第２の熱処理で第２の強誘電体膜及びＳＲＯ膜を結晶化する（ステップＳ７）。
【００５４】
本実施形態では、比較例との比較のため、ステップＳ５において、ＳＲＯ膜を膜厚１ｎｍのものと５ｎｍのものの２種類を形成する。前者の場合には、その成膜条件は、図３（ａ）を用いて例示した条件と同一である。後者の場合には、その成膜条件は、ＳＲＯターゲットを用い、投入パワー０．３１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍで供給し、成膜温度６０℃で１１秒間成膜する。以上により、膜厚５ｎｍ程度のＳＲＯ膜が形成される。
【００５５】
比較例１では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図１０に示す主要工程を実行する。
比較例１では、ＳＲＯ膜は形成しない。即ち、ステップＳ１、ステップＳ２、ステップＳ３、ステップＳ４、ステップＳ６、ステップＳ７を順次行う。各ステップにおける成膜条件は、本実施形態と同様とする。
【００５６】
比較例２では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図１１に示す主要工程を実行する。
比較例２では、第２の強誘電体膜は形成しない。即ち、ステップＳ１、ステップＳ２、ステップＳ３、ステップＳ５、ステップＳ６、ステップＳ７を順次行う。各ステップのうち、ステップＳ１における第１の強誘電体膜の成膜条件が本実施形態の例示と若干異なる。比較例２におけるステップＳ１の成膜条件は、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１３１秒間成膜する。以上により、膜厚８０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第１の強誘電体膜が形成される。ステップＳ５で形成されるＳＲＯ膜は膜厚１ｎｍ程度のものである。
【００５７】
比較例３では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図１２に示す主要工程を実行する。
比較例３では、第１の熱処理は行わず、且つ第２の強誘電体膜は形成しない。即ち、ステップＳ１、ステップＳ２、ステップＳ５、ステップＳ６、ステップＳ７を順次行う。各ステップのうち、ステップＳ１における第１の強誘電体膜の成膜条件が本実施形態の例示と若干異なり、比較例２におけるステップＳ１の成膜条件と同様である。ステップＳ５で形成されるＳＲＯ膜は膜厚１ｎｍ程度のものである。
【００５８】
比較例４では、構成要素である強誘電体キャパシタ構造３０を形成する際に、図１３に示す主要工程を実行する。
比較例４では、第１の強誘電体膜を形成した後、第２の強誘電体膜を形成した後、ＳＲＯ膜を形成した後の各々に熱処理を行う。即ち、ステップＳ１、ステップＳ２、ステップＳ３、ステップＳ４、熱処理で第２の強誘電体膜を結晶化する（ステップＳ１１）、ステップＳ５、熱処理でＳＲＯ膜を結晶化する（ステップＳ１２）、ステップＳ６、ステップＳ７を順次行う。ステップＳ１〜Ｓ７のうち、ステップＳ３における第１の熱処理の条件が本実施形態の例示と若干異なる。比較例４におけるステップＳ４の熱処理条件は、雰囲気ガスとしてＡｒを流量１．９７５ｓｌｍ、Ｏ2を２５ｓｃｃｍで供給し、処理温度を６２０℃、処理時間を９０秒間とする。ステップＳ１１の熱処理条件は、ステップＳ４と同様である。ステップＳ１２の熱処理条件は、雰囲気ガスとしてＯ2を２．０ｓｌｍで供給し、処理温度を６４２℃、処理時間を９０秒間とする。ステップＳ５で形成されるＳＲＯ膜は膜厚５ｎｍ程度のものである。
【００５９】
ＳＲＯ膜を膜厚１ｎｍに形成する本実施形態及び比較例１，２，３について測定した、分極反転量（μＣ／ｃｍ2）及びリーク電流（Ａ）の値を以下の表１に示す。
【００６０】
【表１】
【００６１】
ＳＲＯ膜を膜厚５ｎｍに形成する本実施形態及び比較例４について測定した、分極反転量（μＣ／ｃｍ2）及びリーク電流（Ａ）の値を以下の表２に示す。
【００６２】
【表２】
【００６３】
ＳＲＯ膜を形成しない比較例１では、表１に示すように、リーク電流は小さいが、分極反転量も小さい。
ＳＲＯ膜は形成するが第２の強誘電体膜を形成しない比較例２では、表１に示すように、リーク電流は大きく、しかも分極反転量は小さい。
第１の熱処理を行わず第２の強誘電体膜を形成しない比較例３では、表１に示すように、リーク電流は大きく、しかも分極反転量は小さい。
第１の強誘電体膜、第２の強誘電体膜、及びＳＲＯ膜を形成した後に逐一熱処理を行う比較例４では、表２に示すように、分極反転量は大きいが、リーク電流は比較例１に比べても一桁程度増大している。
【００６４】
これに対して本実施形態では、表１，２に示すように、比較例４よりも大きな分極反転量が得られ、しかもリーク電流は比較例１と同程度に小さい。
【００６５】
本実施形態では、第１の熱処理により結晶化された第１の強誘電体膜上にアモルファス状態の第２の強誘電体膜が形成され、その後、第２の強誘電体膜、ＳＲＯ膜、及び第１の上部電極膜に対して一括して第２の熱処理が施される。この第２の熱処理は、第２の強誘電体膜がアモルファス状態で行われる。これにより、第２の強誘電体膜とＳＲＯ膜との界面、及びＳＲＯ膜と第１の上部電極膜との界面におけるグレインバウンダリが拡がり、第２の強誘電体膜内に、ＳＲＯ膜のＳｒ，Ｒｕ、第１の上部電極膜のＩｒがドープされ易くなる。第２の強誘電体膜内にドープされたＳｒ，Ｒｕ，Ｉｒにより、第２の強誘電体膜の第１の上部電極膜との格子間隔の整合性が向上し、第２の強誘電体膜の格子歪みが改善される。これにより、大きな分極反転量が得られる。
【００６６】
ここで、本実施形態において上記のようにグレインバウンダリが拡がっても、第２の強誘電体膜下には既に結晶化された第１の強誘電体膜が存している。キャパシタ膜は第１及び第２の強誘電体膜の２層構造であり、キャパシタ膜の実効膜厚が確保され、Ｓｒ，Ｒｕ，Ｉｒの過剰な拡散が抑制される。これにより、リーク電流の増加が抑止される。
【００６７】
―本実施形態におけるＳＲＯ膜の好適な膜厚―
本実施形態により作製した強誘電体キャパシタ構造について、上記の比較例１により作製したＳＲＯ膜を有しない強誘電体キャパシタ構造との比較に基づいて、分極反転量及びリーク電流を測定した。本実施形態による強誘電体キャパシタ構造は、ＳＲＯ膜を１ｎｍ，２ｎｍ，３ｎｍ，４ｎｍ，５ｎｍの膜厚にそれぞれ形成して強誘電体キャパシタ構造を作製したものである。
【００６８】
分極反転量の測定結果を図１４に、リーク電流の測定結果を図１５にそれぞれ示す。図１４及び図１５では、比較例１、及び本実施形態の上記した５例について、それぞれ９回ずつ測定した結果を表示する。
【００６９】
分極反転量については、図１４に示すように、ＳＲＯ膜の膜厚が小さいほど大きな値が得られる。ＳＲＯ膜を５ｎｍ成膜した強誘電体キャパシタ構造においても、ＳＲＯ膜を形成しない比較例１よりも高い分極反転量が得られることが判る。
リーク電流については、図１５に示すように、本実施形態による各強誘電体キャパシタ構造では、比較例１による各強誘電体キャパシタ構造とほぼ同等の小さい値となる。
【００７０】
ＳＲＯ膜は、その膜厚に依存して第２の強誘電体膜にドープされるＳｒ，Ｒｕ，Ｉｒの量が異なり、分極反転量に差が現れる。ＳＲＯ膜が厚過ぎると、第２の強誘電体膜にドープされるＳｒ，Ｒｕ，Ｉｒの量が過剰となり、分極反転量が小さくなる。ＳＲＯ膜が薄過ぎると、第２の強誘電体膜にドープされるＳｒ，Ｒｕ，Ｉｒの量が不足し、分極反転量が向上しない。従って本実施形態では、ＳＲＯ膜の膜厚を１ｎｍ〜５ｎｍの範囲内で形成することが好適である。
【００７１】
以上説明したように、本実施形態によれば、キャパシタ膜３２の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜３２を有する信頼性の高い強誘電体キャパシタ構造３０を備えたプレーナ型のＦｅＲＡＭが実現される。
【００７２】
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を強誘電体キャパシタ構造の下方で、上部電極の導通を強誘電体キャパシタ構造の上方でそれぞれ確保する、いわゆるスタック型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図１６〜図２２は、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００７３】
先ず、図１６（ａ）に示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１１を形成する。これにより、半導体基板１１０上で活性領域を画定する。
【００７４】
素子活性領域に不純物、ここでは例えばＰ型不純物であるホウ素（Ｂ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入する。これにより、ウェル１１２が形成される。
【００７５】
活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成する。ゲート絶縁膜１１３上にＣＶＤ法等により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を順次堆積する。シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、ゲート絶縁膜１１３上にゲート電極１１４が形成される。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５が形成される。
【００７６】
キャップ膜１１５をマスクとして素子活性領域に不純物、ここでは例えばＮ型不純物である砒素（Ａｓ）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。これにより、いわゆるＬＤＤ領域１１６が形成される。
【００７７】
全面に例えばシリコン酸化膜をＣＶＤ法等により堆積し、このシリコン酸化膜の全面をエッチバックする。これにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜が残存し、サイドウォール絶縁膜１１７が形成される。
【００７８】
キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして活性領域に不純物、ここでは例えばＮ型不純物であるリン（Ｐ）をＬＤＤ領域１１６よりも不純物濃度が高くなる条件でイオン注入する。これにより、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８が形成され、ＭＯＳトランジスタ１２０が形成される。
【００７９】
続いて、図１６（ｂ）に示すように、ＭＯＳトランジスタ１２０の保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３ａを順次形成する。
詳細には、ＭＯＳトランジスタ１２０を覆うように、保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３ａを順次形成する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法等により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２としては、先ず、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成する。積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。これにより、層間絶縁膜１２２ａが形成される。上部絶縁膜１２３ａとしては、シリコン窒化膜を材料とし、ＣＶＤ法等により膜厚１００ｎｍ程度に堆積する。
【００８０】
続いて、図１６（ｃ）に示すように、ＭＯＳトランジスタ１２０のソース／ドレイン領域１１８と接続される導電プラグ１３６を形成する。なお、図１５（ｃ）以下の各図では、図示の便宜上、層間絶縁膜１２２から上部の構成のみを示し、シリコン半導体基板１１０及びＭＯＳトランジスタ１２０等の図示を省略する。
詳細には、ソース／ドレイン領域１１８をエッチングストッパーとして、当該ソース／ドレイン領域１１８の表面の一部が露出するまで上部絶縁膜１２３ａ、層間絶縁膜１２２、及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．３μｍ径のビア孔１３６ａが形成される。
【００８１】
ビア孔１３６ａの壁面を覆うように、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積する。これにより、下地膜（グルー膜）１３６ｂが形成される。ＣＶＤ法等によりグルー膜１３６ｂを介してビア孔１３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより上部絶縁膜１２３ａをストッパーとしてＷ膜及びグルー膜１３６ｂを研磨する。これにより、ビア孔１３６ａ内をグルー膜１３６ｂを介してＷで埋め込む導電プラグ１３６が形成される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００８２】
続いて、図１６（ｄ）に示すように、配向性向上膜１２３ｂ及び酸素バリア膜１２３ｃを順次形成する。
詳細には、強誘電体キャパシタ構造の配向性を向上させるため、例えばＴｉを膜厚２０ｎｍ程度に堆積した後、Ｎ2雰囲気で６５０℃の急速アニール（ＲＴＡ）処理によりＴｉを窒化してＴｉＮとする。これにより、導電性の配向性向上膜１２３ｂが形成される。
例えばＴｉＡｌＮを膜厚１００ｎｍ程度に堆積する。これにより、導電性の酸素バリア膜１２３ｃが形成される。
【００８３】
続いて、図１７（ａ）に示すように、下部電極となる下部電極膜１２４を形成する。
詳細には、スパッタ法等によりＰｔを堆積し、下部電極膜１２４を形成する。具体的な成膜条件としては、Ｐｔターゲットを用い、投入パワー０．４４ｋＷ、スパッタガスとしてＡｒを流量１１９ｓｃｃｍで供給し、成膜温度３５０℃で１８０秒間成膜する。以上により、膜厚１５３ｎｍ程度のＰｔからなる下部電極膜１２４が形成される。
【００８４】
続いて、図１７（ｂ）に示すように、キャパシタ膜の下層となる第１の強誘電体膜１２５ａを形成する。
詳細には、スパッタ法等により例えば膜厚５０ｎｍ〜１２０ｎｍ程度にＰｂ(Ｚｒx,Ｔｉ1-x)Ｏ3（０＜ｘ＜１）（ＰＺＴ）を堆積し、第１の強誘電体膜１２５ａを形成する。具体的な成膜条件としては、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１１２秒間成膜する。以上により、下部電極膜１２４上に、膜厚７０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第１の強誘電体膜１２５ａが形成される。第１の強誘電体膜１２５ａは、アモルファス（非晶質）状態に形成される。
第１の強誘電体膜１２５ａの材料としては、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ，Ｗ，Ｒｕ等の元素を添加したＰＺＴ等を用いることもできる。
【００８５】
続いて、図１７（ｃ）に示すように、半導体基板１１０を熱処理（第１の熱処理）する。
詳細には、第１の熱処理として、所定の急速加熱処理装置を用いて、半導体基板１１０を急速加熱（ＲＴＡ）処理し、第１の強誘電体膜１２５ａを結晶化する。具体的な熱処理条件としては、雰囲気ガスとしてＡｒを流量１．９７５ｓｌｍ、Ｏ2を２５ｓｃｃｍで供給し、処理温度を４５０℃〜７００℃程度、ここでは５８２℃、処理時間を２０秒〜３００秒間、ここでは９０秒間とする。これにより、成膜当初はアモルファス状態であった第１の強誘電体膜１２５ａが結晶化される。
【００８６】
続いて、図１７（ｄ）に示すように、キャパシタ膜の上層となる第２の強誘電体膜１２５ｂを形成する。
詳細には、スパッタ法等により、第１の強誘電体膜１２５ａよりも薄く、例えば膜厚５ｎｍ〜４０ｎｍ程度にＰＺＴを堆積し、第２の強誘電体膜１２５ｂを形成する。具体的な成膜条件としては、ＰＺＴターゲットを用い、投入パワー１ｋＷ、スパッタガスとしてＡｒを流量１８ｓｃｃｍで供給し、成膜温度５０℃で１９秒間成膜する。以上により、第１の強誘電体膜１２５ａ上に、膜厚１０ｎｍ程度のＰｂ量１．１３のＰＺＴからなる第２の強誘電体膜１２５ｂが形成される。第２の強誘電体膜１２５ｂは、アモルファス状態に形成される。
第２の強誘電体膜１２５ｂの材料としては、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ，Ｗ，Ｒｕ等の元素を添加したＰＺＴ等を用いることもできる。
【００８７】
続いて、図１８（ａ）に示すように、ＳｒＲｕＯ3（ＳＲＯ）膜１１９を形成する。
詳細には、スパッタ法等により例えば膜厚１ｎｍ〜５ｎｍ程度にＳＲＯを堆積し、ＳＲＯ膜１１９を形成する。具体的な成膜条件としては、ＳＲＯターゲットを用い、投入パワー０．３１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍで供給し、成膜温度６０℃で２秒間成膜する。以上により、第２の強誘電体膜１２５ｂ上に、膜厚１ｎｍ程度のＳＲＯ膜１１９が形成される。ＳＲＯ膜１１９は、アモルファス状態に形成される。強誘電体のキャパシタ膜上にＳＲＯ膜を形成することにより、キャパシタ膜を薄く形成しても、キャパシタ構造における高い分極反転量を得ることができる。前述した考察から、ＳＲＯ膜１１９を膜厚１ｎｍ〜５ｎｍ程度に形成することにより、大きな分極反転量を得ることが可能となる。
【００８８】
続いて、図１８（ｂ）に示すように、上部電極の下層となる第１の上部電極膜１２６ａを形成する。
詳細には、スパッタ法等により例えば膜厚１０ｎｍ〜２００ｎｍ程度にＩｒＯ2を堆積し、第１の上部電極膜１２６ａを形成する。具体的な成膜条件としては、Ｉｒターゲットを用い、投入パワー１．９１ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を５２ｓｃｃｍで供給し、成膜温度２０℃で９秒間成膜する。以上により、ＳＲＯ膜１１９上に、膜厚４９ｎｍ程度のＩｒＯ2からなる第１の上部電極膜１２６ａが形成される。
第１の上部電極膜１２６ａの材料としては、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、その他の導電性酸化物等を用いることもできる。
【００８９】
続いて、図１８（ｃ）に示すように、半導体基板１１０を熱処理（第２の熱処理）する。
詳細には、第２の熱処理として、所定の急速加熱処理装置を用いて、半導体基板１１０をＲＴＡ処理し、第２の強誘電体膜１２５ｂ及びＳＲＯ膜１１９を結晶化する。具体的な熱処理条件としては、雰囲気ガスとしてＡｒを流量１．９８ｓｌｍ、Ｏ2を２０ｓｃｃｍで供給し、処理温度を５５０℃〜８００℃程度、ここでは７３２℃、処理時間を３０秒〜３００秒間、ここでは１１８秒間とする。これにより、成膜当初はアモルファス状態であった第２の強誘電体膜１２５ｂ及びＳＲＯ膜１１９が結晶化される。
【００９０】
続いて、図１８（ｄ）に示すように、上部電極の上層となる第２の上部電極膜１２６ｂを形成する。
詳細には、スパッタ法等により例えば膜厚２５ｎｍ〜２５０ｎｍ程度にＩｒＯ2を堆積し、第２の上部電極膜１２６ｂを形成する。具体的な成膜条件としては、Ｉｒターゲットを用い、投入パワー１．０３ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を９０ｓｃｃｍで供給し、成膜温度２０℃で２８秒間成膜する。引き続き、投入パワー２．０３ｋＷ、スパッタガスとしてＡｒを流量１００ｓｃｃｍ、Ｏ2を９０ｓｃｃｍで供給し、成膜温度２０℃で４．４秒間成膜する。以上により、第１の上部電極膜１２６ａ上に、膜厚１００ｎｍ程度のＩｒＯ2からなる第２の上部電極膜１２６ｂが形成される。
第２の上部電極膜１２６ｂの材料としては、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、その他の導電性酸化物等を用いることもできる。
【００９１】
続いて、図１９（ａ）に示すように、ＴｉＮ膜１２８及びシリコン酸化膜１２９を形成する。
詳細には、ＴｉＮ膜１２８については、第２の上部電極膜１２６ｂ上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜１２９については、ＴｉＮ膜１２８上に、例えばＴＥＯＳを用いたＣＶＤ法等により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜１２９上に更にシリコン窒化膜を形成しても好適である。
【００９２】
続いて、図１９（ｂ）に示すように、レジストマスク１０１を形成する。
詳細には、シリコン酸化膜１２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク１０１を形成する。
【００９３】
続いて、図１９（ｃ）に示すように、シリコン酸化膜１２９を加工する。
詳細には、レジストマスク１０１をマスクとしてシリコン酸化膜１２９をドライエッチングする。このとき、レジストマスク１０１の電極形状に倣ってシリコン酸化膜１２９がパターニングされ、ハードマスク１２９ａが形成される。また、レジストマスク１０１がエッチングされてその厚みが減少する。
【００９４】
続いて、図１９（ｄ）に示すように、ＴｉＮ膜１２８を加工する。
詳細には、レジストマスク１０１及びハードマスク１２９ａをマスクとして、ＴｉＮ膜１２８をドライエッチングする。このとき、ハードマスク１２９ａの電極形状に倣ってＴｉＮ膜１２８がパターニングされ、ハードマスク１２８ａが形成される。また、レジストマスク１０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク１０１を除去する。
【００９５】
続いて、図２０（ａ）に示すように、第２の上部電極膜１２６ｂ、第１の上部電極膜１２６ａ、ＳＲＯ膜１１９、第２の強誘電体膜１２５ｂ、第１の強誘電体膜１２５ａ、下部電極膜１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂを加工する。
詳細には、ハードマスク１２８ａ，１２９ａをマスクとし、上部絶縁膜１２３ａをエッチングストッパーとする。そして、第２の上部電極膜１２６ｂ、第１の上部電極膜１２６ａ、ＳＲＯ膜１１９、第２の強誘電体膜１２５ｂ、第１の強誘電体膜１２５ａ、下部電極膜１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂをドライエッチングする。ハードマスク１２８ａに倣って、第２の上部電極膜１２６ｂ、第１の上部電極膜１２６ａ、ＳＲＯ膜１１９、第２の強誘電体膜１２５ｂ、第１の強誘電体膜１２５ａ、下部電極膜１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂがパターニングされる。ハードマスク１２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク１２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【００９６】
続いて、図２０（ｂ）に示すように、強誘電体キャパシタ構造１３０を形成する。
詳細には、マスクとして用いられたハードマスク１２８ａをウェットエッチングにより除去する。このとき、下部電極１３１上にキャパシタ膜１３２、ＳＲＯ膜１１９、及び上部電極１３３が順次積層されてなる強誘電体キャパシタ構造１３０が形成される。下部電極１３１は下部電極膜１２４からなる。キャパシタ膜１３２は、結晶化した第１及び第２の強誘電体膜１２５ａ，１２５ｂからなる。上部電極１３３は、第１及び第２の上部電極膜１２６ａ，１２６ｂからなる。強誘電体キャパシタ構造１３０では、下部電極１３１が導電性の配向性向上膜１２３ｂ及び酸素バリア膜１２３ｃを介して導電プラグ１３６と接続される。そして、導電プラグ１３６、配向性向上膜１２３ｂ、及び酸素バリア膜１２３ｃを介してソース／ドレイン１１８と下部電極１３１とが電気的に接続される。
【００９７】
続いて、図２０（ｃ）に示すように、保護膜１０２及び層間絶縁膜１３４を形成する。
詳細には、強誘電体キャパシタ構造１３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法等により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。これにより、保護膜１０２が形成される。その後、保護膜１０２をアニール処理する。
【００９８】
強誘電体キャパシタ構造１３０を保護膜１０２を介して覆うように、層間絶縁膜１３４を形成する。ここで、層間絶縁膜１３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法等により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜１３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００９９】
続いて、図２１（ａ）に示すように、強誘電体キャパシタ構造１３０の上部電極１３２へのビア孔１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３４及び保護膜１０２をパターニングする。これにより、上部電極１３３の表面の一部を露出させるビア孔１３５ａが形成される。
【０１００】
続いて、図２１（ｂ）に示すように、強誘電体キャパシタ構造１３０との上部電極１３２と接続される導電プラグ１３５を形成する。
詳細には、ビア孔１３５ａの壁面を覆うように下地膜（グルー膜）１３５ｂを形成した後、ＣＶＤ法等によりグルー膜１３５ｂを介してビア孔１３５ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１３４をストッパーとして例えばＷ膜及びグルー膜１３５ｂをＣＭＰにより研磨する。以上により、ビア孔１３５ａ内をグルー膜１３５ｂを介してＷで埋め込む導電プラグ１３５が形成される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１０１】
続いて図２２（ａ）に示すように、導電プラグ１３５とそれぞれ接続される第１の配線１４５を形成する。
詳細には、層間絶縁膜１３４上の全面にスパッタ法等によりバリアメタル膜１４２、配線膜１４３及びバリアメタル膜１４４を堆積する。バリアメタル膜１４２としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜１４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０１０２】
反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１４４、配線膜１４３及びバリアメタル膜１４２を配線形状に加工する。これにより、導電プラグ１３５と接続される第１の配線１４５が形成される。なお、配線膜１４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線１４５としてＣｕ配線を形成しても良い。
【０１０３】
続いて、図２２（ｂ）に示すように、第１の配線１４５と接続される第２の配線１５４を形成する。
詳細には、第１の配線１４５を覆うように層間絶縁膜１４６を形成する。層間絶縁膜１４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【０１０４】
次に、第１の配線１４５と接続される導電プラグ１４７を形成する。
第１の配線１４５の表面の一部が露出するまで、層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．２５μｍ径のビア孔１４７ａが形成される。このビア孔１４７ａの壁面を覆うように下地膜（グルー膜）１４８を形成した後、ＣＶＤ法等によりグルー膜１４８を介してビア孔１４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１４６をストッパーとして例えばＷ膜及びグルー膜１４８を研磨する。以上により、ビア孔１４７ａ内をグルー膜１４８を介してＷで埋め込む導電プラグ１４７が形成される。
【０１０５】
導電プラグ１４７とそれぞれ接続される第２の配線１５４を形成する。
全面にスパッタ法等によりバリアメタル膜１５１、配線膜１５２及びバリアメタル膜１５３を堆積する。バリアメタル膜１５１としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜１５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１５３としては、スパッタ法等により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜１５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【０１０６】
反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１５３、配線膜１５２及びバリアメタル膜１５１を配線形状に加工する。これにより、第２の配線１５４が形成される。なお、配線膜１５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線１５４としてＣｕ配線を形成しても良い。
【０１０７】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦｅＲＡＭを形成する。
【０１０８】
以上説明したように、本実施形態によれば、キャパシタ膜１３２の薄膜化を図るも、リーク電流の増加を抑止しつつ大きな分極反転量を確保し、薄いキャパシタ膜１３２を有する信頼性の高い強誘電体キャパシタ構造１３０を備えたスタック型のＦｅＲＡＭが実現される。
【符号の説明】
【０１０９】
１０，１１０ 半導体基板
１１，１１１ 素子分離構造
１２，１１２ ウェル
１３，１１３ ゲート絶縁膜
１４，１１４ ゲート電極
１５，１１５ キャップ膜
１６，１１６ ＬＤＤ領域
１７，１１７ サイドウォール絶縁膜
１８，１１８ ソース／ドレイン領域
１９，１１９ ＳＲＯ膜
２０，１２０ ＭＯＳトランジスタ
２１，２３，２７，２８，１０２，１２１ 保護膜
２２ａ，２２ｂ，２９，４６，１２２，１３４，１４６ 層間絶縁膜
２４，１２４ 下部電極膜
２５ａ，１２５ａ 第１の強誘電体膜
２５ｂ，１２５ｂ 第２の強誘電体膜
２６ａ，１２６ａ 第１の上部電極膜
２６ｂ，１２６ｂ 第２の上部電極膜
３０，１３０ 強誘電体キャパシタ構造
３１，１３１ 下部電極
３２，１３２ キャパシタ膜
３３，１３３ 上部電極
３４，３５，３６，４７，１３５，１３６，１４７ 導電プラグ
３４ａ，３５ａ，３６ａ，４７ａ，１３５ａ，１３６ａ，１４７ａ ビア孔
３４ｂ，３５ｂ，３６ｂ，４８，１３５ｂ，１３６ｂ，１４８ グルー膜
３７ レジストマスク
３７ａ，３７ｂ，３８ａ，３８ｂ 開口
３８ ハードマスク
４２，４４，５１，５３，１４２，１４４，１５１，１５３ バリアメタル膜
４３，５２，１４３，１５２ 配線膜
４５，１４５ 第１の配線
５４，１５４ 第２の配線
１０１ レジストマスク
１２３ａ 上部絶縁膜
１２３ｂ 配向性向上膜
１２３ｃ 酸素バリア膜
１２８ ＴｉＮ膜
１２８ａ，１２９ａ ハードマスク
１２９ シリコン酸化膜
【特許請求の範囲】
【請求項１】
半導体基板の上方に下部電極となる第１の電極膜を形成する工程と、
前記第１の電極膜上に、第１の誘電体膜を形成する工程と、
前記半導体基板に第１の熱処理を施す工程と、
前記第１の誘電体膜上に、第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上にＳｒＲｕＯ3膜を形成する工程と、
前記ＳｒＲｕＯ3膜上に、前記上部電極の少なくとも一部となる第２の電極膜を形成する工程と、
前記半導体基板に第２の熱処理を施す工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の誘電体膜を形成する工程において、前記第２の誘電体膜をアモルファス状態に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＳｒＲｕＯ3膜を１ｎｍ以上５ｎｍ以下の膜厚に形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の誘電体膜及び前記第２の誘電体膜は、強誘電体で形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の誘電体膜及び前記第２の誘電体膜は、Ｐｂ(Ｚｒx,Ｔｉ1-x)Ｏ3（０＜ｘ＜１）、又は元素添加されたＰｂ(Ｚｒx,Ｔｉ1-x)Ｏ3で形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の誘電体膜は、前記第１の誘電体膜よりも膜厚が小さいことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ＳｒＲｕＯ3膜をスパッタ法により形成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の電極膜はＩｒを含有することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上方に下部電極となる第１の電極膜を形成する工程と、
前記第１の電極膜上に、第１の誘電体膜を形成する工程と、
前記半導体基板に第１の熱処理を施す工程と、
前記第１の誘電体膜上に、第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上にＳｒＲｕＯ3膜を形成する工程と、
前記ＳｒＲｕＯ3膜上に、前記上部電極の少なくとも一部となる第２の電極膜を形成する工程と、
前記半導体基板に第２の熱処理を施す工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の誘電体膜を形成する工程において、前記第２の誘電体膜をアモルファス状態に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＳｒＲｕＯ3膜を１ｎｍ以上５ｎｍ以下の膜厚に形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の誘電体膜及び前記第２の誘電体膜は、強誘電体で形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の誘電体膜及び前記第２の誘電体膜は、Ｐｂ(Ｚｒx,Ｔｉ1-x)Ｏ3（０＜ｘ＜１）、又は元素添加されたＰｂ(Ｚｒx,Ｔｉ1-x)Ｏ3で形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の誘電体膜は、前記第１の誘電体膜よりも膜厚が小さいことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ＳｒＲｕＯ3膜をスパッタ法により形成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の電極膜はＩｒを含有することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−７４４７９（Ｐ２０１２−７４４７９Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１７２９２（Ｐ２０１０−２１７２９２）
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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