半導体装置及びその製造方法
【課題】素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＢＯＸ層１と、ＢＯＸ層１上に形成されたＳＯＩ層２と、ＳＯＩ層２に形成された部分空乏型のトランジスター１０と、を備え、トランジスター１０は、ＳＯＩ層２上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５又はドレイン１６と、ソース１５の下部に設けられたＮ型の不純物層１７、とを有し、不純物層１７は、ボディ領域２と接し、且つ、ソース１５よりもＮ型の不純物濃度が低い。
【解決手段】ＢＯＸ層１と、ＢＯＸ層１上に形成されたＳＯＩ層２と、ＳＯＩ層２に形成された部分空乏型のトランジスター１０と、を備え、トランジスター１０は、ＳＯＩ層２上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５又はドレイン１６と、ソース１５の下部に設けられたＮ型の不純物層１７、とを有し、不純物層１７は、ボディ領域２と接し、且つ、ソース１５よりもＮ型の不純物濃度が低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上の半導体層に部分空乏型のトランジスターを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Silicon On Insulator）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。ＳＯＩはドレイン電流の高ＯＮ／ＯＦＦ比或いは急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器等に用いられる集積回路への応用が進んでいる。現在、ＳＯＩ構造を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor）は、様々な半導体集積回路に用いられている。特に、従来からあるバルク構造のＭＩＳＦＥＴの製造方法と同等に容易に製造できる部分空乏型（ＰＤ：Partially Depleted）のＳＯＩ構造からなるＭＩＳＦＥＴ（以下、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）は、半導体製品に広く応用されている。ＰＤ−ＳＯＩ ＭＩＳＦＥＴの構造については、例えば特許文献１に開示されている。
【０００３】
ＰＤ−ＳＯＩ ＭＩＳＦＥＴでは、素子分離層と絶縁層（ＢＯＸ層ともいう。）とによって、ボディ領域が他の領域から電気的に分離されており、その電位（即ち、ボディ電位）は浮遊している。このため、基板浮遊効果と呼ばれる現象のデバイス特性への影響（例えば、ヒストリー効果）を考慮しなくてはならない。ここで、ヒストリー効果とは、ゲート、ドレイン、ソースに印加されていた電圧の履歴によって、ボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまう現象のことである。
【０００４】
また、ヒストリー効果は、例えば図１９に示すような既知のボディ電位固定方法により抑制することができる。
図１９（ａ）及び（ｂ）は、従来例に係るＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０の構成例を示す断面図である。図１９（ａ）及び（ｂ）に示すように、このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０は、ＢＯＸ層９１上のＳＯＩ層９２の表面に形成されたゲート絶縁膜９３と、ゲート絶縁膜９３を介してＳＯＩ層９２上に形成されたゲート電極９４と、ゲート電極９４の両側下のＳＯＩ層９２に形成されたＮ型のソース９５ａ又はドレイン９５ｂと、ゲート電極９４直下の領域のＳＯＩ層（即ち、ボディ領域）９２に接続するＰ型不純物層９６と、を有する。
【０００５】
このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０では、その動作時には図１９（ｂ）に示すように、空乏層９２ａがＢＯＸ層９１まで達せずに中性領域９２ｂが残る。また、コンタクト９７及びＰ型不純物層９６を介してボディ領域９２の電位（即ち、ボディ電位）が所望の電位（例えば、接地電位）に固定されるため、基板浮遊効果が抑えられ、ヒストリー効果が抑制される。このような構造は、ボディコンタクト、又はボディタイと呼ばれており、例えば特許文献２に開示されている。なお、図１９（ａ）では、図面の複雑化を回避するために、図１９（ｂ）に示した層間絶縁膜９８を省略している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特開２００４―１１９８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０において、そのボディ電位を固定した場合（即ち、ボディコンタクトの場合）は、デバイス特性は安定するが、その一方で、ボディ領域に寄生容量が生じるため、ＯＮ（オン）電流が低下し、ドレイン電流のＯＮ／ＯＦＦ（オフ）比が低下したり、サブスレッショルドスイング値（Ｓ値）が増加したりしてしまうという課題があった。つまり、ＰＤ−ＳＯＩ ＭＯＳＦＥＴ９０の駆動電流が低下し、その電流駆動能力はバルクシリコンと同程度となってしまうという課題があった。このため、図１９（ａ）及び（ｂ）に示した構造では、ＳＯＩの長所を十分に活かすことができない可能性があった。
【０００８】
また、図１９（ａ）及び（ｂ）に示した構造では、ボディ電位を固定するためのコンタクト９７が必要であるため、ボディフロート構造と比べて素子面積が大きくなり、集積度が低下してしまうという課題もあった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、前記ソースの下部に設けられた第１導電型の第１不純物層、とを有し、前記第１不純物層は、前記ゲート電極直下の領域の前記半導体層であるボディ領域と接し、且つ、前記ソースよりも第１導電型の不純物濃度が低いことを特徴とするものである。
【００１０】
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「部分空乏型のトランジスター」とは、トランジスターの動作時に、ボディ領域が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスターのことである。また、「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。なお、ゲート電極と半導体層との間にある絶縁膜は、半導体層の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
【００１１】
このような構成であれば、第１不純物層によりソースの下部が高抵抗化されているので、トランジスターの動作時に、ボディ領域の下部（即ち、中性領域）からソースへの電荷（即ち、ボディ領域がＰ型の場合はホールであり、ボディ領域がＮ型の場合は電子）の排出を抑制することができ、ボディ電位を安定化することができる。これにより、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００１２】
また、上記の半導体装置において、前記トランジスターは、前記ボディ領域の下部に設けられた第２導電型の第２不純物層、をさらに有し、前記第２不純物層は、前記第１不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴としても良い。このような構成であれば、第１不純物層及び第２不純物層により、ソースの下部からボディ領域の下部にかけて高抵抗化されているので、トランジスターの動作時に、中性領域からソースへの電荷の排出をさらに抑制することができ、ボディ電位をよりいっそう安定化することができる。
【００１３】
また、上記の半導体装置において、前記トランジスターは、前記ドレインの下部に設けられた第１導電型の第３不純物層、をさらに有し、前記第３不純物層は、前記ボディ領域と接し、且つ、前記ドレインよりも第１導電型の不純物濃度が低いことを特徴としても良い。このような構成であれば、第３不純物層によりドレインの下部が高抵抗化されているので、電圧の印加状態が切り替わり、ソースとドレインとが実質的に入れ替わるような場合でも、中性領域からドレインへの電荷の排出を抑制することができ、ボディ電位を安定化することができる。
【００１４】
また、上記の半導体装置において、前記トランジスターは、前記ボディ領域の下部に設けられた第２導電型の第４不純物層、をさらに有し、前記第４不純物層は、前記第３不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴としても良い。このような構成であれば、第３不純物層及び第４不純物層により、ドレインの下部からボディ領域の下部にかけて高抵抗化されているので、電圧の印加状態が切り替わり、ソースとドレインとが実質的に入れ替わるような場合でも、中性領域からドレインへの電荷の排出をさらに抑制することができ、ボディ電位をよりいっそう安定化することができる。
【００１５】
また、上記の半導体装置において、前記第１不純物層と前記第３不純物層は、第１導電型の不純物濃度が同じであり、且つ、前記半導体層表面からの深さも同じであることを特徴としても良い。このような構成であれば、第１不純物層と第２不純物層の抵抗特性を揃えることができる。
また、上記の半導体装置において、前記第２不純物層と前記第４不純物層は、第２導電型の不純物濃度が同じであり、且つ、前記半導体層表面からの深さも同じであることを特徴としても良い。このような構成であれば、第２不純物層と第４不純物層の抵抗特性を揃えることができる。
【００１６】
また、本発明の別の態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、前記ゲート電極直下の領域の前記半導体層であるボディ領域の下部に設けられた第２導電型の第２不純物層と、を有し、前記第２不純物層は、前記ソースの下部と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴としても良い。
【００１７】
このような構成であれば、第２不純物層によりボディ領域の下部が高抵抗化されているので、トランジスターの動作時に、ボディ領域の下部（即ち、中性領域）からソースへの電荷の排出を抑制することができ、ボディ電位を安定化することができる。これにより、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
また、上記の半導体装置において、前記ソース又はドレインは、ＬＤＤ構造を有することを特徴としても良い。ここで、「ＬＤＤ構造」とは、Lightly Doped Drainのことであり、不純物が低濃度に導入された部分（即ち、低濃度層）と、不純物が高濃度に導入された部分（即ち、高濃度層）とから構成された構造のことである。このような構成であれば、例えば短チャネル効果を抑制することができる。
【００１８】
また、本発明のさらに別の態様に係る半導体装置の製造方法は、絶縁層上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側下の前記半導体層に第１導電型のソース又はドレインを形成する工程と、前記ソースの下部に、前記ゲート電極直下の領域の前記半導体層であるボディ領域と接し、且つ、前記ソースよりも第１導電型の不純物濃度が低い第１不純物層を形成する工程と、を含むことを特徴とするものである。このような製造方法によれば、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現可能な半導体装置を提供することができる。
【００１９】
また、上記の製造方法において、前記ボディ領域の下部に、前記第１不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低い第２不純物層を形成することを特徴としても良い。このような製造方法によれば、より高いＯＮ／ＯＦＦ比とさらなる安定動作を実現可能な半導体装置を提供することができる。
また、上記の製造方法において、前記ゲート電極の側壁にサイドウォールを形成する工程、をさらに含み、前記第２不純物層を形成する工程は、前記サイドウォールを形成する前に、前記ゲート電極をマスクに前記半導体層に不純物を導入する工程、を有し、前記第１不純物層を形成する工程は、前記サイドウォールを形成した後で、前記ゲート電極及び前記サイドウォールをマスクに前記半導体層に不純物を導入する工程、を有することを特徴としても良い。このような製造方法によれば、例えば、第２不純物層をセルフアラインで形成することができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態に係る半導体装置の構成例を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す図。
【図３】第１実施形態に係る半導体装置の製造方法を示す図。
【図４】第１実施形態に係る半導体装置の製造方法を示す図。
【図５】第１実施形態に係る半導体装置の製造方法を示す図。
【図６】第１実施形態に係る半導体装置の製造方法を示す図。
【図７】第１実施形態に係る半導体装置の他の構成例を示す図。
【図８】第１実施形態に係る半導体装置の他の製造方法を示す図。
【図９】第２実施形態に係る半導体装置の構成例を示す図。
【図１０】第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】第２実施形態に係る半導体装置の他の構成例を示す図。
【図１２】第２実施形態に係る半導体装置の他の製造方法を示す図。
【図１３】第３実施形態に係る半導体装置の構成例を示す図。
【図１４】第３実施形態に係る半導体装置の他の構成例を示す図。
【図１５】第４実施形態に係る半導体装置の構成例を示す図。
【図１６】第４実施形態に係る半導体装置の製造方法を示す図。
【図１７】その他の実施形態に係る半導体装置の構成例を示す図。
【図１８】その他の実施形態に係る半導体装置の構成例を示す図。
【図１９】従来例を示す図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。なお、以下に示す図１（ａ）、図７（ａ）、図９（ａ）、図１１（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１７（ａ）及び図１８（ａ）では、図面の複雑化を回避するために層間絶縁膜５の記載を省略している。
【００２２】
図１（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上に形成されたＳＯＩ層２と、このＳＯＩ層２を平面視で囲む素子分離層３と、ＳＯＩ層２に形成されたＮチャネル型のトランジスター１０と、このトランジスター１０を覆う層間絶縁膜５と、を含んで構成されている。ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ２）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。
トランジスター１０は、例えば、絶縁膜１３を介してＳＯＩ層２上に形成されたゲート電極１４と、このゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５又はドレイン１６と、を有する。絶縁膜１３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ２若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極１４は、例えばリン、ボロン等の不純物を含むポリシリコン、又は、金属からなる。
【００２３】
このトランジスター１０は、部分空乏型のＭＩＳＦＥＴ（即ち、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）であり、その動作時（即ち、ゲート電極１４に閾値以上の電圧が印加されて、トランジスター１０がＯＮするとき）には、図１（ｂ）に示すように、ゲート電極１４直下の領域のＳＯＩ層（即ち、ボディ領域）２において、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。また、このボディ領域２は電位が固定されていない。つまり、ボディフロート構造である。さらに、このトランジスター１０は、ソース１５の下部であって、ボディ領域２と対向する側の端部に設けられたＮ型の不純物層１７を有する。この不純物層１７は、ボディ領域２と接し、且つ、ソース１５よりもＮ型の不純物濃度が低い。この不純物層１７によって、ソース１５の下部であってボディ領域２側の端部は高抵抗化されている。次に、この半導体装置の製造方法について説明する。
【００２４】
図２（ａ）〜図５（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図と断面図である。
図２（ａ）及び（ｂ）では、まず、支持基板（図示せず）上にＢＯＸ層１が形成され、その上にＳＯＩ層２が形成されたＳＯＩ基板を用意する。このＳＯＩ基板は、例えばＳＩＭＯＸ（Separation by Implanted Oxygen）法や、貼り合わせ法により形成されたものである。次に、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって、ＳＯＩ層２を部分的に熱酸化して素子分離層３を形成する。素子分離層３により平面視で囲まれた領域が、素子領域となる。
【００２５】
次に、図３（ａ）及び（ｂ）に示すように、ＳＯＩ層２に例えば、ボロン等のＰ型不純物をイオン注入する。これにより、ＳＯＩ層２の導電型をＰ型にする。次に、図４（ａ）及び（ｂ）に示すように、ＳＯＩ層２の表面を熱酸化して絶縁膜１３を形成する。そして、絶縁膜１３上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜、又は、金属膜）を形成し、この膜をパターニングしてゲート電極１４を形成する。
次に、図５（ａ）及び（ｂ）に示すように、ゲート電極１４をマスクにして、ＳＯＩ層２にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ゲート電極１４の両側下のＳＯＩ層２にソース１５又はドレイン１６を形成する。
【００２６】
次に、ソース１５の下部であってボディ領域２型の端部に不純物層１７を形成する。例えば、図６（ａ）及び（ｂ）に示すように、ソース１５であってボディ領域２側の端部から、ゲート電極に至る部分の上方を開口し、それ以外の部分を覆うレジストパターンＲ１ をＳＯＩ基板上に形成する。そして、このレジストパターンＲ１及びゲート電極１４をマスクに、ボロン等のＰ型不純物をイオン注入する。これにより、ソース１５の下部（即ち、深い部分）であってボディ領域２側の端部におけるＮ型の不純物濃度を、その上部（即ち、浅い部分）に対して相対的に低くし、例えば、Ｎ＋のソース１５に対してＮ−の不純物層１７を形成する。ここでは、Ｐ型不純物のほぼ全てがソース１５の下部に到達し、ソース１５の上部には留まらないように、その注入エネルギーを調整する。これにより、ソース１５の上部ではなく、下部にのみ不純物層１７を形成することができる。この後、レジストパターンＲ１を除去する。
【００２７】
なお、ここでは、図６（ａ）及び（ｂ）に示したように、ソース１５又はドレイン１６を形成した後で、不純物層１７を形成する場合について説明したが、これらの形成工程はその順序を逆にしても良い。即ち、不純物層１７を形成した後で、ソース１５又はドレイン１６の形成しても良い。
次に、ＳＯＩ基板に熱処理を施して、ＳＯＩ層２に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる。次に、ＳＯＩ基板上に層間絶縁膜（図示せず）を堆積する。そして、ソース１５上と、ドレイン１６上と、ゲート電極１４上とにそれぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んでコンタクト電極１９ａ〜１９ｃ（図１（ａ）参照。）を形成する。これにより、図１（ａ）及び（ｂ）に示したトランジスター１０が完成する。
【００２８】
このように、本発明の第１実施形態によれば、Ｐ型のボディ領域２とＮ型のソース１５とのＰＮ接合部分のソース１５側に、Ｐ型不純物をイオン注入することにより、ソース１５よりもＮ型の不純物濃度が低い不純物層１７を形成している。この不純物層１７により、ソース１５の下部であってボディ領域２側の端部が高抵抗化されているので、トランジスター１０の動作時に、中性領域２ｂからソース１５へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。これにより、トランジスター１０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００２９】
なお、上記の説明では、ソース１５の下部にのみ、ソース１５よりもＮ型不純物の濃度が低い不純物層１７を形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、ソース１５側とドレイン１６側とが断面視で左右対称となるように、それぞれの下部に不純物層を設けても良い。
例えば図７（ａ）及び（ｂ）に示すように、ドレイン１６の下部であってボディ領域２側の端部に、ドレイン１６よりもＮ型不純物の濃度が低い不純物層１８を設けても良い。このような構成であれば、不純物層１８によりドレイン１６の下部が高抵抗化されているので、電圧の印加状態が切り替わり、ソース１５とドレイン１６とが実質的に入れ替わるような場合でも、中性領域からドレイン１６へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。
【００３０】
また、この不純物層１８は、不純物層１７とＮ型不純物の濃度が同じで、ＳＯＩ層２表面からの形成深さも同じであることが好ましい。このような構成であれば、不純物層１７、１８の抵抗特性を揃えることができる。従って、ソース１５とドレイン１６とが実質的に入れ替わった場合でも、それらが入れ替わる前と同じようにホールｈ＋の排出を抑制することができる。また、例えば以下に示すような製造方法により、不純物層１７、１８を同一の工程で同時に形成することもできるため、工程数の増加を防ぐことができる。
例えば図８（ａ）及び（ｂ）に示すように、ソース１５であってボディ領域２側の端部から、ゲート電極１４を通り、ドレイン１６であってボディ領域２側の端部に至る部分の上方を開口し、それ以外の部分を覆うレジストパターンＲ１´をＳＯＩ基板上に形成する。そして、このレジストパターンＲ１´及びゲート電極１４をマスクに、ボロン等のＰ型不純物をソース１５の下部にイオン注入する。
【００３１】
このような方法によれば、ソース１５の下部におけるＮ型の不純物濃度を、その上部に対して相対的に低くし、例えば、Ｎ＋のソース１５に対してＮ−の不純物層１７を形成することができる。また、これと同時に、ドレイン１６の下部におけるＮ型の不純物濃度を、その上部に対して相対的に低くし、例えば、Ｎ＋のドレイン１６に対してＮ−の不純物層１８を形成することができる。この方法では、不純物層１７、１８は、Ｎ型不純物の濃度が同じで、ＳＯＩ層２表面からの形成深さも同じとなるように形成される。
【００３２】
（２）第２実施形態
図９（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図と断面図である。
図９（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上に形成されたＳＯＩ層２と、このＳＯＩ層２を平面視で囲む素子分離層３と、ＳＯＩ層２に形成されたＮチャネル型のトランジスター２０と、このトランジスター２０を覆う層間絶縁膜５と、を含んで構成されている。
これらの中で、トランジスター２０は、例えば、絶縁膜１３と、ゲート電極１４と、Ｎ型のソース１５又はドレイン１６と、を有する。このトランジスター２０はＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、そのボディ領域２は電位が固定されていない。つまり、ボディフロート構造である。
【００３３】
また、このトランジスター２０は、ボディ領域２の下部であって、ソース１５側の端部に設けられたＰ型の不純物層２１を有する。この不純物層２１は、ソース１５の下部と接し、且つ、ボディ領域２よりもＰ型の不純物濃度が低い。この不純物層２１によって、ボディ領域２の下部であってソース１５側の端部は高抵抗化されている。次に、この半導体装置の製造方法について説明する。
図１０（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図と断面図である。図１０（ａ）及び（ｂ）において、ＳＯＩ層２にソース１５又はドレイン１６を形成する工程までは、第１実施形態と同じである。この第２実施形態では、図５（ａ）及び（ｂ）に示したように、例えばゲート電極１４をマスクにソース１５又はドレイン１６を形成した後で、ボディ領域２の下部であってソース１５側の端部に不純物層２１を形成する。
【００３４】
例えば、図１０（ａ）及び（ｂ）に示すように、ソース１５であってボディ領域２側の端部から、ゲート電極１４の上方に至る部分の上方を開口し、それ以外の部分を覆うレジストパターンＲ２をＳＯＩ基板上に形成する。そして、このレジストパターンＲ２及びゲート電極１４をマスクに、リン又はヒ素等のＮ型不純物をボディ領域２の斜め上方から、ボディ領域２に向けて斜めにイオン注入する。これにより、ボディ領域２の下部（即ち、深い部分）であってソース１５側の端部におけるＰ型の不純物濃度を、その上部（即ち、浅い部分）に対して相対的に低くし、例えば、Ｐ−のボディ領域２に対してＰ−−の不純物層２１を形成する。ここでは、Ｎ型不純物のほぼ全てがボディ領域２の下部に到達し、ボディ領域２の上部には留まらないように、その注入エネルギーを調整する。これにより、ボディ領域２の上部ではなく、下部にのみ不純物層２１を形成することができる。次に、レジストパターンＲ２を除去する。
【００３５】
なお、ここでは、図１０（ａ）及び（ｂ）に示したように、ソース１５又はドレイン１６を形成した後で、不純物層２１を形成する場合について説明したが、これらの形成工程はその順序を逆にしても良い。即ち、不純物層２１を形成し、その後で、ソース１５又はドレイン１６の形成しても良い。そして、これ以降の工程は、第１実施形態と同じである。
このように、本発明の第２実施形態によれば、Ｐ型のボディ領域２とＮ型のソース１５とのＰＮ接合部分のボディ領域２側に、Ｎ型不純物をイオン注入することにより、ボディ領域２よりもＰ型の不純物濃度が低い不純物層２１を形成している。この不純物層２１により、ボディ領域２の下部であってソース１５側の端部が高抵抗化されているので、トランジスター２０の動作時に、中性領域２ｂからソース１５へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。これにより、トランジスター２０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００３６】
なお、上記の説明では、ボディ領域２の下部であってソース１５側の端部にのみ、ボディ領域２よりもＰ型の不純物濃度が低い不純物層２１を形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、ボディ領域２の下部において、ソース１５側の端部と、ドレイン１６側の端部とが断面視で左右対称となるように、それぞれ不純物層を設けても良い。
例えば、図１１（ａ）及び（ｂ）に示すように、ボディ領域２の下部であってドレイン１６側の端部に、ボディ領域２よりもＰ型不純物の濃度が低い不純物層２２を設けても良い。このような構成であれば、不純物層２２により、ボディ領域２の下部であってドレイン１６側の端部が高抵抗化されるので、電圧の印加状態が切り替わり、ソース１５とドレイン１６とが実質的に入れ替わるような場合でも、中性領域からドレイン１６へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。
【００３７】
また、この不純物層２２は、不純物層２１とＮ型不純物の濃度が同じで、ＳＯＩ層２表面からの形成深さも同じであることが好ましい。このような構成であれば、不純物層２１、２２の抵抗特性を揃えることができる。従って、ソース１５とドレイン１６とが実質的に入れ替わった場合でも、それらが入れ替わる前と同じようにホールｈ＋の排出を抑制することができる。
【００３８】
図１２（ａ）及び（ｂ）は、図１１（ａ）及び（ｂ）に示した半導体装置の製造方法を示す工程図である。図１２（ａ）及び（ｂ）において、例えばレジストパターンＲ２（例えば、図１０（ａ）及び（ｂ）を参照。）を除去した後、ドレイン１６であってボディ領域２側の端部から、ゲート電極１４に至る部分の上方を開口し、それ以外の部分を覆うレジストパターンＲ２´をＳＯＩ基板上に形成する。そして、このレジストパターンＲ２´及びゲート電極１４をマスクに、リン又はヒ素等のＮ型不純物をボディ領域２の斜め上方から、ボディ領域２に向けて斜めにイオン注入する。これにより、ボディ領域２の下部（即ち、深い部分）であってドレイン１６側の端部におけるＰ型の不純物濃度を、その上部（即ち、浅い部分）に対して相対的に低くし、例えば、Ｐ−のボディ領域２に対してＰ−−の不純物層２２を形成する。ここでは、Ｎ型不純物のドーズ量と注入エネルギーを、不純物層２１を形成する際と同じように設定する。これにより、不純物層２１、２２を、Ｎ型不純物の濃度が同じで、ＳＯＩ層２表面からの形成深さも同じとなるように形成することができる。
【００３９】
（３）第３実施形態
上記の第１実施形態では、ソース１５の下部であってボディ領域２側の端部に不純物層１７が設けられ、ドレイン１６の下部であってボディ領域２側の端部に不純物層１８が設けられている場合について説明した。また、第２実施形態では、ボディ領域２の下部であってソース１５側の端部に不純物層２１が設けられ、ボディ領域２の下部であってドレイン１６側の端部に不純物層２２が設けられている場合について説明した。しかしながら、本発明はこれに限られることはない。
【００４０】
例えば図１３（ａ）及び（ｂ）に示すように、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであるトランジスター３０には、不純物層１７、２１の両方が設けられていても良い。このような構成であれば、不純物層１７、２１により、ボディ領域２の下部からソース１５の下部にかけて高抵抗化されており、第１、第２実施形態で説明したトランジスター１０、２０よりも、ボディ領域２の下部からソース１５の下部にかけての抵抗が大きい。このため、トランジスター３０の動作時に、中性領域２ｂからソース１５へのホールｈ＋の排出をさらに抑制することができ、ボディ電位をよりいっそう安定化することができる。
また、例えば図１４（ａ）及び（ｂ）に示すように、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであるトランジスター３０´には、不純物層１７、２１と、不純物層１８、２２とが設けられていても良い。このような構成であれば、電圧の印加状態が切り替わり、ソース１５とドレイン１６とが実質的に入れ替わるような場合でも、中性領域からドレイン１６へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。
【００４１】
（４）第４実施形態
さらに、本発明では、例えば図１５（ａ）及び（ｂ）に示すように、ゲート電極１４の側壁には、サイドウォール３１が設けられていても良い。このような構成であれば、ソース１５を、低濃度層１５ａと高濃度層１５ｂとを有する構造に形成することができる。また、ドレイン１６を、低濃度層１６ａと高濃度層１６ｂとを有する構造に形成することができる。つまり、ソース１５及びドレイン１６をＬＤＤ構造に形成することができる。これにより、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであるトランジスター４０において、例えば短チャネル効果を抑制することができる。また、サイドウォール３１と、不純物層１７、１８、２１、２２をそれぞれ下記の順で形成することにより、例えば、不純物層２１、２２をセルフアラインで形成することができる。
【００４２】
図１６（ａ）〜（ｅ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。図１６（ａ）において、絶縁膜１３上にゲート電極１４を形成する工程までは、第１実施形態と同じである。この第４実施形態では、図１６（ａ）に示すように、ゲート電極１４を形成した後で、このゲート電極１４をマスクにＳＯＩ層２の下部（即ち、深い部分）にＮ型不純物をイオン注入して、不純物層２１、２２を形成する。次に、図１６（ｂ）に示すように、ゲート電極１４をマスクにＳＯＩ層２の上部（即ち、浅い部分）にＮ型不純物をイオン注入して、低濃度層１５ａ、１６ａを形成する。
【００４３】
次に、例えばＣＶＤ法により、ＳＯＩ層２の上方全面にＳｉＯ２膜又はＳｉ３Ｎ４膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、図１６（ｃ）に示すように、ゲート電極１４の側壁にサイドウォール３１を形成する。次に、図１６（ｄ）に示すように、ゲート電極１４及びサイドウォール３１をマスクにＳＯＩ層２にＮ型不純物をイオン注入して、高濃度層１５ｂ、１６ｂを形成する。ここでは、ＳＯＩ層２の浅い部分から深い部分にかけて、厚さ方向の全体にＮ型不純物が行き渡るように、Ｎ型不純物のドーズ量と注入エネルギーを調整する。
【００４４】
次に、図１６（ｅ）に示すように、ＳＯＩ層２上に、図８（ａ）及び（ｂ）で図示したレジストパターンＲ１ ´を形成する。そして、このレジストパターンＲ１´と、ゲート電極１４及びサイドウォール３１をマスクにＳＯＩ層２の深い部分にＰ型不純物をイオン注入して、不純物層１７、１８を形成する。
このような方法であれば、例えば不純物層２１、２２を、レジストパターンを用いることなくセルフアラインで形成することができる。なお、上記の製造方法では、不純物層２１、２２を形成した後で、低濃度層１５ａ、１６ａを形成する場合について説明したが、これらの形成工程はその順序を逆にしても良い。即ち、サイドウォール３１を形成する工程の前であれば、低濃度層１５ａ、１６ａを形成した後で、不純物層２１、２２を形成しても良い。また、上記の製造方法では、高濃度層１５ｂ、１６ｂを形成してから不純物層１７、１８を形成する場合について説明したが、これらの形成工程はその順序を逆にしても良い。即ち、サイドウォール３１を形成する工程の後であれば、不純物層１７、１８を形成した後で、高濃度層１５ｂ、１６ｂを形成しても良い。このような順序でも、例えば不純物層２１、２２をセルフアラインで形成することができる。
【００４５】
上記の第１〜第４実施形態では、ＢＯＸ層１が本発明の「絶縁層」に対応し、ＳＯＩ層２が本発明の「半導体層」に対応している。また、トランジスター１０、１０´、２０、２０´、３０、３０´、４０が本発明の「部分空乏型のトランジスター」に対応している。さらに、不純物層１７が本発明の「第１不純物層」に対応し、不純物層２１が本発明の「第２不純物層」に対応し、不純物層１８が本発明の「第３不純物層」に対応し、不純物層２２が本発明の「第４不純物層」に対応している。また、Ｎ型が本発明の「第１導電型」で、Ｐ型が本発明の「第２導電型」に対応している。
【００４６】
（５）その他の実施形態
上記の第１〜第４実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。
例えば、図１７（ａ）及び（ｂ）に示すように、第１実施形態で説明したトランジスター１０は、Ｐチャネル型であっても良い。このような構成であれば、Ｐ型の不純物層１７により、ソース１５の下部であってボディ領域２側の端部が高抵抗化されているため、トランジスター１０の動作時に、中性領域２ｂからソース１５への電子ｅ−の排出を抑制することができ、ボディ電位を安定化することができる。従って、トランジスター１０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００４７】
或いは、図１８（ａ）及び（ｂ）に示すように、第２実施形態で説明したトランジスター２０はＰチャネル型であっても良い。このような構成であれば、Ｎ型の不純物層２１により、ボディ領域２の下部であってソース１５側の端部が高抵抗化されているため、トランジスター２０の動作時に、中性領域２ｂからソース１５への電子ｅ−の排出を抑制することができ、ボディ電位を安定化することができる。従って、トランジスター２０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【符号の説明】
【００４８】
１ ＢＯＸ層、２ ＳＯＩ層（ボディ領域）、２ａ 空乏層、２ｂ 中性領域、３ 素子分離層、５ 層間絶縁膜、１０、１０´、２０、２０´、３０、３０´、４０ トランジスター（ＰＤ−ＳＯＩ ＭＯＳＦＥＴ）、１３ 絶縁膜、１４ ゲート電極、１５ ソース、１５ａ 低濃度層、１５ｂ 高濃度層、１６ ドレイン、１６ａ 低濃度層、１６ｂ 高濃度層、１７、１８、２１、２２ 不純物層、１９ａ〜１９ｃ コンタクト電極、３１ サイドウォール
【技術分野】
【０００１】
本発明は、絶縁層上の半導体層に部分空乏型のトランジスターを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Silicon On Insulator）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。ＳＯＩはドレイン電流の高ＯＮ／ＯＦＦ比或いは急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器等に用いられる集積回路への応用が進んでいる。現在、ＳＯＩ構造を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor）は、様々な半導体集積回路に用いられている。特に、従来からあるバルク構造のＭＩＳＦＥＴの製造方法と同等に容易に製造できる部分空乏型（ＰＤ：Partially Depleted）のＳＯＩ構造からなるＭＩＳＦＥＴ（以下、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）は、半導体製品に広く応用されている。ＰＤ−ＳＯＩ ＭＩＳＦＥＴの構造については、例えば特許文献１に開示されている。
【０００３】
ＰＤ−ＳＯＩ ＭＩＳＦＥＴでは、素子分離層と絶縁層（ＢＯＸ層ともいう。）とによって、ボディ領域が他の領域から電気的に分離されており、その電位（即ち、ボディ電位）は浮遊している。このため、基板浮遊効果と呼ばれる現象のデバイス特性への影響（例えば、ヒストリー効果）を考慮しなくてはならない。ここで、ヒストリー効果とは、ゲート、ドレイン、ソースに印加されていた電圧の履歴によって、ボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまう現象のことである。
【０００４】
また、ヒストリー効果は、例えば図１９に示すような既知のボディ電位固定方法により抑制することができる。
図１９（ａ）及び（ｂ）は、従来例に係るＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０の構成例を示す断面図である。図１９（ａ）及び（ｂ）に示すように、このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０は、ＢＯＸ層９１上のＳＯＩ層９２の表面に形成されたゲート絶縁膜９３と、ゲート絶縁膜９３を介してＳＯＩ層９２上に形成されたゲート電極９４と、ゲート電極９４の両側下のＳＯＩ層９２に形成されたＮ型のソース９５ａ又はドレイン９５ｂと、ゲート電極９４直下の領域のＳＯＩ層（即ち、ボディ領域）９２に接続するＰ型不純物層９６と、を有する。
【０００５】
このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０では、その動作時には図１９（ｂ）に示すように、空乏層９２ａがＢＯＸ層９１まで達せずに中性領域９２ｂが残る。また、コンタクト９７及びＰ型不純物層９６を介してボディ領域９２の電位（即ち、ボディ電位）が所望の電位（例えば、接地電位）に固定されるため、基板浮遊効果が抑えられ、ヒストリー効果が抑制される。このような構造は、ボディコンタクト、又はボディタイと呼ばれており、例えば特許文献２に開示されている。なお、図１９（ａ）では、図面の複雑化を回避するために、図１９（ｂ）に示した層間絶縁膜９８を省略している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特開２００４―１１９８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０において、そのボディ電位を固定した場合（即ち、ボディコンタクトの場合）は、デバイス特性は安定するが、その一方で、ボディ領域に寄生容量が生じるため、ＯＮ（オン）電流が低下し、ドレイン電流のＯＮ／ＯＦＦ（オフ）比が低下したり、サブスレッショルドスイング値（Ｓ値）が増加したりしてしまうという課題があった。つまり、ＰＤ−ＳＯＩ ＭＯＳＦＥＴ９０の駆動電流が低下し、その電流駆動能力はバルクシリコンと同程度となってしまうという課題があった。このため、図１９（ａ）及び（ｂ）に示した構造では、ＳＯＩの長所を十分に活かすことができない可能性があった。
【０００８】
また、図１９（ａ）及び（ｂ）に示した構造では、ボディ電位を固定するためのコンタクト９７が必要であるため、ボディフロート構造と比べて素子面積が大きくなり、集積度が低下してしまうという課題もあった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、前記ソースの下部に設けられた第１導電型の第１不純物層、とを有し、前記第１不純物層は、前記ゲート電極直下の領域の前記半導体層であるボディ領域と接し、且つ、前記ソースよりも第１導電型の不純物濃度が低いことを特徴とするものである。
【００１０】
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「部分空乏型のトランジスター」とは、トランジスターの動作時に、ボディ領域が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスターのことである。また、「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。なお、ゲート電極と半導体層との間にある絶縁膜は、半導体層の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
【００１１】
このような構成であれば、第１不純物層によりソースの下部が高抵抗化されているので、トランジスターの動作時に、ボディ領域の下部（即ち、中性領域）からソースへの電荷（即ち、ボディ領域がＰ型の場合はホールであり、ボディ領域がＮ型の場合は電子）の排出を抑制することができ、ボディ電位を安定化することができる。これにより、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００１２】
また、上記の半導体装置において、前記トランジスターは、前記ボディ領域の下部に設けられた第２導電型の第２不純物層、をさらに有し、前記第２不純物層は、前記第１不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴としても良い。このような構成であれば、第１不純物層及び第２不純物層により、ソースの下部からボディ領域の下部にかけて高抵抗化されているので、トランジスターの動作時に、中性領域からソースへの電荷の排出をさらに抑制することができ、ボディ電位をよりいっそう安定化することができる。
【００１３】
また、上記の半導体装置において、前記トランジスターは、前記ドレインの下部に設けられた第１導電型の第３不純物層、をさらに有し、前記第３不純物層は、前記ボディ領域と接し、且つ、前記ドレインよりも第１導電型の不純物濃度が低いことを特徴としても良い。このような構成であれば、第３不純物層によりドレインの下部が高抵抗化されているので、電圧の印加状態が切り替わり、ソースとドレインとが実質的に入れ替わるような場合でも、中性領域からドレインへの電荷の排出を抑制することができ、ボディ電位を安定化することができる。
【００１４】
また、上記の半導体装置において、前記トランジスターは、前記ボディ領域の下部に設けられた第２導電型の第４不純物層、をさらに有し、前記第４不純物層は、前記第３不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴としても良い。このような構成であれば、第３不純物層及び第４不純物層により、ドレインの下部からボディ領域の下部にかけて高抵抗化されているので、電圧の印加状態が切り替わり、ソースとドレインとが実質的に入れ替わるような場合でも、中性領域からドレインへの電荷の排出をさらに抑制することができ、ボディ電位をよりいっそう安定化することができる。
【００１５】
また、上記の半導体装置において、前記第１不純物層と前記第３不純物層は、第１導電型の不純物濃度が同じであり、且つ、前記半導体層表面からの深さも同じであることを特徴としても良い。このような構成であれば、第１不純物層と第２不純物層の抵抗特性を揃えることができる。
また、上記の半導体装置において、前記第２不純物層と前記第４不純物層は、第２導電型の不純物濃度が同じであり、且つ、前記半導体層表面からの深さも同じであることを特徴としても良い。このような構成であれば、第２不純物層と第４不純物層の抵抗特性を揃えることができる。
【００１６】
また、本発明の別の態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、前記ゲート電極直下の領域の前記半導体層であるボディ領域の下部に設けられた第２導電型の第２不純物層と、を有し、前記第２不純物層は、前記ソースの下部と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴としても良い。
【００１７】
このような構成であれば、第２不純物層によりボディ領域の下部が高抵抗化されているので、トランジスターの動作時に、ボディ領域の下部（即ち、中性領域）からソースへの電荷の排出を抑制することができ、ボディ電位を安定化することができる。これにより、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
また、上記の半導体装置において、前記ソース又はドレインは、ＬＤＤ構造を有することを特徴としても良い。ここで、「ＬＤＤ構造」とは、Lightly Doped Drainのことであり、不純物が低濃度に導入された部分（即ち、低濃度層）と、不純物が高濃度に導入された部分（即ち、高濃度層）とから構成された構造のことである。このような構成であれば、例えば短チャネル効果を抑制することができる。
【００１８】
また、本発明のさらに別の態様に係る半導体装置の製造方法は、絶縁層上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側下の前記半導体層に第１導電型のソース又はドレインを形成する工程と、前記ソースの下部に、前記ゲート電極直下の領域の前記半導体層であるボディ領域と接し、且つ、前記ソースよりも第１導電型の不純物濃度が低い第１不純物層を形成する工程と、を含むことを特徴とするものである。このような製造方法によれば、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現可能な半導体装置を提供することができる。
【００１９】
また、上記の製造方法において、前記ボディ領域の下部に、前記第１不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低い第２不純物層を形成することを特徴としても良い。このような製造方法によれば、より高いＯＮ／ＯＦＦ比とさらなる安定動作を実現可能な半導体装置を提供することができる。
また、上記の製造方法において、前記ゲート電極の側壁にサイドウォールを形成する工程、をさらに含み、前記第２不純物層を形成する工程は、前記サイドウォールを形成する前に、前記ゲート電極をマスクに前記半導体層に不純物を導入する工程、を有し、前記第１不純物層を形成する工程は、前記サイドウォールを形成した後で、前記ゲート電極及び前記サイドウォールをマスクに前記半導体層に不純物を導入する工程、を有することを特徴としても良い。このような製造方法によれば、例えば、第２不純物層をセルフアラインで形成することができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態に係る半導体装置の構成例を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す図。
【図３】第１実施形態に係る半導体装置の製造方法を示す図。
【図４】第１実施形態に係る半導体装置の製造方法を示す図。
【図５】第１実施形態に係る半導体装置の製造方法を示す図。
【図６】第１実施形態に係る半導体装置の製造方法を示す図。
【図７】第１実施形態に係る半導体装置の他の構成例を示す図。
【図８】第１実施形態に係る半導体装置の他の製造方法を示す図。
【図９】第２実施形態に係る半導体装置の構成例を示す図。
【図１０】第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】第２実施形態に係る半導体装置の他の構成例を示す図。
【図１２】第２実施形態に係る半導体装置の他の製造方法を示す図。
【図１３】第３実施形態に係る半導体装置の構成例を示す図。
【図１４】第３実施形態に係る半導体装置の他の構成例を示す図。
【図１５】第４実施形態に係る半導体装置の構成例を示す図。
【図１６】第４実施形態に係る半導体装置の製造方法を示す図。
【図１７】その他の実施形態に係る半導体装置の構成例を示す図。
【図１８】その他の実施形態に係る半導体装置の構成例を示す図。
【図１９】従来例を示す図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。なお、以下に示す図１（ａ）、図７（ａ）、図９（ａ）、図１１（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１７（ａ）及び図１８（ａ）では、図面の複雑化を回避するために層間絶縁膜５の記載を省略している。
【００２２】
図１（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上に形成されたＳＯＩ層２と、このＳＯＩ層２を平面視で囲む素子分離層３と、ＳＯＩ層２に形成されたＮチャネル型のトランジスター１０と、このトランジスター１０を覆う層間絶縁膜５と、を含んで構成されている。ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ２）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。
トランジスター１０は、例えば、絶縁膜１３を介してＳＯＩ層２上に形成されたゲート電極１４と、このゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５又はドレイン１６と、を有する。絶縁膜１３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ２若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極１４は、例えばリン、ボロン等の不純物を含むポリシリコン、又は、金属からなる。
【００２３】
このトランジスター１０は、部分空乏型のＭＩＳＦＥＴ（即ち、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）であり、その動作時（即ち、ゲート電極１４に閾値以上の電圧が印加されて、トランジスター１０がＯＮするとき）には、図１（ｂ）に示すように、ゲート電極１４直下の領域のＳＯＩ層（即ち、ボディ領域）２において、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。また、このボディ領域２は電位が固定されていない。つまり、ボディフロート構造である。さらに、このトランジスター１０は、ソース１５の下部であって、ボディ領域２と対向する側の端部に設けられたＮ型の不純物層１７を有する。この不純物層１７は、ボディ領域２と接し、且つ、ソース１５よりもＮ型の不純物濃度が低い。この不純物層１７によって、ソース１５の下部であってボディ領域２側の端部は高抵抗化されている。次に、この半導体装置の製造方法について説明する。
【００２４】
図２（ａ）〜図５（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図と断面図である。
図２（ａ）及び（ｂ）では、まず、支持基板（図示せず）上にＢＯＸ層１が形成され、その上にＳＯＩ層２が形成されたＳＯＩ基板を用意する。このＳＯＩ基板は、例えばＳＩＭＯＸ（Separation by Implanted Oxygen）法や、貼り合わせ法により形成されたものである。次に、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって、ＳＯＩ層２を部分的に熱酸化して素子分離層３を形成する。素子分離層３により平面視で囲まれた領域が、素子領域となる。
【００２５】
次に、図３（ａ）及び（ｂ）に示すように、ＳＯＩ層２に例えば、ボロン等のＰ型不純物をイオン注入する。これにより、ＳＯＩ層２の導電型をＰ型にする。次に、図４（ａ）及び（ｂ）に示すように、ＳＯＩ層２の表面を熱酸化して絶縁膜１３を形成する。そして、絶縁膜１３上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜、又は、金属膜）を形成し、この膜をパターニングしてゲート電極１４を形成する。
次に、図５（ａ）及び（ｂ）に示すように、ゲート電極１４をマスクにして、ＳＯＩ層２にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ゲート電極１４の両側下のＳＯＩ層２にソース１５又はドレイン１６を形成する。
【００２６】
次に、ソース１５の下部であってボディ領域２型の端部に不純物層１７を形成する。例えば、図６（ａ）及び（ｂ）に示すように、ソース１５であってボディ領域２側の端部から、ゲート電極に至る部分の上方を開口し、それ以外の部分を覆うレジストパターンＲ１ をＳＯＩ基板上に形成する。そして、このレジストパターンＲ１及びゲート電極１４をマスクに、ボロン等のＰ型不純物をイオン注入する。これにより、ソース１５の下部（即ち、深い部分）であってボディ領域２側の端部におけるＮ型の不純物濃度を、その上部（即ち、浅い部分）に対して相対的に低くし、例えば、Ｎ＋のソース１５に対してＮ−の不純物層１７を形成する。ここでは、Ｐ型不純物のほぼ全てがソース１５の下部に到達し、ソース１５の上部には留まらないように、その注入エネルギーを調整する。これにより、ソース１５の上部ではなく、下部にのみ不純物層１７を形成することができる。この後、レジストパターンＲ１を除去する。
【００２７】
なお、ここでは、図６（ａ）及び（ｂ）に示したように、ソース１５又はドレイン１６を形成した後で、不純物層１７を形成する場合について説明したが、これらの形成工程はその順序を逆にしても良い。即ち、不純物層１７を形成した後で、ソース１５又はドレイン１６の形成しても良い。
次に、ＳＯＩ基板に熱処理を施して、ＳＯＩ層２に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる。次に、ＳＯＩ基板上に層間絶縁膜（図示せず）を堆積する。そして、ソース１５上と、ドレイン１６上と、ゲート電極１４上とにそれぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んでコンタクト電極１９ａ〜１９ｃ（図１（ａ）参照。）を形成する。これにより、図１（ａ）及び（ｂ）に示したトランジスター１０が完成する。
【００２８】
このように、本発明の第１実施形態によれば、Ｐ型のボディ領域２とＮ型のソース１５とのＰＮ接合部分のソース１５側に、Ｐ型不純物をイオン注入することにより、ソース１５よりもＮ型の不純物濃度が低い不純物層１７を形成している。この不純物層１７により、ソース１５の下部であってボディ領域２側の端部が高抵抗化されているので、トランジスター１０の動作時に、中性領域２ｂからソース１５へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。これにより、トランジスター１０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００２９】
なお、上記の説明では、ソース１５の下部にのみ、ソース１５よりもＮ型不純物の濃度が低い不純物層１７を形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、ソース１５側とドレイン１６側とが断面視で左右対称となるように、それぞれの下部に不純物層を設けても良い。
例えば図７（ａ）及び（ｂ）に示すように、ドレイン１６の下部であってボディ領域２側の端部に、ドレイン１６よりもＮ型不純物の濃度が低い不純物層１８を設けても良い。このような構成であれば、不純物層１８によりドレイン１６の下部が高抵抗化されているので、電圧の印加状態が切り替わり、ソース１５とドレイン１６とが実質的に入れ替わるような場合でも、中性領域からドレイン１６へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。
【００３０】
また、この不純物層１８は、不純物層１７とＮ型不純物の濃度が同じで、ＳＯＩ層２表面からの形成深さも同じであることが好ましい。このような構成であれば、不純物層１７、１８の抵抗特性を揃えることができる。従って、ソース１５とドレイン１６とが実質的に入れ替わった場合でも、それらが入れ替わる前と同じようにホールｈ＋の排出を抑制することができる。また、例えば以下に示すような製造方法により、不純物層１７、１８を同一の工程で同時に形成することもできるため、工程数の増加を防ぐことができる。
例えば図８（ａ）及び（ｂ）に示すように、ソース１５であってボディ領域２側の端部から、ゲート電極１４を通り、ドレイン１６であってボディ領域２側の端部に至る部分の上方を開口し、それ以外の部分を覆うレジストパターンＲ１´をＳＯＩ基板上に形成する。そして、このレジストパターンＲ１´及びゲート電極１４をマスクに、ボロン等のＰ型不純物をソース１５の下部にイオン注入する。
【００３１】
このような方法によれば、ソース１５の下部におけるＮ型の不純物濃度を、その上部に対して相対的に低くし、例えば、Ｎ＋のソース１５に対してＮ−の不純物層１７を形成することができる。また、これと同時に、ドレイン１６の下部におけるＮ型の不純物濃度を、その上部に対して相対的に低くし、例えば、Ｎ＋のドレイン１６に対してＮ−の不純物層１８を形成することができる。この方法では、不純物層１７、１８は、Ｎ型不純物の濃度が同じで、ＳＯＩ層２表面からの形成深さも同じとなるように形成される。
【００３２】
（２）第２実施形態
図９（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図と断面図である。
図９（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上に形成されたＳＯＩ層２と、このＳＯＩ層２を平面視で囲む素子分離層３と、ＳＯＩ層２に形成されたＮチャネル型のトランジスター２０と、このトランジスター２０を覆う層間絶縁膜５と、を含んで構成されている。
これらの中で、トランジスター２０は、例えば、絶縁膜１３と、ゲート電極１４と、Ｎ型のソース１５又はドレイン１６と、を有する。このトランジスター２０はＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、そのボディ領域２は電位が固定されていない。つまり、ボディフロート構造である。
【００３３】
また、このトランジスター２０は、ボディ領域２の下部であって、ソース１５側の端部に設けられたＰ型の不純物層２１を有する。この不純物層２１は、ソース１５の下部と接し、且つ、ボディ領域２よりもＰ型の不純物濃度が低い。この不純物層２１によって、ボディ領域２の下部であってソース１５側の端部は高抵抗化されている。次に、この半導体装置の製造方法について説明する。
図１０（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図と断面図である。図１０（ａ）及び（ｂ）において、ＳＯＩ層２にソース１５又はドレイン１６を形成する工程までは、第１実施形態と同じである。この第２実施形態では、図５（ａ）及び（ｂ）に示したように、例えばゲート電極１４をマスクにソース１５又はドレイン１６を形成した後で、ボディ領域２の下部であってソース１５側の端部に不純物層２１を形成する。
【００３４】
例えば、図１０（ａ）及び（ｂ）に示すように、ソース１５であってボディ領域２側の端部から、ゲート電極１４の上方に至る部分の上方を開口し、それ以外の部分を覆うレジストパターンＲ２をＳＯＩ基板上に形成する。そして、このレジストパターンＲ２及びゲート電極１４をマスクに、リン又はヒ素等のＮ型不純物をボディ領域２の斜め上方から、ボディ領域２に向けて斜めにイオン注入する。これにより、ボディ領域２の下部（即ち、深い部分）であってソース１５側の端部におけるＰ型の不純物濃度を、その上部（即ち、浅い部分）に対して相対的に低くし、例えば、Ｐ−のボディ領域２に対してＰ−−の不純物層２１を形成する。ここでは、Ｎ型不純物のほぼ全てがボディ領域２の下部に到達し、ボディ領域２の上部には留まらないように、その注入エネルギーを調整する。これにより、ボディ領域２の上部ではなく、下部にのみ不純物層２１を形成することができる。次に、レジストパターンＲ２を除去する。
【００３５】
なお、ここでは、図１０（ａ）及び（ｂ）に示したように、ソース１５又はドレイン１６を形成した後で、不純物層２１を形成する場合について説明したが、これらの形成工程はその順序を逆にしても良い。即ち、不純物層２１を形成し、その後で、ソース１５又はドレイン１６の形成しても良い。そして、これ以降の工程は、第１実施形態と同じである。
このように、本発明の第２実施形態によれば、Ｐ型のボディ領域２とＮ型のソース１５とのＰＮ接合部分のボディ領域２側に、Ｎ型不純物をイオン注入することにより、ボディ領域２よりもＰ型の不純物濃度が低い不純物層２１を形成している。この不純物層２１により、ボディ領域２の下部であってソース１５側の端部が高抵抗化されているので、トランジスター２０の動作時に、中性領域２ｂからソース１５へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。これにより、トランジスター２０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００３６】
なお、上記の説明では、ボディ領域２の下部であってソース１５側の端部にのみ、ボディ領域２よりもＰ型の不純物濃度が低い不純物層２１を形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、ボディ領域２の下部において、ソース１５側の端部と、ドレイン１６側の端部とが断面視で左右対称となるように、それぞれ不純物層を設けても良い。
例えば、図１１（ａ）及び（ｂ）に示すように、ボディ領域２の下部であってドレイン１６側の端部に、ボディ領域２よりもＰ型不純物の濃度が低い不純物層２２を設けても良い。このような構成であれば、不純物層２２により、ボディ領域２の下部であってドレイン１６側の端部が高抵抗化されるので、電圧の印加状態が切り替わり、ソース１５とドレイン１６とが実質的に入れ替わるような場合でも、中性領域からドレイン１６へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。
【００３７】
また、この不純物層２２は、不純物層２１とＮ型不純物の濃度が同じで、ＳＯＩ層２表面からの形成深さも同じであることが好ましい。このような構成であれば、不純物層２１、２２の抵抗特性を揃えることができる。従って、ソース１５とドレイン１６とが実質的に入れ替わった場合でも、それらが入れ替わる前と同じようにホールｈ＋の排出を抑制することができる。
【００３８】
図１２（ａ）及び（ｂ）は、図１１（ａ）及び（ｂ）に示した半導体装置の製造方法を示す工程図である。図１２（ａ）及び（ｂ）において、例えばレジストパターンＲ２（例えば、図１０（ａ）及び（ｂ）を参照。）を除去した後、ドレイン１６であってボディ領域２側の端部から、ゲート電極１４に至る部分の上方を開口し、それ以外の部分を覆うレジストパターンＲ２´をＳＯＩ基板上に形成する。そして、このレジストパターンＲ２´及びゲート電極１４をマスクに、リン又はヒ素等のＮ型不純物をボディ領域２の斜め上方から、ボディ領域２に向けて斜めにイオン注入する。これにより、ボディ領域２の下部（即ち、深い部分）であってドレイン１６側の端部におけるＰ型の不純物濃度を、その上部（即ち、浅い部分）に対して相対的に低くし、例えば、Ｐ−のボディ領域２に対してＰ−−の不純物層２２を形成する。ここでは、Ｎ型不純物のドーズ量と注入エネルギーを、不純物層２１を形成する際と同じように設定する。これにより、不純物層２１、２２を、Ｎ型不純物の濃度が同じで、ＳＯＩ層２表面からの形成深さも同じとなるように形成することができる。
【００３９】
（３）第３実施形態
上記の第１実施形態では、ソース１５の下部であってボディ領域２側の端部に不純物層１７が設けられ、ドレイン１６の下部であってボディ領域２側の端部に不純物層１８が設けられている場合について説明した。また、第２実施形態では、ボディ領域２の下部であってソース１５側の端部に不純物層２１が設けられ、ボディ領域２の下部であってドレイン１６側の端部に不純物層２２が設けられている場合について説明した。しかしながら、本発明はこれに限られることはない。
【００４０】
例えば図１３（ａ）及び（ｂ）に示すように、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであるトランジスター３０には、不純物層１７、２１の両方が設けられていても良い。このような構成であれば、不純物層１７、２１により、ボディ領域２の下部からソース１５の下部にかけて高抵抗化されており、第１、第２実施形態で説明したトランジスター１０、２０よりも、ボディ領域２の下部からソース１５の下部にかけての抵抗が大きい。このため、トランジスター３０の動作時に、中性領域２ｂからソース１５へのホールｈ＋の排出をさらに抑制することができ、ボディ電位をよりいっそう安定化することができる。
また、例えば図１４（ａ）及び（ｂ）に示すように、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであるトランジスター３０´には、不純物層１７、２１と、不純物層１８、２２とが設けられていても良い。このような構成であれば、電圧の印加状態が切り替わり、ソース１５とドレイン１６とが実質的に入れ替わるような場合でも、中性領域からドレイン１６へのホールｈ＋の排出を抑制することができ、ボディ電位を安定化することができる。
【００４１】
（４）第４実施形態
さらに、本発明では、例えば図１５（ａ）及び（ｂ）に示すように、ゲート電極１４の側壁には、サイドウォール３１が設けられていても良い。このような構成であれば、ソース１５を、低濃度層１５ａと高濃度層１５ｂとを有する構造に形成することができる。また、ドレイン１６を、低濃度層１６ａと高濃度層１６ｂとを有する構造に形成することができる。つまり、ソース１５及びドレイン１６をＬＤＤ構造に形成することができる。これにより、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであるトランジスター４０において、例えば短チャネル効果を抑制することができる。また、サイドウォール３１と、不純物層１７、１８、２１、２２をそれぞれ下記の順で形成することにより、例えば、不純物層２１、２２をセルフアラインで形成することができる。
【００４２】
図１６（ａ）〜（ｅ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。図１６（ａ）において、絶縁膜１３上にゲート電極１４を形成する工程までは、第１実施形態と同じである。この第４実施形態では、図１６（ａ）に示すように、ゲート電極１４を形成した後で、このゲート電極１４をマスクにＳＯＩ層２の下部（即ち、深い部分）にＮ型不純物をイオン注入して、不純物層２１、２２を形成する。次に、図１６（ｂ）に示すように、ゲート電極１４をマスクにＳＯＩ層２の上部（即ち、浅い部分）にＮ型不純物をイオン注入して、低濃度層１５ａ、１６ａを形成する。
【００４３】
次に、例えばＣＶＤ法により、ＳＯＩ層２の上方全面にＳｉＯ２膜又はＳｉ３Ｎ４膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、図１６（ｃ）に示すように、ゲート電極１４の側壁にサイドウォール３１を形成する。次に、図１６（ｄ）に示すように、ゲート電極１４及びサイドウォール３１をマスクにＳＯＩ層２にＮ型不純物をイオン注入して、高濃度層１５ｂ、１６ｂを形成する。ここでは、ＳＯＩ層２の浅い部分から深い部分にかけて、厚さ方向の全体にＮ型不純物が行き渡るように、Ｎ型不純物のドーズ量と注入エネルギーを調整する。
【００４４】
次に、図１６（ｅ）に示すように、ＳＯＩ層２上に、図８（ａ）及び（ｂ）で図示したレジストパターンＲ１ ´を形成する。そして、このレジストパターンＲ１´と、ゲート電極１４及びサイドウォール３１をマスクにＳＯＩ層２の深い部分にＰ型不純物をイオン注入して、不純物層１７、１８を形成する。
このような方法であれば、例えば不純物層２１、２２を、レジストパターンを用いることなくセルフアラインで形成することができる。なお、上記の製造方法では、不純物層２１、２２を形成した後で、低濃度層１５ａ、１６ａを形成する場合について説明したが、これらの形成工程はその順序を逆にしても良い。即ち、サイドウォール３１を形成する工程の前であれば、低濃度層１５ａ、１６ａを形成した後で、不純物層２１、２２を形成しても良い。また、上記の製造方法では、高濃度層１５ｂ、１６ｂを形成してから不純物層１７、１８を形成する場合について説明したが、これらの形成工程はその順序を逆にしても良い。即ち、サイドウォール３１を形成する工程の後であれば、不純物層１７、１８を形成した後で、高濃度層１５ｂ、１６ｂを形成しても良い。このような順序でも、例えば不純物層２１、２２をセルフアラインで形成することができる。
【００４５】
上記の第１〜第４実施形態では、ＢＯＸ層１が本発明の「絶縁層」に対応し、ＳＯＩ層２が本発明の「半導体層」に対応している。また、トランジスター１０、１０´、２０、２０´、３０、３０´、４０が本発明の「部分空乏型のトランジスター」に対応している。さらに、不純物層１７が本発明の「第１不純物層」に対応し、不純物層２１が本発明の「第２不純物層」に対応し、不純物層１８が本発明の「第３不純物層」に対応し、不純物層２２が本発明の「第４不純物層」に対応している。また、Ｎ型が本発明の「第１導電型」で、Ｐ型が本発明の「第２導電型」に対応している。
【００４６】
（５）その他の実施形態
上記の第１〜第４実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。
例えば、図１７（ａ）及び（ｂ）に示すように、第１実施形態で説明したトランジスター１０は、Ｐチャネル型であっても良い。このような構成であれば、Ｐ型の不純物層１７により、ソース１５の下部であってボディ領域２側の端部が高抵抗化されているため、トランジスター１０の動作時に、中性領域２ｂからソース１５への電子ｅ−の排出を抑制することができ、ボディ電位を安定化することができる。従って、トランジスター１０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００４７】
或いは、図１８（ａ）及び（ｂ）に示すように、第２実施形態で説明したトランジスター２０はＰチャネル型であっても良い。このような構成であれば、Ｎ型の不純物層２１により、ボディ領域２の下部であってソース１５側の端部が高抵抗化されているため、トランジスター２０の動作時に、中性領域２ｂからソース１５への電子ｅ−の排出を抑制することができ、ボディ電位を安定化することができる。従って、トランジスター２０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【符号の説明】
【００４８】
１ ＢＯＸ層、２ ＳＯＩ層（ボディ領域）、２ａ 空乏層、２ｂ 中性領域、３ 素子分離層、５ 層間絶縁膜、１０、１０´、２０、２０´、３０、３０´、４０ トランジスター（ＰＤ−ＳＯＩ ＭＯＳＦＥＴ）、１３ 絶縁膜、１４ ゲート電極、１５ ソース、１５ａ 低濃度層、１５ｂ 高濃度層、１６ ドレイン、１６ａ 低濃度層、１６ｂ 高濃度層、１７、１８、２１、２２ 不純物層、１９ａ〜１９ｃ コンタクト電極、３１ サイドウォール
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された部分空乏型のトランジスターと、を備え、
前記トランジスターは、
前記半導体層上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、
前記ソースの下部に設けられた第１導電型の第１不純物層、とを有し、
前記第１不純物層は、前記ゲート電極直下の領域の前記半導体層であるボディ領域と接し、且つ、前記ソースよりも第１導電型の不純物濃度が低いことを特徴とする半導体装置。
【請求項２】
前記トランジスターは、
前記ボディ領域の下部に設けられた第２導電型の第２不純物層、をさらに有し、
前記第２不純物層は、前記第１不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスターは、
前記ドレインの下部に設けられた第１導電型の第３不純物層、をさらに有し、
前記第３不純物層は、前記ボディ領域と接し、且つ、前記ドレインよりも第１導電型の不純物濃度が低いことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記トランジスターは、
前記ボディ領域の下部に設けられた第２導電型の第４不純物層、をさらに有し、
前記第４不純物層は、前記第３不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１不純物層と前記第３不純物層は、第１導電型の不純物濃度が同じであり、且つ、前記半導体層表面からの深さも同じであることを特徴とする請求項３又は請求項４に記載の半導体装置。
【請求項６】
前記第２不純物層と前記第４不純物層は、第２導電型の不純物濃度が同じであり、且つ、前記半導体層表面からの深さも同じであることを特徴とする請求項４に記載の半導体装置。
【請求項７】
絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された部分空乏型のトランジスターと、を備え、
前記トランジスターは、
前記半導体層上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、
前記ゲート電極直下の領域の前記半導体層であるボディ領域の下部に設けられた第２導電型の第２不純物層と、を有し、
前記第２不純物層は、前記ソースの下部と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴とする半導体装置。
【請求項８】
前記ソース又はドレインは、ＬＤＤ構造を有することを特徴とする請求項１から請求項７の何れか一項に記載の半導体装置。
【請求項９】
絶縁層上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、
前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側下の前記半導体層に第１導電型のソース又はドレインを形成する工程と、
前記ソースの下部に、前記ゲート電極直下の領域の前記半導体層であるボディ領域と接し、且つ、前記ソースよりも第１導電型の不純物濃度が低い第１不純物層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記ボディ領域の下部に、前記第１不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低い第２不純物層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極の側壁にサイドウォールを形成する工程、をさらに含み、
前記第２不純物層を形成する工程は、
前記サイドウォールを形成する前に、前記ゲート電極をマスクに前記半導体層に不純物を導入する工程、を有し、
前記第１不純物層を形成する工程は、
前記サイドウォールを形成した後で、前記ゲート電極及び前記サイドウォールをマスクに前記半導体層に不純物を導入する工程、を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１】
絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された部分空乏型のトランジスターと、を備え、
前記トランジスターは、
前記半導体層上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、
前記ソースの下部に設けられた第１導電型の第１不純物層、とを有し、
前記第１不純物層は、前記ゲート電極直下の領域の前記半導体層であるボディ領域と接し、且つ、前記ソースよりも第１導電型の不純物濃度が低いことを特徴とする半導体装置。
【請求項２】
前記トランジスターは、
前記ボディ領域の下部に設けられた第２導電型の第２不純物層、をさらに有し、
前記第２不純物層は、前記第１不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスターは、
前記ドレインの下部に設けられた第１導電型の第３不純物層、をさらに有し、
前記第３不純物層は、前記ボディ領域と接し、且つ、前記ドレインよりも第１導電型の不純物濃度が低いことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記トランジスターは、
前記ボディ領域の下部に設けられた第２導電型の第４不純物層、をさらに有し、
前記第４不純物層は、前記第３不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１不純物層と前記第３不純物層は、第１導電型の不純物濃度が同じであり、且つ、前記半導体層表面からの深さも同じであることを特徴とする請求項３又は請求項４に記載の半導体装置。
【請求項６】
前記第２不純物層と前記第４不純物層は、第２導電型の不純物濃度が同じであり、且つ、前記半導体層表面からの深さも同じであることを特徴とする請求項４に記載の半導体装置。
【請求項７】
絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された部分空乏型のトランジスターと、を備え、
前記トランジスターは、
前記半導体層上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、
前記ゲート電極直下の領域の前記半導体層であるボディ領域の下部に設けられた第２導電型の第２不純物層と、を有し、
前記第２不純物層は、前記ソースの下部と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低いことを特徴とする半導体装置。
【請求項８】
前記ソース又はドレインは、ＬＤＤ構造を有することを特徴とする請求項１から請求項７の何れか一項に記載の半導体装置。
【請求項９】
絶縁層上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、
前記半導体層上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側下の前記半導体層に第１導電型のソース又はドレインを形成する工程と、
前記ソースの下部に、前記ゲート電極直下の領域の前記半導体層であるボディ領域と接し、且つ、前記ソースよりも第１導電型の不純物濃度が低い第１不純物層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記ボディ領域の下部に、前記第１不純物層と接し、且つ、前記ボディ領域よりも第２導電型の不純物濃度が低い第２不純物層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極の側壁にサイドウォールを形成する工程、をさらに含み、
前記第２不純物層を形成する工程は、
前記サイドウォールを形成する前に、前記ゲート電極をマスクに前記半導体層に不純物を導入する工程、を有し、
前記第１不純物層を形成する工程は、
前記サイドウォールを形成した後で、前記ゲート電極及び前記サイドウォールをマスクに前記半導体層に不純物を導入する工程、を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−２３２２７０（Ｐ２０１０−２３２２７０Ａ）
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願番号】特願２００９−７５９１７（Ｐ２００９−７５９１７）
【出願日】平成２１年３月２６日（２００９．３．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願日】平成２１年３月２６日（２００９．３．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]