半導体装置及びその製造方法
【課題】半導体装置において、基板の表側に配置される回路素子及び導電線と、基板の裏側に配置される電子回路との間に生じる寄生容量を低減するための技術を提供する。
【解決手段】基板と、基板の上に配置された画素アレイと、基板の上に配置され、画素アレイの回路素子に電気的に接続された第１導電パッドと、電子回路を接続するために基板の下に配置された第２導電パッドと、基板と第１導電パッドとの間に配置された絶縁層と、基板と絶縁層との間に配置された第３導電パッドと、絶縁層を貫通する第１コンタクトホールを通り、第１導電パッドと第３導電パッドとを接続する第１導電部材と、基板を貫通する第２コンタクトホールを通り、第２導電パッドと第３導電パッドとを接続する第２導電部材とを備える半導体装置が提供される。
【解決手段】基板と、基板の上に配置された画素アレイと、基板の上に配置され、画素アレイの回路素子に電気的に接続された第１導電パッドと、電子回路を接続するために基板の下に配置された第２導電パッドと、基板と第１導電パッドとの間に配置された絶縁層と、基板と絶縁層との間に配置された第３導電パッドと、絶縁層を貫通する第１コンタクトホールを通り、第１導電パッドと第３導電パッドとを接続する第１導電部材と、基板を貫通する第２コンタクトホールを通り、第２導電パッドと第３導電パッドとを接続する第２導電部材とを備える半導体装置が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は放射線検出装置を含む検出装置のような半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１が提案する放射線検出装置では、画素アレイを支持する基板として機能する絶縁層を貫通する導電性接着剤を介して、外部回路と画素アレイ内の半導体素子とが電気的に接続される。導電性接着剤は画素アレイの外側において基板を貫通し、外部回路は基板の外周よりも外側に配置される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３３８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載される放射線検出装置を含む検出装置のような半導体装置では、半導体装置を小型化するために外部回路を基板の裏側の面に対向する位置に配置することが望ましい。しかしながら、外部回路を基板の裏側の面に対向する位置に配置する場合に、画素アレイに含まれる回路素子及び導電線と、外部回路との間に生じる寄生容量が大きくなる。基板を厚くすることによりこの寄生容量を低減することも考えうるが、基板を厚くすると基板を貫通するコンタクトホールの径も大きくなり、基板の裏側に配置する導電パッドの面積も大きくなってしまう。そのため、導電パッドと画素アレイに含まれる回路素子及び導電線との間に生じる寄生容量が大きくなる。そこで、本発明の１つの側面は、半導体装置において、基板の表側に配置される回路素子及び導電線と、基板の裏側に配置される電子回路との間に生じる寄生容量を低減するための技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題に鑑みて、本発明の１つの側面に係る半導体装置は、基板と、前記基板の上に配置された画素アレイと、前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第１導電パッドと、電子回路を接続するために前記基板の下に配置された第２導電パッドとを有する半導体装置であって、前記基板と前記第１導電パッドとの間に配置された絶縁層と、前記基板と前記絶縁層との間に配置された第３導電パッドと、前記絶縁層を貫通する第１コンタクトホールを通り、前記第１導電パッドと前記第３導電パッドとを接続する第１導電部材と、前記基板を貫通する第２コンタクトホールを通り、前記第２導電パッドと前記第３導電パッドとを接続する第２導電部材とを備えることを特徴とする。
【発明の効果】
【０００６】
上記手段により、半導体装置において、基板の表側に配置される回路素子及び導電線と、基板の裏側に配置される電子回路との間に生じる寄生容量を低減するための技術が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の検出装置１００の例示の構成を説明する図。
【図２】第１実施形態の画素２００の例示の構成を説明する図。
【図３】第１実施形態の画素３００の例示の構成を説明する図。
【図４】第１実施形態の導電パッド１８１の配置例を説明する図。
【図５】第１実施形態の検出装置１００の例示の製造方法を説明する図。
【図６】第１実施形態の変形例を説明する図。
【図７】第２実施形態の検出装置７００の例示の構成を説明する図。
【図８】第２実施形態の画素８００の例示の構成を説明する図。
【図９】第３実施形態の検出装置９００の例示の構成を説明する図。
【図１０】第３実施形態の画素１０００の例示の構成を説明する図。
【発明を実施するための形態】
【０００８】
以下、本発明の様々な実施形態について添付の図面を参照して具体的に説明する。本発明は基板の第１面の上に回路素子および導電線を有し、基板の第１面とは反対側の第２面に対向する位置に電子回路を配置可能な任意の半導体装置に適用可能である。以下では回路素子および導電線を有する面を基板の表面とよび、その反対側の面を基板の裏面とよぶ。また、基板の裏面から表面へ向かう方向を上向きと規定し、基板の表面から裏面へ向かう方向を下向きと規定する。このような半導体装置の例として入射された放射線を検出する検出装置や画像を表示する表示装置が挙げられるが、以下では検出装置について説明する。検出装置は、回路素子として、可視光、赤外光等の光、Ｘ線、α線、β線、γ線等の放射線を含む電磁波を電気信号に変換する変換素子と、スイッチ素子として機能する薄膜トランジスタとを有しうる。また、回路素子は抵抗などを含んでもよい。
【０００９】
図１を用いて本発明の第１実施形態に係る検出装置１００の全体構成の一例を説明する。図１（ａ）は検出装置１００の正面概略図を示し、図１（ｂ）は検出装置１００の平面概略図を示す。図１（ｂ）では半導体素子を等価回路として示し、見易さのために図１（ａ）に示される構成要素の一部を省略する。
【００１０】
図１（ａ）に示されるように、検出装置１００において、基板１１０の上に絶縁層１２０が配置され、さらにその上に画素アレイ１３０が配置されうる。基板１１０は例えばガラスや耐熱性プラスチックなどの絶縁性を有する材料で形成されうる。絶縁層１２０は有機材料や無機材料で形成されうる。画素アレイ１３０の上にはシンチレータ１４０が配置され、さらにその上にカバー１５０が配置されうる。基板１１０は支持台１９２を介して基台１９１に固定される。基台１９１の上には電子回路として、ゲート駆動回路１６１、信号処理回路１６２、およびバイアス回路１６３が配置される。これらの電子回路のうち少なくとも１つは基板１１０の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置１００の上からみて画素アレイ１３０に重なる位置に配置されてもよい。基板１１０の下には基板１１０および絶縁層１２０を貫通する導電部材を介して画素アレイ１３０に電気的に接続された導電パッド１８１が配置される。ゲート駆動回路１６１はフレキシブルケーブル１７１を介して導電パッド１８１に接続される。その結果、ゲート駆動回路１６１は画素アレイ１３０に電気的に接続される。信号処理回路１６２はフレキシブルケーブル１７２を介して画素アレイ１３０に電気的に接続される。バイアス回路１６３はフレキシブルケーブル１７３を介して画素アレイ１３０に電気的に接続される。検出装置１００はカバー１５０の一部を露出するように外装箱１９３で包まれる。この露出した部分から放射線が入射され、この放射線がシンチレータ１４０で可視光に変換され、この可視光が画素アレイ１３０で検出される。図１（ａ）では検出装置１００の内部を視認できるように外装箱１９３の視点側の面を除去して描いている。
【００１１】
続いて、図１（ｂ）を用いて画素アレイ１３０の構成の一例を説明する。図１（ｂ）では見易さのためにゲート駆動回路１６１、信号処理回路１６２、およびバイアス回路１６３を基板１１０の外周の外側に示すが、前述のようにこれらの電子回路は基板１１０の裏面に対向する位置に配置されうる。画素アレイ１３０は２次元配列に配置された複数の画素と、これらの画素に接続された導電線とを含みうる。図１（ｂ）では見易さのために５行５列の画素が示されるが、画素の個数はこれに限定されない。画素ピッチは例えば０．１ｍｍ〜０．２ｍｍに設計しうる。それぞれの画素は回路素子として、光電変換素子１３１と薄膜トランジスタ１３２とを有しうる。薄膜トランジスタ１３２の主電極の一方、例えば第１主電極が光電変換素子１３１の電極に接続される。薄膜トランジスタ１３２は光電変換素子１３１からの信号を転送するための転送用トランジスタとして機能する。
【００１２】
画素アレイ１３０はさらに、行方向に延びた複数のゲート線１３３と、列方向に延びた複数のバイアス線１３４と、列方向に延びた複数の信号線１３５とを備えうる。ゲート線１３３は行方向に並んだ複数の画素のそれぞれの薄膜トランジスタ１３２のゲートに接続される。バイアス線１３４は列方向に並んだ複数の画素のそれぞれの光電変換素子１３１の電極に接続される。信号線１３５は列方向に並んだ複数の画素のそれぞれの薄膜トランジスタ１３２の主電極の他方、例えば第２主電極に接続される。このように、画素アレイ１３０は回路素子として光電変換素子１３１と薄膜トランジスタ１３２とを有し、導電線としてゲート線１３３と、バイアス線１３４と、信号線１３５とを有しうる。ゲート線１３３は基板１１０の表面と裏面とを電気的に接続するための導電接続部１８０を介して、基板１１０の裏側に位置するフレキシブルケーブル１７１に接続されうる。後述するように、導電接続部１８０は、基板１１０の上に配置された導電パッド１８２（第１導電パッド）および基板の下に配置された導電パッド１８１（第２導電パッド）を備えうる。ここで、導電パッド１８２は、画素アレイの回路素子に電気的に接続されており、導電パッド１８１は、電子回路を接続するためのものである。また、検出装置１００は基板１１０と導電パッド１８２及び画素アレイ１３０との間に配置された絶縁層１２０を有し、導電接続部１８０は絶縁層１２０と基板１１０との間に配置された導電パッド１８３（第３導電パッド）を備えうる。導電接続部１８０は、絶縁層１２０を貫通して導電パッド１８２と導電パッド１８３とを接続する導電部材１８７（第１導電部材）と、基板１１０を貫通して導電パッド１８１と導電パッド１８３とを接続する導電部材１８５（第２導電部材）をさらに備えうる。
【００１３】
検出装置１００において、基板１１０の下に電子回路、例えばゲート駆動回路１６１が配置されうる。そのため、ゲート駆動回路１６１と画素アレイ１３０内の半導体素子および導電線との間に寄生容量が生じうる。生じる寄生容量が大きいと、検出装置１００によって得られる画像にアーチファクトが生じうる。そこで、本実施形態ではこれらの寄生容量を低減するために、画素アレイ１３０とゲート駆動回路１６１との間に、基板１１０のほかに絶縁層１２０を配置する。絶縁層１２０を配置することによって、画素アレイ１３０とゲート駆動回路１６１との間の距離が大きくなり、画素アレイ１３０内の半導体素子及び導電線とゲート駆動回路１６１との間に生じる寄生容量を低減しうる。寄生容量を更に低減するために、絶縁層１２０の誘電率は、基板１１０の誘電率よりも低くてもよい。例えば、基板１１０の誘電率が４〜４．５である場合に、絶縁層１２０を誘電率が３〜４の有機材料で形成してもよい。このように寄生容量を低減することによってゲート駆動回路１６１のレイアウトの自由度が増し、ゲート駆動回路１６１を基板１１０の裏側に配置することで、基板１１０の外周の外側に配置する場合に比べて検出装置１００の大きさを低減することができる。本例では、先の規定にあわせて、基板１１０に対して画素アレイ１３０が配置される側を上とし、基板１１０に対して画素アレイ１３０が配置される側の反対側を下とする。
【００１４】
また、画素アレイ１３０と基板１１０との間に絶縁層１２０を配置することによって、基板１１０の下に配置された導電パッド１８１と、画素アレイ１３０内の半導体素子および導電線との間の寄生容量も低減されうる。そのため、導電パッド１８１を基板１１０の裏面の任意の位置に配置することができる。その結果、導電接続部１８０を介して、ゲート線１３３の任意の位置にゲート駆動回路１６１からの信号電圧を印加することができる。一般に、導電線を伝わる信号電圧の波形は導電線の抵抗と導電線に生じる寄生容量との積、すなわち時定数が大きいほど変化の度合いも大きくなる。また、信号電圧を印加する時間（パルス幅）が短いほど波形の変形の度合いも大きくなる。従って、導電線への信号電圧の印加位置から画素までの導電線の長さが短いほど波形の変形の度合いも小さくなり、より高速に画素を駆動できる。検出装置１００では、図１に示されるように、行方向に並んだ複数の画素の間においてゲート線１３３に導電パッド１８１を接続することによって、印加位置から最も遠い画素までのゲート線１３３の長さを短くできる。特に、行方向に並んだ複数の画素の中央部分において、ゲート駆動回路１６１からの信号電圧をゲート線１３３に印加してもよい。ここで、中央部分とは、厳密に中心である必要はなく、例えば中心から１０％以内の範囲を表しうる。この構成では、行方向に並んだ複数の画素の外側から信号電圧を印加する場合に比べて、印加位置から最も遠くに位置する画素までの導電線の長さを短くできる。その結果、画素を高速で駆動することができる。
【００１５】
続いて、図２、図３を用いて、図１（ｂ）に示される導電接続部１８０を含む画素２００と導電接続部１８０を含まない画素３００とを詳細に説明する。図２（ａ）は画素２００の平面図を示し、図２（ｂ）は図２（ａ）のＡ−Ａ線断面図を示す。図３（ａ）は画素３００の平面図を示し、図３（ｂ）は図３（ａ）のＢ−Ｂ線断面図を示す。図２、図３において外周の点線は隣接する画素との境界を示す。図２、図３では見易さのために検出装置１００のうち、基板１１０、絶縁層１２０、および画素アレイ１３０に関する部分のみに注目している。
【００１６】
前述のように、基板１１０の上に絶縁層１２０が配置される。絶縁層１２０の上に、ゲート電極２０１、ゲート線１３３、および導電パッド１８２とを含む導電パターンが配置される。ゲート電極２０１および導電パッド１８２はそれぞれゲート線１３３に接続される。ゲート電極２０１、ゲート線１３３、および導電パッド１８２の上に絶縁層２０２が配置される。絶縁層２０２は薄膜トランジスタ１３２のゲート絶縁膜として機能しうる。ゲート電極２０１の上に絶縁層２０２を介して半導体層２０３が配置される。半導体層２０３の上には、一方の側に不純物層２０４を介して薄膜トランジスタ１３２の第１主電極２０５が配置され、他方の側に不純物層２０６を介して第２主電極２０７が配置される。ゲート電極２０１、絶縁層２０２、半導体層２０３、不純物層２０４、２０６、第１主電極２０５、および第２主電極２０７によって薄膜トランジスタ１３２が形成されうる。第２主電極２０７は絶縁層２０２の上に配置された信号線１３５に接続される。
【００１７】
薄膜トランジスタ１３２及び絶縁層２０２の上に絶縁層２０８が配置され、さらにその上に平坦化層２０９が配置される。平坦化層２０９の上に電極２１０が配置される。電極２１０の一部は絶縁層２０８及び平坦化層２０９を貫通するコンタクトホール２１１を通じて第１主電極２０５に接続される。電極２１０は絶縁層２１２で覆われる。絶縁層２１２は隣接する画素の電極２１０同士を絶縁する。絶縁層２１２の上に半導体層２１３、不純物層２１４、および電極２１５が順に配置される。電極２１０、絶縁層２１２、半導体層２１３、不純物層２１４、および電極２１５によって光電変換素子１３１が形成されうる。不純物層２１４と電極２１５との間にバイアス線１３４が配置され、電極２１５とバイアス線１３４とが接続される。光電変換素子１３１を覆うように絶縁層２１６が配置される。絶縁層２１６は隣接する画素の光電変換素子１３１同士を絶縁する。
【００１８】
検出装置１００はさらに、基板１１０の上に導電パッド１８３を有し、導電パッド１８３の上に絶縁層１２０が配置される。基板１１０には基板１１０を貫通するコンタクトホール１８４が形成され、コンタクトホール１８４を通る導電部材１８５によって導電パッド１８１と導電パッド１８３とが接続される。また、絶縁層１２０には絶縁層１２０を貫通するコンタクトホール１８６が形成され、コンタクトホール１８６を通る導電部材１８７によって導電パッド１８２と導電パッド１８３とが接続される。導電パッド１８１、１８２、１８３および導電部材１８５、１８７により導電接続部１８０が構成されうる。導電パッド１８１は図１（ａ）に示されるようにフレキシブルケーブル１７１を介してゲート駆動回路１６１に接続され、導電パッド１８２は図２（ａ）に示されるようにゲート線１３３に接続される。従って、導電接続部１８０を介してゲート駆動回路１６１と画素アレイ１３０内の薄膜トランジスタ１３２とが電気的に接続される。
【００１９】
基板１１０の厚さは例えば０．１ｍｍ〜０．３ｍｍ程度であり、絶縁層１２０の厚さは例えば１０μｍ以下としうる。導電パッド１８１の大きさはフレキシブルケーブル１７１を接続可能な形状および大きさであればよく、例えば１ｍｍ×０．１ｍｍ程度の矩形でありうる。導電パッド１８２はコンタクトホール１８４、１８６を形成する際にアラインメントが可能な形状および大きさであればよく、例えば０．１ｍｍ×０．２ｍｍ程度の矩形や直径０．１ｍｍ程度の円形でありうる。このような大きさの場合に導電パッド１８２は１つの画素内に配置することができる。また、導電パッド１８２は例えば１辺がそれぞれ０．２ｍｍ〜１ｍｍ程度の矩形や直径０．５ｍｍ程度の円形であってもよく、この場合に導電パッド１８２は複数の画素にまたがって配置される。コンタクトホール１８４、１８６は例えば直径０．０５ｍｍ程度の円形でありうる。コンタクトホール１８４、１８６の幅はそれぞれ基板１１０に平行な面に沿った方向における導電パッド１８３の幅よりも小さければよく、例えば導電パッド１８３の幅よりも０．０５ｍｍ程度小さければよい。導電パッド１８３は例えば０．１ｍｍ×０．１ｍｍ程度の矩形部分と、この矩形部分をゲート線１３３に接続する接続部分とを含みうる。
【００２０】
導電パッド１８１の大きさを１ｍｍ×０．１ｍｍ程度の矩形とし、画素ピッチを０．１ｍｍ〜０．２ｍｍとした場合に、導電パッド１８１は図４に示されるように複数の画素にまたがって配置されうる。図４は検出装置１００のうち基板１１０、絶縁層１２０、および画素アレイ１３０に注目した背面図であり、導電パッド１８１が配置された画素を示す。前述のように、画素２００には導電パッド１８３が配置され、コンタクトホール１８４を通る導電部材１８５を介して導電パッド１８３と導電パッド１８１とが接続される。導電パッド１８１は画素２００から行方向の両側の画素に向かって延びる。導電パッド１８１は画素２００から右側または左側の一方にのみ延びてもよい。また、行方向に延びた導電パッド１８１は１行の画素に収まるように配置されているが、複数行の画素にまたがって配置されてもよい。
【００２１】
画素２００とは異なり、図３に示される画素３００は導電パッド１８２、１８３、コンタクトホール１８４、１８６、および導電部材１８５、１８７を含まない。また、図４に示されるように画素３００は画素２００に隣接するため、画素３００において導電パッド１８１が基板１１０の下側に配置されている。
【００２２】
続いて、図５を用いて検出装置１００の製造方法の一例について説明する。図５では、導電接続部１８０を有する画素２００に注目して製造方法を説明する。まず、図５（ａ）に示されるように、基板１１０の上に導電パッド１８３を形成する。導電パッド１８３は例えばアルミニウム等の金属を用いて形成しうる。そして、導電パッド１８３の上に１０μｍ以下の絶縁層１２０を形成する。そして、絶縁層１２０を貫通し、導電パッド１８３の上側（絶縁層側）の面を露出させるコンタクトホール１８６（第１コンタクトホール）を形成する。
【００２３】
続いて、図５（ｂ）に示されるようにコンタクトホール１８６にタングステンなどの金属の導電部材１８７を埋め込む。そして、導電部材１８７を覆う導電パッド１８２と、ゲート電極２０１と、ゲート線１３３とを含む導電パターンを絶縁層１２０の上に形成する。続いて画素アレイ１３０の残りの要素を形成していくが、これは既存の方法に従って形成すればよいため説明を省略する。
【００２４】
続いて、図５（ｃ）に示されるように基板１１０を貫通し、導電パッド１８３の下側（基板側）の面を露出させるコンタクトホール１８４（第２コンタクトホール）を形成する。例えば基板１１０がガラスで形成され、フッ酸を用いたエッチングによりコンタクトホール１８４を形成する場合に、導電パッド１８３は対フッ酸性を有する金属を材料として用いうる。
【００２５】
続いて、コンタクトホール１８４にタングステンなどの金属の導電部材１８５を埋め込み、導電部材１８５を覆うように導電パッド１８１を基板１１０の裏側に形成することで、図２に示される画素２００が形成される。その後、図１に示されるシンチレータ１４０などのその他の構成要素を形成して検出装置１００が製造されるが既存の方法に従って形成すればよいため説明を省略する。
【００２６】
検出装置１００の製造方法において、基板１１０を貫通するコンタクトホール１８４を形成する前に、基板１１０を下側から全体的にエッチングして基板１１０の厚さを低減してもよい。例えば、準備した基板１１０の厚さが０．５ｍｍ〜１ｍｍの厚さである場合に、厚さが０．１ｍｍ〜０．３ｍｍ程度になるまで基板１１０をエッチングしてもよい。一般に、基板１１０の厚さが厚いほど、アスペクト比の制限により基板１１０を貫通するコンタクトホールの径も大きくなり、それに応じて導電パッド１８１の大きさも大きくなる。導電パッド１８１の大きさが大きくなると、導電パッド１８１と画素アレイ１３０との間の寄生容量も大きくなる。そこで、基板１１０の厚さを低減することによって、コンタクトホール１８４の径を小さくする。図５を用いて説明した製造方法によれば、基板１１０と絶縁層１２０との間に導電パッド１８３を配置することによって、基板１１０を貫通するコンタクトホール１８４と絶縁層１２０を貫通するコンタクトホール１８６とを別々に形成することができる。それにより、画素アレイ１３０と導電パッド１８１とを電気的に接続するための導電部材１８５、１８７を通すコンタクトホール１８４、１８６の径を小さくすることができ、導電パッド１８１の大きさを小さくできる。
【００２７】
続いて、図６を用いて、検出装置１００の変形例である検出装置６００について説明する。図１と同様に、図６（ａ）は検出装置６００の平面概略図を示し、図６（ｂ）は検出装置１００の上面概略図を示す。図１についての説明は図６にも同様に当てはまる。検出装置６００のうち検出装置１００と同様の構成要素は同一の参照符号を付して説明を省略する。
【００２８】
検出装置６００では、１本のゲート線１３３の複数の位置においてゲート駆動回路１６１からの信号電圧が印加される。図６に示される例では、１本のゲート線１３３に対して３つの導電接続部１８０ａ〜ｃを有し、行方向に並んだ複数の画素の相異なる位置においてゲート線１３３に接続される。例えば、導電接続部１８０ａは行方向に並んだ複数の画素の中央部分においてゲート線１３３に接続され、導電接続部１８０ｂ、ｃは行方向に並んだ複数の画素の端部においてゲート線１３３に接続される。導電接続部１８０ａ〜ｃの構成はそれぞれ導電接続部１８０と同じである。また、導電接続部１８０ａ〜ｃの一部を構成する導電パッド１８１ａ〜ｃがそれぞれ基板１１０の裏側に配置される。導電パッド１８１ａは行方向に並んだ画素の中央部分に配置され、導電パッド１８１ｂ、ｃは行方向に並んだ画素の端部に配置される。
【００２９】
ゲート駆動回路１６１と導電パッド１８１ａ〜ｃとの接続は、図６に示されるような先が分岐したフレキシブルケーブル６０１を用いてもよい。また、導電パッド１８１ａ〜ｃ同士を接続する導電線を基板１１０の裏側に形成し、この導電線とゲート駆動回路１６１とをフレキシブルケーブルで接続してもよい。
【００３０】
検出装置６００では、複数の位置でゲート線１３３に電圧を印加するため、検出装置１００よりも信号電圧の波形の変形の度合いを低減することができる。また、ゲート線１３３の一部に断線が生じた場合でもゲート線１３３に接続されるすべての画素の信号電圧を供給できる。
【００３１】
続いて、図７、図８を用いて本発明の第２実施形態に係る検出装置７００について説明する。図７は図１（ｂ）に対応し、検出装置７００の平面概略図を示す。検出装置７００の全体構成は検出装置１００の全体構成と同様のため、説明を省略する。図７においても半導体素子を等価回路として示し、見易さのために構成要素の一部を省略する。第１実施形態と同様の構成要素は同一の参照符号を付して説明を省略する。
【００３２】
検出装置７００の画素アレイは、回路素子として光電変換素子１３１と薄膜トランジスタ１３２、７０１とを有し、導電線としてバイアス線１３４と、信号線１３５と、ゲート線１３３、７０３と、リセット線７０２とを有しうる。また、検出装置７００は電子回路として信号処理回路１６２、リセット回路７０４、およびゲート駆動回路１６１、７０５を有しうる。リセット回路７０４およびゲート駆動回路７０５は基板１１０の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置７００の上からみて画素アレイに重なる位置に配置されてもよい。
【００３３】
リセット線７０２は列方向に延び、列方向に並んだ画素のそれぞれの薄膜トランジスタ７０１の第１主電極に接続される。薄膜トランジスタ７０１の第２主電極は光電変換素子１３１に接続される。ゲート線７０３は行方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ７０１のゲート電極に接続される。薄膜トランジスタ７０１は光電変換素子１３１をリセットするためのリセット用トランジスタとして機能する。
【００３４】
ゲート線７０３は、導電接続部１８０ｄとフレキシブルケーブル７０６を介して基板１１０の裏側からゲート駆動回路７０５に接続される。導電接続部１８０ｄの構成は上述の導電接続部１８０の構成と同様のため、説明を省略する。リセット線７０２はリセット回路７０４に電気的に接続される。
【００３５】
図８は図７に示される導電接続部１８０ｄを含む画素８００の平面図を示す。導電接続部１８０を含む画素は図２で説明したものと同様であるため、説明を省略する。画素８００の断面図は図２（ｂ）に示された画素２００と同様のため省略する。図８に示されるように、導電接続部１８０ｄの導電パッド１８２ｄはゲート線７０３に接続される。図７に示されるように導電接続部１８０と導電接続部１８０ｄとは別々の画素に配置されてもよい。また、レイアウト可能であれば、導電接続部１８０と導電接続部１８０ｄとを同一の画素に配置してもよい。
【００３６】
以上のように、検出装置７００においても、画素アレイに含まれる半導体素子及び導電線と、基板１１０の下に配置される電子回路及び導電パッドとの間の寄生容量が低減されうる。また、検出装置１００について上述した各種の変形例は検出装置７００についても同様に適用可能である。特に図６に示される変形例のように、１本のゲート線７０３に対して複数の導電接続部１８０ｄを配置してもよい。
【００３７】
続いて、図９、図１０を用いて本発明の第３実施形態に係る検出装置９００について説明する。図９は図１（ｂ）に対応し、検出装置９００の平面概略図を示す。検出装置９００の全体構成は検出装置１００の全体構成と同様のため、説明を省略する。図９においても半導体素子を等価回路として示し、見易さのために構成要素の一部を省略する。第１実施形態および第２実施形態と同様の構成要素は同一の参照符号を付して説明を省略する。
【００３８】
検出装置９００の画素アレイは、回路素子として光電変換素子１３１と薄膜トランジスタ７０１、９０１、９０２とを有し、導電線としてバイアス線１３４と、信号線１３５と、ゲート線７０３、９０３と、リセット線７０２と、電源線９０４とを有しうる。また、検出装置９００は電子回路として信号処理回路１６２、リセット回路７０４、およびゲート駆動回路７０５、９０５を有しうる。ゲート駆動回路９０５は基板１１０の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置９００の上からみて画素アレイに重なる位置に配置されてもよい。検出装置９００はさらに電源９０６を有しうる。
【００３９】
ゲート線９０３は行方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ９０１のゲート電極に接続される。電源線９０４は列方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ９０１の第１主電極に接続される。薄膜トランジスタ９０１の第２主電極は薄膜トランジスタ９０２の第１主電極に接続される。薄膜トランジスタ９０２の第２主電極は信号線１３５に接続される。薄膜トランジスタ９０２のゲート電極は光電変換素子１３１に接続される。薄膜トランジスタ９０１は転送用トランジスタとして機能し、薄膜トランジスタ９０２は光電変換素子１３１からの信号の読み出しに用いられるソースフォロア・トランジスタとして機能する。
【００４０】
ゲート線９０３は、導電接続部１８０ｅとフレキシブルケーブル９０７を介して基板１１０の裏側からゲート駆動回路９０５に接続される。導電接続部１８０ｅの構成は上述の導電接続部１８０の構成と同様のため、説明を省略する。信号線１３５は、導電接続部１８０ｆとフレキシブルケーブル９０８を介して基板１１０の裏側から信号処理回路１６２に接続される。導電接続部１８０ｆの構成は上述の導電接続部１８０の構成と同様のため、説明を省略する。電源線９０４は電源９０６に電気的に接続される。このように、検出装置９００は相異なる種類の信号を伝達するための複数の種類の導電線であるゲート線７０３、９０３、信号線１３５ごとに導電接続部１８０ｄ、１８０ｅ、１８０ｆを備える。
【００４１】
図１０は図９に示される導電接続部１８０ｆを含む画素１０００の平面図を示す。導電接続部１８０ｅを含む画素は図２で説明したものと同様であるため、説明を省略する。画素１０００の断面図は図２（ｂ）に示された画素２００と同様のため省略する。図１０に示されるように、導電接続部１８０ｆの導電パッド１８２ｆは信号線１３５に接続される。図９に示されるように導電接続部１８０ｄ、１８０ｅ、１８０ｆはそれぞれ別々の画素に配置されてもよい。また、レイアウト可能であれば、導電接続部１８０ｄ、１８０ｅ、１８０ｆを同一の画素に配置してもよい。
【００４２】
以上のように、検出装置９００においても、画素アレイに含まれる半導体素子及び導電線と、基板１１０の下に配置される電子回路及び導電パッドとの間の寄生容量が低減されうる。また、検出装置１００について上述した各種の変形例は検出装置９００についても同様に適用可能である。特に図６に示される変形例のように、１本の導電線に対して複数の導電接続部を配置してもよい。
【００４３】
上述の様々な実施形態では主にゲート線に対して導電接続部を設ける場合を扱ったが、本発明は画素アレイに含まれる何れの導電線に対しても適用可能である。例えば、第３実施形態の電源線９０４に対して導電接続部を設けて、電源線９０４の中央部分から電圧を印加してもよい。これにより、電源線９０４において生じるクロストークを低減できる。
【技術分野】
【０００１】
本発明は放射線検出装置を含む検出装置のような半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１が提案する放射線検出装置では、画素アレイを支持する基板として機能する絶縁層を貫通する導電性接着剤を介して、外部回路と画素アレイ内の半導体素子とが電気的に接続される。導電性接着剤は画素アレイの外側において基板を貫通し、外部回路は基板の外周よりも外側に配置される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３３８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載される放射線検出装置を含む検出装置のような半導体装置では、半導体装置を小型化するために外部回路を基板の裏側の面に対向する位置に配置することが望ましい。しかしながら、外部回路を基板の裏側の面に対向する位置に配置する場合に、画素アレイに含まれる回路素子及び導電線と、外部回路との間に生じる寄生容量が大きくなる。基板を厚くすることによりこの寄生容量を低減することも考えうるが、基板を厚くすると基板を貫通するコンタクトホールの径も大きくなり、基板の裏側に配置する導電パッドの面積も大きくなってしまう。そのため、導電パッドと画素アレイに含まれる回路素子及び導電線との間に生じる寄生容量が大きくなる。そこで、本発明の１つの側面は、半導体装置において、基板の表側に配置される回路素子及び導電線と、基板の裏側に配置される電子回路との間に生じる寄生容量を低減するための技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題に鑑みて、本発明の１つの側面に係る半導体装置は、基板と、前記基板の上に配置された画素アレイと、前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第１導電パッドと、電子回路を接続するために前記基板の下に配置された第２導電パッドとを有する半導体装置であって、前記基板と前記第１導電パッドとの間に配置された絶縁層と、前記基板と前記絶縁層との間に配置された第３導電パッドと、前記絶縁層を貫通する第１コンタクトホールを通り、前記第１導電パッドと前記第３導電パッドとを接続する第１導電部材と、前記基板を貫通する第２コンタクトホールを通り、前記第２導電パッドと前記第３導電パッドとを接続する第２導電部材とを備えることを特徴とする。
【発明の効果】
【０００６】
上記手段により、半導体装置において、基板の表側に配置される回路素子及び導電線と、基板の裏側に配置される電子回路との間に生じる寄生容量を低減するための技術が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の検出装置１００の例示の構成を説明する図。
【図２】第１実施形態の画素２００の例示の構成を説明する図。
【図３】第１実施形態の画素３００の例示の構成を説明する図。
【図４】第１実施形態の導電パッド１８１の配置例を説明する図。
【図５】第１実施形態の検出装置１００の例示の製造方法を説明する図。
【図６】第１実施形態の変形例を説明する図。
【図７】第２実施形態の検出装置７００の例示の構成を説明する図。
【図８】第２実施形態の画素８００の例示の構成を説明する図。
【図９】第３実施形態の検出装置９００の例示の構成を説明する図。
【図１０】第３実施形態の画素１０００の例示の構成を説明する図。
【発明を実施するための形態】
【０００８】
以下、本発明の様々な実施形態について添付の図面を参照して具体的に説明する。本発明は基板の第１面の上に回路素子および導電線を有し、基板の第１面とは反対側の第２面に対向する位置に電子回路を配置可能な任意の半導体装置に適用可能である。以下では回路素子および導電線を有する面を基板の表面とよび、その反対側の面を基板の裏面とよぶ。また、基板の裏面から表面へ向かう方向を上向きと規定し、基板の表面から裏面へ向かう方向を下向きと規定する。このような半導体装置の例として入射された放射線を検出する検出装置や画像を表示する表示装置が挙げられるが、以下では検出装置について説明する。検出装置は、回路素子として、可視光、赤外光等の光、Ｘ線、α線、β線、γ線等の放射線を含む電磁波を電気信号に変換する変換素子と、スイッチ素子として機能する薄膜トランジスタとを有しうる。また、回路素子は抵抗などを含んでもよい。
【０００９】
図１を用いて本発明の第１実施形態に係る検出装置１００の全体構成の一例を説明する。図１（ａ）は検出装置１００の正面概略図を示し、図１（ｂ）は検出装置１００の平面概略図を示す。図１（ｂ）では半導体素子を等価回路として示し、見易さのために図１（ａ）に示される構成要素の一部を省略する。
【００１０】
図１（ａ）に示されるように、検出装置１００において、基板１１０の上に絶縁層１２０が配置され、さらにその上に画素アレイ１３０が配置されうる。基板１１０は例えばガラスや耐熱性プラスチックなどの絶縁性を有する材料で形成されうる。絶縁層１２０は有機材料や無機材料で形成されうる。画素アレイ１３０の上にはシンチレータ１４０が配置され、さらにその上にカバー１５０が配置されうる。基板１１０は支持台１９２を介して基台１９１に固定される。基台１９１の上には電子回路として、ゲート駆動回路１６１、信号処理回路１６２、およびバイアス回路１６３が配置される。これらの電子回路のうち少なくとも１つは基板１１０の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置１００の上からみて画素アレイ１３０に重なる位置に配置されてもよい。基板１１０の下には基板１１０および絶縁層１２０を貫通する導電部材を介して画素アレイ１３０に電気的に接続された導電パッド１８１が配置される。ゲート駆動回路１６１はフレキシブルケーブル１７１を介して導電パッド１８１に接続される。その結果、ゲート駆動回路１６１は画素アレイ１３０に電気的に接続される。信号処理回路１６２はフレキシブルケーブル１７２を介して画素アレイ１３０に電気的に接続される。バイアス回路１６３はフレキシブルケーブル１７３を介して画素アレイ１３０に電気的に接続される。検出装置１００はカバー１５０の一部を露出するように外装箱１９３で包まれる。この露出した部分から放射線が入射され、この放射線がシンチレータ１４０で可視光に変換され、この可視光が画素アレイ１３０で検出される。図１（ａ）では検出装置１００の内部を視認できるように外装箱１９３の視点側の面を除去して描いている。
【００１１】
続いて、図１（ｂ）を用いて画素アレイ１３０の構成の一例を説明する。図１（ｂ）では見易さのためにゲート駆動回路１６１、信号処理回路１６２、およびバイアス回路１６３を基板１１０の外周の外側に示すが、前述のようにこれらの電子回路は基板１１０の裏面に対向する位置に配置されうる。画素アレイ１３０は２次元配列に配置された複数の画素と、これらの画素に接続された導電線とを含みうる。図１（ｂ）では見易さのために５行５列の画素が示されるが、画素の個数はこれに限定されない。画素ピッチは例えば０．１ｍｍ〜０．２ｍｍに設計しうる。それぞれの画素は回路素子として、光電変換素子１３１と薄膜トランジスタ１３２とを有しうる。薄膜トランジスタ１３２の主電極の一方、例えば第１主電極が光電変換素子１３１の電極に接続される。薄膜トランジスタ１３２は光電変換素子１３１からの信号を転送するための転送用トランジスタとして機能する。
【００１２】
画素アレイ１３０はさらに、行方向に延びた複数のゲート線１３３と、列方向に延びた複数のバイアス線１３４と、列方向に延びた複数の信号線１３５とを備えうる。ゲート線１３３は行方向に並んだ複数の画素のそれぞれの薄膜トランジスタ１３２のゲートに接続される。バイアス線１３４は列方向に並んだ複数の画素のそれぞれの光電変換素子１３１の電極に接続される。信号線１３５は列方向に並んだ複数の画素のそれぞれの薄膜トランジスタ１３２の主電極の他方、例えば第２主電極に接続される。このように、画素アレイ１３０は回路素子として光電変換素子１３１と薄膜トランジスタ１３２とを有し、導電線としてゲート線１３３と、バイアス線１３４と、信号線１３５とを有しうる。ゲート線１３３は基板１１０の表面と裏面とを電気的に接続するための導電接続部１８０を介して、基板１１０の裏側に位置するフレキシブルケーブル１７１に接続されうる。後述するように、導電接続部１８０は、基板１１０の上に配置された導電パッド１８２（第１導電パッド）および基板の下に配置された導電パッド１８１（第２導電パッド）を備えうる。ここで、導電パッド１８２は、画素アレイの回路素子に電気的に接続されており、導電パッド１８１は、電子回路を接続するためのものである。また、検出装置１００は基板１１０と導電パッド１８２及び画素アレイ１３０との間に配置された絶縁層１２０を有し、導電接続部１８０は絶縁層１２０と基板１１０との間に配置された導電パッド１８３（第３導電パッド）を備えうる。導電接続部１８０は、絶縁層１２０を貫通して導電パッド１８２と導電パッド１８３とを接続する導電部材１８７（第１導電部材）と、基板１１０を貫通して導電パッド１８１と導電パッド１８３とを接続する導電部材１８５（第２導電部材）をさらに備えうる。
【００１３】
検出装置１００において、基板１１０の下に電子回路、例えばゲート駆動回路１６１が配置されうる。そのため、ゲート駆動回路１６１と画素アレイ１３０内の半導体素子および導電線との間に寄生容量が生じうる。生じる寄生容量が大きいと、検出装置１００によって得られる画像にアーチファクトが生じうる。そこで、本実施形態ではこれらの寄生容量を低減するために、画素アレイ１３０とゲート駆動回路１６１との間に、基板１１０のほかに絶縁層１２０を配置する。絶縁層１２０を配置することによって、画素アレイ１３０とゲート駆動回路１６１との間の距離が大きくなり、画素アレイ１３０内の半導体素子及び導電線とゲート駆動回路１６１との間に生じる寄生容量を低減しうる。寄生容量を更に低減するために、絶縁層１２０の誘電率は、基板１１０の誘電率よりも低くてもよい。例えば、基板１１０の誘電率が４〜４．５である場合に、絶縁層１２０を誘電率が３〜４の有機材料で形成してもよい。このように寄生容量を低減することによってゲート駆動回路１６１のレイアウトの自由度が増し、ゲート駆動回路１６１を基板１１０の裏側に配置することで、基板１１０の外周の外側に配置する場合に比べて検出装置１００の大きさを低減することができる。本例では、先の規定にあわせて、基板１１０に対して画素アレイ１３０が配置される側を上とし、基板１１０に対して画素アレイ１３０が配置される側の反対側を下とする。
【００１４】
また、画素アレイ１３０と基板１１０との間に絶縁層１２０を配置することによって、基板１１０の下に配置された導電パッド１８１と、画素アレイ１３０内の半導体素子および導電線との間の寄生容量も低減されうる。そのため、導電パッド１８１を基板１１０の裏面の任意の位置に配置することができる。その結果、導電接続部１８０を介して、ゲート線１３３の任意の位置にゲート駆動回路１６１からの信号電圧を印加することができる。一般に、導電線を伝わる信号電圧の波形は導電線の抵抗と導電線に生じる寄生容量との積、すなわち時定数が大きいほど変化の度合いも大きくなる。また、信号電圧を印加する時間（パルス幅）が短いほど波形の変形の度合いも大きくなる。従って、導電線への信号電圧の印加位置から画素までの導電線の長さが短いほど波形の変形の度合いも小さくなり、より高速に画素を駆動できる。検出装置１００では、図１に示されるように、行方向に並んだ複数の画素の間においてゲート線１３３に導電パッド１８１を接続することによって、印加位置から最も遠い画素までのゲート線１３３の長さを短くできる。特に、行方向に並んだ複数の画素の中央部分において、ゲート駆動回路１６１からの信号電圧をゲート線１３３に印加してもよい。ここで、中央部分とは、厳密に中心である必要はなく、例えば中心から１０％以内の範囲を表しうる。この構成では、行方向に並んだ複数の画素の外側から信号電圧を印加する場合に比べて、印加位置から最も遠くに位置する画素までの導電線の長さを短くできる。その結果、画素を高速で駆動することができる。
【００１５】
続いて、図２、図３を用いて、図１（ｂ）に示される導電接続部１８０を含む画素２００と導電接続部１８０を含まない画素３００とを詳細に説明する。図２（ａ）は画素２００の平面図を示し、図２（ｂ）は図２（ａ）のＡ−Ａ線断面図を示す。図３（ａ）は画素３００の平面図を示し、図３（ｂ）は図３（ａ）のＢ−Ｂ線断面図を示す。図２、図３において外周の点線は隣接する画素との境界を示す。図２、図３では見易さのために検出装置１００のうち、基板１１０、絶縁層１２０、および画素アレイ１３０に関する部分のみに注目している。
【００１６】
前述のように、基板１１０の上に絶縁層１２０が配置される。絶縁層１２０の上に、ゲート電極２０１、ゲート線１３３、および導電パッド１８２とを含む導電パターンが配置される。ゲート電極２０１および導電パッド１８２はそれぞれゲート線１３３に接続される。ゲート電極２０１、ゲート線１３３、および導電パッド１８２の上に絶縁層２０２が配置される。絶縁層２０２は薄膜トランジスタ１３２のゲート絶縁膜として機能しうる。ゲート電極２０１の上に絶縁層２０２を介して半導体層２０３が配置される。半導体層２０３の上には、一方の側に不純物層２０４を介して薄膜トランジスタ１３２の第１主電極２０５が配置され、他方の側に不純物層２０６を介して第２主電極２０７が配置される。ゲート電極２０１、絶縁層２０２、半導体層２０３、不純物層２０４、２０６、第１主電極２０５、および第２主電極２０７によって薄膜トランジスタ１３２が形成されうる。第２主電極２０７は絶縁層２０２の上に配置された信号線１３５に接続される。
【００１７】
薄膜トランジスタ１３２及び絶縁層２０２の上に絶縁層２０８が配置され、さらにその上に平坦化層２０９が配置される。平坦化層２０９の上に電極２１０が配置される。電極２１０の一部は絶縁層２０８及び平坦化層２０９を貫通するコンタクトホール２１１を通じて第１主電極２０５に接続される。電極２１０は絶縁層２１２で覆われる。絶縁層２１２は隣接する画素の電極２１０同士を絶縁する。絶縁層２１２の上に半導体層２１３、不純物層２１４、および電極２１５が順に配置される。電極２１０、絶縁層２１２、半導体層２１３、不純物層２１４、および電極２１５によって光電変換素子１３１が形成されうる。不純物層２１４と電極２１５との間にバイアス線１３４が配置され、電極２１５とバイアス線１３４とが接続される。光電変換素子１３１を覆うように絶縁層２１６が配置される。絶縁層２１６は隣接する画素の光電変換素子１３１同士を絶縁する。
【００１８】
検出装置１００はさらに、基板１１０の上に導電パッド１８３を有し、導電パッド１８３の上に絶縁層１２０が配置される。基板１１０には基板１１０を貫通するコンタクトホール１８４が形成され、コンタクトホール１８４を通る導電部材１８５によって導電パッド１８１と導電パッド１８３とが接続される。また、絶縁層１２０には絶縁層１２０を貫通するコンタクトホール１８６が形成され、コンタクトホール１８６を通る導電部材１８７によって導電パッド１８２と導電パッド１８３とが接続される。導電パッド１８１、１８２、１８３および導電部材１８５、１８７により導電接続部１８０が構成されうる。導電パッド１８１は図１（ａ）に示されるようにフレキシブルケーブル１７１を介してゲート駆動回路１６１に接続され、導電パッド１８２は図２（ａ）に示されるようにゲート線１３３に接続される。従って、導電接続部１８０を介してゲート駆動回路１６１と画素アレイ１３０内の薄膜トランジスタ１３２とが電気的に接続される。
【００１９】
基板１１０の厚さは例えば０．１ｍｍ〜０．３ｍｍ程度であり、絶縁層１２０の厚さは例えば１０μｍ以下としうる。導電パッド１８１の大きさはフレキシブルケーブル１７１を接続可能な形状および大きさであればよく、例えば１ｍｍ×０．１ｍｍ程度の矩形でありうる。導電パッド１８２はコンタクトホール１８４、１８６を形成する際にアラインメントが可能な形状および大きさであればよく、例えば０．１ｍｍ×０．２ｍｍ程度の矩形や直径０．１ｍｍ程度の円形でありうる。このような大きさの場合に導電パッド１８２は１つの画素内に配置することができる。また、導電パッド１８２は例えば１辺がそれぞれ０．２ｍｍ〜１ｍｍ程度の矩形や直径０．５ｍｍ程度の円形であってもよく、この場合に導電パッド１８２は複数の画素にまたがって配置される。コンタクトホール１８４、１８６は例えば直径０．０５ｍｍ程度の円形でありうる。コンタクトホール１８４、１８６の幅はそれぞれ基板１１０に平行な面に沿った方向における導電パッド１８３の幅よりも小さければよく、例えば導電パッド１８３の幅よりも０．０５ｍｍ程度小さければよい。導電パッド１８３は例えば０．１ｍｍ×０．１ｍｍ程度の矩形部分と、この矩形部分をゲート線１３３に接続する接続部分とを含みうる。
【００２０】
導電パッド１８１の大きさを１ｍｍ×０．１ｍｍ程度の矩形とし、画素ピッチを０．１ｍｍ〜０．２ｍｍとした場合に、導電パッド１８１は図４に示されるように複数の画素にまたがって配置されうる。図４は検出装置１００のうち基板１１０、絶縁層１２０、および画素アレイ１３０に注目した背面図であり、導電パッド１８１が配置された画素を示す。前述のように、画素２００には導電パッド１８３が配置され、コンタクトホール１８４を通る導電部材１８５を介して導電パッド１８３と導電パッド１８１とが接続される。導電パッド１８１は画素２００から行方向の両側の画素に向かって延びる。導電パッド１８１は画素２００から右側または左側の一方にのみ延びてもよい。また、行方向に延びた導電パッド１８１は１行の画素に収まるように配置されているが、複数行の画素にまたがって配置されてもよい。
【００２１】
画素２００とは異なり、図３に示される画素３００は導電パッド１８２、１８３、コンタクトホール１８４、１８６、および導電部材１８５、１８７を含まない。また、図４に示されるように画素３００は画素２００に隣接するため、画素３００において導電パッド１８１が基板１１０の下側に配置されている。
【００２２】
続いて、図５を用いて検出装置１００の製造方法の一例について説明する。図５では、導電接続部１８０を有する画素２００に注目して製造方法を説明する。まず、図５（ａ）に示されるように、基板１１０の上に導電パッド１８３を形成する。導電パッド１８３は例えばアルミニウム等の金属を用いて形成しうる。そして、導電パッド１８３の上に１０μｍ以下の絶縁層１２０を形成する。そして、絶縁層１２０を貫通し、導電パッド１８３の上側（絶縁層側）の面を露出させるコンタクトホール１８６（第１コンタクトホール）を形成する。
【００２３】
続いて、図５（ｂ）に示されるようにコンタクトホール１８６にタングステンなどの金属の導電部材１８７を埋め込む。そして、導電部材１８７を覆う導電パッド１８２と、ゲート電極２０１と、ゲート線１３３とを含む導電パターンを絶縁層１２０の上に形成する。続いて画素アレイ１３０の残りの要素を形成していくが、これは既存の方法に従って形成すればよいため説明を省略する。
【００２４】
続いて、図５（ｃ）に示されるように基板１１０を貫通し、導電パッド１８３の下側（基板側）の面を露出させるコンタクトホール１８４（第２コンタクトホール）を形成する。例えば基板１１０がガラスで形成され、フッ酸を用いたエッチングによりコンタクトホール１８４を形成する場合に、導電パッド１８３は対フッ酸性を有する金属を材料として用いうる。
【００２５】
続いて、コンタクトホール１８４にタングステンなどの金属の導電部材１８５を埋め込み、導電部材１８５を覆うように導電パッド１８１を基板１１０の裏側に形成することで、図２に示される画素２００が形成される。その後、図１に示されるシンチレータ１４０などのその他の構成要素を形成して検出装置１００が製造されるが既存の方法に従って形成すればよいため説明を省略する。
【００２６】
検出装置１００の製造方法において、基板１１０を貫通するコンタクトホール１８４を形成する前に、基板１１０を下側から全体的にエッチングして基板１１０の厚さを低減してもよい。例えば、準備した基板１１０の厚さが０．５ｍｍ〜１ｍｍの厚さである場合に、厚さが０．１ｍｍ〜０．３ｍｍ程度になるまで基板１１０をエッチングしてもよい。一般に、基板１１０の厚さが厚いほど、アスペクト比の制限により基板１１０を貫通するコンタクトホールの径も大きくなり、それに応じて導電パッド１８１の大きさも大きくなる。導電パッド１８１の大きさが大きくなると、導電パッド１８１と画素アレイ１３０との間の寄生容量も大きくなる。そこで、基板１１０の厚さを低減することによって、コンタクトホール１８４の径を小さくする。図５を用いて説明した製造方法によれば、基板１１０と絶縁層１２０との間に導電パッド１８３を配置することによって、基板１１０を貫通するコンタクトホール１８４と絶縁層１２０を貫通するコンタクトホール１８６とを別々に形成することができる。それにより、画素アレイ１３０と導電パッド１８１とを電気的に接続するための導電部材１８５、１８７を通すコンタクトホール１８４、１８６の径を小さくすることができ、導電パッド１８１の大きさを小さくできる。
【００２７】
続いて、図６を用いて、検出装置１００の変形例である検出装置６００について説明する。図１と同様に、図６（ａ）は検出装置６００の平面概略図を示し、図６（ｂ）は検出装置１００の上面概略図を示す。図１についての説明は図６にも同様に当てはまる。検出装置６００のうち検出装置１００と同様の構成要素は同一の参照符号を付して説明を省略する。
【００２８】
検出装置６００では、１本のゲート線１３３の複数の位置においてゲート駆動回路１６１からの信号電圧が印加される。図６に示される例では、１本のゲート線１３３に対して３つの導電接続部１８０ａ〜ｃを有し、行方向に並んだ複数の画素の相異なる位置においてゲート線１３３に接続される。例えば、導電接続部１８０ａは行方向に並んだ複数の画素の中央部分においてゲート線１３３に接続され、導電接続部１８０ｂ、ｃは行方向に並んだ複数の画素の端部においてゲート線１３３に接続される。導電接続部１８０ａ〜ｃの構成はそれぞれ導電接続部１８０と同じである。また、導電接続部１８０ａ〜ｃの一部を構成する導電パッド１８１ａ〜ｃがそれぞれ基板１１０の裏側に配置される。導電パッド１８１ａは行方向に並んだ画素の中央部分に配置され、導電パッド１８１ｂ、ｃは行方向に並んだ画素の端部に配置される。
【００２９】
ゲート駆動回路１６１と導電パッド１８１ａ〜ｃとの接続は、図６に示されるような先が分岐したフレキシブルケーブル６０１を用いてもよい。また、導電パッド１８１ａ〜ｃ同士を接続する導電線を基板１１０の裏側に形成し、この導電線とゲート駆動回路１６１とをフレキシブルケーブルで接続してもよい。
【００３０】
検出装置６００では、複数の位置でゲート線１３３に電圧を印加するため、検出装置１００よりも信号電圧の波形の変形の度合いを低減することができる。また、ゲート線１３３の一部に断線が生じた場合でもゲート線１３３に接続されるすべての画素の信号電圧を供給できる。
【００３１】
続いて、図７、図８を用いて本発明の第２実施形態に係る検出装置７００について説明する。図７は図１（ｂ）に対応し、検出装置７００の平面概略図を示す。検出装置７００の全体構成は検出装置１００の全体構成と同様のため、説明を省略する。図７においても半導体素子を等価回路として示し、見易さのために構成要素の一部を省略する。第１実施形態と同様の構成要素は同一の参照符号を付して説明を省略する。
【００３２】
検出装置７００の画素アレイは、回路素子として光電変換素子１３１と薄膜トランジスタ１３２、７０１とを有し、導電線としてバイアス線１３４と、信号線１３５と、ゲート線１３３、７０３と、リセット線７０２とを有しうる。また、検出装置７００は電子回路として信号処理回路１６２、リセット回路７０４、およびゲート駆動回路１６１、７０５を有しうる。リセット回路７０４およびゲート駆動回路７０５は基板１１０の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置７００の上からみて画素アレイに重なる位置に配置されてもよい。
【００３３】
リセット線７０２は列方向に延び、列方向に並んだ画素のそれぞれの薄膜トランジスタ７０１の第１主電極に接続される。薄膜トランジスタ７０１の第２主電極は光電変換素子１３１に接続される。ゲート線７０３は行方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ７０１のゲート電極に接続される。薄膜トランジスタ７０１は光電変換素子１３１をリセットするためのリセット用トランジスタとして機能する。
【００３４】
ゲート線７０３は、導電接続部１８０ｄとフレキシブルケーブル７０６を介して基板１１０の裏側からゲート駆動回路７０５に接続される。導電接続部１８０ｄの構成は上述の導電接続部１８０の構成と同様のため、説明を省略する。リセット線７０２はリセット回路７０４に電気的に接続される。
【００３５】
図８は図７に示される導電接続部１８０ｄを含む画素８００の平面図を示す。導電接続部１８０を含む画素は図２で説明したものと同様であるため、説明を省略する。画素８００の断面図は図２（ｂ）に示された画素２００と同様のため省略する。図８に示されるように、導電接続部１８０ｄの導電パッド１８２ｄはゲート線７０３に接続される。図７に示されるように導電接続部１８０と導電接続部１８０ｄとは別々の画素に配置されてもよい。また、レイアウト可能であれば、導電接続部１８０と導電接続部１８０ｄとを同一の画素に配置してもよい。
【００３６】
以上のように、検出装置７００においても、画素アレイに含まれる半導体素子及び導電線と、基板１１０の下に配置される電子回路及び導電パッドとの間の寄生容量が低減されうる。また、検出装置１００について上述した各種の変形例は検出装置７００についても同様に適用可能である。特に図６に示される変形例のように、１本のゲート線７０３に対して複数の導電接続部１８０ｄを配置してもよい。
【００３７】
続いて、図９、図１０を用いて本発明の第３実施形態に係る検出装置９００について説明する。図９は図１（ｂ）に対応し、検出装置９００の平面概略図を示す。検出装置９００の全体構成は検出装置１００の全体構成と同様のため、説明を省略する。図９においても半導体素子を等価回路として示し、見易さのために構成要素の一部を省略する。第１実施形態および第２実施形態と同様の構成要素は同一の参照符号を付して説明を省略する。
【００３８】
検出装置９００の画素アレイは、回路素子として光電変換素子１３１と薄膜トランジスタ７０１、９０１、９０２とを有し、導電線としてバイアス線１３４と、信号線１３５と、ゲート線７０３、９０３と、リセット線７０２と、電源線９０４とを有しうる。また、検出装置９００は電子回路として信号処理回路１６２、リセット回路７０４、およびゲート駆動回路７０５、９０５を有しうる。ゲート駆動回路９０５は基板１１０の裏面に対向する位置に配置されうる。特に、これらの電子回路は検出装置９００の上からみて画素アレイに重なる位置に配置されてもよい。検出装置９００はさらに電源９０６を有しうる。
【００３９】
ゲート線９０３は行方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ９０１のゲート電極に接続される。電源線９０４は列方向に延び、行方向に並んだ画素のそれぞれの薄膜トランジスタ９０１の第１主電極に接続される。薄膜トランジスタ９０１の第２主電極は薄膜トランジスタ９０２の第１主電極に接続される。薄膜トランジスタ９０２の第２主電極は信号線１３５に接続される。薄膜トランジスタ９０２のゲート電極は光電変換素子１３１に接続される。薄膜トランジスタ９０１は転送用トランジスタとして機能し、薄膜トランジスタ９０２は光電変換素子１３１からの信号の読み出しに用いられるソースフォロア・トランジスタとして機能する。
【００４０】
ゲート線９０３は、導電接続部１８０ｅとフレキシブルケーブル９０７を介して基板１１０の裏側からゲート駆動回路９０５に接続される。導電接続部１８０ｅの構成は上述の導電接続部１８０の構成と同様のため、説明を省略する。信号線１３５は、導電接続部１８０ｆとフレキシブルケーブル９０８を介して基板１１０の裏側から信号処理回路１６２に接続される。導電接続部１８０ｆの構成は上述の導電接続部１８０の構成と同様のため、説明を省略する。電源線９０４は電源９０６に電気的に接続される。このように、検出装置９００は相異なる種類の信号を伝達するための複数の種類の導電線であるゲート線７０３、９０３、信号線１３５ごとに導電接続部１８０ｄ、１８０ｅ、１８０ｆを備える。
【００４１】
図１０は図９に示される導電接続部１８０ｆを含む画素１０００の平面図を示す。導電接続部１８０ｅを含む画素は図２で説明したものと同様であるため、説明を省略する。画素１０００の断面図は図２（ｂ）に示された画素２００と同様のため省略する。図１０に示されるように、導電接続部１８０ｆの導電パッド１８２ｆは信号線１３５に接続される。図９に示されるように導電接続部１８０ｄ、１８０ｅ、１８０ｆはそれぞれ別々の画素に配置されてもよい。また、レイアウト可能であれば、導電接続部１８０ｄ、１８０ｅ、１８０ｆを同一の画素に配置してもよい。
【００４２】
以上のように、検出装置９００においても、画素アレイに含まれる半導体素子及び導電線と、基板１１０の下に配置される電子回路及び導電パッドとの間の寄生容量が低減されうる。また、検出装置１００について上述した各種の変形例は検出装置９００についても同様に適用可能である。特に図６に示される変形例のように、１本の導電線に対して複数の導電接続部を配置してもよい。
【００４３】
上述の様々な実施形態では主にゲート線に対して導電接続部を設ける場合を扱ったが、本発明は画素アレイに含まれる何れの導電線に対しても適用可能である。例えば、第３実施形態の電源線９０４に対して導電接続部を設けて、電源線９０４の中央部分から電圧を印加してもよい。これにより、電源線９０４において生じるクロストークを低減できる。
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に配置された画素アレイと、
前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第１導電パッドと、
電子回路を接続するために前記基板の下に配置された第２導電パッドと
を有する半導体装置であって、
前記基板と前記第１導電パッドとの間に配置された絶縁層と、
前記基板と前記絶縁層との間に配置された第３導電パッドと、
前記絶縁層を貫通する第１コンタクトホールを通り、前記第１導電パッドと前記第３導電パッドとを接続する第１導電部材と、
前記基板を貫通する第２コンタクトホールを通り、前記第２導電パッドと前記第３導電パッドとを接続する第２導電部材と
を備えることを特徴とする半導体装置。
【請求項２】
前記絶縁層の誘電率は前記基板の誘電率よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記画素アレイは、行方向又は列方向に並んだ複数の画素にそれぞれ含まれる回路素子に接続された導電線をさらに備え、
前記第１導電パッドは、前記行方向又は列方向に並んだ複数の画素の間において前記導電線に接続される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電パッドは、前記行方向又は列方向に並んだ複数の画素の中央部分において前記導電線に接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体装置は１本の前記導電線に対して複数の導電接続部を備え、
前記複数の導電接続部はそれぞれ、前記第１導電パッド、前記第２導電パッド、前記第３導電パッド、前記第１導電部材及び前記第２導電部材を含み、
前記複数の導電接続部のそれぞれの前記第１導電パッドは、前記行方向又は列方向に並んだ複数の画素の相異なる位置において前記１本の導電線に接続される
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記画素アレイは相異なる種類の信号を伝達するための複数の種類の導電線を備え、
前記半導体装置は、前記複数の種類の導電線ごとに導電接続部を備え、
前記導電接続部は、前記第１導電パッド、前記第２導電パッド、前記第３導電パッド、前記第１導電部材及び前記第２導電部材を含む
ことを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
【請求項７】
前記画素アレイは、前記回路素子として電磁波を電気信号に変換する変換素子と、前記変換素子からの信号を転送するための転送用トランジスタとを有し、
前記転送用トランジスタによって転送された前記変換素子からの信号を処理する電子回路をさらに備える
ことを特徴とする請求項１乃至６の何れか１項に記載の半導体装置。
【請求項８】
基板と、前記基板の上に配置された画素アレイと、前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第１導電パッドと、電子回路を接続するために前記基板の下に配置された第２導電パッドとを有する半導体装置の製造方法であって、
前記基板の上に第３導電パッドを形成する工程と、
前記第３導電パッドの上に絶縁層を形成する工程と、
前記絶縁層を貫通し、前記第３導電パッドの面のうち前記絶縁層側の面を露出させる第１コンタクトホールを形成する工程と、
前記第１コンタクトホールを通り、前記第３導電パッドに接続された第１導電部材を形成する工程と、
前記第１導電部材に接続された前記第１導電パッドを前記絶縁層の上に形成する工程と、
前記画素アレイを前記絶縁層の上に形成する工程と、
前記基板を貫通し、前記第３導電パッドの面のうち前記基板側の面を露出させる第２コンタクトホールを形成する工程と、
前記第２コンタクトホールを通り、前記第３導電パッドに接続された第２導電部材を形成する工程と、
前記第２導電部材に接続された第２導電パッドを前記基板の下に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１】
基板と、
前記基板の上に配置された画素アレイと、
前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第１導電パッドと、
電子回路を接続するために前記基板の下に配置された第２導電パッドと
を有する半導体装置であって、
前記基板と前記第１導電パッドとの間に配置された絶縁層と、
前記基板と前記絶縁層との間に配置された第３導電パッドと、
前記絶縁層を貫通する第１コンタクトホールを通り、前記第１導電パッドと前記第３導電パッドとを接続する第１導電部材と、
前記基板を貫通する第２コンタクトホールを通り、前記第２導電パッドと前記第３導電パッドとを接続する第２導電部材と
を備えることを特徴とする半導体装置。
【請求項２】
前記絶縁層の誘電率は前記基板の誘電率よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記画素アレイは、行方向又は列方向に並んだ複数の画素にそれぞれ含まれる回路素子に接続された導電線をさらに備え、
前記第１導電パッドは、前記行方向又は列方向に並んだ複数の画素の間において前記導電線に接続される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電パッドは、前記行方向又は列方向に並んだ複数の画素の中央部分において前記導電線に接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体装置は１本の前記導電線に対して複数の導電接続部を備え、
前記複数の導電接続部はそれぞれ、前記第１導電パッド、前記第２導電パッド、前記第３導電パッド、前記第１導電部材及び前記第２導電部材を含み、
前記複数の導電接続部のそれぞれの前記第１導電パッドは、前記行方向又は列方向に並んだ複数の画素の相異なる位置において前記１本の導電線に接続される
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記画素アレイは相異なる種類の信号を伝達するための複数の種類の導電線を備え、
前記半導体装置は、前記複数の種類の導電線ごとに導電接続部を備え、
前記導電接続部は、前記第１導電パッド、前記第２導電パッド、前記第３導電パッド、前記第１導電部材及び前記第２導電部材を含む
ことを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
【請求項７】
前記画素アレイは、前記回路素子として電磁波を電気信号に変換する変換素子と、前記変換素子からの信号を転送するための転送用トランジスタとを有し、
前記転送用トランジスタによって転送された前記変換素子からの信号を処理する電子回路をさらに備える
ことを特徴とする請求項１乃至６の何れか１項に記載の半導体装置。
【請求項８】
基板と、前記基板の上に配置された画素アレイと、前記基板の上に配置され、前記画素アレイの回路素子に電気的に接続された第１導電パッドと、電子回路を接続するために前記基板の下に配置された第２導電パッドとを有する半導体装置の製造方法であって、
前記基板の上に第３導電パッドを形成する工程と、
前記第３導電パッドの上に絶縁層を形成する工程と、
前記絶縁層を貫通し、前記第３導電パッドの面のうち前記絶縁層側の面を露出させる第１コンタクトホールを形成する工程と、
前記第１コンタクトホールを通り、前記第３導電パッドに接続された第１導電部材を形成する工程と、
前記第１導電部材に接続された前記第１導電パッドを前記絶縁層の上に形成する工程と、
前記画素アレイを前記絶縁層の上に形成する工程と、
前記基板を貫通し、前記第３導電パッドの面のうち前記基板側の面を露出させる第２コンタクトホールを形成する工程と、
前記第２コンタクトホールを通り、前記第３導電パッドに接続された第２導電部材を形成する工程と、
前記第２導電部材に接続された第２導電パッドを前記基板の下に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１９５５０９（Ｐ２０１２−１９５５０９Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５９６５６（Ｐ２０１１−５９６５６）
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
[ Back to top ]