半導体装置及び半導体装置製造方法
【課題】回路素子やインダクタを複合一体化し、インダクタで発生する熱に対して放熱機能を有する半導体装置を提供する。
【解決手段】第１リード１０と、第１リード１０と分離配置された第２リード１２と、第１リード１０の表面に搭載されるインダクタＬと、第２リード１２に搭載され、第１リード１０及び第２リード１２のアウターリードにてインダクタＬと電気的に接続される回路素子と、第１リード１０の裏面と第２リードの素子搭載部裏面の一部を露出し、インダクタＬ及び回路素子を封止する第１封止体２０とを備える。
【解決手段】第１リード１０と、第１リード１０と分離配置された第２リード１２と、第１リード１０の表面に搭載されるインダクタＬと、第２リード１２に搭載され、第１リード１０及び第２リード１２のアウターリードにてインダクタＬと電気的に接続される回路素子と、第１リード１０の裏面と第２リードの素子搭載部裏面の一部を露出し、インダクタＬ及び回路素子を封止する第１封止体２０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、インダクタを内蔵するモールドパッケージの半導体装置及び半導体装置製造方法に関する。
【背景技術】
【０００２】
ノート型パソコン、携帯電話、及び携帯情報端末等の携帯型電子機器においては、電源として電池を用いるものが多く、電源電圧を所定の動作電圧に変換する電力変換装置としてＤＣ−ＤＣコンバータを備えている。
【０００３】
ＤＣ−ＤＣコンバータは、入力された直流電圧を所望の直流電圧に変換して出力する装置である。このようなＤＣ−ＤＣコンバータは、各種電子機器の小型化、多機能化に伴い、回路基板上における形成面積の小面積化が強く求められている。そのような要求に対して、半導体集積回路（ＩＣ）等の回路素子やインダクタを１パッケージに複合一体化して小型化することが従来技術として知られている。（例えば、特許文献１参照）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１７３７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術は、回路素子やインダクタを１パッケージに複合一体化すると、回路素子やインダクタが近接して配置されることが多く、近接して配置された場合には、インダクタで発生した熱が回路素子であるＩＣ等の温度を上昇させてしまい誤動作を起こすという課題がある。
【０００６】
従って、本発明は、回路素子やインダクタを複合一体化し、回路素子やインダクタで発生する熱に対して放熱機能を有する半導体装置及び半導体装置製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は、以下に掲げる構成とした。
本発明の半導体装置は、第１リードと、第１リードと分離配置された第２リードと、第１リードの表面に搭載されるインダクタと、第２リードに搭載され、第１リード及び第２リードのアウターリードにてインダクタと電気的に接続される回路素子と、第１リードの裏面と第２リードの素子搭載部裏面の一部を露出し、インダクタ及び回路素子を封止する第１封止体とを備えることを特徴とする。
また、第１リードの裏面と第２リードの素子搭載部裏面の一部は、放熱機能を有することを特徴とする。
また、第１リードのインダクタを搭載する面及び第２リードの素子搭載部裏面の一部と、第２リードの回路素子を搭載する面とは、高さ位置が異なることを特徴とする。
また、本発明の半導体装置製造方法は、 金属板に所望の回路パターンをパターンニングして、第１リード及び第２リードを形成する工程と、第２リードにアップセット加工を施して、第２リードをガルウィング状に形成する工程と、第１リードの表面にインダクタを配置し、前記第２リードの表面に回路素子を配置する工程と、第１リードとインダクタ、第２リードと回路素子をそれぞれ電気的に接続する工程と、第１リードの裏面と第２リードの素子搭載部裏面の一部を露出し、インダクタ及び回路素子を第１封止体によって封止する工程とを含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、回路素子やインダクタを複合一体化し、回路素子やインダクタで発生する熱に対して放熱機能を有する半導体装置及び半導体装置製造方法を提供することができる効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置の平面図である。
【図２】図１に示したＡ−Ａ線における断面図である。
【図３】図１に示したＢ−Ｂ線における断面図である。
【図４】図１に示したＣ−Ｃ線における断面図である。
【図５】本発明の実施例１に係る半導体装置であるＤＣ−ＤＣコンバータの原理構成と外部接続構成を示す図である。
【図６】本発明の実施例１に係る半導体装置であるＤＣ−ＤＣコンバータにおけるＭＩＣの具体的構成を示す図である。
【図７】本発明の実施例１に係る半導体装置製造方法を示す工程断面図である。
【図８】本発明の実施例１に係る半導体装置の製造過程の一部を示す平面図である。
【図９】本発明の実施例１に係る半導体装置の裏面を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【実施例１】
【００１１】
本発明の実施の形態に係る半導体装置の一例であるＤＣ−ＤＣコンバー タ１は、図１に示すように、第１リード１０と、第１リード１０と分離配置された第２リード１２と、第１リード１０の表面に搭載されるインダクタＬと、第２リード１２に搭載され、第１リード１０及び第２リード１２のアウターリードにてインダクタＬと電気的に接続される回路素子と、第１リード１０の裏面と第２リード１２の素子搭載部１２０裏面の一部を露出し、インダクタＬ及び回路素子を封止する第１封止体２０とを備える。ここで、回路素子とは、半導体集積回路（ＩＣ）３２、コンデンサＣ１〜Ｃ５、抵抗Ｒ２，Ｒ３、ダイオードＤ１等のインダクタＬの駆動に寄与する素子である。また、第２リード１２の素子搭載部１２０に搭載される部品は、半導体集積回路（ＩＣ）３２とダイオードＤ１である。ＤＣ−ＤＣコンバータは、スイッチング素子、制御回路を含む半導体集積回路３２、ダイオードＤ１等の能動素子と、コンデンサＣ１〜Ｃ５、抵抗Ｒ２，Ｒ３等の受動素子とによる回路素子と、インダクタＬとによって構成される。
【００１２】
第１リード１０は、図１のＡ−Ａ線における断面図である図２、及び図１のＢ−Ｂ線における断面図である図３に示すように、表面１０ａにインダクタＬを搭載する。第１リード１０の表面１０ａに対向する裏面１０ｂは、露出されていて、インダクタＬで発生した熱を放熱する放熱機能を有する。また、図２に示すように、第２リードの素子搭載部裏面の表面１２０ａにダイオードＤ１を搭載する。第２リード１２の素子搭載部１２０の表面１２０ａに対向する裏面１２０ｂは、露出されていて、ダイオードＤ１で発生した熱を放熱する放熱機能を有する。半導体集積回路（ＩＣ）３２（図示せず）を搭載においても、同様の放熱機能を有する。
【００１３】
第２リード１２は、図１のＡ−Ａ線における断面図である図２、及び図１のＣ−Ｃ線における断面図である図４に示すように、回路素子（図ではコンデンサＣ１、Ｃ４）を搭載する面の高さ位置が、第１リード１０のインダクタＬを搭載する面（表面１０ａ）と異なる。第２リード１２は、アップセット加工によって形成され、図４で示したように、ガルウィング状に成形されている。また、第２リード１２の素子搭載部１２０は第１リード１０と同じ面の高さ位置である。半導体装置の裏面状態を図９に示す。
【００１４】
第１リード１０及び第２リード１２は、例えば、銅（Ｃｕ）、銅合金、アロイ材（Ｆｅ−Ｎｉ）等のような金属薄板の表面に、パラジウム合金（Ｎｉ−Ｐｄ−Ａｕ）、銀（Ａｇ）、及びニッケル（Ｎｉ）メッキが施された材料等が用いられる。
【００１５】
インダクタＬには、第１リード１０の表面１０ａ上に実装可能なモールドタイプ等の面実装タイプのインダクタを採用することができる。モールドタイプのインダクタＬは、内部にインダクタを形成するライン電極を備え、側面側には、このライン電極と接続する一対の端子電極を備える。またインダクタＬの裏面側には、第１リード１０と接続する裏面電極を備える。そして、第１リード１０と端子電極及び裏面電極とが導電性樹脂、はんだ、導電性金属ペースト等の接続部材（図示せず）によって、電気的、機械的に接続される。
【００１６】
また、インダクタＬは、端子電極及び裏面電極を露出させ、強磁性体である第２封止体（図示せず）によって封止されている。第２封止体の線膨張係数（線膨張率）は、第１封止体２０の線膨張係数と略同一であることが好ましい。第１封止体２０及び第２封止体の線膨張係数が略同一であれば、温度の上昇に対応する長さの変化する割合が略同一となり、温度上昇による歪み等を防ぐことができるためである。第１封止体２０の線膨張係数としては１０〜３０ｐｐｍ／℃、第２封止体の線膨張係数としては１０〜３０ｐｐｍ／℃の樹脂等を採用することができる。第１封止体２０には、エポキシ樹脂、アクリル樹脂等を用いることができる。
【００１７】
インダクタＬは、ポリイミド、ラバー、ゲル等の保護材によって第２封止体の表面が被覆されている。保護材は、第２封止体の剥離防止、及び応力緩和等の機能を有する。
【００１８】
次に、本発明の実施の形態に係るＤＣ−ＤＣコンバータ１の回路について図５及び図６を参照しながら説明する。図５の回路図は、ＤＣ−ＤＣコンバータ１の原理構成と外部接続構成を示す図である。
【００１９】
ＤＣ−ＤＣコンバータ１は、降圧方式の定電圧定電流型ＤＣ−ＤＣコンバータであり、直流電源３０からの入力電圧Ｖｄｄ１をインダクタＬで所定の電圧に変換して異なる電位の出力電圧Ｖｄｄ２を出力する回路である。ＤＣ−ＤＣコンバータ１は、インダクタンス素子としてのインダクタＬ、インダクタＬの一方の端子と接地点との間に接続され、出力電圧Ｖｄｄ２を平滑するコンデンサＣ２、インダクタＬの他方の端子と接地点との間に接続されたダイオードＤ１、インダクタＬに向かって駆動電流を流し込むモノリシック集積回路（ＭＩＣ）３２、入力電圧Ｖｄｄ１を平滑するコンデンサＣ１を備える。ＤＣ−ＤＣコンバータ１は、入力側には直流電圧である入力電圧Ｖｄｄ１を印加する直流電源３０、出力側には負荷Ｌｏａｄが接続されている。
【００２０】
また、ＤＣ−ＤＣコンバータ１は、入力電圧端子Ｖｉｎ、イネーブル端子ＥＮ、ソフトスタート端子ＳＳ、コンパレータ端子ＣＯＭＰ、グランド端子Ｇｎｄ、フィードバック端子ＦＢ、ブートストラップ端子ＢＳ、スイッチ端子ＳＷ、出力電圧端子ＯＵＴを備える。
【００２１】
ＭＩＣ３２は、ＤＣ−ＤＣコンバータ１全体の制御を行う回路である。ＭＩＣ３２は、ＤＣ−ＤＣコンバータ１の動作の開始又は停止を指示するための動作信号が入力を受け付けて、動作信号がハイ（Ｈ）レベルのとき動作し、ロー（Ｌ）レベルのとき動作を停止するようになっている。
【００２２】
ダイオードＤ１は、金属と半導体との接触からできているショットキーバリアダイオード（ＳＢＤ）にて構成される。ダイオードＤ１は、ＭＩＣ３２からのスイッチ信号に応じてインダクタＬに蓄えられたエネルギーを放出させる。
【００２３】
図６の回路図は、ＤＣ−ＤＣコンバータ１におけるＭＩＣ３２の具体的構成を示す図である。
【００２４】
ＭＩＣ３２は、スイッチ制御回路４１、基準電圧回路４２、電流検出アンプ４３、加算回路４４、ブートストラップ（Ｂｏｏｔ ＲＥＧ）回路４５、誤差増幅回路５０、発振回路５１、パルス幅変調（ＰＷＭ）コンパレータ５２、ＰＷＭ回路５３、ドライブ回路５４、低入力時誤作動防止（ＵＶＬＯ）回路６０、保護回路６１、ソフトスタート回路６２等を備える。
【００２５】
また、ＭＩＣ３２は、スイッチングトランジスタＴｒ１〜Ｔｒ３、整流用トランジスタＴｒ４、出力電圧検出用の抵抗Ｒ１，Ｒ２、インダクタＬ、平滑用のコンデンサＣ１、ノイズフィルタをなすコンデンサＣ２、位相補償用の抵抗Ｒ３及びコンデンサＣ３、ソフトスタート（ＳＳ）制御用のコンデンサＣ５等に接続されている。スイッチングトランジスタＴｒ３ と整流用トランジスタＴｒ４は、入力端子ＩＮと接地点との間に直列に設けられている。インダクタＬは、スイッチ端子ＳＷと出力電圧端子ＯＵＴとの間に設けられている。抵抗Ｒ１，Ｒ２及びコンデンサＣ２は、出力電圧端子ＯＵＴと接地点との間に直列に設けられている。
【００２６】
スイッチ制御回路４１は、イネーブル端子ＥＮに接続され、ＭＩＣ３２の出力のオン/オフの切替に用いられるＨレベルとＬレベルの出力信号を作成し、基準電圧回路４２及びソフトスタート回路６２に出力する。
【００２７】
基準電圧回路４２は、入力端子ＩＮ及びスイッチ制御回路４１に接続され、定電圧（Ｐ．ＲＥＧ）回路４２ａと、基準電圧発生（ＶＲＥＦ）回路４２ｂとから構成される。定電圧回路４２ａは、入力端子ＩＮから入力される入力電圧Ｖｄｄ１を降圧して、ＭＩＣ３２の各種回路の動作電圧（内部電源電圧Ｖｄｄｉ：５ｖ）を出力する。ＶＲＥＦ回路４２ｂは、入力端子ＩＮから入力される入力電圧Ｖｄｄ１から、所定の基準電圧Ｖｒｅｆ（０．５ｖ）を生成して出力する。
【００２８】
電流検出アンプ４３は、電流経路に置かれた抵抗器における電圧降下を測定することによって電圧を計測する回路である。電流検出アンプ４３は、入力端子ＩＮに接続され、検出された電圧を増幅した出力信号Ｖａを生成し加算回路４４に出力する。電流検出アンプ４３に内蔵されている過電流保護（ＯＣＰ）回路４３ａは、直流出力がなんらかの原因によって短絡したときや負荷を想定以上の電流から保護する機能を有する。
【００２９】
加算回路４４は、電流検出アンプ４３で出力された出力信号Ｖａと、発振回路５１で出力された三角波信号ＴＷを加算処理して出力信号Ｖｔｗを生成しＰＷＭコンパレータ５２に出力する。
【００３０】
ブートストラップ回路４５は、入力端子ＩＮに接続され、入力端子ＩＮから入力される入力電圧Ｖｄｄ１にバイアスをかけて、一定の電圧を得てＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）からなるスイッチングトランジスタＴｒ２，Ｔｒ３、整流用トランジスタＴｒ４のベースドライブ用の電圧信号をドライブ回路５４に出力する。
【００３１】
誤差増幅回路５０は、出力電圧検出用の抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧してフィードバック端子ＦＢを介して入力された分圧電圧Ｖｆｂと、内部電源電圧Ｖｄｄｉと、基準電圧Ｖｒｅｆとを比較して、電位差を増幅して出力信号ＥＡ１を生成しＰＷＭコンパレータ５２に出力する。また、誤差増幅回路５０はコンパレータ端子ＣＯＭＰと接続され、コンパレータ端子ＣＯＭＰと接地点との間には、コンデンサＣ３及び抵抗Ｒ３の直列回路である位相補償回路が設けられている。
【００３２】
発振回路５１は、所定の周波数の三角波信号ＴＷを生成して加算回路４４に出力する。また、発振回路５１は、ＨレベルとＬレベルを繰り返すクロック信号ＣＬを生成してＰＷＭ回路５３に出力する。
【００３３】
ＰＷＭコンパレータ５２は、加算回路４４で出力された出力信号Ｖｔｗと、誤差増幅回路５０で出力された出力信号ＥＡ１とを比較して出力信号ＥＡ２を生成しＰＷＭ回路５３に出力する。
【００３４】
ＰＷＭ回路５３は、ＰＷＭコンパレータ５２で出力された出力信号ＥＡ２からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成してドライブ回路５４に出力する。
【００３５】
ドライブ回路５４は、入力されたパルス信号ＳｐｗからスイッチングトランジスタＴｒ２，Ｔｒ３、整流用トランジスタＴｒ４をドライブするためのドライブ信号Ｓｄ２〜Ｓｄ４を生成して、スイッチングトランジスタＴｒ２，Ｔｒ３のゲート及び整流用トランジスタＴｒ４のゲートに出力する。
【００３６】
ＵＶＬＯ回路６０は、電源投入時の過渡状態や、不慮の事故等による電源ラインの瞬時低下時に、ＭＩＣ３２の内部回路が不安定動作にならない様に電源電圧レベルを検出し、出力トランジスタをオフすること事で誤動作を防止する。ＵＶＬＯ回路６０は、ＭＩＣ３２の内部回路に入力する電源電圧の高低変化を監視して、その電源電圧が所定値以下となったときは、ソフトスタート回路６２に電圧出力動作を停止させる出力信号を出力する。
【００３７】
保護回路６１は、過電圧保護（ＯＶＰ）回路６１ａと、過熱保護（ＴＳＤ）回路６１ｂとから構成されている。ＯＶＰ回路６１ａは、ＭＩＣ３２の入力電圧の規定範囲を超えた電圧が入力された場合、超過電圧を外部に放電して、ＭＩＣ３２の破壊を防ぐ回路である。ＴＳＤ回路６１ｂは、ＭＩＣ３２自身の発熱を監視して、動作不安定温度になる前にＭＩＣ３２の動作を停止させて、ＭＩＣ３２を熱破壊から保護する回路である。ＴＳＤ回路６１ｂは、ＭＩＣ３２自身の発熱を監視して、その発熱による温度上昇が所定値以上となったときは、ソフトスタート回路６２に電圧出力動作を停止させる出力信号を出力する。
【００３８】
ソフトスタート回路６２は、入力としてスイッチ制御回路４１、ＵＶＬＯ回路６０、ＴＳＤ回路６１ｂと接続され、スイッチングトランジスタＴｒ１をドライブするためのドライブ信号Ｓｄ１を生成して、スイッチングトランジスタＴｒ１のゲートに出力する。トランジスタＴｒ１は、ＮチャネルＭＯＳＦＥＴで構成され、ソース端子は接地点に接続され、ドレイン端子は定電圧回路４２ａに接続されている。このトランジスタＴｒ１のドレイン端子と定電圧回路４２ａとの接続ノードはコンデンサＣ５を介して接地点に接続されている。
【００３９】
次に、本発明の実施の形態に係る半導体装置の一例であるＤＣ−ＤＣコンバータ１の製造方法について、図７の工程断面図を参照しながら説明する。
【００４０】
（イ）まず、図７（ａ）に示すように、第１リード１０及び第２リード１２を形成するための金属板を用意する。そして、用意した金属板に所望の回路パターン（回路設計）をパターンニングすることで、第１リード１０及び第２リード１２を形成する。第１リード１０及び第２リード１２からなるリードフレームは、図８に示すように、１枚の金属板から複数個（例えば、５×９個）形成することができる。
【００４１】
（ロ）次に、図７（ｂ）に示すように、アップセット加工を施すことによって、第２リード１２をガルウィング状に形成する。第２リード１２がアップセット加工されることで、第１リード１０のインダクタＬを搭載する面と、第２リード１２の回路素子を搭載する面の高さ位置が異なる。ただし、第２リード１２の素子搭載部１２０はアップセット加工を施さず、第１リード１０のインダクタＬを搭載する面の高さ位置を同じにしている。
【００４２】
（ハ）次に、図７（ｃ）に示すように、第１リード１０の表面にインダクタＬを配置し、第２リード１２の表面に回路素子（図ではコンデンサＣ１、抵抗Ｒ２）、及び第２リード１２の素子搭載部１２０の表面に回路素子（図では半導体集積回路（ＩＣ）３２）を配置する。インダクタＬと回路素子は、第１リード１０及び第２リード１２のアウターリードにて電気的に接続される。
【００４３】
（ニ）次に、図７（ｄ）に示すように、第１リード１０とインダクタＬ、第２リード１２と回路素子をそれぞれ電気的に接続する。電気的に接続する方法としては、はんだ付け及びワイヤーボンディング等がある。
【００４４】
（ホ）次に、図７（ｅ）に示すように、第１リード１０の裏面と第２リードの素子搭載部１２０の裏面を露出し、インダクタＬ及び回路素子を第１封止体２０によって封止する。第１リード１０の裏面と第２リードの素子搭載部１２０の裏面は、第１封止２０によって封止されないので、放熱機能を有する
【００４５】
（へ）次に、図７（ｆ）に示すように、ダイシングブレード等の金属板にて切断する器具を用いて、半導体装置の端部となる個所（図７（ｆ）に示す矢印個所）をダイシングする。ダイシングによって、図８で示した１枚の金属板からなる複数個の半導体装置が、装置単位毎に分割される。
【００４６】
以上の工程により、図１に示した実施の形態に係る半導体装置が完成する。
【００４７】
本発明の実施の形態に係る半導体装置によれば、回路素子やインダクタＬを１パッケージに複合一体化しても、インダクタＬが配置される第１リード１０と回路素子が配置される第２リード１２とは分離配置されているので、第１リード１０及び第２リード１２を介してそれぞれで発熱した熱を伝導することがない。
【００４８】
また、本発明の実施の形態に係る半導体装置によれば、インダクタＬが配置される第１リード１０の裏面１０ｂは樹脂によって封止されていないので、インダクタＬで発生した熱は放熱機能を有する裏面１０ｂから放熱される。したがって、インダクタＬで発生した熱が回路素子であるＩＣ等の温度を上昇させてしまうことはない。同様に、第２リード１２の素子搭載部１２０の裏面１２０ｂからも放熱される。
【００４９】
また、本発明の実施の形態に係る半導体装置をプリント基板等に実装する場合は、外部端子の接合と同様に、露出した裏面からはんだ等を介して、実装する基板へ効率よく放熱することが可能となる。また、回路素子と基板の絶縁が必要な場合には、第２リード１２の素子搭載部１２０の裏面１２０ｂ部に絶縁シートの接着や絶縁接着剤が使用できる。
【００５０】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
【００５１】
例えば、実施の形態において、インダクタＬは、モールドタイプを用いて説明したが、フェライトコアとフェライトコア外周に巻回される電線とから構成されているフェライトコアタイプ、メタルコンポジットモールドタイプ、ダストコアタイプであっても構わない。
【００５２】
また、実施の形態における半導体装置製造方法において、強磁性体を含有する第２封止体によってインダクタＬを封止する工程を更に含ませても構わない。
【００５３】
また、実施の形態における半導体装置製造方法において、保護材によってインダクタＬの表面を被覆する工程を更に含ませても構わない。
【００５４】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【符号の説明】
【００５５】
Ｃ１〜Ｃ５…コンデンサ
Ｄ１…ダイオード
Ｌ…インダクタ
Ｌｏａｄ…負荷
Ｒ１〜Ｒ３…抵抗
１…ＤＣ−ＤＣコンバータ
Ｔｒ１〜Ｔｒ４…トランジスタ
１０…第１リード
１２…第２リード
２０…第１封止体
３０…直流電源
３２…ＭＩＣ
４１…スイッチ制御回路
４２…基準電圧回路
４２ａ…定電圧回路
４２ｂ…基準電圧発生回路
４３…電流検出アンプ
４３ａ…過電流保護回路
４４…加算回路
４５…ブートストラップ回路
５０…誤差増幅回路
５１…発振回路
５２…ＰＷＭコンパレータ
５３…ＰＷＭ回路
５４…ドライブ回路
６０…低入力時誤作動防止回路
６１…保護回路
６１ａ…過電圧保護回路
６１ｂ…過熱保護回路
６２…ソフトスタート回路
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、インダクタを内蔵するモールドパッケージの半導体装置及び半導体装置製造方法に関する。
【背景技術】
【０００２】
ノート型パソコン、携帯電話、及び携帯情報端末等の携帯型電子機器においては、電源として電池を用いるものが多く、電源電圧を所定の動作電圧に変換する電力変換装置としてＤＣ−ＤＣコンバータを備えている。
【０００３】
ＤＣ−ＤＣコンバータは、入力された直流電圧を所望の直流電圧に変換して出力する装置である。このようなＤＣ−ＤＣコンバータは、各種電子機器の小型化、多機能化に伴い、回路基板上における形成面積の小面積化が強く求められている。そのような要求に対して、半導体集積回路（ＩＣ）等の回路素子やインダクタを１パッケージに複合一体化して小型化することが従来技術として知られている。（例えば、特許文献１参照）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１７３７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術は、回路素子やインダクタを１パッケージに複合一体化すると、回路素子やインダクタが近接して配置されることが多く、近接して配置された場合には、インダクタで発生した熱が回路素子であるＩＣ等の温度を上昇させてしまい誤動作を起こすという課題がある。
【０００６】
従って、本発明は、回路素子やインダクタを複合一体化し、回路素子やインダクタで発生する熱に対して放熱機能を有する半導体装置及び半導体装置製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は、以下に掲げる構成とした。
本発明の半導体装置は、第１リードと、第１リードと分離配置された第２リードと、第１リードの表面に搭載されるインダクタと、第２リードに搭載され、第１リード及び第２リードのアウターリードにてインダクタと電気的に接続される回路素子と、第１リードの裏面と第２リードの素子搭載部裏面の一部を露出し、インダクタ及び回路素子を封止する第１封止体とを備えることを特徴とする。
また、第１リードの裏面と第２リードの素子搭載部裏面の一部は、放熱機能を有することを特徴とする。
また、第１リードのインダクタを搭載する面及び第２リードの素子搭載部裏面の一部と、第２リードの回路素子を搭載する面とは、高さ位置が異なることを特徴とする。
また、本発明の半導体装置製造方法は、 金属板に所望の回路パターンをパターンニングして、第１リード及び第２リードを形成する工程と、第２リードにアップセット加工を施して、第２リードをガルウィング状に形成する工程と、第１リードの表面にインダクタを配置し、前記第２リードの表面に回路素子を配置する工程と、第１リードとインダクタ、第２リードと回路素子をそれぞれ電気的に接続する工程と、第１リードの裏面と第２リードの素子搭載部裏面の一部を露出し、インダクタ及び回路素子を第１封止体によって封止する工程とを含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、回路素子やインダクタを複合一体化し、回路素子やインダクタで発生する熱に対して放熱機能を有する半導体装置及び半導体装置製造方法を提供することができる効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置の平面図である。
【図２】図１に示したＡ−Ａ線における断面図である。
【図３】図１に示したＢ−Ｂ線における断面図である。
【図４】図１に示したＣ−Ｃ線における断面図である。
【図５】本発明の実施例１に係る半導体装置であるＤＣ−ＤＣコンバータの原理構成と外部接続構成を示す図である。
【図６】本発明の実施例１に係る半導体装置であるＤＣ−ＤＣコンバータにおけるＭＩＣの具体的構成を示す図である。
【図７】本発明の実施例１に係る半導体装置製造方法を示す工程断面図である。
【図８】本発明の実施例１に係る半導体装置の製造過程の一部を示す平面図である。
【図９】本発明の実施例１に係る半導体装置の裏面を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【実施例１】
【００１１】
本発明の実施の形態に係る半導体装置の一例であるＤＣ−ＤＣコンバー タ１は、図１に示すように、第１リード１０と、第１リード１０と分離配置された第２リード１２と、第１リード１０の表面に搭載されるインダクタＬと、第２リード１２に搭載され、第１リード１０及び第２リード１２のアウターリードにてインダクタＬと電気的に接続される回路素子と、第１リード１０の裏面と第２リード１２の素子搭載部１２０裏面の一部を露出し、インダクタＬ及び回路素子を封止する第１封止体２０とを備える。ここで、回路素子とは、半導体集積回路（ＩＣ）３２、コンデンサＣ１〜Ｃ５、抵抗Ｒ２，Ｒ３、ダイオードＤ１等のインダクタＬの駆動に寄与する素子である。また、第２リード１２の素子搭載部１２０に搭載される部品は、半導体集積回路（ＩＣ）３２とダイオードＤ１である。ＤＣ−ＤＣコンバータは、スイッチング素子、制御回路を含む半導体集積回路３２、ダイオードＤ１等の能動素子と、コンデンサＣ１〜Ｃ５、抵抗Ｒ２，Ｒ３等の受動素子とによる回路素子と、インダクタＬとによって構成される。
【００１２】
第１リード１０は、図１のＡ−Ａ線における断面図である図２、及び図１のＢ−Ｂ線における断面図である図３に示すように、表面１０ａにインダクタＬを搭載する。第１リード１０の表面１０ａに対向する裏面１０ｂは、露出されていて、インダクタＬで発生した熱を放熱する放熱機能を有する。また、図２に示すように、第２リードの素子搭載部裏面の表面１２０ａにダイオードＤ１を搭載する。第２リード１２の素子搭載部１２０の表面１２０ａに対向する裏面１２０ｂは、露出されていて、ダイオードＤ１で発生した熱を放熱する放熱機能を有する。半導体集積回路（ＩＣ）３２（図示せず）を搭載においても、同様の放熱機能を有する。
【００１３】
第２リード１２は、図１のＡ−Ａ線における断面図である図２、及び図１のＣ−Ｃ線における断面図である図４に示すように、回路素子（図ではコンデンサＣ１、Ｃ４）を搭載する面の高さ位置が、第１リード１０のインダクタＬを搭載する面（表面１０ａ）と異なる。第２リード１２は、アップセット加工によって形成され、図４で示したように、ガルウィング状に成形されている。また、第２リード１２の素子搭載部１２０は第１リード１０と同じ面の高さ位置である。半導体装置の裏面状態を図９に示す。
【００１４】
第１リード１０及び第２リード１２は、例えば、銅（Ｃｕ）、銅合金、アロイ材（Ｆｅ−Ｎｉ）等のような金属薄板の表面に、パラジウム合金（Ｎｉ−Ｐｄ−Ａｕ）、銀（Ａｇ）、及びニッケル（Ｎｉ）メッキが施された材料等が用いられる。
【００１５】
インダクタＬには、第１リード１０の表面１０ａ上に実装可能なモールドタイプ等の面実装タイプのインダクタを採用することができる。モールドタイプのインダクタＬは、内部にインダクタを形成するライン電極を備え、側面側には、このライン電極と接続する一対の端子電極を備える。またインダクタＬの裏面側には、第１リード１０と接続する裏面電極を備える。そして、第１リード１０と端子電極及び裏面電極とが導電性樹脂、はんだ、導電性金属ペースト等の接続部材（図示せず）によって、電気的、機械的に接続される。
【００１６】
また、インダクタＬは、端子電極及び裏面電極を露出させ、強磁性体である第２封止体（図示せず）によって封止されている。第２封止体の線膨張係数（線膨張率）は、第１封止体２０の線膨張係数と略同一であることが好ましい。第１封止体２０及び第２封止体の線膨張係数が略同一であれば、温度の上昇に対応する長さの変化する割合が略同一となり、温度上昇による歪み等を防ぐことができるためである。第１封止体２０の線膨張係数としては１０〜３０ｐｐｍ／℃、第２封止体の線膨張係数としては１０〜３０ｐｐｍ／℃の樹脂等を採用することができる。第１封止体２０には、エポキシ樹脂、アクリル樹脂等を用いることができる。
【００１７】
インダクタＬは、ポリイミド、ラバー、ゲル等の保護材によって第２封止体の表面が被覆されている。保護材は、第２封止体の剥離防止、及び応力緩和等の機能を有する。
【００１８】
次に、本発明の実施の形態に係るＤＣ−ＤＣコンバータ１の回路について図５及び図６を参照しながら説明する。図５の回路図は、ＤＣ−ＤＣコンバータ１の原理構成と外部接続構成を示す図である。
【００１９】
ＤＣ−ＤＣコンバータ１は、降圧方式の定電圧定電流型ＤＣ−ＤＣコンバータであり、直流電源３０からの入力電圧Ｖｄｄ１をインダクタＬで所定の電圧に変換して異なる電位の出力電圧Ｖｄｄ２を出力する回路である。ＤＣ−ＤＣコンバータ１は、インダクタンス素子としてのインダクタＬ、インダクタＬの一方の端子と接地点との間に接続され、出力電圧Ｖｄｄ２を平滑するコンデンサＣ２、インダクタＬの他方の端子と接地点との間に接続されたダイオードＤ１、インダクタＬに向かって駆動電流を流し込むモノリシック集積回路（ＭＩＣ）３２、入力電圧Ｖｄｄ１を平滑するコンデンサＣ１を備える。ＤＣ−ＤＣコンバータ１は、入力側には直流電圧である入力電圧Ｖｄｄ１を印加する直流電源３０、出力側には負荷Ｌｏａｄが接続されている。
【００２０】
また、ＤＣ−ＤＣコンバータ１は、入力電圧端子Ｖｉｎ、イネーブル端子ＥＮ、ソフトスタート端子ＳＳ、コンパレータ端子ＣＯＭＰ、グランド端子Ｇｎｄ、フィードバック端子ＦＢ、ブートストラップ端子ＢＳ、スイッチ端子ＳＷ、出力電圧端子ＯＵＴを備える。
【００２１】
ＭＩＣ３２は、ＤＣ−ＤＣコンバータ１全体の制御を行う回路である。ＭＩＣ３２は、ＤＣ−ＤＣコンバータ１の動作の開始又は停止を指示するための動作信号が入力を受け付けて、動作信号がハイ（Ｈ）レベルのとき動作し、ロー（Ｌ）レベルのとき動作を停止するようになっている。
【００２２】
ダイオードＤ１は、金属と半導体との接触からできているショットキーバリアダイオード（ＳＢＤ）にて構成される。ダイオードＤ１は、ＭＩＣ３２からのスイッチ信号に応じてインダクタＬに蓄えられたエネルギーを放出させる。
【００２３】
図６の回路図は、ＤＣ−ＤＣコンバータ１におけるＭＩＣ３２の具体的構成を示す図である。
【００２４】
ＭＩＣ３２は、スイッチ制御回路４１、基準電圧回路４２、電流検出アンプ４３、加算回路４４、ブートストラップ（Ｂｏｏｔ ＲＥＧ）回路４５、誤差増幅回路５０、発振回路５１、パルス幅変調（ＰＷＭ）コンパレータ５２、ＰＷＭ回路５３、ドライブ回路５４、低入力時誤作動防止（ＵＶＬＯ）回路６０、保護回路６１、ソフトスタート回路６２等を備える。
【００２５】
また、ＭＩＣ３２は、スイッチングトランジスタＴｒ１〜Ｔｒ３、整流用トランジスタＴｒ４、出力電圧検出用の抵抗Ｒ１，Ｒ２、インダクタＬ、平滑用のコンデンサＣ１、ノイズフィルタをなすコンデンサＣ２、位相補償用の抵抗Ｒ３及びコンデンサＣ３、ソフトスタート（ＳＳ）制御用のコンデンサＣ５等に接続されている。スイッチングトランジスタＴｒ３ と整流用トランジスタＴｒ４は、入力端子ＩＮと接地点との間に直列に設けられている。インダクタＬは、スイッチ端子ＳＷと出力電圧端子ＯＵＴとの間に設けられている。抵抗Ｒ１，Ｒ２及びコンデンサＣ２は、出力電圧端子ＯＵＴと接地点との間に直列に設けられている。
【００２６】
スイッチ制御回路４１は、イネーブル端子ＥＮに接続され、ＭＩＣ３２の出力のオン/オフの切替に用いられるＨレベルとＬレベルの出力信号を作成し、基準電圧回路４２及びソフトスタート回路６２に出力する。
【００２７】
基準電圧回路４２は、入力端子ＩＮ及びスイッチ制御回路４１に接続され、定電圧（Ｐ．ＲＥＧ）回路４２ａと、基準電圧発生（ＶＲＥＦ）回路４２ｂとから構成される。定電圧回路４２ａは、入力端子ＩＮから入力される入力電圧Ｖｄｄ１を降圧して、ＭＩＣ３２の各種回路の動作電圧（内部電源電圧Ｖｄｄｉ：５ｖ）を出力する。ＶＲＥＦ回路４２ｂは、入力端子ＩＮから入力される入力電圧Ｖｄｄ１から、所定の基準電圧Ｖｒｅｆ（０．５ｖ）を生成して出力する。
【００２８】
電流検出アンプ４３は、電流経路に置かれた抵抗器における電圧降下を測定することによって電圧を計測する回路である。電流検出アンプ４３は、入力端子ＩＮに接続され、検出された電圧を増幅した出力信号Ｖａを生成し加算回路４４に出力する。電流検出アンプ４３に内蔵されている過電流保護（ＯＣＰ）回路４３ａは、直流出力がなんらかの原因によって短絡したときや負荷を想定以上の電流から保護する機能を有する。
【００２９】
加算回路４４は、電流検出アンプ４３で出力された出力信号Ｖａと、発振回路５１で出力された三角波信号ＴＷを加算処理して出力信号Ｖｔｗを生成しＰＷＭコンパレータ５２に出力する。
【００３０】
ブートストラップ回路４５は、入力端子ＩＮに接続され、入力端子ＩＮから入力される入力電圧Ｖｄｄ１にバイアスをかけて、一定の電圧を得てＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）からなるスイッチングトランジスタＴｒ２，Ｔｒ３、整流用トランジスタＴｒ４のベースドライブ用の電圧信号をドライブ回路５４に出力する。
【００３１】
誤差増幅回路５０は、出力電圧検出用の抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧してフィードバック端子ＦＢを介して入力された分圧電圧Ｖｆｂと、内部電源電圧Ｖｄｄｉと、基準電圧Ｖｒｅｆとを比較して、電位差を増幅して出力信号ＥＡ１を生成しＰＷＭコンパレータ５２に出力する。また、誤差増幅回路５０はコンパレータ端子ＣＯＭＰと接続され、コンパレータ端子ＣＯＭＰと接地点との間には、コンデンサＣ３及び抵抗Ｒ３の直列回路である位相補償回路が設けられている。
【００３２】
発振回路５１は、所定の周波数の三角波信号ＴＷを生成して加算回路４４に出力する。また、発振回路５１は、ＨレベルとＬレベルを繰り返すクロック信号ＣＬを生成してＰＷＭ回路５３に出力する。
【００３３】
ＰＷＭコンパレータ５２は、加算回路４４で出力された出力信号Ｖｔｗと、誤差増幅回路５０で出力された出力信号ＥＡ１とを比較して出力信号ＥＡ２を生成しＰＷＭ回路５３に出力する。
【００３４】
ＰＷＭ回路５３は、ＰＷＭコンパレータ５２で出力された出力信号ＥＡ２からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成してドライブ回路５４に出力する。
【００３５】
ドライブ回路５４は、入力されたパルス信号ＳｐｗからスイッチングトランジスタＴｒ２，Ｔｒ３、整流用トランジスタＴｒ４をドライブするためのドライブ信号Ｓｄ２〜Ｓｄ４を生成して、スイッチングトランジスタＴｒ２，Ｔｒ３のゲート及び整流用トランジスタＴｒ４のゲートに出力する。
【００３６】
ＵＶＬＯ回路６０は、電源投入時の過渡状態や、不慮の事故等による電源ラインの瞬時低下時に、ＭＩＣ３２の内部回路が不安定動作にならない様に電源電圧レベルを検出し、出力トランジスタをオフすること事で誤動作を防止する。ＵＶＬＯ回路６０は、ＭＩＣ３２の内部回路に入力する電源電圧の高低変化を監視して、その電源電圧が所定値以下となったときは、ソフトスタート回路６２に電圧出力動作を停止させる出力信号を出力する。
【００３７】
保護回路６１は、過電圧保護（ＯＶＰ）回路６１ａと、過熱保護（ＴＳＤ）回路６１ｂとから構成されている。ＯＶＰ回路６１ａは、ＭＩＣ３２の入力電圧の規定範囲を超えた電圧が入力された場合、超過電圧を外部に放電して、ＭＩＣ３２の破壊を防ぐ回路である。ＴＳＤ回路６１ｂは、ＭＩＣ３２自身の発熱を監視して、動作不安定温度になる前にＭＩＣ３２の動作を停止させて、ＭＩＣ３２を熱破壊から保護する回路である。ＴＳＤ回路６１ｂは、ＭＩＣ３２自身の発熱を監視して、その発熱による温度上昇が所定値以上となったときは、ソフトスタート回路６２に電圧出力動作を停止させる出力信号を出力する。
【００３８】
ソフトスタート回路６２は、入力としてスイッチ制御回路４１、ＵＶＬＯ回路６０、ＴＳＤ回路６１ｂと接続され、スイッチングトランジスタＴｒ１をドライブするためのドライブ信号Ｓｄ１を生成して、スイッチングトランジスタＴｒ１のゲートに出力する。トランジスタＴｒ１は、ＮチャネルＭＯＳＦＥＴで構成され、ソース端子は接地点に接続され、ドレイン端子は定電圧回路４２ａに接続されている。このトランジスタＴｒ１のドレイン端子と定電圧回路４２ａとの接続ノードはコンデンサＣ５を介して接地点に接続されている。
【００３９】
次に、本発明の実施の形態に係る半導体装置の一例であるＤＣ−ＤＣコンバータ１の製造方法について、図７の工程断面図を参照しながら説明する。
【００４０】
（イ）まず、図７（ａ）に示すように、第１リード１０及び第２リード１２を形成するための金属板を用意する。そして、用意した金属板に所望の回路パターン（回路設計）をパターンニングすることで、第１リード１０及び第２リード１２を形成する。第１リード１０及び第２リード１２からなるリードフレームは、図８に示すように、１枚の金属板から複数個（例えば、５×９個）形成することができる。
【００４１】
（ロ）次に、図７（ｂ）に示すように、アップセット加工を施すことによって、第２リード１２をガルウィング状に形成する。第２リード１２がアップセット加工されることで、第１リード１０のインダクタＬを搭載する面と、第２リード１２の回路素子を搭載する面の高さ位置が異なる。ただし、第２リード１２の素子搭載部１２０はアップセット加工を施さず、第１リード１０のインダクタＬを搭載する面の高さ位置を同じにしている。
【００４２】
（ハ）次に、図７（ｃ）に示すように、第１リード１０の表面にインダクタＬを配置し、第２リード１２の表面に回路素子（図ではコンデンサＣ１、抵抗Ｒ２）、及び第２リード１２の素子搭載部１２０の表面に回路素子（図では半導体集積回路（ＩＣ）３２）を配置する。インダクタＬと回路素子は、第１リード１０及び第２リード１２のアウターリードにて電気的に接続される。
【００４３】
（ニ）次に、図７（ｄ）に示すように、第１リード１０とインダクタＬ、第２リード１２と回路素子をそれぞれ電気的に接続する。電気的に接続する方法としては、はんだ付け及びワイヤーボンディング等がある。
【００４４】
（ホ）次に、図７（ｅ）に示すように、第１リード１０の裏面と第２リードの素子搭載部１２０の裏面を露出し、インダクタＬ及び回路素子を第１封止体２０によって封止する。第１リード１０の裏面と第２リードの素子搭載部１２０の裏面は、第１封止２０によって封止されないので、放熱機能を有する
【００４５】
（へ）次に、図７（ｆ）に示すように、ダイシングブレード等の金属板にて切断する器具を用いて、半導体装置の端部となる個所（図７（ｆ）に示す矢印個所）をダイシングする。ダイシングによって、図８で示した１枚の金属板からなる複数個の半導体装置が、装置単位毎に分割される。
【００４６】
以上の工程により、図１に示した実施の形態に係る半導体装置が完成する。
【００４７】
本発明の実施の形態に係る半導体装置によれば、回路素子やインダクタＬを１パッケージに複合一体化しても、インダクタＬが配置される第１リード１０と回路素子が配置される第２リード１２とは分離配置されているので、第１リード１０及び第２リード１２を介してそれぞれで発熱した熱を伝導することがない。
【００４８】
また、本発明の実施の形態に係る半導体装置によれば、インダクタＬが配置される第１リード１０の裏面１０ｂは樹脂によって封止されていないので、インダクタＬで発生した熱は放熱機能を有する裏面１０ｂから放熱される。したがって、インダクタＬで発生した熱が回路素子であるＩＣ等の温度を上昇させてしまうことはない。同様に、第２リード１２の素子搭載部１２０の裏面１２０ｂからも放熱される。
【００４９】
また、本発明の実施の形態に係る半導体装置をプリント基板等に実装する場合は、外部端子の接合と同様に、露出した裏面からはんだ等を介して、実装する基板へ効率よく放熱することが可能となる。また、回路素子と基板の絶縁が必要な場合には、第２リード１２の素子搭載部１２０の裏面１２０ｂ部に絶縁シートの接着や絶縁接着剤が使用できる。
【００５０】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
【００５１】
例えば、実施の形態において、インダクタＬは、モールドタイプを用いて説明したが、フェライトコアとフェライトコア外周に巻回される電線とから構成されているフェライトコアタイプ、メタルコンポジットモールドタイプ、ダストコアタイプであっても構わない。
【００５２】
また、実施の形態における半導体装置製造方法において、強磁性体を含有する第２封止体によってインダクタＬを封止する工程を更に含ませても構わない。
【００５３】
また、実施の形態における半導体装置製造方法において、保護材によってインダクタＬの表面を被覆する工程を更に含ませても構わない。
【００５４】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【符号の説明】
【００５５】
Ｃ１〜Ｃ５…コンデンサ
Ｄ１…ダイオード
Ｌ…インダクタ
Ｌｏａｄ…負荷
Ｒ１〜Ｒ３…抵抗
１…ＤＣ−ＤＣコンバータ
Ｔｒ１〜Ｔｒ４…トランジスタ
１０…第１リード
１２…第２リード
２０…第１封止体
３０…直流電源
３２…ＭＩＣ
４１…スイッチ制御回路
４２…基準電圧回路
４２ａ…定電圧回路
４２ｂ…基準電圧発生回路
４３…電流検出アンプ
４３ａ…過電流保護回路
４４…加算回路
４５…ブートストラップ回路
５０…誤差増幅回路
５１…発振回路
５２…ＰＷＭコンパレータ
５３…ＰＷＭ回路
５４…ドライブ回路
６０…低入力時誤作動防止回路
６１…保護回路
６１ａ…過電圧保護回路
６１ｂ…過熱保護回路
６２…ソフトスタート回路
【特許請求の範囲】
【請求項１】
第１リードと、前記第１リードと分離配置された第２リードと、前記第１リードの表面に搭載されるインダクタと、前記第２リードに搭載され、前記第１リード及び前記第２リードのアウターリードにて前記インダクタと電気的に接続される回路素子と、前記第１リードの裏面と前記第２リードの素子搭載部裏面の一部を露出し、前記インダクタ及び前記回路素子を封止する第１封止体とを備えることを特徴とする半導体装置。
【請求項２】
前記第１リードの裏面と前記第２リードの素子搭載部裏面の一部は、放熱機能を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１リードの前記インダクタを搭載する面及び前記第２リードの前記素子搭載部裏面の一部と、前記第２リードの前記回路素子を搭載する面とは、高さ位置が異なることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
金属板に所望の回路パターンをパターンニングして、第１リード及び第２リードを形成する工程と、前記第２リードにアップセット加工を施して、第２リードをガルウィング状に形成する工程と、前記第１リードの表面にインダクタを配置し、前記第２リードの表面に回路素子を配置する工程と、前記第１リードと前記インダクタ、前記第２リードと前記回路素子をそれぞれ電気的に接続する工程と、前記第１リードの裏面と前記第２リードの素子搭載部裏面の一部を露出し、前記インダクタ及び前記回路素子を第１封止体によって封止する工程とを含むことを特徴とする半導体装置製造方法。
【請求項１】
第１リードと、前記第１リードと分離配置された第２リードと、前記第１リードの表面に搭載されるインダクタと、前記第２リードに搭載され、前記第１リード及び前記第２リードのアウターリードにて前記インダクタと電気的に接続される回路素子と、前記第１リードの裏面と前記第２リードの素子搭載部裏面の一部を露出し、前記インダクタ及び前記回路素子を封止する第１封止体とを備えることを特徴とする半導体装置。
【請求項２】
前記第１リードの裏面と前記第２リードの素子搭載部裏面の一部は、放熱機能を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１リードの前記インダクタを搭載する面及び前記第２リードの前記素子搭載部裏面の一部と、前記第２リードの前記回路素子を搭載する面とは、高さ位置が異なることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
金属板に所望の回路パターンをパターンニングして、第１リード及び第２リードを形成する工程と、前記第２リードにアップセット加工を施して、第２リードをガルウィング状に形成する工程と、前記第１リードの表面にインダクタを配置し、前記第２リードの表面に回路素子を配置する工程と、前記第１リードと前記インダクタ、前記第２リードと前記回路素子をそれぞれ電気的に接続する工程と、前記第１リードの裏面と前記第２リードの素子搭載部裏面の一部を露出し、前記インダクタ及び前記回路素子を第１封止体によって封止する工程とを含むことを特徴とする半導体装置製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２１９２４４（Ｐ２０１０−２１９２４４Ａ）
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願番号】特願２００９−６３３７６（Ｐ２００９−６３３７６）
【出願日】平成２１年３月１６日（２００９．３．１６）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願日】平成２１年３月１６日（２００９．３．１６）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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