半導体装置
【課題】 高性能な半導体装置を提供する。
【解決手段】 シリコン基板1上に素子分離膜3に周囲を囲まれた活性領域2aを設ける。活性領域2aの上に、ベース層として機能するSiGe合金層4およびエミッタ層として機能するn型拡散層5を設ける。SiGe合金層4およびn型拡散層5は、シリコン酸化膜からなる側壁膜6で囲われる。n型拡散層5の上の多結晶シリコン膜7およびシリサイド膜8は、n型拡散層5、側壁膜6、及び素子分離膜3にまたがって設けられる。尚、多結晶シリコン膜7の下に位置する側壁膜6は、活性領域2aと素子分離膜3との境界50にまたがって設けられる。そして層間絶縁膜10を設けて平坦化した後、素子分離膜3の上のシリサイド膜8に接続するように、エミッタ層(n型拡散層5)につながるエミッタ引き出し電極21を形成する。ここで、エミッタ引き出し電極21は、一方の素子分離膜3の上から活性領域2aの上を通って反対側の素子分離膜3の上にまで連続して設けられた多結晶シリコン膜7の両側に配置されている。
【解決手段】 シリコン基板1上に素子分離膜3に周囲を囲まれた活性領域2aを設ける。活性領域2aの上に、ベース層として機能するSiGe合金層4およびエミッタ層として機能するn型拡散層5を設ける。SiGe合金層4およびn型拡散層5は、シリコン酸化膜からなる側壁膜6で囲われる。n型拡散層5の上の多結晶シリコン膜7およびシリサイド膜8は、n型拡散層5、側壁膜6、及び素子分離膜3にまたがって設けられる。尚、多結晶シリコン膜7の下に位置する側壁膜6は、活性領域2aと素子分離膜3との境界50にまたがって設けられる。そして層間絶縁膜10を設けて平坦化した後、素子分離膜3の上のシリサイド膜8に接続するように、エミッタ層(n型拡散層5)につながるエミッタ引き出し電極21を形成する。ここで、エミッタ引き出し電極21は、一方の素子分離膜3の上から活性領域2aの上を通って反対側の素子分離膜3の上にまで連続して設けられた多結晶シリコン膜7の両側に配置されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関するものである。
【背景技術】
【0002】
携帯電話、PDA、DVC、及びDSCといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムLSIが求められている。
【0003】
こうした高集積のシステムLSIを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム(SiGe)合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【特許文献1】特開2002−16077号公報 図13および図14を用いて、特許文献1に記載のバイポーラトランジスタ製造技術におけるSiGeベースへテロ接合バイポーラトランジスタの構成について説明する。図13は、従来のバイポーラトランジスタの主要な構成を示す上面図(レイアウト図)であり、図14は、図13における構成をA−A’断面で示した断面図である。
【0004】
埋め込みサブコレクタ層101を設けたp型シリコン基板110に、素子分離のためのLOCOS(Local Oxidation of Silicon)酸化膜(素子分離膜)103を形成し、素子分離膜103に囲まれた活性領域102aを設ける。素子分離膜103および活性領域102aの上には、ベース層となるエピタキシャル成長させたシリコンゲルマニウム(SiGe)合金層107が形成され、一方の素子分離膜103の上にはチタンシリサイド膜113を介して、Al−Si合金からなるベース電極141が設けてある。もう一方の素子分離膜103には、埋め込みサブコレクタ層101まで達するコレクタ開口部を設け、コレクタ補償領域105、多結晶シリコン膜111、及びチタンシリサイド膜113を順次載置して、Al−Si合金からなるコレクタ電極131を設けてある。さらに、素子分離膜103がない部分(活性領域102a)には、コレクタ層として機能するリンドープのシリコンエピタキシャル層102を設け、このエピタキシャル層102の上にベース層となるSiGe合金層107、エミッタ層として機能するシリコンエピタキシャル膜108と、多結晶シリコン膜111およびチタンシリサイド膜113を順次載置して、Al−Si合金からなるエミッタ電極121を設けてある。エミッタ層108および多結晶シリコン膜111の周囲には絶縁膜からなる側壁115が設けてある。
【0005】
従来構造では、エミッタ層108、多結晶シリコン膜111、及び多結晶シリコン膜111の表面に形成されたチタンシリサイド膜113の寸法(面積)は、同じ大きさに形成され、且つ、エミッタ電極であるAl−Si合金121は、チタンシリサイド膜113の上面で接続するように形成される。したがって、エミッタ電極121とチタンシリサイド膜113との接続(コンタクト)は、トランジスタの活性領域102aの直上に配置されるため、デバイス特性を劣化させないためにボーダーレス形状にならない通常のコンタクト形状になることが望まれる。さらに製造マージンを考慮すると、コンタクト径は、エミッタ層108(多結晶シリコン膜111)の寸法幅Wよりも小さくなることが望まれる。
【発明の開示】
【発明が解決しようとする課題】
【0006】
従来の構造でバイポーラトランジスタの高性能化を実現するには、エミッタ電極(エミッタ層)の寸法幅の微細化が不可欠である。エミッタ層の寸法幅が小さくなると、それに対応してエミッタ面積が縮小され、寄生容量および寄生抵抗が低減されるので、高周波特性に優れたトランジスタを形成することができる。しかしながら、前記したように、エミッタ電極の寸法幅の微細化は、それに対応したコンタクト径の微細化を実現する必要がある。一方、コンタクト径は、所望のエミッタ電流を流すために、一定面積を確保することが要求されるので、コンタクト径を一定値より小さくすることができない。今後、より高性能なバイポーラトランジスタ(半導体装置)を実現するには、この2つの相反する要求に応える必要がある。
【0007】
この発明は、上記のような問題点を解消するためになされたもので、高性能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【0008】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、エミッタ層およびベース層の側壁を覆う絶縁膜と、エミッタ層に接し、且つ、エミッタ層、絶縁膜、及び素子分離膜の上にまたがって設けられた導電膜と、素子分離膜の上の導電膜に接して設けられた引き出し電極と、を備え、導電膜の下に位置する絶縁膜は、活性領域と素子分離膜との境界にまたがって位置し、エミッタ引き出し電極は、第1の電極および第2の電極を有し、第1の電極と第2の電極は、エミッタ層に接する部分の導電膜を介して、配置されていることを特徴とする。
【0009】
この態様によると、絶縁膜が活性領域と素子分離膜との境界上にまたがって位置することにより、境界上に位置しない場合に生ずる導電膜とコレクタ層との短絡不良を防止できるため、素子分離膜の上にまで、エミッタ層につながる導電膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。
【0010】
また、エミッタ層に接する部分の導電膜を間に介在させて、導電膜に2つのエミッタ引き出し電極(第1の電極と第2の電極)を設けることにより、一方のみにエミッタ引き出し電極を設けた場合に生じる電流集中(エミッタ層とベース層の実効活性部がエミッタ引き出し電極側に偏ることにより生じる現象)を緩和することができるので、従来よりも大きな動作電流を実現することができる。
【0011】
さらに、エミッタ層に接する部分の導電膜を間に挟んで、導電膜の両側が素子分離膜の上に設けられることにより、導電膜をエッチング加工する際のリソグラフィ工程において、レジストパターンの位置合せずれが発生した場合でも、活性領域上の導電膜の面積(エミッタ−ベース接合面積)が一定に加工されるため、安定した性能を有するバイポーラトランジスタ(半導体装置)を低コストで提供することができる。
【0012】
上記構成において、ベース層に接するベース引き出し電極をさらに備えベース引き出し電極は、エミッタ層の一方の側に設けられた第3の電極とエミッタ層の他方の側に設けられた第4の電極とを有していることが好ましい。このようにすることにより、エミッタ層に対して一方の側のみにベース引き出し電極を設けた場合に生じるベース抵抗の増加を、エミッタ層の両側にベース引き出し電極を設けることで抑制できるので、より低いベース抵抗を実現することができる。
【0013】
上記構成において、第1の電極および第2の電極の寸法は、同じであることが望ましい。このようにすることで、第1の電極と第2の電極に流れる電流が実質的に等しくなり、一方の電極側への電流集中(電流の流れの偏り)をより抑制できる。
【0014】
上記構成において、第3の電極および第4の電極の寸法は、同じであることが望ましい。このようにすることで、第3の電極と第4の電極からベース層を介してエミッタ層に流れる電流が実質的に等しくなり、ベース抵抗の増加を招く電流の流れの偏りがなくなるので、よりベース抵抗の増加を抑制できる。
【0015】
上記構成において、ベース層は、シリコンゲルマニウム(SiGe)合金層からなることが望ましい。このようにすることにより、より高周波特性に優れたトランジスタを得ることができる。
【発明の効果】
【0016】
本発明によれば、高性能な半導体装置が提供される。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施形態を図面に基づいて説明する。
【0018】
図1は、本発明の実施形態によるSiGeベースへテロ接合バイポーラトランジスタの主要な構成を示す上面図(レイアウト図)であり、図2は、図1における構成をA−A’断面で示した断面図である。
【0019】
シリコン基板1に、STI(Shallow Trench Isolation)である素子分離膜3が形成され、さらに素子分離膜3に周囲を囲まれた活性領域2aを含むコレクタ層2が形成されている。活性領域2aの上には、ベース層として機能するSiGe合金層4が形成され、SiGe合金層4の上には、エミッタ層として機能するn型拡散層5が形成されている。このn型拡散層5は、SiGe合金層4に、後述する多結晶シリコン膜7からn型不純物を拡散させて形成したものである。またSiGe合金層4およびn型拡散層5は、シリコン酸化膜からなる側壁膜6(通称サイドウォールと呼ばれる)で囲われている。この側壁膜6は、活性領域2aと素子分離膜3との境界50にまたがって位置している。さらにn型拡散層5の上には、多結晶シリコン膜7およびシリサイド膜8が形成されている。これら多結晶シリコン膜7およびシリサイド膜8は、n型拡散層5、側壁膜6、及び素子分離膜3にまたがって形成されている。さらに多結晶シリコン膜7およびシリサイド膜8は、絶縁膜からなる側壁膜9で囲われている。そして層間絶縁膜10を設けて平坦化した後、素子分離膜3の上のシリサイド膜8(もしくは多結晶シリコン膜7)に接続するように、エミッタ層(n型拡散層5)につながる2つのエミッタ引き出し電極21a,21bが形成されている。このエミッタ引き出し電極21a,21bは、エミッタ層(n型拡散層5)に接する部分の多結晶シリコン膜7を間に介在させ、それぞれの素子分離膜3の上のシリサイド膜8(もしくは多結晶シリコン膜7)に接して設けられている。さらに、SiGe合金層4につながる2つのベース引き出し電極41a,41bが多結晶シリコン膜7(n型拡散層5)を挟み込むように形成されている。尚、SiGe合金層4は本発明の「ベース層」、側壁膜6は本発明の「絶縁膜」、多結晶シリコン膜7およびシリサイド膜8は本発明の「導電膜」、エミッタ引き出し電極21a,21bは本発明の「第1の電極および第2の電極」、及びベース引き出し電極41a,41bは本発明の「第3の電極および第4の電極」の一例である。
【0020】
側壁膜6が活性領域2aと素子分離膜3との境界50の上にまたがって位置することにより、境界50の上に位置しない場合に生ずる多結晶シリコン膜7とコレクタ層(活性領域2a)との短絡不良を防止できるため、素子分離膜3の上に、エミッタ層(n型拡散層5)につながる多晶シリコン膜7を設けることが可能となる。すなわち、本発明の実施形態の構成により、エミッタ層の直上にエミッタ引き出し電極21を設けなくても、多結晶シリコン膜7とエミッタ引き出し電極21との接続ができることになるため、エミッタ層の寸法幅の微細化と、エミッタ引き出し電極に流れる所望電流値の維持(コンタクト径の一定面積確保)とを両立させ、より高性能なバイポーラトランジスタ(半導体装置)を提供することができる。
【0021】
また、エミッタ層(n型拡散層5)に接する部分の多結晶シリコン膜7を間に介在させて、シリサイド膜8(もしくは多結晶シリコン膜7)に2つのエミッタ引き出し電極21(第1の電極21aと第2の電極21b)を設けることにより、一方のみにエミッタ引き出し電極21a(もしくは21b)を設けた場合に生じる電流集中(エミッタ層とベース層の実効活性部が引き出し電極側に偏ることにより生じる現象)を緩和することができるので、従来よりも大きな動作電流を実現することができる。この際、2つの引き出し電極の寸法を同じにすることで、より効果的となる。
【0022】
さらに、2つのベース引き出し電極41a,41bを多結晶シリコン膜7(n型拡散層5)を挟み込んで設けることにより、多結晶シリコン膜7(n型拡散層5)に対して一方の側のみにベース引き出し電極41a(もしくは41b)を設けた場合に生じるベース抵抗の増加を、両側にベース引き出し電極を設けることで抑制できるので、より低いベース抵抗を実現することができる。この際、2つのベース引き出し電極を同じ寸法とすることで、より効果的となる。
【0023】
これらの結果、より高性能なバイポーラトランジスタ(半導体装置)を提供することができる。
【0024】
図3〜図13は、本発明の実施形態による半導体装置の製造プロセスを説明するための断面図である。
【0025】
(工程1:図3参照) p型シリコン基板1に、STI等の素子分離膜3を形成する。次に、活性領域2a(コレクタ層2)を作製するために、n型不純物をイオン注入して活性化する。例えば、燐(P)を500〜4000keV程度の加速エネルギーで、3×1013cm−2から3×1015cm−2程度の濃度になるように注入し、1000℃程度の熱処理を行う。さらにコレクタ引き出し用拡散層を形成する(図示せず)。
【0026】
(工程2:図4参照) 減圧CVD(Chemical Vapor Deposition)法により、ホウ素(B)を1×1019cm−3程度ドーピングしたシリコンゲルマニウム(SiGe)合金層4をエピタキシャル成長させる。SiGe合金層4の膜厚は、80nm程度とする。ここで、SiGe合金層4は、活性領域2aの上では、エピタキシャル成長によって下地基板(p型シリコン基板1)の格子定数と同じに形成されてエピタキシャルSiGe層となるが、素子分離膜3の上では、多結晶化して多結晶SiGe層となる。
【0027】
SiGe合金層4でのGe濃度は、層内で一定であってもよいが、表面側(後にエミッタ層が形成される側)からコレクタ層2に向かって徐々にGe濃度が増加する傾斜型ドーピングとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ge濃度は、表面側で実質的に0%程度とし、活性領域2a(コレクタ層2)と接する側で15%から20%程度とするのが好ましい。
【0028】
また、SiGe合金層4の成膜の前又は後のいずれか一方、もしくは成膜前後の両方に、ホウ素(B)を含まないシリコン膜、もしくはホウ素(B)を含まないSiGe合金層を減圧CVD法によってエピタキシャル成長させておいてもよい。
【0029】
(工程3:図5参照) リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、SiGe合金層4の不要な部分を除去する。この際、後述する側壁膜6が形成される部分の活性領域2aが露出することになるが、その露出量は50nm程度となるように、レジストパターン寸法を調整している。
【0030】
(工程4:図6参照) CVD法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、SiGe合金層4の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜6を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン(TEOS)/酸素(O2)混合ガスを720℃程度で加熱処理することによって成膜され、膜厚は200nm程度とする。尚、この側壁膜6は、後工程で形成する多結晶シリコン膜7の下に位置する部分において、少なくとも活性領域2aと素子分離膜6との境界50の上にまたがるように形成している。
【0031】
(工程5:図7参照) 減圧CVD法により、1×1020cm−3程度以上のn型不純物をドーピングした多結晶シリコン膜7を成膜し、さらに、シリコン窒化膜12を成膜する。n型不純物としては、例えば、砒素(As)又は燐(P)を用いる。多結晶シリコン膜7の膜厚は、200nm程度とし、シリコン窒化膜12の膜厚は、100nm程度とする。
【0032】
(工程6:図8参照) リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜12および多結晶シリコン膜7の順にエッチング加工する。本発明の実施形態では、図1に示すように、多結晶シリコン膜7は、直線状(エミッタ層に接する部分を間に介在させて、その両側が素子分離膜3の上に設けられた状態)に設けられている。このため、レジストパターンの位置合せずれが発生した場合でも、活性領域2a上の多結晶シリコン膜7の面積(エミッタ−ベース接合面積)を一定に加工することができる。
【0033】
また、従来構造では、図13および図14に示したように、エミッタ層108は活性領域102a内に形成され、さらにエミッタ層108と多結晶シリコン膜111の面積(寸法)は同じ大きさに形成されるので、微小な面積のエミッタ層108を形成するには、対応する多結晶シリコン膜111をピラー形状(柱状形状)に加工せざるを得ない。これに対して、本発明の実施形態では、エミッタ層上の多結晶シリコン膜7を直線状に加工するため、従来構造のように多結晶シリコン膜111をピラー形状(柱状形状)に加工する必要がなくなるので、高精度な露光装置の導入が不要となり、製造コストを低減することが可能となる。
【0034】
(工程7:図9参照) CVD法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜12および多結晶シリコン膜7の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜9を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン(TEOS)/酸素(O2)混合ガスを720℃程度で加熱処理することによって成膜され、膜厚は200nm程度である。引き続き、この側壁膜9をマスクとして注入処理を行い、外部ベース層として機能するp+拡散層(図示せず)を形成する。
【0035】
(工程8:図10参照) 熱処理を行って、多結晶シリコン膜7のn型不純物をSiGe合金層4の中に拡散させ、n型拡散層5を形成する。この結果、エミッタ−ベース接合がSiGe合金層4内に形成される。熱処理は、RTA装置を用いて、1050℃程度の熱処理を5秒〜30秒間程度行う。
【0036】
(工程9:図11参照) 熱処理後、希フッ酸および燐酸を用いて、エミッタ電極上のシリコン酸化膜(図示せず)およびシリコン窒化膜12を除去する。特に図示しないが、ベース電極上およびコレクタ電極上のシリコン酸化膜およびシリコン窒化膜12についても同時に除去している。
【0037】
(工程10:図12参照) 多結晶シリコン7の表面および外部ベース層として機能するp+拡散層(図示せず)の表面に、コバルト(Co)を形成し、熱処理を行ってコバルトシリサイド膜(シリサイド膜)8を形成する。このシリサイド膜8のシート抵抗値は、5Ω/□程度であり、従来のp+拡散層のシート抵抗値100Ω/□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース引き出し電極41(図示せず)との間に発生する寄生抵抗を下げることができる。
【0038】
なお、シリサイド処理では、コバルトに代えて、チタン(Ti)を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【0039】
(工程11:図2参照) プラズマTEOS膜等の層間絶縁膜10を半導体基板の表面に堆積させ、NPNトランジスタのコレクタ電極部31(図示せず)、ベース電極部41a,41b(図示せず)、及びエミッタ電極部21a,21bのコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成する。
【0040】
この際、エミッタ引き出し電極(エミッタ電極部)21a,21bは、エミッタ層(n型拡散層5)に接する部分の多結晶シリコン膜7を間に介在させて、素子分離膜3の上に設けられた多結晶シリコン膜7にそれぞれ設けているので、多結晶シリコン膜7の一方のみにエミッタ引き出し電極21a(もしくは21b)を設けた場合に生じるベース引き出し電極からの電流集中(エミッタ層とベース層の実効活性部がエミッタ引き出し電極側に偏ることにより生じる現象)を緩和することができる。この結果、従来よりも大きな動作電流を実現することができる。
【0041】
また、図1に示すように、ベース引き出し電極(ベース電極部)41a,41bは、エミッタ層5の両側に設けている。これにより、エミッタ層5の一方のみにベース引き出し電極を設けた場合に生じるベース抵抗の増加を抑制できるので、より低いベース抵抗を実現することができる。これは、エミッタ層5の片側だけにベース引き出し電極41a(もしくは41b)を設けた場合には、エミッタ層5のベース引き出し電極を設けた側に電流が集中するため、エミッタ層5の反対側が真性ベース領域として機能しなくなり、実効的なベース抵抗が増加するのに対し、エミッタ層5の両側にベース引き出し電極を設けた場合には、述べた電流集中の偏りがなくなるためである。
【0042】
これらの工程を経ることによって、NPNトランジスタを有するバイポーラトランジスタ(半導体装置)を製造する。
【0043】
以下に、多結晶シリコン膜7の下に位置する側壁膜6を活性領域2aと素子分離膜3との境界50にまたがって設ける理由について、図15(a)〜(d)を用いて説明する。図15(a)は、従来構造において側壁膜6を設けずに多結晶シリコン膜7を素子分離膜3にまで設けた場合、図15(b)は、活性領域2aと素子分離膜3との境界50が側壁膜6の外側に位置する場合、図15(c)は、境界50が側壁膜6の内側(境界50がSiGe合金層4の下側)に位置する場合、及び図15(d)は、境界50が側壁膜6の下側に位置する場合、それぞれの素子断面概略図である。
【0044】
図15(a)および(b)の場合、多結晶シリコン膜7とコレクタ層2(活性領域2a)が直接接するため、エミッタ−コレクタ短絡不良となり、バイポーラトランジスタ(半導体装置)は動作しない。
【0045】
図15(c)の場合、素子分離膜3の上に設けられたSiGe合金層4は、ベース層として機能するエピタキシャルSiGe合金層4とは膜質が異なり、多結晶化した多結晶SiGe層4aとして形成される。このため、この多結晶SiGe層4a部分を介してエミッタ−ベース短絡不良となり、バイポーラトランジスタ(半導体装置)は動作しない。尚、この現象は、SiGe合金層形成時の一般的な特徴であり、活性領域2aのようなエピタキシャル下地(単結晶下地)上では、下地の結晶性を継承して成膜されるためSiGe合金層はエピタキシャルSiGe合金層となるが、単結晶以外の下地、例えば素子分離膜3のような絶縁膜下地では、下地に結晶性がないので結晶成長(エピタキシャル成長)できず、SiGe合金層は多結晶SiGe層となることに起因している。
【0046】
これらに対して、図15(d)の場合、多結晶シリコン膜7とコレクタ層(活性領域2a)との間には側壁膜6が介在し、エミッタ−コレクタ短絡不良を防止している。また、ベース層として機能するSiGe合金層部分は、すべてコレクタ層(活性領域2a)の上に形成されているため、多結晶SiGe層に起因するエミッターコレクタ短絡不良は発生しない。
【0047】
以上のように、活性領域2aと素子分離膜3との境界50が側壁膜6の下側に位置する場合にのみ、多結晶シリコン膜7を素子分離膜3にまで設けることが可能となる。この結果、エミッタ層に接する部分の多結晶シリコン膜の加工と、引き出し電極と接する部分の多結晶シリコン膜の加工とを、それぞれ独立して制御することができるため、より高性能なバイポーラトランジスタ(半導体装置)を実現するのに必要な、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させることが可能となる。
【0048】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、種々のバイポーラトランジスタに適用することができる。また、実施の形態においては、エミッタ引き出し電極およびベース引き出し電極を2つ設ける場合について説明したが、本発明の趣旨を逸脱しない範囲で、3つあるいはそれ以上のエミッタ引き出し電極およびベース引き出し電極を設けてもよい。
【図面の簡単な説明】
【0049】
【図1】本発明の実施形態に係る半導体装置を説明するための主要な構成を示す上面図(レイアウト図)である。
【図2】本発明の実施形態に係る半導体装置を説明するための断面図である。
【図3】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図4】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図5】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図6】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図7】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図8】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図9】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図10】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図11】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図12】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図13】従来のSiGeベースへテロ接合バイポーラトランジスタ構造を説明するための主要な構成を示す上面図(レイアウト図)である。
【図14】従来のSiGeベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【図15】側壁膜と、活性領域と素子分離膜の境界との位置関係を示す断面概略図である。
【符号の説明】
【0050】
1 p型シリコン基板
2、2a コレクタ層(活性領域)
3 素子分離領域(STI)
4 シリコンゲルマニウム(SiGe)合金層
5 n型拡散層(エミッタ層)
6 絶縁膜からなる側壁膜
7 多結晶シリコン膜
8 シリサイド膜
9 シリコン酸化膜からなる側壁膜(サイドウォール)
10 層間絶縁膜
21,21a,21b エミッタ引き出し電極
31 コレクタ引き出し電極
41a,41b ベース引き出し電極
50 活性領域と素子分離膜との境界
【技術分野】
【0001】
本発明は、半導体装置に関するものである。
【背景技術】
【0002】
携帯電話、PDA、DVC、及びDSCといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムLSIが求められている。
【0003】
こうした高集積のシステムLSIを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム(SiGe)合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【特許文献1】特開2002−16077号公報 図13および図14を用いて、特許文献1に記載のバイポーラトランジスタ製造技術におけるSiGeベースへテロ接合バイポーラトランジスタの構成について説明する。図13は、従来のバイポーラトランジスタの主要な構成を示す上面図(レイアウト図)であり、図14は、図13における構成をA−A’断面で示した断面図である。
【0004】
埋め込みサブコレクタ層101を設けたp型シリコン基板110に、素子分離のためのLOCOS(Local Oxidation of Silicon)酸化膜(素子分離膜)103を形成し、素子分離膜103に囲まれた活性領域102aを設ける。素子分離膜103および活性領域102aの上には、ベース層となるエピタキシャル成長させたシリコンゲルマニウム(SiGe)合金層107が形成され、一方の素子分離膜103の上にはチタンシリサイド膜113を介して、Al−Si合金からなるベース電極141が設けてある。もう一方の素子分離膜103には、埋め込みサブコレクタ層101まで達するコレクタ開口部を設け、コレクタ補償領域105、多結晶シリコン膜111、及びチタンシリサイド膜113を順次載置して、Al−Si合金からなるコレクタ電極131を設けてある。さらに、素子分離膜103がない部分(活性領域102a)には、コレクタ層として機能するリンドープのシリコンエピタキシャル層102を設け、このエピタキシャル層102の上にベース層となるSiGe合金層107、エミッタ層として機能するシリコンエピタキシャル膜108と、多結晶シリコン膜111およびチタンシリサイド膜113を順次載置して、Al−Si合金からなるエミッタ電極121を設けてある。エミッタ層108および多結晶シリコン膜111の周囲には絶縁膜からなる側壁115が設けてある。
【0005】
従来構造では、エミッタ層108、多結晶シリコン膜111、及び多結晶シリコン膜111の表面に形成されたチタンシリサイド膜113の寸法(面積)は、同じ大きさに形成され、且つ、エミッタ電極であるAl−Si合金121は、チタンシリサイド膜113の上面で接続するように形成される。したがって、エミッタ電極121とチタンシリサイド膜113との接続(コンタクト)は、トランジスタの活性領域102aの直上に配置されるため、デバイス特性を劣化させないためにボーダーレス形状にならない通常のコンタクト形状になることが望まれる。さらに製造マージンを考慮すると、コンタクト径は、エミッタ層108(多結晶シリコン膜111)の寸法幅Wよりも小さくなることが望まれる。
【発明の開示】
【発明が解決しようとする課題】
【0006】
従来の構造でバイポーラトランジスタの高性能化を実現するには、エミッタ電極(エミッタ層)の寸法幅の微細化が不可欠である。エミッタ層の寸法幅が小さくなると、それに対応してエミッタ面積が縮小され、寄生容量および寄生抵抗が低減されるので、高周波特性に優れたトランジスタを形成することができる。しかしながら、前記したように、エミッタ電極の寸法幅の微細化は、それに対応したコンタクト径の微細化を実現する必要がある。一方、コンタクト径は、所望のエミッタ電流を流すために、一定面積を確保することが要求されるので、コンタクト径を一定値より小さくすることができない。今後、より高性能なバイポーラトランジスタ(半導体装置)を実現するには、この2つの相反する要求に応える必要がある。
【0007】
この発明は、上記のような問題点を解消するためになされたもので、高性能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【0008】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、エミッタ層およびベース層の側壁を覆う絶縁膜と、エミッタ層に接し、且つ、エミッタ層、絶縁膜、及び素子分離膜の上にまたがって設けられた導電膜と、素子分離膜の上の導電膜に接して設けられた引き出し電極と、を備え、導電膜の下に位置する絶縁膜は、活性領域と素子分離膜との境界にまたがって位置し、エミッタ引き出し電極は、第1の電極および第2の電極を有し、第1の電極と第2の電極は、エミッタ層に接する部分の導電膜を介して、配置されていることを特徴とする。
【0009】
この態様によると、絶縁膜が活性領域と素子分離膜との境界上にまたがって位置することにより、境界上に位置しない場合に生ずる導電膜とコレクタ層との短絡不良を防止できるため、素子分離膜の上にまで、エミッタ層につながる導電膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。
【0010】
また、エミッタ層に接する部分の導電膜を間に介在させて、導電膜に2つのエミッタ引き出し電極(第1の電極と第2の電極)を設けることにより、一方のみにエミッタ引き出し電極を設けた場合に生じる電流集中(エミッタ層とベース層の実効活性部がエミッタ引き出し電極側に偏ることにより生じる現象)を緩和することができるので、従来よりも大きな動作電流を実現することができる。
【0011】
さらに、エミッタ層に接する部分の導電膜を間に挟んで、導電膜の両側が素子分離膜の上に設けられることにより、導電膜をエッチング加工する際のリソグラフィ工程において、レジストパターンの位置合せずれが発生した場合でも、活性領域上の導電膜の面積(エミッタ−ベース接合面積)が一定に加工されるため、安定した性能を有するバイポーラトランジスタ(半導体装置)を低コストで提供することができる。
【0012】
上記構成において、ベース層に接するベース引き出し電極をさらに備えベース引き出し電極は、エミッタ層の一方の側に設けられた第3の電極とエミッタ層の他方の側に設けられた第4の電極とを有していることが好ましい。このようにすることにより、エミッタ層に対して一方の側のみにベース引き出し電極を設けた場合に生じるベース抵抗の増加を、エミッタ層の両側にベース引き出し電極を設けることで抑制できるので、より低いベース抵抗を実現することができる。
【0013】
上記構成において、第1の電極および第2の電極の寸法は、同じであることが望ましい。このようにすることで、第1の電極と第2の電極に流れる電流が実質的に等しくなり、一方の電極側への電流集中(電流の流れの偏り)をより抑制できる。
【0014】
上記構成において、第3の電極および第4の電極の寸法は、同じであることが望ましい。このようにすることで、第3の電極と第4の電極からベース層を介してエミッタ層に流れる電流が実質的に等しくなり、ベース抵抗の増加を招く電流の流れの偏りがなくなるので、よりベース抵抗の増加を抑制できる。
【0015】
上記構成において、ベース層は、シリコンゲルマニウム(SiGe)合金層からなることが望ましい。このようにすることにより、より高周波特性に優れたトランジスタを得ることができる。
【発明の効果】
【0016】
本発明によれば、高性能な半導体装置が提供される。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施形態を図面に基づいて説明する。
【0018】
図1は、本発明の実施形態によるSiGeベースへテロ接合バイポーラトランジスタの主要な構成を示す上面図(レイアウト図)であり、図2は、図1における構成をA−A’断面で示した断面図である。
【0019】
シリコン基板1に、STI(Shallow Trench Isolation)である素子分離膜3が形成され、さらに素子分離膜3に周囲を囲まれた活性領域2aを含むコレクタ層2が形成されている。活性領域2aの上には、ベース層として機能するSiGe合金層4が形成され、SiGe合金層4の上には、エミッタ層として機能するn型拡散層5が形成されている。このn型拡散層5は、SiGe合金層4に、後述する多結晶シリコン膜7からn型不純物を拡散させて形成したものである。またSiGe合金層4およびn型拡散層5は、シリコン酸化膜からなる側壁膜6(通称サイドウォールと呼ばれる)で囲われている。この側壁膜6は、活性領域2aと素子分離膜3との境界50にまたがって位置している。さらにn型拡散層5の上には、多結晶シリコン膜7およびシリサイド膜8が形成されている。これら多結晶シリコン膜7およびシリサイド膜8は、n型拡散層5、側壁膜6、及び素子分離膜3にまたがって形成されている。さらに多結晶シリコン膜7およびシリサイド膜8は、絶縁膜からなる側壁膜9で囲われている。そして層間絶縁膜10を設けて平坦化した後、素子分離膜3の上のシリサイド膜8(もしくは多結晶シリコン膜7)に接続するように、エミッタ層(n型拡散層5)につながる2つのエミッタ引き出し電極21a,21bが形成されている。このエミッタ引き出し電極21a,21bは、エミッタ層(n型拡散層5)に接する部分の多結晶シリコン膜7を間に介在させ、それぞれの素子分離膜3の上のシリサイド膜8(もしくは多結晶シリコン膜7)に接して設けられている。さらに、SiGe合金層4につながる2つのベース引き出し電極41a,41bが多結晶シリコン膜7(n型拡散層5)を挟み込むように形成されている。尚、SiGe合金層4は本発明の「ベース層」、側壁膜6は本発明の「絶縁膜」、多結晶シリコン膜7およびシリサイド膜8は本発明の「導電膜」、エミッタ引き出し電極21a,21bは本発明の「第1の電極および第2の電極」、及びベース引き出し電極41a,41bは本発明の「第3の電極および第4の電極」の一例である。
【0020】
側壁膜6が活性領域2aと素子分離膜3との境界50の上にまたがって位置することにより、境界50の上に位置しない場合に生ずる多結晶シリコン膜7とコレクタ層(活性領域2a)との短絡不良を防止できるため、素子分離膜3の上に、エミッタ層(n型拡散層5)につながる多晶シリコン膜7を設けることが可能となる。すなわち、本発明の実施形態の構成により、エミッタ層の直上にエミッタ引き出し電極21を設けなくても、多結晶シリコン膜7とエミッタ引き出し電極21との接続ができることになるため、エミッタ層の寸法幅の微細化と、エミッタ引き出し電極に流れる所望電流値の維持(コンタクト径の一定面積確保)とを両立させ、より高性能なバイポーラトランジスタ(半導体装置)を提供することができる。
【0021】
また、エミッタ層(n型拡散層5)に接する部分の多結晶シリコン膜7を間に介在させて、シリサイド膜8(もしくは多結晶シリコン膜7)に2つのエミッタ引き出し電極21(第1の電極21aと第2の電極21b)を設けることにより、一方のみにエミッタ引き出し電極21a(もしくは21b)を設けた場合に生じる電流集中(エミッタ層とベース層の実効活性部が引き出し電極側に偏ることにより生じる現象)を緩和することができるので、従来よりも大きな動作電流を実現することができる。この際、2つの引き出し電極の寸法を同じにすることで、より効果的となる。
【0022】
さらに、2つのベース引き出し電極41a,41bを多結晶シリコン膜7(n型拡散層5)を挟み込んで設けることにより、多結晶シリコン膜7(n型拡散層5)に対して一方の側のみにベース引き出し電極41a(もしくは41b)を設けた場合に生じるベース抵抗の増加を、両側にベース引き出し電極を設けることで抑制できるので、より低いベース抵抗を実現することができる。この際、2つのベース引き出し電極を同じ寸法とすることで、より効果的となる。
【0023】
これらの結果、より高性能なバイポーラトランジスタ(半導体装置)を提供することができる。
【0024】
図3〜図13は、本発明の実施形態による半導体装置の製造プロセスを説明するための断面図である。
【0025】
(工程1:図3参照) p型シリコン基板1に、STI等の素子分離膜3を形成する。次に、活性領域2a(コレクタ層2)を作製するために、n型不純物をイオン注入して活性化する。例えば、燐(P)を500〜4000keV程度の加速エネルギーで、3×1013cm−2から3×1015cm−2程度の濃度になるように注入し、1000℃程度の熱処理を行う。さらにコレクタ引き出し用拡散層を形成する(図示せず)。
【0026】
(工程2:図4参照) 減圧CVD(Chemical Vapor Deposition)法により、ホウ素(B)を1×1019cm−3程度ドーピングしたシリコンゲルマニウム(SiGe)合金層4をエピタキシャル成長させる。SiGe合金層4の膜厚は、80nm程度とする。ここで、SiGe合金層4は、活性領域2aの上では、エピタキシャル成長によって下地基板(p型シリコン基板1)の格子定数と同じに形成されてエピタキシャルSiGe層となるが、素子分離膜3の上では、多結晶化して多結晶SiGe層となる。
【0027】
SiGe合金層4でのGe濃度は、層内で一定であってもよいが、表面側(後にエミッタ層が形成される側)からコレクタ層2に向かって徐々にGe濃度が増加する傾斜型ドーピングとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ge濃度は、表面側で実質的に0%程度とし、活性領域2a(コレクタ層2)と接する側で15%から20%程度とするのが好ましい。
【0028】
また、SiGe合金層4の成膜の前又は後のいずれか一方、もしくは成膜前後の両方に、ホウ素(B)を含まないシリコン膜、もしくはホウ素(B)を含まないSiGe合金層を減圧CVD法によってエピタキシャル成長させておいてもよい。
【0029】
(工程3:図5参照) リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、SiGe合金層4の不要な部分を除去する。この際、後述する側壁膜6が形成される部分の活性領域2aが露出することになるが、その露出量は50nm程度となるように、レジストパターン寸法を調整している。
【0030】
(工程4:図6参照) CVD法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、SiGe合金層4の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜6を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン(TEOS)/酸素(O2)混合ガスを720℃程度で加熱処理することによって成膜され、膜厚は200nm程度とする。尚、この側壁膜6は、後工程で形成する多結晶シリコン膜7の下に位置する部分において、少なくとも活性領域2aと素子分離膜6との境界50の上にまたがるように形成している。
【0031】
(工程5:図7参照) 減圧CVD法により、1×1020cm−3程度以上のn型不純物をドーピングした多結晶シリコン膜7を成膜し、さらに、シリコン窒化膜12を成膜する。n型不純物としては、例えば、砒素(As)又は燐(P)を用いる。多結晶シリコン膜7の膜厚は、200nm程度とし、シリコン窒化膜12の膜厚は、100nm程度とする。
【0032】
(工程6:図8参照) リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜12および多結晶シリコン膜7の順にエッチング加工する。本発明の実施形態では、図1に示すように、多結晶シリコン膜7は、直線状(エミッタ層に接する部分を間に介在させて、その両側が素子分離膜3の上に設けられた状態)に設けられている。このため、レジストパターンの位置合せずれが発生した場合でも、活性領域2a上の多結晶シリコン膜7の面積(エミッタ−ベース接合面積)を一定に加工することができる。
【0033】
また、従来構造では、図13および図14に示したように、エミッタ層108は活性領域102a内に形成され、さらにエミッタ層108と多結晶シリコン膜111の面積(寸法)は同じ大きさに形成されるので、微小な面積のエミッタ層108を形成するには、対応する多結晶シリコン膜111をピラー形状(柱状形状)に加工せざるを得ない。これに対して、本発明の実施形態では、エミッタ層上の多結晶シリコン膜7を直線状に加工するため、従来構造のように多結晶シリコン膜111をピラー形状(柱状形状)に加工する必要がなくなるので、高精度な露光装置の導入が不要となり、製造コストを低減することが可能となる。
【0034】
(工程7:図9参照) CVD法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜12および多結晶シリコン膜7の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜9を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン(TEOS)/酸素(O2)混合ガスを720℃程度で加熱処理することによって成膜され、膜厚は200nm程度である。引き続き、この側壁膜9をマスクとして注入処理を行い、外部ベース層として機能するp+拡散層(図示せず)を形成する。
【0035】
(工程8:図10参照) 熱処理を行って、多結晶シリコン膜7のn型不純物をSiGe合金層4の中に拡散させ、n型拡散層5を形成する。この結果、エミッタ−ベース接合がSiGe合金層4内に形成される。熱処理は、RTA装置を用いて、1050℃程度の熱処理を5秒〜30秒間程度行う。
【0036】
(工程9:図11参照) 熱処理後、希フッ酸および燐酸を用いて、エミッタ電極上のシリコン酸化膜(図示せず)およびシリコン窒化膜12を除去する。特に図示しないが、ベース電極上およびコレクタ電極上のシリコン酸化膜およびシリコン窒化膜12についても同時に除去している。
【0037】
(工程10:図12参照) 多結晶シリコン7の表面および外部ベース層として機能するp+拡散層(図示せず)の表面に、コバルト(Co)を形成し、熱処理を行ってコバルトシリサイド膜(シリサイド膜)8を形成する。このシリサイド膜8のシート抵抗値は、5Ω/□程度であり、従来のp+拡散層のシート抵抗値100Ω/□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース引き出し電極41(図示せず)との間に発生する寄生抵抗を下げることができる。
【0038】
なお、シリサイド処理では、コバルトに代えて、チタン(Ti)を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【0039】
(工程11:図2参照) プラズマTEOS膜等の層間絶縁膜10を半導体基板の表面に堆積させ、NPNトランジスタのコレクタ電極部31(図示せず)、ベース電極部41a,41b(図示せず)、及びエミッタ電極部21a,21bのコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成する。
【0040】
この際、エミッタ引き出し電極(エミッタ電極部)21a,21bは、エミッタ層(n型拡散層5)に接する部分の多結晶シリコン膜7を間に介在させて、素子分離膜3の上に設けられた多結晶シリコン膜7にそれぞれ設けているので、多結晶シリコン膜7の一方のみにエミッタ引き出し電極21a(もしくは21b)を設けた場合に生じるベース引き出し電極からの電流集中(エミッタ層とベース層の実効活性部がエミッタ引き出し電極側に偏ることにより生じる現象)を緩和することができる。この結果、従来よりも大きな動作電流を実現することができる。
【0041】
また、図1に示すように、ベース引き出し電極(ベース電極部)41a,41bは、エミッタ層5の両側に設けている。これにより、エミッタ層5の一方のみにベース引き出し電極を設けた場合に生じるベース抵抗の増加を抑制できるので、より低いベース抵抗を実現することができる。これは、エミッタ層5の片側だけにベース引き出し電極41a(もしくは41b)を設けた場合には、エミッタ層5のベース引き出し電極を設けた側に電流が集中するため、エミッタ層5の反対側が真性ベース領域として機能しなくなり、実効的なベース抵抗が増加するのに対し、エミッタ層5の両側にベース引き出し電極を設けた場合には、述べた電流集中の偏りがなくなるためである。
【0042】
これらの工程を経ることによって、NPNトランジスタを有するバイポーラトランジスタ(半導体装置)を製造する。
【0043】
以下に、多結晶シリコン膜7の下に位置する側壁膜6を活性領域2aと素子分離膜3との境界50にまたがって設ける理由について、図15(a)〜(d)を用いて説明する。図15(a)は、従来構造において側壁膜6を設けずに多結晶シリコン膜7を素子分離膜3にまで設けた場合、図15(b)は、活性領域2aと素子分離膜3との境界50が側壁膜6の外側に位置する場合、図15(c)は、境界50が側壁膜6の内側(境界50がSiGe合金層4の下側)に位置する場合、及び図15(d)は、境界50が側壁膜6の下側に位置する場合、それぞれの素子断面概略図である。
【0044】
図15(a)および(b)の場合、多結晶シリコン膜7とコレクタ層2(活性領域2a)が直接接するため、エミッタ−コレクタ短絡不良となり、バイポーラトランジスタ(半導体装置)は動作しない。
【0045】
図15(c)の場合、素子分離膜3の上に設けられたSiGe合金層4は、ベース層として機能するエピタキシャルSiGe合金層4とは膜質が異なり、多結晶化した多結晶SiGe層4aとして形成される。このため、この多結晶SiGe層4a部分を介してエミッタ−ベース短絡不良となり、バイポーラトランジスタ(半導体装置)は動作しない。尚、この現象は、SiGe合金層形成時の一般的な特徴であり、活性領域2aのようなエピタキシャル下地(単結晶下地)上では、下地の結晶性を継承して成膜されるためSiGe合金層はエピタキシャルSiGe合金層となるが、単結晶以外の下地、例えば素子分離膜3のような絶縁膜下地では、下地に結晶性がないので結晶成長(エピタキシャル成長)できず、SiGe合金層は多結晶SiGe層となることに起因している。
【0046】
これらに対して、図15(d)の場合、多結晶シリコン膜7とコレクタ層(活性領域2a)との間には側壁膜6が介在し、エミッタ−コレクタ短絡不良を防止している。また、ベース層として機能するSiGe合金層部分は、すべてコレクタ層(活性領域2a)の上に形成されているため、多結晶SiGe層に起因するエミッターコレクタ短絡不良は発生しない。
【0047】
以上のように、活性領域2aと素子分離膜3との境界50が側壁膜6の下側に位置する場合にのみ、多結晶シリコン膜7を素子分離膜3にまで設けることが可能となる。この結果、エミッタ層に接する部分の多結晶シリコン膜の加工と、引き出し電極と接する部分の多結晶シリコン膜の加工とを、それぞれ独立して制御することができるため、より高性能なバイポーラトランジスタ(半導体装置)を実現するのに必要な、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させることが可能となる。
【0048】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、種々のバイポーラトランジスタに適用することができる。また、実施の形態においては、エミッタ引き出し電極およびベース引き出し電極を2つ設ける場合について説明したが、本発明の趣旨を逸脱しない範囲で、3つあるいはそれ以上のエミッタ引き出し電極およびベース引き出し電極を設けてもよい。
【図面の簡単な説明】
【0049】
【図1】本発明の実施形態に係る半導体装置を説明するための主要な構成を示す上面図(レイアウト図)である。
【図2】本発明の実施形態に係る半導体装置を説明するための断面図である。
【図3】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図4】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図5】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図6】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図7】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図8】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図9】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図10】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図11】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図12】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図13】従来のSiGeベースへテロ接合バイポーラトランジスタ構造を説明するための主要な構成を示す上面図(レイアウト図)である。
【図14】従来のSiGeベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【図15】側壁膜と、活性領域と素子分離膜の境界との位置関係を示す断面概略図である。
【符号の説明】
【0050】
1 p型シリコン基板
2、2a コレクタ層(活性領域)
3 素子分離領域(STI)
4 シリコンゲルマニウム(SiGe)合金層
5 n型拡散層(エミッタ層)
6 絶縁膜からなる側壁膜
7 多結晶シリコン膜
8 シリサイド膜
9 シリコン酸化膜からなる側壁膜(サイドウォール)
10 層間絶縁膜
21,21a,21b エミッタ引き出し電極
31 コレクタ引き出し電極
41a,41b ベース引き出し電極
50 活性領域と素子分離膜との境界
【特許請求の範囲】
【請求項1】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層と、
前記エミッタ層およびベース層の側壁を覆う絶縁膜と、
前記エミッタ層に接し、且つ、前記エミッタ層、前記絶縁膜、及び前記素子分離膜の上にまたがって設けられた導電膜と、
前記素子分離膜の上の導電膜に接して設けられたエミッタ引き出し電極と、
を備え、
前記導電膜の下に位置する前記絶縁膜は、前記活性領域と前記素子分離膜との境界にまたがって位置し、
前記エミッタ引き出し電極は、第1の電極および第2の電極を有し、
前記第1の電極と第2の電極は、前記エミッタ層に接する部分の前記導電膜を介して、配置されていることを特徴とした半導体装置。
【請求項2】
前記ベース層に接するベース引き出し電極をさらに備え、
前記ベース引き出し電極は、前記エミッタ層の一方の側に設けられた第3の電極と前記エミッタ層の他方の側に設けられた第4の電極とを有していることを特徴とした請求項1に記載の半導体装置。
【請求項3】
前記第1の電極および前記第2の電極の寸法は、同じであることを特徴とした請求項1または2に記載の半導体装置。
【請求項4】
前記第3の電極および前記第4の電極の寸法は、同じであることを特徴とした請求項2に記載の半導体装置。
【請求項5】
前記ベース層は、シリコンゲルマニウム(SiGe)合金層からなることを特徴とした請求項1〜4のいずれか1項に記載の半導体装置。
【請求項1】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層と、
前記エミッタ層およびベース層の側壁を覆う絶縁膜と、
前記エミッタ層に接し、且つ、前記エミッタ層、前記絶縁膜、及び前記素子分離膜の上にまたがって設けられた導電膜と、
前記素子分離膜の上の導電膜に接して設けられたエミッタ引き出し電極と、
を備え、
前記導電膜の下に位置する前記絶縁膜は、前記活性領域と前記素子分離膜との境界にまたがって位置し、
前記エミッタ引き出し電極は、第1の電極および第2の電極を有し、
前記第1の電極と第2の電極は、前記エミッタ層に接する部分の前記導電膜を介して、配置されていることを特徴とした半導体装置。
【請求項2】
前記ベース層に接するベース引き出し電極をさらに備え、
前記ベース引き出し電極は、前記エミッタ層の一方の側に設けられた第3の電極と前記エミッタ層の他方の側に設けられた第4の電極とを有していることを特徴とした請求項1に記載の半導体装置。
【請求項3】
前記第1の電極および前記第2の電極の寸法は、同じであることを特徴とした請求項1または2に記載の半導体装置。
【請求項4】
前記第3の電極および前記第4の電極の寸法は、同じであることを特徴とした請求項2に記載の半導体装置。
【請求項5】
前記ベース層は、シリコンゲルマニウム(SiGe)合金層からなることを特徴とした請求項1〜4のいずれか1項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2006−278420(P2006−278420A)
【公開日】平成18年10月12日(2006.10.12)
【国際特許分類】
【出願番号】特願2005−91315(P2005−91315)
【出願日】平成17年3月28日(2005.3.28)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
【公開日】平成18年10月12日(2006.10.12)
【国際特許分類】
【出願日】平成17年3月28日(2005.3.28)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
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