半導体装置
【課題】スイッチング素子を強制的に遮断する際、誘導負荷の大きさによらず所望のクランプ電圧で、精度よく誘導起電力の大きさを抑制する技術を提供する。
【解決手段】IGBT1(スイッチング素子)のゲート−コレクタ間に第1クランプ素子3が、ゲートに放電抵抗部16が接続される。タイマー回路7は、IGBT1をオン状態に駆動するオン信号の入力が所定時間以上継続すると、Hレベルの信号をNMOSトランジスタ26及びゲート駆動回路9に出力する。ゲート駆動回路9は、タイマー回路7からの信号に基づいてIGBT1をオフ状態に駆動する。NMOSトランジスタ26は、タイマー回路7からの信号に応答して、選択的に第2クランプ素子28をIGBT1のゲート−コレクタ間に接続する。
【解決手段】IGBT1(スイッチング素子)のゲート−コレクタ間に第1クランプ素子3が、ゲートに放電抵抗部16が接続される。タイマー回路7は、IGBT1をオン状態に駆動するオン信号の入力が所定時間以上継続すると、Hレベルの信号をNMOSトランジスタ26及びゲート駆動回路9に出力する。ゲート駆動回路9は、タイマー回路7からの信号に基づいてIGBT1をオフ状態に駆動する。NMOSトランジスタ26は、タイマー回路7からの信号に応答して、選択的に第2クランプ素子28をIGBT1のゲート−コレクタ間に接続する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に半導体装置保護のためスイッチング素子を強制停止する際、誘導負荷に発生する過電圧を抑制する技術に関するものである。
【背景技術】
【0002】
自動車エンジン等の内燃機関用イグニッションシステムにおいて、メンテナンス中の作業ミス等により制御信号がオンしたままになり、誘導負荷(トランス、負荷コイル)の電流を制御するスイッチング素子が導通し続け、半導体装置自身や負荷が発熱により特性劣化や破壊に至るという問題がある。
【0003】
この問題に対して、オン動作開始から所定時間(数100ミリ秒程度)後に動作するタイマー回路を用いてスイッチング素子を強制停止させる機能が盛り込まれている。すなわち、オン動作開始から作業ミスなどにより、オン信号の出力が所定時間以上続いた場合、タイマー回路により、スイッチング素子の破壊を防止することができる。
【0004】
その際、スイッチング素子の強制的な電流遮断が、誘導負荷に大きな誘導起電力を発生させ、内燃機関の点火を制御するコンピュータの意図しないタイミングで、点火プラグにアーク放電を発生することがあった。
【0005】
そのため、従来のイグニッションシステムではスイッチング素子の電流遮断速度をある一定速度以下に抑えて、誘導負荷に発生する誘導起電力の大きさを抑制している(特許文献1参照)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−4991号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、スイッチング素子のゲート電圧に対する出力電流の関係は、一般的に線形比例ではない。例えば、MOSゲートデバイスでは、出力電流はゲート電圧の2乗に比例する。そのため、電流遮断速度を一定速度以下に抑えるようにスイッチング素子を制御するには複雑な回路構成と調整を必要としている。
【0008】
例えば、特許文献1に記載の発明は、コンデンサの充電時間により、出力電流の遮断速度を制御している。出力電流の遮断速度を低くするために、大きな容量のコンデンサを必要とするので回路面積を縮小することが困難である。また、誘導負荷の大きさに応じて発生する誘導起電力の大きさが異なるので、誘導負荷の大きさに応じてコンデンサの容量を変更する必要がある。そのため、誘導負荷の大きさによらないで所望のクランプ電圧で誘導起電圧を制御することが困難である。
【0009】
また、スイッチング素子が導通時に、何らかの異常によって、電流入力端子の電位が上昇すると、出力電流が増加しスイッチング素子が損傷することも考えられる。
【0010】
そこで本発明の第1の目的は、スイッチング素子を強制的に遮断する際、誘導負荷の大きさによらず所望のクランプ電圧で、精度よく誘導起電力の大きさを抑制する技術を提供することである。
【0011】
さらに本発明の第2の目的は、スイッチング素子がオン状態のときに、電流入力端子の電圧上昇によるスイッチング素子の燃焼を防止する技術を提供することである。
【課題を解決するための手段】
【0012】
本発明は、電流入力端子に誘導負荷が接続されるスイッチング素子と、前記スイッチング素子の制御端子・電流入力端子間に接続された第1クランプ素子と、前記スイッチング素子の制御端子・接地電位間に接続された放電抵抗部と、を備え、前記スイッチング素子を駆動することにより、前記誘導負荷に誘導起電圧を発生させる半導体装置であって、前記スイッチング素子をオン状態に駆動するためのオン信号が所定時間以上入力されると、所定の信号を出力するタイマー回路と、前記所定の信号に応答して、前記スイッチング素子の制御端子・電流入力端子間に選択的に接続される第2クランプ素子と、をさらに備え、前記第2クランプ素子は、前記第1クランプ素子の降伏電圧よりも小さな降伏電圧を有することを特徴とする。
【0013】
また、電流入力端子に誘導負荷が接続されるスイッチング素子と、前記スイッチング素子の制御端子・電流入力端子間に接続された第1クランプ素子と、前記スイッチング素子の制御端子・接地電位間に接続された放電抵抗部と、を備え、前記スイッチング素子を駆動することにより、前記誘導負荷に誘導起電圧を発生させる半導体装置であって、前記スイッチング素子の電流入力端子に一端が接続された第2クランプ素子と、前記第2クランプ素子の他端に電流入力端子が接続され、電流出力端子が前記スイッチング素子の制御端子に接続されたトランジスタと、前記トランジスタの前記電流入力端子に一端が接続され、接地電位に他端が接続された第3クランプ素子と、前記第3クランプ素子の前記一端に接続された過電圧検出回路と、をさらに備え、前記過電圧検出回路は、前記第3クランプ素子に降伏電圧が印加されると、前記スイッチング素子をオフ状態に駆動する信号を出力することを特徴とする。
【発明の効果】
【0014】
本発明によれば、タイマー回路の所定の信号に応答して、スイッチング素子を強制的にオフ状態に駆動しても、前記第2クランプ素子によってスイッチング素子の制御端子・電流入力端子間電圧を前記第1クランプ素子の降伏電圧より小さな降伏電圧値に精度よくクランプすることができる。
【0015】
また、スイッチング素子のオン動作時に、電流入力端子の電圧が大きくなった場合、スイッチング素子を強制的にオフ状態にすることで、スイッチング素子の燃焼を防止することができる。
【図面の簡単な説明】
【0016】
【図1】実施の形態1に係る半導体装置の構成を示す回路図である。
【図2】実施の形態1に係る半導体装置に用いられるゲート駆動回路の構成を示す回路図である。
【図3】実施の形態1に係る半導体装置の動作を説明するため波形図である。
【図4】従来の半導体装置の構成を示す回路図である。
【図5】従来の半導体装置に用いられるゲート駆動回路の構成を示す回路図である。
【図6】実施の形態1に係る半導体装置の別の構成を示す回路図である。
【図7】実施の形態2に係る半導体装置の構成を示す回路図である。
【図8】実施の形態3に係る半導体装置の構成を示す回路図である。
【図9】実施の形態3に係る半導体装置の別の構成を示す回路図である。
【図10】実施の形態4に係る半導体装置の構成を示す回路図である。
【図11】実施の形態5に係る半導体装置の構成を示す回路図である。
【図12】実施の形態5に係る半導体装置に用いられる過電圧検出回路の構成を示す回路図である。
【図13】実施の形態5に係る半導体装置の動作を説明するための波形図である。
【発明を実施するための形態】
【0017】
<実施の形態1>
図1は、本実施の形態に係る半導体装置の構成を示す回路図である。制御回路6の入力が入力端子10に接続されている。制御回路6の出力がゲート駆動回路9の入力に接続されている。ゲート駆動回路9の出力は、スイッチング素子であるIGBT(Insulated Gate Bipolar Transistor )1のゲート(制御端子)に接続されている。
【0018】
入力端子10から入力信号VINが入力されると、制御回路6は、IGBT1の駆動状態を監視する監視回路(図示せず)に応答して入力信号VINを制御し、ゲート駆動回路9に制御信号を出力する。ゲート駆動回路9は、制御信号に基づいてIGBT1のゲートを駆動する。
【0019】
IGBT1のコレクタ(電流入力端子)は、負荷コイル(誘導負荷)2を構成する一次側コイルの一端及びツェナーダイオード(クランプ素子、第1クランプ素子)3のカソードに接続され、エミッタは接地されている。一次側コイルの他端は電源12に接続されている。ツェナーダイオード3のアノードは、IGBT1のゲートに接続されている。負荷コイル2の二次側コイルの一端は電源12に接続され、他端は点火プラグ13の一端に接続されている。点火プラグ13の他端は接地されている。
【0020】
ツェナーダイオード3は、負荷コイル2の破壊防止のために、IGBT1のコレクタ・エミッタ間電圧を所定の電圧(例えば500V程度)以下にクランプするために接続されており、例えば降伏電圧7〜8V程度のツェナーダイオードを数十段程度接続して構成されている。
【0021】
IGBT1のゲートには、抵抗4の一端がさらに接続されている。抵抗4の他端は、NMOSトランジスタ11のドレインに接続されている。NMOSトランジスタ11のソースは接地されている。NMOSトランジスタ11のソース・ドレイン間には抵抗5が接続されている。ここで抵抗5の抵抗値は、ツェナーダイオード3のリーク電流でIGBT1をオン状態にできる程度の値に選ばれている。
【0022】
インバータ8の出力がNMOSトランジスタ11のゲートに接続されている。インバータ8の入力にはタイマー回路7の出力が接続されている。タイマー回路7の出力は、ゲート駆動回路9に接続されている。抵抗4,5、インバータ8及びNMOSトランジスタ11でゲート放電抵抗部101(放電抵抗部)を構成している。タイマー回路7の入力は、入力端子10に接続され、入力信号VINから電源を得ている。
【0023】
タイマー回路7は、通常Lレベルの信号を出力している。そして、入力端子10からオン信号が入力されると、タイマー動作を行う。すなわち、メンテナンス作業中のミス等により、オン信号が入力され続けると、オン信号の入力から所定時間経過後にHレベルの信号を出力するように動作する。またタイマー回路7は、オン信号が所定時間以上継続しない場合は、Lレベルの信号を出力し続ける。すなわち、タイマー回路7は、IGBT1を駆動するためのオン信号が所定時間以上入力されると、所定の出力信号(上記の例ではHレベルの信号)を出力するように構成されている。
【0024】
次に、図2を用いてゲート駆動回路9の構成について説明する。カレントミラー回路14の入力がゲート駆動回路6の出力に接続されている。そして、カレントミラー回路14の出力は、IGBT1のゲートに接続されている。NMOSトランジスタ15のドレインがカレントミラー回路14の入力に接続され、ソースは接地されている。NMOSトランジスタ15のゲートはタイマー回路7の出力に接続されている。
【0025】
次に以上のように構成された半導体装置の動作について説明する。図3は、本実施の形態に係る半導体装置の動作を説明するための波形図である。また、以下の説明では、半導体装置の動作のうち、タイマー回路7がLレベルの信号を出力している期間での動作を「通常動作」、Hレベルの信号を出力している期間での動作を「保護動作」と称している。
【0026】
まず、半導体装置の通常動作時での動作について説明する。初期状態では、IGBT1のコレクタ・エミッタ間電圧VCEは、電源12の電圧VBで与えられる。また、点火プラグ13の電圧V2も電圧VBとなっている。
【0027】
入力信号VINがLレベル(オフ信号)からHレベル(オン信号)に遷移すると、ゲート駆動回路9はIGBT1のゲートをHレベルに駆動する。そして、IGBT1はオフ状態からオン状態に遷移する。
【0028】
また、タイマー回路7は、Lレベルの信号を出力している。タイマー回路7の出力は、インバータ8で反転してHレベルの信号としてNMOSトランジスタ11のゲートに入力される。NMOSトランジスタ11はオン状態となるので、ゲート放電抵抗部101を流れる電流は、抵抗4からNMOSトランジスタ11を介して接地電位へ流れる。そのため、ゲート放電抵抗部101の抵抗値は、ほぼ抵抗4の抵抗値で与えられることになる。
【0029】
IGBT1がオン状態に遷移するにしたがって、コレクタ・エミッタ間電圧VCE(以下単に電圧VCEと称する場合がある。)は接地電位に低下し、電源12から負荷コイル2及びIGBT1を介して流れるコレクタ電流ICは徐々に上昇する。その後、コレクタ電流ICが所定の電流値以上になると、電流制限回路(図示せず)が動作し、電流値が制限され、電圧VCEが若干上昇する。
【0030】
次に、オフ信号が入力されるとゲート駆動回路9は、IGBT1のゲートをLレベルに駆動して、IGBT1はオン状態からオフ状態に遷移する。IGBT1がオフ状態に遷移することで、負荷コイル2を流れていたコレクタ電流ICが実線に示すように急激に遮断される。これに伴って、負荷コイル2の両端には誘導起電力が発生し、電圧VCEは急上昇する。
【0031】
このとき、ゲート放電抵抗101は抵抗4によって与えられている。そのため、ツェナーダイオード3を流れるリーク電流程度ではIGBT1をオン状態に遷移する程のゲート電圧は発生せず、IGBT1がオフ状態に保たれまま電圧VCEは上昇していく。
【0032】
そして、電圧VCEが500V程度より大きくなると、ツェナーダイオード3及び抵抗4を介して逆方向電流が流れる。IGBT1のゲートには逆方向電流と抵抗4の積で与えられる電圧が印加され、IGBT1がオン状態に遷移する。そして、負荷コイル2から放出される電荷はIGBT1のコレクタ電流として放出される。負荷コイル2から電荷が放出され、クランプ電圧程度に電圧VCEが下降すると、再びIGBT1はオフ状態に遷移することになる。このようにして、電圧VCEは、ツェナーダイオード3によって500V程度のクランプ電圧でクランプされる。
【0033】
次に一次コイル側で発生した誘導起電力は、二次コイル側に−30kV程度に昇圧されて伝わり、点火プラグ18にアーク放電を発生させる。アーク放電が発すると、負荷コイル2の一次コイル側及び二次コイル側の電圧は低下し、電圧VCEおよび点火プラグ13の電圧V2は電圧VBになる。
【0034】
次に、本実施の形態に係る半導体装置の保護動作時での動作について説明する。入力信号VINがオン信号となってから所定時間経過後、タイマー回路7はHレベルの信号を出力する。タイマー回路7から出力された信号は、インバータ8で反転されて、Lレベルの信号としてNMOSトランジスタ11のゲートに入力される。Lレベルの信号が入力されると、NMOSトランジスタ11はオン状態からオフ状態となる。そのためIGBT1のゲート放電抵抗部101は、抵抗4及び抵抗5の合成抵抗によって与えられる。
【0035】
また、タイマー回路7から出力されるHレベルの信号は、ゲート駆動回路9のNMOSトランジスタ15(図2参照)のゲートに入力される。NMOSトランジスタ15はオン状態となり、カレントミラー回路14の入力は接地される。そのため、カレントミラー回路14の出力(ゲート駆動回路9の出力)はLレベルとなり、IGBT1はオフ状態に遷移する。IGBT1がオフ状態に遷移することで、オン状態が所定時間以上継続することによるIGBT1や負荷コイル2の劣化を防止することができる。
【0036】
IGBT1がオフ状態に遷移するとともに、コレクタ電流ICが徐々に遮断され、電圧VCEが上昇する。前述したように保護動作時に、ゲート放電抵抗部101は抵抗4及び抵抗5の合成抵抗で与えられている。そして抵抗5の抵抗値を設定することにより、ツェナーダイオード3を流れるリーク電流程度でIGBT1がオンするように、合成抵抗の抵抗値(第2抵抗値)が設定されている。電圧VCEが30V程度に上昇すると、ツェナーダイオード3を流れるリーク電流で、IGBT1をオン状態に保持するのに十分なゲート電圧がゲートに印加される。そのため、ゲート駆動回路9からLレベルの信号が出力されても、IGBT1は完全にオフ状態に遷移することなく、コレクタ電流ICは、破線で示すように徐々に減少する。コレクタ電流ICが0になると、IGBT1は完全にオフ状態となり、また電圧VCEは電圧VBとなる。
【0037】
以上説明したように、抵抗5の抵抗値を適当に選ぶことで保護動作時に印加されるゲート電圧値を制御すると、電圧VCEは30V程度の上昇で抑えられる。そして、図2の破線に示すように、点火プラグ13の電圧V2も−3000V程度の上昇で抑えられアーク放電の発生を防止することができる。
【0038】
ここで、保護動作時の電圧VCEの電圧値(ここでは、例として30Vと記載している。)は、電源12の電圧VB(ここでは、一般の自動車向けバッテリーの公称電圧12Vを想定している。)よりも大きな値であり、かつ点火プラグ13にアーク放電が発生しない値とする。すなわち、保護動作時における電圧VCEの電圧値は、使用されるシステムの電圧VBの大きさ等にあわせて設定すればよい。
【0039】
図4は、従来の半導体装置の一例を示す回路図である。図4に示すように、従来の半導体装置は、ゲート放電抵抗部101に代えて抵抗16が接続された構成となっている。
【0040】
図5は、従来の半導体装置に用いられるゲート駆動回路9の構成を示す回路図である。インバータ22の入力が、タイマー回路7(図4参照)の出力に接続されている。インバータ22の出力は、NMOSトランジスタ20のゲートに接続されている。NMOSトランジスタ20のソースは接地され、ドレインは電流源18の一端及びコンデンサ21の一端に接続されている。
【0041】
電流源18の他端は図示しない電源に接続され、コンデンサ21の他端は接地されている。コンデンサ21の一端は引き算回路23のマイナス端子に接続されている。引き算回路23のプラス端子は、制御回路6(図4参照)の出力に接続されている。引き算回路23の出力はカレントミラー回路14の入力に接続されている。カレントミラー回路14の出力はIGBT1のゲートに接続されている。ここで、引き算回路23は、プラス端子とマイナス端子間の電位差に応答した電流を出力する回路である。
【0042】
次に従来の半導体装置の動作について説明する。通常動作時は、タイマー回路7から入力されたLレベルの信号が、インバータ22で反転してNMOSトランジスタ20のゲートに入力される。そのため、電流源18から流れる電流は、NMOSトランジスタ20を介して接地電位に流れる。制御回路6から出力されるオン信号は、引き算回路23で介してそのままカレントミラー回路14に出力される。カレントミラー回路14は、引き算回路23から出力された出力電流を増幅して出力する。IGBT1のオン状態では、カレントミラー回路9から出力される電流が抵抗16を流れることにより、IGBT1をオン状態にするのに十分な電圧をゲートに印加している。
【0043】
入力端子10から入力されるオン信号が所定時間以上経過すると、タイマー回路7はHレベルの信号を出力する。そして、半導体装置は保護動作を行う。タイマー回路7から入力された信号はインバータ22(図5参照)で反転してNMOSトランジスタ20のゲートに入力され、NMOSトランジスタ20は、オフ状態に遷移する。NMOSトランジスタ20がオフ状態に遷移すると、電流源18からの電流はコンデンサ21を徐々に充電する。
【0044】
コンデンサ21の一端は引き算回路23のマイナス端子に接続されている。引き算回路23は、制御回路6から出力される制御信号と、コンデンサ21の一端の電位との電位差に対応した電流を出力する。そのため引き算回路23から出力される出力電流は徐々に低下していく。引き算回路23からの出力電流が低下すると伴に、IGBT1のゲートに印加される電圧も低下し、IGBT1を流れるコレクタ電流ICが徐々に遮断されていく。
【0045】
コンデンサ21の充電が完了すると引き算回路23の出力電流は0となる。そのため、カレントミラー回路14から出力される出力電流も0となり、IGBT1は完全にオフ状態となって、コレクタ電流ICは遮断される。コレクタ電流ICが徐々に遮断されるため、負荷コイル2には、大きな誘導起電圧が発生せず、点火プラグ13でアーク放電が発生するのを防止することができる。
【0046】
以上説明したように、従来の半導体装置では、引き算回路23とコンデンサ21を用いて、コンデンサ21の充電速度によりゲート駆動回路9の出力電流の遮断速度を制御している。そして、コレクタ電流ICの遮断速度を大きな誘導起電圧が発生しない速度に制御する構成となっている。
【0047】
そのため、ゲート駆動回路9は、電流源18、コンデンサ21、及び引き算回路23等から構成される複雑な構成となっている。そしてコレクタ電流ICの遮断速度を十分に低下させるためにはコンデンサ21の容量を大きくする必要があり、半導体装置の回路面積を縮小することが困難になる。
【0048】
また、コレクタ電流を遮断する速度は、コンデンサ21の容量の大きさによって制御されるため、負荷コイル2の巻き数に応じてコンデンサ21の容量を設定する必要がある。
【0049】
さらにまた、引き算回路21を駆動するための電源を入力信号VINから供給する必要がある場合、グランド浮き等により引き算回路21に供給される電源が小さくなり動作しなくなるという可能性もある。
【0050】
本実施の形態では、ゲート駆動回路9から出力される出力電流の遮断速度を制御する必要はなく、タイマー回路7からHレベルの信号が入力されると、出力電流を単純に遮断する構成となっている。コンデンサを用いる必要がないので、回路面積を縮小することができる。
【0051】
また、抵抗5の大きさを調節して、IGBT1のゲートに印加される電圧を制御することで、電圧VCEをクランプするクランプ電圧の大きさを制御することができる。用いる負荷コイル2の大きさによらず、所望のクランプ電圧でクランプすることができる。
【0052】
なお、本実施の形態では、ゲート放電抵抗部101をNMOSトランジスタ11を用いて構成したが、図6に示すようにPMOSトランジスタ24を用いて構成することもできる。
【0053】
図6は、ゲート放電抵抗部101をPMOSトランジスタ24を用いて構成した構成例を示している。バッファ23の入力がタイマー回路7の出力に接続され、バッファ23の出力がPMOSトランジスタ24のゲートに接続されている。PMOSトランジスタ24のソース・ドレイン間には抵抗4が介挿され、PMOSトランジスタ24のソースはIGBT1のゲートに接続され、ドレインは接地されている。本実施の形態では、抵抗4は大きな抵抗値の抵抗が用いられ、抵抗5の大きさは小さな値の抵抗が用いられるように構成されている。その他の構成は、図1に示した半導体装置と同一のため説明は省略する。また動作についても、図1の構成と同様のため省略する。
【0054】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0055】
<実施の形態2>
図7は、本実施の形態に係る半導体装置の構成を示す回路図である。ツェナーダイオード28(第2クランプ素子)のカソードがIGBT1のコレクタに接続され、アノードがPMOSトランジスタ27のソース及び抵抗29の一端に接続されている。PMOSトランジスタ27のドレインはIGBT1のゲートに接続されている。ツェナーダイオード28の降伏電圧は、ツェナーダイオード3と同じ値に選ばれている。
【0056】
抵抗29の他端は、PMOSトランジスタ27のゲート及びNMOSトランジスタ26のドレインに接続されている。NMOSトランジスタ26のソースは接地されている。NMOSトランジスタ26のゲートにはバッファ25の出力が接続されている。バッファ25の入力はタイマー回路7の出力に接続されている。
【0057】
その他の構成は実施の形態1と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【0058】
次に本実施の形態に係る半導体装置の動作について説明する。通常動作時では、タイマー回路7からLレベルの信号がバッファ回路25を介してNMOSトランジスタ26のゲートに出力されている。そのため、NMOSトランジスタ26はオフ状態となっている。PMOSトランジスタ27はオンすることなく、ツェナーダイオード28がIGBT1のゲート・コレクタ間に接続されることはない。そのため、IGBT1のゲート・コレクタ間電圧VCEはツェナーダイオード3によってクランプされる。ツェナーダイオード3のクランプ電圧程度まで電圧VCEは上昇し、点火プラグ13で放電が行われる。
【0059】
保護動作時では、タイマー回路7からHレベルの信号が入力され、NMOSトランジスタ26がオン状態になる。PMOSトランジスタ27のゲートは、NMOSトランジスタ26を介して接地され、PMOSトランジスタ27がオン状態となる。そのため、ツェナーダイオード28及びツェナーダイオード3がIGBT1のゲート・コレクタ間に並列に接続されることになる。
【0060】
保護動作時には、ツェナーダイオード28、3を流れるリーク電流がゲート放電抵抗4,5を流れてIGBT1がオン状態に保持される。その結果、既に実施の形態1の半導体装置と同様に、コレクタ・エミッタ間電圧VCEが所望のクランプ電圧でクランプされ、点火プラグ13でのアーク放電の発生を防止することができる。
【0061】
本実施の形態に係る半導体装置は実施の形態1と同様の効果に加えて以下の効果を有している。
【0062】
実施の形態1の構成では、ツェナーダイオード3を流れるリーク電流のみによってIGBT1をオンするのに必要なゲート電圧を確保している。そのため、抵抗5の抵抗値を非常に大きな値にする必要があった。
【0063】
本実施の形態では、ツェナーダイオード28を流れるリーク電流がツェナーダイオード3を流れるリーク電流に加わるので、抵抗5の抵抗値を実施の形態1に比べて小さくすることができる。抵抗5の大きさを小さくできるので、回路面積を実施の形態1に比べて縮小することができる。
【0064】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0065】
<実施の形態3>
図8は、本実施の形態に係る半導体装置の構成を示す回路図である。本実施の形態では、ゲート放電抵抗部101に代えて抵抗(放電抵抗部)16がIGBT1のゲートに接続されている。また、ツェナーダイオード28は、電圧VCEの所望のクランプ電圧(例えば30V程度)に等しい降伏電圧を実現するように構成されている。
【0066】
その他の構成は実施の形態2と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【0067】
次に本実施の形態に係る半導体装置の動作について説明する。通常動作時では、タイマー回路7からLレベルの信号が出力され、バッファ25を介してNMOSトランジスタ26のゲートに入力されている。NMOSトランジスタ26は、オフ状態となり、PMOSトランジスタ27のゲートはNMOSトランジスタ26を介して接地されずオフ状態となる。
【0068】
そのため、コレクタ・エミッタ間電圧VCEは、ツェナーダイオード3によってクランプされる。すなわち、電圧VCEは500V程度まで上昇することができ、点火プラグ13はアーク放電を行う。
【0069】
次に保護動作時では、タイマー回路7からHレベルの信号が出力される。タイマー回路7からの出力信号により、IGBT1はオフ状態に駆動され、オン状態が継続することによるIGBT1及び負荷コイル2の劣化が防止される。
【0070】
またタイマー回路7の出力はバッファ25を介してNMOSトランジスタ26のゲートに出力され、NMOSトランジスタ26はオン状態に遷移する。PMOSトランジスタ27のゲートはNMOSトランジスタ26を介して接地され、オン状態になる。PMOSトランジスタ27がオン状態となる結果、ツェナーダイオード28が、PMOSトランジスタ27を介してIGBT1のゲート・コレクタ間に接続されることになる。
【0071】
ツェナーダイオード28の降伏電圧は、ツェナーダイオード3の降伏電圧より小さく設定されている。そのため、IGBT1がオフ状態になると、コレクタ・エミッタ間電圧VCEは略ツェナーダイオード28によって決まるクランプ電圧によってクランプされる。
【0072】
実施の形態1及び2では、ツェナーダイオードのリーク電流を利用しているため、広範囲な温度条件において所望のクランプ電圧を設定するのは困難である。
【0073】
本実施の形態では、ツェナーダイオード28の降伏電圧を適当に選ぶことによって、保護動作時に広範囲な温度条件において所望のクランプ電圧を容易に実現することができる。
【0074】
なお、本実施の形態では、ツェナーダイオード28にPMOSトランジスタ27を接続する構成としたが、図9に示すように、NMOSトランジスタ30を用いて構成することもできる。
【0075】
図9に示す回路構成では、ツェナーダイオード28のアノードにNMOSトランジスタ30のドレインが接続されている。NMOSトランジスタ30のソースは接地されている。NMOSトランジスタ30のゲートには抵抗31の一端及びバッファ32の出力が接続されている。抵抗31の他端はIGBT1のゲートに接続されている。バッファ32の入力にはタイマー回路7の出力が接続されている。その他の構成は図8に示した構成と同一であるので詳細な説明は省略する。
【0076】
次に動作について説明する。通常動作時には、タイマー回路7からLレベルの信号が出力され、バッファ32を介してNMOSトランジスタ30のゲートに入力される。NMOSトランジスタはオフ状態となり、通常動作時にはツェナーダイオード3によってIGBT1のコレクタ電圧はクランプされる。
【0077】
次に所定時間以上、オン信号がIGBT1のゲートに入力されると、タイマー回路7はHレベルの信号を出力する。NMOSトランジスタ30はオン状態に遷移してIGBT1のゲート・コレクタ間にツェナーダイオード28が接続されることになる。
【0078】
ツェナーダイオード28の降伏電圧はツェナーダイオード3よりも低く設定されているので、保護動作時にはツェナーダイオード28によってIGBT1のコレクタ電圧はクランプされる。ツェナーダイオード28の降伏電圧を適当に選ぶことで、保護動作時のクランプ電圧を所望の値に精度よく設定することができる。
【0079】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0080】
<実施の形態4>
図10は、本実施の形態に係る半導体装置の構成を示す回路図である。ツェナーダイオード3のカソードにPNPトランジスタ(第1トランジスタ)37のエミッタが接続されている。PNPトランジスタ37のコレクタ(電流入力端子)は、NPNトランジスタ(第2トランジスタ)38のベース及びツェナーダイオード36のカソードに接続されている。PNPトランジスタ37のベースはNPNトランジスタ38のコレクタに接続され、エミッタ(電流出力端子)は抵抗39の一端に接続されている。抵抗39の他端は接地されている。
【0081】
ここで、PNPトランジスタ37とNPNトランジスタ38はサイリスタを構成しており、抵抗39はサイリスタのラッチアップを防止するために設けられている。また、PNPトランジスタ37は、特開2000−183341において公開されているように、IGBT1の寄生PNPトランジスタを用いて構成することができる。
【0082】
ツェナーダイオード36のアノードにはツェナーダイオード35のカソードが接続され、ツェナーダイオード35のアノードは、ツェナーダイオード34のカソードに接続されている。ツェナーダイオード34のアノードは、抵抗29の一端、PMOSトランジスタ(第3トランジスタ、トランジスタ)のドレイン(電流出力端子)、及びツェナーダイオード33のカソードに接続されている。ツェナーダイオード33(第3クランプ素子)のアノードは接地されている。
【0083】
その他の構成は実施の形態3と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【0084】
次に本実施の形態に係る半導体装置の動作について説明する。まず通常動作時の動作について説明する。入力端子10からオン信号が入力されると、IGBT1はオフ状態からオン状態に遷移する。この時、タイマー回路7からLレベルの信号が出力され、NMOSトランジスタ26はオフ状態になる。
【0085】
IGBT1がオン状態に遷移することにより、電源12からIGBT1を介してコレクタ電流ICが徐々に流れ始める。この時、コレクタ電流ICの一部はNPNトランジスタ37のエミッタ電流となり、NPNトランジスタ37及びPNPトランジスタ38から構成されるサイリスタがオン状態に遷移する。そしてNPNトランジスタ37、PNPトランジスタ38及び抵抗39を介して接地電位へ電流が流れる。
【0086】
次にIGBT1がオフ状態に遷移すると、コレクタ電流ICが急激に遮断され、コレクタ・エミッタ間電圧VCEが上昇する。この時コレクタ電流ICが遮断されるので、PNPトランジスタ37には電流が流れず、サイリスタはオフ状態になる。そのため、IGBT1のオフ状態では、ツェナーダイオード33〜36部分は装置から切り離される。従って、電圧VCEは、ツェナーダイオード3によってクランプされることになる。電圧VCEがツェナーダイオード3のクランプ電圧程度まで上昇すると、点火プラグ13でアーク放電が行われる。
【0087】
次に、本実施の形態に係る保護動作時での動作について説明する。所定時間以上オン信号が入力された場合、タイマー回路7はHレベルの信号を出力する。タイマー回路7の出力は、ゲート駆動回路9及びバッファ25を介してNMOSトランジスタ26のゲートに入力される。
【0088】
タイマー回路7からHレベルの信号が入力されることにより、NMOSトランジスタ26はオン状態に遷移する。PMOSトランジスタ27のゲートがNMOSトランジスタ26を介して接地され、PMOSトランジスタ27がオン状態に遷移する。その結果、ツェナーダイオード34〜36がIGBT1のゲート・コレクタ間にPNPトランジスタ37を介して接続される。
【0089】
また、ゲート駆動回路9にタイマー回路7からHレベルの信号が入力されることにより、ゲート駆動回路9はIGBT1をオフ状態に駆動する。そのため、コレクタ電流ICは急激に遮断され、コレクタ・エミッタ間電圧VCEが上昇する。
【0090】
ここで、IGBT1のゲート・コレクタ間にはPNPトランジスタ37を介してツェナーダイオード34〜36が接続されている。そして、PNPトランジスタ37がオン状態にあることにより、PNPトランジスタ37のコレクタ電圧(NPNトランジスタ38のベース電圧)は、ほぼIGBT1のコレクタ電圧VCEに等しくなっている。そのため、IGBT1のコレクタ・エミッタ間電圧VCEはツェナーダイオード34〜36による降伏電圧でクランプされる。ここで使用されるツェナーダイオードの段数は、所望の電圧値にあわせて変えてもかまわない。
【0091】
なお、ツェナーダイオード34〜36を流れる電流は、NPNトランジスタ37及びPNPトランジスタ38によって構成されるサイリスタによって制限されるため、大電流が流れることによってツェナーダイオード34〜36が破壊されることはない。
【0092】
本実施の形態に係る半導体装置では、PNPトランジスタ37として、IGBT1の寄生PNPトランジスタを利用することで回路面積を縮小することができる。
【0093】
また、実施の形態2の半導体装置では、IGBT1のオフ動作時にコレクタ・エミッタ間電圧VCEが上昇することで、PMOSトランジスタ27のソース・ドレイン間に高電圧が印加される。そのため、PMOSトランジスタ27として高耐圧のものを用いる必要があり、回路面積が大きくなる。
【0094】
本実施の形態では、ツェナーダイオード33によって、PMOSトランジスタ27に印加される電圧がツェナーダイオード33の降伏電圧以下に抑えられるのでPMOSトランジスタ27として低耐圧のPMOSトランジスタを用いることができる。その結果、回路面積を縮小することができる。
【0095】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0096】
<実施の形態5>
図11は、本実施の形態に係る半導体装置の構成を示す回路図である。過電圧検出回路40の入力がツェナーダイオード33のカソードに接続されている。過電圧検出回路40の出力がゲート駆動回路9に出力されている。
【0097】
その他の構成は実施の形態4と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【0098】
図12は、過電圧検出回路40の構成を示す回路図である。コンパレータ42のプラス端子に抵抗44の一端及び、ツェナーダイオード33のカソードが接続されている。抵抗44の他端は接地されている。
【0099】
また、コンパレータ42のマイナス端子には参照電源43が接続されている。参照電源43の電圧は、ツェナーダイオード33の降伏電圧より小さい値に設定されている。コンパレータ42の出力はラッチ回路41の入力に接続され、ラッチ回路41の出力はゲート駆動回路9に出力されている。
【0100】
次に、図13を参照して本実施の形態に係る半導体装置の動作について説明する。IGBT1がオン動作中、IGBT1のコレクタ・エミッタ間電圧VCEがツェナーダイオード33から36によって与えられる降伏電圧(例えば約30V)以下の場合は、コンパレータ42のプラス端子に入力される電圧は、約0ボルトとなり、参照電位に比べて低い電圧となっている。その結果、コンパレータ42はLレベルの信号を出力する。ラッチ回路41もまたLレベルの信号を出力し続ける。
【0101】
そして、何らかの異常が発生し、IGBT1がオン動作中にコレクタ電圧が、ツェナーダイオード33から36によって与えられる降伏電圧(例えば約30V)以上に上昇すると、IGBT1のコレクタからPNPトランジスタ37及びツェナーダイオード34〜36を介してツェナーダイオード33及び抵抗44へ流れる。その結果、比較器42のプラス端子にツェナーダイオード33の降伏電圧に相当する電圧が入力される。
【0102】
コンパレータ42のプラス端子への入力電圧が参照電圧よりも大きくなり、コンパレータ42はHレベルの信号を出力する。ラッチ回路41は、コンパレータ42の出力を受け、Hレベルの信号を出力する。その後、IGBT1のコレクタ・エミッタ間電圧VCEが低くなってもラッチ回路41はHレベルの信号を出力し続ける。
【0103】
ゲート駆動回路9は、過電圧検出回路40の出力(コンパレータ42の出力)を受け、IGBT1をオフ状態に駆動する。その他の動作は実施の形態3と同様のため、詳細な説明は省略する。
【0104】
IGBT1がオン状態のときに、IGBT1のコレクタ・エミッタ間電圧VCEが大きくなると、大電流のコレクタ電流ICがIGBT1に流れ込むことになり、IGBT1が熱破壊に至る可能性がある。
【0105】
本実施の形態では、タイマー回路7がHレベルの信号を出力する前に、ツェナーダイオード33の逆導通電圧を過電圧検出回路40により検知した場合、ゲート駆動回路9がオフ信号を出力し、IGBT1がオフ状態に遷移する構成となっている。その結果、IGBT1の燃焼による破壊を防止することができる。
【0106】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0107】
なお、本実施の形態では、実施の形態4の構成(図10参照)に対して、過電圧検出回路40を付加した構成にしている。しかし、実施の形態4の構成に限られるものではなく、他の構成に適用することもできる。ツェナーダイオード33のカソードに過電圧検出回路40の一端が接続され、過電圧検出回路40の出力によってIGBT1がオフに駆動されればよく、その他の構成が異なっていても同様の効果を有する。
【符号の説明】
【0108】
1 IGBT、2 負荷コイル、3,28,33,34,35,36 ツェナーダイオード、6 制御回路、7 タイマー回路、9 ゲート駆動回路、13 点火プラグ、40 過電圧検出回路、101 ゲート放電抵抗部。
【技術分野】
【0001】
本発明は、半導体装置に関し、特に半導体装置保護のためスイッチング素子を強制停止する際、誘導負荷に発生する過電圧を抑制する技術に関するものである。
【背景技術】
【0002】
自動車エンジン等の内燃機関用イグニッションシステムにおいて、メンテナンス中の作業ミス等により制御信号がオンしたままになり、誘導負荷(トランス、負荷コイル)の電流を制御するスイッチング素子が導通し続け、半導体装置自身や負荷が発熱により特性劣化や破壊に至るという問題がある。
【0003】
この問題に対して、オン動作開始から所定時間(数100ミリ秒程度)後に動作するタイマー回路を用いてスイッチング素子を強制停止させる機能が盛り込まれている。すなわち、オン動作開始から作業ミスなどにより、オン信号の出力が所定時間以上続いた場合、タイマー回路により、スイッチング素子の破壊を防止することができる。
【0004】
その際、スイッチング素子の強制的な電流遮断が、誘導負荷に大きな誘導起電力を発生させ、内燃機関の点火を制御するコンピュータの意図しないタイミングで、点火プラグにアーク放電を発生することがあった。
【0005】
そのため、従来のイグニッションシステムではスイッチング素子の電流遮断速度をある一定速度以下に抑えて、誘導負荷に発生する誘導起電力の大きさを抑制している(特許文献1参照)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−4991号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、スイッチング素子のゲート電圧に対する出力電流の関係は、一般的に線形比例ではない。例えば、MOSゲートデバイスでは、出力電流はゲート電圧の2乗に比例する。そのため、電流遮断速度を一定速度以下に抑えるようにスイッチング素子を制御するには複雑な回路構成と調整を必要としている。
【0008】
例えば、特許文献1に記載の発明は、コンデンサの充電時間により、出力電流の遮断速度を制御している。出力電流の遮断速度を低くするために、大きな容量のコンデンサを必要とするので回路面積を縮小することが困難である。また、誘導負荷の大きさに応じて発生する誘導起電力の大きさが異なるので、誘導負荷の大きさに応じてコンデンサの容量を変更する必要がある。そのため、誘導負荷の大きさによらないで所望のクランプ電圧で誘導起電圧を制御することが困難である。
【0009】
また、スイッチング素子が導通時に、何らかの異常によって、電流入力端子の電位が上昇すると、出力電流が増加しスイッチング素子が損傷することも考えられる。
【0010】
そこで本発明の第1の目的は、スイッチング素子を強制的に遮断する際、誘導負荷の大きさによらず所望のクランプ電圧で、精度よく誘導起電力の大きさを抑制する技術を提供することである。
【0011】
さらに本発明の第2の目的は、スイッチング素子がオン状態のときに、電流入力端子の電圧上昇によるスイッチング素子の燃焼を防止する技術を提供することである。
【課題を解決するための手段】
【0012】
本発明は、電流入力端子に誘導負荷が接続されるスイッチング素子と、前記スイッチング素子の制御端子・電流入力端子間に接続された第1クランプ素子と、前記スイッチング素子の制御端子・接地電位間に接続された放電抵抗部と、を備え、前記スイッチング素子を駆動することにより、前記誘導負荷に誘導起電圧を発生させる半導体装置であって、前記スイッチング素子をオン状態に駆動するためのオン信号が所定時間以上入力されると、所定の信号を出力するタイマー回路と、前記所定の信号に応答して、前記スイッチング素子の制御端子・電流入力端子間に選択的に接続される第2クランプ素子と、をさらに備え、前記第2クランプ素子は、前記第1クランプ素子の降伏電圧よりも小さな降伏電圧を有することを特徴とする。
【0013】
また、電流入力端子に誘導負荷が接続されるスイッチング素子と、前記スイッチング素子の制御端子・電流入力端子間に接続された第1クランプ素子と、前記スイッチング素子の制御端子・接地電位間に接続された放電抵抗部と、を備え、前記スイッチング素子を駆動することにより、前記誘導負荷に誘導起電圧を発生させる半導体装置であって、前記スイッチング素子の電流入力端子に一端が接続された第2クランプ素子と、前記第2クランプ素子の他端に電流入力端子が接続され、電流出力端子が前記スイッチング素子の制御端子に接続されたトランジスタと、前記トランジスタの前記電流入力端子に一端が接続され、接地電位に他端が接続された第3クランプ素子と、前記第3クランプ素子の前記一端に接続された過電圧検出回路と、をさらに備え、前記過電圧検出回路は、前記第3クランプ素子に降伏電圧が印加されると、前記スイッチング素子をオフ状態に駆動する信号を出力することを特徴とする。
【発明の効果】
【0014】
本発明によれば、タイマー回路の所定の信号に応答して、スイッチング素子を強制的にオフ状態に駆動しても、前記第2クランプ素子によってスイッチング素子の制御端子・電流入力端子間電圧を前記第1クランプ素子の降伏電圧より小さな降伏電圧値に精度よくクランプすることができる。
【0015】
また、スイッチング素子のオン動作時に、電流入力端子の電圧が大きくなった場合、スイッチング素子を強制的にオフ状態にすることで、スイッチング素子の燃焼を防止することができる。
【図面の簡単な説明】
【0016】
【図1】実施の形態1に係る半導体装置の構成を示す回路図である。
【図2】実施の形態1に係る半導体装置に用いられるゲート駆動回路の構成を示す回路図である。
【図3】実施の形態1に係る半導体装置の動作を説明するため波形図である。
【図4】従来の半導体装置の構成を示す回路図である。
【図5】従来の半導体装置に用いられるゲート駆動回路の構成を示す回路図である。
【図6】実施の形態1に係る半導体装置の別の構成を示す回路図である。
【図7】実施の形態2に係る半導体装置の構成を示す回路図である。
【図8】実施の形態3に係る半導体装置の構成を示す回路図である。
【図9】実施の形態3に係る半導体装置の別の構成を示す回路図である。
【図10】実施の形態4に係る半導体装置の構成を示す回路図である。
【図11】実施の形態5に係る半導体装置の構成を示す回路図である。
【図12】実施の形態5に係る半導体装置に用いられる過電圧検出回路の構成を示す回路図である。
【図13】実施の形態5に係る半導体装置の動作を説明するための波形図である。
【発明を実施するための形態】
【0017】
<実施の形態1>
図1は、本実施の形態に係る半導体装置の構成を示す回路図である。制御回路6の入力が入力端子10に接続されている。制御回路6の出力がゲート駆動回路9の入力に接続されている。ゲート駆動回路9の出力は、スイッチング素子であるIGBT(Insulated Gate Bipolar Transistor )1のゲート(制御端子)に接続されている。
【0018】
入力端子10から入力信号VINが入力されると、制御回路6は、IGBT1の駆動状態を監視する監視回路(図示せず)に応答して入力信号VINを制御し、ゲート駆動回路9に制御信号を出力する。ゲート駆動回路9は、制御信号に基づいてIGBT1のゲートを駆動する。
【0019】
IGBT1のコレクタ(電流入力端子)は、負荷コイル(誘導負荷)2を構成する一次側コイルの一端及びツェナーダイオード(クランプ素子、第1クランプ素子)3のカソードに接続され、エミッタは接地されている。一次側コイルの他端は電源12に接続されている。ツェナーダイオード3のアノードは、IGBT1のゲートに接続されている。負荷コイル2の二次側コイルの一端は電源12に接続され、他端は点火プラグ13の一端に接続されている。点火プラグ13の他端は接地されている。
【0020】
ツェナーダイオード3は、負荷コイル2の破壊防止のために、IGBT1のコレクタ・エミッタ間電圧を所定の電圧(例えば500V程度)以下にクランプするために接続されており、例えば降伏電圧7〜8V程度のツェナーダイオードを数十段程度接続して構成されている。
【0021】
IGBT1のゲートには、抵抗4の一端がさらに接続されている。抵抗4の他端は、NMOSトランジスタ11のドレインに接続されている。NMOSトランジスタ11のソースは接地されている。NMOSトランジスタ11のソース・ドレイン間には抵抗5が接続されている。ここで抵抗5の抵抗値は、ツェナーダイオード3のリーク電流でIGBT1をオン状態にできる程度の値に選ばれている。
【0022】
インバータ8の出力がNMOSトランジスタ11のゲートに接続されている。インバータ8の入力にはタイマー回路7の出力が接続されている。タイマー回路7の出力は、ゲート駆動回路9に接続されている。抵抗4,5、インバータ8及びNMOSトランジスタ11でゲート放電抵抗部101(放電抵抗部)を構成している。タイマー回路7の入力は、入力端子10に接続され、入力信号VINから電源を得ている。
【0023】
タイマー回路7は、通常Lレベルの信号を出力している。そして、入力端子10からオン信号が入力されると、タイマー動作を行う。すなわち、メンテナンス作業中のミス等により、オン信号が入力され続けると、オン信号の入力から所定時間経過後にHレベルの信号を出力するように動作する。またタイマー回路7は、オン信号が所定時間以上継続しない場合は、Lレベルの信号を出力し続ける。すなわち、タイマー回路7は、IGBT1を駆動するためのオン信号が所定時間以上入力されると、所定の出力信号(上記の例ではHレベルの信号)を出力するように構成されている。
【0024】
次に、図2を用いてゲート駆動回路9の構成について説明する。カレントミラー回路14の入力がゲート駆動回路6の出力に接続されている。そして、カレントミラー回路14の出力は、IGBT1のゲートに接続されている。NMOSトランジスタ15のドレインがカレントミラー回路14の入力に接続され、ソースは接地されている。NMOSトランジスタ15のゲートはタイマー回路7の出力に接続されている。
【0025】
次に以上のように構成された半導体装置の動作について説明する。図3は、本実施の形態に係る半導体装置の動作を説明するための波形図である。また、以下の説明では、半導体装置の動作のうち、タイマー回路7がLレベルの信号を出力している期間での動作を「通常動作」、Hレベルの信号を出力している期間での動作を「保護動作」と称している。
【0026】
まず、半導体装置の通常動作時での動作について説明する。初期状態では、IGBT1のコレクタ・エミッタ間電圧VCEは、電源12の電圧VBで与えられる。また、点火プラグ13の電圧V2も電圧VBとなっている。
【0027】
入力信号VINがLレベル(オフ信号)からHレベル(オン信号)に遷移すると、ゲート駆動回路9はIGBT1のゲートをHレベルに駆動する。そして、IGBT1はオフ状態からオン状態に遷移する。
【0028】
また、タイマー回路7は、Lレベルの信号を出力している。タイマー回路7の出力は、インバータ8で反転してHレベルの信号としてNMOSトランジスタ11のゲートに入力される。NMOSトランジスタ11はオン状態となるので、ゲート放電抵抗部101を流れる電流は、抵抗4からNMOSトランジスタ11を介して接地電位へ流れる。そのため、ゲート放電抵抗部101の抵抗値は、ほぼ抵抗4の抵抗値で与えられることになる。
【0029】
IGBT1がオン状態に遷移するにしたがって、コレクタ・エミッタ間電圧VCE(以下単に電圧VCEと称する場合がある。)は接地電位に低下し、電源12から負荷コイル2及びIGBT1を介して流れるコレクタ電流ICは徐々に上昇する。その後、コレクタ電流ICが所定の電流値以上になると、電流制限回路(図示せず)が動作し、電流値が制限され、電圧VCEが若干上昇する。
【0030】
次に、オフ信号が入力されるとゲート駆動回路9は、IGBT1のゲートをLレベルに駆動して、IGBT1はオン状態からオフ状態に遷移する。IGBT1がオフ状態に遷移することで、負荷コイル2を流れていたコレクタ電流ICが実線に示すように急激に遮断される。これに伴って、負荷コイル2の両端には誘導起電力が発生し、電圧VCEは急上昇する。
【0031】
このとき、ゲート放電抵抗101は抵抗4によって与えられている。そのため、ツェナーダイオード3を流れるリーク電流程度ではIGBT1をオン状態に遷移する程のゲート電圧は発生せず、IGBT1がオフ状態に保たれまま電圧VCEは上昇していく。
【0032】
そして、電圧VCEが500V程度より大きくなると、ツェナーダイオード3及び抵抗4を介して逆方向電流が流れる。IGBT1のゲートには逆方向電流と抵抗4の積で与えられる電圧が印加され、IGBT1がオン状態に遷移する。そして、負荷コイル2から放出される電荷はIGBT1のコレクタ電流として放出される。負荷コイル2から電荷が放出され、クランプ電圧程度に電圧VCEが下降すると、再びIGBT1はオフ状態に遷移することになる。このようにして、電圧VCEは、ツェナーダイオード3によって500V程度のクランプ電圧でクランプされる。
【0033】
次に一次コイル側で発生した誘導起電力は、二次コイル側に−30kV程度に昇圧されて伝わり、点火プラグ18にアーク放電を発生させる。アーク放電が発すると、負荷コイル2の一次コイル側及び二次コイル側の電圧は低下し、電圧VCEおよび点火プラグ13の電圧V2は電圧VBになる。
【0034】
次に、本実施の形態に係る半導体装置の保護動作時での動作について説明する。入力信号VINがオン信号となってから所定時間経過後、タイマー回路7はHレベルの信号を出力する。タイマー回路7から出力された信号は、インバータ8で反転されて、Lレベルの信号としてNMOSトランジスタ11のゲートに入力される。Lレベルの信号が入力されると、NMOSトランジスタ11はオン状態からオフ状態となる。そのためIGBT1のゲート放電抵抗部101は、抵抗4及び抵抗5の合成抵抗によって与えられる。
【0035】
また、タイマー回路7から出力されるHレベルの信号は、ゲート駆動回路9のNMOSトランジスタ15(図2参照)のゲートに入力される。NMOSトランジスタ15はオン状態となり、カレントミラー回路14の入力は接地される。そのため、カレントミラー回路14の出力(ゲート駆動回路9の出力)はLレベルとなり、IGBT1はオフ状態に遷移する。IGBT1がオフ状態に遷移することで、オン状態が所定時間以上継続することによるIGBT1や負荷コイル2の劣化を防止することができる。
【0036】
IGBT1がオフ状態に遷移するとともに、コレクタ電流ICが徐々に遮断され、電圧VCEが上昇する。前述したように保護動作時に、ゲート放電抵抗部101は抵抗4及び抵抗5の合成抵抗で与えられている。そして抵抗5の抵抗値を設定することにより、ツェナーダイオード3を流れるリーク電流程度でIGBT1がオンするように、合成抵抗の抵抗値(第2抵抗値)が設定されている。電圧VCEが30V程度に上昇すると、ツェナーダイオード3を流れるリーク電流で、IGBT1をオン状態に保持するのに十分なゲート電圧がゲートに印加される。そのため、ゲート駆動回路9からLレベルの信号が出力されても、IGBT1は完全にオフ状態に遷移することなく、コレクタ電流ICは、破線で示すように徐々に減少する。コレクタ電流ICが0になると、IGBT1は完全にオフ状態となり、また電圧VCEは電圧VBとなる。
【0037】
以上説明したように、抵抗5の抵抗値を適当に選ぶことで保護動作時に印加されるゲート電圧値を制御すると、電圧VCEは30V程度の上昇で抑えられる。そして、図2の破線に示すように、点火プラグ13の電圧V2も−3000V程度の上昇で抑えられアーク放電の発生を防止することができる。
【0038】
ここで、保護動作時の電圧VCEの電圧値(ここでは、例として30Vと記載している。)は、電源12の電圧VB(ここでは、一般の自動車向けバッテリーの公称電圧12Vを想定している。)よりも大きな値であり、かつ点火プラグ13にアーク放電が発生しない値とする。すなわち、保護動作時における電圧VCEの電圧値は、使用されるシステムの電圧VBの大きさ等にあわせて設定すればよい。
【0039】
図4は、従来の半導体装置の一例を示す回路図である。図4に示すように、従来の半導体装置は、ゲート放電抵抗部101に代えて抵抗16が接続された構成となっている。
【0040】
図5は、従来の半導体装置に用いられるゲート駆動回路9の構成を示す回路図である。インバータ22の入力が、タイマー回路7(図4参照)の出力に接続されている。インバータ22の出力は、NMOSトランジスタ20のゲートに接続されている。NMOSトランジスタ20のソースは接地され、ドレインは電流源18の一端及びコンデンサ21の一端に接続されている。
【0041】
電流源18の他端は図示しない電源に接続され、コンデンサ21の他端は接地されている。コンデンサ21の一端は引き算回路23のマイナス端子に接続されている。引き算回路23のプラス端子は、制御回路6(図4参照)の出力に接続されている。引き算回路23の出力はカレントミラー回路14の入力に接続されている。カレントミラー回路14の出力はIGBT1のゲートに接続されている。ここで、引き算回路23は、プラス端子とマイナス端子間の電位差に応答した電流を出力する回路である。
【0042】
次に従来の半導体装置の動作について説明する。通常動作時は、タイマー回路7から入力されたLレベルの信号が、インバータ22で反転してNMOSトランジスタ20のゲートに入力される。そのため、電流源18から流れる電流は、NMOSトランジスタ20を介して接地電位に流れる。制御回路6から出力されるオン信号は、引き算回路23で介してそのままカレントミラー回路14に出力される。カレントミラー回路14は、引き算回路23から出力された出力電流を増幅して出力する。IGBT1のオン状態では、カレントミラー回路9から出力される電流が抵抗16を流れることにより、IGBT1をオン状態にするのに十分な電圧をゲートに印加している。
【0043】
入力端子10から入力されるオン信号が所定時間以上経過すると、タイマー回路7はHレベルの信号を出力する。そして、半導体装置は保護動作を行う。タイマー回路7から入力された信号はインバータ22(図5参照)で反転してNMOSトランジスタ20のゲートに入力され、NMOSトランジスタ20は、オフ状態に遷移する。NMOSトランジスタ20がオフ状態に遷移すると、電流源18からの電流はコンデンサ21を徐々に充電する。
【0044】
コンデンサ21の一端は引き算回路23のマイナス端子に接続されている。引き算回路23は、制御回路6から出力される制御信号と、コンデンサ21の一端の電位との電位差に対応した電流を出力する。そのため引き算回路23から出力される出力電流は徐々に低下していく。引き算回路23からの出力電流が低下すると伴に、IGBT1のゲートに印加される電圧も低下し、IGBT1を流れるコレクタ電流ICが徐々に遮断されていく。
【0045】
コンデンサ21の充電が完了すると引き算回路23の出力電流は0となる。そのため、カレントミラー回路14から出力される出力電流も0となり、IGBT1は完全にオフ状態となって、コレクタ電流ICは遮断される。コレクタ電流ICが徐々に遮断されるため、負荷コイル2には、大きな誘導起電圧が発生せず、点火プラグ13でアーク放電が発生するのを防止することができる。
【0046】
以上説明したように、従来の半導体装置では、引き算回路23とコンデンサ21を用いて、コンデンサ21の充電速度によりゲート駆動回路9の出力電流の遮断速度を制御している。そして、コレクタ電流ICの遮断速度を大きな誘導起電圧が発生しない速度に制御する構成となっている。
【0047】
そのため、ゲート駆動回路9は、電流源18、コンデンサ21、及び引き算回路23等から構成される複雑な構成となっている。そしてコレクタ電流ICの遮断速度を十分に低下させるためにはコンデンサ21の容量を大きくする必要があり、半導体装置の回路面積を縮小することが困難になる。
【0048】
また、コレクタ電流を遮断する速度は、コンデンサ21の容量の大きさによって制御されるため、負荷コイル2の巻き数に応じてコンデンサ21の容量を設定する必要がある。
【0049】
さらにまた、引き算回路21を駆動するための電源を入力信号VINから供給する必要がある場合、グランド浮き等により引き算回路21に供給される電源が小さくなり動作しなくなるという可能性もある。
【0050】
本実施の形態では、ゲート駆動回路9から出力される出力電流の遮断速度を制御する必要はなく、タイマー回路7からHレベルの信号が入力されると、出力電流を単純に遮断する構成となっている。コンデンサを用いる必要がないので、回路面積を縮小することができる。
【0051】
また、抵抗5の大きさを調節して、IGBT1のゲートに印加される電圧を制御することで、電圧VCEをクランプするクランプ電圧の大きさを制御することができる。用いる負荷コイル2の大きさによらず、所望のクランプ電圧でクランプすることができる。
【0052】
なお、本実施の形態では、ゲート放電抵抗部101をNMOSトランジスタ11を用いて構成したが、図6に示すようにPMOSトランジスタ24を用いて構成することもできる。
【0053】
図6は、ゲート放電抵抗部101をPMOSトランジスタ24を用いて構成した構成例を示している。バッファ23の入力がタイマー回路7の出力に接続され、バッファ23の出力がPMOSトランジスタ24のゲートに接続されている。PMOSトランジスタ24のソース・ドレイン間には抵抗4が介挿され、PMOSトランジスタ24のソースはIGBT1のゲートに接続され、ドレインは接地されている。本実施の形態では、抵抗4は大きな抵抗値の抵抗が用いられ、抵抗5の大きさは小さな値の抵抗が用いられるように構成されている。その他の構成は、図1に示した半導体装置と同一のため説明は省略する。また動作についても、図1の構成と同様のため省略する。
【0054】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0055】
<実施の形態2>
図7は、本実施の形態に係る半導体装置の構成を示す回路図である。ツェナーダイオード28(第2クランプ素子)のカソードがIGBT1のコレクタに接続され、アノードがPMOSトランジスタ27のソース及び抵抗29の一端に接続されている。PMOSトランジスタ27のドレインはIGBT1のゲートに接続されている。ツェナーダイオード28の降伏電圧は、ツェナーダイオード3と同じ値に選ばれている。
【0056】
抵抗29の他端は、PMOSトランジスタ27のゲート及びNMOSトランジスタ26のドレインに接続されている。NMOSトランジスタ26のソースは接地されている。NMOSトランジスタ26のゲートにはバッファ25の出力が接続されている。バッファ25の入力はタイマー回路7の出力に接続されている。
【0057】
その他の構成は実施の形態1と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【0058】
次に本実施の形態に係る半導体装置の動作について説明する。通常動作時では、タイマー回路7からLレベルの信号がバッファ回路25を介してNMOSトランジスタ26のゲートに出力されている。そのため、NMOSトランジスタ26はオフ状態となっている。PMOSトランジスタ27はオンすることなく、ツェナーダイオード28がIGBT1のゲート・コレクタ間に接続されることはない。そのため、IGBT1のゲート・コレクタ間電圧VCEはツェナーダイオード3によってクランプされる。ツェナーダイオード3のクランプ電圧程度まで電圧VCEは上昇し、点火プラグ13で放電が行われる。
【0059】
保護動作時では、タイマー回路7からHレベルの信号が入力され、NMOSトランジスタ26がオン状態になる。PMOSトランジスタ27のゲートは、NMOSトランジスタ26を介して接地され、PMOSトランジスタ27がオン状態となる。そのため、ツェナーダイオード28及びツェナーダイオード3がIGBT1のゲート・コレクタ間に並列に接続されることになる。
【0060】
保護動作時には、ツェナーダイオード28、3を流れるリーク電流がゲート放電抵抗4,5を流れてIGBT1がオン状態に保持される。その結果、既に実施の形態1の半導体装置と同様に、コレクタ・エミッタ間電圧VCEが所望のクランプ電圧でクランプされ、点火プラグ13でのアーク放電の発生を防止することができる。
【0061】
本実施の形態に係る半導体装置は実施の形態1と同様の効果に加えて以下の効果を有している。
【0062】
実施の形態1の構成では、ツェナーダイオード3を流れるリーク電流のみによってIGBT1をオンするのに必要なゲート電圧を確保している。そのため、抵抗5の抵抗値を非常に大きな値にする必要があった。
【0063】
本実施の形態では、ツェナーダイオード28を流れるリーク電流がツェナーダイオード3を流れるリーク電流に加わるので、抵抗5の抵抗値を実施の形態1に比べて小さくすることができる。抵抗5の大きさを小さくできるので、回路面積を実施の形態1に比べて縮小することができる。
【0064】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0065】
<実施の形態3>
図8は、本実施の形態に係る半導体装置の構成を示す回路図である。本実施の形態では、ゲート放電抵抗部101に代えて抵抗(放電抵抗部)16がIGBT1のゲートに接続されている。また、ツェナーダイオード28は、電圧VCEの所望のクランプ電圧(例えば30V程度)に等しい降伏電圧を実現するように構成されている。
【0066】
その他の構成は実施の形態2と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【0067】
次に本実施の形態に係る半導体装置の動作について説明する。通常動作時では、タイマー回路7からLレベルの信号が出力され、バッファ25を介してNMOSトランジスタ26のゲートに入力されている。NMOSトランジスタ26は、オフ状態となり、PMOSトランジスタ27のゲートはNMOSトランジスタ26を介して接地されずオフ状態となる。
【0068】
そのため、コレクタ・エミッタ間電圧VCEは、ツェナーダイオード3によってクランプされる。すなわち、電圧VCEは500V程度まで上昇することができ、点火プラグ13はアーク放電を行う。
【0069】
次に保護動作時では、タイマー回路7からHレベルの信号が出力される。タイマー回路7からの出力信号により、IGBT1はオフ状態に駆動され、オン状態が継続することによるIGBT1及び負荷コイル2の劣化が防止される。
【0070】
またタイマー回路7の出力はバッファ25を介してNMOSトランジスタ26のゲートに出力され、NMOSトランジスタ26はオン状態に遷移する。PMOSトランジスタ27のゲートはNMOSトランジスタ26を介して接地され、オン状態になる。PMOSトランジスタ27がオン状態となる結果、ツェナーダイオード28が、PMOSトランジスタ27を介してIGBT1のゲート・コレクタ間に接続されることになる。
【0071】
ツェナーダイオード28の降伏電圧は、ツェナーダイオード3の降伏電圧より小さく設定されている。そのため、IGBT1がオフ状態になると、コレクタ・エミッタ間電圧VCEは略ツェナーダイオード28によって決まるクランプ電圧によってクランプされる。
【0072】
実施の形態1及び2では、ツェナーダイオードのリーク電流を利用しているため、広範囲な温度条件において所望のクランプ電圧を設定するのは困難である。
【0073】
本実施の形態では、ツェナーダイオード28の降伏電圧を適当に選ぶことによって、保護動作時に広範囲な温度条件において所望のクランプ電圧を容易に実現することができる。
【0074】
なお、本実施の形態では、ツェナーダイオード28にPMOSトランジスタ27を接続する構成としたが、図9に示すように、NMOSトランジスタ30を用いて構成することもできる。
【0075】
図9に示す回路構成では、ツェナーダイオード28のアノードにNMOSトランジスタ30のドレインが接続されている。NMOSトランジスタ30のソースは接地されている。NMOSトランジスタ30のゲートには抵抗31の一端及びバッファ32の出力が接続されている。抵抗31の他端はIGBT1のゲートに接続されている。バッファ32の入力にはタイマー回路7の出力が接続されている。その他の構成は図8に示した構成と同一であるので詳細な説明は省略する。
【0076】
次に動作について説明する。通常動作時には、タイマー回路7からLレベルの信号が出力され、バッファ32を介してNMOSトランジスタ30のゲートに入力される。NMOSトランジスタはオフ状態となり、通常動作時にはツェナーダイオード3によってIGBT1のコレクタ電圧はクランプされる。
【0077】
次に所定時間以上、オン信号がIGBT1のゲートに入力されると、タイマー回路7はHレベルの信号を出力する。NMOSトランジスタ30はオン状態に遷移してIGBT1のゲート・コレクタ間にツェナーダイオード28が接続されることになる。
【0078】
ツェナーダイオード28の降伏電圧はツェナーダイオード3よりも低く設定されているので、保護動作時にはツェナーダイオード28によってIGBT1のコレクタ電圧はクランプされる。ツェナーダイオード28の降伏電圧を適当に選ぶことで、保護動作時のクランプ電圧を所望の値に精度よく設定することができる。
【0079】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0080】
<実施の形態4>
図10は、本実施の形態に係る半導体装置の構成を示す回路図である。ツェナーダイオード3のカソードにPNPトランジスタ(第1トランジスタ)37のエミッタが接続されている。PNPトランジスタ37のコレクタ(電流入力端子)は、NPNトランジスタ(第2トランジスタ)38のベース及びツェナーダイオード36のカソードに接続されている。PNPトランジスタ37のベースはNPNトランジスタ38のコレクタに接続され、エミッタ(電流出力端子)は抵抗39の一端に接続されている。抵抗39の他端は接地されている。
【0081】
ここで、PNPトランジスタ37とNPNトランジスタ38はサイリスタを構成しており、抵抗39はサイリスタのラッチアップを防止するために設けられている。また、PNPトランジスタ37は、特開2000−183341において公開されているように、IGBT1の寄生PNPトランジスタを用いて構成することができる。
【0082】
ツェナーダイオード36のアノードにはツェナーダイオード35のカソードが接続され、ツェナーダイオード35のアノードは、ツェナーダイオード34のカソードに接続されている。ツェナーダイオード34のアノードは、抵抗29の一端、PMOSトランジスタ(第3トランジスタ、トランジスタ)のドレイン(電流出力端子)、及びツェナーダイオード33のカソードに接続されている。ツェナーダイオード33(第3クランプ素子)のアノードは接地されている。
【0083】
その他の構成は実施の形態3と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【0084】
次に本実施の形態に係る半導体装置の動作について説明する。まず通常動作時の動作について説明する。入力端子10からオン信号が入力されると、IGBT1はオフ状態からオン状態に遷移する。この時、タイマー回路7からLレベルの信号が出力され、NMOSトランジスタ26はオフ状態になる。
【0085】
IGBT1がオン状態に遷移することにより、電源12からIGBT1を介してコレクタ電流ICが徐々に流れ始める。この時、コレクタ電流ICの一部はNPNトランジスタ37のエミッタ電流となり、NPNトランジスタ37及びPNPトランジスタ38から構成されるサイリスタがオン状態に遷移する。そしてNPNトランジスタ37、PNPトランジスタ38及び抵抗39を介して接地電位へ電流が流れる。
【0086】
次にIGBT1がオフ状態に遷移すると、コレクタ電流ICが急激に遮断され、コレクタ・エミッタ間電圧VCEが上昇する。この時コレクタ電流ICが遮断されるので、PNPトランジスタ37には電流が流れず、サイリスタはオフ状態になる。そのため、IGBT1のオフ状態では、ツェナーダイオード33〜36部分は装置から切り離される。従って、電圧VCEは、ツェナーダイオード3によってクランプされることになる。電圧VCEがツェナーダイオード3のクランプ電圧程度まで上昇すると、点火プラグ13でアーク放電が行われる。
【0087】
次に、本実施の形態に係る保護動作時での動作について説明する。所定時間以上オン信号が入力された場合、タイマー回路7はHレベルの信号を出力する。タイマー回路7の出力は、ゲート駆動回路9及びバッファ25を介してNMOSトランジスタ26のゲートに入力される。
【0088】
タイマー回路7からHレベルの信号が入力されることにより、NMOSトランジスタ26はオン状態に遷移する。PMOSトランジスタ27のゲートがNMOSトランジスタ26を介して接地され、PMOSトランジスタ27がオン状態に遷移する。その結果、ツェナーダイオード34〜36がIGBT1のゲート・コレクタ間にPNPトランジスタ37を介して接続される。
【0089】
また、ゲート駆動回路9にタイマー回路7からHレベルの信号が入力されることにより、ゲート駆動回路9はIGBT1をオフ状態に駆動する。そのため、コレクタ電流ICは急激に遮断され、コレクタ・エミッタ間電圧VCEが上昇する。
【0090】
ここで、IGBT1のゲート・コレクタ間にはPNPトランジスタ37を介してツェナーダイオード34〜36が接続されている。そして、PNPトランジスタ37がオン状態にあることにより、PNPトランジスタ37のコレクタ電圧(NPNトランジスタ38のベース電圧)は、ほぼIGBT1のコレクタ電圧VCEに等しくなっている。そのため、IGBT1のコレクタ・エミッタ間電圧VCEはツェナーダイオード34〜36による降伏電圧でクランプされる。ここで使用されるツェナーダイオードの段数は、所望の電圧値にあわせて変えてもかまわない。
【0091】
なお、ツェナーダイオード34〜36を流れる電流は、NPNトランジスタ37及びPNPトランジスタ38によって構成されるサイリスタによって制限されるため、大電流が流れることによってツェナーダイオード34〜36が破壊されることはない。
【0092】
本実施の形態に係る半導体装置では、PNPトランジスタ37として、IGBT1の寄生PNPトランジスタを利用することで回路面積を縮小することができる。
【0093】
また、実施の形態2の半導体装置では、IGBT1のオフ動作時にコレクタ・エミッタ間電圧VCEが上昇することで、PMOSトランジスタ27のソース・ドレイン間に高電圧が印加される。そのため、PMOSトランジスタ27として高耐圧のものを用いる必要があり、回路面積が大きくなる。
【0094】
本実施の形態では、ツェナーダイオード33によって、PMOSトランジスタ27に印加される電圧がツェナーダイオード33の降伏電圧以下に抑えられるのでPMOSトランジスタ27として低耐圧のPMOSトランジスタを用いることができる。その結果、回路面積を縮小することができる。
【0095】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0096】
<実施の形態5>
図11は、本実施の形態に係る半導体装置の構成を示す回路図である。過電圧検出回路40の入力がツェナーダイオード33のカソードに接続されている。過電圧検出回路40の出力がゲート駆動回路9に出力されている。
【0097】
その他の構成は実施の形態4と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【0098】
図12は、過電圧検出回路40の構成を示す回路図である。コンパレータ42のプラス端子に抵抗44の一端及び、ツェナーダイオード33のカソードが接続されている。抵抗44の他端は接地されている。
【0099】
また、コンパレータ42のマイナス端子には参照電源43が接続されている。参照電源43の電圧は、ツェナーダイオード33の降伏電圧より小さい値に設定されている。コンパレータ42の出力はラッチ回路41の入力に接続され、ラッチ回路41の出力はゲート駆動回路9に出力されている。
【0100】
次に、図13を参照して本実施の形態に係る半導体装置の動作について説明する。IGBT1がオン動作中、IGBT1のコレクタ・エミッタ間電圧VCEがツェナーダイオード33から36によって与えられる降伏電圧(例えば約30V)以下の場合は、コンパレータ42のプラス端子に入力される電圧は、約0ボルトとなり、参照電位に比べて低い電圧となっている。その結果、コンパレータ42はLレベルの信号を出力する。ラッチ回路41もまたLレベルの信号を出力し続ける。
【0101】
そして、何らかの異常が発生し、IGBT1がオン動作中にコレクタ電圧が、ツェナーダイオード33から36によって与えられる降伏電圧(例えば約30V)以上に上昇すると、IGBT1のコレクタからPNPトランジスタ37及びツェナーダイオード34〜36を介してツェナーダイオード33及び抵抗44へ流れる。その結果、比較器42のプラス端子にツェナーダイオード33の降伏電圧に相当する電圧が入力される。
【0102】
コンパレータ42のプラス端子への入力電圧が参照電圧よりも大きくなり、コンパレータ42はHレベルの信号を出力する。ラッチ回路41は、コンパレータ42の出力を受け、Hレベルの信号を出力する。その後、IGBT1のコレクタ・エミッタ間電圧VCEが低くなってもラッチ回路41はHレベルの信号を出力し続ける。
【0103】
ゲート駆動回路9は、過電圧検出回路40の出力(コンパレータ42の出力)を受け、IGBT1をオフ状態に駆動する。その他の動作は実施の形態3と同様のため、詳細な説明は省略する。
【0104】
IGBT1がオン状態のときに、IGBT1のコレクタ・エミッタ間電圧VCEが大きくなると、大電流のコレクタ電流ICがIGBT1に流れ込むことになり、IGBT1が熱破壊に至る可能性がある。
【0105】
本実施の形態では、タイマー回路7がHレベルの信号を出力する前に、ツェナーダイオード33の逆導通電圧を過電圧検出回路40により検知した場合、ゲート駆動回路9がオフ信号を出力し、IGBT1がオフ状態に遷移する構成となっている。その結果、IGBT1の燃焼による破壊を防止することができる。
【0106】
以上の構成では、スイッチング素子としてIGBTを用いた例を示したが、本発明は、パワーMOSFET等を用いた半導体装置にも適用することができる。また、負荷コイル2以外を同一半導体基板上に形成することにより、回路面積を縮小することができる。
【0107】
なお、本実施の形態では、実施の形態4の構成(図10参照)に対して、過電圧検出回路40を付加した構成にしている。しかし、実施の形態4の構成に限られるものではなく、他の構成に適用することもできる。ツェナーダイオード33のカソードに過電圧検出回路40の一端が接続され、過電圧検出回路40の出力によってIGBT1がオフに駆動されればよく、その他の構成が異なっていても同様の効果を有する。
【符号の説明】
【0108】
1 IGBT、2 負荷コイル、3,28,33,34,35,36 ツェナーダイオード、6 制御回路、7 タイマー回路、9 ゲート駆動回路、13 点火プラグ、40 過電圧検出回路、101 ゲート放電抵抗部。
【特許請求の範囲】
【請求項1】
電流入力端子に誘導負荷が接続されるスイッチング素子と、
前記スイッチング素子の制御端子・電流入力端子間に接続された第1クランプ素子と、
前記スイッチング素子の制御端子・接地電位間に接続された放電抵抗部と、
を備え、
前記スイッチング素子を駆動することにより、前記誘導負荷に誘導起電圧を発生させる半導体装置であって、
前記スイッチング素子をオン状態に駆動するためのオン信号が所定時間以上入力されると、所定の信号を出力するタイマー回路と、
前記所定の信号に応答して、前記スイッチング素子の制御端子・電流入力端子間に選択的に接続される第2クランプ素子と、
をさらに備え、
前記第2クランプ素子は、前記第1クランプ素子の降伏電圧よりも小さな降伏電圧を有することを特徴とする半導体装置。
【請求項2】
前記スイッチング素子の電流入力端子に電流入力端子が接続された第1トランジスタと、
前記第1トランジスタとサイリスタを構成する第2トランジスタと、
前記第2トランジスタの電流出力端子に一端が接続され、他端が接地された抵抗と、
前記第2クランプ素子に電流入力端子が接続され、電流出力端子が前記スイッチング素子の制御端子に接続された第3トランジスタと、
前記第3トランジスタの電流入力端子に一端が接続され、接地電位に他端が接続された第3クランプ素子と、
をさらに備え、
前記第2クランプ素子は、前記所定の信号に応答して、前記第3トランジスタが導通することにより、前記スイッチング素子の制御端子・電流入力端子間に接続されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第3クランプ素子の一端に接続された過電圧検出回路をさらに備え、
前記過電圧検出回路は、前記第3クランプ素子に降伏電圧が印加されると、前記スイッチング素子をオフ状態に駆動する信号を出力することを特徴とする請求項2に記載の半導体装置。
【請求項1】
電流入力端子に誘導負荷が接続されるスイッチング素子と、
前記スイッチング素子の制御端子・電流入力端子間に接続された第1クランプ素子と、
前記スイッチング素子の制御端子・接地電位間に接続された放電抵抗部と、
を備え、
前記スイッチング素子を駆動することにより、前記誘導負荷に誘導起電圧を発生させる半導体装置であって、
前記スイッチング素子をオン状態に駆動するためのオン信号が所定時間以上入力されると、所定の信号を出力するタイマー回路と、
前記所定の信号に応答して、前記スイッチング素子の制御端子・電流入力端子間に選択的に接続される第2クランプ素子と、
をさらに備え、
前記第2クランプ素子は、前記第1クランプ素子の降伏電圧よりも小さな降伏電圧を有することを特徴とする半導体装置。
【請求項2】
前記スイッチング素子の電流入力端子に電流入力端子が接続された第1トランジスタと、
前記第1トランジスタとサイリスタを構成する第2トランジスタと、
前記第2トランジスタの電流出力端子に一端が接続され、他端が接地された抵抗と、
前記第2クランプ素子に電流入力端子が接続され、電流出力端子が前記スイッチング素子の制御端子に接続された第3トランジスタと、
前記第3トランジスタの電流入力端子に一端が接続され、接地電位に他端が接続された第3クランプ素子と、
をさらに備え、
前記第2クランプ素子は、前記所定の信号に応答して、前記第3トランジスタが導通することにより、前記スイッチング素子の制御端子・電流入力端子間に接続されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第3クランプ素子の一端に接続された過電圧検出回路をさらに備え、
前記過電圧検出回路は、前記第3クランプ素子に降伏電圧が印加されると、前記スイッチング素子をオフ状態に駆動する信号を出力することを特徴とする請求項2に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−261020(P2009−261020A)
【公開日】平成21年11月5日(2009.11.5)
【国際特許分類】
【出願番号】特願2009−185420(P2009−185420)
【出願日】平成21年8月10日(2009.8.10)
【分割の表示】特願2004−295676(P2004−295676)の分割
【原出願日】平成16年10月8日(2004.10.8)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成21年11月5日(2009.11.5)
【国際特許分類】
【出願日】平成21年8月10日(2009.8.10)
【分割の表示】特願2004−295676(P2004−295676)の分割
【原出願日】平成16年10月8日(2004.10.8)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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