半導体装置
【課題】 電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施を可能にする。
【解決手段】 半導体装置は、回路ブロックと、第1電源線と回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、第1電源線と第2電源線との間に設けられる第2スイッチとを備え、第1スイッチは、テストモード時にオンし、第2スイッチは、テストモード時にオフし、第2スイッチのオン/オフに応じて、通常動作モード時に、回路ブロックの動作状態がオン/オフする。
【解決手段】 半導体装置は、回路ブロックと、第1電源線と回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、第1電源線と第2電源線との間に設けられる第2スイッチとを備え、第1スイッチは、テストモード時にオンし、第2スイッチは、テストモード時にオフし、第2スイッチのオン/オフに応じて、通常動作モード時に、回路ブロックの動作状態がオン/オフする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源遮断機能を有する半導体装置に関する。
【背景技術】
【0002】
一般に、半導体装置(LSI:Large Scale Integration)の試験工程においては、半導体装置の不良モードの一種である電源ショート不良を検出するための電源ショート試験が実施される。
【0003】
図26は、半導体装置の電源ショート試験を示している。図26(a)に示す半導体装置IC1の電源ショート試験では、電源端子Pvdd1、Pvdd2、Pvdd3および接地端子Pvssに対する印加電圧を図26(b)に示すように設定して電流を測定し、測定結果と規定値とを比較することによって半導体装置IC1を選別する。より詳細に説明すると、電源端子Pvdd2、Pvdd3および接地端子Pvssに0Vを印加した状態で電源端子Pvdd1に微小電圧(回路ブロックBK1が動作しない程度の微小な電圧)を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線VDD1および接地線VSS間の電源ショート(A)や電源線VDD1および電源線VDD2間の電源ショート(B)が検出されたことになり、半導体装置IC1を電源ショート不良品として選別する。また、電源端子Pvdd1、Pvdd3および接地端子Pvssに0Vを印加した状態で電源端子Pvdd2に微小電圧(回路ブロックBK2が動作しない程度の微小な電圧)を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線VDD1および電源線VDD2間の電源ショート(B)や電源線VDD2および電源線VDD3間の電源ショート(C)が検出されたことになり、半導体装置IC1を電源ショート不良品として選別する。更に、電源端子Pvdd1、Pvdd2および接地端子Pvssに0Vを印加した状態で電源端子Pvdd3に微小電圧(回路ブロックBK3が動作しない程度の微小な電圧)を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線VDD2および電源線VDD3間の電源ショート(C)や電源線VDD3および接地線VSS間の電源ショート(D)が検出されたことになり、半導体装置IC1を電源ショート不良品として選別する。
【0004】
電源ショート試験は、電源ショート不良品を選別するためだけのものではなく、試験装置などの外部試験環境を保護するためにも重要な試験である。仮に、半導体装置内で電源線と接地線との間に10mΩの電源ショートが存在するにも拘わらず、半導体装置の電源端子に1.5Vの定格電圧を印加してしまうと、150Aという非常に大きな電流が流れることになり、外部試験環境が破壊される可能性がある。従って、電源ショート試験は、通常、試験工程の初期段階で実施される。
【0005】
ところで、近時、携帯電話機やディジタルカメラなどの携帯型電子機器においては、電子機器に搭載される半導体装置への低消費電力化の要求が強くなっており、電源遮断機能を有する半導体装置が採用される場合が増えてきている。電源遮断機能とは、半導体装置の消費電力の低減を目的として、半導体装置内の回路ブロック毎に使用の有無に応じて電源電圧の供給を遮断するというものである。半導体装置への電源遮断機能の搭載は、消費電力を低減するのに有効であるが、電源ショート試験において問題を引き起こす。
【0006】
図27は、半導体装置への電源遮断機能の搭載に伴う問題点を示している。半導体装置への電源遮断機能の搭載に伴う問題点について、図27(a)に示す半導体装置IC2を例にして説明する。半導体装置IC2は、回路ブロックBK1、BK2と、電源遮断機能を具現する電源遮断スイッチSW1、SW2とを備えて構成されている。電源遮断スイッチ(pMOSトランジスタ)SW1は、電源線VDD1と回路ブロックBK1専用の電源線VDDM1との間に接続されており、回路ブロックBK1の使用時にオンし、回路ブロックBK1の不使用時にオフする。電源遮断スイッチ(pMOSトランジスタ)SW2は、電源線VDD2と回路ブロックBK2専用の電源線VDDM2との間に接続されており、回路ブロックBK2の使用時にオンし、回路ブロックBK2の不使用時にオフする。このような構成の半導体装置IC2では、電源遮断スイッチSW1、SW2がオフしている状態で電源ショート試験が実施される可能性があるため、電源ショート試験にて一部の電源ショートを検出できなくなる恐れがある。例えば、図27(b)に示すように、電源端子Pvdd2および接地端子Pvssに0Vを印加した状態で電源端子Pvdd1に微小電圧を印加して電流を測定し、測定結果と規定値とを比較することによって、電源線VDD1および電源線VDD2間の電源ショート(A)は検出できるが、電源線VDD1および電源線VDDM1間の電源ショート(C)、電源線VDDM1および接地線VSS間の電源ショート(D)や電源線VDDM1および電源線VDDM2間の電源ショート(E)は電源遮断スイッチSW1、SW2がオフしている場合には検出できない。また、電源端子Pvdd1および接地端子Pvssに0Vを印加した状態で電源端子Pvdd2に微小電圧を印加して電流を測定し、測定結果と規定値とを比較することによって、電源線VDD1および電源線VDD2間の電源ショート(A)や電源線VDD2および接地線VSS間の電源ショート(B)は検出できるが、電源線VDDM1および電源線VDDM2間の電源ショート(E)は電源遮断スイッチSW1、SW2がオフしている場合には検出できない。このように、電源遮断機能を有する半導体装置IC2については、電源ショート試験にて電源ショート(C)、(D)、(E)が検出されない可能性がある。例えば、電源ショート試験において、半導体装置IC2に電源ショート(D)が存在するにも拘わらず、半導体装置IC2は良品であると判定されてしまうと、電源ショート試験とは別の試験において、電源端子Pvdd1に定格電圧が印加された状態で電源遮断スイッチSW1がオンすることで、外部試験環境が破壊されてしまう恐れがある。
【0007】
このような問題を解決するための従来技術としては、回路ブロック専用の電源線(内部電源線)に接続される試験用パッドを設け、電源ショート試験において電源端子に加えて試験用パッドにも微小電圧を印加して電流を測定する手法が知られている。
【0008】
図28は、電源遮断機能を有する半導体装置の電源ショート試験を示している。図28(a)に示す半導体装置IC3は、図27(a)に示した半導体装置IC2において試験用パッドPD1、PD2を追加して構成されている。電源遮断機能を有する半導体装置IC3の電源ショート試験では、電源端子Pvdd1、Pvdd2、試験用パッドPD1、PD2および接地端子Pvssに対する印加電圧を図28(b)に示すように設定して電流を測定し、測定結果と規定値とを比較することによって半導体装置IC3を選別する。より詳細に説明すると、電源端子Pvdd2、試験用パッドPD1、PD2および接地端子Pvssに0Vを印加した状態で電源端子Pvdd1に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート(A)、(C)が検出されたことになり、半導体装置IC3を電源ショート不良品として選別する。また、電源端子Pvdd1、試験用パッドPD1、PD2および接地端子Pvssに0Vを印加した状態で電源端子Pvdd2に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート(A)、(B)が検出されたことになり、半導体装置IC3を電源ショート不良品として選別する。更に、電源端子Pvdd1、Pvdd2、試験用パッドPD2および接地端子Pvssに0Vを印加した状態で試験用パッドPD1に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート(C)、(D)、(E)が検出されたことになり、半導体装置IC3を電源ショート不良品として選別する。また、電源端子Pvdd1、Pvdd2、試験用パッドPD1および接地端子Pvssに0Vを印加した状態で試験用パッドPD2に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート(E)が検出されたことになり、半導体装置IC3を電源ショート不良品として選別する。以上のように、電源線VDDM1、VDDM2に接続される試験用パッドPD1、PD2を設けることにより、電源ショート試験において電源遮断スイッチSW1、SW2がオフしている場合でも電源ショート(A)〜(E)の全てを検出することが可能になる。
【0009】
なお、半導体装置内に試験用パッドを設け、試験用パッドに電圧を印加して電流を測定する(電流を印加して電圧を測定する)ことにより半導体装置内の不良箇所を特定する技術は、特許文献1、2などに開示されている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開平3−36748号公報
【特許文献2】特開平8−201474号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
電源遮断機能を有する半導体装置においては、回路ブロック毎に電源遮断機能を細かく制御しなければ消費電力の低減の効果が小さく、内部電源線(回路ブロック専用の電源線)の数が10を超える場合も少なくない。このため、従来技術では、半導体装置内に多数の試験用パッドを設ける必要がある。更に、試験用パッドのサイズは試験装置の仕様により規定されるため、半導体装置の製造技術が進歩して回路集積度が向上したとしても、試験用パッドのサイズは小さくならない。このため、半導体装置のチップサイズを小さくすることができず、半導体装置の製造コストが増大してしまう。
【0012】
本発明は、このような問題に鑑みてなされたものであり、電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施を可能にすることを目的とする。
【課題を解決するための手段】
【0013】
本発明の半導体装置は、回路ブロックと、第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、前記第1電源線と前記第2電源線との間に設けられる第2スイッチとを備え、前記第1スイッチは、テストモード時にオンし、前記第2スイッチは、テストモード時にオフし、前記第2スイッチのオン/オフに応じて、通常動作モード時に、前記回路ブロックの動作状態がオン/オフすることを特徴とする。
【発明の効果】
【0014】
本発明によれば、電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施が可能になる。
【図面の簡単な説明】
【0015】
【図1】本発明の第1実施形態を示す説明図である。
【図2】第1実施形態のレベル検知回路の動作例を示す説明図である。
【図3】第1実施形態の半導体装置の動作例(その1)を示す説明図である。
【図4】第1実施形態の半導体装置の動作例(その2)を示す説明図である。
【図5】本発明の第2実施形態を示す説明図である。
【図6】第2実施形態のレベル検知回路の構成例を示す説明図である。
【図7】第2実施形態の半導体装置(良品)の動作例を示す説明図である。
【図8】第2実施形態の半導体装置(不良品)の動作例を示す説明図である。
【図9】本発明の第3実施形態を示す説明図である。
【図10】第3実施形態のレベル検知回路の構成例を示す説明図である。
【図11】第3実施形態の半導体装置(良品)の動作例を示す説明図である。
【図12】第3実施形態の半導体装置(不良品)の動作例を示す説明図である。
【図13】本発明の第4実施形態を示す説明図である。
【図14】第4実施形態のレベル検知回路の構成例を示す説明図である。
【図15】第4実施形態の半導体装置(良品)の動作例を示す説明図である。
【図16】第4実施形態の半導体装置(不良品)の動作例を示す説明図である。
【図17】本発明の第5実施形態を示す説明図である。
【図18】第5実施形態のレベル検知回路の構成例を示す説明図である。
【図19】本発明の第6実施形態を示す説明図である。
【図20】第6実施形態の半導体装置(良品)の動作例を示す説明図である。
【図21】第6実施形態の半導体装置(不良品)の動作例を示す説明図である。
【図22】本発明の第7実施形態を示す説明図である。
【図23】第7実施形態の半導体装置の試験フローを示す説明図である。
【図24】本発明の第8実施形態を示す説明図である。
【図25】第8実施形態の半導体装置の試験フローを示す説明図である。
【図26】半導体装置の電源ショート試験を示す説明図である。
【図27】半導体装置への電源遮断機能の搭載に伴う問題点を示す説明図である。
【図28】電源遮断機能を有する半導体装置の電源ショート試験を示す説明図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施形態について図面を用いて説明する。
【0017】
図1は、本発明の第1実施形態を示している。第1実施形態の半導体装置ICは、プロセッサ機能、タイマ機能、通信機能や外部インタフェース機能などを具現する回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUにより制御される。電源制御ユニットPMUは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号/WGiを低レベル(接地線VSSの電圧)に設定し、制御信号/WGiを低レベルに設定してから所定時間の経過後に制御信号/PSGiを低レベルに設定する。また、電源制御ユニットPMUは、回路ブロックBLKの動作終了に合わせて制御信号/WGi、/PSGiを高レベル(電源線VDDの電圧)に設定する。電源線VDDは、抵抗素子やインダクタ素子などで構成される保護回路(図示せず)を介して電源端子Pvddに接続されている。接地線VSSは、抵抗素子やインダクタ素子などで構成される保護回路(図示せず)を介して接地端子Pvssに接続されている。なお、図1には、半導体装置ICにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0018】
半導体装置ICでは、回路ブロックBLKiに対応して、電源遮断スイッチWTRi、STRi、レベル検知回路LDTi、論理回路LOGAi、LOGBi、安定化容量素子CAPiおよび放電スイッチDTRiが設けられている。電源遮断スイッチWTRiは、電源線VDDと回路ブロックBLKi専用の電源線VDDMiとの間に接続されている。電源遮断スイッチWTRiは、pMOSトランジスタで構成されており、制御信号/WGiが低レベルに設定されている場合にオンし、制御信号/WGiが高レベルに設定されている場合にオフする。電源遮断スイッチWTRiは、オン電流が外部試験環境(試験装置など)を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチSTRiは、電源遮断スイッチWTRiと同様に、電源線VDDと電源線VDDMiとの間に接続されている。電源遮断スイッチSTRiは、pMOSトランジスタで構成されており、制御信号/SGiが低レベルに設定されている場合にオンし、制御信号/SGiが高レベルに設定されている場合にオフする。電源遮断スイッチSTRiは、オン電流が回路ブロックBLKiの消費電流を供給可能な大きさになる電流供給能力を有している。
【0019】
レベル検知回路LDTiは、電源線VDDMiの電圧と基準電圧との一致、又は電源線VDDMiの電圧と基準電圧との電圧差が所定電圧差になることを検知するために設けられ、閾値電圧Vth1、Vth2(Vth1>Vth2)を有するヒステリシス型インバータで構成されている。なお、ヒステリシス型インバータの閾値電圧Vth1がレベル検知回路LDTiの基準電圧に相当する。レベル検知回路LDTiは、電源線VDDMiの電圧が上昇して閾値電圧Vth1と一致するのに伴って検知結果信号/DTiを高レベルから低レベルに遷移させ、電源線VDDMiの電圧が下降して閾値電圧Vth2と一致するのに伴って検知結果信号/DTiを低レベルから高レベルに遷移させる。又は、レベル検知回路LDTiは、電源線VDDMiの電圧が上昇して閾値電圧Vth1との電圧差が所定電圧差になるのに伴って検知結果信号/DTiを高レベルから低レベルに遷移させ、電源線VDDMiの電圧が下降して閾値電圧Vth2との電圧差が所定電圧差になるのに伴って検知結果信号/DTiを低レベルから高レベルに遷移させる。なお、後述するその他の実施形態においても、レベル検知回路は、回路ブロック専用の電源線(接地線)の電圧と基準電圧との一致を検知する構成に限定されず、回路ブロック専用の電源線(接地線)の電圧と基準電圧との電圧差が所定電圧差になることを検知する構成であってもよい。論理回路LOGAiは、検知結果信号/DTiが低レベルに設定されている場合に制御信号/SGiを制御信号/PSGiと同一のレベルに設定し、検知結果信号/DTiが高レベルに設定されている場合に制御信号/SGiを高レベルに設定する。
【0020】
安定化容量素子CAPiは、電源線VDDMiと接地線VSSとの間に接続されている。論理回路LOGBiは、テスト制御回路(図示せず)などから供給されるテスト信号TESTが高レベルに設定されている場合に制御信号DCiを制御信号/WGiと同一のレベルに設定し、テスト信号TESTが低レベルに設定されている場合に制御信号DCiを低レベルに設定する。放電スイッチDTRiは、安定化容量素子CAPiに蓄積された電荷を放電するために設けられ、電源線VDDMiと接地線VSSとの間に接続されている。放電スイッチDTRiは、nMOSトランジスタで構成されており、制御信号DCiが高レベルに設定されている場合にオンし、制御信号DCiが低レベルに設定されている場合にオフする。
【0021】
図2は、第1実施形態のレベル検知回路LDTiの動作例を示している。ヒステリシス型インバータで構成されるレベル検知回路LDTiにおいては、図2(a)に示すように、電源線VDDMiの電圧が上昇して閾値電圧Vth1と一致すると、検知結果信号/DTiが高レベルから低レベルに遷移し、電源線VDDMiの電圧が下降して閾値電圧Vth2と一致すると、検知結果信号/DTiが低レベルから高レベルに遷移する。従って、図2(b)に示すように、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って電源線VDDMiの電圧が変動しても、電源線VDDMiの電圧が閾値電圧Vth2と一致することはないため、検知結果信号/DTiが低レベルから高レベルに遷移することはない。このように、ヒステリシス型インバータで構成されるレベル検知回路LDTiでは、基準電圧を高く設定できると共に、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズに対するマージンを大きくすることができる。
【0022】
図3は、第1実施形態の半導体装置ICの動作例(その1)を示している。図3(a)に示す動作例は、半導体装置ICに電源ショートが存在しない場合の動作例である。制御信号/WGiが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiがオフ状態からオン状態に遷移する。電源線VDDMiに接続されている安定化容量素子CAPiの充電が完了すると、電源線VDDMiの電圧はレベル検知回路LDTiの閾値電圧Vth1を超えて電源線VDDの電圧と同等の電圧まで上昇する。電源線VDDMiの電圧がレベル検知回路LDTiの閾値電圧Vth1と一致すると、検知結果信号/DTiが高レベルから低レベルに遷移する。制御信号/WGiが高レベルから低レベルに遷移してから所定時間が経過して制御信号/PSGiが高レベルから低レベルに遷移すると、検知結果信号/DTiが低レベルに設定されているため、制御信号/SGiが高レベルから低レベルに遷移する。これにより、電流供給能力が大きい電源遮断スイッチSTRiがオフ状態からオン状態に遷移する。このとき、電源遮断スイッチWTRiのオン電流は回路ブロックBLKiの正常なリーク電流を供給可能な程度の大きさに収束しているため、安全な状態で電源遮断スイッチSTRiがオン状態に遷移することになる。
【0023】
図3(b)に示す動作例は、半導体装置ICに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合の動作例である。制御信号/WGiが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始めるが、電源線VDDMiおよび接地線VSS間の電源ショートが存在するため、電源線VDDMiの電圧はレベル検知回路LDTiの閾値電圧Vth1まで上昇しない。このため、検知結果信号/DTiが高レベルから低レベルに遷移することはない。従って、制御信号/WGiが高レベルから低レベルに遷移してから所定時間が経過して制御信号/PSGiが高レベルから低レベルに遷移しても、制御信号/SGiが高レベルから低レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRiがオンすることはない。このため、試験装置などの外部試験環境を確実に保護できる。また、電源遮断スイッチWGTiのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。
【0024】
図4は、第1実施形態の半導体装置ICの動作例(その2)を示している。テスト信号TESTが高レベルに設定されている場合、制御信号/WGiが低レベルから高レベルに遷移すると、制御信号DCiも低レベルから高レベルに遷移する。これにより、放電スイッチDTRiがオフ状態からオン状態に遷移して安定化容量素子CAPiに蓄積された電荷が放電される。半導体装置ICに電源ショートが存在しない場合(半導体装置ICが良品である場合)には、電源線VDDMiの電圧は、電源線VDDの電圧と同等の電圧から接地線VSSの電圧と同等の電圧まで下降する。また、リーク電流Iは、電源遮断スイッチWTRi、STRiのオン時のリーク電流Ionから減少し、安定化容量素子CAPiに蓄積された電荷の全てが放電された時点で電源遮断スイッチWTRi、STRiのオフ時のリーク電流Ioff程度に収束する。一方、半導体装置ICに電源線VDDおよび電源線VDDMi間の電源ショートが存在する場合(半導体装置ICが不良品である場合)には、電源線VDDMiの電圧は、接地線VSSの電圧と同等の電圧まで下降しない。また、リーク電流Iは、電源遮断スイッチWTRi、STRiのオフ時のリーク電流Ioff程度まで減少しない。放電スイッチDTRiのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。なお、例えば、電源線VDDおよび電源線VDDM1間の電源ショートの有無を検査する際に、電源遮断スイッチWTR3、WTR4、STR3、STR4をオンさせておくことで、同様の手法により、電源線VDDM1および電源線VDDM3間の電源ショートや電源線VDDM1および電源線VDDM4間の電源ショートの有無も検査することができる。
【0025】
以上のような第1実施形態では、試験用パッドを設けることなく、電源ショート不良品による外部試験環境の破壊を回避しながら電源ショート不良品を安全に選別することができる。また、第1実施形態では、3個の回路ブロックに対して電源遮断機能が設けられた半導体装置に対して本発明を適用しているが、10個の回路ブロックに対して電源遮断機能が設けられた半導体装置に本発明を適用した場合には、10個の試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストを大幅に低減できる。
【0026】
なお、第1実施形態では、回路ブロックBLKiの電源線VDD側にpMOSトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではない。回路ブロックBLKiの電源線VDD側にnMOSトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックBLKiの接地線VSS側にpMOSトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックBLKiの接地線VSS側にnMOSトランジスタで構成される電源遮断スイッチが設けられてもよい。また、第1実施形態では、nMOSトランジスタで構成される放電スイッチが設けられているが、本発明はかかる実施形態に限定されるものではなく、pMOSトランジスタで構成される放電スイッチが設けられてもよい。
【0027】
図5は、本発明の第2実施形態を示している。なお、第2実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第2実施形態の半導体装置ICaは、第1実施形態の半導体装置ICと同様に、回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICaでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUaにより制御される。電源制御ユニットPMUaは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号/WGiを低レベルに設定し、回路ブロックBLKiの動作終了に合わせて制御信号/WGiを高レベルに設定する。なお、図5には、半導体装置ICaにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0028】
半導体装置ICaでは、回路ブロックBLKiに対応して、安定化容量素子CAPi、電源遮断スイッチWTRi、STRiおよびレベル検知回路LDTiaが設けられている。レベル検知回路LDTiaは、制御信号/WGiが低レベルに設定されている場合、電源線VDDMiの電圧が基準電圧より高ければ制御信号/SGiを低レベルに設定し、電源線VDDMiの電圧が基準電圧より低ければ制御信号/SGiを高レベルに設定する。レベル検知回路LDTiaは、制御信号/WGiが高レベルに設定されている場合、電源線VDDMiの電圧と基準電圧との大小関係に拘わらず、制御信号/SGiを高レベルに設定する。なお、レベル検知回路LDTiaは、電源線VDDMiの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第1所定電圧(例えば、電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に変更し、制御信号/WGiが低レベルから高レベルに遷移するのに伴って基準電圧を第2所定電圧から第1所定電圧に変更する。
【0029】
図6は、第2実施形態のレベル検知回路LDTiaの構成例を示している。レベル検知回路LDTiaは、pMOSトランジスタTP11〜TP14およびnMOSトランジスタTN11〜TN14で構成されるシュミットトリガ部SCHTRG1と、インバータINV11、pMOSトランジスタTP15およびnMOSトランジスタTN15で構成されるリセット部RST1とを備えて構成されている。pMOSトランジスタTP12、TP11およびnMOSトランジスタTN11、TN12、TN15は、電源線VDDと接地線VSSとの間に直列接続されている。pMOSトランジスタTP12、TP11およびnMOSトランジスタTN11、TN12のゲートは、電源線VDDMiに接続されている。nMOSトランジスタTN15のゲートは、インバータINV11の出力信号線に接続されている。インバータINV11は、制御信号/WGiを反転させて出力する。pMOSトランジスタTP13およびnMOSトランジスタTN13は、pMOSトランジスタTP11、TP12の接続ノードと接地線VSSとの間に直列接続されている。pMOSトランジスタTP13のゲートは、制御信号/SGiの信号線に接続されている。nMOSトランジスタTN13のゲートは、電源線VDDに接続されている。pMOSトランジスタTP14およびnMOSトランジスタTN14は、電源線VDDとnMOSトランジスタTN11、TN12の接続ノードとの間に直列接続されている。pMOSトランジスタTP14のゲートは、接地線VSSに接続されている。nMOSトランジスタTN14のゲートは、制御信号/SGiの信号線に接続されている。pMOSトランジスタTP15は、電源線VDDと制御信号/SGiの信号線との間に接続されている。pMOSトランジスタTP15のゲートは、インバータINV11の出力信号線に接続されている。以上のような構成により、レベル検知回路LDTiaは、基準電圧変更型のレベル検知回路として機能する。
【0030】
図7は、第2実施形態の半導体装置ICa(良品)の動作例を示している。図7に示す動作例は、半導体装置ICaに電源ショートが存在しない場合の動作例である。時刻t1において、制御信号/WGiが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。時刻t2において、電源線VDDMiの電圧が上昇してレベル検知回路LDTiaの基準電圧VREF(第1所定電圧)と一致すると、制御信号/SGiが高レベルから低レベルに遷移し、電流供給能力が大きい電源遮断スイッチSTRiがオフ状態からオン状態に遷移する。このとき、レベル検知回路LDTiaの基準電圧VREFは、第1所定電圧(電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(電源線VDDの電圧の50%に相当する電圧)に変更される。このため、時刻t3から時刻t4までの回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って電源線VDDMiにノイズが発生しても、電源線VDDMiの電圧がレベル検知回路LDTiaの基準電圧VREFより低くなることはない。従って、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズにより制御信号/SGiが低レベルから高レベルに遷移して電源遮断スイッチSTRiがオン状態からオフ状態に遷移することが防止される。また、時刻t1において電流供給能力が小さい電源遮断スイッチWTRiがオンすることで、その後、電源線VDDMiの電圧が徐々に上昇し、時刻t2において電源線VDDMiの電圧がレベル検知回路LDTiaの基準電圧VREF(第1所定電圧)と一致するのに伴って電流供給能力が大きい電源遮断スイッチSTRiがオンするため、突入電流に起因するノイズが抑制される。時刻t5において、制御信号/WGiが低レベルから高レベルに遷移すると、電源遮断スイッチWTRiがオン状態からオフ状態に遷移する。また、制御信号/WGiが低レベルから高レベルに遷移すると、制御信号/SGiも低レベルから高レベルに遷移するため、電源遮断スイッチSTRiもオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は自然放電により徐々に下降する。また、制御信号/WGiが低レベルから高レベルに遷移すると、レベル検知回路LDTiaの基準電圧VREFが第2所定電圧から第1所定電圧に変更される。これにより、電源遮断スイッチWTRi、STRiの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。
【0031】
図8は、第2実施形態の半導体装置ICa(不良品)の動作例を示している。図8に示す動作例は、半導体装置ICaに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合の動作例である。時刻t1において、制御信号/WGiが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。半導体装置ICaに電源線VDDMiおよび接地線VSS間の電源ショートが存在するため、電源線VDDMiの電圧は、レベル検知回路LDTiaの基準電圧VREF(第1所定電圧)まで上昇することなく、電源遮断スイッチWTRiの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号/SGiが高レベルから低レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRiがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチWTRiのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻t2において、制御信号/WGiが低レベルから高レベルに遷移すると、電源遮断スイッチWTRiがオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は電源線VDDMiおよび接地線VSS間の電源ショートにより急峻に下降する。
【0032】
以上のような第2実施形態でも、第1実施形態と同様の効果が得られる。また、電流供給能力が小さい電源遮断スイッチWTRiがオンした後に、電源線VDDMiの電圧がレベル検知回路LDTiaの基準電圧VREF(第1所定電圧)と一致するのに伴って電流供給能力が大きい電源遮断スイッチSTRiがオンするため、突入電流に起因するノイズを抑制でき、その結果、半導体装置ICaの誤動作を防止できる。更に、レベル検知回路LDTiaは電源線VDDMiと基準電圧VREFとの一致に伴って基準電圧VREFを第1所定電圧から第2所定電圧に変更するため、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズにより制御信号/SGiが低レベルから高レベルに遷移して電源遮断スイッチSTRiがオン状態からオフ状態に遷移することを回避できる。また、レベル検知回路LDTiaは制御信号/WGiの低レベルから高レベルへの遷移に伴って基準電圧VREFを第2所定電圧から第1所定電圧に変更するため、電源遮断スイッチWTRi、STRiの次回のオン時にも、突入電流に起因するノイズを確実に抑制できる。
【0033】
図9は、本発明の第3実施形態を示している。なお、第3実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第3実施形態の半導体装置ICbは、第1実施形態の半導体装置ICと同様に、回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICbでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUbにより制御される。電源制御ユニットPMUbは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号WGiを高レベルに設定し、回路ブロックBLKiの動作終了に合わせて制御信号WGiを低レベルに設定する。なお、図9には、半導体装置ICbにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0034】
半導体装置ICbでは、回路ブロックBLKiに対応して、安定化容量素子CAPia、電源遮断スイッチWTRia、STRiaおよびレベル検知回路LDTibが設けられている。安定化容量素子CAPiaは、電源線VDDと回路ブロックBLKi専用の接地線VSSMiとの間に接続されている。電源遮断スイッチWTRiaは、接地線VSSMiと接地線VSSとの間に接続されている。電源遮断スイッチWTRiaは、nMOSトランジスタで構成されており、制御信号WGiが高レベルに設定されている場合にオンし、制御信号WGiが低レベルに設定されている場合にオフする。電源遮断スイッチWTRiaは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチSTRiaは、電源遮断スイッチWTRiaと同様に、接地線VSSMiと接地線VSSとの間に接続されている。電源遮断スイッチSTRiaは、nMOSトランジスタで構成されており、制御信号SGiが高レベルに設定されている場合にオンし、制御信号SGiが低レベルに設定されている場合にオフする。電源遮断スイッチSTRiaは、オン電流が回路ブロックBLKiの消費電流を供給可能な大きさになる電流供給能力を有している。
【0035】
レベル検知回路LDTibは、制御信号WGiが高レベルに設定されている場合、接地線VSSMiの電圧が基準電圧より低ければ制御信号SGiを高レベルに設定し、接地線VSSMiの電圧が基準電圧より高ければ制御信号SGiを低レベルに設定する。レベル検知回路LDTibは、制御信号WGiが低レベルに設定されている場合、接地線VSSMiの電圧と基準電圧との大小関係に拘わらず、制御信号SGiを低レベルに設定する。なお、レベル検知回路LDTibは、接地線VSSMiの電圧が下降して基準電圧と一致するのに伴って基準電圧を第1所定電圧(例えば、電源線VDDの電圧の10%に相当する電圧)から第2所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に変更し、制御信号WGiが高レベルから低レベルに遷移するのに伴って基準電圧を第2所定電圧から第1所定電圧に変更する。
【0036】
図10は、第3実施形態のレベル検知回路LDTibの構成例を示している。レベル検知回路LDTibは、pMOSトランジスタTP21〜TP24およびnMOSトランジスタTN21〜TN24で構成されるシュミットトリガ部SCHTRG2と、インバータINV21、pMOSトランジスタTP25およびnMOSトランジスタTN25で構成されるリセット部RST2とを備えて構成されている。pMOSトランジスタTP25、TP22、TP21およびnMOSトランジスタTN21、TN22は、電源線VDDと接地線VSSとの間に直列接続されている。pMOSトランジスタTP22、TP21およびnMOSトランジスタTN21、TN22のゲートは、接地線VSSMiに接続されている。pMOSトランジスタTP25のゲートは、インバータINV21の出力信号線に接続されている。インバータINV21は、制御信号WGiを反転させて出力する。pMOSトランジスタTP23およびnMOSトランジスタTN23は、pMOSトランジスタTP21、TP22の接続ノードと接地線VSSとの間に直列接続されている。pMOSトランジスタTP23のゲートは、制御信号SGiの信号線に接続されている。nMOSトランジスタTN23のゲートは、電源線VDDに接続されている。pMOSトランジスタTP24およびnMOSトランジスタTN24は、電源線VDDとnMOSトランジスタTN21、TN22の接続ノードとの間に直列接続されている。pMOSトランジスタTP24のゲートは、接地線VSSに接続されている。nMOSトランジスタTN24のゲートは、制御信号SGiの信号線に接続されている。nMOSトランジスタTN25は、制御信号SGiの信号線と接地線VSSとの間に接続されている。nMOSトランジスタTN25のゲートは、インバータINV21の出力信号線に接続されている。以上のような構成により、レベル検知回路LDTibは、基準電圧変更型のレベル検知回路として機能する。
【0037】
図11は、第3実施形態の半導体装置ICb(良品)の動作例を示している。図11に示す動作例は、半導体装置ICbに電源ショートが存在しない場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiaがオフ状態からオン状態に遷移して接地線VSSMiの電圧が下降し始める。時刻t2において、接地線VSSMiの電圧が下降してレベル検知回路LDTibの基準電圧VREF(第1所定電圧)と一致すると、制御信号SGiが低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチSTRiaがオフ状態からオン状態に遷移する。このとき、レベル検知回路LDTibの基準電圧VREFは、第1所定電圧(電源線VDDの電圧の10%に相当する電圧)から第2所定電圧(電源線VDDの電圧の50%に相当する電圧)に変更される。このため、時刻t3から時刻t4までの回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って接地線VSSMiにノイズが発生しても、接地線VSSMiの電圧がレベル検知回路LDTibの基準電圧VREFより高くなることはない。従って、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴う接地線VSSMiのノイズにより制御信号SGiが高レベルから低レベルに遷移して電源遮断スイッチSTRiaがオン状態からオフ状態に遷移することが防止される。また、時刻t1において電流供給能力が小さい電源遮断スイッチWTRiaがオンすることで、その後、接地線VSSMiの電圧が徐々に下降し、時刻t2において接地線VSSMiの電圧がレベル検知回路LDTibの基準電圧VREF(第1所定電圧)と一致するのに伴って電流供給能力が大きい電源遮断スイッチSTRiaがオンするため、突入電流に起因するノイズが抑制される。時刻t5において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRiaがオン状態からオフ状態に遷移する。また、制御信号WGiが高レベルから低レベルに遷移すると、制御信号SGiも高レベルから低レベルに遷移するため、電源遮断スイッチSTRiaもオン状態からオフ状態に遷移し、その後、接地線VSSMiの電圧は自然充電により徐々に上昇する。また、制御信号WGiが高レベルから低レベルに遷移すると、レベル検知回路LDTibの基準電圧VREFが第2所定電圧から第1所定電圧に変更される。これにより、電源遮断スイッチWTRia、STRiaの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。
【0038】
図12は、第3実施形態の半導体装置ICb(不良品)の動作例を示している。図12に示す動作例は、半導体装置ICbに電源線VDDおよび接地線VSSMi間の電源ショートが存在する場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiaがオフ状態からオン状態に遷移して接地線VSSMiの電圧が下降し始める。半導体装置ICbに電源線VDDおよび接地線VSSMi間の電源ショートが存在するため、接地線VSSMiの電圧は、レベル検知回路LDTibの基準電圧VREF(第1所定電圧)まで下降することなく、電源遮断スイッチWTRiaの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号SGiが低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRiaがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチWTRiaのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻t2において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRiaがオン状態からオフ状態に遷移し、その後、接地線VSSMiの電圧は電源線VDDおよび接地線VSSMi間の電源ショートにより急峻に上昇する。
【0039】
以上のように、回路ブロックBLKiの接地線VSS側にnMOSトランジスタで構成される電源遮断スイッチが設けられた第3実施形態でも、第2実施形態と同様の効果が得られる。なお、第3実施形態では、回路ブロックBLKiの接地線VSS側にnMOSトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではなく、回路ブロックBLKiの接地線VSS側にpMOSトランジスタで構成される電源遮断スイッチが設けられてもよい。
【0040】
図13は、本発明の第4実施形態を示している。なお、第4実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第4実施形態の半導体装置ICcは、第1実施形態の半導体装置ICと同様に、回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICcでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUcにより制御される。電源制御ユニットPMUcは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号PWGiを高レベルに設定し、回路ブロックBLKiの動作終了に合わせて制御信号PWGiを低レベルに設定する。なお、図13には、半導体装置ICcにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0041】
半導体装置ICcでは、回路ブロックBLKiに対応して、安定化容量素子CAPi、電源遮断スイッチWTRib、STRib、レベル検知回路LDTicおよびレベルシフタWLSi、SLSiが設けられている。電源遮断スイッチWTRibは、電源線VDDと回路ブロックBLKi専用の電源線VDDMiとの間に接続されている。電源遮断スイッチWTRibは、高閾値を有するnMOSトランジスタで構成されており、制御信号WGiが高レベルに設定されている場合にオンし、制御信号WGiが低レベルに設定されている場合にオフする。電源遮断スイッチWTRibは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチSTRibは、電源遮断スイッチWTRibと同様に、電源線VDDと電源線VDDMiとの間に接続されている。電源遮断スイッチSTRibは、高閾値を有するnMOSトランジスタで構成され、制御信号SGiが高レベルに設定されている場合にオンし、制御信号SGiが低レベルに設定されている場合にオフする。電源遮断スイッチSTRibは、オン電流が回路ブロックBLKiの消費電流を供給可能な大きさになる電流供給能力を有している。
【0042】
レベル検知回路LDTicは、制御信号PWGiが高レベルに設定されている場合、電源線VDDMiの電圧が基準電圧より高ければ制御信号/PSGiを低レベルに設定し、電源線VDDMiの電圧が基準電圧より低ければ制御信号/PSGiを高レベルに設定する。レベル検知回路LDTicは、制御信号PWGiが低レベルに設定されている場合、電源線VDDMiの電圧と基準電圧との大小関係に拘わらず、制御信号/PSGiを高レベルに設定する。なお、レベル検知回路LDTicは、電源線VDDMiの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第1所定電圧(例えば、電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に変更し、制御信号PWGiが高レベルから低レベルに遷移するのに伴って基準電圧を第2所定電圧から第1所定電圧に変更する。
【0043】
レベルシフタWLSiは、制御信号PWGiに対して高レベル側のレベルシフトを実施して制御信号WGiを生成する。制御信号WGiの高レベルに対応する電圧は電源線VDDの電圧より高い電圧であり、制御信号WGiの低レベルに対応する電圧は接地線VSSの電圧である。レベルシフタSLSiは、制御信号/PSGiの反転信号に対して高レベル側のレベルシフトを実施して制御信号SGiを生成する。制御信号SGiの高レベルに対応する電圧は電源線VDDの電圧より高い電圧であり、制御信号SGiの低レベルに対応する電圧は接地線VSSの電圧である。
【0044】
図14は、第4実施形態のレベル検知回路LDTicの構成例を示している。レベル検知回路LDTicは、pMOSトランジスタTP31〜TP34およびnMOSトランジスタTN31〜TN34で構成されるシュミットトリガ部SCHTRG3と、pMOSトランジスタTP35およびnMOSトランジスタTN35で構成されるリセット部RST3とを備えて構成されている。pMOSトランジスタTP32、TP31およびnMOSトランジスタTN31、TN32、TN35は、電源線VDDと接地線VSSとの間に直列接続されている。pMOSトランジスタTP32、TP31およびnMOSトランジスタTN31、TN32のゲートは、電源線VDDMiに接続されている。nMOSトランジスタTN35のゲートは、制御信号PWGiの信号線に接続されている。pMOSトランジスタTP33およびnMOSトランジスタTN33は、pMOSトランジスタTP31、TP32の接続ノードと接地線VSSとの間に直列接続されている。pMOSトランジスタTP33のゲートは、制御信号/PSGiの信号線に接続されている。nMOSトランジスタTN33のゲートは、電源線VDDに接続されている。pMOSトランジスタTP34およびnMOSトランジスタTN34は、電源線VDDとnMOSトランジスタTN31、TN32の接続ノードとの間に直列接続されている。pMOSトランジスタTP34のゲートは、接地線VSSに接続されている。nMOSトランジスタTN34のゲートは、制御信号/PSGiの信号線に接続されている。pMOSトランジスタTP35は、電源線VDDと制御信号/PSGiの信号線との間に接続されている。pMOSトランジスタTP35のゲートは、制御信号PWGiの信号線に接続されている。以上のような構成により、レベル検知回路LDTicは、基準電圧変更型のレベル検知回路として機能する。
【0045】
図15は、第4実施形態の半導体装置ICc(良品)の動作例を示している。図15に示す動作例は、半導体装置ICcに電源ショートが存在しない場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRibがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。時刻t2において、電源線VDDMiの電圧が上昇してレベル検知回路LDTicの基準電圧VREF(第1所定電圧)と一致すると、制御信号SGiが低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチSTRibがオフ状態からオン状態に遷移する。このとき、レベル検知回路LDTicの基準電圧VREFは、第1所定電圧(電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(電源線VDDの電圧の50%に相当する電圧)に変更される。このため、時刻t3から時刻t4までの回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って電源線VDDMiにノイズが発生しても、電源線VDDMiの電圧がレベル検知回路LDTicの基準電圧VREFより低くなることはない。従って、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズにより制御信号SGiが高レベルから低レベルに遷移して電源遮断スイッチSTRibがオン状態からオフ状態に遷移することが防止される。また、時刻t1において電流供給能力が小さい電源遮断スイッチWTRibがオンすることで、その後、電源線VDDMiの電圧が徐々に上昇し、時刻t2において電源線VDDMiの電圧がレベル検知回路LDTicの基準電圧VREF(第1所定電圧)と一致するのに伴って電流供給能力が大きい電源遮断スイッチSTRibがオンするため、突入電流に起因するノイズが抑制される。時刻t5において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRibがオン状態からオフ状態に遷移する。また、制御信号WGiが高レベルから低レベルに遷移すると、制御信号SGiも高レベルから低レベルに遷移するため、電源遮断スイッチSTRibもオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は自然放電により徐々に下降する。また、制御信号WGiが高レベルから低レベルに遷移すると、レベル検知回路LDTicの基準電圧VREFが第2所定電圧から第1所定電圧に変更される。これにより、電源遮断スイッチWTRib、STRibの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。
【0046】
図16は、第4実施形態の半導体装置ICc(不良品)の動作例を示している。図16に示す動作例は、半導体装置ICcに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRibがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。半導体装置ICcに電源線VDDMiおよび接地線VSS間の電源ショートが存在するため、電源線VDDMiの電圧は、レベル検知回路LDTicの基準電圧VREF(第1所定電圧)まで上昇することなく、電源遮断スイッチWTRibの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号SGiが低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRibがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチWTRibのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻t2において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRiがオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は電源線VDDMiおよび接地線VSS間の電源ショートにより急峻に下降する。
【0047】
以上のように、回路ブロックBLKiの電源線VDD側にnMOSトランジスタで構成される電源遮断スイッチが設けられた第4実施形態でも、第2実施形態と同様の効果が得られる。
【0048】
図17は、本発明の第5実施形態を示している。なお、第5実施形態を説明するにあたって、第1および第4実施形態で説明した要素と同一の要素については、第1および第4実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第5実施形態の半導体装置ICdは、第4実施形態の半導体装置ICcにおいてレベル検知回路LDTic(i=1、3、4)をレベル検知回路LDTidに置き換えて構成されている。なお、図17には、半導体装置ICdにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。レベル検知回路LDTidは、電源線VDDMiの電圧が上昇して基準電圧(例えば、電源線VDDの電圧の90%に相当する電圧)と一致するのに伴って制御信号/PSGiを高レベルから低レベルに遷移させ、制御信号PWGが高レベルから低レベルに遷移するのに伴って制御信号/PSGiを低レベルから高レベルに遷移させる。
【0049】
図18は、第5実施形態のレベル検知回路LDTidの構成例を示している。レベル検知回路LDTidは、インバータINV41、INV42、pMOSトランジスタTP41、電圧比較器VC41、nMOSトランジスタTN41および論理回路LOG41、G42を備えて構成されている。インバータINV41は、制御信号PWGiを反転させて出力する。電圧比較器VC41の非反転入力端子は電源線VDDMiに接続され、電圧比較器VC41の反転入力端子は基準電圧VREF(電源線VDDの電圧の90%に相当する電圧)の供給線に接続されている。また、電圧比較器VC41の電源端子はpMOSトランジスタTP41を介して電源線VDDに接続され、電圧比較器VC41の接地端子は接地線VSSに接続されている。pMOSトランジスタTP41のゲートは、インバータINV41の出力信号線に接続されている。従って、電圧比較器VC41は、pMOSトランジスタTP41がオンしている場合(制御信号PWGiが高レベルに設定されている場合)、電源線VDDMiの電圧が基準電圧VREFより高ければ出力信号を高レベルに設定し、電源線VDDMiの電圧が基準電圧VREFより低ければ出力信号を低レベルに設定する。また、電圧比較器VC41は、pMOSトランジスタTP41がオフしている場合(制御信号PWGiが低レベルに設定されている場合)、出力信号線の駆動を停止する。nMOSトランジスタTN41は、電圧比較器VC41の出力信号線と接地線VSSとの間に接続されている。nMOSトランジスタTN41は、インバータINV41の出力信号線に接続されている。従って、電圧比較器VC1の出力信号線は、制御信号PWGiが高レベルに設定されている場合には、電圧比較器VC41により電源線VDDMiの電圧と基準電圧VREFとの大小関係に応じて高レベル/低レベルに駆動され、制御信号PWGiが低レベルに設定されている場合には、nMOSトランジスタTN41により低レベルに駆動される。論理回路LOG41は、インバータINV41の出力信号および論理回路LOG42の出力信号の少なくとも一方が高レベルに設定されている場合に出力信号を低レベルに設定し、インバータINV41の出力信号および論理回路LOG42の出力信号の双方が低レベルに設定されている場合に出力信号を高レベルに設定する。論理回路LOG42は、論理回路LOG41の出力信号および電圧比較器VC41の出力信号の少なくとも一方が高レベルに設定されている場合に出力信号を低レベルに設定し、論理回路LOG41の出力信号および電圧比較器VC41の出力信号の双方が低レベルに設定されている場合に出力信号を高レベルに設定する。即ち、論理回路LOG41、LOG42は、電圧比較器VC41の出力信号の低レベルから高レベルへの遷移(電源線VDDMiの電圧と基準電圧VREFとの一致)に伴ってリセット状態からセット状態に遷移し、インバータINV41の出力信号の低レベルから高レベルへの遷移(制御信号PWGiの高レベルから低レベルへの遷移)に伴ってセット状態からリセット状態に遷移するセット/リセット回路として機能する。インバータINV42は、論理回路LOG41の出力信号を反転させて制御信号/PSGiとして出力する。このような構成のレベル検知回路LDTidにおいても、第4実施形態のレベル検知回路LDTicと同様の機能が実現される。従って、第5実施形態でも、第4実施形態と同様の効果が得られる。
【0050】
図19は、本発明の第6実施形態を示している。なお、第6実施形態を説明するにあたって、第1および第4実施形態で説明した要素と同一の要素については、第1および第4実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第6実施形態の半導体装置ICeは、第4実施形態の半導体装置ICcにおいて電源遮断スイッチSTRib(i=1、3、4)、レベルシフタSLSiおよびレベル検知回路LDTicを電源遮断スイッチSTRib’、STRib”、レベルシフタSLSi’、SLSi”およびレベル検知回路LDTic’、LDTic”に置き換えて構成されている。なお、図19には、半導体装置ICeにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0051】
電源遮断スイッチSTRib’は、電源遮断スイッチWTRibと同様に、電源線VDDと回路ブロックBLKi専用の電源線VDDMiとの間に接続されている。電源遮断スイッチSTRib’は、高閾値を有するnMOSトランジスタで構成され、制御信号SGi’が高レベルに設定されている場合にオンし、制御信号SGi’が低レベルに設定されている場合にオフする。電源遮断スイッチSTRib”は、電源遮断スイッチSTRib’と同様に、電源線VDDと電源線VDDMiとの間に接続されている。電源遮断スイッチSTRib”は、高閾値を有するnMOSトランジスタで構成され、制御信号SGi”が高レベルに設定されている場合にオンし、制御信号SGi”が低レベルに設定されている場合にオフする。なお、電源遮断スイッチSTRib’の電流供給能力と電源遮断スイッチSTRib”の電流供給能力との和は、第4実施形態の電源遮断スイッチSTRibの電流供給能力に相当する。また、電源遮断スイッチSTRib’の電流供給能力は、電源遮断スイッチSTRib”の電流供給能力より小さく設定されている。
【0052】
レベル検知回路LDTic’は、制御信号PWGiが高レベルに設定されている場合、電源線VDDMiの電圧が基準電圧より高ければ制御信号/PSGi’を低レベルに設定し、電源線VDDMiの電圧が基準電圧より低ければ制御信号/PSGi’を高レベルに設定する。レベル検知回路LDTic’は、制御信号PWGiが低レベルに設定されている場合、電源線VDDMiの電圧と基準電圧との大小関係に拘わらず、制御信号/PSGi’を高レベルに設定する。なお、レベル検知回路LDTic’の基準電圧は、所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に固定されている。
【0053】
レベル検知回路LDTic”は、制御信号PWGiが高レベルに設定されている場合、電源線VDDMiの電圧が基準電圧より高ければ制御信号/PSGi”を低レベルに設定し、電源線VDDMiの電圧が基準電圧より低ければ制御信号/PSGi”を高レベルに設定する。レベル検知回路LDTic”は、制御信号PWGiが低レベルに設定されている場合、電源線VDDMiの電圧と基準電圧との大小関係に拘わらず、制御信号/PSGi”を高レベルに設定する。なお、レベル検知回路LDTic”は、電源線VDDMiの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第1所定電圧(例えば、電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に変更し、制御信号PWGiが高レベルから低レベルに遷移するのに伴って基準電圧を第2所定電圧から第1所定電圧に変更する。
【0054】
レベルシフタSLSi’は、制御信号/PSGi’の反転信号に対して高レベル側のレベルシフトを実施して制御信号SGi’を生成する。制御信号SGi’の高レベルに対応する電圧は電源線VDDの電圧より高い電圧であり、制御信号SGi’の低レベルに対応する電圧は接地線VSSの電圧である。レベルシフタSLSi”は、制御信号/PSGi”の反転信号に対して高レベル側のレベルシフトを実施して制御信号SGi”を生成する。制御信号SGi”の高レベルに対応する電圧は電源線VDDの電圧より高い電圧であり、制御信号SGi”の低レベルに対応する電圧は接地線VSSの電圧である。
【0055】
図20は、第6実施形態の半導体装置ICe(良品)の動作例を示している。図20に示す動作例は、半導体装置ICeに電源ショートが存在しない場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRibがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。時刻t2において、電源線VDDMiの電圧が上昇してレベル検知回路LDTic’の基準電圧VREF’(電源線VDDの電圧の50%に相当する電圧)と一致すると、制御信号SGi’が低レベルから高レベルに遷移し、電流供給能力が小さい電源遮断スイッチSTRib’がオフ状態からオン状態に遷移する。時刻t3において、電源線VDDMiの電圧が上昇してレベル検知回路LDTic”の基準電圧VREF”(第1所定電圧)と一致すると、制御信号SGi”が低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチSTRib”がオフ状態からオン状態に遷移する。このとき、レベル検知回路LDTic”の基準電圧VREF”は、第1所定電圧(電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(電源線VDDの電圧の50%に相当する電圧)に変更される。このため、時刻t4から時刻t5までの回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って電源線VDDMiにノイズが発生しても、電源線VDDMiの電圧がレベル検知回路LDTic”の基準電圧VREF”より低くなることはない。従って、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズにより制御信号SGi”が高レベルから低レベルに遷移して電源遮断スイッチSTRib”がオン状態からオフ状態に遷移することが防止される。また、時刻t1において電流供給能力が小さい電源遮断スイッチWTRibがオンすることで、その後、電源線VDDMiの電圧が徐々に上昇し、時刻t2においてレベル検知回路LDTic’が電圧一致を検知するのに伴って電流供給能力が小さい電源遮断スイッチSTRib’がオンし、時刻t3においてレベル検知回路LDTic”が電圧一致を検知するのに伴って電流供給能力が大きい電源遮断スイッチSTRib”がオンするため、突入電流に起因するノイズが抑制される。時刻t6において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRibがオン状態からオフ状態に遷移する。また、制御信号WGiが高レベルから低レベルに遷移すると、制御信号SGi’、SGi”も高レベルから低レベルに遷移するため、電源遮断スイッチSTRib’、STRib”もオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は自然放電により徐々に下降する。また、制御信号WGiが高レベルから低レベルに遷移すると、レベル検知回路LDTic”の基準電圧VREF”が第2所定電圧から第1所定電圧に変更される。これにより、電源遮断スイッチWTRib、STRib’、STRib”の次回のオン時にも、突入電流に起因するノイズが確実に抑制される。
【0056】
図21は、第6実施形態の半導体装置ICe(不良品)の動作例を示している。図21に示す動作例は、半導体装置ICeに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRibがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。時刻t2において、電源線VDDMiの電圧が上昇してレベル検知回路LDTic’の基準電圧VREF’と一致すると、制御信号SGi’が低レベルから高レベルに遷移し、電流供給能力が小さい電源遮断スイッチSTRib’がオフ状態からオン状態に遷移する。半導体装置ICeに電源線VDDMiおよび接地線VSS間の電源ショートが存在するため、電源線VDDMiの電圧は、レベル検知回路LDTic”の基準電圧VREF”(第1所定電圧)まで上昇することなく、電源遮断スイッチWTRib、STRib’の駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号SGi”が低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRib”がオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチWTRib、STRib’のオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻t3において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRiがオン状態からオフ状態に遷移する。また、制御信号WGiが高レベルから低レベルに遷移すると、制御信号SGi’も高レベルから低レベルに遷移するため、電源遮断スイッチSTRib’もオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は電源線VDDMiおよび接地線VSS間の電源ショートにより急峻に下降する。
【0057】
以上のような第6実施形態でも、第4実施形態と同様の効果が得られる。更に、第4実施形態の電源遮断スイッチSTRibおよびレベル検知回路LDTicに代えて電源遮断スイッチSTRib’、STRib”およびレベル検知回路LDTic’、LDTic”が設けられることで、回路ブロックBLKi(安定化容量素子CAPi)が大規模であり、突入電流に起因するノイズの更なる抑制が必要である場合に対応できる。
【0058】
図22は、本発明の第7実施形態を示している。なお、第7実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第7実施形態の半導体装置ICfは、第1実施形態の半導体装置ICと同様に、回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICfでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUdにより制御される。電源制御ユニットPMUdは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号PSGiを高レベルに設定し、回路ブロックBLKiの動作終了に合わせて制御信号PSGiを低レベルに設定する。なお、図22には、半導体装置ICfにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0059】
半導体装置ICfでは、回路ブロックBLKiに対応して、安定化容量素子CAPi、電源遮断スイッチWTRic、STRiおよび論理回路LOGCiが設けられている。電源遮断スイッチWTRicは、テスト端子Ptestから供給されるテスト信号/TESTに応じてオン/オフする点を除いて、第1実施形態の電源遮断スイッチWTRiと同一である。なお、テスト信号/TESTは、半導体装置ICfの通常動作モード時に高レベルに設定され、半導体装置ICfのテストモード時に低レベルに設定される。論理回路LOGCiは、テスト信号/TESTが低レベルに設定されている場合に制御信号SGiを高レベルに設定し、テスト信号/TESTが高レベルに設定されている場合に制御信号SGiを制御信号PSGiとは反対のレベルに設定する。
【0060】
以上のような構成の半導体装置ICfでは、テスト端子Ptestを介してテスト信号/TESTを低レベルに設定することで、電流供給能力が小さい電源遮断スイッチWTRicを強制的にオンさせると共に、電流供給能力が大きい電源遮断スイッチSTRiを強制的にオフさせることが可能である。従って、半導体装置ICfに電源線VDDMiおよび接地線VSS間の電源ショートが存在しても、外部試験環境を確実に保護できる。また、半導体装置ICfに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合には、電源遮断スイッチWTRicのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。
【0061】
図23は、第7実施形態の半導体装置ICfの試験フローを示している。半導体装置ICfの試験では、まず、テスト端子Ptestを介してテスト信号/TESTが低レベルに設定され、電源投入(電源線VDDの電圧の立ち上げ)が実施される(ステップS11)。これにより、電流供給能力が小さい電源遮断スイッチWTRicがオンすると共に、電流供給能力が大きい電源遮断スイッチSTRiがオフする。この後、電流測定値が規定値以下であるか否かが判定される(ステップS12)。電流測定値が規定値より大きい場合、半導体装置ICfに電源線VDDMiおよび接地線VSS間の電源ショートが存在することが確認され、半導体装置ICfは電源ショート不良品として選別される。一方、電流測定値が規定値以下である場合、半導体装置ICfに電源ショートが存在しないことが確認され、テスト端子Ptestを介してテスト信号/TESTが高レベルに設定される(ステップS13)。これにより、電流供給能力が小さい電源遮断スイッチWTRicがオフすると共に、電流供給能力が大きい電源遮断スイッチSTRiが電源制御ユニットPMUdからオン/オフ制御可能な状態になり、続いて、通常試験(通常動作モードでの機能試験など)が実施される(ステップS14)。
【0062】
以上のような第7実施形態でも、第1実施形態と同様の効果が得られる。更に、第1実施形態では、電流供給能力が大きい電源遮断スイッチSTRiがレベル検知回路LDTiによる電圧一致の検知を待ってからオンするが、第7実施形態では、通常動作モードにおいて電流供給能力が大きい電源遮断スイッチSTRiが電源制御ユニットPMUdからの要求に従って即座にオンするという利点がある。
【0063】
なお、第7実施形態では、回路ブロックBLKiの電源線VDD側にpMOSトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではない。回路ブロックBLKiの電源線VDD側にnMOSトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックBLKiの接地線VSS側にpMOSトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックBLKiの接地線VSS側にnMOSトランジスタで構成される電源遮断スイッチが設けられてもよい。
【0064】
図24は、本発明の第8実施形態を示している。なお、第8実施形態を説明するにあたって、第1および第7実施形態で説明した要素と同一の要素については、第1および第7実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第8実施形態の半導体装置ICgは、第7実施形態の半導体装置ICfにおいてレベル検知回路LDTie(i=1、3、4)および論理回路LOGDを追加して構成されている。なお、図22には、半導体装置ICfにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0065】
レベル検知回路LDTieは、電源線VDDMiの電圧が上昇して基準電圧(例えば、電源線VDDの電圧の90%に相当する電圧)と一致するのに伴って検知結果信号/DTiを高レベルから低レベルに遷移させる。論理回路LOGDは、レベル検知回路LDT1e、LDT3e、LDT4eから供給される検知結果信号/DT1、DT3、DT4の全てが低レベルに設定されている場合にフェイル信号FSを低レベルに設定し、検知結果信号/DT1、DT3、DT4の少なくとも一つが高レベルに設定されている場合にフェイル信号FSを高レベルに設定する。フェイル信号FSは、テスト端子Pfsを介して半導体装置ICgの外部に出力される。以上のような構成の半導体装置ICgでは、半導体装置ICgに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合には、テスト端子Pfsから出力されるフェイル信号FSが高レベルに設定されるため、フェイル信号FSのレベルを確認することによって電源ショート不良品を選別することができる。
【0066】
図25は、第8実施形態の半導体装置ICgの試験フローを示している。半導体装置ICgの試験では、まず、テスト端子Ptestを介してテスト信号/TESTが低レベルに設定され、電源投入(電源線VDDの電圧の立ち上げ)が実施される(ステップS21)。これにより、電流供給能力が小さい電源遮断スイッチWTRicがオンすると共に、電流供給能力が大きい電源遮断スイッチSTRiがオフする。この後、テスト端子Pfsから出力されるフェイル信号FSが低レベルに設定されているか否かが判定される(ステップS22)。フェイル信号FSが高レベルに設定されている場合、半導体装置ICgに電源線VDDMiおよび接地線VSS間の電源ショートが存在することが確認され、半導体装置ICgは電源ショート不良品として選別される。一方、フェイル信号FSが低レベルに設定されている場合、半導体装置ICgに電源ショートが存在しないことが確認され、テスト端子Ptestを介してテスト信号/TESTが高レベルに設定される(ステップS23)。これにより、電流供給能力が小さい電源遮断スイッチWTRicがオフすると共に、電流供給能力が大きい電源遮断スイッチSTRiが電源制御ユニットPMUdからオン/オフ制御可能な状態になり、続いて、通常試験(通常動作モードでの機能試験など)が実施される(ステップS24)。
【0067】
以上のような第8実施形態でも、第7実施形態と同様の効果が得られる。更に、テスト端子Pfsから出力されるフェイル信号FSのレベルを確認するだけで半導体装置ICgが電源ショート不良品であるか否かを判定できるため、電源ショート試験の簡易化に寄与できる。
【0068】
以上に述べたように、本発明の第1形態では、半導体装置は、回路ブロック、第1電源遮断スイッチ、第2電源遮断スイッチおよび検知回路を備えて構成される。第1電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有する。第2電源遮断スイッチは、電源線と内部電源線との間に設けられ、オン電流が回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有する。検知回路は、内部電源線の電圧と基準電圧との一致を検知する。第1電源遮断スイッチは、回路ブロックの動作状態に応じてオン/オフする。第2電源遮断スイッチは、検知回路による電圧一致の検知に伴ってオンし、第1電源遮断スイッチのオフに伴ってオフする。
【0069】
以上のような構成の半導体装置では、例えば、電源線が高電位側電源線であるものと仮定すると、電流供給能力が小さい第1電源遮断スイッチがオンすることで、内部電源線の電圧が上昇し始める。そして、内部電源線と低電位側電源線との間に電源ショートが存在しない場合には、検知回路により内部電源線の電圧と基準電圧との一致が検知され、電流供給能力が大きい第2電源遮断スイッチがオンする。一方、内部電源線と低電位側電源線との間に電源ショートが存在する場合には、検知回路により内部電源線の電圧と基準電圧との一致が検知されることはなく、電流供給能力が大きい第2電源遮断スイッチがオンすることはない。このため、外部試験環境を確実に保護できる。また、第1電源遮断スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。
【0070】
本発明の第2形態では、半導体装置は、回路ブロック、第1電源遮断スイッチおよび第2電源遮断スイッチを備えて構成される。第1電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有する。第2電源遮断スイッチは、電源線と内部電源線との間に設けられ、オン電流が回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有する。第1電源遮断スイッチは、通常動作モード時にオフし、テストモード時にオンする。第2電源遮断スイッチは、通常動作モード時に回路ブロックの動作状態に応じてオン/オフし、テストモード時にオフする。
【0071】
以上のような構成の半導体装置では、半導体装置をテストモードに遷移させることで、電流供給能力が小さい第1電源遮断スイッチを強制的にオンさせると共に、電流供給能力が大きい第2電源遮断スイッチを強制的にオフさせることができる。従って、例えば、電源線が高電位側電源線であるものと仮定すると、内部電源線と低電位側電源線との間に電源ショートが存在しても、外部試験環境を確実に保護できる。また、内部電源線と低電位側電源線との間に電源ショートが存在する場合には、第1電源遮断スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。
【0072】
本発明の第3形態では、半導体装置は、回路ブロック、電源遮断スイッチ、安定化容量素子および放電スイッチを備えて構成される。電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、回路ブロックの動作状態に応じてオン/オフする。安定化容量素子は、内部電源線に接続される。放電スイッチは、テストモード時に、電源遮断スイッチのオフに伴ってオンして安定化容量素子に蓄積された電荷を放電する。
【0073】
以上のような構成の半導体装置では、電源遮断スイッチのオフに伴って放電スイッチがオンすることで、内部電源線に接続される安定化容量素子に蓄積された電荷が放電される。例えば、電源線が高電位側電源線であるものと仮定すると、電源線と内部電源線との間に電源ショートが存在する場合には、放電スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。
【0074】
以上の実施形態において説明した発明を整理して付記として開示する。
(付記1)
回路ブロックと、
第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、
前記第1電源線と前記第2電源線との間に設けられる第2スイッチと、
前記第2電源線の電圧と基準電圧との電圧差を検知する検知回路とを備え、
前記第1スイッチは、前記回路ブロックの動作状態に応じてオン/オフし、
前記第2スイッチは、前記検知回路により検知された前記電圧差に応じてオンし、前記第1スイッチのオフに伴ってオフすることを特徴とする半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記第1スイッチは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有するスイッチであり、
前記第2スイッチは、オン電流が前記回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有するスイッチであることを特徴とする半導体装置。
(付記3)
付記1に記載の半導体装置において、
前記検知回路は、2つの閾値電圧を有するヒステリシス型インバータで構成されることを特徴とする半導体装置。
(付記4)
付記1に記載の半導体装置において、
前記検知回路は、前記電圧差に応じて前記基準電圧を第1所定電圧から第2所定電圧に変更し、前記第1スイッチのオフに伴って前記基準電圧を前記第2所定電圧から前記第1所定電圧に変更し、
前記第1電源線の電圧と前記第2所定電圧との電圧差は、前記第1電源線の電圧と前記第1所定電圧との電圧差より大きいことを特徴とする半導体装置。
(付記5)
付記1に記載の半導体装置において、
前記検知回路は、前記第2電源線の電圧と前記基準電圧との電圧差に応じてリセット状態からセット状態に遷移し、前記第1スイッチのオフに伴ってセット状態からリセット状態に遷移する状態遷移回路を備え、
前記第2スイッチは、前記状態遷移回路のセット状態への遷移に伴ってオンし、前記状態遷移回路のリセット状態への遷移に伴ってオフすることを特徴とする半導体装置。
(付記6)
付記1に記載の半導体装置において、
前記検知回路は、前記第2電源線の電圧と個別の基準電圧との電圧差を検知する複数の検知器で構成され、
前記第2スイッチは、前記複数の検知器に対応して設けられ、対応する検知器により検知された電圧差に応じてオンし、前記第1スイッチのオフに伴ってオフする複数のスイッチで構成されることを特徴とする半導体装置。
(付記7)
付記1に記載の半導体装置において、
前記第1および第2スイッチは、pMOSトランジスタで構成されることを特徴とする半導体装置。
(付記8)
付記1に記載の半導体装置において、
前記第1および第2スイッチは、nMOSトランジスタで構成されることを特徴とする半導体装置。
(付記9)
回路ブロックと、
第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、
前記第1電源線と前記第2電源線との間に設けられる第2スイッチとを備え、
前記第1スイッチは、通常動作モード時にオフし、テストモード時にオンし、
前記第2スイッチは、テストモード時にオフし、前記第2スイッチのオン/オフに応じて、通常動作モード時に、前記回路ブロックの動作状態がオン/オフすることを特徴とする半導体装置。
(付記10)
付記9に記載の半導体装置において、
前記第1スイッチは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有するスイッチであり、
前記第2スイッチは、オン電流が前記回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有するスイッチであることを特徴とする半導体装置。
(付記11)
付記9に記載の半導体装置において、
前記半導体装置のテストモードへの遷移を指示する外部からのテスト信号が入力される外部入力端子を備えることを特徴とする半導体装置。
(付記12)
付記11に記載の半導体装置において、
前記半導体装置は、試験工程にて、前記テスト信号により通常動作モードより先にテストモードに遷移し、電源ショートの試験後に通常動作モードに遷移することを特徴とする半導体装置。
(付記13)
付記9に記載の半導体装置において、
前記第2電源線の電圧と基準電圧との電圧差を検知する検知回路と、
前記検知回路により検知された前記電圧差を示す検知結果信号を外部に出力する外部出力端子とを備えることを特徴とする半導体装置。
(付記14)
付記9に記載の半導体装置において、
前記第1および第2スイッチは、pMOSトランジスタで構成されることを特徴とする半導体装置。
(付記15)
付記9に記載の半導体装置において、
前記第1および第2スイッチは、nMOSトランジスタで構成されることを特徴とする半導体装置。
(付記16)
回路ブロックと、
第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられ、前記回路ブロックの動作状態に応じてオン/オフする第1スイッチと、
前記第2電源線に接続される容量素子と、
テストモード時に、前記第1スイッチのオフに伴ってオンして前記容量素子に蓄積された電荷を放電する第2スイッチとを備えることを特徴とする半導体装置。
(付記17)
付記16に記載の半導体装置において、
前記容量素子は、前記回路ブロックに供給される前記電源電圧を保持する安定化容量素子であることを特徴とする半導体装置。
(付記18)
付記16に記載の半導体装置において、
前記第2スイッチは、pMOSトランジスタで構成されることを特徴とする半導体装置。
(付記19)
付記16に記載の半導体装置において、
前記第2スイッチは、nMOSトランジスタで構成されることを特徴とする半導体装置。
【0075】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【符号の説明】
【0076】
BLKi‥回路ブロック;CAPi、CAPia‥安定化容量素子;DTRi‥放電スイッチ;IC、ICa〜ICg‥半導体装置;LDTi、LDTia〜LDTie、LDTic’、LDTic”‥レベル検知回路;LOGAi、LOGBi、LOGCi、LOGD‥論理回路;PMU、PMUa〜PMUd‥電源制御ユニット;SLSi、SLSi’、SLSi”、WLSi‥レベルシフタ;STRi、STRia、STRib、STRib’、STRib”、WTRi、WTRia〜WTRic‥電源遮断スイッチ
【技術分野】
【0001】
本発明は、電源遮断機能を有する半導体装置に関する。
【背景技術】
【0002】
一般に、半導体装置(LSI:Large Scale Integration)の試験工程においては、半導体装置の不良モードの一種である電源ショート不良を検出するための電源ショート試験が実施される。
【0003】
図26は、半導体装置の電源ショート試験を示している。図26(a)に示す半導体装置IC1の電源ショート試験では、電源端子Pvdd1、Pvdd2、Pvdd3および接地端子Pvssに対する印加電圧を図26(b)に示すように設定して電流を測定し、測定結果と規定値とを比較することによって半導体装置IC1を選別する。より詳細に説明すると、電源端子Pvdd2、Pvdd3および接地端子Pvssに0Vを印加した状態で電源端子Pvdd1に微小電圧(回路ブロックBK1が動作しない程度の微小な電圧)を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線VDD1および接地線VSS間の電源ショート(A)や電源線VDD1および電源線VDD2間の電源ショート(B)が検出されたことになり、半導体装置IC1を電源ショート不良品として選別する。また、電源端子Pvdd1、Pvdd3および接地端子Pvssに0Vを印加した状態で電源端子Pvdd2に微小電圧(回路ブロックBK2が動作しない程度の微小な電圧)を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線VDD1および電源線VDD2間の電源ショート(B)や電源線VDD2および電源線VDD3間の電源ショート(C)が検出されたことになり、半導体装置IC1を電源ショート不良品として選別する。更に、電源端子Pvdd1、Pvdd2および接地端子Pvssに0Vを印加した状態で電源端子Pvdd3に微小電圧(回路ブロックBK3が動作しない程度の微小な電圧)を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線VDD2および電源線VDD3間の電源ショート(C)や電源線VDD3および接地線VSS間の電源ショート(D)が検出されたことになり、半導体装置IC1を電源ショート不良品として選別する。
【0004】
電源ショート試験は、電源ショート不良品を選別するためだけのものではなく、試験装置などの外部試験環境を保護するためにも重要な試験である。仮に、半導体装置内で電源線と接地線との間に10mΩの電源ショートが存在するにも拘わらず、半導体装置の電源端子に1.5Vの定格電圧を印加してしまうと、150Aという非常に大きな電流が流れることになり、外部試験環境が破壊される可能性がある。従って、電源ショート試験は、通常、試験工程の初期段階で実施される。
【0005】
ところで、近時、携帯電話機やディジタルカメラなどの携帯型電子機器においては、電子機器に搭載される半導体装置への低消費電力化の要求が強くなっており、電源遮断機能を有する半導体装置が採用される場合が増えてきている。電源遮断機能とは、半導体装置の消費電力の低減を目的として、半導体装置内の回路ブロック毎に使用の有無に応じて電源電圧の供給を遮断するというものである。半導体装置への電源遮断機能の搭載は、消費電力を低減するのに有効であるが、電源ショート試験において問題を引き起こす。
【0006】
図27は、半導体装置への電源遮断機能の搭載に伴う問題点を示している。半導体装置への電源遮断機能の搭載に伴う問題点について、図27(a)に示す半導体装置IC2を例にして説明する。半導体装置IC2は、回路ブロックBK1、BK2と、電源遮断機能を具現する電源遮断スイッチSW1、SW2とを備えて構成されている。電源遮断スイッチ(pMOSトランジスタ)SW1は、電源線VDD1と回路ブロックBK1専用の電源線VDDM1との間に接続されており、回路ブロックBK1の使用時にオンし、回路ブロックBK1の不使用時にオフする。電源遮断スイッチ(pMOSトランジスタ)SW2は、電源線VDD2と回路ブロックBK2専用の電源線VDDM2との間に接続されており、回路ブロックBK2の使用時にオンし、回路ブロックBK2の不使用時にオフする。このような構成の半導体装置IC2では、電源遮断スイッチSW1、SW2がオフしている状態で電源ショート試験が実施される可能性があるため、電源ショート試験にて一部の電源ショートを検出できなくなる恐れがある。例えば、図27(b)に示すように、電源端子Pvdd2および接地端子Pvssに0Vを印加した状態で電源端子Pvdd1に微小電圧を印加して電流を測定し、測定結果と規定値とを比較することによって、電源線VDD1および電源線VDD2間の電源ショート(A)は検出できるが、電源線VDD1および電源線VDDM1間の電源ショート(C)、電源線VDDM1および接地線VSS間の電源ショート(D)や電源線VDDM1および電源線VDDM2間の電源ショート(E)は電源遮断スイッチSW1、SW2がオフしている場合には検出できない。また、電源端子Pvdd1および接地端子Pvssに0Vを印加した状態で電源端子Pvdd2に微小電圧を印加して電流を測定し、測定結果と規定値とを比較することによって、電源線VDD1および電源線VDD2間の電源ショート(A)や電源線VDD2および接地線VSS間の電源ショート(B)は検出できるが、電源線VDDM1および電源線VDDM2間の電源ショート(E)は電源遮断スイッチSW1、SW2がオフしている場合には検出できない。このように、電源遮断機能を有する半導体装置IC2については、電源ショート試験にて電源ショート(C)、(D)、(E)が検出されない可能性がある。例えば、電源ショート試験において、半導体装置IC2に電源ショート(D)が存在するにも拘わらず、半導体装置IC2は良品であると判定されてしまうと、電源ショート試験とは別の試験において、電源端子Pvdd1に定格電圧が印加された状態で電源遮断スイッチSW1がオンすることで、外部試験環境が破壊されてしまう恐れがある。
【0007】
このような問題を解決するための従来技術としては、回路ブロック専用の電源線(内部電源線)に接続される試験用パッドを設け、電源ショート試験において電源端子に加えて試験用パッドにも微小電圧を印加して電流を測定する手法が知られている。
【0008】
図28は、電源遮断機能を有する半導体装置の電源ショート試験を示している。図28(a)に示す半導体装置IC3は、図27(a)に示した半導体装置IC2において試験用パッドPD1、PD2を追加して構成されている。電源遮断機能を有する半導体装置IC3の電源ショート試験では、電源端子Pvdd1、Pvdd2、試験用パッドPD1、PD2および接地端子Pvssに対する印加電圧を図28(b)に示すように設定して電流を測定し、測定結果と規定値とを比較することによって半導体装置IC3を選別する。より詳細に説明すると、電源端子Pvdd2、試験用パッドPD1、PD2および接地端子Pvssに0Vを印加した状態で電源端子Pvdd1に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート(A)、(C)が検出されたことになり、半導体装置IC3を電源ショート不良品として選別する。また、電源端子Pvdd1、試験用パッドPD1、PD2および接地端子Pvssに0Vを印加した状態で電源端子Pvdd2に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート(A)、(B)が検出されたことになり、半導体装置IC3を電源ショート不良品として選別する。更に、電源端子Pvdd1、Pvdd2、試験用パッドPD2および接地端子Pvssに0Vを印加した状態で試験用パッドPD1に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート(C)、(D)、(E)が検出されたことになり、半導体装置IC3を電源ショート不良品として選別する。また、電源端子Pvdd1、Pvdd2、試験用パッドPD1および接地端子Pvssに0Vを印加した状態で試験用パッドPD2に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート(E)が検出されたことになり、半導体装置IC3を電源ショート不良品として選別する。以上のように、電源線VDDM1、VDDM2に接続される試験用パッドPD1、PD2を設けることにより、電源ショート試験において電源遮断スイッチSW1、SW2がオフしている場合でも電源ショート(A)〜(E)の全てを検出することが可能になる。
【0009】
なお、半導体装置内に試験用パッドを設け、試験用パッドに電圧を印加して電流を測定する(電流を印加して電圧を測定する)ことにより半導体装置内の不良箇所を特定する技術は、特許文献1、2などに開示されている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開平3−36748号公報
【特許文献2】特開平8−201474号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
電源遮断機能を有する半導体装置においては、回路ブロック毎に電源遮断機能を細かく制御しなければ消費電力の低減の効果が小さく、内部電源線(回路ブロック専用の電源線)の数が10を超える場合も少なくない。このため、従来技術では、半導体装置内に多数の試験用パッドを設ける必要がある。更に、試験用パッドのサイズは試験装置の仕様により規定されるため、半導体装置の製造技術が進歩して回路集積度が向上したとしても、試験用パッドのサイズは小さくならない。このため、半導体装置のチップサイズを小さくすることができず、半導体装置の製造コストが増大してしまう。
【0012】
本発明は、このような問題に鑑みてなされたものであり、電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施を可能にすることを目的とする。
【課題を解決するための手段】
【0013】
本発明の半導体装置は、回路ブロックと、第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、前記第1電源線と前記第2電源線との間に設けられる第2スイッチとを備え、前記第1スイッチは、テストモード時にオンし、前記第2スイッチは、テストモード時にオフし、前記第2スイッチのオン/オフに応じて、通常動作モード時に、前記回路ブロックの動作状態がオン/オフすることを特徴とする。
【発明の効果】
【0014】
本発明によれば、電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施が可能になる。
【図面の簡単な説明】
【0015】
【図1】本発明の第1実施形態を示す説明図である。
【図2】第1実施形態のレベル検知回路の動作例を示す説明図である。
【図3】第1実施形態の半導体装置の動作例(その1)を示す説明図である。
【図4】第1実施形態の半導体装置の動作例(その2)を示す説明図である。
【図5】本発明の第2実施形態を示す説明図である。
【図6】第2実施形態のレベル検知回路の構成例を示す説明図である。
【図7】第2実施形態の半導体装置(良品)の動作例を示す説明図である。
【図8】第2実施形態の半導体装置(不良品)の動作例を示す説明図である。
【図9】本発明の第3実施形態を示す説明図である。
【図10】第3実施形態のレベル検知回路の構成例を示す説明図である。
【図11】第3実施形態の半導体装置(良品)の動作例を示す説明図である。
【図12】第3実施形態の半導体装置(不良品)の動作例を示す説明図である。
【図13】本発明の第4実施形態を示す説明図である。
【図14】第4実施形態のレベル検知回路の構成例を示す説明図である。
【図15】第4実施形態の半導体装置(良品)の動作例を示す説明図である。
【図16】第4実施形態の半導体装置(不良品)の動作例を示す説明図である。
【図17】本発明の第5実施形態を示す説明図である。
【図18】第5実施形態のレベル検知回路の構成例を示す説明図である。
【図19】本発明の第6実施形態を示す説明図である。
【図20】第6実施形態の半導体装置(良品)の動作例を示す説明図である。
【図21】第6実施形態の半導体装置(不良品)の動作例を示す説明図である。
【図22】本発明の第7実施形態を示す説明図である。
【図23】第7実施形態の半導体装置の試験フローを示す説明図である。
【図24】本発明の第8実施形態を示す説明図である。
【図25】第8実施形態の半導体装置の試験フローを示す説明図である。
【図26】半導体装置の電源ショート試験を示す説明図である。
【図27】半導体装置への電源遮断機能の搭載に伴う問題点を示す説明図である。
【図28】電源遮断機能を有する半導体装置の電源ショート試験を示す説明図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施形態について図面を用いて説明する。
【0017】
図1は、本発明の第1実施形態を示している。第1実施形態の半導体装置ICは、プロセッサ機能、タイマ機能、通信機能や外部インタフェース機能などを具現する回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUにより制御される。電源制御ユニットPMUは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号/WGiを低レベル(接地線VSSの電圧)に設定し、制御信号/WGiを低レベルに設定してから所定時間の経過後に制御信号/PSGiを低レベルに設定する。また、電源制御ユニットPMUは、回路ブロックBLKの動作終了に合わせて制御信号/WGi、/PSGiを高レベル(電源線VDDの電圧)に設定する。電源線VDDは、抵抗素子やインダクタ素子などで構成される保護回路(図示せず)を介して電源端子Pvddに接続されている。接地線VSSは、抵抗素子やインダクタ素子などで構成される保護回路(図示せず)を介して接地端子Pvssに接続されている。なお、図1には、半導体装置ICにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0018】
半導体装置ICでは、回路ブロックBLKiに対応して、電源遮断スイッチWTRi、STRi、レベル検知回路LDTi、論理回路LOGAi、LOGBi、安定化容量素子CAPiおよび放電スイッチDTRiが設けられている。電源遮断スイッチWTRiは、電源線VDDと回路ブロックBLKi専用の電源線VDDMiとの間に接続されている。電源遮断スイッチWTRiは、pMOSトランジスタで構成されており、制御信号/WGiが低レベルに設定されている場合にオンし、制御信号/WGiが高レベルに設定されている場合にオフする。電源遮断スイッチWTRiは、オン電流が外部試験環境(試験装置など)を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチSTRiは、電源遮断スイッチWTRiと同様に、電源線VDDと電源線VDDMiとの間に接続されている。電源遮断スイッチSTRiは、pMOSトランジスタで構成されており、制御信号/SGiが低レベルに設定されている場合にオンし、制御信号/SGiが高レベルに設定されている場合にオフする。電源遮断スイッチSTRiは、オン電流が回路ブロックBLKiの消費電流を供給可能な大きさになる電流供給能力を有している。
【0019】
レベル検知回路LDTiは、電源線VDDMiの電圧と基準電圧との一致、又は電源線VDDMiの電圧と基準電圧との電圧差が所定電圧差になることを検知するために設けられ、閾値電圧Vth1、Vth2(Vth1>Vth2)を有するヒステリシス型インバータで構成されている。なお、ヒステリシス型インバータの閾値電圧Vth1がレベル検知回路LDTiの基準電圧に相当する。レベル検知回路LDTiは、電源線VDDMiの電圧が上昇して閾値電圧Vth1と一致するのに伴って検知結果信号/DTiを高レベルから低レベルに遷移させ、電源線VDDMiの電圧が下降して閾値電圧Vth2と一致するのに伴って検知結果信号/DTiを低レベルから高レベルに遷移させる。又は、レベル検知回路LDTiは、電源線VDDMiの電圧が上昇して閾値電圧Vth1との電圧差が所定電圧差になるのに伴って検知結果信号/DTiを高レベルから低レベルに遷移させ、電源線VDDMiの電圧が下降して閾値電圧Vth2との電圧差が所定電圧差になるのに伴って検知結果信号/DTiを低レベルから高レベルに遷移させる。なお、後述するその他の実施形態においても、レベル検知回路は、回路ブロック専用の電源線(接地線)の電圧と基準電圧との一致を検知する構成に限定されず、回路ブロック専用の電源線(接地線)の電圧と基準電圧との電圧差が所定電圧差になることを検知する構成であってもよい。論理回路LOGAiは、検知結果信号/DTiが低レベルに設定されている場合に制御信号/SGiを制御信号/PSGiと同一のレベルに設定し、検知結果信号/DTiが高レベルに設定されている場合に制御信号/SGiを高レベルに設定する。
【0020】
安定化容量素子CAPiは、電源線VDDMiと接地線VSSとの間に接続されている。論理回路LOGBiは、テスト制御回路(図示せず)などから供給されるテスト信号TESTが高レベルに設定されている場合に制御信号DCiを制御信号/WGiと同一のレベルに設定し、テスト信号TESTが低レベルに設定されている場合に制御信号DCiを低レベルに設定する。放電スイッチDTRiは、安定化容量素子CAPiに蓄積された電荷を放電するために設けられ、電源線VDDMiと接地線VSSとの間に接続されている。放電スイッチDTRiは、nMOSトランジスタで構成されており、制御信号DCiが高レベルに設定されている場合にオンし、制御信号DCiが低レベルに設定されている場合にオフする。
【0021】
図2は、第1実施形態のレベル検知回路LDTiの動作例を示している。ヒステリシス型インバータで構成されるレベル検知回路LDTiにおいては、図2(a)に示すように、電源線VDDMiの電圧が上昇して閾値電圧Vth1と一致すると、検知結果信号/DTiが高レベルから低レベルに遷移し、電源線VDDMiの電圧が下降して閾値電圧Vth2と一致すると、検知結果信号/DTiが低レベルから高レベルに遷移する。従って、図2(b)に示すように、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って電源線VDDMiの電圧が変動しても、電源線VDDMiの電圧が閾値電圧Vth2と一致することはないため、検知結果信号/DTiが低レベルから高レベルに遷移することはない。このように、ヒステリシス型インバータで構成されるレベル検知回路LDTiでは、基準電圧を高く設定できると共に、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズに対するマージンを大きくすることができる。
【0022】
図3は、第1実施形態の半導体装置ICの動作例(その1)を示している。図3(a)に示す動作例は、半導体装置ICに電源ショートが存在しない場合の動作例である。制御信号/WGiが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiがオフ状態からオン状態に遷移する。電源線VDDMiに接続されている安定化容量素子CAPiの充電が完了すると、電源線VDDMiの電圧はレベル検知回路LDTiの閾値電圧Vth1を超えて電源線VDDの電圧と同等の電圧まで上昇する。電源線VDDMiの電圧がレベル検知回路LDTiの閾値電圧Vth1と一致すると、検知結果信号/DTiが高レベルから低レベルに遷移する。制御信号/WGiが高レベルから低レベルに遷移してから所定時間が経過して制御信号/PSGiが高レベルから低レベルに遷移すると、検知結果信号/DTiが低レベルに設定されているため、制御信号/SGiが高レベルから低レベルに遷移する。これにより、電流供給能力が大きい電源遮断スイッチSTRiがオフ状態からオン状態に遷移する。このとき、電源遮断スイッチWTRiのオン電流は回路ブロックBLKiの正常なリーク電流を供給可能な程度の大きさに収束しているため、安全な状態で電源遮断スイッチSTRiがオン状態に遷移することになる。
【0023】
図3(b)に示す動作例は、半導体装置ICに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合の動作例である。制御信号/WGiが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始めるが、電源線VDDMiおよび接地線VSS間の電源ショートが存在するため、電源線VDDMiの電圧はレベル検知回路LDTiの閾値電圧Vth1まで上昇しない。このため、検知結果信号/DTiが高レベルから低レベルに遷移することはない。従って、制御信号/WGiが高レベルから低レベルに遷移してから所定時間が経過して制御信号/PSGiが高レベルから低レベルに遷移しても、制御信号/SGiが高レベルから低レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRiがオンすることはない。このため、試験装置などの外部試験環境を確実に保護できる。また、電源遮断スイッチWGTiのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。
【0024】
図4は、第1実施形態の半導体装置ICの動作例(その2)を示している。テスト信号TESTが高レベルに設定されている場合、制御信号/WGiが低レベルから高レベルに遷移すると、制御信号DCiも低レベルから高レベルに遷移する。これにより、放電スイッチDTRiがオフ状態からオン状態に遷移して安定化容量素子CAPiに蓄積された電荷が放電される。半導体装置ICに電源ショートが存在しない場合(半導体装置ICが良品である場合)には、電源線VDDMiの電圧は、電源線VDDの電圧と同等の電圧から接地線VSSの電圧と同等の電圧まで下降する。また、リーク電流Iは、電源遮断スイッチWTRi、STRiのオン時のリーク電流Ionから減少し、安定化容量素子CAPiに蓄積された電荷の全てが放電された時点で電源遮断スイッチWTRi、STRiのオフ時のリーク電流Ioff程度に収束する。一方、半導体装置ICに電源線VDDおよび電源線VDDMi間の電源ショートが存在する場合(半導体装置ICが不良品である場合)には、電源線VDDMiの電圧は、接地線VSSの電圧と同等の電圧まで下降しない。また、リーク電流Iは、電源遮断スイッチWTRi、STRiのオフ時のリーク電流Ioff程度まで減少しない。放電スイッチDTRiのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。なお、例えば、電源線VDDおよび電源線VDDM1間の電源ショートの有無を検査する際に、電源遮断スイッチWTR3、WTR4、STR3、STR4をオンさせておくことで、同様の手法により、電源線VDDM1および電源線VDDM3間の電源ショートや電源線VDDM1および電源線VDDM4間の電源ショートの有無も検査することができる。
【0025】
以上のような第1実施形態では、試験用パッドを設けることなく、電源ショート不良品による外部試験環境の破壊を回避しながら電源ショート不良品を安全に選別することができる。また、第1実施形態では、3個の回路ブロックに対して電源遮断機能が設けられた半導体装置に対して本発明を適用しているが、10個の回路ブロックに対して電源遮断機能が設けられた半導体装置に本発明を適用した場合には、10個の試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストを大幅に低減できる。
【0026】
なお、第1実施形態では、回路ブロックBLKiの電源線VDD側にpMOSトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではない。回路ブロックBLKiの電源線VDD側にnMOSトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックBLKiの接地線VSS側にpMOSトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックBLKiの接地線VSS側にnMOSトランジスタで構成される電源遮断スイッチが設けられてもよい。また、第1実施形態では、nMOSトランジスタで構成される放電スイッチが設けられているが、本発明はかかる実施形態に限定されるものではなく、pMOSトランジスタで構成される放電スイッチが設けられてもよい。
【0027】
図5は、本発明の第2実施形態を示している。なお、第2実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第2実施形態の半導体装置ICaは、第1実施形態の半導体装置ICと同様に、回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICaでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUaにより制御される。電源制御ユニットPMUaは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号/WGiを低レベルに設定し、回路ブロックBLKiの動作終了に合わせて制御信号/WGiを高レベルに設定する。なお、図5には、半導体装置ICaにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0028】
半導体装置ICaでは、回路ブロックBLKiに対応して、安定化容量素子CAPi、電源遮断スイッチWTRi、STRiおよびレベル検知回路LDTiaが設けられている。レベル検知回路LDTiaは、制御信号/WGiが低レベルに設定されている場合、電源線VDDMiの電圧が基準電圧より高ければ制御信号/SGiを低レベルに設定し、電源線VDDMiの電圧が基準電圧より低ければ制御信号/SGiを高レベルに設定する。レベル検知回路LDTiaは、制御信号/WGiが高レベルに設定されている場合、電源線VDDMiの電圧と基準電圧との大小関係に拘わらず、制御信号/SGiを高レベルに設定する。なお、レベル検知回路LDTiaは、電源線VDDMiの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第1所定電圧(例えば、電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に変更し、制御信号/WGiが低レベルから高レベルに遷移するのに伴って基準電圧を第2所定電圧から第1所定電圧に変更する。
【0029】
図6は、第2実施形態のレベル検知回路LDTiaの構成例を示している。レベル検知回路LDTiaは、pMOSトランジスタTP11〜TP14およびnMOSトランジスタTN11〜TN14で構成されるシュミットトリガ部SCHTRG1と、インバータINV11、pMOSトランジスタTP15およびnMOSトランジスタTN15で構成されるリセット部RST1とを備えて構成されている。pMOSトランジスタTP12、TP11およびnMOSトランジスタTN11、TN12、TN15は、電源線VDDと接地線VSSとの間に直列接続されている。pMOSトランジスタTP12、TP11およびnMOSトランジスタTN11、TN12のゲートは、電源線VDDMiに接続されている。nMOSトランジスタTN15のゲートは、インバータINV11の出力信号線に接続されている。インバータINV11は、制御信号/WGiを反転させて出力する。pMOSトランジスタTP13およびnMOSトランジスタTN13は、pMOSトランジスタTP11、TP12の接続ノードと接地線VSSとの間に直列接続されている。pMOSトランジスタTP13のゲートは、制御信号/SGiの信号線に接続されている。nMOSトランジスタTN13のゲートは、電源線VDDに接続されている。pMOSトランジスタTP14およびnMOSトランジスタTN14は、電源線VDDとnMOSトランジスタTN11、TN12の接続ノードとの間に直列接続されている。pMOSトランジスタTP14のゲートは、接地線VSSに接続されている。nMOSトランジスタTN14のゲートは、制御信号/SGiの信号線に接続されている。pMOSトランジスタTP15は、電源線VDDと制御信号/SGiの信号線との間に接続されている。pMOSトランジスタTP15のゲートは、インバータINV11の出力信号線に接続されている。以上のような構成により、レベル検知回路LDTiaは、基準電圧変更型のレベル検知回路として機能する。
【0030】
図7は、第2実施形態の半導体装置ICa(良品)の動作例を示している。図7に示す動作例は、半導体装置ICaに電源ショートが存在しない場合の動作例である。時刻t1において、制御信号/WGiが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。時刻t2において、電源線VDDMiの電圧が上昇してレベル検知回路LDTiaの基準電圧VREF(第1所定電圧)と一致すると、制御信号/SGiが高レベルから低レベルに遷移し、電流供給能力が大きい電源遮断スイッチSTRiがオフ状態からオン状態に遷移する。このとき、レベル検知回路LDTiaの基準電圧VREFは、第1所定電圧(電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(電源線VDDの電圧の50%に相当する電圧)に変更される。このため、時刻t3から時刻t4までの回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って電源線VDDMiにノイズが発生しても、電源線VDDMiの電圧がレベル検知回路LDTiaの基準電圧VREFより低くなることはない。従って、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズにより制御信号/SGiが低レベルから高レベルに遷移して電源遮断スイッチSTRiがオン状態からオフ状態に遷移することが防止される。また、時刻t1において電流供給能力が小さい電源遮断スイッチWTRiがオンすることで、その後、電源線VDDMiの電圧が徐々に上昇し、時刻t2において電源線VDDMiの電圧がレベル検知回路LDTiaの基準電圧VREF(第1所定電圧)と一致するのに伴って電流供給能力が大きい電源遮断スイッチSTRiがオンするため、突入電流に起因するノイズが抑制される。時刻t5において、制御信号/WGiが低レベルから高レベルに遷移すると、電源遮断スイッチWTRiがオン状態からオフ状態に遷移する。また、制御信号/WGiが低レベルから高レベルに遷移すると、制御信号/SGiも低レベルから高レベルに遷移するため、電源遮断スイッチSTRiもオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は自然放電により徐々に下降する。また、制御信号/WGiが低レベルから高レベルに遷移すると、レベル検知回路LDTiaの基準電圧VREFが第2所定電圧から第1所定電圧に変更される。これにより、電源遮断スイッチWTRi、STRiの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。
【0031】
図8は、第2実施形態の半導体装置ICa(不良品)の動作例を示している。図8に示す動作例は、半導体装置ICaに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合の動作例である。時刻t1において、制御信号/WGiが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。半導体装置ICaに電源線VDDMiおよび接地線VSS間の電源ショートが存在するため、電源線VDDMiの電圧は、レベル検知回路LDTiaの基準電圧VREF(第1所定電圧)まで上昇することなく、電源遮断スイッチWTRiの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号/SGiが高レベルから低レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRiがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチWTRiのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻t2において、制御信号/WGiが低レベルから高レベルに遷移すると、電源遮断スイッチWTRiがオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は電源線VDDMiおよび接地線VSS間の電源ショートにより急峻に下降する。
【0032】
以上のような第2実施形態でも、第1実施形態と同様の効果が得られる。また、電流供給能力が小さい電源遮断スイッチWTRiがオンした後に、電源線VDDMiの電圧がレベル検知回路LDTiaの基準電圧VREF(第1所定電圧)と一致するのに伴って電流供給能力が大きい電源遮断スイッチSTRiがオンするため、突入電流に起因するノイズを抑制でき、その結果、半導体装置ICaの誤動作を防止できる。更に、レベル検知回路LDTiaは電源線VDDMiと基準電圧VREFとの一致に伴って基準電圧VREFを第1所定電圧から第2所定電圧に変更するため、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズにより制御信号/SGiが低レベルから高レベルに遷移して電源遮断スイッチSTRiがオン状態からオフ状態に遷移することを回避できる。また、レベル検知回路LDTiaは制御信号/WGiの低レベルから高レベルへの遷移に伴って基準電圧VREFを第2所定電圧から第1所定電圧に変更するため、電源遮断スイッチWTRi、STRiの次回のオン時にも、突入電流に起因するノイズを確実に抑制できる。
【0033】
図9は、本発明の第3実施形態を示している。なお、第3実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第3実施形態の半導体装置ICbは、第1実施形態の半導体装置ICと同様に、回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICbでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUbにより制御される。電源制御ユニットPMUbは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号WGiを高レベルに設定し、回路ブロックBLKiの動作終了に合わせて制御信号WGiを低レベルに設定する。なお、図9には、半導体装置ICbにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0034】
半導体装置ICbでは、回路ブロックBLKiに対応して、安定化容量素子CAPia、電源遮断スイッチWTRia、STRiaおよびレベル検知回路LDTibが設けられている。安定化容量素子CAPiaは、電源線VDDと回路ブロックBLKi専用の接地線VSSMiとの間に接続されている。電源遮断スイッチWTRiaは、接地線VSSMiと接地線VSSとの間に接続されている。電源遮断スイッチWTRiaは、nMOSトランジスタで構成されており、制御信号WGiが高レベルに設定されている場合にオンし、制御信号WGiが低レベルに設定されている場合にオフする。電源遮断スイッチWTRiaは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチSTRiaは、電源遮断スイッチWTRiaと同様に、接地線VSSMiと接地線VSSとの間に接続されている。電源遮断スイッチSTRiaは、nMOSトランジスタで構成されており、制御信号SGiが高レベルに設定されている場合にオンし、制御信号SGiが低レベルに設定されている場合にオフする。電源遮断スイッチSTRiaは、オン電流が回路ブロックBLKiの消費電流を供給可能な大きさになる電流供給能力を有している。
【0035】
レベル検知回路LDTibは、制御信号WGiが高レベルに設定されている場合、接地線VSSMiの電圧が基準電圧より低ければ制御信号SGiを高レベルに設定し、接地線VSSMiの電圧が基準電圧より高ければ制御信号SGiを低レベルに設定する。レベル検知回路LDTibは、制御信号WGiが低レベルに設定されている場合、接地線VSSMiの電圧と基準電圧との大小関係に拘わらず、制御信号SGiを低レベルに設定する。なお、レベル検知回路LDTibは、接地線VSSMiの電圧が下降して基準電圧と一致するのに伴って基準電圧を第1所定電圧(例えば、電源線VDDの電圧の10%に相当する電圧)から第2所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に変更し、制御信号WGiが高レベルから低レベルに遷移するのに伴って基準電圧を第2所定電圧から第1所定電圧に変更する。
【0036】
図10は、第3実施形態のレベル検知回路LDTibの構成例を示している。レベル検知回路LDTibは、pMOSトランジスタTP21〜TP24およびnMOSトランジスタTN21〜TN24で構成されるシュミットトリガ部SCHTRG2と、インバータINV21、pMOSトランジスタTP25およびnMOSトランジスタTN25で構成されるリセット部RST2とを備えて構成されている。pMOSトランジスタTP25、TP22、TP21およびnMOSトランジスタTN21、TN22は、電源線VDDと接地線VSSとの間に直列接続されている。pMOSトランジスタTP22、TP21およびnMOSトランジスタTN21、TN22のゲートは、接地線VSSMiに接続されている。pMOSトランジスタTP25のゲートは、インバータINV21の出力信号線に接続されている。インバータINV21は、制御信号WGiを反転させて出力する。pMOSトランジスタTP23およびnMOSトランジスタTN23は、pMOSトランジスタTP21、TP22の接続ノードと接地線VSSとの間に直列接続されている。pMOSトランジスタTP23のゲートは、制御信号SGiの信号線に接続されている。nMOSトランジスタTN23のゲートは、電源線VDDに接続されている。pMOSトランジスタTP24およびnMOSトランジスタTN24は、電源線VDDとnMOSトランジスタTN21、TN22の接続ノードとの間に直列接続されている。pMOSトランジスタTP24のゲートは、接地線VSSに接続されている。nMOSトランジスタTN24のゲートは、制御信号SGiの信号線に接続されている。nMOSトランジスタTN25は、制御信号SGiの信号線と接地線VSSとの間に接続されている。nMOSトランジスタTN25のゲートは、インバータINV21の出力信号線に接続されている。以上のような構成により、レベル検知回路LDTibは、基準電圧変更型のレベル検知回路として機能する。
【0037】
図11は、第3実施形態の半導体装置ICb(良品)の動作例を示している。図11に示す動作例は、半導体装置ICbに電源ショートが存在しない場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiaがオフ状態からオン状態に遷移して接地線VSSMiの電圧が下降し始める。時刻t2において、接地線VSSMiの電圧が下降してレベル検知回路LDTibの基準電圧VREF(第1所定電圧)と一致すると、制御信号SGiが低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチSTRiaがオフ状態からオン状態に遷移する。このとき、レベル検知回路LDTibの基準電圧VREFは、第1所定電圧(電源線VDDの電圧の10%に相当する電圧)から第2所定電圧(電源線VDDの電圧の50%に相当する電圧)に変更される。このため、時刻t3から時刻t4までの回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って接地線VSSMiにノイズが発生しても、接地線VSSMiの電圧がレベル検知回路LDTibの基準電圧VREFより高くなることはない。従って、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴う接地線VSSMiのノイズにより制御信号SGiが高レベルから低レベルに遷移して電源遮断スイッチSTRiaがオン状態からオフ状態に遷移することが防止される。また、時刻t1において電流供給能力が小さい電源遮断スイッチWTRiaがオンすることで、その後、接地線VSSMiの電圧が徐々に下降し、時刻t2において接地線VSSMiの電圧がレベル検知回路LDTibの基準電圧VREF(第1所定電圧)と一致するのに伴って電流供給能力が大きい電源遮断スイッチSTRiaがオンするため、突入電流に起因するノイズが抑制される。時刻t5において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRiaがオン状態からオフ状態に遷移する。また、制御信号WGiが高レベルから低レベルに遷移すると、制御信号SGiも高レベルから低レベルに遷移するため、電源遮断スイッチSTRiaもオン状態からオフ状態に遷移し、その後、接地線VSSMiの電圧は自然充電により徐々に上昇する。また、制御信号WGiが高レベルから低レベルに遷移すると、レベル検知回路LDTibの基準電圧VREFが第2所定電圧から第1所定電圧に変更される。これにより、電源遮断スイッチWTRia、STRiaの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。
【0038】
図12は、第3実施形態の半導体装置ICb(不良品)の動作例を示している。図12に示す動作例は、半導体装置ICbに電源線VDDおよび接地線VSSMi間の電源ショートが存在する場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRiaがオフ状態からオン状態に遷移して接地線VSSMiの電圧が下降し始める。半導体装置ICbに電源線VDDおよび接地線VSSMi間の電源ショートが存在するため、接地線VSSMiの電圧は、レベル検知回路LDTibの基準電圧VREF(第1所定電圧)まで下降することなく、電源遮断スイッチWTRiaの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号SGiが低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRiaがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチWTRiaのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻t2において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRiaがオン状態からオフ状態に遷移し、その後、接地線VSSMiの電圧は電源線VDDおよび接地線VSSMi間の電源ショートにより急峻に上昇する。
【0039】
以上のように、回路ブロックBLKiの接地線VSS側にnMOSトランジスタで構成される電源遮断スイッチが設けられた第3実施形態でも、第2実施形態と同様の効果が得られる。なお、第3実施形態では、回路ブロックBLKiの接地線VSS側にnMOSトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではなく、回路ブロックBLKiの接地線VSS側にpMOSトランジスタで構成される電源遮断スイッチが設けられてもよい。
【0040】
図13は、本発明の第4実施形態を示している。なお、第4実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第4実施形態の半導体装置ICcは、第1実施形態の半導体装置ICと同様に、回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICcでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUcにより制御される。電源制御ユニットPMUcは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号PWGiを高レベルに設定し、回路ブロックBLKiの動作終了に合わせて制御信号PWGiを低レベルに設定する。なお、図13には、半導体装置ICcにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0041】
半導体装置ICcでは、回路ブロックBLKiに対応して、安定化容量素子CAPi、電源遮断スイッチWTRib、STRib、レベル検知回路LDTicおよびレベルシフタWLSi、SLSiが設けられている。電源遮断スイッチWTRibは、電源線VDDと回路ブロックBLKi専用の電源線VDDMiとの間に接続されている。電源遮断スイッチWTRibは、高閾値を有するnMOSトランジスタで構成されており、制御信号WGiが高レベルに設定されている場合にオンし、制御信号WGiが低レベルに設定されている場合にオフする。電源遮断スイッチWTRibは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチSTRibは、電源遮断スイッチWTRibと同様に、電源線VDDと電源線VDDMiとの間に接続されている。電源遮断スイッチSTRibは、高閾値を有するnMOSトランジスタで構成され、制御信号SGiが高レベルに設定されている場合にオンし、制御信号SGiが低レベルに設定されている場合にオフする。電源遮断スイッチSTRibは、オン電流が回路ブロックBLKiの消費電流を供給可能な大きさになる電流供給能力を有している。
【0042】
レベル検知回路LDTicは、制御信号PWGiが高レベルに設定されている場合、電源線VDDMiの電圧が基準電圧より高ければ制御信号/PSGiを低レベルに設定し、電源線VDDMiの電圧が基準電圧より低ければ制御信号/PSGiを高レベルに設定する。レベル検知回路LDTicは、制御信号PWGiが低レベルに設定されている場合、電源線VDDMiの電圧と基準電圧との大小関係に拘わらず、制御信号/PSGiを高レベルに設定する。なお、レベル検知回路LDTicは、電源線VDDMiの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第1所定電圧(例えば、電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に変更し、制御信号PWGiが高レベルから低レベルに遷移するのに伴って基準電圧を第2所定電圧から第1所定電圧に変更する。
【0043】
レベルシフタWLSiは、制御信号PWGiに対して高レベル側のレベルシフトを実施して制御信号WGiを生成する。制御信号WGiの高レベルに対応する電圧は電源線VDDの電圧より高い電圧であり、制御信号WGiの低レベルに対応する電圧は接地線VSSの電圧である。レベルシフタSLSiは、制御信号/PSGiの反転信号に対して高レベル側のレベルシフトを実施して制御信号SGiを生成する。制御信号SGiの高レベルに対応する電圧は電源線VDDの電圧より高い電圧であり、制御信号SGiの低レベルに対応する電圧は接地線VSSの電圧である。
【0044】
図14は、第4実施形態のレベル検知回路LDTicの構成例を示している。レベル検知回路LDTicは、pMOSトランジスタTP31〜TP34およびnMOSトランジスタTN31〜TN34で構成されるシュミットトリガ部SCHTRG3と、pMOSトランジスタTP35およびnMOSトランジスタTN35で構成されるリセット部RST3とを備えて構成されている。pMOSトランジスタTP32、TP31およびnMOSトランジスタTN31、TN32、TN35は、電源線VDDと接地線VSSとの間に直列接続されている。pMOSトランジスタTP32、TP31およびnMOSトランジスタTN31、TN32のゲートは、電源線VDDMiに接続されている。nMOSトランジスタTN35のゲートは、制御信号PWGiの信号線に接続されている。pMOSトランジスタTP33およびnMOSトランジスタTN33は、pMOSトランジスタTP31、TP32の接続ノードと接地線VSSとの間に直列接続されている。pMOSトランジスタTP33のゲートは、制御信号/PSGiの信号線に接続されている。nMOSトランジスタTN33のゲートは、電源線VDDに接続されている。pMOSトランジスタTP34およびnMOSトランジスタTN34は、電源線VDDとnMOSトランジスタTN31、TN32の接続ノードとの間に直列接続されている。pMOSトランジスタTP34のゲートは、接地線VSSに接続されている。nMOSトランジスタTN34のゲートは、制御信号/PSGiの信号線に接続されている。pMOSトランジスタTP35は、電源線VDDと制御信号/PSGiの信号線との間に接続されている。pMOSトランジスタTP35のゲートは、制御信号PWGiの信号線に接続されている。以上のような構成により、レベル検知回路LDTicは、基準電圧変更型のレベル検知回路として機能する。
【0045】
図15は、第4実施形態の半導体装置ICc(良品)の動作例を示している。図15に示す動作例は、半導体装置ICcに電源ショートが存在しない場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRibがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。時刻t2において、電源線VDDMiの電圧が上昇してレベル検知回路LDTicの基準電圧VREF(第1所定電圧)と一致すると、制御信号SGiが低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチSTRibがオフ状態からオン状態に遷移する。このとき、レベル検知回路LDTicの基準電圧VREFは、第1所定電圧(電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(電源線VDDの電圧の50%に相当する電圧)に変更される。このため、時刻t3から時刻t4までの回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って電源線VDDMiにノイズが発生しても、電源線VDDMiの電圧がレベル検知回路LDTicの基準電圧VREFより低くなることはない。従って、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズにより制御信号SGiが高レベルから低レベルに遷移して電源遮断スイッチSTRibがオン状態からオフ状態に遷移することが防止される。また、時刻t1において電流供給能力が小さい電源遮断スイッチWTRibがオンすることで、その後、電源線VDDMiの電圧が徐々に上昇し、時刻t2において電源線VDDMiの電圧がレベル検知回路LDTicの基準電圧VREF(第1所定電圧)と一致するのに伴って電流供給能力が大きい電源遮断スイッチSTRibがオンするため、突入電流に起因するノイズが抑制される。時刻t5において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRibがオン状態からオフ状態に遷移する。また、制御信号WGiが高レベルから低レベルに遷移すると、制御信号SGiも高レベルから低レベルに遷移するため、電源遮断スイッチSTRibもオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は自然放電により徐々に下降する。また、制御信号WGiが高レベルから低レベルに遷移すると、レベル検知回路LDTicの基準電圧VREFが第2所定電圧から第1所定電圧に変更される。これにより、電源遮断スイッチWTRib、STRibの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。
【0046】
図16は、第4実施形態の半導体装置ICc(不良品)の動作例を示している。図16に示す動作例は、半導体装置ICcに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRibがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。半導体装置ICcに電源線VDDMiおよび接地線VSS間の電源ショートが存在するため、電源線VDDMiの電圧は、レベル検知回路LDTicの基準電圧VREF(第1所定電圧)まで上昇することなく、電源遮断スイッチWTRibの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号SGiが低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRibがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチWTRibのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻t2において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRiがオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は電源線VDDMiおよび接地線VSS間の電源ショートにより急峻に下降する。
【0047】
以上のように、回路ブロックBLKiの電源線VDD側にnMOSトランジスタで構成される電源遮断スイッチが設けられた第4実施形態でも、第2実施形態と同様の効果が得られる。
【0048】
図17は、本発明の第5実施形態を示している。なお、第5実施形態を説明するにあたって、第1および第4実施形態で説明した要素と同一の要素については、第1および第4実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第5実施形態の半導体装置ICdは、第4実施形態の半導体装置ICcにおいてレベル検知回路LDTic(i=1、3、4)をレベル検知回路LDTidに置き換えて構成されている。なお、図17には、半導体装置ICdにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。レベル検知回路LDTidは、電源線VDDMiの電圧が上昇して基準電圧(例えば、電源線VDDの電圧の90%に相当する電圧)と一致するのに伴って制御信号/PSGiを高レベルから低レベルに遷移させ、制御信号PWGが高レベルから低レベルに遷移するのに伴って制御信号/PSGiを低レベルから高レベルに遷移させる。
【0049】
図18は、第5実施形態のレベル検知回路LDTidの構成例を示している。レベル検知回路LDTidは、インバータINV41、INV42、pMOSトランジスタTP41、電圧比較器VC41、nMOSトランジスタTN41および論理回路LOG41、G42を備えて構成されている。インバータINV41は、制御信号PWGiを反転させて出力する。電圧比較器VC41の非反転入力端子は電源線VDDMiに接続され、電圧比較器VC41の反転入力端子は基準電圧VREF(電源線VDDの電圧の90%に相当する電圧)の供給線に接続されている。また、電圧比較器VC41の電源端子はpMOSトランジスタTP41を介して電源線VDDに接続され、電圧比較器VC41の接地端子は接地線VSSに接続されている。pMOSトランジスタTP41のゲートは、インバータINV41の出力信号線に接続されている。従って、電圧比較器VC41は、pMOSトランジスタTP41がオンしている場合(制御信号PWGiが高レベルに設定されている場合)、電源線VDDMiの電圧が基準電圧VREFより高ければ出力信号を高レベルに設定し、電源線VDDMiの電圧が基準電圧VREFより低ければ出力信号を低レベルに設定する。また、電圧比較器VC41は、pMOSトランジスタTP41がオフしている場合(制御信号PWGiが低レベルに設定されている場合)、出力信号線の駆動を停止する。nMOSトランジスタTN41は、電圧比較器VC41の出力信号線と接地線VSSとの間に接続されている。nMOSトランジスタTN41は、インバータINV41の出力信号線に接続されている。従って、電圧比較器VC1の出力信号線は、制御信号PWGiが高レベルに設定されている場合には、電圧比較器VC41により電源線VDDMiの電圧と基準電圧VREFとの大小関係に応じて高レベル/低レベルに駆動され、制御信号PWGiが低レベルに設定されている場合には、nMOSトランジスタTN41により低レベルに駆動される。論理回路LOG41は、インバータINV41の出力信号および論理回路LOG42の出力信号の少なくとも一方が高レベルに設定されている場合に出力信号を低レベルに設定し、インバータINV41の出力信号および論理回路LOG42の出力信号の双方が低レベルに設定されている場合に出力信号を高レベルに設定する。論理回路LOG42は、論理回路LOG41の出力信号および電圧比較器VC41の出力信号の少なくとも一方が高レベルに設定されている場合に出力信号を低レベルに設定し、論理回路LOG41の出力信号および電圧比較器VC41の出力信号の双方が低レベルに設定されている場合に出力信号を高レベルに設定する。即ち、論理回路LOG41、LOG42は、電圧比較器VC41の出力信号の低レベルから高レベルへの遷移(電源線VDDMiの電圧と基準電圧VREFとの一致)に伴ってリセット状態からセット状態に遷移し、インバータINV41の出力信号の低レベルから高レベルへの遷移(制御信号PWGiの高レベルから低レベルへの遷移)に伴ってセット状態からリセット状態に遷移するセット/リセット回路として機能する。インバータINV42は、論理回路LOG41の出力信号を反転させて制御信号/PSGiとして出力する。このような構成のレベル検知回路LDTidにおいても、第4実施形態のレベル検知回路LDTicと同様の機能が実現される。従って、第5実施形態でも、第4実施形態と同様の効果が得られる。
【0050】
図19は、本発明の第6実施形態を示している。なお、第6実施形態を説明するにあたって、第1および第4実施形態で説明した要素と同一の要素については、第1および第4実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第6実施形態の半導体装置ICeは、第4実施形態の半導体装置ICcにおいて電源遮断スイッチSTRib(i=1、3、4)、レベルシフタSLSiおよびレベル検知回路LDTicを電源遮断スイッチSTRib’、STRib”、レベルシフタSLSi’、SLSi”およびレベル検知回路LDTic’、LDTic”に置き換えて構成されている。なお、図19には、半導体装置ICeにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0051】
電源遮断スイッチSTRib’は、電源遮断スイッチWTRibと同様に、電源線VDDと回路ブロックBLKi専用の電源線VDDMiとの間に接続されている。電源遮断スイッチSTRib’は、高閾値を有するnMOSトランジスタで構成され、制御信号SGi’が高レベルに設定されている場合にオンし、制御信号SGi’が低レベルに設定されている場合にオフする。電源遮断スイッチSTRib”は、電源遮断スイッチSTRib’と同様に、電源線VDDと電源線VDDMiとの間に接続されている。電源遮断スイッチSTRib”は、高閾値を有するnMOSトランジスタで構成され、制御信号SGi”が高レベルに設定されている場合にオンし、制御信号SGi”が低レベルに設定されている場合にオフする。なお、電源遮断スイッチSTRib’の電流供給能力と電源遮断スイッチSTRib”の電流供給能力との和は、第4実施形態の電源遮断スイッチSTRibの電流供給能力に相当する。また、電源遮断スイッチSTRib’の電流供給能力は、電源遮断スイッチSTRib”の電流供給能力より小さく設定されている。
【0052】
レベル検知回路LDTic’は、制御信号PWGiが高レベルに設定されている場合、電源線VDDMiの電圧が基準電圧より高ければ制御信号/PSGi’を低レベルに設定し、電源線VDDMiの電圧が基準電圧より低ければ制御信号/PSGi’を高レベルに設定する。レベル検知回路LDTic’は、制御信号PWGiが低レベルに設定されている場合、電源線VDDMiの電圧と基準電圧との大小関係に拘わらず、制御信号/PSGi’を高レベルに設定する。なお、レベル検知回路LDTic’の基準電圧は、所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に固定されている。
【0053】
レベル検知回路LDTic”は、制御信号PWGiが高レベルに設定されている場合、電源線VDDMiの電圧が基準電圧より高ければ制御信号/PSGi”を低レベルに設定し、電源線VDDMiの電圧が基準電圧より低ければ制御信号/PSGi”を高レベルに設定する。レベル検知回路LDTic”は、制御信号PWGiが低レベルに設定されている場合、電源線VDDMiの電圧と基準電圧との大小関係に拘わらず、制御信号/PSGi”を高レベルに設定する。なお、レベル検知回路LDTic”は、電源線VDDMiの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第1所定電圧(例えば、電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(例えば、電源線VDDの電圧の50%に相当する電圧)に変更し、制御信号PWGiが高レベルから低レベルに遷移するのに伴って基準電圧を第2所定電圧から第1所定電圧に変更する。
【0054】
レベルシフタSLSi’は、制御信号/PSGi’の反転信号に対して高レベル側のレベルシフトを実施して制御信号SGi’を生成する。制御信号SGi’の高レベルに対応する電圧は電源線VDDの電圧より高い電圧であり、制御信号SGi’の低レベルに対応する電圧は接地線VSSの電圧である。レベルシフタSLSi”は、制御信号/PSGi”の反転信号に対して高レベル側のレベルシフトを実施して制御信号SGi”を生成する。制御信号SGi”の高レベルに対応する電圧は電源線VDDの電圧より高い電圧であり、制御信号SGi”の低レベルに対応する電圧は接地線VSSの電圧である。
【0055】
図20は、第6実施形態の半導体装置ICe(良品)の動作例を示している。図20に示す動作例は、半導体装置ICeに電源ショートが存在しない場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRibがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。時刻t2において、電源線VDDMiの電圧が上昇してレベル検知回路LDTic’の基準電圧VREF’(電源線VDDの電圧の50%に相当する電圧)と一致すると、制御信号SGi’が低レベルから高レベルに遷移し、電流供給能力が小さい電源遮断スイッチSTRib’がオフ状態からオン状態に遷移する。時刻t3において、電源線VDDMiの電圧が上昇してレベル検知回路LDTic”の基準電圧VREF”(第1所定電圧)と一致すると、制御信号SGi”が低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチSTRib”がオフ状態からオン状態に遷移する。このとき、レベル検知回路LDTic”の基準電圧VREF”は、第1所定電圧(電源線VDDの電圧の90%に相当する電圧)から第2所定電圧(電源線VDDの電圧の50%に相当する電圧)に変更される。このため、時刻t4から時刻t5までの回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴って電源線VDDMiにノイズが発生しても、電源線VDDMiの電圧がレベル検知回路LDTic”の基準電圧VREF”より低くなることはない。従って、回路ブロックBLKiの動作期間Tactにおいて、回路ブロックBLKiの動作に伴う電源線VDDMiのノイズにより制御信号SGi”が高レベルから低レベルに遷移して電源遮断スイッチSTRib”がオン状態からオフ状態に遷移することが防止される。また、時刻t1において電流供給能力が小さい電源遮断スイッチWTRibがオンすることで、その後、電源線VDDMiの電圧が徐々に上昇し、時刻t2においてレベル検知回路LDTic’が電圧一致を検知するのに伴って電流供給能力が小さい電源遮断スイッチSTRib’がオンし、時刻t3においてレベル検知回路LDTic”が電圧一致を検知するのに伴って電流供給能力が大きい電源遮断スイッチSTRib”がオンするため、突入電流に起因するノイズが抑制される。時刻t6において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRibがオン状態からオフ状態に遷移する。また、制御信号WGiが高レベルから低レベルに遷移すると、制御信号SGi’、SGi”も高レベルから低レベルに遷移するため、電源遮断スイッチSTRib’、STRib”もオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は自然放電により徐々に下降する。また、制御信号WGiが高レベルから低レベルに遷移すると、レベル検知回路LDTic”の基準電圧VREF”が第2所定電圧から第1所定電圧に変更される。これにより、電源遮断スイッチWTRib、STRib’、STRib”の次回のオン時にも、突入電流に起因するノイズが確実に抑制される。
【0056】
図21は、第6実施形態の半導体装置ICe(不良品)の動作例を示している。図21に示す動作例は、半導体装置ICeに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合の動作例である。時刻t1において、制御信号WGiが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチWTRibがオフ状態からオン状態に遷移して電源線VDDMiの電圧が上昇し始める。時刻t2において、電源線VDDMiの電圧が上昇してレベル検知回路LDTic’の基準電圧VREF’と一致すると、制御信号SGi’が低レベルから高レベルに遷移し、電流供給能力が小さい電源遮断スイッチSTRib’がオフ状態からオン状態に遷移する。半導体装置ICeに電源線VDDMiおよび接地線VSS間の電源ショートが存在するため、電源線VDDMiの電圧は、レベル検知回路LDTic”の基準電圧VREF”(第1所定電圧)まで上昇することなく、電源遮断スイッチWTRib、STRib’の駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号SGi”が低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチSTRib”がオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチWTRib、STRib’のオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻t3において、制御信号WGiが高レベルから低レベルに遷移すると、電源遮断スイッチWTRiがオン状態からオフ状態に遷移する。また、制御信号WGiが高レベルから低レベルに遷移すると、制御信号SGi’も高レベルから低レベルに遷移するため、電源遮断スイッチSTRib’もオン状態からオフ状態に遷移し、その後、電源線VDDMiの電圧は電源線VDDMiおよび接地線VSS間の電源ショートにより急峻に下降する。
【0057】
以上のような第6実施形態でも、第4実施形態と同様の効果が得られる。更に、第4実施形態の電源遮断スイッチSTRibおよびレベル検知回路LDTicに代えて電源遮断スイッチSTRib’、STRib”およびレベル検知回路LDTic’、LDTic”が設けられることで、回路ブロックBLKi(安定化容量素子CAPi)が大規模であり、突入電流に起因するノイズの更なる抑制が必要である場合に対応できる。
【0058】
図22は、本発明の第7実施形態を示している。なお、第7実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、第1実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第7実施形態の半導体装置ICfは、第1実施形態の半導体装置ICと同様に、回路ブロックBLK1〜BLK5を備えて構成されている。半導体装置ICfでは、回路ブロックBLK1、BLK3、BLK4に関して電源遮断機能が設けられており、回路ブロックBLK1、BLK3、BLK4の電源遮断機能は電源制御ユニットPMUdにより制御される。電源制御ユニットPMUdは、回路ブロックBLKi(i=1、3、4)の動作開始に合わせて制御信号PSGiを高レベルに設定し、回路ブロックBLKiの動作終了に合わせて制御信号PSGiを低レベルに設定する。なお、図22には、半導体装置ICfにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0059】
半導体装置ICfでは、回路ブロックBLKiに対応して、安定化容量素子CAPi、電源遮断スイッチWTRic、STRiおよび論理回路LOGCiが設けられている。電源遮断スイッチWTRicは、テスト端子Ptestから供給されるテスト信号/TESTに応じてオン/オフする点を除いて、第1実施形態の電源遮断スイッチWTRiと同一である。なお、テスト信号/TESTは、半導体装置ICfの通常動作モード時に高レベルに設定され、半導体装置ICfのテストモード時に低レベルに設定される。論理回路LOGCiは、テスト信号/TESTが低レベルに設定されている場合に制御信号SGiを高レベルに設定し、テスト信号/TESTが高レベルに設定されている場合に制御信号SGiを制御信号PSGiとは反対のレベルに設定する。
【0060】
以上のような構成の半導体装置ICfでは、テスト端子Ptestを介してテスト信号/TESTを低レベルに設定することで、電流供給能力が小さい電源遮断スイッチWTRicを強制的にオンさせると共に、電流供給能力が大きい電源遮断スイッチSTRiを強制的にオフさせることが可能である。従って、半導体装置ICfに電源線VDDMiおよび接地線VSS間の電源ショートが存在しても、外部試験環境を確実に保護できる。また、半導体装置ICfに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合には、電源遮断スイッチWTRicのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。
【0061】
図23は、第7実施形態の半導体装置ICfの試験フローを示している。半導体装置ICfの試験では、まず、テスト端子Ptestを介してテスト信号/TESTが低レベルに設定され、電源投入(電源線VDDの電圧の立ち上げ)が実施される(ステップS11)。これにより、電流供給能力が小さい電源遮断スイッチWTRicがオンすると共に、電流供給能力が大きい電源遮断スイッチSTRiがオフする。この後、電流測定値が規定値以下であるか否かが判定される(ステップS12)。電流測定値が規定値より大きい場合、半導体装置ICfに電源線VDDMiおよび接地線VSS間の電源ショートが存在することが確認され、半導体装置ICfは電源ショート不良品として選別される。一方、電流測定値が規定値以下である場合、半導体装置ICfに電源ショートが存在しないことが確認され、テスト端子Ptestを介してテスト信号/TESTが高レベルに設定される(ステップS13)。これにより、電流供給能力が小さい電源遮断スイッチWTRicがオフすると共に、電流供給能力が大きい電源遮断スイッチSTRiが電源制御ユニットPMUdからオン/オフ制御可能な状態になり、続いて、通常試験(通常動作モードでの機能試験など)が実施される(ステップS14)。
【0062】
以上のような第7実施形態でも、第1実施形態と同様の効果が得られる。更に、第1実施形態では、電流供給能力が大きい電源遮断スイッチSTRiがレベル検知回路LDTiによる電圧一致の検知を待ってからオンするが、第7実施形態では、通常動作モードにおいて電流供給能力が大きい電源遮断スイッチSTRiが電源制御ユニットPMUdからの要求に従って即座にオンするという利点がある。
【0063】
なお、第7実施形態では、回路ブロックBLKiの電源線VDD側にpMOSトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではない。回路ブロックBLKiの電源線VDD側にnMOSトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックBLKiの接地線VSS側にpMOSトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックBLKiの接地線VSS側にnMOSトランジスタで構成される電源遮断スイッチが設けられてもよい。
【0064】
図24は、本発明の第8実施形態を示している。なお、第8実施形態を説明するにあたって、第1および第7実施形態で説明した要素と同一の要素については、第1および第7実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第8実施形態の半導体装置ICgは、第7実施形態の半導体装置ICfにおいてレベル検知回路LDTie(i=1、3、4)および論理回路LOGDを追加して構成されている。なお、図22には、半導体装置ICfにおける回路ブロックBLK1、BLK2に関連する部分が記載されている。
【0065】
レベル検知回路LDTieは、電源線VDDMiの電圧が上昇して基準電圧(例えば、電源線VDDの電圧の90%に相当する電圧)と一致するのに伴って検知結果信号/DTiを高レベルから低レベルに遷移させる。論理回路LOGDは、レベル検知回路LDT1e、LDT3e、LDT4eから供給される検知結果信号/DT1、DT3、DT4の全てが低レベルに設定されている場合にフェイル信号FSを低レベルに設定し、検知結果信号/DT1、DT3、DT4の少なくとも一つが高レベルに設定されている場合にフェイル信号FSを高レベルに設定する。フェイル信号FSは、テスト端子Pfsを介して半導体装置ICgの外部に出力される。以上のような構成の半導体装置ICgでは、半導体装置ICgに電源線VDDMiおよび接地線VSS間の電源ショートが存在する場合には、テスト端子Pfsから出力されるフェイル信号FSが高レベルに設定されるため、フェイル信号FSのレベルを確認することによって電源ショート不良品を選別することができる。
【0066】
図25は、第8実施形態の半導体装置ICgの試験フローを示している。半導体装置ICgの試験では、まず、テスト端子Ptestを介してテスト信号/TESTが低レベルに設定され、電源投入(電源線VDDの電圧の立ち上げ)が実施される(ステップS21)。これにより、電流供給能力が小さい電源遮断スイッチWTRicがオンすると共に、電流供給能力が大きい電源遮断スイッチSTRiがオフする。この後、テスト端子Pfsから出力されるフェイル信号FSが低レベルに設定されているか否かが判定される(ステップS22)。フェイル信号FSが高レベルに設定されている場合、半導体装置ICgに電源線VDDMiおよび接地線VSS間の電源ショートが存在することが確認され、半導体装置ICgは電源ショート不良品として選別される。一方、フェイル信号FSが低レベルに設定されている場合、半導体装置ICgに電源ショートが存在しないことが確認され、テスト端子Ptestを介してテスト信号/TESTが高レベルに設定される(ステップS23)。これにより、電流供給能力が小さい電源遮断スイッチWTRicがオフすると共に、電流供給能力が大きい電源遮断スイッチSTRiが電源制御ユニットPMUdからオン/オフ制御可能な状態になり、続いて、通常試験(通常動作モードでの機能試験など)が実施される(ステップS24)。
【0067】
以上のような第8実施形態でも、第7実施形態と同様の効果が得られる。更に、テスト端子Pfsから出力されるフェイル信号FSのレベルを確認するだけで半導体装置ICgが電源ショート不良品であるか否かを判定できるため、電源ショート試験の簡易化に寄与できる。
【0068】
以上に述べたように、本発明の第1形態では、半導体装置は、回路ブロック、第1電源遮断スイッチ、第2電源遮断スイッチおよび検知回路を備えて構成される。第1電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有する。第2電源遮断スイッチは、電源線と内部電源線との間に設けられ、オン電流が回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有する。検知回路は、内部電源線の電圧と基準電圧との一致を検知する。第1電源遮断スイッチは、回路ブロックの動作状態に応じてオン/オフする。第2電源遮断スイッチは、検知回路による電圧一致の検知に伴ってオンし、第1電源遮断スイッチのオフに伴ってオフする。
【0069】
以上のような構成の半導体装置では、例えば、電源線が高電位側電源線であるものと仮定すると、電流供給能力が小さい第1電源遮断スイッチがオンすることで、内部電源線の電圧が上昇し始める。そして、内部電源線と低電位側電源線との間に電源ショートが存在しない場合には、検知回路により内部電源線の電圧と基準電圧との一致が検知され、電流供給能力が大きい第2電源遮断スイッチがオンする。一方、内部電源線と低電位側電源線との間に電源ショートが存在する場合には、検知回路により内部電源線の電圧と基準電圧との一致が検知されることはなく、電流供給能力が大きい第2電源遮断スイッチがオンすることはない。このため、外部試験環境を確実に保護できる。また、第1電源遮断スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。
【0070】
本発明の第2形態では、半導体装置は、回路ブロック、第1電源遮断スイッチおよび第2電源遮断スイッチを備えて構成される。第1電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有する。第2電源遮断スイッチは、電源線と内部電源線との間に設けられ、オン電流が回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有する。第1電源遮断スイッチは、通常動作モード時にオフし、テストモード時にオンする。第2電源遮断スイッチは、通常動作モード時に回路ブロックの動作状態に応じてオン/オフし、テストモード時にオフする。
【0071】
以上のような構成の半導体装置では、半導体装置をテストモードに遷移させることで、電流供給能力が小さい第1電源遮断スイッチを強制的にオンさせると共に、電流供給能力が大きい第2電源遮断スイッチを強制的にオフさせることができる。従って、例えば、電源線が高電位側電源線であるものと仮定すると、内部電源線と低電位側電源線との間に電源ショートが存在しても、外部試験環境を確実に保護できる。また、内部電源線と低電位側電源線との間に電源ショートが存在する場合には、第1電源遮断スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。
【0072】
本発明の第3形態では、半導体装置は、回路ブロック、電源遮断スイッチ、安定化容量素子および放電スイッチを備えて構成される。電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、回路ブロックの動作状態に応じてオン/オフする。安定化容量素子は、内部電源線に接続される。放電スイッチは、テストモード時に、電源遮断スイッチのオフに伴ってオンして安定化容量素子に蓄積された電荷を放電する。
【0073】
以上のような構成の半導体装置では、電源遮断スイッチのオフに伴って放電スイッチがオンすることで、内部電源線に接続される安定化容量素子に蓄積された電荷が放電される。例えば、電源線が高電位側電源線であるものと仮定すると、電源線と内部電源線との間に電源ショートが存在する場合には、放電スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。
【0074】
以上の実施形態において説明した発明を整理して付記として開示する。
(付記1)
回路ブロックと、
第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、
前記第1電源線と前記第2電源線との間に設けられる第2スイッチと、
前記第2電源線の電圧と基準電圧との電圧差を検知する検知回路とを備え、
前記第1スイッチは、前記回路ブロックの動作状態に応じてオン/オフし、
前記第2スイッチは、前記検知回路により検知された前記電圧差に応じてオンし、前記第1スイッチのオフに伴ってオフすることを特徴とする半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記第1スイッチは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有するスイッチであり、
前記第2スイッチは、オン電流が前記回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有するスイッチであることを特徴とする半導体装置。
(付記3)
付記1に記載の半導体装置において、
前記検知回路は、2つの閾値電圧を有するヒステリシス型インバータで構成されることを特徴とする半導体装置。
(付記4)
付記1に記載の半導体装置において、
前記検知回路は、前記電圧差に応じて前記基準電圧を第1所定電圧から第2所定電圧に変更し、前記第1スイッチのオフに伴って前記基準電圧を前記第2所定電圧から前記第1所定電圧に変更し、
前記第1電源線の電圧と前記第2所定電圧との電圧差は、前記第1電源線の電圧と前記第1所定電圧との電圧差より大きいことを特徴とする半導体装置。
(付記5)
付記1に記載の半導体装置において、
前記検知回路は、前記第2電源線の電圧と前記基準電圧との電圧差に応じてリセット状態からセット状態に遷移し、前記第1スイッチのオフに伴ってセット状態からリセット状態に遷移する状態遷移回路を備え、
前記第2スイッチは、前記状態遷移回路のセット状態への遷移に伴ってオンし、前記状態遷移回路のリセット状態への遷移に伴ってオフすることを特徴とする半導体装置。
(付記6)
付記1に記載の半導体装置において、
前記検知回路は、前記第2電源線の電圧と個別の基準電圧との電圧差を検知する複数の検知器で構成され、
前記第2スイッチは、前記複数の検知器に対応して設けられ、対応する検知器により検知された電圧差に応じてオンし、前記第1スイッチのオフに伴ってオフする複数のスイッチで構成されることを特徴とする半導体装置。
(付記7)
付記1に記載の半導体装置において、
前記第1および第2スイッチは、pMOSトランジスタで構成されることを特徴とする半導体装置。
(付記8)
付記1に記載の半導体装置において、
前記第1および第2スイッチは、nMOSトランジスタで構成されることを特徴とする半導体装置。
(付記9)
回路ブロックと、
第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、
前記第1電源線と前記第2電源線との間に設けられる第2スイッチとを備え、
前記第1スイッチは、通常動作モード時にオフし、テストモード時にオンし、
前記第2スイッチは、テストモード時にオフし、前記第2スイッチのオン/オフに応じて、通常動作モード時に、前記回路ブロックの動作状態がオン/オフすることを特徴とする半導体装置。
(付記10)
付記9に記載の半導体装置において、
前記第1スイッチは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有するスイッチであり、
前記第2スイッチは、オン電流が前記回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有するスイッチであることを特徴とする半導体装置。
(付記11)
付記9に記載の半導体装置において、
前記半導体装置のテストモードへの遷移を指示する外部からのテスト信号が入力される外部入力端子を備えることを特徴とする半導体装置。
(付記12)
付記11に記載の半導体装置において、
前記半導体装置は、試験工程にて、前記テスト信号により通常動作モードより先にテストモードに遷移し、電源ショートの試験後に通常動作モードに遷移することを特徴とする半導体装置。
(付記13)
付記9に記載の半導体装置において、
前記第2電源線の電圧と基準電圧との電圧差を検知する検知回路と、
前記検知回路により検知された前記電圧差を示す検知結果信号を外部に出力する外部出力端子とを備えることを特徴とする半導体装置。
(付記14)
付記9に記載の半導体装置において、
前記第1および第2スイッチは、pMOSトランジスタで構成されることを特徴とする半導体装置。
(付記15)
付記9に記載の半導体装置において、
前記第1および第2スイッチは、nMOSトランジスタで構成されることを特徴とする半導体装置。
(付記16)
回路ブロックと、
第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられ、前記回路ブロックの動作状態に応じてオン/オフする第1スイッチと、
前記第2電源線に接続される容量素子と、
テストモード時に、前記第1スイッチのオフに伴ってオンして前記容量素子に蓄積された電荷を放電する第2スイッチとを備えることを特徴とする半導体装置。
(付記17)
付記16に記載の半導体装置において、
前記容量素子は、前記回路ブロックに供給される前記電源電圧を保持する安定化容量素子であることを特徴とする半導体装置。
(付記18)
付記16に記載の半導体装置において、
前記第2スイッチは、pMOSトランジスタで構成されることを特徴とする半導体装置。
(付記19)
付記16に記載の半導体装置において、
前記第2スイッチは、nMOSトランジスタで構成されることを特徴とする半導体装置。
【0075】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【符号の説明】
【0076】
BLKi‥回路ブロック;CAPi、CAPia‥安定化容量素子;DTRi‥放電スイッチ;IC、ICa〜ICg‥半導体装置;LDTi、LDTia〜LDTie、LDTic’、LDTic”‥レベル検知回路;LOGAi、LOGBi、LOGCi、LOGD‥論理回路;PMU、PMUa〜PMUd‥電源制御ユニット;SLSi、SLSi’、SLSi”、WLSi‥レベルシフタ;STRi、STRia、STRib、STRib’、STRib”、WTRi、WTRia〜WTRic‥電源遮断スイッチ
【特許請求の範囲】
【請求項1】
回路ブロックと、
第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、
前記第1電源線と前記第2電源線との間に設けられる第2スイッチとを備え、
前記第1スイッチは、テストモード時にオンし、
前記第2スイッチは、テストモード時にオフし、前記第2スイッチのオン/オフに応じて、通常動作モード時に、前記回路ブロックの動作状態がオン/オフすることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記半導体装置のテストモードへの遷移を指示する外部からのテスト信号が入力される外部入力端子を備えることを特徴とする半導体装置。
【請求項3】
請求項2に記載の半導体装置において、
前記半導体装置は、試験工程にて、前記テスト信号により通常動作モードより先にテストモードに遷移し、電源ショートの試験後に通常動作モードに遷移することを特徴とする半導体装置。
【請求項4】
請求項1に記載の半導体装置において、
前記第2電源線の電圧と基準電圧との電圧差を検知する検知回路と、
前記検知回路により検知された前記電圧差を示す検知結果信号を外部に出力する外部出力端子とを備えることを特徴とする半導体装置。
【請求項1】
回路ブロックと、
第1電源線と前記回路ブロックに電源電圧を供給する第2電源線との間に設けられる第1スイッチと、
前記第1電源線と前記第2電源線との間に設けられる第2スイッチとを備え、
前記第1スイッチは、テストモード時にオンし、
前記第2スイッチは、テストモード時にオフし、前記第2スイッチのオン/オフに応じて、通常動作モード時に、前記回路ブロックの動作状態がオン/オフすることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記半導体装置のテストモードへの遷移を指示する外部からのテスト信号が入力される外部入力端子を備えることを特徴とする半導体装置。
【請求項3】
請求項2に記載の半導体装置において、
前記半導体装置は、試験工程にて、前記テスト信号により通常動作モードより先にテストモードに遷移し、電源ショートの試験後に通常動作モードに遷移することを特徴とする半導体装置。
【請求項4】
請求項1に記載の半導体装置において、
前記第2電源線の電圧と基準電圧との電圧差を検知する検知回路と、
前記検知回路により検知された前記電圧差を示す検知結果信号を外部に出力する外部出力端子とを備えることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2012−194183(P2012−194183A)
【公開日】平成24年10月11日(2012.10.11)
【国際特許分類】
【出願番号】特願2012−119134(P2012−119134)
【出願日】平成24年5月25日(2012.5.25)
【分割の表示】特願2007−211842(P2007−211842)の分割
【原出願日】平成19年8月15日(2007.8.15)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成24年10月11日(2012.10.11)
【国際特許分類】
【出願日】平成24年5月25日(2012.5.25)
【分割の表示】特願2007−211842(P2007−211842)の分割
【原出願日】平成19年8月15日(2007.8.15)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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