半導体装置
【課題】クロック周波数の設定を変えた場合でも電源や温度などに変動があっても、高精度なクロック信号を生成する。
【解決手段】周波数電圧変換回路１３は、スイッチＳＷ１，ＳＷ２から構成されるスイッチ部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３、およびスイッチＣＳＷ０〜ＣＳＷ３から構成されている。静電容量素子Ｃ１０〜Ｃ１３は、容量の絶対値が異なるもので構成され、設計者が意図する周波数範囲をカバーするよう設ける。静電容量値は、たとえば、２の重み付けがされている静電容量素子Ｃ１１〜Ｃ１３は、たとえば、４ビットの周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３に基づいて、スイッチＣＳＷ０〜ＣＳＷ３が選択し、周波数の切り替えを行う。
【解決手段】周波数電圧変換回路１３は、スイッチＳＷ１，ＳＷ２から構成されるスイッチ部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３、およびスイッチＣＳＷ０〜ＣＳＷ３から構成されている。静電容量素子Ｃ１０〜Ｃ１３は、容量の絶対値が異なるもので構成され、設計者が意図する周波数範囲をカバーするよう設ける。静電容量値は、たとえば、２の重み付けがされている静電容量素子Ｃ１１〜Ｃ１３は、たとえば、４ビットの周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３に基づいて、スイッチＣＳＷ０〜ＣＳＷ３が選択し、周波数の切り替えを行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路動作に用いられるクロック信号を発生させるクロック発振回路を有する半導体装置に有効な技術に関するものである。
【背景技術】
【０００２】
マイクロコンピュータなどの半導体装置においては、機器の小型化やコスト低減などのため外付け部品の削減が求められおり、ＣＰＵ(Central Processing Unit)や周辺機能ブロックなどの内部モジュールへ供給するクロック信号を生成するクロック発振回路が該半導体装置に内蔵されたものがある。
【０００３】
さらに、一般には、クロック発振回路が生成したクロック信号を分周する分周器を有する。分周器は、分周比の選択によりクロック周波数の選択肢を増やすために設けられている。
【０００４】
また、クロック発振回路は、たとえば、基準電圧発生回路、電流発生回路、制御回路、周波数電圧変換回路、発振回路を有する。周波数電圧変換回路、発振回路、制御回路でフィードバックループを構成する。
【０００５】
基準電圧発生回路は、基準電圧ＶＲＥＦＩ，ＶＲＥＦＣをそれぞれ生成し、電流発生回路と発振回路へ出力する。電流発生回路は、基準電圧に基づき、ほぼ一定の電流を出力する定電流発生回路が用いられる。
【０００６】
ここでは電源、温度依存性が小さい電流Ｉｒｅｆを生成する。周波数電圧変換回路は、電流発生回路が生成した電流Ｉｒｅｆ、容量と制御回路が生成した制御信号に基づいて、電圧ＶＳＩＧを生成する。
【０００７】
制御回路は、電圧制御発振回路が生成したクロック信号に基づいて制御信号を生成する。周波数電圧変換回路は、電流発生回路が生成した電流、容量と制御回路が電圧制御発振回路から出力されるクロック信号から生成された制御信号に基づいて、電圧を生成する。発振回路は積分回路を有する。
【０００８】
積分回路は、基準電圧発生回路が生成した基準電圧ＶＲＥＦＣと周波数電圧変換回路から出力される電圧ＶＳＩＧとが等しくなるよう電圧制御発振回路の制御電圧を変え、クロック周期を所望の周波数に調整する。
【０００９】
この種のクロック発振回路としては、たとえば、電流制御発振器、分周器、周期比較回路、積分器、および電圧−電流変換回路を直列接続し、終段の電圧−電流変換回路の出力電流を初段の電流制御発振器の入力側に帰還し、電流制御発振器の出力を発振出力とすることにより、発振周波数の安定化、および発振精度の向上を図るものが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３０００２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところが、上記のような半導体装置内部に設けられたクロック発振回路におけるクロック生成技術では、次のような問題点があることが本発明者により見出された。
【００１２】
従来の半導体装置に設けられたクロック発振器であるオンチップオシレータの基本構成を図４４に示す。
【００１３】
オンチップオシレータは基準電圧発生回路、電流発生回路、制御回路、周波数電圧変換回路、積分回路、電圧制御発振回路でフィードバックループを構成するクロック発振回路で構成される。
【００１４】
上記したクロック発振回路が生成するクロック信号の発振周期Ｔは、周波数電圧変換回路に内蔵される容量Ｃと回路中で生成される定電流成分ＶＲＥＦＩ／Ｒ、および基準電圧ＶＲＥＦＣにより下記式（１）で表される。
【００１５】
発振周期Ｔは定数である容量Ｃと抵抗Ｒに対して基準電圧ＶＲＥＦＩおよび基準電圧ＶＲＥＦＣの比を制御することで一定に保たれる。
【００１６】
【数１】
【００１７】
図４４の回路について動作を説明する。
【００１８】
基準電圧発生回路は基準電圧ＶＲＥＦＣ，ＶＲＥＦＩを生成し、電流発生回路と積分回路へ出力する。電流発生回路は電源電圧の変化や温度の変化に対する温度依存性が小さい定電流Ｉｒｅｆを内部で生成しカレントミラー回路で一定の比率で変換して電流Ｉｃｏｎｓｔを生成して周波数電圧変換回路へ出力する。周波数電圧変換回路は電流発生回路から出力される電流Ｉｃｏｎｓｔと電圧制御発振回路クロックから制御回路で生成された制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰを用いて電圧ＶＳＩＧを生成する。制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰは出力クロック周期と同じパルス幅をもつ信号である。積分回路は電圧ＶＳＩＧをサンプリングし電源、温度依存性のない基準電圧ＶＲＥＦＣと周波数電圧変換回路出力ＶＳＩＧが等しくなるよう電圧制御発振回路の制御電圧ＶＣＮＴを変え、クロック周期を所望の周波数に調整する。
【００１９】
また、該クロック発振回路は、式（１）に対して式（２）に示すように回路を構成する素子の温度特性や回路のばらつきなどに起因する誤差要因が存在する。
【００２０】
【数２】
【００２１】
C(t)は式（１）の理想的な容量Ｃに対して温度依存のある静電容量素子、R(t)は式（１）の理想的なＲに対して温度依存性のある抵抗素子であることを表現している。また、Ｍは、式（１）には示されていないが周波数切り替え機能のためのカレントミラー回路による電流変換比の定数である。
【００２２】
誤差要因としては以下のものがあげられる。
（1）カレントミラー回路を構成するトランジスタのしきい値電圧ミスマッチ、ΔVthなどに起因する電流誤差ΔImismatchがあり、この電流誤差ΔImismatchは式（１）の分母の電流成分に加算または減算される形で誤差となる。
（2）電流発生回路から周波数電圧変換回路に至る端子ＮＤＤにおける寄生容量Cp1と端子ＮＤＤの電圧変動ΔＶＮＤＤは分子の容量と電圧の積の成分に加算される形で誤差となる。
（3）周波数電圧変換回路の出力信号に接続される寄生容量Cp2は周波数電圧変換回路の内部容量C(t)に加算される形で誤差となる。
（4）カレントミラー回路を構成するトランジスタのサブスレッショルドリークIoffは分母の電流成分に加算されて誤差となる。
（5）電流発生回路、積分回路のオペアンプにおけるオフセット電圧、Ｖｏｆ１およびＶｏｆ２はそれぞれ分母と分子の電圧成分ＶＲＥＦＩ，およびＶＲＥＦＣに加算されて誤差となる。
【００２３】
(1)の電流誤差ΔImismatchは、定数Ｍにより周波数を切り替えた場合に変化し、期待される周波数に対し変動を引き起こす。周波数切り替えは、半導体装置の仕様により必要がある場合に内蔵される機能であるが、周波数を切り替えることにより周波数精度が変動して、それによるアプリケーションへの影響などの問題が発生してしまう恐れが生じる。
【００２４】
このように、クロック信号における高い周波数精度を実現するためには、式(2)の誤差要因を対策して周波数によらず一定の精度を実現することが必須である。
【００２５】
従来においてクロック周波数(クロック周波数に基づいて生成された動作周波数も含む)を変更したい場合、定数Mを変える。定数Mはカレントミラー回路のトランジスタサイズを変えることで行う。しかしながら、トランジスタサイズが変わることで、トランジスタばらつきの変動で電流誤差ΔImismatchが変化する。
【００２６】
このように、クロック周波数を切り替えた場合に、トランジスタばらつきによる影響が重要な要因の１つであり、クロック周波数がばらつくということが判った。
【００２７】
本発明の目的は、クロック周波数の設定を変えた場合でも電源や温度などに変動があっても、高精度なクロック信号を生成することのできる技術を提供することにある。
【００２８】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
本発明は、外部からの電源電圧が供給される電源端子と、クロック信号を出力するクロック発振回路と、前記クロック信号に基づいて生成される動作周波数に応じて動作する内部回路とを備え、前記クロック発振回路は、前記電源電圧および温度に対する出力電流の依存性を調整できる電流出力回路と、前記出力電流を受ける容量ノードに並列に接続された複数の静電容量素子を有し、接続される複数の静電容量素子の数を変更することにより、前記クロック信号の周波数が変更される周波数電圧変換回路と、前記クロック信号の周波数を設定するクロック設定信号を生成し、前記周波数電圧変換回路に出力するクロック設定部とを有することを特徴とするものである。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３２】
（１）周波数電圧変換回路の容量値を可変してクロック信号の周波数切り替えを行うことができるので、高精度なクロック信号を生成することができる。
【００３３】
（２）上記（１）により、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１による半導体装置の構成例を示すブロック図である。
【図２】図１の半導体装置に設けられたオシレータ部における構成の一例を示す説明図である。
【図３】図２のオシレータ部に設けられた基準電圧発生回路が生成する電圧の温度依存性の一例を示した説明図である。
【図４】図２のオシレータ部が目標の周波数より速いクロック信号を調整する過程の一例を示すタイミングチャートである。
【図５】図２のオシレータ部が目標の周波数より遅いクロック信号を調整する過程の一例を示すタイミングチャートである。
【図６】図２のオシレータ部におけるクロック信号の発振周波数と目標の周波数とが一致している場合の動作例を示すタイミングチャートである。
【図７】図２のオシレータ部に設けられたに電圧制御発振回路のＶＦ(Voltage-Frequency)特性の一例を示す説明図である。
【図８】本発明者が検討したトランジスタサイズによってカレントミラー比を変更して周波数切り替えする電流発生回路の一例を示す説明図である。
【図９】本発明者が検討したトランジスタ個数によってカレントミラー比を変更して周波数切り替えする電流発生回路の一例を示す説明図である。
【図１０】図８の電流発生回路の他例を示す説明図である。
【図１１】図９の電流発生回路の他例を示す説明図である。
【図１２】本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の一例を示す説明図である。
【図１３】本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の他の例を示す説明図である。
【図１４】図１２の周波数電圧変換回路の動作の一例を示すタイミングチャートである。
【図１５】図１２の周波数電圧変換回路図に設けられた静電容量素子を選択するスイッチの一例を示した説明図である。
【図１６】図１５のスイッチの他の例を示した説明図である。
【図１７】マイナス電極側にスイッチを設けた周波数電圧変換回路の一例を示す説明図である。
【図１８】図１７の周波数電圧変換回路の他の例を示す説明図である。
【図１９】図１７の周波数電圧変換回路におけるノードＶｘの動作波形の一例を示したタイミングチャートである。
【図２０】不定となるノードを基準電位レベルへリフレッシュする機能を有した周波数電圧変換回路の一例を示す説明図である。
【図２１】図２０の周波数電圧変換回路の動作の一例を示すタイミングチャートである。
【図２２】図１８の周波数電圧変換回路にリフレッシュ機能を適用した際の一例を示す説明図である。
【図２３】図２０の周波数電圧変換回路を制御する制御回路の一例を示す説明図である。
【図２４】図２３の制御回路における各部信号のタイミングチャートである。
【図２５】図２０の周波数電圧変換回路の他の回路構成を示した説明図である。
【図２６】周波数電圧変換回路と積分回路の接続の一例を示した説明図である。
【図２７】図２６の積分回路に設けられたスイッチの一例を示す説明図である。
【図２８】図２２の周波数電圧変換回路の他の回路構成を示した説明図である。
【図２９】図２８の周波数電圧変換回路における寄生容量を最小限に抑えるレイアウトの一例を示した説明図である。
【図３０】本実施の形態２による電流発生回路の詳細な回路構成を示した説明図である。
【図３１】図３０の電流発生回路に電流切り替え機能を持たせた際の一例を示す説明図である。
【図３２】図３１の電流発生回路の他の例を示す説明図である。
【図３３】図２の周波数電圧変換回路のスイッチ部における詳細な構成を示す説明図である。
【図３４】図３０の電流発生回路が接続される周波数電圧変換回路における周波数電圧変換動作のタイミングチャートである。
【図３５】電圧ＶＮＤＤが変動した際の周波数電圧変換回路における周波数電圧変換動作のタイミングチャートである。
【図３６】図３３の周波数電圧変換回路の他の例を示した説明図である。
【図３７】図３６の周波数電圧変換回路に用いられるアナログスイッチの一例を示す説明図である。
【図３８】本発明の実施の形態３による電流発生回路の一例を示す説明図である。
【図３９】図３８の電流発生回路における他の例を示す説明図である。
【図４０】本発明の実施の形態４による基準電圧発生回路の一例を示す説明図である。
【図４１】図４０の基準電圧発生回路の簡略図である。
【図４２】図４０の基準電圧発生回路の他の例を示す説明図である。
【図４３】本発明の他の実施の形態によるオシレータ部における構成の一例を示すブロック図である。
【図４４】オシレータの基本構成を説明するブロック図である。
【図４５】本発明によるオンチップオシレータとして用いられるクロック発振回路の基本構成を説明するブロック図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
《発明の概要》
本発明の半導体装置は、外部からの電源電圧が供給される電源端子（電源端子１００）と、クロック信号を出力するクロック発振回路（クロック発振回路２）と、前記クロック信号に基づいて生成される動作周波数に応じて動作する内部回路（内部回路１９）とを備え、前記クロック発振回路は、前記電源電圧および温度に対する出力電流の依存性を調整できる電流出力回路（電流出力回路１１）と、前記出力電流を受ける容量ノード（容量ノード１１２）に並列に接続可能な複数の静電容量素子（第１の静電容量素子部１１３、第２の静電容量素子部１１４）を有し、接続される前記複数の容量の数を変更することにより、前記クロック信号の周波数が変更される周波数電圧変換回路（周波数電圧変換回路１３）と、を有する構成からなる。
【００３７】
また、本発明の第２の形態による半導体装置は、クロック発振回路（クロック発振回路２）と前記クロック発振回路が出力するクロック信号に基づいて生成される動作周波数に応じて動作する内部回路（内部回路１９）とを備え、前記クロック発振回路は、一定の出力電流を供給する定電流回路（電流出力回路１１）と、前記定電流回路からの出力電流を受ける容量ノード（容量ノード１１２）と、前記容量ノードに並列に接続可能な静電容量素子と前記容量ノードに接続される静電容量素子数を切り替えるスイッチとを有する周波数電圧変換回路と、前記周波数電圧変換回路の出力信号に基づいて周波数を設定し、前記クロック信号を出力する発振回路（発振回路１８）と、を含む構成からなる。
【００３８】
（実施の形態１）
図４５に実施の形態１の半導体装置の構成図を示す。
【００３９】
半導体装置１は、電源端子１００とクロック発振回路２と内部回路１９を有する。電源端子１００には、半導体装置外部から電源電圧が供給される。電源電圧としては、例えば１Ｖ〜５Ｖの範囲の電圧が供給される。クロック発振回路２は、電源端子１００から電源電圧が供給され、クロック信号を出力する。内部回路１９はクロック信号を受けて動作する。
【００４０】
クロック発振回路２は、電流出力回路１１、周波数電圧変換回路１３、クロック設定部１１１、発振回路１８、ならびに制御回路１２を有する。電流出力回路１１は、電源電圧および温度の依存性を調整できる出力電流を出力する。
【００４１】
電流出力回路１１は、一般に電源電圧および温度の依存性の影響を受けにくく、電源電圧および温度が変化してもほぼ一定の電流である定電流を出力する定電流回路等が用いられる。
【００４２】
この電流出力回路１１の出力電流は、周波数電圧変換回路１３へ供給される。電流出力回路１１は、基準電圧発生回路１０と電流発生回路１０１１とを有する。基準電圧発生回路１０は、電源端子１００に接続され、電源電圧から半導体装置内で基準となる電圧で基準電圧を生成する。
【００４３】
電流発生回路１０１１は、基準電圧を受け、出力電流を出力する。周波数電圧変換回路１３は、以下のように構成され、容量ノード１１２から電圧が出力される。第１の静電容量素子部１１３を有し、容量ノード１１２に接続されている。
【００４４】
さらに容量ノード１１２には、容量選択スイッチ１１５を介して第２の静電容量素子部１１４が接続されている。第１と第２の静電容量素子部は、基準電圧が供給される基準電圧ノード１２０と容量ノード１１２との間に並列に接続されている。基準電圧は通常０Ｖが供給されるが、電源電圧より低い電圧であれば、他の電圧でもよい。
【００４５】
また、電流出力回路１１の出力電流が出力される出力ノード１２５と容量ノード１１２との間に接続されるチャージスイッチ１２１と、容量ノード１１２と基準電圧ノード１２０との間に接続されるディスチャージスイッチ１２２とを有する。
【００４６】
容量ノード１１２の電圧は、チャージスイッチ１２１がオンすることで、出力電流が容量ノード１１２に流れ、容量ノード１１２の電圧が上昇し、ディスチャージスイッチ１２２がオンすることで電圧が下がる。
【００４７】
クロック信号の周波数に応じて、チャージスイッチ１２１とディスチャージスイッチ１２２のオンおよびオフのタイミングが制御される。なお、通常チャージスイッチ１２１とディスチャージスイッチ１２２のオンのタイミングは相補的に動作する。
【００４８】
容量ノード１１２の電圧の変化速度は、クロック信号の周波数により変わる。
【００４９】
発振回路１８は、容量ノード１１２の電圧を受け、クロック信号を内部回路１９に出力する。また、発振回路１８は、容量ノード１１２の電圧値に応じて、クロック信号の周波数を変化させる。
【００５０】
発振回路としては、リングオシレータ等が通常用いられる。クロック信号は、制御回路１２にも送られる。制御回路１２はクロック信号に応じて、チャージスイッチ１２１およびディスチャージスイッチ１２２のオン、オフを制御する。
【００５１】
周波数電圧変換回路１３、発振回路１８、制御回路１２でフィードバックループを構成し、一定の周波数のクロック信号を発生する。内部回路１９は、クロック信号を受け、クロック信号に基づき動作する回路、たとえば、ＣＰＵ、Ａ／Ｄ(Analog/Digital)変換回路やクロック信号を分周する分周回路が含まれる。
【００５２】
クロック設定部１１１は、クロック設定信号を生成し、周波数電圧変換回路１３へ出力する。周波数電圧変換回路１３の容量選択スイッチ１１５は、クロック設定信号により制御される。
【００５３】
これにより、容量ノード１１２に接続される第２の静電容量素子部１１４の静電容量素子数が決定される。容量ノード１１２に接続される静電容量素子数が多くなれば、容量ノード１１２の容量値が大きくなり、容量ノード１１２の電圧変化は遅くなる。
【００５４】
つまり、容量ノード１１２の容量によって、容量ノード１１２の電圧変化を調整できる。よって、クロック信号の周波数を変更できる。容量ノード１１２の電圧変化を調整するには、電流出力回路１１からの出力電流量を調整する方法も考えられる。
【００５５】
出力電流の調整の仕方は、電流を供給するトランジスタのサイズや並列に接続するトランジタ数を調整することが考えられる。
【００５６】
しかしながら、調整用のトランジスタのばらつきにより、精度の高いクロック信号を生成することは難しいことに気付いた。特に設定したい目標のクロック信号の周波数を半導体装置毎に変えた場合、精度の高い、例えば目標周波数に対するばらつきを５％、さらには１％以下に抑えるのが難しいことに気付いた。
【００５７】
半導体装置１が搭載される機器の用途によって、内部回路１９の動作周波数は異なる場合があり、クロック周波数も異なった周波数に設定される。例えば、クロック周波数の目標周波数は、１０ＭＨｚ−６０ＭＨｚとなる。
【００５８】
素子の特性を検討した結果、電流を供給するトランジスタにより目標周波数を変更するよりも、容量ノード１１２に接続される静電容量素子数を変更する方が、目標周波数に対し高精度の周波数を発生できることに気付いたものである。
【００５９】
ＭＯＳトランジスタは製造上の特性ばらつきを持つ。この特性ばらつきは、例えば、しきい値電圧、ゲート長、ゲート酸化膜厚など多くの要素に起因する。これに対し、半導体素子上に形成される、例えば、ポリシリコン−絶縁体−ポリシリコン容量や、金属−絶縁体−金属容量は、ほぼ素子寸法の加工精度で容量値の精度が定まる。特に同一チップ上で近接して形成される静電容量素子の相互の容量値の比精度は高い。よって、ＭＯＳトランジスタのバラツキに対し、静電容量素子のバラツキは比較的小さなものとなる。
【００６０】
このことから、トランジスタのサイズや並列に接続するトランジスタの個数を変化することにより電流値を変化させる方法に対し、静電容量素子の値や並列に接続する静電容量素子の個数を変化する方法により、クロック信号の周波数を高い精度で調整することが可能となる。
【００６１】
以上のように、容量ノード１１２に接続さる静電容量素子数を変更することで目標周波数に対し精度の高い周波数を発生できるものである。
【００６２】
以降では、更なる内部構成について説明する。
【００６３】
図１は、本発明の実施の形態１による半導体装置の構成例を示すブロック図、図２は、図１の半導体装置に設けられたオシレータ部における構成の一例を示すブロック図、図３は、図２のオシレータ部に設けられた基準電圧発生回路が生成する電圧の温度依存性の一例を示した説明図、図４は、図２のオシレータ部が目標の周波数より速いクロック信号を調整する過程の一例を示すタイミングチャート、図５は、図２のオシレータ部が目標の周波数より遅いクロック信号を調整する過程の一例を示すタイミングチャート、図６は、図２のオシレータ部におけるクロック信号の発振周波数と目標の周波数とが一致している場合の動作例を示すタイミングチャート、図７は、図２のオシレータ部に設けられたに電圧制御発振回路のＶＦ特性の一例を示す説明図、図８は、本発明者が検討したトランジスタサイズによってカレントミラー比を変更して周波数切り替えする電流発生回路の一例を示す説明図、図９は、本発明者が検討したトランジスタ個数によってカレントミラー比を変更して周波数切り替えする電流発生回路の一例を示す説明図、図１０は、図８の電流発生回路の他例を示す説明図、図１１は、図９の電流発生回路の他例を示す説明図、図１２は、本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の一例を示す説明図、図１３は、本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の他の例を示す説明図、図１４は、図１２の周波数電圧変換回路の動作の一例を示すタイミングチャート、図１５は、図１２の周波数電圧変換回路図に設けられた静電容量素子を選択するスイッチの一例を示した説明図、図１６は、図１５のスイッチの他の例を示した説明図、図１７は、マイナス電極側にスイッチを設けた周波数電圧変換回路の一例を示す説明図、図１８は、図１７の周波数電圧変換回路の他の例を示す説明図、図１９は、図１７の周波数電圧変換回路におけるノードの動作波形の一例を示したタイミングチャート、図２０は、不定となるノードＶｘを基準電位レベルへリフレッシュする機能を有した周波数電圧変換回路の一例を示す説明図、図２１は、図２０の周波数電圧変換回路の動作の一例を示すタイミングチャート、図２２は、図１８の周波数電圧変換回路にリフレッシュ機能を適用した際の一例を示す説明図、図２３は、図２０の周波数電圧変換回路を制御する制御回路の一例を示す説明図、図２４は、図２３の制御回路における各部信号のタイミングチャート、図２５は、図２０の周波数電圧変換回路の他の回路構成を示した説明図、図２６は、周波数電圧変換回路と積分回路の接続の一例を示した説明図、図２７は、図２６の積分回路に設けられたスイッチの一例を示す説明図、図２８は、図２２の周波数電圧変換回路の他の回路構成を示した説明図、図２９は、図２８の周波数電圧変換回路における寄生容量を最小限に抑えるレイアウトの一例を示した説明図である。
【００６４】
本実施の形態１において、半導体装置１は、図１に示すように、クロック発振回路２、レジスタ３、メモリ４、分周回路５、ＣＰＵ６、Ａ／Ｄ変換器７、タイマ８、および周辺回路９などから構成されている。
【００６５】
クロック発振手段となるクロック発振回路２は、半導体装置１の内部モジュールに供給されるクロック信号を生成する。分周回路５は、クロック発振回路２が生成したクロック信号を分周して可変し、分周回路５、ＣＰＵ６、Ａ／Ｄ変換器７、タイマ８、ならびにその他のモジュールである周辺回路９などの内部モジュールに動作クロックして供給する。
【００６６】
ＣＰＵ６は、半導体装置１における動作を司る。Ａ／Ｄ変換器７は、アナログ信号をデジタル信号に変換する。タイマ８は、タイマクロックなどをカウントアップして所望の時間設定をし、ある時間に到達するとタイマカウンタ信号を出力する。
【００６７】
メモリ４は、フラッシュメモリに例示される不揮発性メモリからなり、クロック発振回路２のトリミング後の制御信号が格納されている。半導体装置１が起動した際に、メモリ４に格納されている制御信号がレジスタ３に読み出されて格納される。
【００６８】
クロック発振回路２は、レジスタ３に格納された制御信号に基づいて動作制御される。メモリ４に格納される制御信号は、温度トリミング信号ＶＣＮＴＬ＿ＶＲＥＦＩ，ＶＣＮＴＬ＿ＶＲＥＦＣ、および目標周波数とするための調整用信号である周波数調整制御信号ＳＥＬＩ，ＳＥＬＣなどからなる。
【００６９】
図２は、クロック発振回路２における構成の一例を示すブロック図である。
【００７０】
クロック発振回路２は、図示するように、基準電圧発生回路１０、電流出力回路１１、制御回路１２、周波数電圧変換回路１３、および積分回路１４と電圧制御発振回路１５から構成される発振回路からなり、これらの回路でフィードバックループを構成するクロック生成回路である。
【００７１】
基準電圧発生回路１０は、バンドギャップリファレンス回路ＢＧＲ、抵抗Ｒ１〜Ｒ４、バイポーラ素子からなるトランジスタＱ１から構成されている。電流出力回路１１は、オペアンプＡＭＰ１、ＰチャネルＭＯＳからなるトランジスタＴ１，Ｔ２から構成されている。
【００７２】
周波数電圧変換回路１３は、スイッチＳＷ１〜ＳＷ３、および静電容量素子Ｃ１からなり、積分回路１４は、オペアンプＡＭＰ２、ならびに静電容量素子Ｃ２から構成されている。
【００７３】
基準電圧発生回路１０は、図３の左側上段に示すような温度特性を有した基準電圧ＶＲＥＦＩ、および図３右側に示すように電源、温度依存性のない基準電圧ＶＲＥＦＣをそれぞれを生成する。
【００７４】
この基準電圧発生回路１０において、バンドギャップリファレンス回路ＢＧＲは、基準電圧源として、温度変化に対する電圧変化の小さい電圧を発生する回路であり、ここでは、正の１次の温度依存性をもつ電流Ｉｐｔａｔを生成する。なお、温度変化に対する電圧変化は、たとえば、温度変化にたするＭＯＳトランジスタの飽和電流の変化に比べて少ない。
【００７５】
このバンドギャップリファレンス回路ＢＧＲの出力部には、抵抗Ｒ１の一方の接続部が接続されている。この抵抗Ｒ１で発生した電圧が基準電圧ＶＲＥＦＩであり、電流出力回路１１に出力される。
【００７６】
抵抗Ｒ１の他方の接続部には、トランジスタＱ１のコレクタとベース、および抵抗Ｒ３の一方の接続部がそれぞれ接続されている。トランジスタＱ１のエミッタには、抵抗Ｒ２の一方の接続部が接続されており、該抵抗Ｒ２の他方の接続部には、基準電位ＶＳＳが接続されている。
【００７７】
抵抗Ｒ３の他方の接続部には、抵抗Ｒ４の一方の接続部が接続されており、該抵抗Ｒ４の他方の接続部には、基準電位ＶＳＳが接続されている。そして、抵抗Ｒ３と抵抗Ｒ４との接続部において発生した電圧が基準電圧ＶＲＥＦＣとして積分回路１４に出力されている。
【００７８】
また、電流出力回路１１は、図３の左側下段に示すような電源、温度依存性の小さい電流Ｉｒｅｆを生成する。この定電流Ｉｒｅｆは、オペアンプＡＭＰ１によるボルテージフォロア回路で、図３左側中段に示すような温度依存性を有した抵抗Ｒｏｓｃに基準電圧ＶＲＥＦＩをかけて生成する。このとき、抵抗Ｒｏｓｃの温度依存性をキャンセルするよう、基準電圧発生回路１０において、基準電圧ＶＲＥＦＩに温度特性をもたせている。
【００７９】
オペアンプＡＭＰ１の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＴ１，Ｔ２のゲートがそれぞれ接続されている。
【００８０】
これらトランジスタＴ１，Ｔ２のソースには、電源電圧ＶＤＤが供給されるように接続されており、トランジスタＴ１のドレインには、オペアンプＡＭＰ１の正（＋）側入力端子、ならびに抵抗Ｒｏｓｃの一方の接続部がそれぞれ接続されている。
【００８１】
抵抗Ｒｏｓｃの他方の接続部には、基準電位ＶＳＳが接続されている。そして、トランジスタＴ２の他方の接続部から電流Iconstが出力され、トランジスタＴ２のドレインから周波数電圧変換回路１３のスイッチＳＷ１に電圧ＶＮＤＤが供給される。
【００８２】
周波数電圧変換回路１３は、電流出力回路１１から出力される電流Iconst(M・Iref)、静電容量素子Ｃ１の容量と電圧制御発振回路１５から出力されるクロック信号ＣＫＯＵＴから、制御回路１２において生成された制御信号ＺＣＨＲに基づいて、電圧ＶＳＩＧを生成する。この制御信号ＺＣＨＲは、クロック信号ＣＫＯＵＴの周期と同じパルス幅をもつ信号である。
【００８３】
この周波数電圧変換回路１３において、スイッチＳＷ１の一方の接続部には、電圧ＶＮＤＤが供給されるように接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、スイッチＳＷ３の一方の接続部、ならびに静電容量素子Ｃ１の一方の接続部がそれぞれ接続されている。また、スイッチＳＷ２の他方の接続部と静電容量素子Ｃ１の他方の接続部には、基準電位ＶＳＳが接続されている。
【００８４】
スイッチＳＷ１は、制御回路１２から出力される制御信号ＺＣＨＲに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ２は、制御回路１２から出力される制御信号ＤＩＳＣに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ３は、同じく制御回路１２から出力される制御信号ＳＡＭＰに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御される。
【００８５】
積分回路１４は、たとえば、並列型スイッチドキャパシタ積分回路からなり、電圧ＶＳＩＧをサンプリングする。この積分回路１４は、電源、温度依存性の小さい基準電圧ＶＲＥＦＣと周波数電圧変換回路１３から出力される電圧ＶＳＩＧが等しくなるように制御電圧ＶＣＮＴを生成する。
【００８６】
オペアンプＡＭＰ２の負（−）側入力端子、および静電容量素子Ｃ２の一方の接続部には、スイッチＳＷ３の他方の接続部から出力される電圧ＶＳＩＧが入力されるように接続されている。
【００８７】
オペアンプＡＭＰ２の正（＋）側入力端子には、基準電圧ＶＲＥＦＣが入力されるように接続されており、該オペアンプＡＭＰ２の出力部には、静電容量素子Ｃ２の他方の接続部が接続されており、制御電圧ＶＣＮＴとして、電圧制御発振回路１５へ出力されている。
【００８８】
電圧制御発振回路１５は入力された制御電圧ＶＣＮＴに基づいて、クロック信号ＣＫＯＵＴが所望の周波数となるように調整して出力する。また、電圧制御発振回路１５が生成したクロック信号ＣＫＯＵＴは、制御回路１２にも入力されるように接続されている。
【００８９】
ここで、クロック発振回路２において生成されるクロック信号ＣＫＯＵＴの発振周期Ｔｃｋｏｕｔは、電流出力回路１１が生成した基準電流Iconst(M・Iref)で周波数電圧変換回路１３の静電容量素子Ｃ１の容量の両端電圧を０Ｖから電圧ＶＲＥＦＣまでチャージする時間で決まり、次式のように表すことができる。
【００９０】
【数３】
【００９１】
クロック発振回路２が温度、電源依存性をもたないクロック信号ＣＫＯＵＴを出力するためには、静電容量素子Ｃ１、抵抗Ｒｏｓｃの温度依存性をキャンセルする仕組みが必要である。
【００９２】
そこで、静電容量素子Ｃ１、抵抗Ｒｏｓｃの温度依存性をキャンセルする基準電圧を発生するのが、基準電圧発生回路１０である。式（１）に示すように、基準電圧ＶＲＥＦＩは、静電容量素子Ｃ１と抵抗Ｒｏｓｃとの積による温度依存性をキャンセルする温度特性を持つ電圧であり、基準電圧ＶＲＥＦＣは、温度に依存しない電圧である必要がある。
【００９３】
また、温度トリミングは、クロック信号ｃｋｏｕｔの出力周波数を観測することで行い、室温、高温で実施するのが一般的である。２点の温度で観測した発振周波数が一致するよう基準電圧ＶＲＥＦＩの電圧値の切り替えを行い、周波数が一致する制御信号をメモリ４に予め書き込み、記憶しておく。
【００９４】
次に、クロック発振回路２がクロック信号ＣＫＯＵＴを所望する周波数に調整する過程について、図４〜図６を用いて説明する。
【００９５】
図４は、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より速い場合の一例を示すタイミングチャートであり、図５は、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より遅い場合の一例を示すタイミングチャートであり、図６は、クロック信号ＣＫＯＵＴの発振周波数と目標の周波数とが一致している場合の一例を示すタイミングチャートである。
【００９６】
また、図４〜図６においては、上方から下方にかけて、クロック信号ＣＫＯＵＴ、制御回路１２から出力される制御信号ＺＣＨＲ、制御回路１２から出力される制御信号ＤＩＳＣ、制御回路１２から出力される制御信号ＳＡＭＰ、周波数電圧変換回路１３が生成した電圧ＶＳＩＧと基準電圧発生回路１０が生成した基準電圧ＶＲＥＦＣ、および積分回路１４が生成した制御電圧ＶＣＮＴの信号タイミングをそれぞれ示している。
【００９７】
クロック発振回路２において生成されるクロックの発振周期Ｔｃｋｏｕｔは、電流出力回路１１が生成した基準電流Iconst(M・Iref)で周波数電圧変換回路１３の静電容量素子Ｃ１における両端電圧を０Ｖから基準電圧ＶＲＥＦＣまでチャージする時間で決まる。
【００９８】
クロック信号ＣＫＯＵＴの周波数が、目標となる周波数より速い場合、図４に示すように、発振周期Ｔｃｋｏｕｔの期間において、基準電流Iconstで静電容量素子Ｃ１をチャージすることによって発生した該静電容量素子Ｃ１の両端に発生する電圧ＶＳＩＧは、基準電圧ＶＲＥＦＣより低い電圧値となる。
【００９９】
周波数電圧変換回路１３から出力される電圧ＶＳＩＧと基準電圧ＶＲＥＦＣの２つの電圧の比較器の役割を担う積分回路１４は、サンプリング期間（ＳＡＭＰ＝Ｈｉ）に仮想接地の差動入力間（基準電圧ＶＲＥＦＣと電圧ＶＳＩＧ）が等しくなるように、静電容量素子Ｃ１と静電容量素子Ｃ２の間でチャージシェアが発生する。
【０１００】
クロック信号ＣＫＯＵＴの周波数が速い場合、静電容量素子Ｃ２から静電容量素子Ｃ１へと電荷が移動し、電圧制御発振回路１５に入力される制御電圧ＶＣＮＴが上昇する（図７に電圧制御発振回路のＶＦ特性の一例を示す）。電圧制御発振回路１５は、制御電圧ＶＣＮＴに対して負特性を持っているため発振周波数が遅くなる。
【０１０１】
逆に、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より遅い場合には、図５に示すように、発振周期Ｔｃｋｏｕｔ期間にて、静電容量素子Ｃ１をチャージした結果、電圧ＶＳＩＧは、基準電圧ＶＲＥＦＣより高い電圧値となる。
【０１０２】
静電容量素子Ｃ１と静電容量素子Ｃ２のチャージシェアの結果、静電容量素子Ｃ１から静電容量素子Ｃ２へと電荷が移動し、制御電圧ＶＣＮＴが下降する。その結果、クロック信号ＣＫＯＵＴの発振周波数は速くなる。
【０１０３】
続いて、クロック信号ＣＫＯＵＴの発振周波数と目標となる周波数とが一致している場合には、図６に示すように、電圧ＶＳＩＧと基準電圧ＶＲＥＦＣがチャージ後に等しいため、静電容量素子Ｃ１と静電容量素子Ｃ２間に電荷の移動は発生せず、周波数ロック状態となり、安定した動作を得ることができる。
【０１０４】
図８は、本発明者が検討した電流出力回路１１の一例を示す説明図である。
【０１０５】
一般に、半導体装置に設けられたオシレータは、電流回路におけるカレントミラー比を切り替えて定電流値を変化させることで周波数切り替えを実現している。
【０１０６】
この場合、電流出力回路１１は、図示するように、オペアンプＡＭＰ３、ＭＯＳトランジスタＭＢ１，ＭＢ２、ＭＯＳトランジスタＭ０〜Ｍ３、抵抗Ｒ、およびスイッチＳ１〜Ｓ６から構成されている。トランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３は、ＰチャネルＭＯＳからなる。
【０１０７】
オペアンプＡＭＰ３の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されており、ＭＯＳトランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３のゲートには、オペアンプＡＭＰ３の出力部がそれぞれ接続されている。
【０１０８】
スイッチＳ１〜Ｓ６は、たとえば、ＰチャネルＭＯＳのトランジスタなどからなる。これらスイッチＳ１〜Ｓ６の一方の接続部には、電源電圧ＶＤＤがそれぞれ接続されており、これらスイッチＳ１〜Ｓ６の他方の接続部には、トランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３の一方の接続部がそれぞれ接続されている。
【０１０９】
該トランジスタＭＢ１の他方の接続部には、抵抗Ｒの一方の接続部、およびオペアンプＡＭＰ３の正（＋）側入力端子がそれぞれ接続されている。抵抗Ｒの他方の接続部には、基準電位ＶＳＳが接続されている。
【０１１０】
トランジスタＭＢ２，Ｍ０〜Ｍ３の他方の接続部は、それぞれ共通接続されており、スイッチＳ３〜Ｓ６の制御端子には、周波数調整制御信号ＳＥＬＩ０〜ＳＥＬＩ３がそれぞれ入力されるように接続されている。
【０１１１】
また、図９は、図８の変形例であり、電流出力回路１１は、オペアンプＡＭＰ３、トランジスタＭＢ１，ＭＢ２、トランジスタＭ０〜Ｍ３、抵抗Ｒ、およびスイッチＳ１〜Ｓ６からなる図８の構成に、トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７、およびスイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７が追加された構成となっている。トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７は、ＰチャネルＭＯＳからなる。
【０１１２】
スイッチＳ４−１の制御端子には、周波数調整制御信号ＳＥＬＩ１が入力されるように接続されており、スイッチＳ５−１〜Ｓ５−３には、周波数調整制御信号ＳＥＬＩ２が入力されるようにそれぞれ接続されている。
【０１１３】
また、スイッチＳ６−１〜Ｓ６−７には、周波数調整制御信号ＳＥＬＩ３が入力されるようにそれぞれ接続されている。スイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７の一方の接続部には、電源電圧ＶＤＤが接続されている。
【０１１４】
スイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７の他方の接続部には、トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の一方の接続部がそれぞれ接続されており、これらトランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の他方の接続部は、共通接続された構成となっている。また、その他の接続構成については、図８の電流出力回路１１と同様となっている。
【０１１５】
この場合、基準電圧発生回路１０が生成した基準電圧ＶＲＥＦＩをボルテージフォロア回路の入力電圧とし、トランジスタＭＢ１と抵抗Ｒとの接続部（ノードＶＦＢＣＫ）を基準電圧ＶＲＥＦＩの電圧レベルとし、定電流Ｉｒｅｆ＝ＶＲＥＦＩ／Ｒを生成する。
【０１１６】
そして、生成した電流をトランジスタＭ０〜Ｍ３で構成するカレントミラー回路で電流Ｉｃｏｎｓｔを切り替えることにより、周波数を変える。
【０１１７】
電流Ｉｃｏｎｓｔを大きくすれば発振周波数は速くなり、逆に電流Ｉｃｏｎｓｔを小さくすると発振周波数は遅くなる。ミラー比は、図８に示すようにトランジスタＭ０〜Ｍ３のゲート幅Ｗのサイズで切り替える、もしくは図９に示すように単位デバイスの接続数で切り替える。このとき、ミラー比は２の重み付けすると制御の便利性がよいが、かならずしも２の重み付けである必要はない。
【０１１８】
また、図８では、スイッチＳ１〜Ｓ６を電源電圧ＶＤＤとトランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３の一方の接続部との間に接続した構成としたが、たとえば、図１０に示すように、スイッチＳ２〜Ｓ６の一方の接続部をトランジスタＭＢ２，Ｍ０〜Ｍ３の他方の接続部に接続し、該スイッチＳ２〜Ｓ６の他方の接続部を共通接続する構成としてもよい。その他の接続構成については、図８と同様である。
【０１１９】
また、図９においても、スイッチＳ１〜Ｓ６，Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７が、電源電圧ＶＤＤとトランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３，トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の一方の接続部との間にそれぞれ接続される構成としたが、図１１に示すように、スイッチＳ２〜Ｓ６，Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７の一方の接続部をトランジスタＭＢ２，Ｍ０〜Ｍ３，トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の他方の接続部にそれぞれ接続し、該スイッチＳ２〜Ｓ６、Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７の他方の接続部を共通接続する構成としてもよい。その他の接続構成については、図９と同様である。
【０１２０】
ここで、通常のカレントミラー比による定電流値の切り替えによる周波数切り替えは、周波数調整制御信号ＳＥＬＩ毎に使用するデバイスが異なるため、デバイスの製造ばらつきの影響を避けることができない。それにより、周波数調整制御信号ＳＥＬＩによって周波数精度が変わってしまう可能性がある。
【０１２１】
ばらつきの影響を低減する手段は、トランジスタのサイズを大きくすること、しきい値電圧の影響が周波数精度に影響ないレベルまでオーバドライブ電圧Ｖｇｓ−Ｖｔｈをかけることがなどが挙げられる。
【０１２２】
しかしながら、トランジスタサイズを大きくした場合は小面積化、オーバドライブ電圧をかける場合には低電圧化（低消費電力）とのトレードオフの関係にある。
【０１２３】
【数４】
【０１２４】
この問題を解決する技術としては、たとえば、周波数電圧変換回路１３に設けられた静電容量素子による周波数切り替えがある。
【０１２５】
静電容量素子による周波数切り替えは、カレントミラー比による電流切り替えのようにトランジスタのしきい値電圧のばらつきなどがなく素子間のペア精度が比較的良い。このため設計が容易であり、ポリシリコン容量など、ばらつきが小さい静電容量素子を選択することで、周波数調整制御信号ＳＥＬＩ毎に周波数精度が異なることをなくすことができる。ここで、図１のうち、クロック発振回路２について、具体的な構成を図４５に示す。
【０１２６】
しかしながら、静電容量素子の切り替えを実現するためには、周波数精度に非常にセンシティブな周波数電圧変換回路１３の電圧ＶＳＩＧノードへ回路を付加する必要があり、式（２）にある寄生容量Ｃｐ２を最小限に抑える回路構成が必要となる。
【０１２７】
図１２は、静電容量素子による周波数切り替え機能を有した周波数電圧変換回路１３の一例を示す説明図である。
【０１２８】
この場合、周波数電圧変換回路１３は、図示するように、スイッチＳＷ１，ＳＷ２から構成されるスイッチ部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３、および容量選択部を構成するスイッチＣＳＷ０〜ＣＳＷ３から構成されている。ここで、静電容量素子Ｃ１０〜Ｃ１３は、順に２の重み付けがされた容量値となっている。
【０１２９】
スイッチＳＷ１の一方の接続部には、電流出力回路１１の出力端子が接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、静電容量素子Ｃの一方の接続部、スイッチＣＳＷ０〜ＣＳＷ３の一方の接続部がそれぞれ接続されている。
【０１３０】
また、スイッチＣＳＷ０〜ＣＳＷ３の他方の接続部には、静電容量素子Ｃ１０〜Ｃ１３の一方の接続部がそれぞれ接続されている。スイッチＳＷ２の他方の接続部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
【０１３１】
スイッチＳＷ１の制御端子には、制御信号ＺＣＨＲが入力されるように接続されており、スイッチＳＷ２の制御端子には、制御信号ＤＩＳＣが入力されるように接続されている。また、スイッチＣＳＷ０〜ＣＳＷ３の制御端子には、４ビットの周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３がそれぞれ入力されるように接続されている。
【０１３２】
スイッチＳＷ１，ＳＷ２により構成されるスイッチ部は、電流出力回路１１から供給される電流Ｉｃｏｎｓｔを用いて容量のチャージ、ディスチャージを行なう。制御回路１２から出力される制御信号ＺＣＨＲは、チャージ用信号であり、制御回路１２から出力される制御信号ＤＩＳＣは、ディスチャージ用信号である。
【０１３３】
図１３は、静電容量素子による周波数切り替え機能を有した周波数電圧変換回路１３の他の例を示す説明図である。
【０１３４】
この場合、周波数電圧変換回路１３は、図示するように、スイッチＳＷ１，ＳＷ２から構成されるスイッチ部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３、およびスイッチＣＳＷ０〜ＣＳＷ３からなる図１２の構成に、静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７、ならびにスイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７か追加された構成となっている。ここで、静電容量素子Ｃ１０〜Ｃ１３，Ｃ１１−１、Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７の容量値は等しい。
【０１３５】
スイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７の一方の接続部は、スイッチＳＷ１とスイッチＳＷ２の接続部にそれぞれ接続されている。スイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７の他方の接続部には、静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７の一方の接続部がそれぞれ接続されており、該静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
【０１３６】
また、スイッチＣＳＷ１−１の制御端子は、周波数調整制御信号ＳＥＬＣ１が入力されるように接続されており、スイッチＣＳＷ２−１〜ＣＳＷ２−３の制御端子には、周波数調整制御信号ＳＥＬＣ２が入力されるようにそれぞれ接続されている。
【０１３７】
スイッチＣＳＷ３−１〜ＣＳＷ３−７の制御端子には、周波数調整制御信号ＳＥＬＣ３が入力されるようにそれぞれ接続されている。その他の接続構成については、図１２と同様である。このとき、各容量間の容量比は２の重み付けすると制御の利便性がよいが、かならずしも２の重み付けである必要はなく同じ容量値であっても良く適宜重み付けをしても良い。
【０１３８】
図１４は、図１２の周波数電圧変換回路１３の動作の一例を示すタイミングチャートである。
【０１３９】
制御信号ＺＣＨＲは、制御回路１２において、クロック信号ＣＫＯＵＴを２分周することで生成し、その幅Ｌは、クロック信号ＣＫＯＵＴの周期に等しい。また、制御信号ＤＩＳＣは、チャージ時間に影響を与えないタイミングで、電圧ＶＳＩＧを基準電位ＶＳＳと等しくして、静電容量素子Ｃ，Ｃ１０〜Ｃ１３の電荷をディスチャージする。
【０１４０】
なお、図１４では、クロック信号ＣＫＯＵＴの４サイクルに１回、制御を実施した場合を例としているが、２クロック信号ＣＫＯＵＴの２サイクルに１回制御をかけてもよく、また、４サイクル以上であっても周波数電圧変換回路１３の動作に影響を与えるものではない。
【０１４１】
クロック発振回路２は、周波数電圧変換回路１３において、式（５）に示されるように出力電圧ＶＳＩＧが基準電圧ＶＲＥＦＣと等しくなるよう負帰還制御を行う。高い周波数精度を実現するためにはチャージ動作における電源、温度依存性がなく、非線形成分を作りこまないことが必要である。
【０１４２】
【数５】
【０１４３】
図１２、および図１３に示した回路構成では静電容量素子のプラス電極（以下、チャージ後の電圧レベルが高い側の電極をプラス電極という）側にスイッチＣＳＷ０〜ＣＳＷ３を設け、静電容量素子Ｃ１０〜Ｃ１３をそれぞれ制御する。
【０１４４】
静電容量素子Ｃ１０〜Ｃ１３は、容量の絶対値（図１２）もしくは単位容量の接続数が異なるもの（図１３）で構成され、設計者が意図する周波数範囲をカバーするよう設ける。ばらつきを考慮すると単位容量数で重み付けするのがよく、制御の便利性で考えると２の重み付けするとよい。
【０１４５】
静電容量素子を選択するスイッチＣＳＷは、たとえば、図１５に示すように、ＮチャネルＭＯＳトランジスタで構成したり、あるいは、図１６に示すように、ＮチャネルＭＯＳのトランジスタとＰチャネルＭＯＳのトランジスタとを並列接続する構成とする。
【０１４６】
また、基準電圧ＶＲＥＦＣの設定レベルには、制限があり高いレベルに設定できないためスイッチとなるトランジスタに十分なバイアスをかけることができず、チャージ動作とともにソース電圧が変化することでＯＮ抵抗が高くなり、式（５）にＯＮ抵抗と容量による非線形性が発生するため、ＰチャネルＭＯＳトランジスタをスイッチとして適用するメリットは少ない。
【０１４７】
ＮチャネルＭＯＳのトランジスタでスイッチを構成する場合も、図１４に示すように、ＰチャネルＭＯＳトランジスタによるスイッチと同様、チャージとともにソース電圧が上昇するためチャージ期間において一定のＯＮ抵抗とすることができず容量の電圧上昇に非線形成分を発生してしまう。
【０１４８】
よって、ＮチャネルＭＯＳトランジスタによるスイッチのＯＮ抵抗が影響しない低電圧レベルで基準電圧ＶＲＥＦＣを設定するという制限付きであれば、ＮチャネルＭＯＳによるスイッチで容量による周波数切り替えが実現できる。
【０１４９】
また、出力電圧ＶＳＩＧに、ＮチャネルＭＯＳトランジスタによるスイッチの寄生容量Ｃｐ２が発生するため、図１２の回路構成では、寄生容量Ｃｐ２が影響しないよう大きい容量とすることが望ましい。
【０１５０】
図１７は、静電容量素子のマイナス電極（以下、チャージ後の電圧レベルが低い側の電極をマイナス電極という）側にＮチャネルＭＯＳからなるスイッチＣＳＷ０〜ＣＳＷ３を設けた周波数電圧変換回路１３の一例を示す説明図である。
【０１５１】
また、図１８は、静電容量素子のマイナス電極側にＮチャネルＭＯＳからなるスイッチＣＳＷ０〜ＣＳＷ３，ＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７を設けた周波数電圧変換回路１３の一例を示す説明図である。
【０１５２】
図１９は、図１７の周波数電圧変換回路１３におけるノードＶｘの動作波形の一例を示したタイミングチャートである。
【０１５３】
図１７に示すように、静電容量素子Ｃ，Ｃ１〜Ｃ４のマイナス電極側にスイッチＣＳＷ０〜ＣＳＷ３を設けることにより、チャージ期間のＯＮ抵抗を一定（ゲート−ソース間電圧一定）にすることができ、チャージ動作の非線形性を改善することができる。
【０１５４】
しかし、静電容量素子Ｃ，Ｃ１〜Ｃ４のマイナス電極側にスイッチＣＳＷ０〜ＣＳＷ３を設けたことで、図１９に示すように、非選択時に図１７に示したノードＶｘは不定となり、スイッチＣＳＷ０〜ＣＳＷ３を介したリーク電流によりＶｘ電位が上昇して周波数精度へ影響をおよぼす。
【０１５５】
ここでは、図１７の回路構成について述べたが、図１８の回路構成であっても同様に、ノードＶｘが不定となり、スイッチＣＳＷ０〜ＣＳＷ４−７を介したリーク電流によりＶｘ電位が上昇して周波数精度へ影響をおよぼす。
【０１５６】
図２０は、不定となるノードＶｘを基準電位ＶＳＳレベルへリセットする機能を有した周波数電圧変換回路１３の一例を示す説明図である。
【０１５７】
この場合、周波数電圧変換回路１３は、図示するように、図１７の回路構成に、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４、およびインバータＩｖ１〜Ｉｖ４からなるリセット部が新たに追加された構成となっている。
【０１５８】
インバータＩｖ１〜Ｉｖ４の入力部には、周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３がそれぞれ入力されるように接続されている。インバータＩｖ１〜Ｉｖ４の出力部には、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の一方の入力部がそれぞれ接続されており、該否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の他方の入力部には、制御回路１２から出力されるリセット信号ＲＳＴがそれぞれ入力されるように接続されている。
【０１５９】
また、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の出力部には、スイッチＣＳＷ０〜ＣＳＷ３の制御端子がそれぞれ接続されている。その他の接続構成については、図１７と同様である。
【０１６０】
この図２０の回路では、非選択の静電容量素子とスイッチ間の不定となるノードＶｘを１回の制御サイクルの間に基準電位ＶＳＳへ接続するリセット動作を実施し、ノードＶｘを以下の式（６）に示すように選択容量と不定ノードの寄生容量との分圧でレベルが決まるようにしたものである。
【０１６１】
【数６】
【０１６２】
リセット機能を導入するため、周波数電圧変換回路１３には、リセット信号ＲＳＴが新たに入力される構成とした。
【０１６３】
また、図２１は、図２０の周波数電圧変換回路１３の動作の一例を示すタイミングチャートである。
【０１６４】
図示するように、リセット信号ＲＳＴにＬレベル信号が入力されると、不定となっているノードＶｘのスイッチ（ＣＳＷ０〜ＣＳＷ３）がＯＮとなり、ノードＶｘが基準電位ＶＳＳの電圧レベルにリセットされている。リセット動作は、周波数精度への影響がないタイミングで実施される必要があり、容量のディスチャージ期間に実施されるのがよい。
【０１６５】
図２０に示したリセット機能は、図２２に示すように、図１８に示した周波数電圧変換回路１３にも適用することができる。この場合、周波数電圧変換回路１３は、図１８の回路構成に、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４，ＮＡＮＤ２−１，ＮＡＮＤ３−１〜３−３，ＮＡＮＤ４−１〜４−７、およびインバータＩｖ１〜Ｉｖ４，Ｉｖ２−１，Ｉｖ３−１〜Ｉｖ３−３，Ｉｖ４−１〜Ｉｖ４−７が新たに追加された構成となる。
【０１６６】
図２３は、図２０の周波数電圧変換回路１３を制御する制御回路１２の一例を示す説明図である。また、図２４は、図２３の制御回路における各部信号のタイミングチャートである。
【０１６７】
制御回路１２は、図２３に示すように、インバータＩｖ５〜Ｉｖ２１、否定論理積回路ＮＡＮＤ５〜ＮＡＮＤ８、フリップフロップＦＦ１〜ＦＦ４から構成されている。制御回路１２は、図２３に示すように、クロック信号ＣＫＯＵＴの周波数精度を決定するチャージ信号である制御信号ＺＣＨＲを、該クロック信号ＣＫＯＵＴの立ち上りエッジのみを使用することで精度よく制御信号に出力周期の情報をもたせ、周波数電圧変換動作を実現している。また、リセット信号ＲＳＴは、ディスチャージ信号である制御信号ＤＩＳＣを用いて生成されている。
【０１６８】
図２５は、図２０の周波数電圧変換回路１３の他の回路構成を示した説明図である。また、図２６は、周波数電圧変換回路１３と積分回路１４の接続の一例を示した説明図である。
【０１６９】
この場合、周波数電圧変換回路１３は、図２０に示す回路に、スイッチＣＳＷ１０〜ＣＳＷ１３、静電容量素子Ｃ１４〜Ｃ１７、およびインバータＩｖ２２〜ＩＶ２５から構成されている。
【０１７０】
積分回路１４は、図２６に示すように、制御信号ＳＡＭＰによって制御されるサンプリングスイッチとなるスイッチＳＷ３を介して接続されており、並列型スイッチドキャパシタ積分回路を構成している。
【０１７１】
スイッチＳＷ３は、図２７に示すように、インバータＩｖ２４、静電容量素子Ｃ１８，Ｃ１９、ならびにＮチャネルＭＯＳのトランジスタＴＳＷ１から構成される。
【０１７２】
よって、周波数電圧変換回路１３から出力される電圧ＶＳＩＧは、チャージが完了した後、積分回路１４にそのノードが接続されるまで電圧をホールドする必要がある。
【０１７３】
前述した図２０に示す回路構成では、ホールド期間に選択されていないトランジスタ（ＣＳＷ０〜ＣＳＷ３）のドレイン−ソース間に式（６）で示す電圧がかかってしまうため微小ながらサブスレッショルドリークを発生してしまい、出力周波数にわずかながら温度依存性が発生してしまう。
【０１７４】
しかし、図２５の回路構成では、選択スイッチとなるトランジスタをＮチャルＭＯＳを直列接続した２段の構成とすることでそのリーク電流を抑えている工夫をしている。更に、直列接続されたＭＯＳトランジスタの接続部を、ＭＯＳ容量を介してインバータの出力に接続することにより、非選択時にＨｉレベルとなる。これにより、リーク電流が抑えられるようにＭＯＳトランジスタの端子電位の制御することができる。
【０１７５】
また、図２８は、図２２の周波数電圧変換回路１３の他の回路構成を示した説明図である。
【０１７６】
図２８の周波数電圧変換回路１３は、図２２の回路構成に、インバータＩｖ２３−１，Ｉｖ２４−１〜Ｉｖ２４−３，Ｉｖ２５−１〜Ｉｖ２５−７，Ｉｖ２２，Ｉｖ２３，Ｉｖ２３−１，Ｉｖ２４，Ｉｖ２４−１，Ｉｖ２４−３，Ｉｖ２５、スイッチＣＳＷ１０，ＣＳＷ１１，ＣＳＷ１１−１，ＣＳＷ１２，ＣＳＷ１２−１〜ＣＳＷ１２−３，ＣＳＷ１３，ＣＳＷ１３−１〜ＣＳＷ１３−７、静電容量素子Ｃ１４，Ｃ１５、Ｃ１５−１，Ｃ１６，Ｃ１６−１〜Ｃ１６−３，Ｃ１７，Ｃ１７−１〜Ｃ１７−７から構成されている。
【０１７７】
この場合も図２５と同様に、選択スイッチとなるトランジスタをＮチャネルＭＯＳを直列接続した２段の構成とし、リーク電流を抑えている。
【０１７８】
式（２）に示すように周波数電圧変換回路１３から出力される電圧ＶＳＩＧにおける寄生容量Ｃｐｘは、周波数精度へ影響を与える。
【０１７９】
たとえば、図２０に示すように、非選択の静電容量素子（Ｃ１〜Ｃ４）とスイッチＣＳＷ間の寄生容量Ｃｐｘは切り替え容量Ｃｘとの並列容量として電圧ＶＳＩＧに見えてくる。
【０１８０】
【数７】
【０１８１】
よって、寄生容量Ｃｐｘを最小限に抑える必要がある。図２９は、図２８の周波数電圧変換回路１３における寄生容量Ｃｐｘを最小限に抑えるレイアウトの一例を示した説明図である。
【０１８２】
図示するように、制御単位容量となる静電容量素子Ｃ１〜Ｃ４，Ｃ２−１，Ｃ３−１〜Ｃ３−３，Ｃ４−１〜Ｃ４−７とコントロール部（図２８の点線で囲んだ回路構成）ＣＮＴとの配線Ｈ１〜Ｈ４を最短にそれぞれ接続して寄生容量を抑える。リセット信号がファンクション毎に変化するためコントロール部ＣＮＴは、静電容量素子の上方、もしくは下方に配置して、静電容量素子とのクロストークを避ける配置を行う。
【０１８３】
それにより、本実施の形態１によれば、周波数電圧変換回路１３における容量ノード１１２を接続される静電容量素子数を変更することができるので、クロック発振回路２は、高精度な目標周波数のクロック信号を生成することができる。
【０１８４】
（実施の形態２）
前記実施の形態１では、周波数切り替えを静電容量素子の値や静電容量素子の数を変化させることで、高精度に目標周波数となるようにクロック信号を調整する技術について説明したが、本実施の形態２では、電流切り替え方式によってクロック信号の目標周波数を調整する技術に述べる。
【０１８５】
周波数切り替えを、従来の電流切り替え方式により行う方法では、精度の高い周波数のクロック信号を得られなかったが、電流切り替えの方式に改善を加えることで、従来より高い精度の周波数のクロック信号を得ることも可能である。
【０１８６】
本実施の形態では、電流切り替え方式（トランジスのサイズや数を変えるもの）について説明する。
【０１８７】
図３０は、本実施の形態２による電流発生回路の詳細な回路構成を示した説明図、図３１は、図３０の電流発生回路に電流切り替え機能を持たせた際の一例を示す説明図、図３２は、図３１の電流発生回路の他の例を示す説明図、図３３は、図２の周波数電圧変換回路のスイッチ部における詳細な構成を示す説明図、図３４は、図３０の電流発生回路が接続される周波数電圧変換回路における周波数電圧変換動作のタイミングチャート、図３５は、電圧ＶＮＤＤが変動した際の周波数電圧変換回路における周波数電圧変換動作のタイミングチャート、図３６は、図３３の周波数電圧変換回路の他の例を示した説明図、図３７は、図３６の周波数電圧変換回路に用いられるアナログスイッチの一例を示す説明図である。
【０１８８】
本実施の形態２において、図３０は、電流出力回路１１の詳細な回路構成を示した説明図である。
【０１８９】
電流出力回路１１は、図示するように、オペアンプＡＭＰ１、ＰチャネルＭＯＳのトランジスタＭＢ１０，ＭＢ２０，ＭＣ１０，ＭＣ２０、ならびに抵抗Ｒ０から構成されている。
【０１９０】
オペアンプＡＭＰ１の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＭＢ１０，ＭＢ２０のゲートがそれぞれ接続されている。
【０１９１】
これらトランジスタＭＢ１０，ＭＢ２０の一方の接続部には、電源電圧ＶＤＤが供給されるように接続されている。トランジスタＭＢ１０の他方の接続部には、トランジスタＭＣ１０の一方の接続部が接続されており、該トランジスタＭＣ１０の他方の接続部には、オペアンプＡＭＰ１の正（＋）側入力端子、ならびに抵抗Ｒ０の一方の接続部がそれぞれ接続されている。抵抗Ｒ０の他方の接続部には、基準電位ＶＳＳが接続されている。
【０１９２】
トランジスタＭＢ２０の他方の接続部には、トランジスタＭＣ２０の一方の接続部が接続されている。これらトランジスタＭＣ１０，ＭＣ２０のゲートには、バイアス電圧Ｂｉａｓｐが供給されている。トランジスタＭＣ２０の他方の接続部には、周波数電圧変換回路１３が接続されている。
【０１９３】
この電流出力回路１１は、基準電圧発生回路１０の基準電圧ＶＲＥＦＩをボルテージフォロアして抵抗Ｒに基準電圧ＶＲＥＦＩをかけ、電流Ｉｒｅｆ＝ＶＲＥＦＩ／Ｒを生成する。
【０１９４】
このとき、基準電圧ＶＲＥＦＩは、抵抗Ｒ０がもつ１次温度係数と同等の温度係数をもつよう、電流出力回路１１が調整することにより、電流Ｉｒｅｆを温度依存性を持たない電流とすることができる。
【０１９５】
電流Ｉｒｅｆは、トランジスタＭＢ１０，ＭＢ２０によりカレントミラーして周波数電圧変換回路１３へ出力される。この場合、カスコード接続したトランジスタＭＣ１０，ＭＣ２０を用いることにより、トランジスタＭＢ１０とトランジスタＭＢ２０のドレイン−ソース間電圧Ｖｄｓを同一とし、電流Ｉｃｏｎｓｔの電圧依存性をなくしている。
【０１９６】
図３１は、図３０の電流出力回路１１に電流切り替え機能を持たせた際の一例を示す説明図である。この場合、図３０の回路構成に、制御回路１２の制御信号ＳＥＬＩによって動作するセレクタＳＥＬとトランジスタＭＢ３０，ＭＣ３０が新たに設けられた構成となっており、カスコード接続を用いた実施例である。
【０１９７】
トランジスタＭＢ３０の一方の接続部には、電源電圧ＶＤＤが供給されており、該トランジスタＭＢ３０の他方の接続部には、トランジスタＭＣ３０の一方の接続部が接続されている。
【０１９８】
トランジスタＭＢ３０のゲートには、オペアンプＡＭＰ１の出力部が接続されており、およびＭＣ３０の他方の接続部には、トランジスタＭＣ２０の他方の接続部が接続されている。
【０１９９】
セレクタＳＥＬは、制御信号ＳＥＬＩに基づいて、トランジスタＭＣ３０のゲートに入力される信号が、電源電圧ＶＤＤ、またはバイアス電圧Ｂｉａｓｐのいずれかとなるように選択して出力する。
【０２００】
また、図３２は、図３１の回路構成に、新たにオペアンプＡＭＰ４を追加した構成となっており、レギュレーテッドカスコード接続を用いた実施例である。オペアンプＡＭＰ４の出力には、トランジスタＭＣ２０のゲートが接続されている。このオペアンプＡＭＰ４の負（−）側入力端子には、トランジスタＭＢ１０とトランジスタＭＣ１０との接続部が接続されており、該オペアンプＡＭＰ４の正（＋）側入力端子には、トランジスタＭＢ２０とトランジスタＭＣ２０との接続部が接続されている。
【０２０１】
図３１、図３２いずれの電流出力回路１１においてもセレクタＳＥＬによってＯＮ／ＯＦＦが制御されるトランジスタをカスコード接続されたトランジスタＭＣ３０とすることで切り替えに伴う電流精度の劣化を防止する効果がある。これはカスコード接続せずにトランジスタＭＢ３０のゲートとオペアンプＡＭＰ１の間にセレクタＳＥＬを挿入する場合を考えてみると解りやすい。この場合、ＭＢ１０のドレイン電圧は電圧ＶＦＢＣＫ、ＭＢ２０とＭＢ３０のドレイン電圧は電圧ＶＮＤＤであり、トランジスタＭＢ１０、トランジスタＭＢ２０、トランジスタＭＢ３０のドレイン−ソース間電圧が異なるためカレントミラー回路を構成するトランジスタＭＢ１０，ＭＢ２０とトランジスタＭＢ３０の間の電流比がトランジスタサイズに比例しなくなってしまう可能性がある。一方、カスコード接続したトランジスタＭＣ３０をセレクタＳＥＬによってＯＮ／ＯＦＦする場合はカスコード接続によりドレイン−ソース間電圧が等しくなるため、電流の精度を保って電流切り替え機能を実現できるという効果がある。
【０２０２】
電流出力回路１１を、以上のような構成とすることにより、温度依存性のない定電流Ｉｃｏｎｓｔを生成することができる。
【０２０３】
次に、電流出力回路１１からの定電流Ｉｃｏｎｓｔとチャージ信号である制御信号ＺＣＨＲを用いた周波数電圧変換動作をいかに精度よく行うかが技術課題となる。着目すべきは電流出力回路１１の出力はＰチャネルＭＯＳデバイスによって構成されている点である。
【０２０４】
一般に、半導体装置に内蔵されるオシレータのように電源電圧の変動に対して高いアナログ精度を実現する必要がある場合、基準電位ＶＳＳレベルを基準として回路を動作させることが基本となる。
【０２０５】
しかしながら、電流発生回路のＰＭＯＳデバイスの基板は電源電圧ＶＤＤに給電されており、ドレイン、ソースと電源電圧ＶＤＤ間には、拡散容量Ｃｐ１が存在する。よって、その拡散容量Ｃｐ１にチャージされる電荷量Ｃｐ１・ΔＶＮＤＤは、電源電圧ＶＤＤの依存性をもつこととなる。
【０２０６】
したがって周波数電圧変換回路は、周波数精度向上のため電圧ＶＮＤＤが供給されるノードが電源によらず変動しない構成とする必要がある。
【０２０７】
図３３は、電圧ＶＮＤＤの変動を低減する一例であり、図２に示す周波数電圧変換回路１３のスイッチ部における詳細な構成を示す説明図である。
【０２０８】
周波数電圧変換回路１３のスイッチ部は、図示するように、スイッチＳＷ１を構成するトランジスタＭＳＷ１，ＭＳＷ２、インバータＩｖ２０と、スイッチＳＷ２を構成するトランジスタＭＳＷ３，ＭＳＷ４とからなる。
【０２０９】
トランジスタＭＳＷ１，ＭＳＷ２は、制御信号ＺＣＨＲによって動作制御され、電流Ｉｃｏｎｓｔの流れを切り替えるカレントスイッチとして動作する。カレントスイッチの構成をとるのは、スイッチＳＷ１がオフしているときに電流Ｉｃｏｎｓｔを流すパスが消失することで引き起こされる電圧ＶＮＤＤの変動を防止するためである。このとき、トランジスタＭＳＷ１とトランジスタＭＳＷ２のサイズ、およびデバイス種は同一である。
【０２１０】
また、電圧ＶＮＤＤを変動しないようにするためには、チャージ過程においてトランジスタＭＳＷ１を飽和動作させる必要がある。トランジスタＭＳＷ１の飽和動作の条件より、電圧ＶＳＩＧの電圧レベル、つまり基準電圧ＶＲＥＦＣのレベルに関する設計式（式（７））を立てることができる。
【０２１１】
【数８】
【０２１２】
ここで、Vthp_msw1は、トランジスタＭＳＷ１のしきい値電圧であり、Vov_msw1は電圧ＶＮＤＤからVthp_msw1を引いた電圧であり、トランジスタＭＳＷ１のドレイン−ソース間電圧がVov_msw1より大きいことがトランジスタＭＳＷ１の飽和動作条件である。式（７）によると電圧ＶＲＥＦＣをVthp_msw1より小さくすることにより結果的に電圧ＶＳＩＧの電位と電圧ＶＮＤＤの電位との電位差を確保することができ、トランジスタＭＳＷ１の飽和動作条件を満たすことが解る。このため本実施例では電圧ＶＲＥＦＣをトランジスタＭＳＷ１のしきい値電圧Vthp_msw1より小さく設定することが重要である。
【０２１３】
図３４は、周波数電圧変換回路１３における周波数電圧変換動作のタイミングチャートであり、設計式（７）を満足した場合、トランジスタＭＳＷ１が飽和領域で動作し、電圧ＶＮＤＤは、周波数電圧変換動作中一定電圧に保つことが可能となる。
【０２１４】
一方、図３５は、設計式（７）を満足していない場合の波形を示している。図示するように、制御信号ＺＣＨＲによるチャージ動作の過程で、トランジスタＭＳＷ１が非飽和動作となり、電圧ＶＳＩＧの上昇とともに、電圧ＶＮＤＤの電圧レベルが変動してしまっている。その結果、電源、温度条件でΔＱ＝Ｃｐ１・ΔＶＮＤＤが変動するため周波数精度を悪化させる。
【０２１５】
また、図３６は、図３３の周波数電圧変換回路１３の他の例を示した説明図である。
【０２１６】
図３３の回路構成では、トランジスタＭＳＷ１，ＭＳＷ２のゲートが、１（Ｈｉ）、０（Ｌｏ）のＣＭＯＳレベルが印加されていた。設計式（７）を満足すれば、トランジスタＭＳＷ１，ＭＳＷ２のゲート電圧はＣＭＯＳ信号である必要はなく、たとえば、バイアス信号ｂｉａｓｎを、図３７に示すようなアナログスイッチＳＷＡによってトランジスタＭＳＷ１，ＭＳＷ２に印加するようにしてもよい。
【０２１７】
それにより、本実施の形態２では、電流出力回路１１がセレクタＳＥＬによってＯＮ／ＯＦＦが制御されるトランジスタをカスコード接続された構成とすることで、トランジスタの切り替え（電流切り替え）による電流精度の劣化を防止することが可能となり、温度依存性の少ない電流Ｉｃｏｎｓｔを生成し、周波数電圧変換回路１３に供給することで、クロック発振回路２が高精度な目標周波数のクロック信号を生成することができる。
【０２１８】
（実施の形態３）
図３８は、本発明の実施の形態３による電流発生回路の一例を示す説明図、図３９は、図３８の電流発生回路における他の例を示す説明図である。
【０２１９】
本実施の形態３において、図３８は、リーク電流対策を施した２ビットの切り替え機能を有した電流出力回路１１の一例を示す説明図である。
【０２２０】
図８、図９、図３１、および図３２に示したように、電流出力回路１１が周波数切り替え機能を有するとき、式（２）に示す選択されていない電流源のサブスレッショルドリーク電流Ｉｏｆｆが周波数精度に対して問題となる。リーク電流は電源、温度の依存性が大きいため、ゲート長の長いデバイスサイズで設計するとともに回路として根本対策を実施する必要がある。
【０２２１】
この場合、電流出力回路１１は、図示するように、図３１の回路構成に、ＰチャネルＭＯＳのトランジスタＭＢ４０，ＭＣ４０，ＭＳ１０，ＭＳ２０、およびインバータＩｖ２１，Ｉｖ２２を設けたから構成されている。
【０２２２】
この場合、周波数切り替え用電流源において、非選択時に電流を捨てるパスとなるトランジスタＭＳ２０を用意した。電流を捨てるパスのイネーブル信号は、制御回路１２から出力される制御信号ＳＥＬＩの反転信号で行う。
【０２２３】
電流を基準電位ＶＳＳに捨てることで、図３８のノードＶｚは、基準電位ＶＳＳレベルとなり、トランジスタＭＣ４０が逆バイアスされた状態となるため周波数電圧変換回路１３へ流入するリーク電流を抑えることが可能となる。
【０２２４】
また、図３９は、図３８の電流出力回路１１における他の例を示す説明図である。
【０２２５】
この場合、電流出力回路１１は、図３８の回路構成に、電流源ｉｓ１，ｉｓ２が設けられた構成となっている。トランジスタＭＳ１０，ＭＳ２０の他方の接続部（ソース）に電流源ｉｓ２をそれぞれ設けることにより、基準電位ＶＳＳに捨てる電流値をコントロールすることが可能となる。
【０２２６】
それにより、本実施の形態３によれば、電流出力回路１１に設けたトランジスタＭＳ２０によって周波数電圧変換回路１３へ流入するリーク電流を低減することができるので、より高精度な目標周波数のクロック信号を生成することができる。
【０２２７】
（実施の形態４）
図４０は、本発明の実施の形態４による基準電圧発生回路の一例を示す説明図、図４１は、図４０の基準電圧発生回路の簡略図、図４２は、図４０の基準電圧発生回路の他の例を示す説明図である。
【０２２８】
本実施の形態４において、図４０は、基準電圧ＶＲＥＦＩ，ＶＲＥＦＣを３ビットの温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＩ[2:0]，ＣＮＴＬ＿ＶＲＥＦＣ[2:0]に基づいて生成する基準電圧発生回路１０における詳細な構成の一例を示す説明図である。
【０２２９】
基準電圧発生回路１０は、抵抗Ｒ１１〜Ｒ１８、抵抗Ｒ２１〜Ｒ２４、抵抗Ｒ３１〜Ｒ３８、スイッチＳＷＴ０〜ＳＷＴ３、スイッチＳＷＩ０〜ＳＷＩ７、スイッチＳＷＣ０〜ＳＷＣ７、バイポーラ素子からなるトランジスタＢｉｐ１、およびデコーダＤＥＣ１，ＤＥＣ２から構成されている。
【０２３０】
抵抗Ｒ１１〜Ｒ１８は、直列接続されている。抵抗Ｒ１８の他方の接続部と基準電位ＶＳＳとの間には、直列接続されたトランジスタＢｉｐ１、抵抗Ｒ２１〜Ｒ２４と同じく直列接続された抵抗Ｒ３１〜Ｒ３８がそれぞれ並列接続されている。
【０２３１】
また、トランジスタＢｉｐ１、および抵抗Ｒ２１〜Ｒ２４のそれぞれの接続部には、基準電圧発生回路１０が生成したＰＴＡＴ（Proportional To Absolute Temperature）電流である電流Ｉｐｔａｔが供給されるように接続されている。
【０２３２】
抵抗Ｒ１１〜Ｒ１８のそれぞれの接続部には、スイッチＳＷＩ０〜ＳＷＩ７の一方の接続部が接続されており、これらスイッチＳＷＩ０〜ＳＷＩ７の他方の接続部は共通接続されて、基準電圧ＶＲＥＦＩの出力部となる。
【０２３３】
抵抗Ｒ３１〜Ｒ３８のそれぞれ接続部には、スイッチＳＷＣ０〜ＳＷＣ７の一方の接続部が接続されており、これらスイッチＳＷＣ０〜ＳＷＣ７の他方の接続部は共通接続されて基準電圧ＶＲＥＦＣの出力部となる。
【０２３４】
また、デコーダＤＥＣ１は、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＩをデコードし、任意のスイッチＳＷＩ０〜ＳＷＩ７のいずれかをＯＮさせる。デコーダＤＥＣ２は、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＣをデコードし、任意のスイッチＳＷＣ０〜ＳＷＣ７のいずれかをＯＮさせる。
【０２３５】
動作については、図４１の簡略図を用いて説明する。温度依存性を持たない電圧ＶFLATは、式（８）のように示され、制御信号ＣＮＴＬ＿ＫＴを用いてトランジスタＢｉｐ１のベース−エミッタ電圧Ｖｂｅの温度依存性を電流Ｉｐｔａｔと抵抗Ｒ２の積がもつ温度依存性で相殺するよう調整することで実現する。
【０２３６】
基準電圧ＶＲＥＦＣは、温度依存性を持たない電圧ＶFLATを式（９）のように抵抗分圧することで実現し、その出力レベルは、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＣによって制御する。
【０２３７】
基準電圧ＶＲＥＦＩは、式（１０）に示すように抵抗Ｒ１と電流Ｉｐｔａｔの積で定電流発生回路の抵抗の温度特性をキャンセルするように温度トリミング信号ＶＣＮＴＬ＿ＶＲＥＦＩによって出力レベルと温度特性を調整する。
【０２３８】
【数９】
【０２３９】
図４０に示した回路の特徴は、バイポーラ素子のトランジスタＢｉｐ１のエミッタに温度特性制御用途の直列接続された抵抗Ｒ２１〜Ｒ２４を接続している点である。バンドギャップリファレンス回路においても、同様の回路構成があるが、通常、バイポーラ素子のトランジスタＢｉｐ１のコレクタに直列抵抗を接続するのが一般的である。これはバンドギャップリファレンス回路の出力電圧の温度依存性を正にも負にもコントロールする必要があるためである。
【０２４０】
しかし、トランジスタＢｉｐ１のコレクタに接続するためシャントスイッチに用いるトランジスタの基板バイアス効果でそのＯＮ抵抗が大きくなり、周波数変動±１％に抑える必要がある半導体装置に内蔵されるオシレータでは、このＯＮ抵抗の温度依存性は無視できない。
【０２４１】
クロック発振回路２では、電圧ＶFLAT（図４０）において、正負の温度依存性のコントロールは不要であるため、トランジスタＢｉｐ１のエミッタ側に抵抗Ｒ２１〜Ｒ２４を接続する構成をとり、基板バイアス効果の対策をはかり、ＯＮ抵抗が周波数精度へ影響でないようにしている。
【０２４２】
以上の動作により同一の生成パスで温度依存性をもった基準電圧ＶＲＥＦＩと温度依存性を持たない基準電圧ＶＲＥＦＣの生成を実現している。
【０２４３】
また、図４２は、図４０の基準電圧発生回路１０の他の例を示す説明図である。
【０２４４】
基準電圧発生回路１０は、図４０の回路構成にオペアンプＡＭＰ５、およびＰチャネルＭＯＳのトランジスタＴＭＯＳ１が新たに追加されている。図４０に示した回路構成では、電圧ＶFLATを分圧して出力するため、電圧ＶFLAT以上の電圧レベルを生成することができない。
【０２４５】
そこで、図４２に示すように、電圧ＶFLATをオペアンプＡＭＰ５によるボルテージフォロア回路にて、直列接続された抵抗Ｒ３１〜Ｒ３８の中点に接続する構成としている。これにより電源、温度依存性のない電圧ＶＦＬＡＴ以上の電圧レベルを生成することが可能となる。
【０２４６】
本実施の形態４では、トランジスタＢｉｐ１のエミッタ側に抵抗Ｒ２１〜Ｒ２４を接続した構成とすることにより、トランジスタＢｉｐ１のＯＮ抵抗を低減することができるので、クロック発振回路２における周波数変動を低減することができる。
【０２４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、本発明に示された複数の実施の形態を、相互に組み合わせて実施することも可能である。
【０２４８】
前記実施の形態では、クロック発振回路２が、基準電圧発生回路１０、電流出力回路１１、制御回路１２、周波数電圧変換回路１３、積分回路１４、ならびに電圧制御発振回路１５によって構成された例を示したが、たとえば、図４３に示すように、制御回路１２と電圧制御発振回路１５との間に分周器１６を新たに設けた構成としてもよい。
【０２４９】
分周器１６を設けたことにより、クロック発振回路２の制御は、分周したクロック信号ＣＫＯＵＴの周期に対して実施されることになり、回路動作の周波数を高周波化することなく、クロック信号ＣＫＯＵＴの高周波化を実現することが可能となる。
【産業上の利用可能性】
【０２５０】
本発明は、動作クロックを内部生成する発振回路を備えた半導体装置における高精度なクロック信号の生成技術に適している。
【符号の説明】
【０２５１】
１ 半導体装置
２ クロック発振回路
３ レジスタ
４ メモリ
５ 分周回路
６ ＣＰＵ
７ Ａ／Ｄ変換器
８ タイマ
９ 周辺回路
１０ 基準電圧発生回路
１１ 電流出力回路
１２ 制御回路
１３ 周波数電圧変換回路
１４ 積分回路
１５ 電圧制御発振回路
１６ 分周器
１８ 発振回路
１９ 内部回路
１００ 電源端子
１１１ クロック設定部
１１２ 容量ノード
１１３ 静電容量素子部
１１４ 静電容量素子部
１１５ 容量選択スイッチ
１２０ 基準電圧ノード
１２１ チャージスイッチ
１２２ ディスチャージスイッチ
１２５ 出力ノード
１０１１ 電流発生回路
ＢＧＲ バンドギャップリファレンス回路
Ｒｏｓｃ 抵抗
Ｒ０ 抵抗
Ｒ 抵抗
Ｒ１〜Ｒ４ 抵抗
Ｒ１１〜Ｒ１８ 抵抗
Ｒ２１〜Ｒ２４ 抵抗
Ｒ３１〜Ｒ３８ 抵抗
Ｑ１ トランジスタ
Ｔ１，Ｔ２トランジスタ
ＭＢ１，ＭＢ２ トランジスタ
Ｍ０〜Ｍ３ トランジスタ
ＭＢ１０ トランジスタ
ＭＢ２０ トランジスタ
ＭＢ３０ トランジスタ
ＭＢ４０ トランジスタ
ＭＣ１０ トランジスタ
ＭＣ２０ トランジスタ
ＭＣ３０ トランジスタ
ＭＣ４０ トランジスタ
ＴＳＷ１ トランジスタ
ＴＭＯＳ１ トランジスタ
ＭＳＷ１〜ＭＳＷ４ トランジスタ
Ｂｉｐ１ トランジスタ
ＡＭＰ１〜ＡＭＰ５ オペアンプ
ＳＷ１〜ＳＷ３ スイッチ
ＣＳＷ０〜ＣＳＷ３ スイッチ
ＣＳＷ１０〜ＣＳＷ１３ スイッチ
ＳＷＴ０〜ＳＷＴ３ スイッチ
ＳＷＩ０〜ＳＷＩ７ スイッチ
ＳＷＣ０〜ＳＷＣ７ スイッチ
ＳＷＡ アナログスイッチ
Ｃ 静電容量素子
Ｃ１，Ｃ２ 静電容量素子
Ｃ１０〜Ｃ１９ 静電容量素子
ＮＡＮＤ１〜ＮＡＮＤ８ 否定論理積回路
Ｉｖ１〜Ｉｖ２５ インバータ
ＦＦ１〜ＦＦ４ フリップフロップ
Ｈ１〜Ｈ４ 配線
ＣＮＴ コントロール部
ＤＥＣ１，ＤＥＣ２ デコーダ
【技術分野】
【０００１】
本発明は、回路動作に用いられるクロック信号を発生させるクロック発振回路を有する半導体装置に有効な技術に関するものである。
【背景技術】
【０００２】
マイクロコンピュータなどの半導体装置においては、機器の小型化やコスト低減などのため外付け部品の削減が求められおり、ＣＰＵ(Central Processing Unit)や周辺機能ブロックなどの内部モジュールへ供給するクロック信号を生成するクロック発振回路が該半導体装置に内蔵されたものがある。
【０００３】
さらに、一般には、クロック発振回路が生成したクロック信号を分周する分周器を有する。分周器は、分周比の選択によりクロック周波数の選択肢を増やすために設けられている。
【０００４】
また、クロック発振回路は、たとえば、基準電圧発生回路、電流発生回路、制御回路、周波数電圧変換回路、発振回路を有する。周波数電圧変換回路、発振回路、制御回路でフィードバックループを構成する。
【０００５】
基準電圧発生回路は、基準電圧ＶＲＥＦＩ，ＶＲＥＦＣをそれぞれ生成し、電流発生回路と発振回路へ出力する。電流発生回路は、基準電圧に基づき、ほぼ一定の電流を出力する定電流発生回路が用いられる。
【０００６】
ここでは電源、温度依存性が小さい電流Ｉｒｅｆを生成する。周波数電圧変換回路は、電流発生回路が生成した電流Ｉｒｅｆ、容量と制御回路が生成した制御信号に基づいて、電圧ＶＳＩＧを生成する。
【０００７】
制御回路は、電圧制御発振回路が生成したクロック信号に基づいて制御信号を生成する。周波数電圧変換回路は、電流発生回路が生成した電流、容量と制御回路が電圧制御発振回路から出力されるクロック信号から生成された制御信号に基づいて、電圧を生成する。発振回路は積分回路を有する。
【０００８】
積分回路は、基準電圧発生回路が生成した基準電圧ＶＲＥＦＣと周波数電圧変換回路から出力される電圧ＶＳＩＧとが等しくなるよう電圧制御発振回路の制御電圧を変え、クロック周期を所望の周波数に調整する。
【０００９】
この種のクロック発振回路としては、たとえば、電流制御発振器、分周器、周期比較回路、積分器、および電圧−電流変換回路を直列接続し、終段の電圧−電流変換回路の出力電流を初段の電流制御発振器の入力側に帰還し、電流制御発振器の出力を発振出力とすることにより、発振周波数の安定化、および発振精度の向上を図るものが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３０００２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところが、上記のような半導体装置内部に設けられたクロック発振回路におけるクロック生成技術では、次のような問題点があることが本発明者により見出された。
【００１２】
従来の半導体装置に設けられたクロック発振器であるオンチップオシレータの基本構成を図４４に示す。
【００１３】
オンチップオシレータは基準電圧発生回路、電流発生回路、制御回路、周波数電圧変換回路、積分回路、電圧制御発振回路でフィードバックループを構成するクロック発振回路で構成される。
【００１４】
上記したクロック発振回路が生成するクロック信号の発振周期Ｔは、周波数電圧変換回路に内蔵される容量Ｃと回路中で生成される定電流成分ＶＲＥＦＩ／Ｒ、および基準電圧ＶＲＥＦＣにより下記式（１）で表される。
【００１５】
発振周期Ｔは定数である容量Ｃと抵抗Ｒに対して基準電圧ＶＲＥＦＩおよび基準電圧ＶＲＥＦＣの比を制御することで一定に保たれる。
【００１６】
【数１】
【００１７】
図４４の回路について動作を説明する。
【００１８】
基準電圧発生回路は基準電圧ＶＲＥＦＣ，ＶＲＥＦＩを生成し、電流発生回路と積分回路へ出力する。電流発生回路は電源電圧の変化や温度の変化に対する温度依存性が小さい定電流Ｉｒｅｆを内部で生成しカレントミラー回路で一定の比率で変換して電流Ｉｃｏｎｓｔを生成して周波数電圧変換回路へ出力する。周波数電圧変換回路は電流発生回路から出力される電流Ｉｃｏｎｓｔと電圧制御発振回路クロックから制御回路で生成された制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰを用いて電圧ＶＳＩＧを生成する。制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰは出力クロック周期と同じパルス幅をもつ信号である。積分回路は電圧ＶＳＩＧをサンプリングし電源、温度依存性のない基準電圧ＶＲＥＦＣと周波数電圧変換回路出力ＶＳＩＧが等しくなるよう電圧制御発振回路の制御電圧ＶＣＮＴを変え、クロック周期を所望の周波数に調整する。
【００１９】
また、該クロック発振回路は、式（１）に対して式（２）に示すように回路を構成する素子の温度特性や回路のばらつきなどに起因する誤差要因が存在する。
【００２０】
【数２】
【００２１】
C(t)は式（１）の理想的な容量Ｃに対して温度依存のある静電容量素子、R(t)は式（１）の理想的なＲに対して温度依存性のある抵抗素子であることを表現している。また、Ｍは、式（１）には示されていないが周波数切り替え機能のためのカレントミラー回路による電流変換比の定数である。
【００２２】
誤差要因としては以下のものがあげられる。
（1）カレントミラー回路を構成するトランジスタのしきい値電圧ミスマッチ、ΔVthなどに起因する電流誤差ΔImismatchがあり、この電流誤差ΔImismatchは式（１）の分母の電流成分に加算または減算される形で誤差となる。
（2）電流発生回路から周波数電圧変換回路に至る端子ＮＤＤにおける寄生容量Cp1と端子ＮＤＤの電圧変動ΔＶＮＤＤは分子の容量と電圧の積の成分に加算される形で誤差となる。
（3）周波数電圧変換回路の出力信号に接続される寄生容量Cp2は周波数電圧変換回路の内部容量C(t)に加算される形で誤差となる。
（4）カレントミラー回路を構成するトランジスタのサブスレッショルドリークIoffは分母の電流成分に加算されて誤差となる。
（5）電流発生回路、積分回路のオペアンプにおけるオフセット電圧、Ｖｏｆ１およびＶｏｆ２はそれぞれ分母と分子の電圧成分ＶＲＥＦＩ，およびＶＲＥＦＣに加算されて誤差となる。
【００２３】
(1)の電流誤差ΔImismatchは、定数Ｍにより周波数を切り替えた場合に変化し、期待される周波数に対し変動を引き起こす。周波数切り替えは、半導体装置の仕様により必要がある場合に内蔵される機能であるが、周波数を切り替えることにより周波数精度が変動して、それによるアプリケーションへの影響などの問題が発生してしまう恐れが生じる。
【００２４】
このように、クロック信号における高い周波数精度を実現するためには、式(2)の誤差要因を対策して周波数によらず一定の精度を実現することが必須である。
【００２５】
従来においてクロック周波数(クロック周波数に基づいて生成された動作周波数も含む)を変更したい場合、定数Mを変える。定数Mはカレントミラー回路のトランジスタサイズを変えることで行う。しかしながら、トランジスタサイズが変わることで、トランジスタばらつきの変動で電流誤差ΔImismatchが変化する。
【００２６】
このように、クロック周波数を切り替えた場合に、トランジスタばらつきによる影響が重要な要因の１つであり、クロック周波数がばらつくということが判った。
【００２７】
本発明の目的は、クロック周波数の設定を変えた場合でも電源や温度などに変動があっても、高精度なクロック信号を生成することのできる技術を提供することにある。
【００２８】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
本発明は、外部からの電源電圧が供給される電源端子と、クロック信号を出力するクロック発振回路と、前記クロック信号に基づいて生成される動作周波数に応じて動作する内部回路とを備え、前記クロック発振回路は、前記電源電圧および温度に対する出力電流の依存性を調整できる電流出力回路と、前記出力電流を受ける容量ノードに並列に接続された複数の静電容量素子を有し、接続される複数の静電容量素子の数を変更することにより、前記クロック信号の周波数が変更される周波数電圧変換回路と、前記クロック信号の周波数を設定するクロック設定信号を生成し、前記周波数電圧変換回路に出力するクロック設定部とを有することを特徴とするものである。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３２】
（１）周波数電圧変換回路の容量値を可変してクロック信号の周波数切り替えを行うことができるので、高精度なクロック信号を生成することができる。
【００３３】
（２）上記（１）により、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１による半導体装置の構成例を示すブロック図である。
【図２】図１の半導体装置に設けられたオシレータ部における構成の一例を示す説明図である。
【図３】図２のオシレータ部に設けられた基準電圧発生回路が生成する電圧の温度依存性の一例を示した説明図である。
【図４】図２のオシレータ部が目標の周波数より速いクロック信号を調整する過程の一例を示すタイミングチャートである。
【図５】図２のオシレータ部が目標の周波数より遅いクロック信号を調整する過程の一例を示すタイミングチャートである。
【図６】図２のオシレータ部におけるクロック信号の発振周波数と目標の周波数とが一致している場合の動作例を示すタイミングチャートである。
【図７】図２のオシレータ部に設けられたに電圧制御発振回路のＶＦ(Voltage-Frequency)特性の一例を示す説明図である。
【図８】本発明者が検討したトランジスタサイズによってカレントミラー比を変更して周波数切り替えする電流発生回路の一例を示す説明図である。
【図９】本発明者が検討したトランジスタ個数によってカレントミラー比を変更して周波数切り替えする電流発生回路の一例を示す説明図である。
【図１０】図８の電流発生回路の他例を示す説明図である。
【図１１】図９の電流発生回路の他例を示す説明図である。
【図１２】本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の一例を示す説明図である。
【図１３】本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の他の例を示す説明図である。
【図１４】図１２の周波数電圧変換回路の動作の一例を示すタイミングチャートである。
【図１５】図１２の周波数電圧変換回路図に設けられた静電容量素子を選択するスイッチの一例を示した説明図である。
【図１６】図１５のスイッチの他の例を示した説明図である。
【図１７】マイナス電極側にスイッチを設けた周波数電圧変換回路の一例を示す説明図である。
【図１８】図１７の周波数電圧変換回路の他の例を示す説明図である。
【図１９】図１７の周波数電圧変換回路におけるノードＶｘの動作波形の一例を示したタイミングチャートである。
【図２０】不定となるノードを基準電位レベルへリフレッシュする機能を有した周波数電圧変換回路の一例を示す説明図である。
【図２１】図２０の周波数電圧変換回路の動作の一例を示すタイミングチャートである。
【図２２】図１８の周波数電圧変換回路にリフレッシュ機能を適用した際の一例を示す説明図である。
【図２３】図２０の周波数電圧変換回路を制御する制御回路の一例を示す説明図である。
【図２４】図２３の制御回路における各部信号のタイミングチャートである。
【図２５】図２０の周波数電圧変換回路の他の回路構成を示した説明図である。
【図２６】周波数電圧変換回路と積分回路の接続の一例を示した説明図である。
【図２７】図２６の積分回路に設けられたスイッチの一例を示す説明図である。
【図２８】図２２の周波数電圧変換回路の他の回路構成を示した説明図である。
【図２９】図２８の周波数電圧変換回路における寄生容量を最小限に抑えるレイアウトの一例を示した説明図である。
【図３０】本実施の形態２による電流発生回路の詳細な回路構成を示した説明図である。
【図３１】図３０の電流発生回路に電流切り替え機能を持たせた際の一例を示す説明図である。
【図３２】図３１の電流発生回路の他の例を示す説明図である。
【図３３】図２の周波数電圧変換回路のスイッチ部における詳細な構成を示す説明図である。
【図３４】図３０の電流発生回路が接続される周波数電圧変換回路における周波数電圧変換動作のタイミングチャートである。
【図３５】電圧ＶＮＤＤが変動した際の周波数電圧変換回路における周波数電圧変換動作のタイミングチャートである。
【図３６】図３３の周波数電圧変換回路の他の例を示した説明図である。
【図３７】図３６の周波数電圧変換回路に用いられるアナログスイッチの一例を示す説明図である。
【図３８】本発明の実施の形態３による電流発生回路の一例を示す説明図である。
【図３９】図３８の電流発生回路における他の例を示す説明図である。
【図４０】本発明の実施の形態４による基準電圧発生回路の一例を示す説明図である。
【図４１】図４０の基準電圧発生回路の簡略図である。
【図４２】図４０の基準電圧発生回路の他の例を示す説明図である。
【図４３】本発明の他の実施の形態によるオシレータ部における構成の一例を示すブロック図である。
【図４４】オシレータの基本構成を説明するブロック図である。
【図４５】本発明によるオンチップオシレータとして用いられるクロック発振回路の基本構成を説明するブロック図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
《発明の概要》
本発明の半導体装置は、外部からの電源電圧が供給される電源端子（電源端子１００）と、クロック信号を出力するクロック発振回路（クロック発振回路２）と、前記クロック信号に基づいて生成される動作周波数に応じて動作する内部回路（内部回路１９）とを備え、前記クロック発振回路は、前記電源電圧および温度に対する出力電流の依存性を調整できる電流出力回路（電流出力回路１１）と、前記出力電流を受ける容量ノード（容量ノード１１２）に並列に接続可能な複数の静電容量素子（第１の静電容量素子部１１３、第２の静電容量素子部１１４）を有し、接続される前記複数の容量の数を変更することにより、前記クロック信号の周波数が変更される周波数電圧変換回路（周波数電圧変換回路１３）と、を有する構成からなる。
【００３７】
また、本発明の第２の形態による半導体装置は、クロック発振回路（クロック発振回路２）と前記クロック発振回路が出力するクロック信号に基づいて生成される動作周波数に応じて動作する内部回路（内部回路１９）とを備え、前記クロック発振回路は、一定の出力電流を供給する定電流回路（電流出力回路１１）と、前記定電流回路からの出力電流を受ける容量ノード（容量ノード１１２）と、前記容量ノードに並列に接続可能な静電容量素子と前記容量ノードに接続される静電容量素子数を切り替えるスイッチとを有する周波数電圧変換回路と、前記周波数電圧変換回路の出力信号に基づいて周波数を設定し、前記クロック信号を出力する発振回路（発振回路１８）と、を含む構成からなる。
【００３８】
（実施の形態１）
図４５に実施の形態１の半導体装置の構成図を示す。
【００３９】
半導体装置１は、電源端子１００とクロック発振回路２と内部回路１９を有する。電源端子１００には、半導体装置外部から電源電圧が供給される。電源電圧としては、例えば１Ｖ〜５Ｖの範囲の電圧が供給される。クロック発振回路２は、電源端子１００から電源電圧が供給され、クロック信号を出力する。内部回路１９はクロック信号を受けて動作する。
【００４０】
クロック発振回路２は、電流出力回路１１、周波数電圧変換回路１３、クロック設定部１１１、発振回路１８、ならびに制御回路１２を有する。電流出力回路１１は、電源電圧および温度の依存性を調整できる出力電流を出力する。
【００４１】
電流出力回路１１は、一般に電源電圧および温度の依存性の影響を受けにくく、電源電圧および温度が変化してもほぼ一定の電流である定電流を出力する定電流回路等が用いられる。
【００４２】
この電流出力回路１１の出力電流は、周波数電圧変換回路１３へ供給される。電流出力回路１１は、基準電圧発生回路１０と電流発生回路１０１１とを有する。基準電圧発生回路１０は、電源端子１００に接続され、電源電圧から半導体装置内で基準となる電圧で基準電圧を生成する。
【００４３】
電流発生回路１０１１は、基準電圧を受け、出力電流を出力する。周波数電圧変換回路１３は、以下のように構成され、容量ノード１１２から電圧が出力される。第１の静電容量素子部１１３を有し、容量ノード１１２に接続されている。
【００４４】
さらに容量ノード１１２には、容量選択スイッチ１１５を介して第２の静電容量素子部１１４が接続されている。第１と第２の静電容量素子部は、基準電圧が供給される基準電圧ノード１２０と容量ノード１１２との間に並列に接続されている。基準電圧は通常０Ｖが供給されるが、電源電圧より低い電圧であれば、他の電圧でもよい。
【００４５】
また、電流出力回路１１の出力電流が出力される出力ノード１２５と容量ノード１１２との間に接続されるチャージスイッチ１２１と、容量ノード１１２と基準電圧ノード１２０との間に接続されるディスチャージスイッチ１２２とを有する。
【００４６】
容量ノード１１２の電圧は、チャージスイッチ１２１がオンすることで、出力電流が容量ノード１１２に流れ、容量ノード１１２の電圧が上昇し、ディスチャージスイッチ１２２がオンすることで電圧が下がる。
【００４７】
クロック信号の周波数に応じて、チャージスイッチ１２１とディスチャージスイッチ１２２のオンおよびオフのタイミングが制御される。なお、通常チャージスイッチ１２１とディスチャージスイッチ１２２のオンのタイミングは相補的に動作する。
【００４８】
容量ノード１１２の電圧の変化速度は、クロック信号の周波数により変わる。
【００４９】
発振回路１８は、容量ノード１１２の電圧を受け、クロック信号を内部回路１９に出力する。また、発振回路１８は、容量ノード１１２の電圧値に応じて、クロック信号の周波数を変化させる。
【００５０】
発振回路としては、リングオシレータ等が通常用いられる。クロック信号は、制御回路１２にも送られる。制御回路１２はクロック信号に応じて、チャージスイッチ１２１およびディスチャージスイッチ１２２のオン、オフを制御する。
【００５１】
周波数電圧変換回路１３、発振回路１８、制御回路１２でフィードバックループを構成し、一定の周波数のクロック信号を発生する。内部回路１９は、クロック信号を受け、クロック信号に基づき動作する回路、たとえば、ＣＰＵ、Ａ／Ｄ(Analog/Digital)変換回路やクロック信号を分周する分周回路が含まれる。
【００５２】
クロック設定部１１１は、クロック設定信号を生成し、周波数電圧変換回路１３へ出力する。周波数電圧変換回路１３の容量選択スイッチ１１５は、クロック設定信号により制御される。
【００５３】
これにより、容量ノード１１２に接続される第２の静電容量素子部１１４の静電容量素子数が決定される。容量ノード１１２に接続される静電容量素子数が多くなれば、容量ノード１１２の容量値が大きくなり、容量ノード１１２の電圧変化は遅くなる。
【００５４】
つまり、容量ノード１１２の容量によって、容量ノード１１２の電圧変化を調整できる。よって、クロック信号の周波数を変更できる。容量ノード１１２の電圧変化を調整するには、電流出力回路１１からの出力電流量を調整する方法も考えられる。
【００５５】
出力電流の調整の仕方は、電流を供給するトランジスタのサイズや並列に接続するトランジタ数を調整することが考えられる。
【００５６】
しかしながら、調整用のトランジスタのばらつきにより、精度の高いクロック信号を生成することは難しいことに気付いた。特に設定したい目標のクロック信号の周波数を半導体装置毎に変えた場合、精度の高い、例えば目標周波数に対するばらつきを５％、さらには１％以下に抑えるのが難しいことに気付いた。
【００５７】
半導体装置１が搭載される機器の用途によって、内部回路１９の動作周波数は異なる場合があり、クロック周波数も異なった周波数に設定される。例えば、クロック周波数の目標周波数は、１０ＭＨｚ−６０ＭＨｚとなる。
【００５８】
素子の特性を検討した結果、電流を供給するトランジスタにより目標周波数を変更するよりも、容量ノード１１２に接続される静電容量素子数を変更する方が、目標周波数に対し高精度の周波数を発生できることに気付いたものである。
【００５９】
ＭＯＳトランジスタは製造上の特性ばらつきを持つ。この特性ばらつきは、例えば、しきい値電圧、ゲート長、ゲート酸化膜厚など多くの要素に起因する。これに対し、半導体素子上に形成される、例えば、ポリシリコン−絶縁体−ポリシリコン容量や、金属−絶縁体−金属容量は、ほぼ素子寸法の加工精度で容量値の精度が定まる。特に同一チップ上で近接して形成される静電容量素子の相互の容量値の比精度は高い。よって、ＭＯＳトランジスタのバラツキに対し、静電容量素子のバラツキは比較的小さなものとなる。
【００６０】
このことから、トランジスタのサイズや並列に接続するトランジスタの個数を変化することにより電流値を変化させる方法に対し、静電容量素子の値や並列に接続する静電容量素子の個数を変化する方法により、クロック信号の周波数を高い精度で調整することが可能となる。
【００６１】
以上のように、容量ノード１１２に接続さる静電容量素子数を変更することで目標周波数に対し精度の高い周波数を発生できるものである。
【００６２】
以降では、更なる内部構成について説明する。
【００６３】
図１は、本発明の実施の形態１による半導体装置の構成例を示すブロック図、図２は、図１の半導体装置に設けられたオシレータ部における構成の一例を示すブロック図、図３は、図２のオシレータ部に設けられた基準電圧発生回路が生成する電圧の温度依存性の一例を示した説明図、図４は、図２のオシレータ部が目標の周波数より速いクロック信号を調整する過程の一例を示すタイミングチャート、図５は、図２のオシレータ部が目標の周波数より遅いクロック信号を調整する過程の一例を示すタイミングチャート、図６は、図２のオシレータ部におけるクロック信号の発振周波数と目標の周波数とが一致している場合の動作例を示すタイミングチャート、図７は、図２のオシレータ部に設けられたに電圧制御発振回路のＶＦ特性の一例を示す説明図、図８は、本発明者が検討したトランジスタサイズによってカレントミラー比を変更して周波数切り替えする電流発生回路の一例を示す説明図、図９は、本発明者が検討したトランジスタ個数によってカレントミラー比を変更して周波数切り替えする電流発生回路の一例を示す説明図、図１０は、図８の電流発生回路の他例を示す説明図、図１１は、図９の電流発生回路の他例を示す説明図、図１２は、本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の一例を示す説明図、図１３は、本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の他の例を示す説明図、図１４は、図１２の周波数電圧変換回路の動作の一例を示すタイミングチャート、図１５は、図１２の周波数電圧変換回路図に設けられた静電容量素子を選択するスイッチの一例を示した説明図、図１６は、図１５のスイッチの他の例を示した説明図、図１７は、マイナス電極側にスイッチを設けた周波数電圧変換回路の一例を示す説明図、図１８は、図１７の周波数電圧変換回路の他の例を示す説明図、図１９は、図１７の周波数電圧変換回路におけるノードの動作波形の一例を示したタイミングチャート、図２０は、不定となるノードＶｘを基準電位レベルへリフレッシュする機能を有した周波数電圧変換回路の一例を示す説明図、図２１は、図２０の周波数電圧変換回路の動作の一例を示すタイミングチャート、図２２は、図１８の周波数電圧変換回路にリフレッシュ機能を適用した際の一例を示す説明図、図２３は、図２０の周波数電圧変換回路を制御する制御回路の一例を示す説明図、図２４は、図２３の制御回路における各部信号のタイミングチャート、図２５は、図２０の周波数電圧変換回路の他の回路構成を示した説明図、図２６は、周波数電圧変換回路と積分回路の接続の一例を示した説明図、図２７は、図２６の積分回路に設けられたスイッチの一例を示す説明図、図２８は、図２２の周波数電圧変換回路の他の回路構成を示した説明図、図２９は、図２８の周波数電圧変換回路における寄生容量を最小限に抑えるレイアウトの一例を示した説明図である。
【００６４】
本実施の形態１において、半導体装置１は、図１に示すように、クロック発振回路２、レジスタ３、メモリ４、分周回路５、ＣＰＵ６、Ａ／Ｄ変換器７、タイマ８、および周辺回路９などから構成されている。
【００６５】
クロック発振手段となるクロック発振回路２は、半導体装置１の内部モジュールに供給されるクロック信号を生成する。分周回路５は、クロック発振回路２が生成したクロック信号を分周して可変し、分周回路５、ＣＰＵ６、Ａ／Ｄ変換器７、タイマ８、ならびにその他のモジュールである周辺回路９などの内部モジュールに動作クロックして供給する。
【００６６】
ＣＰＵ６は、半導体装置１における動作を司る。Ａ／Ｄ変換器７は、アナログ信号をデジタル信号に変換する。タイマ８は、タイマクロックなどをカウントアップして所望の時間設定をし、ある時間に到達するとタイマカウンタ信号を出力する。
【００６７】
メモリ４は、フラッシュメモリに例示される不揮発性メモリからなり、クロック発振回路２のトリミング後の制御信号が格納されている。半導体装置１が起動した際に、メモリ４に格納されている制御信号がレジスタ３に読み出されて格納される。
【００６８】
クロック発振回路２は、レジスタ３に格納された制御信号に基づいて動作制御される。メモリ４に格納される制御信号は、温度トリミング信号ＶＣＮＴＬ＿ＶＲＥＦＩ，ＶＣＮＴＬ＿ＶＲＥＦＣ、および目標周波数とするための調整用信号である周波数調整制御信号ＳＥＬＩ，ＳＥＬＣなどからなる。
【００６９】
図２は、クロック発振回路２における構成の一例を示すブロック図である。
【００７０】
クロック発振回路２は、図示するように、基準電圧発生回路１０、電流出力回路１１、制御回路１２、周波数電圧変換回路１３、および積分回路１４と電圧制御発振回路１５から構成される発振回路からなり、これらの回路でフィードバックループを構成するクロック生成回路である。
【００７１】
基準電圧発生回路１０は、バンドギャップリファレンス回路ＢＧＲ、抵抗Ｒ１〜Ｒ４、バイポーラ素子からなるトランジスタＱ１から構成されている。電流出力回路１１は、オペアンプＡＭＰ１、ＰチャネルＭＯＳからなるトランジスタＴ１，Ｔ２から構成されている。
【００７２】
周波数電圧変換回路１３は、スイッチＳＷ１〜ＳＷ３、および静電容量素子Ｃ１からなり、積分回路１４は、オペアンプＡＭＰ２、ならびに静電容量素子Ｃ２から構成されている。
【００７３】
基準電圧発生回路１０は、図３の左側上段に示すような温度特性を有した基準電圧ＶＲＥＦＩ、および図３右側に示すように電源、温度依存性のない基準電圧ＶＲＥＦＣをそれぞれを生成する。
【００７４】
この基準電圧発生回路１０において、バンドギャップリファレンス回路ＢＧＲは、基準電圧源として、温度変化に対する電圧変化の小さい電圧を発生する回路であり、ここでは、正の１次の温度依存性をもつ電流Ｉｐｔａｔを生成する。なお、温度変化に対する電圧変化は、たとえば、温度変化にたするＭＯＳトランジスタの飽和電流の変化に比べて少ない。
【００７５】
このバンドギャップリファレンス回路ＢＧＲの出力部には、抵抗Ｒ１の一方の接続部が接続されている。この抵抗Ｒ１で発生した電圧が基準電圧ＶＲＥＦＩであり、電流出力回路１１に出力される。
【００７６】
抵抗Ｒ１の他方の接続部には、トランジスタＱ１のコレクタとベース、および抵抗Ｒ３の一方の接続部がそれぞれ接続されている。トランジスタＱ１のエミッタには、抵抗Ｒ２の一方の接続部が接続されており、該抵抗Ｒ２の他方の接続部には、基準電位ＶＳＳが接続されている。
【００７７】
抵抗Ｒ３の他方の接続部には、抵抗Ｒ４の一方の接続部が接続されており、該抵抗Ｒ４の他方の接続部には、基準電位ＶＳＳが接続されている。そして、抵抗Ｒ３と抵抗Ｒ４との接続部において発生した電圧が基準電圧ＶＲＥＦＣとして積分回路１４に出力されている。
【００７８】
また、電流出力回路１１は、図３の左側下段に示すような電源、温度依存性の小さい電流Ｉｒｅｆを生成する。この定電流Ｉｒｅｆは、オペアンプＡＭＰ１によるボルテージフォロア回路で、図３左側中段に示すような温度依存性を有した抵抗Ｒｏｓｃに基準電圧ＶＲＥＦＩをかけて生成する。このとき、抵抗Ｒｏｓｃの温度依存性をキャンセルするよう、基準電圧発生回路１０において、基準電圧ＶＲＥＦＩに温度特性をもたせている。
【００７９】
オペアンプＡＭＰ１の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＴ１，Ｔ２のゲートがそれぞれ接続されている。
【００８０】
これらトランジスタＴ１，Ｔ２のソースには、電源電圧ＶＤＤが供給されるように接続されており、トランジスタＴ１のドレインには、オペアンプＡＭＰ１の正（＋）側入力端子、ならびに抵抗Ｒｏｓｃの一方の接続部がそれぞれ接続されている。
【００８１】
抵抗Ｒｏｓｃの他方の接続部には、基準電位ＶＳＳが接続されている。そして、トランジスタＴ２の他方の接続部から電流Iconstが出力され、トランジスタＴ２のドレインから周波数電圧変換回路１３のスイッチＳＷ１に電圧ＶＮＤＤが供給される。
【００８２】
周波数電圧変換回路１３は、電流出力回路１１から出力される電流Iconst(M・Iref)、静電容量素子Ｃ１の容量と電圧制御発振回路１５から出力されるクロック信号ＣＫＯＵＴから、制御回路１２において生成された制御信号ＺＣＨＲに基づいて、電圧ＶＳＩＧを生成する。この制御信号ＺＣＨＲは、クロック信号ＣＫＯＵＴの周期と同じパルス幅をもつ信号である。
【００８３】
この周波数電圧変換回路１３において、スイッチＳＷ１の一方の接続部には、電圧ＶＮＤＤが供給されるように接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、スイッチＳＷ３の一方の接続部、ならびに静電容量素子Ｃ１の一方の接続部がそれぞれ接続されている。また、スイッチＳＷ２の他方の接続部と静電容量素子Ｃ１の他方の接続部には、基準電位ＶＳＳが接続されている。
【００８４】
スイッチＳＷ１は、制御回路１２から出力される制御信号ＺＣＨＲに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ２は、制御回路１２から出力される制御信号ＤＩＳＣに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ３は、同じく制御回路１２から出力される制御信号ＳＡＭＰに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御される。
【００８５】
積分回路１４は、たとえば、並列型スイッチドキャパシタ積分回路からなり、電圧ＶＳＩＧをサンプリングする。この積分回路１４は、電源、温度依存性の小さい基準電圧ＶＲＥＦＣと周波数電圧変換回路１３から出力される電圧ＶＳＩＧが等しくなるように制御電圧ＶＣＮＴを生成する。
【００８６】
オペアンプＡＭＰ２の負（−）側入力端子、および静電容量素子Ｃ２の一方の接続部には、スイッチＳＷ３の他方の接続部から出力される電圧ＶＳＩＧが入力されるように接続されている。
【００８７】
オペアンプＡＭＰ２の正（＋）側入力端子には、基準電圧ＶＲＥＦＣが入力されるように接続されており、該オペアンプＡＭＰ２の出力部には、静電容量素子Ｃ２の他方の接続部が接続されており、制御電圧ＶＣＮＴとして、電圧制御発振回路１５へ出力されている。
【００８８】
電圧制御発振回路１５は入力された制御電圧ＶＣＮＴに基づいて、クロック信号ＣＫＯＵＴが所望の周波数となるように調整して出力する。また、電圧制御発振回路１５が生成したクロック信号ＣＫＯＵＴは、制御回路１２にも入力されるように接続されている。
【００８９】
ここで、クロック発振回路２において生成されるクロック信号ＣＫＯＵＴの発振周期Ｔｃｋｏｕｔは、電流出力回路１１が生成した基準電流Iconst(M・Iref)で周波数電圧変換回路１３の静電容量素子Ｃ１の容量の両端電圧を０Ｖから電圧ＶＲＥＦＣまでチャージする時間で決まり、次式のように表すことができる。
【００９０】
【数３】
【００９１】
クロック発振回路２が温度、電源依存性をもたないクロック信号ＣＫＯＵＴを出力するためには、静電容量素子Ｃ１、抵抗Ｒｏｓｃの温度依存性をキャンセルする仕組みが必要である。
【００９２】
そこで、静電容量素子Ｃ１、抵抗Ｒｏｓｃの温度依存性をキャンセルする基準電圧を発生するのが、基準電圧発生回路１０である。式（１）に示すように、基準電圧ＶＲＥＦＩは、静電容量素子Ｃ１と抵抗Ｒｏｓｃとの積による温度依存性をキャンセルする温度特性を持つ電圧であり、基準電圧ＶＲＥＦＣは、温度に依存しない電圧である必要がある。
【００９３】
また、温度トリミングは、クロック信号ｃｋｏｕｔの出力周波数を観測することで行い、室温、高温で実施するのが一般的である。２点の温度で観測した発振周波数が一致するよう基準電圧ＶＲＥＦＩの電圧値の切り替えを行い、周波数が一致する制御信号をメモリ４に予め書き込み、記憶しておく。
【００９４】
次に、クロック発振回路２がクロック信号ＣＫＯＵＴを所望する周波数に調整する過程について、図４〜図６を用いて説明する。
【００９５】
図４は、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より速い場合の一例を示すタイミングチャートであり、図５は、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より遅い場合の一例を示すタイミングチャートであり、図６は、クロック信号ＣＫＯＵＴの発振周波数と目標の周波数とが一致している場合の一例を示すタイミングチャートである。
【００９６】
また、図４〜図６においては、上方から下方にかけて、クロック信号ＣＫＯＵＴ、制御回路１２から出力される制御信号ＺＣＨＲ、制御回路１２から出力される制御信号ＤＩＳＣ、制御回路１２から出力される制御信号ＳＡＭＰ、周波数電圧変換回路１３が生成した電圧ＶＳＩＧと基準電圧発生回路１０が生成した基準電圧ＶＲＥＦＣ、および積分回路１４が生成した制御電圧ＶＣＮＴの信号タイミングをそれぞれ示している。
【００９７】
クロック発振回路２において生成されるクロックの発振周期Ｔｃｋｏｕｔは、電流出力回路１１が生成した基準電流Iconst(M・Iref)で周波数電圧変換回路１３の静電容量素子Ｃ１における両端電圧を０Ｖから基準電圧ＶＲＥＦＣまでチャージする時間で決まる。
【００９８】
クロック信号ＣＫＯＵＴの周波数が、目標となる周波数より速い場合、図４に示すように、発振周期Ｔｃｋｏｕｔの期間において、基準電流Iconstで静電容量素子Ｃ１をチャージすることによって発生した該静電容量素子Ｃ１の両端に発生する電圧ＶＳＩＧは、基準電圧ＶＲＥＦＣより低い電圧値となる。
【００９９】
周波数電圧変換回路１３から出力される電圧ＶＳＩＧと基準電圧ＶＲＥＦＣの２つの電圧の比較器の役割を担う積分回路１４は、サンプリング期間（ＳＡＭＰ＝Ｈｉ）に仮想接地の差動入力間（基準電圧ＶＲＥＦＣと電圧ＶＳＩＧ）が等しくなるように、静電容量素子Ｃ１と静電容量素子Ｃ２の間でチャージシェアが発生する。
【０１００】
クロック信号ＣＫＯＵＴの周波数が速い場合、静電容量素子Ｃ２から静電容量素子Ｃ１へと電荷が移動し、電圧制御発振回路１５に入力される制御電圧ＶＣＮＴが上昇する（図７に電圧制御発振回路のＶＦ特性の一例を示す）。電圧制御発振回路１５は、制御電圧ＶＣＮＴに対して負特性を持っているため発振周波数が遅くなる。
【０１０１】
逆に、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より遅い場合には、図５に示すように、発振周期Ｔｃｋｏｕｔ期間にて、静電容量素子Ｃ１をチャージした結果、電圧ＶＳＩＧは、基準電圧ＶＲＥＦＣより高い電圧値となる。
【０１０２】
静電容量素子Ｃ１と静電容量素子Ｃ２のチャージシェアの結果、静電容量素子Ｃ１から静電容量素子Ｃ２へと電荷が移動し、制御電圧ＶＣＮＴが下降する。その結果、クロック信号ＣＫＯＵＴの発振周波数は速くなる。
【０１０３】
続いて、クロック信号ＣＫＯＵＴの発振周波数と目標となる周波数とが一致している場合には、図６に示すように、電圧ＶＳＩＧと基準電圧ＶＲＥＦＣがチャージ後に等しいため、静電容量素子Ｃ１と静電容量素子Ｃ２間に電荷の移動は発生せず、周波数ロック状態となり、安定した動作を得ることができる。
【０１０４】
図８は、本発明者が検討した電流出力回路１１の一例を示す説明図である。
【０１０５】
一般に、半導体装置に設けられたオシレータは、電流回路におけるカレントミラー比を切り替えて定電流値を変化させることで周波数切り替えを実現している。
【０１０６】
この場合、電流出力回路１１は、図示するように、オペアンプＡＭＰ３、ＭＯＳトランジスタＭＢ１，ＭＢ２、ＭＯＳトランジスタＭ０〜Ｍ３、抵抗Ｒ、およびスイッチＳ１〜Ｓ６から構成されている。トランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３は、ＰチャネルＭＯＳからなる。
【０１０７】
オペアンプＡＭＰ３の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されており、ＭＯＳトランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３のゲートには、オペアンプＡＭＰ３の出力部がそれぞれ接続されている。
【０１０８】
スイッチＳ１〜Ｓ６は、たとえば、ＰチャネルＭＯＳのトランジスタなどからなる。これらスイッチＳ１〜Ｓ６の一方の接続部には、電源電圧ＶＤＤがそれぞれ接続されており、これらスイッチＳ１〜Ｓ６の他方の接続部には、トランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３の一方の接続部がそれぞれ接続されている。
【０１０９】
該トランジスタＭＢ１の他方の接続部には、抵抗Ｒの一方の接続部、およびオペアンプＡＭＰ３の正（＋）側入力端子がそれぞれ接続されている。抵抗Ｒの他方の接続部には、基準電位ＶＳＳが接続されている。
【０１１０】
トランジスタＭＢ２，Ｍ０〜Ｍ３の他方の接続部は、それぞれ共通接続されており、スイッチＳ３〜Ｓ６の制御端子には、周波数調整制御信号ＳＥＬＩ０〜ＳＥＬＩ３がそれぞれ入力されるように接続されている。
【０１１１】
また、図９は、図８の変形例であり、電流出力回路１１は、オペアンプＡＭＰ３、トランジスタＭＢ１，ＭＢ２、トランジスタＭ０〜Ｍ３、抵抗Ｒ、およびスイッチＳ１〜Ｓ６からなる図８の構成に、トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７、およびスイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７が追加された構成となっている。トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７は、ＰチャネルＭＯＳからなる。
【０１１２】
スイッチＳ４−１の制御端子には、周波数調整制御信号ＳＥＬＩ１が入力されるように接続されており、スイッチＳ５−１〜Ｓ５−３には、周波数調整制御信号ＳＥＬＩ２が入力されるようにそれぞれ接続されている。
【０１１３】
また、スイッチＳ６−１〜Ｓ６−７には、周波数調整制御信号ＳＥＬＩ３が入力されるようにそれぞれ接続されている。スイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７の一方の接続部には、電源電圧ＶＤＤが接続されている。
【０１１４】
スイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７の他方の接続部には、トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の一方の接続部がそれぞれ接続されており、これらトランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の他方の接続部は、共通接続された構成となっている。また、その他の接続構成については、図８の電流出力回路１１と同様となっている。
【０１１５】
この場合、基準電圧発生回路１０が生成した基準電圧ＶＲＥＦＩをボルテージフォロア回路の入力電圧とし、トランジスタＭＢ１と抵抗Ｒとの接続部（ノードＶＦＢＣＫ）を基準電圧ＶＲＥＦＩの電圧レベルとし、定電流Ｉｒｅｆ＝ＶＲＥＦＩ／Ｒを生成する。
【０１１６】
そして、生成した電流をトランジスタＭ０〜Ｍ３で構成するカレントミラー回路で電流Ｉｃｏｎｓｔを切り替えることにより、周波数を変える。
【０１１７】
電流Ｉｃｏｎｓｔを大きくすれば発振周波数は速くなり、逆に電流Ｉｃｏｎｓｔを小さくすると発振周波数は遅くなる。ミラー比は、図８に示すようにトランジスタＭ０〜Ｍ３のゲート幅Ｗのサイズで切り替える、もしくは図９に示すように単位デバイスの接続数で切り替える。このとき、ミラー比は２の重み付けすると制御の便利性がよいが、かならずしも２の重み付けである必要はない。
【０１１８】
また、図８では、スイッチＳ１〜Ｓ６を電源電圧ＶＤＤとトランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３の一方の接続部との間に接続した構成としたが、たとえば、図１０に示すように、スイッチＳ２〜Ｓ６の一方の接続部をトランジスタＭＢ２，Ｍ０〜Ｍ３の他方の接続部に接続し、該スイッチＳ２〜Ｓ６の他方の接続部を共通接続する構成としてもよい。その他の接続構成については、図８と同様である。
【０１１９】
また、図９においても、スイッチＳ１〜Ｓ６，Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７が、電源電圧ＶＤＤとトランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３，トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の一方の接続部との間にそれぞれ接続される構成としたが、図１１に示すように、スイッチＳ２〜Ｓ６，Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７の一方の接続部をトランジスタＭＢ２，Ｍ０〜Ｍ３，トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の他方の接続部にそれぞれ接続し、該スイッチＳ２〜Ｓ６、Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６−１〜Ｓ６−７の他方の接続部を共通接続する構成としてもよい。その他の接続構成については、図９と同様である。
【０１２０】
ここで、通常のカレントミラー比による定電流値の切り替えによる周波数切り替えは、周波数調整制御信号ＳＥＬＩ毎に使用するデバイスが異なるため、デバイスの製造ばらつきの影響を避けることができない。それにより、周波数調整制御信号ＳＥＬＩによって周波数精度が変わってしまう可能性がある。
【０１２１】
ばらつきの影響を低減する手段は、トランジスタのサイズを大きくすること、しきい値電圧の影響が周波数精度に影響ないレベルまでオーバドライブ電圧Ｖｇｓ−Ｖｔｈをかけることがなどが挙げられる。
【０１２２】
しかしながら、トランジスタサイズを大きくした場合は小面積化、オーバドライブ電圧をかける場合には低電圧化（低消費電力）とのトレードオフの関係にある。
【０１２３】
【数４】
【０１２４】
この問題を解決する技術としては、たとえば、周波数電圧変換回路１３に設けられた静電容量素子による周波数切り替えがある。
【０１２５】
静電容量素子による周波数切り替えは、カレントミラー比による電流切り替えのようにトランジスタのしきい値電圧のばらつきなどがなく素子間のペア精度が比較的良い。このため設計が容易であり、ポリシリコン容量など、ばらつきが小さい静電容量素子を選択することで、周波数調整制御信号ＳＥＬＩ毎に周波数精度が異なることをなくすことができる。ここで、図１のうち、クロック発振回路２について、具体的な構成を図４５に示す。
【０１２６】
しかしながら、静電容量素子の切り替えを実現するためには、周波数精度に非常にセンシティブな周波数電圧変換回路１３の電圧ＶＳＩＧノードへ回路を付加する必要があり、式（２）にある寄生容量Ｃｐ２を最小限に抑える回路構成が必要となる。
【０１２７】
図１２は、静電容量素子による周波数切り替え機能を有した周波数電圧変換回路１３の一例を示す説明図である。
【０１２８】
この場合、周波数電圧変換回路１３は、図示するように、スイッチＳＷ１，ＳＷ２から構成されるスイッチ部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３、および容量選択部を構成するスイッチＣＳＷ０〜ＣＳＷ３から構成されている。ここで、静電容量素子Ｃ１０〜Ｃ１３は、順に２の重み付けがされた容量値となっている。
【０１２９】
スイッチＳＷ１の一方の接続部には、電流出力回路１１の出力端子が接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、静電容量素子Ｃの一方の接続部、スイッチＣＳＷ０〜ＣＳＷ３の一方の接続部がそれぞれ接続されている。
【０１３０】
また、スイッチＣＳＷ０〜ＣＳＷ３の他方の接続部には、静電容量素子Ｃ１０〜Ｃ１３の一方の接続部がそれぞれ接続されている。スイッチＳＷ２の他方の接続部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
【０１３１】
スイッチＳＷ１の制御端子には、制御信号ＺＣＨＲが入力されるように接続されており、スイッチＳＷ２の制御端子には、制御信号ＤＩＳＣが入力されるように接続されている。また、スイッチＣＳＷ０〜ＣＳＷ３の制御端子には、４ビットの周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３がそれぞれ入力されるように接続されている。
【０１３２】
スイッチＳＷ１，ＳＷ２により構成されるスイッチ部は、電流出力回路１１から供給される電流Ｉｃｏｎｓｔを用いて容量のチャージ、ディスチャージを行なう。制御回路１２から出力される制御信号ＺＣＨＲは、チャージ用信号であり、制御回路１２から出力される制御信号ＤＩＳＣは、ディスチャージ用信号である。
【０１３３】
図１３は、静電容量素子による周波数切り替え機能を有した周波数電圧変換回路１３の他の例を示す説明図である。
【０１３４】
この場合、周波数電圧変換回路１３は、図示するように、スイッチＳＷ１，ＳＷ２から構成されるスイッチ部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３、およびスイッチＣＳＷ０〜ＣＳＷ３からなる図１２の構成に、静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７、ならびにスイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７か追加された構成となっている。ここで、静電容量素子Ｃ１０〜Ｃ１３，Ｃ１１−１、Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７の容量値は等しい。
【０１３５】
スイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７の一方の接続部は、スイッチＳＷ１とスイッチＳＷ２の接続部にそれぞれ接続されている。スイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７の他方の接続部には、静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７の一方の接続部がそれぞれ接続されており、該静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
【０１３６】
また、スイッチＣＳＷ１−１の制御端子は、周波数調整制御信号ＳＥＬＣ１が入力されるように接続されており、スイッチＣＳＷ２−１〜ＣＳＷ２−３の制御端子には、周波数調整制御信号ＳＥＬＣ２が入力されるようにそれぞれ接続されている。
【０１３７】
スイッチＣＳＷ３−１〜ＣＳＷ３−７の制御端子には、周波数調整制御信号ＳＥＬＣ３が入力されるようにそれぞれ接続されている。その他の接続構成については、図１２と同様である。このとき、各容量間の容量比は２の重み付けすると制御の利便性がよいが、かならずしも２の重み付けである必要はなく同じ容量値であっても良く適宜重み付けをしても良い。
【０１３８】
図１４は、図１２の周波数電圧変換回路１３の動作の一例を示すタイミングチャートである。
【０１３９】
制御信号ＺＣＨＲは、制御回路１２において、クロック信号ＣＫＯＵＴを２分周することで生成し、その幅Ｌは、クロック信号ＣＫＯＵＴの周期に等しい。また、制御信号ＤＩＳＣは、チャージ時間に影響を与えないタイミングで、電圧ＶＳＩＧを基準電位ＶＳＳと等しくして、静電容量素子Ｃ，Ｃ１０〜Ｃ１３の電荷をディスチャージする。
【０１４０】
なお、図１４では、クロック信号ＣＫＯＵＴの４サイクルに１回、制御を実施した場合を例としているが、２クロック信号ＣＫＯＵＴの２サイクルに１回制御をかけてもよく、また、４サイクル以上であっても周波数電圧変換回路１３の動作に影響を与えるものではない。
【０１４１】
クロック発振回路２は、周波数電圧変換回路１３において、式（５）に示されるように出力電圧ＶＳＩＧが基準電圧ＶＲＥＦＣと等しくなるよう負帰還制御を行う。高い周波数精度を実現するためにはチャージ動作における電源、温度依存性がなく、非線形成分を作りこまないことが必要である。
【０１４２】
【数５】
【０１４３】
図１２、および図１３に示した回路構成では静電容量素子のプラス電極（以下、チャージ後の電圧レベルが高い側の電極をプラス電極という）側にスイッチＣＳＷ０〜ＣＳＷ３を設け、静電容量素子Ｃ１０〜Ｃ１３をそれぞれ制御する。
【０１４４】
静電容量素子Ｃ１０〜Ｃ１３は、容量の絶対値（図１２）もしくは単位容量の接続数が異なるもの（図１３）で構成され、設計者が意図する周波数範囲をカバーするよう設ける。ばらつきを考慮すると単位容量数で重み付けするのがよく、制御の便利性で考えると２の重み付けするとよい。
【０１４５】
静電容量素子を選択するスイッチＣＳＷは、たとえば、図１５に示すように、ＮチャネルＭＯＳトランジスタで構成したり、あるいは、図１６に示すように、ＮチャネルＭＯＳのトランジスタとＰチャネルＭＯＳのトランジスタとを並列接続する構成とする。
【０１４６】
また、基準電圧ＶＲＥＦＣの設定レベルには、制限があり高いレベルに設定できないためスイッチとなるトランジスタに十分なバイアスをかけることができず、チャージ動作とともにソース電圧が変化することでＯＮ抵抗が高くなり、式（５）にＯＮ抵抗と容量による非線形性が発生するため、ＰチャネルＭＯＳトランジスタをスイッチとして適用するメリットは少ない。
【０１４７】
ＮチャネルＭＯＳのトランジスタでスイッチを構成する場合も、図１４に示すように、ＰチャネルＭＯＳトランジスタによるスイッチと同様、チャージとともにソース電圧が上昇するためチャージ期間において一定のＯＮ抵抗とすることができず容量の電圧上昇に非線形成分を発生してしまう。
【０１４８】
よって、ＮチャネルＭＯＳトランジスタによるスイッチのＯＮ抵抗が影響しない低電圧レベルで基準電圧ＶＲＥＦＣを設定するという制限付きであれば、ＮチャネルＭＯＳによるスイッチで容量による周波数切り替えが実現できる。
【０１４９】
また、出力電圧ＶＳＩＧに、ＮチャネルＭＯＳトランジスタによるスイッチの寄生容量Ｃｐ２が発生するため、図１２の回路構成では、寄生容量Ｃｐ２が影響しないよう大きい容量とすることが望ましい。
【０１５０】
図１７は、静電容量素子のマイナス電極（以下、チャージ後の電圧レベルが低い側の電極をマイナス電極という）側にＮチャネルＭＯＳからなるスイッチＣＳＷ０〜ＣＳＷ３を設けた周波数電圧変換回路１３の一例を示す説明図である。
【０１５１】
また、図１８は、静電容量素子のマイナス電極側にＮチャネルＭＯＳからなるスイッチＣＳＷ０〜ＣＳＷ３，ＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７を設けた周波数電圧変換回路１３の一例を示す説明図である。
【０１５２】
図１９は、図１７の周波数電圧変換回路１３におけるノードＶｘの動作波形の一例を示したタイミングチャートである。
【０１５３】
図１７に示すように、静電容量素子Ｃ，Ｃ１〜Ｃ４のマイナス電極側にスイッチＣＳＷ０〜ＣＳＷ３を設けることにより、チャージ期間のＯＮ抵抗を一定（ゲート−ソース間電圧一定）にすることができ、チャージ動作の非線形性を改善することができる。
【０１５４】
しかし、静電容量素子Ｃ，Ｃ１〜Ｃ４のマイナス電極側にスイッチＣＳＷ０〜ＣＳＷ３を設けたことで、図１９に示すように、非選択時に図１７に示したノードＶｘは不定となり、スイッチＣＳＷ０〜ＣＳＷ３を介したリーク電流によりＶｘ電位が上昇して周波数精度へ影響をおよぼす。
【０１５５】
ここでは、図１７の回路構成について述べたが、図１８の回路構成であっても同様に、ノードＶｘが不定となり、スイッチＣＳＷ０〜ＣＳＷ４−７を介したリーク電流によりＶｘ電位が上昇して周波数精度へ影響をおよぼす。
【０１５６】
図２０は、不定となるノードＶｘを基準電位ＶＳＳレベルへリセットする機能を有した周波数電圧変換回路１３の一例を示す説明図である。
【０１５７】
この場合、周波数電圧変換回路１３は、図示するように、図１７の回路構成に、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４、およびインバータＩｖ１〜Ｉｖ４からなるリセット部が新たに追加された構成となっている。
【０１５８】
インバータＩｖ１〜Ｉｖ４の入力部には、周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３がそれぞれ入力されるように接続されている。インバータＩｖ１〜Ｉｖ４の出力部には、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の一方の入力部がそれぞれ接続されており、該否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の他方の入力部には、制御回路１２から出力されるリセット信号ＲＳＴがそれぞれ入力されるように接続されている。
【０１５９】
また、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の出力部には、スイッチＣＳＷ０〜ＣＳＷ３の制御端子がそれぞれ接続されている。その他の接続構成については、図１７と同様である。
【０１６０】
この図２０の回路では、非選択の静電容量素子とスイッチ間の不定となるノードＶｘを１回の制御サイクルの間に基準電位ＶＳＳへ接続するリセット動作を実施し、ノードＶｘを以下の式（６）に示すように選択容量と不定ノードの寄生容量との分圧でレベルが決まるようにしたものである。
【０１６１】
【数６】
【０１６２】
リセット機能を導入するため、周波数電圧変換回路１３には、リセット信号ＲＳＴが新たに入力される構成とした。
【０１６３】
また、図２１は、図２０の周波数電圧変換回路１３の動作の一例を示すタイミングチャートである。
【０１６４】
図示するように、リセット信号ＲＳＴにＬレベル信号が入力されると、不定となっているノードＶｘのスイッチ（ＣＳＷ０〜ＣＳＷ３）がＯＮとなり、ノードＶｘが基準電位ＶＳＳの電圧レベルにリセットされている。リセット動作は、周波数精度への影響がないタイミングで実施される必要があり、容量のディスチャージ期間に実施されるのがよい。
【０１６５】
図２０に示したリセット機能は、図２２に示すように、図１８に示した周波数電圧変換回路１３にも適用することができる。この場合、周波数電圧変換回路１３は、図１８の回路構成に、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４，ＮＡＮＤ２−１，ＮＡＮＤ３−１〜３−３，ＮＡＮＤ４−１〜４−７、およびインバータＩｖ１〜Ｉｖ４，Ｉｖ２−１，Ｉｖ３−１〜Ｉｖ３−３，Ｉｖ４−１〜Ｉｖ４−７が新たに追加された構成となる。
【０１６６】
図２３は、図２０の周波数電圧変換回路１３を制御する制御回路１２の一例を示す説明図である。また、図２４は、図２３の制御回路における各部信号のタイミングチャートである。
【０１６７】
制御回路１２は、図２３に示すように、インバータＩｖ５〜Ｉｖ２１、否定論理積回路ＮＡＮＤ５〜ＮＡＮＤ８、フリップフロップＦＦ１〜ＦＦ４から構成されている。制御回路１２は、図２３に示すように、クロック信号ＣＫＯＵＴの周波数精度を決定するチャージ信号である制御信号ＺＣＨＲを、該クロック信号ＣＫＯＵＴの立ち上りエッジのみを使用することで精度よく制御信号に出力周期の情報をもたせ、周波数電圧変換動作を実現している。また、リセット信号ＲＳＴは、ディスチャージ信号である制御信号ＤＩＳＣを用いて生成されている。
【０１６８】
図２５は、図２０の周波数電圧変換回路１３の他の回路構成を示した説明図である。また、図２６は、周波数電圧変換回路１３と積分回路１４の接続の一例を示した説明図である。
【０１６９】
この場合、周波数電圧変換回路１３は、図２０に示す回路に、スイッチＣＳＷ１０〜ＣＳＷ１３、静電容量素子Ｃ１４〜Ｃ１７、およびインバータＩｖ２２〜ＩＶ２５から構成されている。
【０１７０】
積分回路１４は、図２６に示すように、制御信号ＳＡＭＰによって制御されるサンプリングスイッチとなるスイッチＳＷ３を介して接続されており、並列型スイッチドキャパシタ積分回路を構成している。
【０１７１】
スイッチＳＷ３は、図２７に示すように、インバータＩｖ２４、静電容量素子Ｃ１８，Ｃ１９、ならびにＮチャネルＭＯＳのトランジスタＴＳＷ１から構成される。
【０１７２】
よって、周波数電圧変換回路１３から出力される電圧ＶＳＩＧは、チャージが完了した後、積分回路１４にそのノードが接続されるまで電圧をホールドする必要がある。
【０１７３】
前述した図２０に示す回路構成では、ホールド期間に選択されていないトランジスタ（ＣＳＷ０〜ＣＳＷ３）のドレイン−ソース間に式（６）で示す電圧がかかってしまうため微小ながらサブスレッショルドリークを発生してしまい、出力周波数にわずかながら温度依存性が発生してしまう。
【０１７４】
しかし、図２５の回路構成では、選択スイッチとなるトランジスタをＮチャルＭＯＳを直列接続した２段の構成とすることでそのリーク電流を抑えている工夫をしている。更に、直列接続されたＭＯＳトランジスタの接続部を、ＭＯＳ容量を介してインバータの出力に接続することにより、非選択時にＨｉレベルとなる。これにより、リーク電流が抑えられるようにＭＯＳトランジスタの端子電位の制御することができる。
【０１７５】
また、図２８は、図２２の周波数電圧変換回路１３の他の回路構成を示した説明図である。
【０１７６】
図２８の周波数電圧変換回路１３は、図２２の回路構成に、インバータＩｖ２３−１，Ｉｖ２４−１〜Ｉｖ２４−３，Ｉｖ２５−１〜Ｉｖ２５−７，Ｉｖ２２，Ｉｖ２３，Ｉｖ２３−１，Ｉｖ２４，Ｉｖ２４−１，Ｉｖ２４−３，Ｉｖ２５、スイッチＣＳＷ１０，ＣＳＷ１１，ＣＳＷ１１−１，ＣＳＷ１２，ＣＳＷ１２−１〜ＣＳＷ１２−３，ＣＳＷ１３，ＣＳＷ１３−１〜ＣＳＷ１３−７、静電容量素子Ｃ１４，Ｃ１５、Ｃ１５−１，Ｃ１６，Ｃ１６−１〜Ｃ１６−３，Ｃ１７，Ｃ１７−１〜Ｃ１７−７から構成されている。
【０１７７】
この場合も図２５と同様に、選択スイッチとなるトランジスタをＮチャネルＭＯＳを直列接続した２段の構成とし、リーク電流を抑えている。
【０１７８】
式（２）に示すように周波数電圧変換回路１３から出力される電圧ＶＳＩＧにおける寄生容量Ｃｐｘは、周波数精度へ影響を与える。
【０１７９】
たとえば、図２０に示すように、非選択の静電容量素子（Ｃ１〜Ｃ４）とスイッチＣＳＷ間の寄生容量Ｃｐｘは切り替え容量Ｃｘとの並列容量として電圧ＶＳＩＧに見えてくる。
【０１８０】
【数７】
【０１８１】
よって、寄生容量Ｃｐｘを最小限に抑える必要がある。図２９は、図２８の周波数電圧変換回路１３における寄生容量Ｃｐｘを最小限に抑えるレイアウトの一例を示した説明図である。
【０１８２】
図示するように、制御単位容量となる静電容量素子Ｃ１〜Ｃ４，Ｃ２−１，Ｃ３−１〜Ｃ３−３，Ｃ４−１〜Ｃ４−７とコントロール部（図２８の点線で囲んだ回路構成）ＣＮＴとの配線Ｈ１〜Ｈ４を最短にそれぞれ接続して寄生容量を抑える。リセット信号がファンクション毎に変化するためコントロール部ＣＮＴは、静電容量素子の上方、もしくは下方に配置して、静電容量素子とのクロストークを避ける配置を行う。
【０１８３】
それにより、本実施の形態１によれば、周波数電圧変換回路１３における容量ノード１１２を接続される静電容量素子数を変更することができるので、クロック発振回路２は、高精度な目標周波数のクロック信号を生成することができる。
【０１８４】
（実施の形態２）
前記実施の形態１では、周波数切り替えを静電容量素子の値や静電容量素子の数を変化させることで、高精度に目標周波数となるようにクロック信号を調整する技術について説明したが、本実施の形態２では、電流切り替え方式によってクロック信号の目標周波数を調整する技術に述べる。
【０１８５】
周波数切り替えを、従来の電流切り替え方式により行う方法では、精度の高い周波数のクロック信号を得られなかったが、電流切り替えの方式に改善を加えることで、従来より高い精度の周波数のクロック信号を得ることも可能である。
【０１８６】
本実施の形態では、電流切り替え方式（トランジスのサイズや数を変えるもの）について説明する。
【０１８７】
図３０は、本実施の形態２による電流発生回路の詳細な回路構成を示した説明図、図３１は、図３０の電流発生回路に電流切り替え機能を持たせた際の一例を示す説明図、図３２は、図３１の電流発生回路の他の例を示す説明図、図３３は、図２の周波数電圧変換回路のスイッチ部における詳細な構成を示す説明図、図３４は、図３０の電流発生回路が接続される周波数電圧変換回路における周波数電圧変換動作のタイミングチャート、図３５は、電圧ＶＮＤＤが変動した際の周波数電圧変換回路における周波数電圧変換動作のタイミングチャート、図３６は、図３３の周波数電圧変換回路の他の例を示した説明図、図３７は、図３６の周波数電圧変換回路に用いられるアナログスイッチの一例を示す説明図である。
【０１８８】
本実施の形態２において、図３０は、電流出力回路１１の詳細な回路構成を示した説明図である。
【０１８９】
電流出力回路１１は、図示するように、オペアンプＡＭＰ１、ＰチャネルＭＯＳのトランジスタＭＢ１０，ＭＢ２０，ＭＣ１０，ＭＣ２０、ならびに抵抗Ｒ０から構成されている。
【０１９０】
オペアンプＡＭＰ１の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＭＢ１０，ＭＢ２０のゲートがそれぞれ接続されている。
【０１９１】
これらトランジスタＭＢ１０，ＭＢ２０の一方の接続部には、電源電圧ＶＤＤが供給されるように接続されている。トランジスタＭＢ１０の他方の接続部には、トランジスタＭＣ１０の一方の接続部が接続されており、該トランジスタＭＣ１０の他方の接続部には、オペアンプＡＭＰ１の正（＋）側入力端子、ならびに抵抗Ｒ０の一方の接続部がそれぞれ接続されている。抵抗Ｒ０の他方の接続部には、基準電位ＶＳＳが接続されている。
【０１９２】
トランジスタＭＢ２０の他方の接続部には、トランジスタＭＣ２０の一方の接続部が接続されている。これらトランジスタＭＣ１０，ＭＣ２０のゲートには、バイアス電圧Ｂｉａｓｐが供給されている。トランジスタＭＣ２０の他方の接続部には、周波数電圧変換回路１３が接続されている。
【０１９３】
この電流出力回路１１は、基準電圧発生回路１０の基準電圧ＶＲＥＦＩをボルテージフォロアして抵抗Ｒに基準電圧ＶＲＥＦＩをかけ、電流Ｉｒｅｆ＝ＶＲＥＦＩ／Ｒを生成する。
【０１９４】
このとき、基準電圧ＶＲＥＦＩは、抵抗Ｒ０がもつ１次温度係数と同等の温度係数をもつよう、電流出力回路１１が調整することにより、電流Ｉｒｅｆを温度依存性を持たない電流とすることができる。
【０１９５】
電流Ｉｒｅｆは、トランジスタＭＢ１０，ＭＢ２０によりカレントミラーして周波数電圧変換回路１３へ出力される。この場合、カスコード接続したトランジスタＭＣ１０，ＭＣ２０を用いることにより、トランジスタＭＢ１０とトランジスタＭＢ２０のドレイン−ソース間電圧Ｖｄｓを同一とし、電流Ｉｃｏｎｓｔの電圧依存性をなくしている。
【０１９６】
図３１は、図３０の電流出力回路１１に電流切り替え機能を持たせた際の一例を示す説明図である。この場合、図３０の回路構成に、制御回路１２の制御信号ＳＥＬＩによって動作するセレクタＳＥＬとトランジスタＭＢ３０，ＭＣ３０が新たに設けられた構成となっており、カスコード接続を用いた実施例である。
【０１９７】
トランジスタＭＢ３０の一方の接続部には、電源電圧ＶＤＤが供給されており、該トランジスタＭＢ３０の他方の接続部には、トランジスタＭＣ３０の一方の接続部が接続されている。
【０１９８】
トランジスタＭＢ３０のゲートには、オペアンプＡＭＰ１の出力部が接続されており、およびＭＣ３０の他方の接続部には、トランジスタＭＣ２０の他方の接続部が接続されている。
【０１９９】
セレクタＳＥＬは、制御信号ＳＥＬＩに基づいて、トランジスタＭＣ３０のゲートに入力される信号が、電源電圧ＶＤＤ、またはバイアス電圧Ｂｉａｓｐのいずれかとなるように選択して出力する。
【０２００】
また、図３２は、図３１の回路構成に、新たにオペアンプＡＭＰ４を追加した構成となっており、レギュレーテッドカスコード接続を用いた実施例である。オペアンプＡＭＰ４の出力には、トランジスタＭＣ２０のゲートが接続されている。このオペアンプＡＭＰ４の負（−）側入力端子には、トランジスタＭＢ１０とトランジスタＭＣ１０との接続部が接続されており、該オペアンプＡＭＰ４の正（＋）側入力端子には、トランジスタＭＢ２０とトランジスタＭＣ２０との接続部が接続されている。
【０２０１】
図３１、図３２いずれの電流出力回路１１においてもセレクタＳＥＬによってＯＮ／ＯＦＦが制御されるトランジスタをカスコード接続されたトランジスタＭＣ３０とすることで切り替えに伴う電流精度の劣化を防止する効果がある。これはカスコード接続せずにトランジスタＭＢ３０のゲートとオペアンプＡＭＰ１の間にセレクタＳＥＬを挿入する場合を考えてみると解りやすい。この場合、ＭＢ１０のドレイン電圧は電圧ＶＦＢＣＫ、ＭＢ２０とＭＢ３０のドレイン電圧は電圧ＶＮＤＤであり、トランジスタＭＢ１０、トランジスタＭＢ２０、トランジスタＭＢ３０のドレイン−ソース間電圧が異なるためカレントミラー回路を構成するトランジスタＭＢ１０，ＭＢ２０とトランジスタＭＢ３０の間の電流比がトランジスタサイズに比例しなくなってしまう可能性がある。一方、カスコード接続したトランジスタＭＣ３０をセレクタＳＥＬによってＯＮ／ＯＦＦする場合はカスコード接続によりドレイン−ソース間電圧が等しくなるため、電流の精度を保って電流切り替え機能を実現できるという効果がある。
【０２０２】
電流出力回路１１を、以上のような構成とすることにより、温度依存性のない定電流Ｉｃｏｎｓｔを生成することができる。
【０２０３】
次に、電流出力回路１１からの定電流Ｉｃｏｎｓｔとチャージ信号である制御信号ＺＣＨＲを用いた周波数電圧変換動作をいかに精度よく行うかが技術課題となる。着目すべきは電流出力回路１１の出力はＰチャネルＭＯＳデバイスによって構成されている点である。
【０２０４】
一般に、半導体装置に内蔵されるオシレータのように電源電圧の変動に対して高いアナログ精度を実現する必要がある場合、基準電位ＶＳＳレベルを基準として回路を動作させることが基本となる。
【０２０５】
しかしながら、電流発生回路のＰＭＯＳデバイスの基板は電源電圧ＶＤＤに給電されており、ドレイン、ソースと電源電圧ＶＤＤ間には、拡散容量Ｃｐ１が存在する。よって、その拡散容量Ｃｐ１にチャージされる電荷量Ｃｐ１・ΔＶＮＤＤは、電源電圧ＶＤＤの依存性をもつこととなる。
【０２０６】
したがって周波数電圧変換回路は、周波数精度向上のため電圧ＶＮＤＤが供給されるノードが電源によらず変動しない構成とする必要がある。
【０２０７】
図３３は、電圧ＶＮＤＤの変動を低減する一例であり、図２に示す周波数電圧変換回路１３のスイッチ部における詳細な構成を示す説明図である。
【０２０８】
周波数電圧変換回路１３のスイッチ部は、図示するように、スイッチＳＷ１を構成するトランジスタＭＳＷ１，ＭＳＷ２、インバータＩｖ２０と、スイッチＳＷ２を構成するトランジスタＭＳＷ３，ＭＳＷ４とからなる。
【０２０９】
トランジスタＭＳＷ１，ＭＳＷ２は、制御信号ＺＣＨＲによって動作制御され、電流Ｉｃｏｎｓｔの流れを切り替えるカレントスイッチとして動作する。カレントスイッチの構成をとるのは、スイッチＳＷ１がオフしているときに電流Ｉｃｏｎｓｔを流すパスが消失することで引き起こされる電圧ＶＮＤＤの変動を防止するためである。このとき、トランジスタＭＳＷ１とトランジスタＭＳＷ２のサイズ、およびデバイス種は同一である。
【０２１０】
また、電圧ＶＮＤＤを変動しないようにするためには、チャージ過程においてトランジスタＭＳＷ１を飽和動作させる必要がある。トランジスタＭＳＷ１の飽和動作の条件より、電圧ＶＳＩＧの電圧レベル、つまり基準電圧ＶＲＥＦＣのレベルに関する設計式（式（７））を立てることができる。
【０２１１】
【数８】
【０２１２】
ここで、Vthp_msw1は、トランジスタＭＳＷ１のしきい値電圧であり、Vov_msw1は電圧ＶＮＤＤからVthp_msw1を引いた電圧であり、トランジスタＭＳＷ１のドレイン−ソース間電圧がVov_msw1より大きいことがトランジスタＭＳＷ１の飽和動作条件である。式（７）によると電圧ＶＲＥＦＣをVthp_msw1より小さくすることにより結果的に電圧ＶＳＩＧの電位と電圧ＶＮＤＤの電位との電位差を確保することができ、トランジスタＭＳＷ１の飽和動作条件を満たすことが解る。このため本実施例では電圧ＶＲＥＦＣをトランジスタＭＳＷ１のしきい値電圧Vthp_msw1より小さく設定することが重要である。
【０２１３】
図３４は、周波数電圧変換回路１３における周波数電圧変換動作のタイミングチャートであり、設計式（７）を満足した場合、トランジスタＭＳＷ１が飽和領域で動作し、電圧ＶＮＤＤは、周波数電圧変換動作中一定電圧に保つことが可能となる。
【０２１４】
一方、図３５は、設計式（７）を満足していない場合の波形を示している。図示するように、制御信号ＺＣＨＲによるチャージ動作の過程で、トランジスタＭＳＷ１が非飽和動作となり、電圧ＶＳＩＧの上昇とともに、電圧ＶＮＤＤの電圧レベルが変動してしまっている。その結果、電源、温度条件でΔＱ＝Ｃｐ１・ΔＶＮＤＤが変動するため周波数精度を悪化させる。
【０２１５】
また、図３６は、図３３の周波数電圧変換回路１３の他の例を示した説明図である。
【０２１６】
図３３の回路構成では、トランジスタＭＳＷ１，ＭＳＷ２のゲートが、１（Ｈｉ）、０（Ｌｏ）のＣＭＯＳレベルが印加されていた。設計式（７）を満足すれば、トランジスタＭＳＷ１，ＭＳＷ２のゲート電圧はＣＭＯＳ信号である必要はなく、たとえば、バイアス信号ｂｉａｓｎを、図３７に示すようなアナログスイッチＳＷＡによってトランジスタＭＳＷ１，ＭＳＷ２に印加するようにしてもよい。
【０２１７】
それにより、本実施の形態２では、電流出力回路１１がセレクタＳＥＬによってＯＮ／ＯＦＦが制御されるトランジスタをカスコード接続された構成とすることで、トランジスタの切り替え（電流切り替え）による電流精度の劣化を防止することが可能となり、温度依存性の少ない電流Ｉｃｏｎｓｔを生成し、周波数電圧変換回路１３に供給することで、クロック発振回路２が高精度な目標周波数のクロック信号を生成することができる。
【０２１８】
（実施の形態３）
図３８は、本発明の実施の形態３による電流発生回路の一例を示す説明図、図３９は、図３８の電流発生回路における他の例を示す説明図である。
【０２１９】
本実施の形態３において、図３８は、リーク電流対策を施した２ビットの切り替え機能を有した電流出力回路１１の一例を示す説明図である。
【０２２０】
図８、図９、図３１、および図３２に示したように、電流出力回路１１が周波数切り替え機能を有するとき、式（２）に示す選択されていない電流源のサブスレッショルドリーク電流Ｉｏｆｆが周波数精度に対して問題となる。リーク電流は電源、温度の依存性が大きいため、ゲート長の長いデバイスサイズで設計するとともに回路として根本対策を実施する必要がある。
【０２２１】
この場合、電流出力回路１１は、図示するように、図３１の回路構成に、ＰチャネルＭＯＳのトランジスタＭＢ４０，ＭＣ４０，ＭＳ１０，ＭＳ２０、およびインバータＩｖ２１，Ｉｖ２２を設けたから構成されている。
【０２２２】
この場合、周波数切り替え用電流源において、非選択時に電流を捨てるパスとなるトランジスタＭＳ２０を用意した。電流を捨てるパスのイネーブル信号は、制御回路１２から出力される制御信号ＳＥＬＩの反転信号で行う。
【０２２３】
電流を基準電位ＶＳＳに捨てることで、図３８のノードＶｚは、基準電位ＶＳＳレベルとなり、トランジスタＭＣ４０が逆バイアスされた状態となるため周波数電圧変換回路１３へ流入するリーク電流を抑えることが可能となる。
【０２２４】
また、図３９は、図３８の電流出力回路１１における他の例を示す説明図である。
【０２２５】
この場合、電流出力回路１１は、図３８の回路構成に、電流源ｉｓ１，ｉｓ２が設けられた構成となっている。トランジスタＭＳ１０，ＭＳ２０の他方の接続部（ソース）に電流源ｉｓ２をそれぞれ設けることにより、基準電位ＶＳＳに捨てる電流値をコントロールすることが可能となる。
【０２２６】
それにより、本実施の形態３によれば、電流出力回路１１に設けたトランジスタＭＳ２０によって周波数電圧変換回路１３へ流入するリーク電流を低減することができるので、より高精度な目標周波数のクロック信号を生成することができる。
【０２２７】
（実施の形態４）
図４０は、本発明の実施の形態４による基準電圧発生回路の一例を示す説明図、図４１は、図４０の基準電圧発生回路の簡略図、図４２は、図４０の基準電圧発生回路の他の例を示す説明図である。
【０２２８】
本実施の形態４において、図４０は、基準電圧ＶＲＥＦＩ，ＶＲＥＦＣを３ビットの温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＩ[2:0]，ＣＮＴＬ＿ＶＲＥＦＣ[2:0]に基づいて生成する基準電圧発生回路１０における詳細な構成の一例を示す説明図である。
【０２２９】
基準電圧発生回路１０は、抵抗Ｒ１１〜Ｒ１８、抵抗Ｒ２１〜Ｒ２４、抵抗Ｒ３１〜Ｒ３８、スイッチＳＷＴ０〜ＳＷＴ３、スイッチＳＷＩ０〜ＳＷＩ７、スイッチＳＷＣ０〜ＳＷＣ７、バイポーラ素子からなるトランジスタＢｉｐ１、およびデコーダＤＥＣ１，ＤＥＣ２から構成されている。
【０２３０】
抵抗Ｒ１１〜Ｒ１８は、直列接続されている。抵抗Ｒ１８の他方の接続部と基準電位ＶＳＳとの間には、直列接続されたトランジスタＢｉｐ１、抵抗Ｒ２１〜Ｒ２４と同じく直列接続された抵抗Ｒ３１〜Ｒ３８がそれぞれ並列接続されている。
【０２３１】
また、トランジスタＢｉｐ１、および抵抗Ｒ２１〜Ｒ２４のそれぞれの接続部には、基準電圧発生回路１０が生成したＰＴＡＴ（Proportional To Absolute Temperature）電流である電流Ｉｐｔａｔが供給されるように接続されている。
【０２３２】
抵抗Ｒ１１〜Ｒ１８のそれぞれの接続部には、スイッチＳＷＩ０〜ＳＷＩ７の一方の接続部が接続されており、これらスイッチＳＷＩ０〜ＳＷＩ７の他方の接続部は共通接続されて、基準電圧ＶＲＥＦＩの出力部となる。
【０２３３】
抵抗Ｒ３１〜Ｒ３８のそれぞれ接続部には、スイッチＳＷＣ０〜ＳＷＣ７の一方の接続部が接続されており、これらスイッチＳＷＣ０〜ＳＷＣ７の他方の接続部は共通接続されて基準電圧ＶＲＥＦＣの出力部となる。
【０２３４】
また、デコーダＤＥＣ１は、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＩをデコードし、任意のスイッチＳＷＩ０〜ＳＷＩ７のいずれかをＯＮさせる。デコーダＤＥＣ２は、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＣをデコードし、任意のスイッチＳＷＣ０〜ＳＷＣ７のいずれかをＯＮさせる。
【０２３５】
動作については、図４１の簡略図を用いて説明する。温度依存性を持たない電圧ＶFLATは、式（８）のように示され、制御信号ＣＮＴＬ＿ＫＴを用いてトランジスタＢｉｐ１のベース−エミッタ電圧Ｖｂｅの温度依存性を電流Ｉｐｔａｔと抵抗Ｒ２の積がもつ温度依存性で相殺するよう調整することで実現する。
【０２３６】
基準電圧ＶＲＥＦＣは、温度依存性を持たない電圧ＶFLATを式（９）のように抵抗分圧することで実現し、その出力レベルは、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＣによって制御する。
【０２３７】
基準電圧ＶＲＥＦＩは、式（１０）に示すように抵抗Ｒ１と電流Ｉｐｔａｔの積で定電流発生回路の抵抗の温度特性をキャンセルするように温度トリミング信号ＶＣＮＴＬ＿ＶＲＥＦＩによって出力レベルと温度特性を調整する。
【０２３８】
【数９】
【０２３９】
図４０に示した回路の特徴は、バイポーラ素子のトランジスタＢｉｐ１のエミッタに温度特性制御用途の直列接続された抵抗Ｒ２１〜Ｒ２４を接続している点である。バンドギャップリファレンス回路においても、同様の回路構成があるが、通常、バイポーラ素子のトランジスタＢｉｐ１のコレクタに直列抵抗を接続するのが一般的である。これはバンドギャップリファレンス回路の出力電圧の温度依存性を正にも負にもコントロールする必要があるためである。
【０２４０】
しかし、トランジスタＢｉｐ１のコレクタに接続するためシャントスイッチに用いるトランジスタの基板バイアス効果でそのＯＮ抵抗が大きくなり、周波数変動±１％に抑える必要がある半導体装置に内蔵されるオシレータでは、このＯＮ抵抗の温度依存性は無視できない。
【０２４１】
クロック発振回路２では、電圧ＶFLAT（図４０）において、正負の温度依存性のコントロールは不要であるため、トランジスタＢｉｐ１のエミッタ側に抵抗Ｒ２１〜Ｒ２４を接続する構成をとり、基板バイアス効果の対策をはかり、ＯＮ抵抗が周波数精度へ影響でないようにしている。
【０２４２】
以上の動作により同一の生成パスで温度依存性をもった基準電圧ＶＲＥＦＩと温度依存性を持たない基準電圧ＶＲＥＦＣの生成を実現している。
【０２４３】
また、図４２は、図４０の基準電圧発生回路１０の他の例を示す説明図である。
【０２４４】
基準電圧発生回路１０は、図４０の回路構成にオペアンプＡＭＰ５、およびＰチャネルＭＯＳのトランジスタＴＭＯＳ１が新たに追加されている。図４０に示した回路構成では、電圧ＶFLATを分圧して出力するため、電圧ＶFLAT以上の電圧レベルを生成することができない。
【０２４５】
そこで、図４２に示すように、電圧ＶFLATをオペアンプＡＭＰ５によるボルテージフォロア回路にて、直列接続された抵抗Ｒ３１〜Ｒ３８の中点に接続する構成としている。これにより電源、温度依存性のない電圧ＶＦＬＡＴ以上の電圧レベルを生成することが可能となる。
【０２４６】
本実施の形態４では、トランジスタＢｉｐ１のエミッタ側に抵抗Ｒ２１〜Ｒ２４を接続した構成とすることにより、トランジスタＢｉｐ１のＯＮ抵抗を低減することができるので、クロック発振回路２における周波数変動を低減することができる。
【０２４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、本発明に示された複数の実施の形態を、相互に組み合わせて実施することも可能である。
【０２４８】
前記実施の形態では、クロック発振回路２が、基準電圧発生回路１０、電流出力回路１１、制御回路１２、周波数電圧変換回路１３、積分回路１４、ならびに電圧制御発振回路１５によって構成された例を示したが、たとえば、図４３に示すように、制御回路１２と電圧制御発振回路１５との間に分周器１６を新たに設けた構成としてもよい。
【０２４９】
分周器１６を設けたことにより、クロック発振回路２の制御は、分周したクロック信号ＣＫＯＵＴの周期に対して実施されることになり、回路動作の周波数を高周波化することなく、クロック信号ＣＫＯＵＴの高周波化を実現することが可能となる。
【産業上の利用可能性】
【０２５０】
本発明は、動作クロックを内部生成する発振回路を備えた半導体装置における高精度なクロック信号の生成技術に適している。
【符号の説明】
【０２５１】
１ 半導体装置
２ クロック発振回路
３ レジスタ
４ メモリ
５ 分周回路
６ ＣＰＵ
７ Ａ／Ｄ変換器
８ タイマ
９ 周辺回路
１０ 基準電圧発生回路
１１ 電流出力回路
１２ 制御回路
１３ 周波数電圧変換回路
１４ 積分回路
１５ 電圧制御発振回路
１６ 分周器
１８ 発振回路
１９ 内部回路
１００ 電源端子
１１１ クロック設定部
１１２ 容量ノード
１１３ 静電容量素子部
１１４ 静電容量素子部
１１５ 容量選択スイッチ
１２０ 基準電圧ノード
１２１ チャージスイッチ
１２２ ディスチャージスイッチ
１２５ 出力ノード
１０１１ 電流発生回路
ＢＧＲ バンドギャップリファレンス回路
Ｒｏｓｃ 抵抗
Ｒ０ 抵抗
Ｒ 抵抗
Ｒ１〜Ｒ４ 抵抗
Ｒ１１〜Ｒ１８ 抵抗
Ｒ２１〜Ｒ２４ 抵抗
Ｒ３１〜Ｒ３８ 抵抗
Ｑ１ トランジスタ
Ｔ１，Ｔ２トランジスタ
ＭＢ１，ＭＢ２ トランジスタ
Ｍ０〜Ｍ３ トランジスタ
ＭＢ１０ トランジスタ
ＭＢ２０ トランジスタ
ＭＢ３０ トランジスタ
ＭＢ４０ トランジスタ
ＭＣ１０ トランジスタ
ＭＣ２０ トランジスタ
ＭＣ３０ トランジスタ
ＭＣ４０ トランジスタ
ＴＳＷ１ トランジスタ
ＴＭＯＳ１ トランジスタ
ＭＳＷ１〜ＭＳＷ４ トランジスタ
Ｂｉｐ１ トランジスタ
ＡＭＰ１〜ＡＭＰ５ オペアンプ
ＳＷ１〜ＳＷ３ スイッチ
ＣＳＷ０〜ＣＳＷ３ スイッチ
ＣＳＷ１０〜ＣＳＷ１３ スイッチ
ＳＷＴ０〜ＳＷＴ３ スイッチ
ＳＷＩ０〜ＳＷＩ７ スイッチ
ＳＷＣ０〜ＳＷＣ７ スイッチ
ＳＷＡ アナログスイッチ
Ｃ 静電容量素子
Ｃ１，Ｃ２ 静電容量素子
Ｃ１０〜Ｃ１９ 静電容量素子
ＮＡＮＤ１〜ＮＡＮＤ８ 否定論理積回路
Ｉｖ１〜Ｉｖ２５ インバータ
ＦＦ１〜ＦＦ４ フリップフロップ
Ｈ１〜Ｈ４ 配線
ＣＮＴ コントロール部
ＤＥＣ１，ＤＥＣ２ デコーダ
【特許請求の範囲】
【請求項１】
外部からの電源電圧が供給される電源端子と、
クロック信号を出力するクロック発振回路と、
前記クロック信号に基づいて生成される動作周波数に応じて動作する内部回路とを有し、
前記クロック発振回路は、
前記電源電圧および温度に対する出力電流の依存性を調整できる電流出力回路と、
前記出力電流を受ける容量ノードに並列に接続可能な複数の静電容量素子を有し、接続される前記複数の静電容量素子の数を変更することにより、前記クロック信号の周波数が変更される周波数電圧変換回路と、を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記容量ノードに接続される容量の数を設定するクロック設定信号を生成するクロック設定部を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記周波数電圧変換回路の出力電圧に基づいて周波数が設定される前記クロック信号を出力する発振回路を有することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記周波数電圧変換回路は、
前記電流出力回路からの前記出力電流により前記静電容量素子に電荷を注入するチャージスイッチと、前記静電容量素子から電荷を引き抜くディスチャージスイッチとを有することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記チャージスイッチおよび前記ディスチャージスイッチを、前記クロック信号に応じて制御する制御回路を有することを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記複数の静電容量素子は、常時接続されている第１の静電容量素子部と、
前記クロック設定部から出力される容量選択信号により選択的に前記容量ノードに接続される第２の静電容量素子部とを有することを特徴とする半導体装置。
【請求項７】
請求項６記載に半導体装置において、
さらに前記クロック設定部から出力される容量選択信号により選択的に前記容量ノードに接続される第３の静電容量素子部を有し、
前記第３の静電容量素子部は前記第２の静電容量素子部と容量値が異なることを特徴とする半導体装置。
【請求項８】
請求項６記載に半導体装置において、
さらに前記クロック設定部から出力される容量選択信号により選択的に前記容量ノードに接続される第３の静電容量素子部を有し、
前記第３の静電容量素子部は、前記第２の静電容量素子部と容量値が同じ静電容量素子を異なる個数並列接続することにより構成されることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記容量選択信号により選択的に前記容量ノードへ前記第２の静電容量素子部を接続する容量選択スイッチを有し、
前記容量選択スイッチの一方の接続部に前記電流出力回路から出力される電流が前記チャージスイッチを介して供給され、前記容量選択スイッチの他方の接続部に前記第２の静電容量素子部の一方の接続部が接続され、
前記第１の静電容量素子部の一方の接続部に前記チャージスイッチおよび前記ディスチャージスイッチが接続され、前記第１の静電容量素子部の他方の接続部に基準電圧が供給され、
前記第２静電容量素子部の他方の接続部に前記基準電圧が供給されることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記容量選択信号により選択的に前記容量ノードへ前記第２の静電容量素子部を接続する容量選択スイッチを有し、
前記容量選択スイッチの一方の接続部に基準電圧が供給され、前記容量選択スイッチの他方の接続部に、前記第２の静電容量素子部の一方の接続部が接続され、
前記第２の静電容量素子部の他方の接続部には、前記チャージスイッチおよび前記ディスチャージスイッチが接続されており、
前記第１の静電容量素子部の一方の接続部には、前記チャージスイッチおよび前記ディスチャージスイッチが接続され、前記第１の静電容量素子部の他方の接続部には前記基準電圧が供給されることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記容量選択スイッチは、前記ディスチャージスイッチがオンしている期間に、リセット信号に基づいて、前記容量選択信号により非選択とされた前記容量選択スイッチを一定期間オンさせるリセット回路を有することを特徴とする半導体装置。
【請求項１２】
請求項９または請求項１０に記載の半導体装置において、
前記容量選択スイッチは、
２つのトランジスタを直列に接続した構成からなることを特徴とする半導体装置。
【請求項１３】
クロック発振回路と前記クロック発振回路が出力するクロック信号に基づいて生成される動作周波数に応じて動作する内部回路とを有し、
前記クロック発振回路は、
一定の出力電流を供給する定電流回路と、
前記定電流回路からの出力電流を受ける容量ノードと、
前記容量ノードに並列に接続可能な複数の静電容量素子と前記容量ノードに接続される前記静電容量素子の数を切り替えるスイッチとを有する周波数電圧変換回路と、
前記周波数電圧変換回路の出力電圧に基づいて周波数を設定し前記クロック信号を出力する発振回路と、を含むことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記周波数電圧変換回路は、
前記定電流回路からの前記出力電流が出力される出力ノードと前記容量ノードの間に接続されたチャージスイッチと、前記容量ノードと基準電圧が供給される基準電圧ノードとの間に接続されたディスチャージスイッチとを有することを特徴とする半導体装置。
【請求項１】
外部からの電源電圧が供給される電源端子と、
クロック信号を出力するクロック発振回路と、
前記クロック信号に基づいて生成される動作周波数に応じて動作する内部回路とを有し、
前記クロック発振回路は、
前記電源電圧および温度に対する出力電流の依存性を調整できる電流出力回路と、
前記出力電流を受ける容量ノードに並列に接続可能な複数の静電容量素子を有し、接続される前記複数の静電容量素子の数を変更することにより、前記クロック信号の周波数が変更される周波数電圧変換回路と、を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記容量ノードに接続される容量の数を設定するクロック設定信号を生成するクロック設定部を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記周波数電圧変換回路の出力電圧に基づいて周波数が設定される前記クロック信号を出力する発振回路を有することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記周波数電圧変換回路は、
前記電流出力回路からの前記出力電流により前記静電容量素子に電荷を注入するチャージスイッチと、前記静電容量素子から電荷を引き抜くディスチャージスイッチとを有することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記チャージスイッチおよび前記ディスチャージスイッチを、前記クロック信号に応じて制御する制御回路を有することを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記複数の静電容量素子は、常時接続されている第１の静電容量素子部と、
前記クロック設定部から出力される容量選択信号により選択的に前記容量ノードに接続される第２の静電容量素子部とを有することを特徴とする半導体装置。
【請求項７】
請求項６記載に半導体装置において、
さらに前記クロック設定部から出力される容量選択信号により選択的に前記容量ノードに接続される第３の静電容量素子部を有し、
前記第３の静電容量素子部は前記第２の静電容量素子部と容量値が異なることを特徴とする半導体装置。
【請求項８】
請求項６記載に半導体装置において、
さらに前記クロック設定部から出力される容量選択信号により選択的に前記容量ノードに接続される第３の静電容量素子部を有し、
前記第３の静電容量素子部は、前記第２の静電容量素子部と容量値が同じ静電容量素子を異なる個数並列接続することにより構成されることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記容量選択信号により選択的に前記容量ノードへ前記第２の静電容量素子部を接続する容量選択スイッチを有し、
前記容量選択スイッチの一方の接続部に前記電流出力回路から出力される電流が前記チャージスイッチを介して供給され、前記容量選択スイッチの他方の接続部に前記第２の静電容量素子部の一方の接続部が接続され、
前記第１の静電容量素子部の一方の接続部に前記チャージスイッチおよび前記ディスチャージスイッチが接続され、前記第１の静電容量素子部の他方の接続部に基準電圧が供給され、
前記第２静電容量素子部の他方の接続部に前記基準電圧が供給されることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記容量選択信号により選択的に前記容量ノードへ前記第２の静電容量素子部を接続する容量選択スイッチを有し、
前記容量選択スイッチの一方の接続部に基準電圧が供給され、前記容量選択スイッチの他方の接続部に、前記第２の静電容量素子部の一方の接続部が接続され、
前記第２の静電容量素子部の他方の接続部には、前記チャージスイッチおよび前記ディスチャージスイッチが接続されており、
前記第１の静電容量素子部の一方の接続部には、前記チャージスイッチおよび前記ディスチャージスイッチが接続され、前記第１の静電容量素子部の他方の接続部には前記基準電圧が供給されることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記容量選択スイッチは、前記ディスチャージスイッチがオンしている期間に、リセット信号に基づいて、前記容量選択信号により非選択とされた前記容量選択スイッチを一定期間オンさせるリセット回路を有することを特徴とする半導体装置。
【請求項１２】
請求項９または請求項１０に記載の半導体装置において、
前記容量選択スイッチは、
２つのトランジスタを直列に接続した構成からなることを特徴とする半導体装置。
【請求項１３】
クロック発振回路と前記クロック発振回路が出力するクロック信号に基づいて生成される動作周波数に応じて動作する内部回路とを有し、
前記クロック発振回路は、
一定の出力電流を供給する定電流回路と、
前記定電流回路からの出力電流を受ける容量ノードと、
前記容量ノードに並列に接続可能な複数の静電容量素子と前記容量ノードに接続される前記静電容量素子の数を切り替えるスイッチとを有する周波数電圧変換回路と、
前記周波数電圧変換回路の出力電圧に基づいて周波数を設定し前記クロック信号を出力する発振回路と、を含むことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記周波数電圧変換回路は、
前記定電流回路からの前記出力電流が出力される出力ノードと前記容量ノードの間に接続されたチャージスイッチと、前記容量ノードと基準電圧が供給される基準電圧ノードとの間に接続されたディスチャージスイッチとを有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【公開番号】特開２０１２−７０２２４（Ｐ２０１２−７０２２４Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１３４４１（Ｐ２０１０−２１３４４１）
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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