半導体製造方法
【課題】半導体装置の層間膜容量、配線間容量の低減及び微細化を図るとともに、半導体製造工数の低減が可能な半導体製造方法を提供する。
【解決手段】第１のレジストによりヴィアパターン７を形成する工程と、少なくとも前記ヴィアパターン７の一部の周囲を充填するように、第１の層間膜６ａを形成する工程と、前記ヴィアパターン７及び前記第1の層間膜６ａ上に、第２のレジストにより配線パターン８を形成する工程と、少なくとも前記配線パターン８の一部の周囲を充填するように、第２の層間膜６ｂを形成する工程と、前記配線パターン及び前記ヴィアパターンを選択的に除去して、デュアルダマシン配線溝を形成する工程と、前記デュアルダマシン配線溝を金属層により充填する工程を備える。
【解決手段】第１のレジストによりヴィアパターン７を形成する工程と、少なくとも前記ヴィアパターン７の一部の周囲を充填するように、第１の層間膜６ａを形成する工程と、前記ヴィアパターン７及び前記第1の層間膜６ａ上に、第２のレジストにより配線パターン８を形成する工程と、少なくとも前記配線パターン８の一部の周囲を充填するように、第２の層間膜６ｂを形成する工程と、前記配線パターン及び前記ヴィアパターンを選択的に除去して、デュアルダマシン配線溝を形成する工程と、前記デュアルダマシン配線溝を金属層により充填する工程を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば低誘電率層間膜を用いた多層配線を備える半導体製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、高速化に伴い、多層配線の層間絶縁膜として低誘電率層間膜が導入されている（例えば特許文献１参照）。
【０００３】
一般に、このような半導体装置は、例えば以下のように形成される。先ず、半導体基板上に形成された下層配線上に、キャップ層／ストッパ層を形成し、その上に低誘電率層間膜、レジスト膜を順次形成する。そして、レジストをパターニングし、これをマスクとして、ドライエッチングによりヴィアホールを形成した後、低抵抗金属で埋め込み、ヴィアを形成する。そして、ヴィアの形成された低誘電率層間膜上に、キャップ層／ストッパ層を形成し、その上に低誘電率層間膜、レジスト膜を形成する。そして、レジストをパターニングし、これをマスクとして、ドライエッチングにより低誘電率層間膜にヴィアに到達する配線溝を形成した後、低抵抗金属で埋め込み、配線層を形成する。
【０００４】
近年、このような半導体装置において、さらなる層間膜容量、配線間容量の低減及び微細化の要求がある。また、ディフェクト低減の観点からも、製造工数低減の要求がある。
【特許文献１】特開２００４−２２１４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、多層配線を備えた半導体装置の層間膜容量、配線間容量の低減及び微細化を図るとともに、その製造工数の低減が可能な半導体製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１のレジストによりヴィアパターンを形成する工程と、少なくとも前記ヴィアパターンの一部の周囲を充填するように、第１の層間膜を形成する工程と、前記ヴィアパターン及び前記第1の層間膜上に、第２のレジストにより配線パターンを形成する工程と、少なくとも前記配線パターンの一部の周囲を充填するように、第２の層間膜を形成する工程と、前記配線パターン及び前記ヴィアパターンを選択的に除去して、デュアルダマシン配線溝を形成する工程と、前記デュアルダマシン配線溝を金属層により充填する工程を備えることを特徴とする半導体製造方法が提供される。
【発明の効果】
【０００７】
本発明の一実施態様によれば、多層配線を備えた半導体装置の層間膜容量、配線間容量の低減及び微細化を図るとともに、その製造工数の低減が可能となる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施形態について、図を参照して説明する。
【０００９】
（実施形態１）
図１に本実施形態の半導体製造方法により形成される半導体装置の多層配線構造を示す。図に示すように、半導体基板（図示せず）上に形成された層間膜１、下層配線層２上に、キャップ層／ストッパ層３が形成されており、これを貫通して下層配線層２と接続するように、ヴィア４が形成されている。ヴィア４上には、これと接続するように配線層５が形成され、各ヴィア４、配線層５間は、２層の低誘電率膜からなる層間膜６ａ、６ｂにより分離されている。
【００１０】
このような半導体装置は、以下のように形成される。先ず、図２に示すように、半導体基板（図示せず）上に形成された層間膜１及び下層配線層２上に、例えばＳｉＮ膜などからなるキャップ層／ストッパ層３を形成する。そして、キャップ層／ストッパ層３上にネガ型レジストを塗布し、通常の露光・現像技術により、ネガ型レジストからなるヴィアパターン（ダミーパターン）７を形成する。このとき、大きめのマスクパターンを形成し、等方エッチングによる現像処理を行なうことにより、パターンを微細化することが可能である。
【００１１】
次いで、図３に示すように、ヴィアパターン７を被覆するように、全面に、例えばメチル基含有酸化ケイ素膜（ＭＳＱ：ＭｅｔｈｙｌＳｉｌｓｅｓＱｕｉｏｘａｎｅ膜）などの低誘電率膜材料を、塗布法（ＳＯＤ：Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ法）を用いて成膜し、ベーク又はＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）でキュアを行うことにより膜質を変化させ、ヴィアパターン７の間を充填、被覆する層間膜６ａを形成する。
【００１２】
そして、図４に示すように、層間膜６ａ上に、ネガ型レジストを塗布し、通常の露光・現像技術により、レジストからなる配線パターン（ダミーパターン）８を形成する。
【００１３】
次いで、図５に示すように、配線パターン８を被覆するように、全面に塗布型低誘電率膜を塗布し、ベーク又はＥＢでキュアを行うことにより膜質を変化させ、配線パターン９の間を充填、被覆する層間膜６ｂを形成する。
【００１４】
そして、図６に示すように、全面をＯ２ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチバックすることにより、Ｓｉを含む層間膜６ｂ表面のみをＳｉＯ２としてレジスト（配線パターン８）に対する高選択比を得ることができることから、レジスト（配線パターン８）を選択的に除去して、配線溝９を形成する。
【００１５】
続いて、図７に示すように、同様に全面をＯ２ＲＩＥによりエッチバックすることにより、Ｓｉを含む層間膜６ａ表面もＳｉＯ２としてレジスト（ヴィアパターン７）との高選択比を得ることができることから、レジスト（ヴィアパターン７）を選択的に除去して、キャップ層／ストッパ層３に到達するヴィアホール１０を形成する。
【００１６】
そして、図６に示すように、全面をＵＶ照射と同時にＮ２／Ｈ２アッシャーにより エッチバックすることにより、Ｓｉを含む層間膜６ｂ表面のみに高選択膜を形成することができることから、レジスト(配線パターン８)を選択的に除去して、配線溝９を形成する。
【００１７】
続いて、図7に示すように、同様に全面をＵＶ照射と同時にＮ２／Ｈ２アッシャーによりエッチバックすることにより、Ｓｉを含む層間膜６ａ表面もＳｉＯ２としてレジスト(ヴィアパタン７)との高選択比を得ることができることから、レジスト(ヴィアパターン７)を選択的に除去して、キャップ層/ストッパ層３に到達するヴィアホール１０を形成する。
【００１８】
そして、図８に示すように、例えばＣＦ４、ＣＨＦ３などのガス種を含むＲＩＥにより、選択的にヴィアホール１０底部のキャップ層／ストッパ層３を除去し、ヴィアホール底部を下層配線２に到達させる。
【００１９】
さらに、図９に示すように、全面にバリアメタル／Ｃｕ層（図示せず）を夫々スパッタ法により形成した後、メッキ法によりヴィアホール１０、配線溝９内を含む全面にＣｕ膜１１を形成する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、表面のＣｕ膜を除去することにより、図1に示すようなデュアルダマシン配線を備える多層配線構造が形成される。
【００２０】
本実施形態においては、ヴィアパターン、配線パターンを残しパターン（ダミーパターン）とすることにより、ドライエッチング工程を用いることなくヴィアパターン、配線パターンを形成することができ、ヴィアと配線層の界面位置にキャップ層／ストッパ層を形成することなく、低誘電率の層間膜中にデュアルダマシン配線を形成することができる。
【００２１】
従って、工程数の低減により、低コスト化やディフェクトの低減を図ることが可能となる。また、低誘電率層間膜中にキャップ層／ストッパ層を介さないため、層間膜容量、配線間容量の低減を図ることが可能となる。また、レジスト自身がアライメントの対象物となるため、アライメント精度を向上させ、微細加工精度を向上させることが可能となる。
【００２２】
さらに、本実施形態においては、層間膜６ａ、６ｂとして、塗布法により成膜する塗布型の低誘電率膜を用いているが、塗布型の低誘電率膜を用いることにより、表面張力により層間膜の高平坦化を図ることが可能となり、上層に形成される配線パターン形成時などのアライメント精度を向上させることが可能となる。
【００２３】
尚、本実施形態においては、ダミーパターン（ヴィアパターン７、配線層パターン８）を被覆するように層間膜６ａ、６ｂを形成しているが、必ずしもダミーパターンを層間膜で被覆する必要はなく、図１０に示すように、ヴィアパターン７’の一部（上端部）が層間膜６ａ’から露出していても、図１１に示すように、配線パターン８’を上層に形成して、同様にデュアルダマシン配線を形成することができる。
【００２４】
また、本実施形態において、ダミーパターン形成時にネガ型レジストを用いているが、ポジ型レジストによりパターンを形成することも可能である。しかしながら、ポジ型レジストを用いた露光技術において、穴解像限界による微細化の限界があり、一方、ネガ型レジストを用いることにより、ダミーパターンを等方エッチングによる現像処理により微細化することができるため、ネガ型レジストを用いることが好ましい。
【００２５】
また、本実施形態において、配線溝、ヴィアホールを形成する際、Ｏ２ＲＩＥによりエッチバックを行っているが、Ｎ２／Ｈ２アッシャーにより、低誘電率の層間膜を保護しながらアッシングを行っても良い。
【００２６】
また、本実施形態において、配線溝、ヴィアホールを形成する際、Ｎ２／Ｈ２アッシャーによりエッチバックを行なっているが、Ｏ２ ＲＩＥにより、低誘電率の層間膜を保護しながらエッチングを行なっても良い。
【００２７】
ダミーパターン、層間膜の膜厚を、ＲＩＥにおけるレジストと層間膜のエッチング選択比により適宜最適化することにより、所望のデュアルダマシン配線形状を形成することができる。
【００２８】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様における半導体製造方法により形成される半導体装置の多層配線構造を示す図。
【図２】本発明の一態様における半導体製造工程を示す図。
【図３】本発明の一態様における半導体製造工程を示す図。
【図４】本発明の一態様における半導体製造工程を示す図。
【図５】本発明の一態様における半導体製造工程を示す図。
【図６】本発明の一態様における半導体製造工程を示す図。
【図７】本発明の一態様における半導体製造工程を示す図。
【図８】本発明の一態様における半導体製造工程を示す図。
【図９】本発明の一態様における半導体製造工程を示す図。
【図１０】本発明の一態様における半導体製造工程を示す図。
【図１１】本発明の一態様における半導体製造工程を示す図。
【符号の説明】
【００３０】
１、６ａ、６ａ’、６ｂ 層間膜
２ 下層配線層
３ キャップ層／ストッパ層
４ ヴィア
５ 配線層
７、７’ ヴィアパターン
８、８’ 配線パターン
９ 配線溝
１０ ヴィアホール
１１ Ｃｕ膜
【技術分野】
【０００１】
本発明は、例えば低誘電率層間膜を用いた多層配線を備える半導体製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、高速化に伴い、多層配線の層間絶縁膜として低誘電率層間膜が導入されている（例えば特許文献１参照）。
【０００３】
一般に、このような半導体装置は、例えば以下のように形成される。先ず、半導体基板上に形成された下層配線上に、キャップ層／ストッパ層を形成し、その上に低誘電率層間膜、レジスト膜を順次形成する。そして、レジストをパターニングし、これをマスクとして、ドライエッチングによりヴィアホールを形成した後、低抵抗金属で埋め込み、ヴィアを形成する。そして、ヴィアの形成された低誘電率層間膜上に、キャップ層／ストッパ層を形成し、その上に低誘電率層間膜、レジスト膜を形成する。そして、レジストをパターニングし、これをマスクとして、ドライエッチングにより低誘電率層間膜にヴィアに到達する配線溝を形成した後、低抵抗金属で埋め込み、配線層を形成する。
【０００４】
近年、このような半導体装置において、さらなる層間膜容量、配線間容量の低減及び微細化の要求がある。また、ディフェクト低減の観点からも、製造工数低減の要求がある。
【特許文献１】特開２００４−２２１４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、多層配線を備えた半導体装置の層間膜容量、配線間容量の低減及び微細化を図るとともに、その製造工数の低減が可能な半導体製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１のレジストによりヴィアパターンを形成する工程と、少なくとも前記ヴィアパターンの一部の周囲を充填するように、第１の層間膜を形成する工程と、前記ヴィアパターン及び前記第1の層間膜上に、第２のレジストにより配線パターンを形成する工程と、少なくとも前記配線パターンの一部の周囲を充填するように、第２の層間膜を形成する工程と、前記配線パターン及び前記ヴィアパターンを選択的に除去して、デュアルダマシン配線溝を形成する工程と、前記デュアルダマシン配線溝を金属層により充填する工程を備えることを特徴とする半導体製造方法が提供される。
【発明の効果】
【０００７】
本発明の一実施態様によれば、多層配線を備えた半導体装置の層間膜容量、配線間容量の低減及び微細化を図るとともに、その製造工数の低減が可能となる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施形態について、図を参照して説明する。
【０００９】
（実施形態１）
図１に本実施形態の半導体製造方法により形成される半導体装置の多層配線構造を示す。図に示すように、半導体基板（図示せず）上に形成された層間膜１、下層配線層２上に、キャップ層／ストッパ層３が形成されており、これを貫通して下層配線層２と接続するように、ヴィア４が形成されている。ヴィア４上には、これと接続するように配線層５が形成され、各ヴィア４、配線層５間は、２層の低誘電率膜からなる層間膜６ａ、６ｂにより分離されている。
【００１０】
このような半導体装置は、以下のように形成される。先ず、図２に示すように、半導体基板（図示せず）上に形成された層間膜１及び下層配線層２上に、例えばＳｉＮ膜などからなるキャップ層／ストッパ層３を形成する。そして、キャップ層／ストッパ層３上にネガ型レジストを塗布し、通常の露光・現像技術により、ネガ型レジストからなるヴィアパターン（ダミーパターン）７を形成する。このとき、大きめのマスクパターンを形成し、等方エッチングによる現像処理を行なうことにより、パターンを微細化することが可能である。
【００１１】
次いで、図３に示すように、ヴィアパターン７を被覆するように、全面に、例えばメチル基含有酸化ケイ素膜（ＭＳＱ：ＭｅｔｈｙｌＳｉｌｓｅｓＱｕｉｏｘａｎｅ膜）などの低誘電率膜材料を、塗布法（ＳＯＤ：Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ法）を用いて成膜し、ベーク又はＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）でキュアを行うことにより膜質を変化させ、ヴィアパターン７の間を充填、被覆する層間膜６ａを形成する。
【００１２】
そして、図４に示すように、層間膜６ａ上に、ネガ型レジストを塗布し、通常の露光・現像技術により、レジストからなる配線パターン（ダミーパターン）８を形成する。
【００１３】
次いで、図５に示すように、配線パターン８を被覆するように、全面に塗布型低誘電率膜を塗布し、ベーク又はＥＢでキュアを行うことにより膜質を変化させ、配線パターン９の間を充填、被覆する層間膜６ｂを形成する。
【００１４】
そして、図６に示すように、全面をＯ２ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチバックすることにより、Ｓｉを含む層間膜６ｂ表面のみをＳｉＯ２としてレジスト（配線パターン８）に対する高選択比を得ることができることから、レジスト（配線パターン８）を選択的に除去して、配線溝９を形成する。
【００１５】
続いて、図７に示すように、同様に全面をＯ２ＲＩＥによりエッチバックすることにより、Ｓｉを含む層間膜６ａ表面もＳｉＯ２としてレジスト（ヴィアパターン７）との高選択比を得ることができることから、レジスト（ヴィアパターン７）を選択的に除去して、キャップ層／ストッパ層３に到達するヴィアホール１０を形成する。
【００１６】
そして、図６に示すように、全面をＵＶ照射と同時にＮ２／Ｈ２アッシャーにより エッチバックすることにより、Ｓｉを含む層間膜６ｂ表面のみに高選択膜を形成することができることから、レジスト(配線パターン８)を選択的に除去して、配線溝９を形成する。
【００１７】
続いて、図7に示すように、同様に全面をＵＶ照射と同時にＮ２／Ｈ２アッシャーによりエッチバックすることにより、Ｓｉを含む層間膜６ａ表面もＳｉＯ２としてレジスト(ヴィアパタン７)との高選択比を得ることができることから、レジスト(ヴィアパターン７)を選択的に除去して、キャップ層/ストッパ層３に到達するヴィアホール１０を形成する。
【００１８】
そして、図８に示すように、例えばＣＦ４、ＣＨＦ３などのガス種を含むＲＩＥにより、選択的にヴィアホール１０底部のキャップ層／ストッパ層３を除去し、ヴィアホール底部を下層配線２に到達させる。
【００１９】
さらに、図９に示すように、全面にバリアメタル／Ｃｕ層（図示せず）を夫々スパッタ法により形成した後、メッキ法によりヴィアホール１０、配線溝９内を含む全面にＣｕ膜１１を形成する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、表面のＣｕ膜を除去することにより、図1に示すようなデュアルダマシン配線を備える多層配線構造が形成される。
【００２０】
本実施形態においては、ヴィアパターン、配線パターンを残しパターン（ダミーパターン）とすることにより、ドライエッチング工程を用いることなくヴィアパターン、配線パターンを形成することができ、ヴィアと配線層の界面位置にキャップ層／ストッパ層を形成することなく、低誘電率の層間膜中にデュアルダマシン配線を形成することができる。
【００２１】
従って、工程数の低減により、低コスト化やディフェクトの低減を図ることが可能となる。また、低誘電率層間膜中にキャップ層／ストッパ層を介さないため、層間膜容量、配線間容量の低減を図ることが可能となる。また、レジスト自身がアライメントの対象物となるため、アライメント精度を向上させ、微細加工精度を向上させることが可能となる。
【００２２】
さらに、本実施形態においては、層間膜６ａ、６ｂとして、塗布法により成膜する塗布型の低誘電率膜を用いているが、塗布型の低誘電率膜を用いることにより、表面張力により層間膜の高平坦化を図ることが可能となり、上層に形成される配線パターン形成時などのアライメント精度を向上させることが可能となる。
【００２３】
尚、本実施形態においては、ダミーパターン（ヴィアパターン７、配線層パターン８）を被覆するように層間膜６ａ、６ｂを形成しているが、必ずしもダミーパターンを層間膜で被覆する必要はなく、図１０に示すように、ヴィアパターン７’の一部（上端部）が層間膜６ａ’から露出していても、図１１に示すように、配線パターン８’を上層に形成して、同様にデュアルダマシン配線を形成することができる。
【００２４】
また、本実施形態において、ダミーパターン形成時にネガ型レジストを用いているが、ポジ型レジストによりパターンを形成することも可能である。しかしながら、ポジ型レジストを用いた露光技術において、穴解像限界による微細化の限界があり、一方、ネガ型レジストを用いることにより、ダミーパターンを等方エッチングによる現像処理により微細化することができるため、ネガ型レジストを用いることが好ましい。
【００２５】
また、本実施形態において、配線溝、ヴィアホールを形成する際、Ｏ２ＲＩＥによりエッチバックを行っているが、Ｎ２／Ｈ２アッシャーにより、低誘電率の層間膜を保護しながらアッシングを行っても良い。
【００２６】
また、本実施形態において、配線溝、ヴィアホールを形成する際、Ｎ２／Ｈ２アッシャーによりエッチバックを行なっているが、Ｏ２ ＲＩＥにより、低誘電率の層間膜を保護しながらエッチングを行なっても良い。
【００２７】
ダミーパターン、層間膜の膜厚を、ＲＩＥにおけるレジストと層間膜のエッチング選択比により適宜最適化することにより、所望のデュアルダマシン配線形状を形成することができる。
【００２８】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様における半導体製造方法により形成される半導体装置の多層配線構造を示す図。
【図２】本発明の一態様における半導体製造工程を示す図。
【図３】本発明の一態様における半導体製造工程を示す図。
【図４】本発明の一態様における半導体製造工程を示す図。
【図５】本発明の一態様における半導体製造工程を示す図。
【図６】本発明の一態様における半導体製造工程を示す図。
【図７】本発明の一態様における半導体製造工程を示す図。
【図８】本発明の一態様における半導体製造工程を示す図。
【図９】本発明の一態様における半導体製造工程を示す図。
【図１０】本発明の一態様における半導体製造工程を示す図。
【図１１】本発明の一態様における半導体製造工程を示す図。
【符号の説明】
【００３０】
１、６ａ、６ａ’、６ｂ 層間膜
２ 下層配線層
３ キャップ層／ストッパ層
４ ヴィア
５ 配線層
７、７’ ヴィアパターン
８、８’ 配線パターン
９ 配線溝
１０ ヴィアホール
１１ Ｃｕ膜
【特許請求の範囲】
【請求項１】
第１のレジストによりヴィアパターンを形成する工程と、
少なくとも前記ヴィアパターンの一部の周囲を充填するように、第１の層間膜を形成する工程と、
前記ヴィアパターン及び前記第1の層間膜上に、第２のレジストにより配線パターンを形成する工程と、
少なくとも前記配線パターンの一部の周囲を充填するように、第２の層間膜を形成する工程と、
前記配線パターン及び前記ヴィアパターンを選択的に除去して、デュアルダマシン配線溝を形成する工程と、
前記デュアルダマシン配線溝を、金属層により充填する工程を備えることを特徴とする半導体製造方法。
【請求項２】
前記第１のレジストは、ネガ型レジストであることを特徴とする請求項１に記載の半導体製造方法。
【請求項３】
前記第１の層間膜及び第２の層間膜は、低誘電率膜であることを特徴とする請求項１又は２に記載の半導体製造方法。
【請求項４】
前記第１の層間膜を形成する工程において、前記ヴィアパターンを前記第１の層間膜により被覆することを特徴とする請求項１乃至３のいずれか1に記載の半導体製造方法。
【請求項５】
前記第１の層間膜を形成する工程において、前記ヴィアパターンの少なくとも一部は、前記第１の層間膜から露出することを特徴とする請求項１乃至３のいずれか1に記載の半導体製造方法。
【請求項１】
第１のレジストによりヴィアパターンを形成する工程と、
少なくとも前記ヴィアパターンの一部の周囲を充填するように、第１の層間膜を形成する工程と、
前記ヴィアパターン及び前記第1の層間膜上に、第２のレジストにより配線パターンを形成する工程と、
少なくとも前記配線パターンの一部の周囲を充填するように、第２の層間膜を形成する工程と、
前記配線パターン及び前記ヴィアパターンを選択的に除去して、デュアルダマシン配線溝を形成する工程と、
前記デュアルダマシン配線溝を、金属層により充填する工程を備えることを特徴とする半導体製造方法。
【請求項２】
前記第１のレジストは、ネガ型レジストであることを特徴とする請求項１に記載の半導体製造方法。
【請求項３】
前記第１の層間膜及び第２の層間膜は、低誘電率膜であることを特徴とする請求項１又は２に記載の半導体製造方法。
【請求項４】
前記第１の層間膜を形成する工程において、前記ヴィアパターンを前記第１の層間膜により被覆することを特徴とする請求項１乃至３のいずれか1に記載の半導体製造方法。
【請求項５】
前記第１の層間膜を形成する工程において、前記ヴィアパターンの少なくとも一部は、前記第１の層間膜から露出することを特徴とする請求項１乃至３のいずれか1に記載の半導体製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−１４９９５３（Ｐ２００７−１４９９５３Ａ）
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願番号】特願２００５−３４２１５３（Ｐ２００５−３４２１５３）
【出願日】平成１７年１１月２８日（２００５．１１．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願日】平成１７年１１月２８日（２００５．１１．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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