基準電圧発生回路、駆動装置、プリントヘッド及び画像形成装置
【課題】発光素子の駆動装置に与える基準電圧として、温度特性が良好で、電源電圧の変動に対して変動の少ない基準電圧を生成する。
【解決手段】基準電圧Ｖｒｅｆを発生する基準電圧発生回路１００において、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路１２０と、前記負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路１４０とを備えている。そして、電流減算回路１５０により、第１カレントミラー回路１１０の出力電流から、第２カレントミラー回路１４０の出力電流を減じた電流を作成し、これと比例する基準電圧Ｖｒｅｆを出力する。
【解決手段】基準電圧Ｖｒｅｆを発生する基準電圧発生回路１００において、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路１２０と、前記負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路１４０とを備えている。そして、電流減算回路１５０により、第１カレントミラー回路１１０の出力電流から、第２カレントミラー回路１４０の出力電流を減じた電流を作成し、これと比例する基準電圧Ｖｒｅｆを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧を発生する基準電圧発生回路と、これを用いた駆動装置、プリントヘッド、及び電子写真プリンタ等の画像形成装置に関するものである。
【背景技術】
【０００２】
従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（以下「ＬＥＤ」という。）の他、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、発光サイリスタ等が用いられる。
【０００３】
一般に、被駆動素子としての発光素子には、温度依存性があり、温度上昇によってその光出力が減少する特性を備えている。電子写真プリンタ等では、発光素子の光出力が変動すると印刷濃度が変動してしまって好ましくないので、発光素子の駆動に伴う温度上昇による光出力の低下を補償するように、発光素子の駆動電流を増加させる構成を備えている。
【０００４】
そのため、発光素子の駆動電流は、基準電圧に略比例するものとして駆動装置に与えられており、その基準電圧に対して正の温度係数を与えることで、温度補償を行うようにしている。
【０００５】
近年、プリンタの高速化に伴い、プリントヘッドの光出力の増加が求められており、前記ＬＥＤの光出力の指向性を一方向化して、その光取り出し効率を改善することで光出力の増加を図る目的で、例えば、下記の特許文献１に記載されているような分布反射（Distributed Bragg Ref1ector、以下「ＤＢＲ」という。）型ＬＥＤが用いられるようになってきている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２１９２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の基準電圧発生回路、駆動装置、プリントヘッド及び画像形成装置では、次のような課題があった。
【０００８】
例えば、ＬＥＤからの光の指向性の改善と、それによる光取り出し効率の向上を目的として、特許文献１に記載されているような分布反射膜を有するＤＢＲ構造の形態を採用する場合、チップ温度によって生じる発光波長シフトに起因して、分布反射膜による反射率が変化し、ＬＥＤ発光出力の見かけの温度係数が変化する。そのため、温度上昇によって発光出力が増加する現象が生じるが、これを補正するために、ＬＥＤを駆動するための駆動電流を減少させ、基準電圧発生回路においても負の温度係数を備える必要がある。ところが、従来の基準電圧発生回路は、温度係数が正や略ゼロの特性を備えたものであって、ＤＢＲ構造を備えたＬＥＤの駆動装置に用いるには不都合なものであった。
【課題を解決するための手段】
【０００９】
本発明の内の第１の発明の基準電圧発生回路は、電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路において、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、を備えたことを特徴とする。
【００１０】
第２の発明の基準電圧発生回路は、前記第１の発明の基準電流発生回路に、レベルシフト回路を設けたことを特徴とする。前記レベルシフト回路は、前記第１電流回路の出力側及び前記第２電流回路の出力側と前記電流減算回路の入力側との間に接続され、前記電源電圧のレベルを遷移する回路である。
【００１１】
第３の発明の駆動装置は、前記第１又は第２の発明の基準電圧発生回路と、前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、論理回路と、駆動回路とを備えたことを特徴とする。前記論理回路は、前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータ信号を入力し、前記ストローブ信号により前記データ信号の出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する回路である。更に、前記駆動回路は、前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する回路である。
【００１２】
第４の発明のプリントヘッドは、前記第３の発明の駆動装置と、前記被駆動素子である発光素子が複数配列され、前記駆動電流により発光する発光素子アレイと、を備えたことを特徴とする。
【００１３】
第５の発明の画像形成装置は、前記第４の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする。
【発明の効果】
【００１４】
本発明の内の第１、第３、第４の発明によれば、電流減算回路により、負の温度係数を持つ第１カレントミラー回路の出力電流から、正の温度係数を持つ第２カレントミラー回路の出力電流を減算し、この減算した電流に比例した基準電圧を生成するようにしている。そのため、負の温度係数値から正の温度係数値が所定比率で減算され、比較的大きな負値の所望の温度係数を得ることができる。更に、その温度係数とは独立に基準電圧値も任意に設定することができる。これにより、発光素子等の種々の被駆動素子の温度特性に合わせた駆動装置及びプリントヘッドを実現することができる。
【００１５】
第２、第３、第４の発明によれば、レベルシフト回路を設けたので、定電流特性を改善でき、電源電圧が変動したとしても、基準電圧の変動を僅少とすることができる。これにより、被駆動素子をより安定して駆動することができる。
【００１６】
第５の発明の画像形成装置によれば、前記基準電圧発生回路を有するプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を実現できる。
【図面の簡単な説明】
【００１７】
【図１】図１は本発明の実施例１における図６中の基準電圧発生回路１００の構成を示す回路図である。
【図２】図２は本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。
【図４】図４は図３中の基板ユニットを示す斜視図である。
【図５】図５は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【図６】図６は図５中のプリントヘッド１３を示す回路構成図である。
【図７】図７は図６中の駆動装置における要部を示す回路図である。
【図８】図８は図６のプリントヘッド１３の印刷動作を説明するためのタイミングチャートである。
【図９】図９は図１の基準電圧発生回路１００の動作を説明する図である。
【図１０】図１０は本発明の実施例２における基準電圧発生回路の構成を示す回路図である。
【図１１】図１１は図１０の基準電圧発生回路１００Ａの動作を説明する図である。
【発明を実施するための形態】
【００１８】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１９】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
この画像形成装置１は、被駆動素子としての発光素子（例えば、ＬＥＤ）を用いたプリントヘッドが搭載された電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４個のプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００２０】
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、プリントヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を用紙２０に転写した後に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００２１】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００２２】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写器２７が配設されている。各転写器２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写器２７の表面電位に電位差を持たせるための電位が印加されている。
【００２３】
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、ヒータが内蔵された加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２４】
このように構成される画像形成装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写器２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写器２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００２５】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００２６】
（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
【００２７】
図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数の半導体複合チップ１３ｃとを有している。半導体複合チップ１３ｃは、発光素子（例えば、ＬＥＤ）とドライバモノリシック集積回路（以下「ドライバＩＣ」という。）とを複合して形成したチップである。この半導体複合チップ１３ｃ上には、発光素子アレイ６０が配置されている。各半導体複合チップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。
【００２８】
複数の半導体複合チップ１３ｃにおける発光素子アレイ６０上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｄが配置され、このロッドレンズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。
【００２９】
（プリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【００３０】
このプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない画像処理部からの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、チャージ信号ＳＧＣによりオン状態になる帯電用高圧電源５０、及び転写信号ＳＧ４によりオン状態になる転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。
【００３１】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、図示しない画像処理部からの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。
【００３２】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４には、図示しない遊星ギア機構が接続されており、ドライバ４３を介して双方向に回転させることが可能になっている。そのため、用紙送りモータ４４の回転方向を変えることにより、画像形成装置内部の異なる用紙送り用の搬送ローラ２５等を選択的に駆動することができる構成になっている。
【００３３】
用紙１ページの印刷開始毎に、用紙送りモータ４４を最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。
【００３４】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む。）を送信し、ビデオ信号ＳＧ２を受信する。図示しない画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号（以下単に「印刷データ」という。）ＨＤ−ＤＡＴＡとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた発光素子（例えば、ＬＥＤ）等を複数個線上に配列したものである。
【００３５】
印刷制御部４０は、１ライン分のビデオ信号ＳＧ２を受信すると、各プリントヘッド１３にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データＨＤ−ＤＡＴＡを各プリントヘッド１３内に保持させる。又、印刷制御部４０は、図示しない画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、各プリントヘッド１３に保持した印刷データＨＤ−ＤＡＴＡについて印刷することができる。
【００３６】
なお、印刷制御部４０から各プリントヘッド１３に送信されるクロック信号（以下単に「クロック」という。）ＨＤ−ＣＬＫ、及び駆動オン／オフ指令信号としてのストローブ信号ＨＤ−ＳＴＢ−Ｎ（但し、「−Ｎ」は負論理信号を意味する。）の内、クロックＨＤ−ＣＬＫは、印刷データＨＤ−ＤＡＴＡをプリントヘッド１３へ送信するための信号である。
【００３７】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。プリントヘッド１３からの発光は、負電位に帯電された感光体ドラム１１上に照射される。これにより、印刷される情報は、感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像形成される。
【００３８】
その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写器２７は感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。
【００３９】
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写器２７を通過している間だけ転写用高圧電源５１からの電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
【００４０】
（プリントヘッドの構成）
図６は、図５中のプリントヘッド１３を示す回路構成図である。
【００４１】
このプリントヘッド１３は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。
【００４２】
プリントヘッド１３は、図示しないプリント配線板を有し、このプリント配線板上に、基準電圧発生回路１００と、複数のドライバＩＣ２００（＝２００−１〜２００−ｎ、例えばｎ＝２６個）と、複数の発光素子アレイ６０（＝６０−１〜６０−ｎ、例えばｎ＝２６個）とが搭載されている。ここで、基準電圧発生回路１００及び複数のドライバＩＣ２００−１〜２００−ｎにより、本実施例１の駆動装置が構成されている。
【００４３】
発光素子アレイ６０は、例えば、発光層がエピタキシャルフィルムを用いて形成され、このフィルムをドライバＩＣ２００上に貼付して、発光素子アレイ６０とドライバＩＣ２００とを複合して構成した半導体複合チップ１３ｃを形成している。各発光素子アレイ６０には、複数（例えば、１９２個）の発光素子（例えば、ＬＥＤ）が略直線状に配置されている。ＬＥＤの総数は、４９９２ドット（個）である。
【００４４】
基準電圧発生回路１００は、第１電源の電位（例えば、電源電圧ＶＤＤ）に基づいて基準電圧Ｖｒｅｆを発生する回路であり、この出力側に、複数のドライバＩＣ２００が接続され、更に、これらの各ドライバＩＣ２００の出力側に、各発光素子アレイ６０がそれぞれ接続されている。
【００４５】
複数の発光素子アレイ６０を駆動する複数のドライバＩＣ２００は、同一の回路により構成され、隣接するドライバＩＣ２００−１，２００−２，・・・がカスケード接続（縦続接続）されている。ドライバＩＣ１チップ当たり１９２個のＬＥＤを駆動でき、これらのドライバＩＣチップが２６個カスケード接続され、印刷時に印刷制御部４０から送られてくる印刷データＨＤ−ＤＡＴＡをシリアルに転送できる構成になっている。
【００４６】
各ドライバＩＣ２００は、基準電圧Ｖｒｅｆに基づき制御電圧を発生する制御電圧発生回路２１０と、印刷時に印刷制御部４０から送られてくるクロックＨＤ−ＣＬＫを受けて印刷データＨＤ−ＤＡＴＡのシフト転送を行うシフトレジスタ２２０と、このシフトレジスタ２２０の出力信号を、印刷時に印刷制御部４０から送られてくるラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路２３０と、印刷時に印刷制御部４０から送られてくるストローブ信号ＨＤ−ＳＴＢ−Ｎを反転するインバータ２４１と、ラッチ回路２３０とインバータ２４１との出力信号の論理を求める論理回路（例えば、否定論理積回路、以下「ＮＡＮＤ」という。）２４２と、このＮＡＮＤ２４２の出力信号により、電源電圧ＶＤＤから駆動電流を発光素子アレイ６０へ供給する駆動回路２５０とを備えている。制御電圧発生回路２１０は、駆動回路２５０の駆動電流が一定となるように制御電圧を発生する機能を有している。
【００４７】
なお、図６に示す基準電圧発生回路１００はプリントヘッド１３に１つ設けられており、ドライバＩＣ２００−１〜２００−ｎを共通に制御する構成になっているが、これは主として説明を簡略化するための都合であって、各ドライバＩＣ２００内に基準電圧発生回路１００をそれぞれ設ける構成にしても良い。このような構成にすることで、発光素子アレイ６０とドライバＩＣ２００とは熱的に蜜に結合されることになって、発光素子アレイ６０とドライバＩＣ２００のチップ温度とを略等しくすることができ、後述する温度補償の観点からより好ましい。
【００４８】
（基準電圧発生回路の構成）
図１は、本発明の実施例１における図６中の基準電圧発生回路１００の構成を示す回路図である。
【００４９】
この基準電圧発生回路１００は、第１電流回路１１０と、第２電流回路１３０と、これらの第１電流回路１１０及び第２電流回路１３０間に接続された電流減算回路１５０とにより構成され、電源電圧（例えば、ＶＤＤ）により駆動されて一定の基準電圧Ｖｒｅｆを発生し、出力端子ＶＲＥＦから出力する回路である。
【００５０】
第１電流回路１１０は、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った電流を生成する第１カレントミラー回路１２０と、第１バイポーラトランジスタ（例えば、ＮＰＮ形トランジスタ、以下単に「ＮＰＮ」という。）１２４と、第２抵抗（例えば、抵抗値Ｒ１２５の抵抗）１２５とを有している。
【００５１】
第１カレントミラー回路１２０は、第１導電形の第３ＭＯＳトランジスタ（例えば、Ｐチャネル形ＭＯＳトランジスタ、以下「ＰＭＯＳ」という。）１２１と、第１導電形の第２ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１２２と、第１導電形の第１ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１２３とにより構成されている。
【００５２】
ＰＭＯＳ１２１は、ソースが第１電源（例えば、ＶＤＤ電源）に接続され、ドレーンが出力端子ＶＲＥＦ側のノードＮ１２１に接続され、ゲートがノードＮ１２３に接続され、そのドレーンから、負の温度係数を持った第２従属電流としてのドレーン電流Ｉ４を出力するトランジスタである。ＰＭＯＳ１２２は、ソースがＶＤＤ電源に接続され、ドレーンが第２ノードＮ１２２に接続され、ゲートがノードＮ１２３に接続され、そのドレーンから、第１従属側電流としてのドレーン電流Ｉ５を出力するトランジスタである。ＰＭＯＳ１２３は、ソースがＶＤＤ電源に接続され、ドレーンが第１ノードＮ１２５に接続され、ゲートがノードＮ１２３及びドレーンに接続され、そのドレーンから、制御側電流としてのドレーン電流Ｉ６を出力するトランジスタである。
【００５３】
これらのＰＭＯＳ１２１，１２２，１２３は、ゲート長が相等しく設定されると共に、各々のソース同士、及びゲート同士が接続されて、ゲート・ソース間電圧が等しく設定され、カレントミラーの関係になっている。ＰＭＯＳ１２３は、ゲートとドレーンとが接続され、飽和領域で動作する。
【００５４】
ＮＰＮ１２４は、コレクタ及びベースがノードＮ１２２に接続され、エミッタが第２電源（例えば、グランドＧＮＤ）に接続されている。更に、抵抗１２５は、ノードＮ１２５とグランドＧＮＤとの間に接続されている。出力端子ＶＲＥＦ側のノードＮ１２１は、第１抵抗（例えば、抵抗値Ｒ１６３の抵抗）１６３を介して、グランドＧＮＤに接続されている。
【００５５】
第２電流回路１３０は、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った電流を生成する第２カレントミラー回路１４０と、第３抵抗又は第４抵抗（例えば、抵抗値Ｒ１４４の抵抗）１４４と、第３バイポーラトランジスタ（例えば、ＮＰＮ）１４５と、第３抵抗（例えば、抵抗値Ｒ１４６の抵抗）１４６と、第２バイポーラトランジスタ（例えば、ＮＰＮ）１４７とを有している。
【００５６】
第２カレントミラー回路１４０は、第１導電形の第５ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１４１と、第１導電形の第４ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１４２と、第１導電形の第６ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１４３とにより構成されている。
【００５７】
ＰＭＯＳ１４１は、ソースがＶＤＤ電源に接続され、ドレーンが第４ノードＮ１４１に接続され、ゲートがノードＮ１４２に接続され、そのドレーンから正の温度特性を持った第１従属側電流（例えば、ドレーン電流）Ｉ１を出力するトランジスタである。ＰＭＯＳ１４２は、ソースがＶＤＤ電源に接続され、ドレーンが第３ノードＮ１４２に接続され、ゲートがノードＮ１４２及びドレーンに接続され、そのドレーンから制御側電流（例えば、ドレーン電流）Ｉ２を出力するトランジスタである。更に、ＰＭＯＳ１４３は、ソースがＶＤＤ電源に接続され、ドレーンが第５ノードＮ１４３に接続され、ゲートがノードＮ１４２に接続され、そのドレーンから第２従属電流（例えば、ドレーン電流）Ｉ３を出力するトランジスタである。
【００５８】
これらのＰＭＯＳ１４１，１４２，１４３は、ゲート長が相等しく設定されると共に、各々のソース同士、ゲート同士が接続されてゲート・ソース間電圧が等しく設定され、カレントミラーの関係になっている。ＰＭＯＳ１４２は、ゲートとドレーンとが接続され、飽和領域で動作する。
【００５９】
抵抗１４４は、一端がノードＮ１４１に接続され、他端がＮＰＮ１４５のコレクタに接続されている。ＮＰＮ１４５は、エミッタがグランドＧＮＤに接続され、ベースがノードＮ１４１に接続されている。このＮＰＮ１４５のベース・エミッタ間電圧は、Ｖｂｅ１４５である。抵抗１４６は、一端がノードＮ１４２に接続され、他端がＮＰＮ１４７のコレクタに接続されている。ＮＰＮ１４７は、エミッタがグランドＧＮＤに接続され、ベースがＮＰＮ１４５のコレクタに接続されている。このＮＰＮ１４７のベース・エミッタ間電圧は、Ｖｂｅ１４７である。
【００６０】
ＮＰＮ１４７のエミッタ面積は、ＮＰＮ１４５のエミッタ面積のＮ倍（Ｎ＞１）に設定されている。なお、後述するように、抵抗１４６は、ＮＰＮ１４７のコレクタ電位をＮＰＮ１４５のコレクタ電位と略等しくする目的で設けるものであるが、ＮＰＮ１４５，１４７の動作点を揃える必要がない場合には、その抵抗１４６を省略することもできる。
【００６１】
電流減算回路１５０は、第１カレントミラー回路１２０の出力電流（例えば、ドレーン電流）Ｉ４から第２カレントミラー回路１４０の出力電流（例えば、第２従属電流としてのドレーン電流）Ｉ３に比例した電流Ｉ４Ｂを減算して減算電流（例えば、従属側電流としてのドレーン電流）Ｉ４Ａを生成し、このドレーン電流Ｉ４Ａに比例した基準電圧Ｖｒｅｆを出力端子ＲＲＥＦへ出力する回路であり、第３カレントミラー回路１６０を有している。
【００６２】
第３カレントミラー回路１６０は、第２導電形の第７ＭＯＳトランジスタ（例えば、Ｎチャネル形ＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）１６１と、第２導電形の第８ＭＯＳトランジスタ（例えば、ＮＭＯＳ）１６２とにより構成されている。ＮＭＯＳ１６１は、ドレーン及びゲートが第５ノードＮ１４３に接続され、ソースがグランドＧＮＤに接続され、ドレーン電流Ｉ３を制御側電流としてそのドレーン及びゲートに入力するトランジスタである。更に、ＮＭＯＳ１６２は、ドレーンが出力端子ＶＲＥＦ側のノードＮ１２１に接続され、ゲートがＮＭＯＳ１６１のゲートに接続され、そのドレーンに従属側電流としてのドレーン電流Ｉ４Ｂを流すトランジスタである。出力端子ＶＲＥＦ側のノードＮ１２１とグランドＧＮＤとの間に接続された抵抗１６３には、ドレーン電流Ｉ４Ａ（＝Ｉ４−Ｉ４Ｂ）が流れる。
【００６３】
これらのＮＭＯＳ１６１，１６２は、ゲート長が相等しく設定されると共に、各々のソース同士、ゲート同土が接続されて、ゲート・ソース間電圧が等しく設定され、カレントミラーの関係になっている。ＮＭＯＳ１６１は、ゲートとドレーンとが接続され、飽和領域で動作する。
【００６４】
以下説明を簡略化するため、ＰＭＯＳ１４１，１４２のゲート幅を相等しくすると、各ドレーン電流Ｉ１，Ｉ２は等しく、その出力特性が近似的に定電流特性を備えたものとなる。
【００６５】
ＮＰＮ１４５の電流増幅率が大きい場合、ベース電流はコレクタ電流に比べ無視できるので、前記ドレーン電流Ｉ１，Ｉ２はそれぞれ抵抗１４４，１４６を流れる電流に略等しく、これはまたＮＰＮ１４５，１４７のそれぞれのコレクタ電流と略等しい。
【００６６】
ドレーン電流Ｉ１，Ｉ２は等しく設定されているので、抵抗１４４，１４６の抵抗値Ｒ１４４，Ｒ１４６を略等しく設定することで、その両端に生じる電位降下は等しく、ＮＰＮ１４５，１４７のコレクタ電位もまた略等しくすることができる。これは、ＮＰＮ１４５，１４７の動作条件を揃えることができるので、好ましい
【００６７】
又、ＰＭＯＳ１４３のゲート幅を、ＰＭＯＳ１４２のゲート幅に対して所定の比率に設定することで、ドレーン電流Ｉ３は、ドレーン電流Ｉ２に対して所定の比率の値とすることができる。前記特性を良好なものとするめ、ＰＭＯＳ１４１，１４２，１４３のゲート長を大きく設定することが好ましい。
【００６８】
同様に、ＰＭＯＳ１６１，１６２のゲート長を等しく設定することで、その動作状態を揃えることができ、ドレーン電流Ｉ３とＩ４Ｂとは比例関係とすることができる。
【００６９】
（基準電圧発生回路１００の機能）
図１の基準電圧発生回路１００の機能（Ａ）、（Ｂ）を定量的に考察する。
【００７０】
（Ａ） 第２電流回路１３０の機能
基準電圧発生回路１００の機能を定量的に考察するために、先ず、第２電流回路１３０におけるドレーン電流Ｉ１を求める。
【００７１】
電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ｉｅとベース・エミッタ間電圧Ｖｂｅとの間には、次式（１）の関係が成り立つ。
Ｉｅ≒Ｉｓ＊ｅｘｐ（ｑＶｂｅ／（ｋＴ）） ・・・（１）
但し、Ｉｓ；飽和電流（バイポーラトランジスタの素子面積に比例して決まる定数）
ｅｘｐ（ ）；指数関数
ｑ；電子の電荷 ｑ＝１．６＊１０−１９［Ｃ］
ｋ；ボルツマン定数 ｋ＝１．３８＊１０−２３［Ｊ／Ｋ］
Ｔ；絶対温度 室温２５［℃］において約２９８［Ｋ］
【００７２】
式（１）を変形して次式（２）を得る。
Ｖｂｅ＝（ｋＴ／ｑ）＊ｌｎ（Ｉｅ／Ｉｓ） ・・・（２）
但し、ｌｎ（ ）；自然対数関数
【００７３】
ここで、ＮＰＮ１４５，１４７について、ベース・エミッタ間電圧をＶｂｅ１４５，Ｖｂｅ１４７、エミッタ電流をＩｅ１４５，Ｉｅ１４７、飽和電流をＩｓ１４５，Ｉｓ１４７とする。この場合、ＮＰＮ１４５，１４７について次式（３）、（４）が成り立つ。
Ｖｂｅ１４５＝（ｋＴ／ｑ）＊ｌｎ（Ｉｅ１４５／Ｉｓ１４５） ・・・（３）
Ｖｂｅ１４７＝（ｋＴ／ｑ）＊ｌｎ（Ｉｅ１４７／Ｉｓ１４７） ・・・（４）
【００７４】
図１において、抵抗１４４（抵抗値Ｒ１４４）の一端の電位は、Ｖｂｅ１４５であり、他端の電位はＶｂｅ１４７である。このため、抵抗１４４の両端に生じる電位差ΔＶｂｅは、
ΔＶｂｅ＝Ｖｂｅ１４５−Ｖｂｅ１４７ ・・・（５）
である。式（５）に式（３）、（４）を代入して整理すると、次式（６）が得られる。
ΔＶｂｅ＝（ｋＴ／ｑ）×［ｌｎ（Ｉｅ１４５／Ｉｓ１４５）−ｌｎ（Ｉｅ１４７／Ｉｓ１４７）］
＝（ｋＴ／ｑ）×ｌｎ［（Ｉｓ１４７／Ｉｓ１４５）＊（Ｉｅ１４５／Ｉｅ１４７）］・・・（６）
【００７５】
前述したように、ＮＰＮ１４５，１４７のエミッタ面積比は１：Ｎ（Ｎ＞１）と設定しており、前記飽和電流はトランジスタの素子面積に比例するので、
Ｉｓ１４７＝Ｉｓ１４５×Ｎ ・・・（７）
となる。
【００７６】
又、前述したように、ＰＭＯＳ１４１，１４２はカレントミラーの関係が設定され、このドレーン電流は、Ｉ１＝Ｉ２とできる。この結果、エミッタ電流Ｉｅ１４５とＩｅ１４７とは略等しくなるので、
ΔＶｂｅ＝（ｋＴ／ｑ）×ｌｎ（Ｎ） ・・・（８）
の関係が得られる。図１に示すドレーン電流Ｉ１は、抵抗１４４（抵抗値Ｒ１４４）に流れる電流に略等しいので、
Ｉ１＝ΔＶｂｅ／Ｒ１４４
＝（１／Ｒ１４４）×（ｋＴ／ｑ）×ｌｎ（Ｎ） ・・・（９）
である。
【００７７】
又、前述したように、ＰＭＯＳ１４１，１４２，１４３はカレントミラーの関係が設定され、ドレーン電流がＩ１＝Ｉ２＝Ｉ３とできる。そのドレーン電流Ｉ１は、絶対温度（Ｔ）に比例するものであって、正の温度係数を持つことが判る。一般に基準電圧Ｖｒｅｆの温度係数Ｔｃは、次式（１０）で定義される。
【００７８】
【数１】
【００７９】
そのため、図１に示す第２電流回路１３０におけるドレーン電流Ｉｌ，Ｉ２，Ｉ３の温度係数Ｔｃは、
Ｔｃ＝（１／Ｔ） ・・・（１１）
であり、室温（２５℃）付近で、
Ｔｃ＝０．３３［％／℃］
の温度係数となることが判る。
【００８０】
（Ｂ） 第１電流回路１１０の機能
次に、第１電流回路１１０の機能を考える。前述したように、ＰＭＯＳ１２２，１２３はカレントミラーの関係にあり、その動作条件を適切に設定することで、そのドレーン電位を略等しくすることができる。この結果、図１のノードＮ１２２とノードＮ１２５の電位は、略等しくなる。
【００８１】
ノードＮ１２２の電位は、ＮＰＮ１２４のベース・エミッタ間電圧Ｖｂｅ１２４に等しく、ノードＮ１２５は抵抗１２５（抵抗値Ｒ１２５）の一端に接続されているので、ドレーン電流Ｉ６は、次式（１２）で与えられる。
Ｉ６＝Ｖｂｅ１２４／Ｒ１２５ ・・・（１２）
【００８２】
電子物性の理論から良く知られているように、シリコン基材からなるバイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅの典型値は約０．６Ｖであり、その温度依存性は−２ｍＶ／℃である。そのため、前記ベース・エミッタ間電圧Ｖｂｅ１２４の温度係数Ｔｃは、
Ｔｃ＝−２×１０−３／０．６＝−０．３３［％／℃］ ・・・（１３）
と計算できる。抵抗Ｒ１２５の温度係数をひとまず無視して考えると、ドレーン電流Ｉ６の温度係数もまた、−０．３３［％／℃］となることが判る。この場合、ドレーン電流がＩ５＝Ｉ６であるので、電流Ｉ５の温度係数もまた、−０．３３［％／℃］となることが判る。
【００８３】
前述したように、ドレーン電流Ｉ４，Ｉ５，Ｉ６は比例関係にあるので、ドレーン電流Ｉ４の温度係数もまた、−０．３３［％／℃］である。ＰＭＯＳ１２１のゲート幅をＰＭＯＳ１２２，１２３のゲート幅と等しくすることで、ドレーン電流Ｉ４をＩ５と等しくすることができ、
Ｉ４＝Ｉ５＝Ｉ６
とすることができる。
【００８４】
一方、破線で囲んで示すカレントミラー回路１６０は、ＮＭＯＳ１６１，１６２で構成され、ＰＭＯＳ１４３のドレーン電流Ｉ３が、カレントミラー回路１６０の制御側ノードＮ１４３に流入する。これにより、カレントミラー回路１６０の従属側ノードＮ１２１には、ドレーン電流Ｉ３に略比例した流入電流Ｉ４Ｂを生じる。カレントミラー回路１６０の制御側ノードＮ１４３と従属側ノードＮ１２１に流入する電流の比は、ＮＭＯＳ１６１，１６２のサイズ比を変えることで任意に設定可能である。
【００８５】
（駆動装置の構成）
図７は、図６中の駆動装置における要部を示す回路図である。
【００８６】
この図７では、代表して１ドット（例えば、被駆動素子であるＬＥＤ１個）を駆動するための駆動装置における回路図が示されている。
【００８７】
本実施例１の駆動装置では、基準電圧発生回路１００の出力端子ＶＲＥＦに対し、各ドライバＩＣ２００毎に１回路ずつ設けられた制御電圧発生回路２１０が接続されている。
【００８８】
制御電圧発生回路２１０は、演算増幅器（以下「オペアンプ」という。）２１１と、抵抗値Ｒｒｅｆの抵抗２１２と、ＰＭＯＳ２１３とからなるフィードバック制御回路により構成されている。オペアンプ２１１は、反転入力端子（−）が、出力端子ＶＲＥＦに接続され、非反転入力端子（＋）が、抵抗２１２を介してグランドＧＮＤに接続されると共に、ＰＭＯＳ２１３のドレーンに接続され、制御電圧Vcontrolを出力する出力端子が、ＰＭＯＳ２１３のゲートに接続されている。ＰＭＯＳ２１３のソースは、ＶＤＤ電源に接続されている。この制御電圧発生回路２１０では、抵抗２１２に流れる基準電流Ｉｒｅｆ、即ちＰＭＯＳ２１３のソース・ドレーン間に流れる電流は、電源電圧ＶＤＤに依らず、入力される基準電圧Ｖｒｅｆと抵抗２１２の抵抗値Ｒｒｅｆのみにより決定される構成になっている。
【００８９】
ラッチ回路２３０を構成する１ドット分のフリップフロップ回路からなるラッチ素子２３１は、ラッチ信号ＨＤ−ＬＯＡＤを入力するＧ端子と、シフトレジスタ２２０から出力された印刷データを入力するＤ入力端子と、Ｑ出力端子とを有し、ラッチ信号ＨＤ−ＬＯＡＤがＧ端子に入力されると、シフトレジスタ２２０から出力される印刷データをＤ端子から入力してラッチし、Ｑ出力端子から出力する回路である。このラッチ回路２３０のＱ出力端子と、負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎを反転するインバータ２４１の出力端子とには、ＮＡＮＤ２４２が接続されている。
【００９０】
ＮＡＮＤ２４２は、電源端子がＶＤＤ電源に接続され、グランド端子がオペアンプ２１１の出力端子に接続され、このＮＡＮＤ２４２の出力電位が高レベル（以下「Ｈレベル」という。）の時は電源電圧ＶＤＤと略等しい電位が出力され、このＮＡＮＤ２４２の出力電位が低レベル（以下「Ｌレベル」という。）の時は制御電圧Vcontrolと略等しい電位が出力される。
【００９１】
ＮＡＮＤ２４２の出力端子には、駆動回路２５０を構成する１ドットの駆動素子（例えば、ＰＭＯＳ）２５１のゲートが接続され、このＰＭＯＳ２５１のソースがＶＤＤ電源に接続されている。ＰＭＯＳ２５１のドレーンには、発光素子アレイ６０中の１ドット分のＬＥＤ６１のアノードが接続され、このＬＥＤ６１のカソードがグランドＧＮＤに接続されている。
【００９２】
ここで、制御電圧発生回路２１０中のＰＭＯＳ２１３は、ＰＭＯＳ２５１等とゲート長が相等しいサイズとなるように構成されている。制御電圧発生回路２１０において、オペアンプ２１１の働きにより、この反転入力端子（−）の電位と非反転入力端子（＋）の電位とが略等しくなるように制御されるので、オペアンプ２１１の非反転入力端子（＋）の電位は、入力される基準電圧Ｖｒｅｆと略等しくなる。そのため、抵抗２１２を流れる基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆ
として与えられる。
【００９３】
ＬＥＤ駆動用のＰＭＯＳ２５１等とＰＭＯＳ２１３は、ゲート長が相等しいサイズとなるように構成されており、ＬＥＤ駆動時にはそのゲート電位が制御電圧Vcontrolと等しく、ＰＭＯＳ２１３とＬＥＤ駆動用ＰＭＯＳ２５１等は、飽和領域で動作しており、カレントミラーの関係にある。この結果、ＬＥＤ６１等の各駆動電流値は、基準電流Ｉｒｅｆに比例することになり、基準電流Ｉｒｅｆは、出力端子ＶＲＥＦから入力された基準電圧Ｖｒｅｆに比例するので、基準電圧ＶｒｅｆによりＬＥＤ駆動電流値を一括して調整することが可能になっている。
【００９４】
（プリントヘッドの動作）
図８は、図６のプリントヘッド１３の印刷動作を説明するためのタイミングチャートである。
【００９５】
印刷動作開始に伴い、図５の印刷制御部４０から、印刷１ライン周期毎にタイミング信号ＳＧ３の１パルスが出力され、図示しない画像処理部に伝達される。タイミング信号ＳＧ３によって画像処理部から、Ｎ−１ライン、Ｎライン、Ｎ＋１ライン、・・・毎にビデオ信号ＳＧ２が発生して印刷制御部４０へ伝達される。これと同期して、印刷制御部４０からプリントヘッド１３へ、クロックＣＨＤ−ＣＬＫと印刷データＨＤ−ＤＡＴＡが入力される。
【００９６】
本実施例１では、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３を例示しており、ＬＥＤ６１の総数は４９９２ドットである。そのため、クロックＨＤ−ＣＬＫの発生パルス数は、４９９２個であり、この４９９２個のパルスの送出が完了すると、印刷制御部４０からラッチ信号ＨＤ−ＬＯＡＤのパルスが発生し、プリントヘッド１３内のシフトレジスタ２２０にシフト入力された印刷データＨＤ−ＤＡＴＡが、ラッチ回路２３０にラッチされる。
【００９７】
次いで、ＬＥＤ駆動のために印刷制御部４０から、Ｎ−１ライン駆動、Ｎライン駆動、Ｎ−１ライン駆動、・・・毎にＬレベルのストローブ信号ＨＤ−ＳＴＢ−Ｎが発生し、このストローブ信号ＨＤ−ＳＴＢ−ＮのＬレベルとなっているＬＥＤ駆動期間ｔにＬＥＤ６１が発光する。これにより、図２中の感光体ドラム１１に光照射され、潜像が形成される。
【００９８】
（基準電圧発生回路の動作）
図９（ａ）〜（ｄ）は、図１の基準電圧発生回路１００の動作を説明する図であり、同図（ａ）は図１中の電流減算回路１５０の周辺における回路図、及び、同図（ｂ）〜（ｄ）は同図（ａ）の各部の温度／電流特性を概略的に示すグラフである。
【００９９】
図９（ａ）において、ＰＭＯＳ１４３，１２１のドレーン電流がＩ３，Ｉ４、抵抗値Ｒ１６３の抵抗１６３に流入する電流がＩ４Ａ、ＮＭＯＳ１６２のドレーンに流入する電流がＩ４Ｂである。
【０１００】
図９（ｂ）〜（ｄ）は、電流Ｉ４，Ｉ４Ｂ，Ｉ４Ａの温度による変化を示しており、前述したように、電流Ｉ４は温度上昇に対してその値が減少する特性を備えており、その温度係数が約−０．３３［％／℃］である。又、電流Ｉ３と電流Ｉ４Ｂとはカレントミラーの関係にあり、電流Ｉ３は前述したように温度上昇に対して増加する特性を備えており、電流Ｉ４Ｂもまた温度上昇に対して増加する特性を備えている。そのため、電流Ｉ４Ｂの温度係数は、約＋０．３３［％／℃］である。
【０１０１】
図９（ａ）において、電流Ｉ４，Ｉ４Ａ，Ｉ４Ｂの関係は、
Ｉ４＝Ｉ４Ａ＋Ｉ４Ｂ ・・・（１４）
である。これより、
Ｉ４Ａ＝Ｉ４−Ｉ４Ｂ ・・・（１５）
となる。そのため、図９（ｄ）に示す電流Ｉ４Ａの特性グラフは、図９（ｂ）の電流Ｉ４から図９（ｃ）の電流Ｉ４Ｂを減じたものとなり、図９（ｂ）の電流Ｉ４よりも温度依存性の大きな特性となることが判る。
【０１０２】
以上の事柄を定量的に考察してみる。説明の簡単化のために、電流Ｉ４をＩ、電流Ｉ４ＡをＩａ、電流Ｉ４ＢをＩｂと略記し、更に、電流Ｉの温度係数をαｃ、電流Ｉｂの温度係数をαｐ、電流Ｉａの温度係数をＴｃとする。この場合、
【０１０３】
【数２】
【０１０４】
であるので、これより、
【０１０５】
【数３】
【０１０６】
である。前述したように、電流Ｉａは、
Ｉａ＝Ｉ−Ｉｂ ・・・（２０）
であるので、これより電流Ｉａの温度係数Ｔｃは、次式（２１）となる。
【０１０７】
【数４】
【０１０８】
式（２）を変形して整理することで、次式（２２）を得る。
【０１０９】
【数５】
【０１１０】
前述したように、電流Ｉ４の温度係数αｃは約−０．３３［％／℃］、電流Ｉ４Ｂの温度係数αｐは約＋０．３３［％／℃］であるので、
αｐ＝−αｃ ・・・（２３）
として式（２３）を整理すると、次式（４）の関係を得る。
【０１１１】
【数６】
【０１１２】
式（２４）において、電流Ｉ４Ｂの温度係数αｐは既知の正値であることから、電流Ｉａの温度係数Ｔｃが負値であって、その値は電流ＩｂとＩの比を変えることで変化させることができる。これは次式（２５）で示されるように、負の温度係数を備えた電流値Ｉ４から、正の温度係数を備えた電流Ｉ４Ｂを減じた電流Ｉ４Ａを作成することで実現できたものである。
Ｉ４Ａ＝Ｉ４−Ｉ４Ｂ ・・・（２５）
【０１１３】
この結果、電流Ｉ４Ａは電流Ｉ４と比べ、温度係数が増加しているものの、電流値そのものが電流Ｉ４よりも減少してしまう。ところが、前記の電流減少に合わせ、抵抗１６３の抵抗値Ｒ１６３を増加させることで、基準電圧Ｖｒｅｆを所定値とすることが容易である。このように、図１に示す基準電圧発生回路１００の構成においては、基準電圧Ｖｒｅｆの温度係数やその電圧値を、その目的に応じて比較的任意に設定することができる。
【０１１４】
前述したように、ＤＢＲ型ＬＥＤ６１において、その光出力は正の温度依存性となる場合がある。プリントヘッド１３においては、温度によって露光エネルギー量が変動すると、印刷濃度が変動してしまって好ましくないので、ＬＥＤ６１の前述した正の温度依存性を補償するために、駆動電流値に負の温度依存性を与える必要がある。この場合、図１に示す基準電圧発生回路１００を用いることで、ＬＥＤ駆動電流の基準とし、ＬＥＤ６１の光出力の温度依存性を無視しうる程度にまで減少させることができる。
【０１１５】
このように、図１の構成による基準電圧発生回路１００においては、出力する基準電圧Ｖｒｅｆの温度係数を所望の値に設定できることは勿論として、その電圧値もまた前記温度係数とは独立に所定値とすることができ、種々のＬＥＤ６１やその駆動装置に広く適用することができる。
【０１１６】
（実施例１の効果）
本実施例１の基準電圧発生回路１００、駆動装置、プリントヘッド１３、及び画像形成装置１によれば、次の（ａ）、（ｂ）のような効果がある。
【０１１７】
（ａ） 本実施例１の基準電圧発生回路１００によれば、例えば、ＤＢＲ型ＬＥＤ６１において、その光出力は正の温度依存性となる場合がある。プリントヘッド１３においては、温度によって露光エネルギー量が変動すると、印刷濃度が変動してしまって好ましくないので、ＬＥＤ６１の歪の温度依存性を補償するために、駆動電流値に負の温度依存性を与える必要がある。そこで、本実施例１では、第１電流回路１１０、第２電流回路１３０及び電流減算回路１５０により、図１の基準電圧発生回路１００を構成したので、出力する基準電圧Ｖｒｅｆの温度係数を負値としつつ、その値を比較的自由に設定することができる。これにより、基準電圧発生回路１００から出力される基準電圧Ｖｒｅｆを、ＬＥＤ駆動電流の基準とし、ＬＥＤ６１の光出力の温度依存性を無視しうる程度にまで減少させることができる。
【０１１８】
（ｂ） 本実施例１の画像形成装置１によれば、基準電圧発生回路１００を有するプリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、複写機、ファクシミリ装置、複合機等）を提供することができる。即ち、プリントヘッド１３を用いることにより、上述したフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。
【実施例２】
【０１１９】
本発明の実施例２における画像形成装置１及びプリントヘッド１３の構成は、実施例１の構成と同様であり、本実施例２の駆動装置に設けられる基準電圧発生回路の構成が、実施例１の基準電圧発生回路１００の構成と異なる。そのため、実施例１とは異なる本実施例２の基準電圧発生回路について、以下説明する。
【０１２０】
（実施例２の基準電圧発生回路の構成）
図１０は、本発明の実施例２における基準電圧発生回路の構成を示す回路図であり、実施例１の基準電圧発生回路１００を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１２１】
本実施例２の基準電圧発生回路１００Ａでは、第１電流回路１１０、第２電流回路１３０、及び電流減算回路１５０に代えて、これらとは構成の異なる第１電流回路１１０Ａ、第２電流回路１３０Ａ、及び電流減算回路１５０Ａを設けている。
【０１２２】
第１電流回路１１０Ａは、実施例１の第１カレントミラー回路１６０とは異なる構成の第１カレントミラー回路１６０Ａと、実施例１と同様のＮＰＮ１２４及び抵抗１２５とを備えている。第１カレントミラー回路１６０Ａは、実施例１と同様のＰＭＯＳ１２１，１２２，１２３と、新たに追加されたＮＭＯＳ１５３，１２６，１２７とにより構成されている。
【０１２３】
ＮＭＯＳ１５３は、ドレーン及びゲートがＰＭＯＳ１２１のドレーン側ノードＮ１５３に接続され、ソースがノードＮ１２１に接続され、そのドレーン側ノードＮ１５３とノードＮ１２１との間にダイオード接続されている。このＮＭＯＳ１５３のゲート・ソース間電圧は、Ｖｇｓ１５３である。ＮＭＯＳ１２６は、ドレーン及びゲートがＰＭＯＳ１２２のドレーンに接続され、ソースがＮＰＮ１２４のコレクタ側のノードＮ１２２に接続されている。このＮＭＯＳ１２６のゲート・ソース間電圧は、Ｖｇｓ１２６である。ＮＭＯＳ１２７は、ドレーンがＰＭＯＳ１２３のドレーンに接続され、ソースが抵抗１２５側のノードＮ１２５に接続され、ゲートがノードＮ１２６を介してＮＭＯＳ１２６のゲート及びドレーンに接続され、ＮＭＯＳ１２６と共にカレントミラー回路を構成している。ＮＭＯＳ１２７のゲート・ソース間電圧は、Ｖｇｓ１２７である。
【０１２４】
ＮＭＯＳ１２６とＮＭＯＳ１２７とは、ゲート長、及びゲート幅が相等しくなるように設定されている。
【０１２５】
第２電流回路１３０Ａは、実施例１の第２カレントミラー回路１４０とは異なる構成の第２カレントミラー回路１４０Ａと、実施例１と同様の抵抗１４４，１４６及びＮＰＮ１４５，１４７とを備えている。第２カレントミラー回路１４０Ａは、実施例１と同様のＰＭＯＳ１４１，１４２，１４３と、新たに追加されたＮＭＯＳ１４８，１４９とにより構成されている。
【０１２６】
ＮＭＯＳ１４８は、ドレーン及びゲートがＰＭＯＳ１４１のドレーンに接続され、ソースが抵抗１４４側のノードＮ１４１に接続されている。このＮＭＯＳ１４８のゲート・ソース間電圧は、Ｖｇｓ１４８である。ＮＭＯＳ１４９は、ドレーンがＰＭＯＳ１４２のドレーンに接続され、ソースが抵抗１４６側のノードＮ１４２に接続され、ゲートがノードＮ１４８を介してＮＭＯＳ１４８のゲート及びドレーンに接続され、ＮＭＯＳ１４８と共にカレントミラー回路を構成している。このＮＭＯＳ１４９のゲート・ソース間電圧は、Ｖｇｓ１４９である。
【０１２７】
ＮＭＯＳ１４８とＮＭＯＳ１４９とは、ゲート長、及びゲート幅が相等しくなるように設定されている。
【０１２８】
ＮＭＯＳ１５２は、ドレーン及びゲートがＰＭＯＳ１４３のドレーン側のノードＮ１５２に接続され、ソースがＮＭＯＳ１６１のドレーン側のノードＮ１４３に接続され、そのノードＮ１５２とノードＮ１４３との間にダイオード接続されている。このＮＭＯＳ１５２のゲート・ソース間電圧は、Ｖｇｓ１５２である。
【０１２９】
ＮＭＯＳ１５２とＮＭＯＳ１５３とは、電源電圧ＶＤＤのレベルを遷移（シフト）するレベルシフト回路１５１を構成している。
【０１３０】
以下説明を簡略化するため、実施例１と同様に、ＰＭＯＳ１４１，１４２のゲート幅を相等しくすると、各ドレーン電流Ｉ１，Ｉ２は等しく、その出力特性が近似的に定電流特性を備えたものとなる。
【０１３１】
ＮＰＮ１４５の電流増幅率が大きいとき、ベース電流はコレクタ電流に比べ無視できるので、前述したドレーン電流Ｉ１，Ｉ２は、それぞれ抵抗１４４，１４６を流れる電流に略等しく、これはまたＮＰＮ１４５，１４７のそれぞれのコレクタ電流と略等しい。前述したように、ドレーン電流Ｉ１，Ｉ２は等しく設定されているので、抵抗１４４，１４６の抵抗値Ｒ１４４，Ｒ１４６を略等しく設定することで、その両端に生じる電位降下は等しく、ＮＰＮ１４５，１４７のコレクタ電位もまた略等しくすることができる。これにより、その動作条件を揃えることができて好ましい。
【０１３２】
又、ＰＭＯＳ１４３のゲート幅を、ＰＭＯＳ１４２のゲート幅に対して所定の比率に設定することで、電流Ｉ３は、電流Ｉ２に対して所定の比率の値とすることができる。なお、前記特性を良好なものにするため、ＰＭＯＳ１４１，１４２，１４３のゲート長を大きく設定することが好ましい。
【０１３３】
同様に、ＮＭＯＳ１４８，１４９においても、そのゲート長及びゲート幅をそれぞれ等しくすることで、その動作状態を揃えることができる。そのため、前述したように、ドレーン電流Ｉ１とＩ２とは等しいので、ＮＭＯＳ１４８，１４９のドレーン電流も等しく、両者のゲート・ソース間電圧Ｖｇｓ１４８，Ｖｇｓ１４９もまた等しい。前述したように、ＮＭＯＳ１４８，１４９のゲート同士は接続されて同電位であるので、ノードＮ１４１とノードＮ１４２の電位が等しくなり、電源電圧ＶＤＤが変動したとしても、ノードＮ１４１及びノードＮ１４２間の電位差は僅少のままである。
【０１３４】
例えば、ノードＮ１４１の電位が低下したとすると、ＮＭＯＳ１４８のゲート・ソース間電圧Ｖｇｓ１４８の値に応じてゲート電位（ノードＮ１４８の電位）も低下する。この時、ＮＭＯＳ１４９のゲート・ソース間電圧Ｖｇｓ１４９と、ＮＭＯＳ１４８のゲート・ソース間電圧Ｖｇｓ１４８とが等しいので、ノードＮ１４２の電位も低下してノードＮ１４１の電位と等しくなる。同様に、ノードＮ１４１の電位が上昇した場合も、ノードＮ１４２の電位が上昇してノードＮ１４１の電位と略等しくなる。
【０１３５】
又、ノードＮ１４１は、ＮＰＮ１４５のベースに接続されており、電源電圧ＶＤＤの値が変化しても、そのベース電位の変動が小さい。前述したように、ノードＮ１４１とノードＮ１４２の電位が略等しく、ＮＰＮ１４５，１４７のコレクタ電位は略等しいので、ＮＰＮ１４７のコレクタ電位の変動も小さくすることができる。そのため、電源電圧ＶＤＤの変動によるコレクタ電流Ｉ２の変化を僅少とすることができる。
【０１３６】
（基準電圧発生回路１００Ａの機能）
図１０の基準電圧発生回路１００Ａの機能（Ａ）、（Ｂ）を定量的に考察する。
【０１３７】
（Ａ） 第２電流回路１３０Ａの機能
基準電圧発生回路１００Ａの機能を定量的に考察するために、先ず、第２電流回路１３０Ａにおけるドレーン電流Ｉ１を求める。
【０１３８】
計算の過程は、実施例１におけるものと同じであるので、主として異なる点について説明する。
【０１３９】
前述したように、ＰＭＯＳ１４１，１４２は、カレントミラーの関係が設定され、電源電圧ＶＤＤが変動したとしても、ＮＭＯＳ１４８，１４９の働きにより、カレントミラー回路１４０Ａへの影響を軽微なものとすることができて、
Ｉ１＝Ｉ２
にできる。更に、ＰＭＯＳ１４１，１４２，１４３は、カレントミラーの関係が設定されているので、
Ｉ１＝Ｉ２＝Ｉ３
にできる。
【０１４０】
なお、ＮＭＯＳ１５２，１５３で構成されるレベルシフト回路１５１は、前述したＮＭＯＳ１４９，１４９等と同様に動作するものであるが、それぞれゲート・ソース間電圧Ｖｇｓ１５２，Ｖｇｓ１５３で与えられる電位を降下させる働きをする。
【０１４１】
前述したドレーン電流Ｉ１は、絶対温度（Ｔ）に比例するものであって、正の温度係数を持つことが判る。第２電流回路１３０Ａにおけるドレーン電流Ｉ１，Ｉ２，Ｉ３の温度係数Ｔｃは、実施例１と同様に、
Ｔｃ＝（ｌ／Ｔ）
であり、室温（２５℃）付近で、Ｔｃ＝＋０．３３［％／℃］の温度係数となることが判る。
【０１４２】
（Ｂ） 第１電流回路１１０Ａの機能
次に、第１電流回路１１０Ａの機能を考える
【０１４３】
実施例１と同様に、ＰＭＯＳ１２２，１２３は、カレントミラーの関係にあり、その動作条件を適切に設定することで、そのドレーン電位を略等しくすることができる。
【０１４４】
なお、前記特性を良好なものとするめ、ＰＭＯＳ１２２，１２３のゲート長を大きく設定することが好ましい。同様に、ＮＭＯＳ１２６，１２７においても、そのゲート長、及びゲート幅をそれぞれ等しくすることで、その動作を揃えることができる。そのため、前述したように、ドレーン電流Ｉ５とＩ６とは等しいので、ＮＭＯＳ１２６，１２７のドレーン電流も等しく、両者のゲート・ソース間電圧Ｖｇｓ１２６，Ｖｇｓ１２７もまた等しい。
【０１４５】
前述したように、ＮＭＯＳ１２６，１２７のゲート同士は接続されて同電位にあるので、ノードＮ１２２とノードＮ１２５の電位は等しくなり、電源電圧ＶＤＤが変動したとしても、ノードＮ１２２及びＮ１２５間の電位差は僅少のままである。この結果、ノードＮ１２２とＮ１２５の電位は略等しくなる。
【０１４６】
ノードＮ１２２の電位は、ＮＰＮ１２４のベース・エミッタ間電圧Ｖｂｅ１２４に等しく、ノードＮ１２５が抵抗１２４（抵抗値Ｒ１２５）の一端に接続されているので、ドレーン電流Ｉ６は、実施例１の式（１２）で与えられる。
【０１４７】
実施例１と同様に、抵抗１２５の温度係数をひとまず無視して考えると、ドレーン電流Ｉ６の温度係数もまた、−０．３３［％／℃］となることが判る。前述したように、ドレーン電流Ｉ４，Ｉ５，Ｉ６は比例関係にあるので、電流Ｉ４の温度係数もまた−０．３３［％／℃］である。ＰＭＯＳ１２１のゲート幅をＰＭＯＳ１２２，１２３と等しくすることで、ドレーン電流Ｉ４をドレーン電流Ｉ５と等しくすることができる。そのため、
Ｉ４＝Ｉ５＝Ｉ６
とすることができる。この場合、ＮＭＯＳ１５３のゲート長及びゲート幅もＮＭＯＳ１２６，１２７と同等にすることで、そのゲート・ソース間電圧Ｖｇｓ１５３をＶｇｓ１２６，Ｖｇｓ１２７と略等しくすることができる。
【０１４８】
一方、実施例１と同様に、ＮＭＯＳ１６１，１６２で構成されカレントミラー回路１６０において、電流Ｉ３が制御側ノードＮ１４３に流入する。これにより、カレントミラー回路１６０の従属側ノードＮ１２１には、前記電流Ｉ３に略比例した流入電流Ｉ４Ｂを生じる。
【０１４９】
実施例１と同様に、カレントミラー回路１６０の制御側ノードＮ１４３と従属側ノードＮ１２１に流入する電流の比は、ＮＭＯＳ１６１，１６２のサイズ比を変えることで、任意に設定可能である。
【０１５０】
（実施例２の動作）
本実施例２において、実施例１とは異なる構成の基準電圧発生回路１００Ａの動作を以下説明する。
【０１５１】
図１１（ａ）〜（ｄ）は、図１０の基準電圧発生回路１００Ａの動作を説明する図であり、同図（ａ）は図１０中の電流減算回路１５０Ａの周辺における回路図、及び、同図（ｂ）〜（ｄ）は同図（ａ）の各部の温度／電流特性を概略的に示すグラフである。
【０１５２】
図９（ａ）と同様に、図１１（ａ）において、ＰＭＯＳ１４３，１２１のドレーン電流がＩ３，Ｉ４、抵抗値Ｒ１６３の抵抗１６３に流入する電流がＩ４Ａ、ＮＭＯＳ１６２のドレーンに流入する電流がＩ４Ｂである。
【０１５３】
図９（ｂ）〜（ｄ）と同様に、図１１（ｂ）〜（ｄ）は、電流Ｉ４，Ｉ４Ｂ，Ｉ４Ａの温度による変化を示しており、電流Ｉ４は温度上昇に対してその値が減少する特性を備えており、その温度係数が約−０．３３［％／℃］である。又、電流Ｉ３は絶対温度（Ｔ）に比例する特性を備えており、その温度係数は約０．３３［％／℃］である。電流Ｉ３と電流Ｉ４Ｂとはカレントミラーの関係にあるので、電流Ｉ４Ｂもまた温度上昇に対して増加する特性を備えている。そのため、電流Ｉ４Ｂの温度係数は、約＋０．３３［％／℃］である。
【０１５４】
図１１（ａ）において、電流Ｉ４，Ｉ４Ａ，Ｉ４Ｂの関係は、
Ｉ４＝Ｉ４Ａ＋Ｉ４Ｂ ・・・（１４）
である。これより、
Ｉ４Ａ＝Ｉ４−Ｉ４Ｂ ・・・（１５）
となる。そのため、図１１（ｄ）に示す電流Ｉ４Ａの特性グラフは、図１１（ｂ）の電流Ｉ４から図１１（ｃ）の電流Ｉ４Ｂを減じたものとなり、図１１（ｂ）の電流Ｉ４よりも温度依存性の大きな特性となることが判る。
【０１５５】
以上の事柄を定量的に考察してみる。実施例１と同様に、説明の簡単化のために、電流Ｉ４をＩ、電流Ｉ４ＡをＩａ、電流Ｉ４ＢをＩｂと略記し、更に、電流Ｉの温度係数をαｃ、電流Ｉｂの温度係数をαｐ、電流Ｉａの温度係数をＴｃとする。
【０１５６】
この場合、温度係数αｃ，αｐと電流Ｉ，Ｉｂの関係は、前記式（１６）〜（１９）のようになる。電流Ｉａは、
Ｉａ＝Ｉ−Ｉｂ ・・・（２０）
である。これより、電流Ｉａの温度係数Ｔｃは、前記式（２１）、（２２）のようになる。
【０１５７】
電流Ｉ４の温度係数αｃは約−０．３３［％／℃］、電流Ｉ４Ｂの温度係数αｐは約＋０．３３［％／℃］であるので、
αｐ＝−αｃ ・・・（２３）
として、式（２３）を整理すると、電流Ｉ，Ｉｂ及び温度係数αｐから、前記式（２４）のような温度係数Ｔｃの関係式が得られる。式（２４）においてαｐは既知の正値であることから、電流Ｉａの温度係数Ｔｃは負値であって、その値は電流Ｉｂと電流Ｉの比を変えることで、変化させることができる。これは、
Ｉ４Ａ＝Ｉ４−Ｉ４Ｂ ・・・（２５）
で示されるように、負の温度係数を備えた電流Ｉ４から正の温度係数を備えた電流Ｉ４Ｂを減じた電流Ｉ４Ａを作成することで実現できたものである。この結果、電流Ｉ４Ａは電流Ｉ４と比べ、温度係数が増加しているものの、電流値そのものは電流Ｉ４よりも減少してしまう。
【０１５８】
ところが、前記の電流減少に合わせ、抵抗１６３の抵抗値Ｒ１６３を増加させることで、基準電圧Ｖｒｅｆを所定値とすることは容易である。このように、図１０の構成においては、基準電圧Ｖｒｅｆの温度係数やその電圧値を、その目的に応じて比較的任意に設定することができる。
【０１５９】
前述したように、ＤＢＲ型ＬＥＤ６１において、その光出力は正の温度依存性となる場合がある。プリントヘッド１３においては、温度によって露光エネルギー量が変動すると、印刷濃度が変動してしまって好ましくないので、ＬＥＤ６１の正の温度依存牲を補償するために、駆動電流値に負の温度依存性を与える必要がある。この場合、図１０に示した基準電圧発生回路１００Ａから出力される基準電圧ＶｒｅｆをＬＥＤ駆動電流の基準とし、ＬＥＤ６１の光出力の温度依存性を無視しうる程度にまで減少させることができる。
【０１６０】
それに加えて、本実施例２の基準電圧発生回路１００Ａは、実施例１の基準電圧発生回路１００と比べて、電源電圧ＶＤＤが変化したときの基準電圧Ｖｒｅｆへの影響をより軽微できる利点を備えている。
【０１６１】
このように、図１０の構成による基準電圧発生回路１００Ａにおいては、出力される基準電圧Ｖｒｅｆの温度係数を所望の値に設定できることは勿論として、その電圧値もまた前記温度係数とは独立に所定値にすることができ、種々のＬＥＤ６１やその駆動装置に広く適用することができる。
【０１６２】
（実施例２の効果）
本実施例２の基準電圧発生回路１００Ａ、駆動装置、プリントヘッド１３、及び画像形成装置１によれば、次の（ｉ）、（ｉｉ）のような効果がある。
【０１６３】
（ｉ） 本実施例２の基準電圧発生回路１００Ａによれば、実施例１の効果（ａ）と同様に、出力される基準電圧Ｖｒｅｆの温度係数を負値としつつ、その値を比較的自由に設定することができる。そのため、基準電圧発生回路１００Ａから出力される基準電圧ＶｒｅｆをＬＥＤ駆動電流の基準とし、ＬＥＤ６１の光出力の温度依存性を無視しうる程度にまで減少させることができる。
【０１６４】
（ｉｉ） 本実施例２の基準電圧発生回路１００Ａでは、実施例１の基準電圧発生回路１００と比べて、部品点数が増加するものの、出力される基準電圧Ｖｒｅｆの電源電圧変動による影響を軽微にできる。そのため、実施例１の効果（ｂ）を有するばかりか、より印刷品位を高めた画像形成装置１に適用する場合に効果的である。
【０１６５】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
【０１６６】
（ａ） 図１、図７、図１０において、回路を構成するＭＯＳトランジスタ及びバイポーラトランジスタの極性や電源の極性を変更しても、実施例１、２と略同様の作用効果を奏することができる。例えば、ＰＭＯＳをＮＭＯＳに変更し、ＮＭＯＳをＰＭＯＳに変更し、ＮＰＮをＰＮＰに変更し、更に、これらの変更に対応して第１電源をグランドＧＮＤに、第２電源をＶＤＤ電源にそれぞれ変更しても良い。
【０１６７】
（ｂ） 実施例では、光源としてＬＥＤ６１に適用した場合について説明したが、本発明は、これに限らず、他の被駆動素子として、例えば、発光サイリスタや発光トランジスタ、あるいは、有機ＥＬ素子や発熱抵抗体への電圧印加制御を行う場合にも適用可能である。
【０１６８】
（ｃ） 例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタにおいて利用することができる。更に、表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動にも適用可能である。
【０１６９】
（ｄ） 本発明はまた、３端子構造を備えたサイリスタの他、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Silicon Semiconductor Controlled Switch）を駆動する場合にも適用可能である。
【符号の説明】
【０１７０】
１ 画像形成装置
１３ プリントヘッド
６０，６０−１〜６０−ｎ 発光素子アレイ
６１ ＬＥＤ
１００，１００Ａ 基準電圧発生回路
１１０，１１０Ａ 第１電流回路
１２０，１４０，１６０ 第１、第２、第３カレントミラー回路
１２１〜１２３，１４１〜１４３ ＰＭＯＳ
１２４，１４５，１４７ ＮＰＮ
１２５，１４４，１４６，１６３ 抵抗
１２６，１２７，１４８，１４９，１５２，１５３ ＮＭＯＳ
１３０，１３０Ａ 第２電流回路
１５０，１５０Ａ 電流減算回路
１５１ レベルシフト回路
２００，２００−１〜２００−ｎ ドライバＩＣ
２１０ 制御電圧発生回路
２３０ ラッチ回路
２４１ インバータ
２４２ ＮＡＮＤ
２５０ 駆動回路
【技術分野】
【０００１】
本発明は、基準電圧を発生する基準電圧発生回路と、これを用いた駆動装置、プリントヘッド、及び電子写真プリンタ等の画像形成装置に関するものである。
【背景技術】
【０００２】
従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（以下「ＬＥＤ」という。）の他、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、発光サイリスタ等が用いられる。
【０００３】
一般に、被駆動素子としての発光素子には、温度依存性があり、温度上昇によってその光出力が減少する特性を備えている。電子写真プリンタ等では、発光素子の光出力が変動すると印刷濃度が変動してしまって好ましくないので、発光素子の駆動に伴う温度上昇による光出力の低下を補償するように、発光素子の駆動電流を増加させる構成を備えている。
【０００４】
そのため、発光素子の駆動電流は、基準電圧に略比例するものとして駆動装置に与えられており、その基準電圧に対して正の温度係数を与えることで、温度補償を行うようにしている。
【０００５】
近年、プリンタの高速化に伴い、プリントヘッドの光出力の増加が求められており、前記ＬＥＤの光出力の指向性を一方向化して、その光取り出し効率を改善することで光出力の増加を図る目的で、例えば、下記の特許文献１に記載されているような分布反射（Distributed Bragg Ref1ector、以下「ＤＢＲ」という。）型ＬＥＤが用いられるようになってきている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２１９２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の基準電圧発生回路、駆動装置、プリントヘッド及び画像形成装置では、次のような課題があった。
【０００８】
例えば、ＬＥＤからの光の指向性の改善と、それによる光取り出し効率の向上を目的として、特許文献１に記載されているような分布反射膜を有するＤＢＲ構造の形態を採用する場合、チップ温度によって生じる発光波長シフトに起因して、分布反射膜による反射率が変化し、ＬＥＤ発光出力の見かけの温度係数が変化する。そのため、温度上昇によって発光出力が増加する現象が生じるが、これを補正するために、ＬＥＤを駆動するための駆動電流を減少させ、基準電圧発生回路においても負の温度係数を備える必要がある。ところが、従来の基準電圧発生回路は、温度係数が正や略ゼロの特性を備えたものであって、ＤＢＲ構造を備えたＬＥＤの駆動装置に用いるには不都合なものであった。
【課題を解決するための手段】
【０００９】
本発明の内の第１の発明の基準電圧発生回路は、電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路において、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、を備えたことを特徴とする。
【００１０】
第２の発明の基準電圧発生回路は、前記第１の発明の基準電流発生回路に、レベルシフト回路を設けたことを特徴とする。前記レベルシフト回路は、前記第１電流回路の出力側及び前記第２電流回路の出力側と前記電流減算回路の入力側との間に接続され、前記電源電圧のレベルを遷移する回路である。
【００１１】
第３の発明の駆動装置は、前記第１又は第２の発明の基準電圧発生回路と、前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、論理回路と、駆動回路とを備えたことを特徴とする。前記論理回路は、前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータ信号を入力し、前記ストローブ信号により前記データ信号の出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する回路である。更に、前記駆動回路は、前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する回路である。
【００１２】
第４の発明のプリントヘッドは、前記第３の発明の駆動装置と、前記被駆動素子である発光素子が複数配列され、前記駆動電流により発光する発光素子アレイと、を備えたことを特徴とする。
【００１３】
第５の発明の画像形成装置は、前記第４の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする。
【発明の効果】
【００１４】
本発明の内の第１、第３、第４の発明によれば、電流減算回路により、負の温度係数を持つ第１カレントミラー回路の出力電流から、正の温度係数を持つ第２カレントミラー回路の出力電流を減算し、この減算した電流に比例した基準電圧を生成するようにしている。そのため、負の温度係数値から正の温度係数値が所定比率で減算され、比較的大きな負値の所望の温度係数を得ることができる。更に、その温度係数とは独立に基準電圧値も任意に設定することができる。これにより、発光素子等の種々の被駆動素子の温度特性に合わせた駆動装置及びプリントヘッドを実現することができる。
【００１５】
第２、第３、第４の発明によれば、レベルシフト回路を設けたので、定電流特性を改善でき、電源電圧が変動したとしても、基準電圧の変動を僅少とすることができる。これにより、被駆動素子をより安定して駆動することができる。
【００１６】
第５の発明の画像形成装置によれば、前記基準電圧発生回路を有するプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を実現できる。
【図面の簡単な説明】
【００１７】
【図１】図１は本発明の実施例１における図６中の基準電圧発生回路１００の構成を示す回路図である。
【図２】図２は本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。
【図４】図４は図３中の基板ユニットを示す斜視図である。
【図５】図５は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【図６】図６は図５中のプリントヘッド１３を示す回路構成図である。
【図７】図７は図６中の駆動装置における要部を示す回路図である。
【図８】図８は図６のプリントヘッド１３の印刷動作を説明するためのタイミングチャートである。
【図９】図９は図１の基準電圧発生回路１００の動作を説明する図である。
【図１０】図１０は本発明の実施例２における基準電圧発生回路の構成を示す回路図である。
【図１１】図１１は図１０の基準電圧発生回路１００Ａの動作を説明する図である。
【発明を実施するための形態】
【００１８】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１９】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
この画像形成装置１は、被駆動素子としての発光素子（例えば、ＬＥＤ）を用いたプリントヘッドが搭載された電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４個のプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００２０】
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、プリントヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を用紙２０に転写した後に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００２１】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００２２】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写器２７が配設されている。各転写器２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写器２７の表面電位に電位差を持たせるための電位が印加されている。
【００２３】
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、ヒータが内蔵された加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２４】
このように構成される画像形成装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写器２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写器２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００２５】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００２６】
（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
【００２７】
図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数の半導体複合チップ１３ｃとを有している。半導体複合チップ１３ｃは、発光素子（例えば、ＬＥＤ）とドライバモノリシック集積回路（以下「ドライバＩＣ」という。）とを複合して形成したチップである。この半導体複合チップ１３ｃ上には、発光素子アレイ６０が配置されている。各半導体複合チップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。
【００２８】
複数の半導体複合チップ１３ｃにおける発光素子アレイ６０上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｄが配置され、このロッドレンズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。
【００２９】
（プリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【００３０】
このプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない画像処理部からの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、チャージ信号ＳＧＣによりオン状態になる帯電用高圧電源５０、及び転写信号ＳＧ４によりオン状態になる転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。
【００３１】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、図示しない画像処理部からの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。
【００３２】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４には、図示しない遊星ギア機構が接続されており、ドライバ４３を介して双方向に回転させることが可能になっている。そのため、用紙送りモータ４４の回転方向を変えることにより、画像形成装置内部の異なる用紙送り用の搬送ローラ２５等を選択的に駆動することができる構成になっている。
【００３３】
用紙１ページの印刷開始毎に、用紙送りモータ４４を最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。
【００３４】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む。）を送信し、ビデオ信号ＳＧ２を受信する。図示しない画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号（以下単に「印刷データ」という。）ＨＤ−ＤＡＴＡとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた発光素子（例えば、ＬＥＤ）等を複数個線上に配列したものである。
【００３５】
印刷制御部４０は、１ライン分のビデオ信号ＳＧ２を受信すると、各プリントヘッド１３にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データＨＤ−ＤＡＴＡを各プリントヘッド１３内に保持させる。又、印刷制御部４０は、図示しない画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、各プリントヘッド１３に保持した印刷データＨＤ−ＤＡＴＡについて印刷することができる。
【００３６】
なお、印刷制御部４０から各プリントヘッド１３に送信されるクロック信号（以下単に「クロック」という。）ＨＤ−ＣＬＫ、及び駆動オン／オフ指令信号としてのストローブ信号ＨＤ−ＳＴＢ−Ｎ（但し、「−Ｎ」は負論理信号を意味する。）の内、クロックＨＤ−ＣＬＫは、印刷データＨＤ−ＤＡＴＡをプリントヘッド１３へ送信するための信号である。
【００３７】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。プリントヘッド１３からの発光は、負電位に帯電された感光体ドラム１１上に照射される。これにより、印刷される情報は、感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像形成される。
【００３８】
その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写器２７は感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。
【００３９】
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写器２７を通過している間だけ転写用高圧電源５１からの電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
【００４０】
（プリントヘッドの構成）
図６は、図５中のプリントヘッド１３を示す回路構成図である。
【００４１】
このプリントヘッド１３は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。
【００４２】
プリントヘッド１３は、図示しないプリント配線板を有し、このプリント配線板上に、基準電圧発生回路１００と、複数のドライバＩＣ２００（＝２００−１〜２００−ｎ、例えばｎ＝２６個）と、複数の発光素子アレイ６０（＝６０−１〜６０−ｎ、例えばｎ＝２６個）とが搭載されている。ここで、基準電圧発生回路１００及び複数のドライバＩＣ２００−１〜２００−ｎにより、本実施例１の駆動装置が構成されている。
【００４３】
発光素子アレイ６０は、例えば、発光層がエピタキシャルフィルムを用いて形成され、このフィルムをドライバＩＣ２００上に貼付して、発光素子アレイ６０とドライバＩＣ２００とを複合して構成した半導体複合チップ１３ｃを形成している。各発光素子アレイ６０には、複数（例えば、１９２個）の発光素子（例えば、ＬＥＤ）が略直線状に配置されている。ＬＥＤの総数は、４９９２ドット（個）である。
【００４４】
基準電圧発生回路１００は、第１電源の電位（例えば、電源電圧ＶＤＤ）に基づいて基準電圧Ｖｒｅｆを発生する回路であり、この出力側に、複数のドライバＩＣ２００が接続され、更に、これらの各ドライバＩＣ２００の出力側に、各発光素子アレイ６０がそれぞれ接続されている。
【００４５】
複数の発光素子アレイ６０を駆動する複数のドライバＩＣ２００は、同一の回路により構成され、隣接するドライバＩＣ２００−１，２００−２，・・・がカスケード接続（縦続接続）されている。ドライバＩＣ１チップ当たり１９２個のＬＥＤを駆動でき、これらのドライバＩＣチップが２６個カスケード接続され、印刷時に印刷制御部４０から送られてくる印刷データＨＤ−ＤＡＴＡをシリアルに転送できる構成になっている。
【００４６】
各ドライバＩＣ２００は、基準電圧Ｖｒｅｆに基づき制御電圧を発生する制御電圧発生回路２１０と、印刷時に印刷制御部４０から送られてくるクロックＨＤ−ＣＬＫを受けて印刷データＨＤ−ＤＡＴＡのシフト転送を行うシフトレジスタ２２０と、このシフトレジスタ２２０の出力信号を、印刷時に印刷制御部４０から送られてくるラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路２３０と、印刷時に印刷制御部４０から送られてくるストローブ信号ＨＤ−ＳＴＢ−Ｎを反転するインバータ２４１と、ラッチ回路２３０とインバータ２４１との出力信号の論理を求める論理回路（例えば、否定論理積回路、以下「ＮＡＮＤ」という。）２４２と、このＮＡＮＤ２４２の出力信号により、電源電圧ＶＤＤから駆動電流を発光素子アレイ６０へ供給する駆動回路２５０とを備えている。制御電圧発生回路２１０は、駆動回路２５０の駆動電流が一定となるように制御電圧を発生する機能を有している。
【００４７】
なお、図６に示す基準電圧発生回路１００はプリントヘッド１３に１つ設けられており、ドライバＩＣ２００−１〜２００−ｎを共通に制御する構成になっているが、これは主として説明を簡略化するための都合であって、各ドライバＩＣ２００内に基準電圧発生回路１００をそれぞれ設ける構成にしても良い。このような構成にすることで、発光素子アレイ６０とドライバＩＣ２００とは熱的に蜜に結合されることになって、発光素子アレイ６０とドライバＩＣ２００のチップ温度とを略等しくすることができ、後述する温度補償の観点からより好ましい。
【００４８】
（基準電圧発生回路の構成）
図１は、本発明の実施例１における図６中の基準電圧発生回路１００の構成を示す回路図である。
【００４９】
この基準電圧発生回路１００は、第１電流回路１１０と、第２電流回路１３０と、これらの第１電流回路１１０及び第２電流回路１３０間に接続された電流減算回路１５０とにより構成され、電源電圧（例えば、ＶＤＤ）により駆動されて一定の基準電圧Ｖｒｅｆを発生し、出力端子ＶＲＥＦから出力する回路である。
【００５０】
第１電流回路１１０は、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った電流を生成する第１カレントミラー回路１２０と、第１バイポーラトランジスタ（例えば、ＮＰＮ形トランジスタ、以下単に「ＮＰＮ」という。）１２４と、第２抵抗（例えば、抵抗値Ｒ１２５の抵抗）１２５とを有している。
【００５１】
第１カレントミラー回路１２０は、第１導電形の第３ＭＯＳトランジスタ（例えば、Ｐチャネル形ＭＯＳトランジスタ、以下「ＰＭＯＳ」という。）１２１と、第１導電形の第２ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１２２と、第１導電形の第１ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１２３とにより構成されている。
【００５２】
ＰＭＯＳ１２１は、ソースが第１電源（例えば、ＶＤＤ電源）に接続され、ドレーンが出力端子ＶＲＥＦ側のノードＮ１２１に接続され、ゲートがノードＮ１２３に接続され、そのドレーンから、負の温度係数を持った第２従属電流としてのドレーン電流Ｉ４を出力するトランジスタである。ＰＭＯＳ１２２は、ソースがＶＤＤ電源に接続され、ドレーンが第２ノードＮ１２２に接続され、ゲートがノードＮ１２３に接続され、そのドレーンから、第１従属側電流としてのドレーン電流Ｉ５を出力するトランジスタである。ＰＭＯＳ１２３は、ソースがＶＤＤ電源に接続され、ドレーンが第１ノードＮ１２５に接続され、ゲートがノードＮ１２３及びドレーンに接続され、そのドレーンから、制御側電流としてのドレーン電流Ｉ６を出力するトランジスタである。
【００５３】
これらのＰＭＯＳ１２１，１２２，１２３は、ゲート長が相等しく設定されると共に、各々のソース同士、及びゲート同士が接続されて、ゲート・ソース間電圧が等しく設定され、カレントミラーの関係になっている。ＰＭＯＳ１２３は、ゲートとドレーンとが接続され、飽和領域で動作する。
【００５４】
ＮＰＮ１２４は、コレクタ及びベースがノードＮ１２２に接続され、エミッタが第２電源（例えば、グランドＧＮＤ）に接続されている。更に、抵抗１２５は、ノードＮ１２５とグランドＧＮＤとの間に接続されている。出力端子ＶＲＥＦ側のノードＮ１２１は、第１抵抗（例えば、抵抗値Ｒ１６３の抵抗）１６３を介して、グランドＧＮＤに接続されている。
【００５５】
第２電流回路１３０は、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った電流を生成する第２カレントミラー回路１４０と、第３抵抗又は第４抵抗（例えば、抵抗値Ｒ１４４の抵抗）１４４と、第３バイポーラトランジスタ（例えば、ＮＰＮ）１４５と、第３抵抗（例えば、抵抗値Ｒ１４６の抵抗）１４６と、第２バイポーラトランジスタ（例えば、ＮＰＮ）１４７とを有している。
【００５６】
第２カレントミラー回路１４０は、第１導電形の第５ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１４１と、第１導電形の第４ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１４２と、第１導電形の第６ＭＯＳトランジスタ（例えば、ＰＭＯＳ）１４３とにより構成されている。
【００５７】
ＰＭＯＳ１４１は、ソースがＶＤＤ電源に接続され、ドレーンが第４ノードＮ１４１に接続され、ゲートがノードＮ１４２に接続され、そのドレーンから正の温度特性を持った第１従属側電流（例えば、ドレーン電流）Ｉ１を出力するトランジスタである。ＰＭＯＳ１４２は、ソースがＶＤＤ電源に接続され、ドレーンが第３ノードＮ１４２に接続され、ゲートがノードＮ１４２及びドレーンに接続され、そのドレーンから制御側電流（例えば、ドレーン電流）Ｉ２を出力するトランジスタである。更に、ＰＭＯＳ１４３は、ソースがＶＤＤ電源に接続され、ドレーンが第５ノードＮ１４３に接続され、ゲートがノードＮ１４２に接続され、そのドレーンから第２従属電流（例えば、ドレーン電流）Ｉ３を出力するトランジスタである。
【００５８】
これらのＰＭＯＳ１４１，１４２，１４３は、ゲート長が相等しく設定されると共に、各々のソース同士、ゲート同士が接続されてゲート・ソース間電圧が等しく設定され、カレントミラーの関係になっている。ＰＭＯＳ１４２は、ゲートとドレーンとが接続され、飽和領域で動作する。
【００５９】
抵抗１４４は、一端がノードＮ１４１に接続され、他端がＮＰＮ１４５のコレクタに接続されている。ＮＰＮ１４５は、エミッタがグランドＧＮＤに接続され、ベースがノードＮ１４１に接続されている。このＮＰＮ１４５のベース・エミッタ間電圧は、Ｖｂｅ１４５である。抵抗１４６は、一端がノードＮ１４２に接続され、他端がＮＰＮ１４７のコレクタに接続されている。ＮＰＮ１４７は、エミッタがグランドＧＮＤに接続され、ベースがＮＰＮ１４５のコレクタに接続されている。このＮＰＮ１４７のベース・エミッタ間電圧は、Ｖｂｅ１４７である。
【００６０】
ＮＰＮ１４７のエミッタ面積は、ＮＰＮ１４５のエミッタ面積のＮ倍（Ｎ＞１）に設定されている。なお、後述するように、抵抗１４６は、ＮＰＮ１４７のコレクタ電位をＮＰＮ１４５のコレクタ電位と略等しくする目的で設けるものであるが、ＮＰＮ１４５，１４７の動作点を揃える必要がない場合には、その抵抗１４６を省略することもできる。
【００６１】
電流減算回路１５０は、第１カレントミラー回路１２０の出力電流（例えば、ドレーン電流）Ｉ４から第２カレントミラー回路１４０の出力電流（例えば、第２従属電流としてのドレーン電流）Ｉ３に比例した電流Ｉ４Ｂを減算して減算電流（例えば、従属側電流としてのドレーン電流）Ｉ４Ａを生成し、このドレーン電流Ｉ４Ａに比例した基準電圧Ｖｒｅｆを出力端子ＲＲＥＦへ出力する回路であり、第３カレントミラー回路１６０を有している。
【００６２】
第３カレントミラー回路１６０は、第２導電形の第７ＭＯＳトランジスタ（例えば、Ｎチャネル形ＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）１６１と、第２導電形の第８ＭＯＳトランジスタ（例えば、ＮＭＯＳ）１６２とにより構成されている。ＮＭＯＳ１６１は、ドレーン及びゲートが第５ノードＮ１４３に接続され、ソースがグランドＧＮＤに接続され、ドレーン電流Ｉ３を制御側電流としてそのドレーン及びゲートに入力するトランジスタである。更に、ＮＭＯＳ１６２は、ドレーンが出力端子ＶＲＥＦ側のノードＮ１２１に接続され、ゲートがＮＭＯＳ１６１のゲートに接続され、そのドレーンに従属側電流としてのドレーン電流Ｉ４Ｂを流すトランジスタである。出力端子ＶＲＥＦ側のノードＮ１２１とグランドＧＮＤとの間に接続された抵抗１６３には、ドレーン電流Ｉ４Ａ（＝Ｉ４−Ｉ４Ｂ）が流れる。
【００６３】
これらのＮＭＯＳ１６１，１６２は、ゲート長が相等しく設定されると共に、各々のソース同士、ゲート同土が接続されて、ゲート・ソース間電圧が等しく設定され、カレントミラーの関係になっている。ＮＭＯＳ１６１は、ゲートとドレーンとが接続され、飽和領域で動作する。
【００６４】
以下説明を簡略化するため、ＰＭＯＳ１４１，１４２のゲート幅を相等しくすると、各ドレーン電流Ｉ１，Ｉ２は等しく、その出力特性が近似的に定電流特性を備えたものとなる。
【００６５】
ＮＰＮ１４５の電流増幅率が大きい場合、ベース電流はコレクタ電流に比べ無視できるので、前記ドレーン電流Ｉ１，Ｉ２はそれぞれ抵抗１４４，１４６を流れる電流に略等しく、これはまたＮＰＮ１４５，１４７のそれぞれのコレクタ電流と略等しい。
【００６６】
ドレーン電流Ｉ１，Ｉ２は等しく設定されているので、抵抗１４４，１４６の抵抗値Ｒ１４４，Ｒ１４６を略等しく設定することで、その両端に生じる電位降下は等しく、ＮＰＮ１４５，１４７のコレクタ電位もまた略等しくすることができる。これは、ＮＰＮ１４５，１４７の動作条件を揃えることができるので、好ましい
【００６７】
又、ＰＭＯＳ１４３のゲート幅を、ＰＭＯＳ１４２のゲート幅に対して所定の比率に設定することで、ドレーン電流Ｉ３は、ドレーン電流Ｉ２に対して所定の比率の値とすることができる。前記特性を良好なものとするめ、ＰＭＯＳ１４１，１４２，１４３のゲート長を大きく設定することが好ましい。
【００６８】
同様に、ＰＭＯＳ１６１，１６２のゲート長を等しく設定することで、その動作状態を揃えることができ、ドレーン電流Ｉ３とＩ４Ｂとは比例関係とすることができる。
【００６９】
（基準電圧発生回路１００の機能）
図１の基準電圧発生回路１００の機能（Ａ）、（Ｂ）を定量的に考察する。
【００７０】
（Ａ） 第２電流回路１３０の機能
基準電圧発生回路１００の機能を定量的に考察するために、先ず、第２電流回路１３０におけるドレーン電流Ｉ１を求める。
【００７１】
電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ｉｅとベース・エミッタ間電圧Ｖｂｅとの間には、次式（１）の関係が成り立つ。
Ｉｅ≒Ｉｓ＊ｅｘｐ（ｑＶｂｅ／（ｋＴ）） ・・・（１）
但し、Ｉｓ；飽和電流（バイポーラトランジスタの素子面積に比例して決まる定数）
ｅｘｐ（ ）；指数関数
ｑ；電子の電荷 ｑ＝１．６＊１０−１９［Ｃ］
ｋ；ボルツマン定数 ｋ＝１．３８＊１０−２３［Ｊ／Ｋ］
Ｔ；絶対温度 室温２５［℃］において約２９８［Ｋ］
【００７２】
式（１）を変形して次式（２）を得る。
Ｖｂｅ＝（ｋＴ／ｑ）＊ｌｎ（Ｉｅ／Ｉｓ） ・・・（２）
但し、ｌｎ（ ）；自然対数関数
【００７３】
ここで、ＮＰＮ１４５，１４７について、ベース・エミッタ間電圧をＶｂｅ１４５，Ｖｂｅ１４７、エミッタ電流をＩｅ１４５，Ｉｅ１４７、飽和電流をＩｓ１４５，Ｉｓ１４７とする。この場合、ＮＰＮ１４５，１４７について次式（３）、（４）が成り立つ。
Ｖｂｅ１４５＝（ｋＴ／ｑ）＊ｌｎ（Ｉｅ１４５／Ｉｓ１４５） ・・・（３）
Ｖｂｅ１４７＝（ｋＴ／ｑ）＊ｌｎ（Ｉｅ１４７／Ｉｓ１４７） ・・・（４）
【００７４】
図１において、抵抗１４４（抵抗値Ｒ１４４）の一端の電位は、Ｖｂｅ１４５であり、他端の電位はＶｂｅ１４７である。このため、抵抗１４４の両端に生じる電位差ΔＶｂｅは、
ΔＶｂｅ＝Ｖｂｅ１４５−Ｖｂｅ１４７ ・・・（５）
である。式（５）に式（３）、（４）を代入して整理すると、次式（６）が得られる。
ΔＶｂｅ＝（ｋＴ／ｑ）×［ｌｎ（Ｉｅ１４５／Ｉｓ１４５）−ｌｎ（Ｉｅ１４７／Ｉｓ１４７）］
＝（ｋＴ／ｑ）×ｌｎ［（Ｉｓ１４７／Ｉｓ１４５）＊（Ｉｅ１４５／Ｉｅ１４７）］・・・（６）
【００７５】
前述したように、ＮＰＮ１４５，１４７のエミッタ面積比は１：Ｎ（Ｎ＞１）と設定しており、前記飽和電流はトランジスタの素子面積に比例するので、
Ｉｓ１４７＝Ｉｓ１４５×Ｎ ・・・（７）
となる。
【００７６】
又、前述したように、ＰＭＯＳ１４１，１４２はカレントミラーの関係が設定され、このドレーン電流は、Ｉ１＝Ｉ２とできる。この結果、エミッタ電流Ｉｅ１４５とＩｅ１４７とは略等しくなるので、
ΔＶｂｅ＝（ｋＴ／ｑ）×ｌｎ（Ｎ） ・・・（８）
の関係が得られる。図１に示すドレーン電流Ｉ１は、抵抗１４４（抵抗値Ｒ１４４）に流れる電流に略等しいので、
Ｉ１＝ΔＶｂｅ／Ｒ１４４
＝（１／Ｒ１４４）×（ｋＴ／ｑ）×ｌｎ（Ｎ） ・・・（９）
である。
【００７７】
又、前述したように、ＰＭＯＳ１４１，１４２，１４３はカレントミラーの関係が設定され、ドレーン電流がＩ１＝Ｉ２＝Ｉ３とできる。そのドレーン電流Ｉ１は、絶対温度（Ｔ）に比例するものであって、正の温度係数を持つことが判る。一般に基準電圧Ｖｒｅｆの温度係数Ｔｃは、次式（１０）で定義される。
【００７８】
【数１】
【００７９】
そのため、図１に示す第２電流回路１３０におけるドレーン電流Ｉｌ，Ｉ２，Ｉ３の温度係数Ｔｃは、
Ｔｃ＝（１／Ｔ） ・・・（１１）
であり、室温（２５℃）付近で、
Ｔｃ＝０．３３［％／℃］
の温度係数となることが判る。
【００８０】
（Ｂ） 第１電流回路１１０の機能
次に、第１電流回路１１０の機能を考える。前述したように、ＰＭＯＳ１２２，１２３はカレントミラーの関係にあり、その動作条件を適切に設定することで、そのドレーン電位を略等しくすることができる。この結果、図１のノードＮ１２２とノードＮ１２５の電位は、略等しくなる。
【００８１】
ノードＮ１２２の電位は、ＮＰＮ１２４のベース・エミッタ間電圧Ｖｂｅ１２４に等しく、ノードＮ１２５は抵抗１２５（抵抗値Ｒ１２５）の一端に接続されているので、ドレーン電流Ｉ６は、次式（１２）で与えられる。
Ｉ６＝Ｖｂｅ１２４／Ｒ１２５ ・・・（１２）
【００８２】
電子物性の理論から良く知られているように、シリコン基材からなるバイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅの典型値は約０．６Ｖであり、その温度依存性は−２ｍＶ／℃である。そのため、前記ベース・エミッタ間電圧Ｖｂｅ１２４の温度係数Ｔｃは、
Ｔｃ＝−２×１０−３／０．６＝−０．３３［％／℃］ ・・・（１３）
と計算できる。抵抗Ｒ１２５の温度係数をひとまず無視して考えると、ドレーン電流Ｉ６の温度係数もまた、−０．３３［％／℃］となることが判る。この場合、ドレーン電流がＩ５＝Ｉ６であるので、電流Ｉ５の温度係数もまた、−０．３３［％／℃］となることが判る。
【００８３】
前述したように、ドレーン電流Ｉ４，Ｉ５，Ｉ６は比例関係にあるので、ドレーン電流Ｉ４の温度係数もまた、−０．３３［％／℃］である。ＰＭＯＳ１２１のゲート幅をＰＭＯＳ１２２，１２３のゲート幅と等しくすることで、ドレーン電流Ｉ４をＩ５と等しくすることができ、
Ｉ４＝Ｉ５＝Ｉ６
とすることができる。
【００８４】
一方、破線で囲んで示すカレントミラー回路１６０は、ＮＭＯＳ１６１，１６２で構成され、ＰＭＯＳ１４３のドレーン電流Ｉ３が、カレントミラー回路１６０の制御側ノードＮ１４３に流入する。これにより、カレントミラー回路１６０の従属側ノードＮ１２１には、ドレーン電流Ｉ３に略比例した流入電流Ｉ４Ｂを生じる。カレントミラー回路１６０の制御側ノードＮ１４３と従属側ノードＮ１２１に流入する電流の比は、ＮＭＯＳ１６１，１６２のサイズ比を変えることで任意に設定可能である。
【００８５】
（駆動装置の構成）
図７は、図６中の駆動装置における要部を示す回路図である。
【００８６】
この図７では、代表して１ドット（例えば、被駆動素子であるＬＥＤ１個）を駆動するための駆動装置における回路図が示されている。
【００８７】
本実施例１の駆動装置では、基準電圧発生回路１００の出力端子ＶＲＥＦに対し、各ドライバＩＣ２００毎に１回路ずつ設けられた制御電圧発生回路２１０が接続されている。
【００８８】
制御電圧発生回路２１０は、演算増幅器（以下「オペアンプ」という。）２１１と、抵抗値Ｒｒｅｆの抵抗２１２と、ＰＭＯＳ２１３とからなるフィードバック制御回路により構成されている。オペアンプ２１１は、反転入力端子（−）が、出力端子ＶＲＥＦに接続され、非反転入力端子（＋）が、抵抗２１２を介してグランドＧＮＤに接続されると共に、ＰＭＯＳ２１３のドレーンに接続され、制御電圧Vcontrolを出力する出力端子が、ＰＭＯＳ２１３のゲートに接続されている。ＰＭＯＳ２１３のソースは、ＶＤＤ電源に接続されている。この制御電圧発生回路２１０では、抵抗２１２に流れる基準電流Ｉｒｅｆ、即ちＰＭＯＳ２１３のソース・ドレーン間に流れる電流は、電源電圧ＶＤＤに依らず、入力される基準電圧Ｖｒｅｆと抵抗２１２の抵抗値Ｒｒｅｆのみにより決定される構成になっている。
【００８９】
ラッチ回路２３０を構成する１ドット分のフリップフロップ回路からなるラッチ素子２３１は、ラッチ信号ＨＤ−ＬＯＡＤを入力するＧ端子と、シフトレジスタ２２０から出力された印刷データを入力するＤ入力端子と、Ｑ出力端子とを有し、ラッチ信号ＨＤ−ＬＯＡＤがＧ端子に入力されると、シフトレジスタ２２０から出力される印刷データをＤ端子から入力してラッチし、Ｑ出力端子から出力する回路である。このラッチ回路２３０のＱ出力端子と、負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎを反転するインバータ２４１の出力端子とには、ＮＡＮＤ２４２が接続されている。
【００９０】
ＮＡＮＤ２４２は、電源端子がＶＤＤ電源に接続され、グランド端子がオペアンプ２１１の出力端子に接続され、このＮＡＮＤ２４２の出力電位が高レベル（以下「Ｈレベル」という。）の時は電源電圧ＶＤＤと略等しい電位が出力され、このＮＡＮＤ２４２の出力電位が低レベル（以下「Ｌレベル」という。）の時は制御電圧Vcontrolと略等しい電位が出力される。
【００９１】
ＮＡＮＤ２４２の出力端子には、駆動回路２５０を構成する１ドットの駆動素子（例えば、ＰＭＯＳ）２５１のゲートが接続され、このＰＭＯＳ２５１のソースがＶＤＤ電源に接続されている。ＰＭＯＳ２５１のドレーンには、発光素子アレイ６０中の１ドット分のＬＥＤ６１のアノードが接続され、このＬＥＤ６１のカソードがグランドＧＮＤに接続されている。
【００９２】
ここで、制御電圧発生回路２１０中のＰＭＯＳ２１３は、ＰＭＯＳ２５１等とゲート長が相等しいサイズとなるように構成されている。制御電圧発生回路２１０において、オペアンプ２１１の働きにより、この反転入力端子（−）の電位と非反転入力端子（＋）の電位とが略等しくなるように制御されるので、オペアンプ２１１の非反転入力端子（＋）の電位は、入力される基準電圧Ｖｒｅｆと略等しくなる。そのため、抵抗２１２を流れる基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆ
として与えられる。
【００９３】
ＬＥＤ駆動用のＰＭＯＳ２５１等とＰＭＯＳ２１３は、ゲート長が相等しいサイズとなるように構成されており、ＬＥＤ駆動時にはそのゲート電位が制御電圧Vcontrolと等しく、ＰＭＯＳ２１３とＬＥＤ駆動用ＰＭＯＳ２５１等は、飽和領域で動作しており、カレントミラーの関係にある。この結果、ＬＥＤ６１等の各駆動電流値は、基準電流Ｉｒｅｆに比例することになり、基準電流Ｉｒｅｆは、出力端子ＶＲＥＦから入力された基準電圧Ｖｒｅｆに比例するので、基準電圧ＶｒｅｆによりＬＥＤ駆動電流値を一括して調整することが可能になっている。
【００９４】
（プリントヘッドの動作）
図８は、図６のプリントヘッド１３の印刷動作を説明するためのタイミングチャートである。
【００９５】
印刷動作開始に伴い、図５の印刷制御部４０から、印刷１ライン周期毎にタイミング信号ＳＧ３の１パルスが出力され、図示しない画像処理部に伝達される。タイミング信号ＳＧ３によって画像処理部から、Ｎ−１ライン、Ｎライン、Ｎ＋１ライン、・・・毎にビデオ信号ＳＧ２が発生して印刷制御部４０へ伝達される。これと同期して、印刷制御部４０からプリントヘッド１３へ、クロックＣＨＤ−ＣＬＫと印刷データＨＤ−ＤＡＴＡが入力される。
【００９６】
本実施例１では、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３を例示しており、ＬＥＤ６１の総数は４９９２ドットである。そのため、クロックＨＤ−ＣＬＫの発生パルス数は、４９９２個であり、この４９９２個のパルスの送出が完了すると、印刷制御部４０からラッチ信号ＨＤ−ＬＯＡＤのパルスが発生し、プリントヘッド１３内のシフトレジスタ２２０にシフト入力された印刷データＨＤ−ＤＡＴＡが、ラッチ回路２３０にラッチされる。
【００９７】
次いで、ＬＥＤ駆動のために印刷制御部４０から、Ｎ−１ライン駆動、Ｎライン駆動、Ｎ−１ライン駆動、・・・毎にＬレベルのストローブ信号ＨＤ−ＳＴＢ−Ｎが発生し、このストローブ信号ＨＤ−ＳＴＢ−ＮのＬレベルとなっているＬＥＤ駆動期間ｔにＬＥＤ６１が発光する。これにより、図２中の感光体ドラム１１に光照射され、潜像が形成される。
【００９８】
（基準電圧発生回路の動作）
図９（ａ）〜（ｄ）は、図１の基準電圧発生回路１００の動作を説明する図であり、同図（ａ）は図１中の電流減算回路１５０の周辺における回路図、及び、同図（ｂ）〜（ｄ）は同図（ａ）の各部の温度／電流特性を概略的に示すグラフである。
【００９９】
図９（ａ）において、ＰＭＯＳ１４３，１２１のドレーン電流がＩ３，Ｉ４、抵抗値Ｒ１６３の抵抗１６３に流入する電流がＩ４Ａ、ＮＭＯＳ１６２のドレーンに流入する電流がＩ４Ｂである。
【０１００】
図９（ｂ）〜（ｄ）は、電流Ｉ４，Ｉ４Ｂ，Ｉ４Ａの温度による変化を示しており、前述したように、電流Ｉ４は温度上昇に対してその値が減少する特性を備えており、その温度係数が約−０．３３［％／℃］である。又、電流Ｉ３と電流Ｉ４Ｂとはカレントミラーの関係にあり、電流Ｉ３は前述したように温度上昇に対して増加する特性を備えており、電流Ｉ４Ｂもまた温度上昇に対して増加する特性を備えている。そのため、電流Ｉ４Ｂの温度係数は、約＋０．３３［％／℃］である。
【０１０１】
図９（ａ）において、電流Ｉ４，Ｉ４Ａ，Ｉ４Ｂの関係は、
Ｉ４＝Ｉ４Ａ＋Ｉ４Ｂ ・・・（１４）
である。これより、
Ｉ４Ａ＝Ｉ４−Ｉ４Ｂ ・・・（１５）
となる。そのため、図９（ｄ）に示す電流Ｉ４Ａの特性グラフは、図９（ｂ）の電流Ｉ４から図９（ｃ）の電流Ｉ４Ｂを減じたものとなり、図９（ｂ）の電流Ｉ４よりも温度依存性の大きな特性となることが判る。
【０１０２】
以上の事柄を定量的に考察してみる。説明の簡単化のために、電流Ｉ４をＩ、電流Ｉ４ＡをＩａ、電流Ｉ４ＢをＩｂと略記し、更に、電流Ｉの温度係数をαｃ、電流Ｉｂの温度係数をαｐ、電流Ｉａの温度係数をＴｃとする。この場合、
【０１０３】
【数２】
【０１０４】
であるので、これより、
【０１０５】
【数３】
【０１０６】
である。前述したように、電流Ｉａは、
Ｉａ＝Ｉ−Ｉｂ ・・・（２０）
であるので、これより電流Ｉａの温度係数Ｔｃは、次式（２１）となる。
【０１０７】
【数４】
【０１０８】
式（２）を変形して整理することで、次式（２２）を得る。
【０１０９】
【数５】
【０１１０】
前述したように、電流Ｉ４の温度係数αｃは約−０．３３［％／℃］、電流Ｉ４Ｂの温度係数αｐは約＋０．３３［％／℃］であるので、
αｐ＝−αｃ ・・・（２３）
として式（２３）を整理すると、次式（４）の関係を得る。
【０１１１】
【数６】
【０１１２】
式（２４）において、電流Ｉ４Ｂの温度係数αｐは既知の正値であることから、電流Ｉａの温度係数Ｔｃが負値であって、その値は電流ＩｂとＩの比を変えることで変化させることができる。これは次式（２５）で示されるように、負の温度係数を備えた電流値Ｉ４から、正の温度係数を備えた電流Ｉ４Ｂを減じた電流Ｉ４Ａを作成することで実現できたものである。
Ｉ４Ａ＝Ｉ４−Ｉ４Ｂ ・・・（２５）
【０１１３】
この結果、電流Ｉ４Ａは電流Ｉ４と比べ、温度係数が増加しているものの、電流値そのものが電流Ｉ４よりも減少してしまう。ところが、前記の電流減少に合わせ、抵抗１６３の抵抗値Ｒ１６３を増加させることで、基準電圧Ｖｒｅｆを所定値とすることが容易である。このように、図１に示す基準電圧発生回路１００の構成においては、基準電圧Ｖｒｅｆの温度係数やその電圧値を、その目的に応じて比較的任意に設定することができる。
【０１１４】
前述したように、ＤＢＲ型ＬＥＤ６１において、その光出力は正の温度依存性となる場合がある。プリントヘッド１３においては、温度によって露光エネルギー量が変動すると、印刷濃度が変動してしまって好ましくないので、ＬＥＤ６１の前述した正の温度依存性を補償するために、駆動電流値に負の温度依存性を与える必要がある。この場合、図１に示す基準電圧発生回路１００を用いることで、ＬＥＤ駆動電流の基準とし、ＬＥＤ６１の光出力の温度依存性を無視しうる程度にまで減少させることができる。
【０１１５】
このように、図１の構成による基準電圧発生回路１００においては、出力する基準電圧Ｖｒｅｆの温度係数を所望の値に設定できることは勿論として、その電圧値もまた前記温度係数とは独立に所定値とすることができ、種々のＬＥＤ６１やその駆動装置に広く適用することができる。
【０１１６】
（実施例１の効果）
本実施例１の基準電圧発生回路１００、駆動装置、プリントヘッド１３、及び画像形成装置１によれば、次の（ａ）、（ｂ）のような効果がある。
【０１１７】
（ａ） 本実施例１の基準電圧発生回路１００によれば、例えば、ＤＢＲ型ＬＥＤ６１において、その光出力は正の温度依存性となる場合がある。プリントヘッド１３においては、温度によって露光エネルギー量が変動すると、印刷濃度が変動してしまって好ましくないので、ＬＥＤ６１の歪の温度依存性を補償するために、駆動電流値に負の温度依存性を与える必要がある。そこで、本実施例１では、第１電流回路１１０、第２電流回路１３０及び電流減算回路１５０により、図１の基準電圧発生回路１００を構成したので、出力する基準電圧Ｖｒｅｆの温度係数を負値としつつ、その値を比較的自由に設定することができる。これにより、基準電圧発生回路１００から出力される基準電圧Ｖｒｅｆを、ＬＥＤ駆動電流の基準とし、ＬＥＤ６１の光出力の温度依存性を無視しうる程度にまで減少させることができる。
【０１１８】
（ｂ） 本実施例１の画像形成装置１によれば、基準電圧発生回路１００を有するプリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、複写機、ファクシミリ装置、複合機等）を提供することができる。即ち、プリントヘッド１３を用いることにより、上述したフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。
【実施例２】
【０１１９】
本発明の実施例２における画像形成装置１及びプリントヘッド１３の構成は、実施例１の構成と同様であり、本実施例２の駆動装置に設けられる基準電圧発生回路の構成が、実施例１の基準電圧発生回路１００の構成と異なる。そのため、実施例１とは異なる本実施例２の基準電圧発生回路について、以下説明する。
【０１２０】
（実施例２の基準電圧発生回路の構成）
図１０は、本発明の実施例２における基準電圧発生回路の構成を示す回路図であり、実施例１の基準電圧発生回路１００を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１２１】
本実施例２の基準電圧発生回路１００Ａでは、第１電流回路１１０、第２電流回路１３０、及び電流減算回路１５０に代えて、これらとは構成の異なる第１電流回路１１０Ａ、第２電流回路１３０Ａ、及び電流減算回路１５０Ａを設けている。
【０１２２】
第１電流回路１１０Ａは、実施例１の第１カレントミラー回路１６０とは異なる構成の第１カレントミラー回路１６０Ａと、実施例１と同様のＮＰＮ１２４及び抵抗１２５とを備えている。第１カレントミラー回路１６０Ａは、実施例１と同様のＰＭＯＳ１２１，１２２，１２３と、新たに追加されたＮＭＯＳ１５３，１２６，１２７とにより構成されている。
【０１２３】
ＮＭＯＳ１５３は、ドレーン及びゲートがＰＭＯＳ１２１のドレーン側ノードＮ１５３に接続され、ソースがノードＮ１２１に接続され、そのドレーン側ノードＮ１５３とノードＮ１２１との間にダイオード接続されている。このＮＭＯＳ１５３のゲート・ソース間電圧は、Ｖｇｓ１５３である。ＮＭＯＳ１２６は、ドレーン及びゲートがＰＭＯＳ１２２のドレーンに接続され、ソースがＮＰＮ１２４のコレクタ側のノードＮ１２２に接続されている。このＮＭＯＳ１２６のゲート・ソース間電圧は、Ｖｇｓ１２６である。ＮＭＯＳ１２７は、ドレーンがＰＭＯＳ１２３のドレーンに接続され、ソースが抵抗１２５側のノードＮ１２５に接続され、ゲートがノードＮ１２６を介してＮＭＯＳ１２６のゲート及びドレーンに接続され、ＮＭＯＳ１２６と共にカレントミラー回路を構成している。ＮＭＯＳ１２７のゲート・ソース間電圧は、Ｖｇｓ１２７である。
【０１２４】
ＮＭＯＳ１２６とＮＭＯＳ１２７とは、ゲート長、及びゲート幅が相等しくなるように設定されている。
【０１２５】
第２電流回路１３０Ａは、実施例１の第２カレントミラー回路１４０とは異なる構成の第２カレントミラー回路１４０Ａと、実施例１と同様の抵抗１４４，１４６及びＮＰＮ１４５，１４７とを備えている。第２カレントミラー回路１４０Ａは、実施例１と同様のＰＭＯＳ１４１，１４２，１４３と、新たに追加されたＮＭＯＳ１４８，１４９とにより構成されている。
【０１２６】
ＮＭＯＳ１４８は、ドレーン及びゲートがＰＭＯＳ１４１のドレーンに接続され、ソースが抵抗１４４側のノードＮ１４１に接続されている。このＮＭＯＳ１４８のゲート・ソース間電圧は、Ｖｇｓ１４８である。ＮＭＯＳ１４９は、ドレーンがＰＭＯＳ１４２のドレーンに接続され、ソースが抵抗１４６側のノードＮ１４２に接続され、ゲートがノードＮ１４８を介してＮＭＯＳ１４８のゲート及びドレーンに接続され、ＮＭＯＳ１４８と共にカレントミラー回路を構成している。このＮＭＯＳ１４９のゲート・ソース間電圧は、Ｖｇｓ１４９である。
【０１２７】
ＮＭＯＳ１４８とＮＭＯＳ１４９とは、ゲート長、及びゲート幅が相等しくなるように設定されている。
【０１２８】
ＮＭＯＳ１５２は、ドレーン及びゲートがＰＭＯＳ１４３のドレーン側のノードＮ１５２に接続され、ソースがＮＭＯＳ１６１のドレーン側のノードＮ１４３に接続され、そのノードＮ１５２とノードＮ１４３との間にダイオード接続されている。このＮＭＯＳ１５２のゲート・ソース間電圧は、Ｖｇｓ１５２である。
【０１２９】
ＮＭＯＳ１５２とＮＭＯＳ１５３とは、電源電圧ＶＤＤのレベルを遷移（シフト）するレベルシフト回路１５１を構成している。
【０１３０】
以下説明を簡略化するため、実施例１と同様に、ＰＭＯＳ１４１，１４２のゲート幅を相等しくすると、各ドレーン電流Ｉ１，Ｉ２は等しく、その出力特性が近似的に定電流特性を備えたものとなる。
【０１３１】
ＮＰＮ１４５の電流増幅率が大きいとき、ベース電流はコレクタ電流に比べ無視できるので、前述したドレーン電流Ｉ１，Ｉ２は、それぞれ抵抗１４４，１４６を流れる電流に略等しく、これはまたＮＰＮ１４５，１４７のそれぞれのコレクタ電流と略等しい。前述したように、ドレーン電流Ｉ１，Ｉ２は等しく設定されているので、抵抗１４４，１４６の抵抗値Ｒ１４４，Ｒ１４６を略等しく設定することで、その両端に生じる電位降下は等しく、ＮＰＮ１４５，１４７のコレクタ電位もまた略等しくすることができる。これにより、その動作条件を揃えることができて好ましい。
【０１３２】
又、ＰＭＯＳ１４３のゲート幅を、ＰＭＯＳ１４２のゲート幅に対して所定の比率に設定することで、電流Ｉ３は、電流Ｉ２に対して所定の比率の値とすることができる。なお、前記特性を良好なものにするため、ＰＭＯＳ１４１，１４２，１４３のゲート長を大きく設定することが好ましい。
【０１３３】
同様に、ＮＭＯＳ１４８，１４９においても、そのゲート長及びゲート幅をそれぞれ等しくすることで、その動作状態を揃えることができる。そのため、前述したように、ドレーン電流Ｉ１とＩ２とは等しいので、ＮＭＯＳ１４８，１４９のドレーン電流も等しく、両者のゲート・ソース間電圧Ｖｇｓ１４８，Ｖｇｓ１４９もまた等しい。前述したように、ＮＭＯＳ１４８，１４９のゲート同士は接続されて同電位であるので、ノードＮ１４１とノードＮ１４２の電位が等しくなり、電源電圧ＶＤＤが変動したとしても、ノードＮ１４１及びノードＮ１４２間の電位差は僅少のままである。
【０１３４】
例えば、ノードＮ１４１の電位が低下したとすると、ＮＭＯＳ１４８のゲート・ソース間電圧Ｖｇｓ１４８の値に応じてゲート電位（ノードＮ１４８の電位）も低下する。この時、ＮＭＯＳ１４９のゲート・ソース間電圧Ｖｇｓ１４９と、ＮＭＯＳ１４８のゲート・ソース間電圧Ｖｇｓ１４８とが等しいので、ノードＮ１４２の電位も低下してノードＮ１４１の電位と等しくなる。同様に、ノードＮ１４１の電位が上昇した場合も、ノードＮ１４２の電位が上昇してノードＮ１４１の電位と略等しくなる。
【０１３５】
又、ノードＮ１４１は、ＮＰＮ１４５のベースに接続されており、電源電圧ＶＤＤの値が変化しても、そのベース電位の変動が小さい。前述したように、ノードＮ１４１とノードＮ１４２の電位が略等しく、ＮＰＮ１４５，１４７のコレクタ電位は略等しいので、ＮＰＮ１４７のコレクタ電位の変動も小さくすることができる。そのため、電源電圧ＶＤＤの変動によるコレクタ電流Ｉ２の変化を僅少とすることができる。
【０１３６】
（基準電圧発生回路１００Ａの機能）
図１０の基準電圧発生回路１００Ａの機能（Ａ）、（Ｂ）を定量的に考察する。
【０１３７】
（Ａ） 第２電流回路１３０Ａの機能
基準電圧発生回路１００Ａの機能を定量的に考察するために、先ず、第２電流回路１３０Ａにおけるドレーン電流Ｉ１を求める。
【０１３８】
計算の過程は、実施例１におけるものと同じであるので、主として異なる点について説明する。
【０１３９】
前述したように、ＰＭＯＳ１４１，１４２は、カレントミラーの関係が設定され、電源電圧ＶＤＤが変動したとしても、ＮＭＯＳ１４８，１４９の働きにより、カレントミラー回路１４０Ａへの影響を軽微なものとすることができて、
Ｉ１＝Ｉ２
にできる。更に、ＰＭＯＳ１４１，１４２，１４３は、カレントミラーの関係が設定されているので、
Ｉ１＝Ｉ２＝Ｉ３
にできる。
【０１４０】
なお、ＮＭＯＳ１５２，１５３で構成されるレベルシフト回路１５１は、前述したＮＭＯＳ１４９，１４９等と同様に動作するものであるが、それぞれゲート・ソース間電圧Ｖｇｓ１５２，Ｖｇｓ１５３で与えられる電位を降下させる働きをする。
【０１４１】
前述したドレーン電流Ｉ１は、絶対温度（Ｔ）に比例するものであって、正の温度係数を持つことが判る。第２電流回路１３０Ａにおけるドレーン電流Ｉ１，Ｉ２，Ｉ３の温度係数Ｔｃは、実施例１と同様に、
Ｔｃ＝（ｌ／Ｔ）
であり、室温（２５℃）付近で、Ｔｃ＝＋０．３３［％／℃］の温度係数となることが判る。
【０１４２】
（Ｂ） 第１電流回路１１０Ａの機能
次に、第１電流回路１１０Ａの機能を考える
【０１４３】
実施例１と同様に、ＰＭＯＳ１２２，１２３は、カレントミラーの関係にあり、その動作条件を適切に設定することで、そのドレーン電位を略等しくすることができる。
【０１４４】
なお、前記特性を良好なものとするめ、ＰＭＯＳ１２２，１２３のゲート長を大きく設定することが好ましい。同様に、ＮＭＯＳ１２６，１２７においても、そのゲート長、及びゲート幅をそれぞれ等しくすることで、その動作を揃えることができる。そのため、前述したように、ドレーン電流Ｉ５とＩ６とは等しいので、ＮＭＯＳ１２６，１２７のドレーン電流も等しく、両者のゲート・ソース間電圧Ｖｇｓ１２６，Ｖｇｓ１２７もまた等しい。
【０１４５】
前述したように、ＮＭＯＳ１２６，１２７のゲート同士は接続されて同電位にあるので、ノードＮ１２２とノードＮ１２５の電位は等しくなり、電源電圧ＶＤＤが変動したとしても、ノードＮ１２２及びＮ１２５間の電位差は僅少のままである。この結果、ノードＮ１２２とＮ１２５の電位は略等しくなる。
【０１４６】
ノードＮ１２２の電位は、ＮＰＮ１２４のベース・エミッタ間電圧Ｖｂｅ１２４に等しく、ノードＮ１２５が抵抗１２４（抵抗値Ｒ１２５）の一端に接続されているので、ドレーン電流Ｉ６は、実施例１の式（１２）で与えられる。
【０１４７】
実施例１と同様に、抵抗１２５の温度係数をひとまず無視して考えると、ドレーン電流Ｉ６の温度係数もまた、−０．３３［％／℃］となることが判る。前述したように、ドレーン電流Ｉ４，Ｉ５，Ｉ６は比例関係にあるので、電流Ｉ４の温度係数もまた−０．３３［％／℃］である。ＰＭＯＳ１２１のゲート幅をＰＭＯＳ１２２，１２３と等しくすることで、ドレーン電流Ｉ４をドレーン電流Ｉ５と等しくすることができる。そのため、
Ｉ４＝Ｉ５＝Ｉ６
とすることができる。この場合、ＮＭＯＳ１５３のゲート長及びゲート幅もＮＭＯＳ１２６，１２７と同等にすることで、そのゲート・ソース間電圧Ｖｇｓ１５３をＶｇｓ１２６，Ｖｇｓ１２７と略等しくすることができる。
【０１４８】
一方、実施例１と同様に、ＮＭＯＳ１６１，１６２で構成されカレントミラー回路１６０において、電流Ｉ３が制御側ノードＮ１４３に流入する。これにより、カレントミラー回路１６０の従属側ノードＮ１２１には、前記電流Ｉ３に略比例した流入電流Ｉ４Ｂを生じる。
【０１４９】
実施例１と同様に、カレントミラー回路１６０の制御側ノードＮ１４３と従属側ノードＮ１２１に流入する電流の比は、ＮＭＯＳ１６１，１６２のサイズ比を変えることで、任意に設定可能である。
【０１５０】
（実施例２の動作）
本実施例２において、実施例１とは異なる構成の基準電圧発生回路１００Ａの動作を以下説明する。
【０１５１】
図１１（ａ）〜（ｄ）は、図１０の基準電圧発生回路１００Ａの動作を説明する図であり、同図（ａ）は図１０中の電流減算回路１５０Ａの周辺における回路図、及び、同図（ｂ）〜（ｄ）は同図（ａ）の各部の温度／電流特性を概略的に示すグラフである。
【０１５２】
図９（ａ）と同様に、図１１（ａ）において、ＰＭＯＳ１４３，１２１のドレーン電流がＩ３，Ｉ４、抵抗値Ｒ１６３の抵抗１６３に流入する電流がＩ４Ａ、ＮＭＯＳ１６２のドレーンに流入する電流がＩ４Ｂである。
【０１５３】
図９（ｂ）〜（ｄ）と同様に、図１１（ｂ）〜（ｄ）は、電流Ｉ４，Ｉ４Ｂ，Ｉ４Ａの温度による変化を示しており、電流Ｉ４は温度上昇に対してその値が減少する特性を備えており、その温度係数が約−０．３３［％／℃］である。又、電流Ｉ３は絶対温度（Ｔ）に比例する特性を備えており、その温度係数は約０．３３［％／℃］である。電流Ｉ３と電流Ｉ４Ｂとはカレントミラーの関係にあるので、電流Ｉ４Ｂもまた温度上昇に対して増加する特性を備えている。そのため、電流Ｉ４Ｂの温度係数は、約＋０．３３［％／℃］である。
【０１５４】
図１１（ａ）において、電流Ｉ４，Ｉ４Ａ，Ｉ４Ｂの関係は、
Ｉ４＝Ｉ４Ａ＋Ｉ４Ｂ ・・・（１４）
である。これより、
Ｉ４Ａ＝Ｉ４−Ｉ４Ｂ ・・・（１５）
となる。そのため、図１１（ｄ）に示す電流Ｉ４Ａの特性グラフは、図１１（ｂ）の電流Ｉ４から図１１（ｃ）の電流Ｉ４Ｂを減じたものとなり、図１１（ｂ）の電流Ｉ４よりも温度依存性の大きな特性となることが判る。
【０１５５】
以上の事柄を定量的に考察してみる。実施例１と同様に、説明の簡単化のために、電流Ｉ４をＩ、電流Ｉ４ＡをＩａ、電流Ｉ４ＢをＩｂと略記し、更に、電流Ｉの温度係数をαｃ、電流Ｉｂの温度係数をαｐ、電流Ｉａの温度係数をＴｃとする。
【０１５６】
この場合、温度係数αｃ，αｐと電流Ｉ，Ｉｂの関係は、前記式（１６）〜（１９）のようになる。電流Ｉａは、
Ｉａ＝Ｉ−Ｉｂ ・・・（２０）
である。これより、電流Ｉａの温度係数Ｔｃは、前記式（２１）、（２２）のようになる。
【０１５７】
電流Ｉ４の温度係数αｃは約−０．３３［％／℃］、電流Ｉ４Ｂの温度係数αｐは約＋０．３３［％／℃］であるので、
αｐ＝−αｃ ・・・（２３）
として、式（２３）を整理すると、電流Ｉ，Ｉｂ及び温度係数αｐから、前記式（２４）のような温度係数Ｔｃの関係式が得られる。式（２４）においてαｐは既知の正値であることから、電流Ｉａの温度係数Ｔｃは負値であって、その値は電流Ｉｂと電流Ｉの比を変えることで、変化させることができる。これは、
Ｉ４Ａ＝Ｉ４−Ｉ４Ｂ ・・・（２５）
で示されるように、負の温度係数を備えた電流Ｉ４から正の温度係数を備えた電流Ｉ４Ｂを減じた電流Ｉ４Ａを作成することで実現できたものである。この結果、電流Ｉ４Ａは電流Ｉ４と比べ、温度係数が増加しているものの、電流値そのものは電流Ｉ４よりも減少してしまう。
【０１５８】
ところが、前記の電流減少に合わせ、抵抗１６３の抵抗値Ｒ１６３を増加させることで、基準電圧Ｖｒｅｆを所定値とすることは容易である。このように、図１０の構成においては、基準電圧Ｖｒｅｆの温度係数やその電圧値を、その目的に応じて比較的任意に設定することができる。
【０１５９】
前述したように、ＤＢＲ型ＬＥＤ６１において、その光出力は正の温度依存性となる場合がある。プリントヘッド１３においては、温度によって露光エネルギー量が変動すると、印刷濃度が変動してしまって好ましくないので、ＬＥＤ６１の正の温度依存牲を補償するために、駆動電流値に負の温度依存性を与える必要がある。この場合、図１０に示した基準電圧発生回路１００Ａから出力される基準電圧ＶｒｅｆをＬＥＤ駆動電流の基準とし、ＬＥＤ６１の光出力の温度依存性を無視しうる程度にまで減少させることができる。
【０１６０】
それに加えて、本実施例２の基準電圧発生回路１００Ａは、実施例１の基準電圧発生回路１００と比べて、電源電圧ＶＤＤが変化したときの基準電圧Ｖｒｅｆへの影響をより軽微できる利点を備えている。
【０１６１】
このように、図１０の構成による基準電圧発生回路１００Ａにおいては、出力される基準電圧Ｖｒｅｆの温度係数を所望の値に設定できることは勿論として、その電圧値もまた前記温度係数とは独立に所定値にすることができ、種々のＬＥＤ６１やその駆動装置に広く適用することができる。
【０１６２】
（実施例２の効果）
本実施例２の基準電圧発生回路１００Ａ、駆動装置、プリントヘッド１３、及び画像形成装置１によれば、次の（ｉ）、（ｉｉ）のような効果がある。
【０１６３】
（ｉ） 本実施例２の基準電圧発生回路１００Ａによれば、実施例１の効果（ａ）と同様に、出力される基準電圧Ｖｒｅｆの温度係数を負値としつつ、その値を比較的自由に設定することができる。そのため、基準電圧発生回路１００Ａから出力される基準電圧ＶｒｅｆをＬＥＤ駆動電流の基準とし、ＬＥＤ６１の光出力の温度依存性を無視しうる程度にまで減少させることができる。
【０１６４】
（ｉｉ） 本実施例２の基準電圧発生回路１００Ａでは、実施例１の基準電圧発生回路１００と比べて、部品点数が増加するものの、出力される基準電圧Ｖｒｅｆの電源電圧変動による影響を軽微にできる。そのため、実施例１の効果（ｂ）を有するばかりか、より印刷品位を高めた画像形成装置１に適用する場合に効果的である。
【０１６５】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
【０１６６】
（ａ） 図１、図７、図１０において、回路を構成するＭＯＳトランジスタ及びバイポーラトランジスタの極性や電源の極性を変更しても、実施例１、２と略同様の作用効果を奏することができる。例えば、ＰＭＯＳをＮＭＯＳに変更し、ＮＭＯＳをＰＭＯＳに変更し、ＮＰＮをＰＮＰに変更し、更に、これらの変更に対応して第１電源をグランドＧＮＤに、第２電源をＶＤＤ電源にそれぞれ変更しても良い。
【０１６７】
（ｂ） 実施例では、光源としてＬＥＤ６１に適用した場合について説明したが、本発明は、これに限らず、他の被駆動素子として、例えば、発光サイリスタや発光トランジスタ、あるいは、有機ＥＬ素子や発熱抵抗体への電圧印加制御を行う場合にも適用可能である。
【０１６８】
（ｃ） 例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタにおいて利用することができる。更に、表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動にも適用可能である。
【０１６９】
（ｄ） 本発明はまた、３端子構造を備えたサイリスタの他、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Silicon Semiconductor Controlled Switch）を駆動する場合にも適用可能である。
【符号の説明】
【０１７０】
１ 画像形成装置
１３ プリントヘッド
６０，６０−１〜６０−ｎ 発光素子アレイ
６１ ＬＥＤ
１００，１００Ａ 基準電圧発生回路
１１０，１１０Ａ 第１電流回路
１２０，１４０，１６０ 第１、第２、第３カレントミラー回路
１２１〜１２３，１４１〜１４３ ＰＭＯＳ
１２４，１４５，１４７ ＮＰＮ
１２５，１４４，１４６，１６３ 抵抗
１２６，１２７，１４８，１４９，１５２，１５３ ＮＭＯＳ
１３０，１３０Ａ 第２電流回路
１５０，１５０Ａ 電流減算回路
１５１ レベルシフト回路
２００，２００−１〜２００−ｎ ドライバＩＣ
２１０ 制御電圧発生回路
２３０ ラッチ回路
２４１ インバータ
２４２ ＮＡＮＤ
２５０ 駆動回路
【特許請求の範囲】
【請求項１】
電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路において、
バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、
バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、
前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、
を備えたことを特徴とする基準電圧発生回路。
【請求項２】
請求項１記載の基準電流発生回路は、更に、
前記第１電流回路の出力側及び前記第２電流回路の出力側と前記電流減算回路の入力側との間に接続され、前記電源電圧のレベルを遷移するレベルシフト回路を備えたことを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記出力端子は、
第１抵抗を介して、前記第１電源とは異なるレベルの第２電源に接続され、
前記第１電流回路は、
第１電源及び第１ノード間に接続された第１導電形の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第２ノード間に接続された前記第１導電形の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び前記出力端子間に接続された前記第１導電形の第３ＭＯＳトランジスタと、により構成された前記第１カレントミラー回路と、
前記第１ノード及び前記第２電源間に接続された第２抵抗と、
前記第２ノードに接続されたコレクタ及びベースと、前記第２電源に接続されたエミッタとを有する第１バイポーラトランジスタと、を有し、
前記第２電流回路は、
前記第１電源及び第３ノード間に接続された前記第１導電形の第４ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第４ノード間に接続された前記第１導電形の第５ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第５ノード間に接続された前記第１導電形の第５ＭＯＳトランジスタと、により構成された前記第２カレントミラー回路と、
順方向の第２バイポーラトランジスタを有し、前記第２バイポーラトランジスタが前記第３ノード及び前記第２電源間に直列に接続された第１直列回路と、
第３抵抗及び順方向の第３バイポーラトランジスタを有し、前記第３抵抗及び前記第３バイポーラトランジスタが前記第４ノード及び前記第２電源間に直列に接続され、前記第３バイポーラトランジスタのベースが前記第４ノードに接続され、前記第３バイポーラトランジスタのコレクタが前記第２バイポーラトランジスタのベースに接続された第２直列回路と、を有し、
前記減算回路は、
前記第５ノード及び前記第２電源間に接続された第２導電形の第７ＭＯＳトランジスタと、前記第７ＭＯＳトランジスタに対してゲートが共通に接続され、前記出力端子及び前記第２電源間に接続された前記第２導電形の第８ＭＯＳトランジスタと、を有することを特徴とする請求項１記載の基準電圧発生回路。
【請求項４】
前記出力端子は、
第１抵抗を介して、前記第１電源とは異なるレベルの第２電源に接続され、
前記第１電流回路は、
第１電源及び第１ノード間に接続された第１導電形の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第２ノード間に接続された前記第１導電形の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び前記出力端子間に接続された前記第１導電形の第３ＭＯＳトランジスタと、により構成された前記第１カレントミラー回路と、
前記第１ノード及び前記第２電源間に接続された第２抵抗と、
前記第２ノードに接続されたコレクタ及びベースと、前記第２電源に接続されたエミッタとを有する第１バイポーラトランジスタと、を有し、
前記第２電流回路は、
前記第１電源及び第３ノード間に接続された前記第１導電形の第４ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第４ノード間に接続された前記第１導電形の第５ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第５ノード間に接続された前記第１導電形の第５ＭＯＳトランジスタと、により構成された前記第２カレントミラー回路と、
第３抵抗及び順方向の第２バイポーラトランジスタを有し、前記第３抵抗及び前記第２バイポーラトランジスタが前記第３ノード及び前記第２電源間に直列に接続された第１直列回路と、
第４抵抗及び順方向の第３バイポーラトランジスタを有し、前記第４抵抗及び前記第３バイポーラトランジスタが前記第４ノード及び前記第２電源間に直列に接続され、前記第３バイポーラトランジスタのベースが前記第４ノードに接続され、前記第３バイポーラトランジスタのコレクタが前記第２バイポーラトランジスタのベースに接続された第２直列回路と、を有し、
前記減算回路は、
前記第５ノード及び前記第２電源間に接続された第２導電形の第７ＭＯＳトランジスタと、前記第７ＭＯＳトランジスタに対してゲートが共通に接続され、前記出力端子及び前記第２電源間に接続された前記第２導電形の第８ＭＯＳトランジスタと、を有することを特徴とする請求項１記載の基準電圧発生回路。
【請求項５】
前記レベルシフト回路は、
前記第５ノード及び前記第７バイポーラトランジスタ間に順方向にダイオード接続された前記第２導電形の第９ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタ及び前記出力端子間に順方向にダイオード接続された前記第２導電形の第１０ＭＯＳトランジスタと、を有することを特徴とする請求項２記載の基準電圧発生回路。
【請求項６】
電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路であって、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、を有する前記基準電圧発生回路と、
前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、
前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータ信号を入力し、前記ストローブ信号により前記データ信号の出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する論理回路と、
前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する駆動回路と、
を備えたことを特徴とする駆動装置。
【請求項７】
駆動装置と、発光素子アレイと、を備えたプリントヘッドであって、
前記駆動装置は、
電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路であって、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、を有する前記基準電圧発生回路と、
前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、
前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータ信号を入力し、前記ストローブ信号により前記データ信号の出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する論理回路と、
前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する駆動回路と、を備え、
前記発光素子アレイは、
前記被駆動素子である発光素子が複数配列され、前記駆動電流により発光するものであることを特徴とするプリントヘッド。
【請求項８】
プリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成する画像形成装置であって、
前記プリントヘッドは、駆動装置と、発光素子アレイと、を備え、
前記駆動装置は、
電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路であって、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、を有する前記基準電圧発生回路と、
前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、
前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータ信号を入力し、前記ストローブ信号により前記データ信号の出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する論理回路と、
前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する駆動回路と、を備え、
前記発光素子アレイは、
前記被駆動素子である発光素子が複数配列され、前記駆動電流により発光するものであることを特徴とする画像形成装置。
【請求項１】
電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路において、
バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、
バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、
前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、
を備えたことを特徴とする基準電圧発生回路。
【請求項２】
請求項１記載の基準電流発生回路は、更に、
前記第１電流回路の出力側及び前記第２電流回路の出力側と前記電流減算回路の入力側との間に接続され、前記電源電圧のレベルを遷移するレベルシフト回路を備えたことを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記出力端子は、
第１抵抗を介して、前記第１電源とは異なるレベルの第２電源に接続され、
前記第１電流回路は、
第１電源及び第１ノード間に接続された第１導電形の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第２ノード間に接続された前記第１導電形の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び前記出力端子間に接続された前記第１導電形の第３ＭＯＳトランジスタと、により構成された前記第１カレントミラー回路と、
前記第１ノード及び前記第２電源間に接続された第２抵抗と、
前記第２ノードに接続されたコレクタ及びベースと、前記第２電源に接続されたエミッタとを有する第１バイポーラトランジスタと、を有し、
前記第２電流回路は、
前記第１電源及び第３ノード間に接続された前記第１導電形の第４ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第４ノード間に接続された前記第１導電形の第５ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第５ノード間に接続された前記第１導電形の第５ＭＯＳトランジスタと、により構成された前記第２カレントミラー回路と、
順方向の第２バイポーラトランジスタを有し、前記第２バイポーラトランジスタが前記第３ノード及び前記第２電源間に直列に接続された第１直列回路と、
第３抵抗及び順方向の第３バイポーラトランジスタを有し、前記第３抵抗及び前記第３バイポーラトランジスタが前記第４ノード及び前記第２電源間に直列に接続され、前記第３バイポーラトランジスタのベースが前記第４ノードに接続され、前記第３バイポーラトランジスタのコレクタが前記第２バイポーラトランジスタのベースに接続された第２直列回路と、を有し、
前記減算回路は、
前記第５ノード及び前記第２電源間に接続された第２導電形の第７ＭＯＳトランジスタと、前記第７ＭＯＳトランジスタに対してゲートが共通に接続され、前記出力端子及び前記第２電源間に接続された前記第２導電形の第８ＭＯＳトランジスタと、を有することを特徴とする請求項１記載の基準電圧発生回路。
【請求項４】
前記出力端子は、
第１抵抗を介して、前記第１電源とは異なるレベルの第２電源に接続され、
前記第１電流回路は、
第１電源及び第１ノード間に接続された第１導電形の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第２ノード間に接続された前記第１導電形の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び前記出力端子間に接続された前記第１導電形の第３ＭＯＳトランジスタと、により構成された前記第１カレントミラー回路と、
前記第１ノード及び前記第２電源間に接続された第２抵抗と、
前記第２ノードに接続されたコレクタ及びベースと、前記第２電源に接続されたエミッタとを有する第１バイポーラトランジスタと、を有し、
前記第２電流回路は、
前記第１電源及び第３ノード間に接続された前記第１導電形の第４ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第４ノード間に接続された前記第１導電形の第５ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタに対してゲートが共通に接続され、前記第１電源及び第５ノード間に接続された前記第１導電形の第５ＭＯＳトランジスタと、により構成された前記第２カレントミラー回路と、
第３抵抗及び順方向の第２バイポーラトランジスタを有し、前記第３抵抗及び前記第２バイポーラトランジスタが前記第３ノード及び前記第２電源間に直列に接続された第１直列回路と、
第４抵抗及び順方向の第３バイポーラトランジスタを有し、前記第４抵抗及び前記第３バイポーラトランジスタが前記第４ノード及び前記第２電源間に直列に接続され、前記第３バイポーラトランジスタのベースが前記第４ノードに接続され、前記第３バイポーラトランジスタのコレクタが前記第２バイポーラトランジスタのベースに接続された第２直列回路と、を有し、
前記減算回路は、
前記第５ノード及び前記第２電源間に接続された第２導電形の第７ＭＯＳトランジスタと、前記第７ＭＯＳトランジスタに対してゲートが共通に接続され、前記出力端子及び前記第２電源間に接続された前記第２導電形の第８ＭＯＳトランジスタと、を有することを特徴とする請求項１記載の基準電圧発生回路。
【請求項５】
前記レベルシフト回路は、
前記第５ノード及び前記第７バイポーラトランジスタ間に順方向にダイオード接続された前記第２導電形の第９ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタ及び前記出力端子間に順方向にダイオード接続された前記第２導電形の第１０ＭＯＳトランジスタと、を有することを特徴とする請求項２記載の基準電圧発生回路。
【請求項６】
電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路であって、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、を有する前記基準電圧発生回路と、
前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、
前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータ信号を入力し、前記ストローブ信号により前記データ信号の出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する論理回路と、
前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する駆動回路と、
を備えたことを特徴とする駆動装置。
【請求項７】
駆動装置と、発光素子アレイと、を備えたプリントヘッドであって、
前記駆動装置は、
電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路であって、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、を有する前記基準電圧発生回路と、
前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、
前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータ信号を入力し、前記ストローブ信号により前記データ信号の出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する論理回路と、
前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する駆動回路と、を備え、
前記発光素子アレイは、
前記被駆動素子である発光素子が複数配列され、前記駆動電流により発光するものであることを特徴とするプリントヘッド。
【請求項８】
プリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成する画像形成装置であって、
前記プリントヘッドは、駆動装置と、発光素子アレイと、を備え、
前記駆動装置は、
電源電圧により駆動されて一定の基準電圧を発生する基準電圧発生回路であって、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる負の温度係数を持った第１カレントミラー回路を有する第１電流回路と、バイポーラトランジスタのベース・エミッタ間電圧の負の温度係数に依存して生じる正の温度係数を持った第２カレントミラー回路を有する第２電流回路と、前記第１カレントミラー回路の出力電流から前記第２カレントミラー回路の出力電流を減算して減算電流を生成し、前記減算電流に比例した前記基準電圧を出力端子へ出力する電流減算回路と、を有する前記基準電圧発生回路と、
前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、
前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータ信号を入力し、前記ストローブ信号により前記データ信号の出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する論理回路と、
前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する駆動回路と、を備え、
前記発光素子アレイは、
前記被駆動素子である発光素子が複数配列され、前記駆動電流により発光するものであることを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２４３８８５（Ｐ２０１２−２４３８８５Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１０９８８（Ｐ２０１１−１１０９８８）
【出願日】平成２３年５月１８日（２０１１．５．１８）
【出願人】（５９１０４４１６４）株式会社沖データ (2,444)
【出願人】（５００００２５７１）株式会社沖デジタルイメージング (186)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月１８日（２０１１．５．１８）
【出願人】（５９１０４４１６４）株式会社沖データ (2,444)
【出願人】（５００００２５７１）株式会社沖デジタルイメージング (186)
【Ｆターム（参考）】
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