差動遅延回路及びＤＬＬ回路
【課題】電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力されるクロック波形に振幅減衰が生じることのない差動遅延回路及びＤＬＬ回路を提供すること。
【解決手段】 互いに逆相の差動のクロック信号が入力される一対の差動トランジスタＭＰ2，ＭＰ3と、前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、前記差動トランジスタに接続されて、制御電圧によって前記差動トランジスタに流れる電流の量を制御することによって、前記出力ラインに出力される差動のクロック信号の遅延量を制御することが可能な電流制御手段ＭＰ1，ＭＮ3〜ＭＮ5と、前記差動トランジスタに接続されて、前記差動トランジスタに流れる電流に所定の定電流を供給する電流供給手段ＭＰ4と、を具備したものである。
【解決手段】 互いに逆相の差動のクロック信号が入力される一対の差動トランジスタＭＰ2，ＭＰ3と、前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、前記差動トランジスタに接続されて、制御電圧によって前記差動トランジスタに流れる電流の量を制御することによって、前記出力ラインに出力される差動のクロック信号の遅延量を制御することが可能な電流制御手段ＭＰ1，ＭＮ3〜ＭＮ5と、前記差動トランジスタに接続されて、前記差動トランジスタに流れる電流に所定の定電流を供給する電流供給手段ＭＰ4と、を具備したものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ回路の単位遅延回路として用いられる差動遅延回路において生ずるクロック信号の振幅減衰に対して対策を行った差動遅延回路及びＤＬＬ回路に関する。
【背景技術】
【０００２】
近年、高速データ伝送の要求を満たすため、ＬＶＤＳ回路と呼ばれる小振幅差動信号伝送が注目されている。
【０００３】
ＬＶＤＳは、例えば、パソコンのグラフィックスコントローラから液晶パネルの間を結ぶケーブルに関する規格である。小振幅で差動なので、ＥＭＩ（電磁気障害、ElectroMagnetic Interferenceの略）ノイズが出にくいとか、外来ノイズに強いという特徴がある。
【０００４】
ＬＶＤＳ回路は、パソコン本体側のドライバ（トランシーバとも言われる）と液晶パネル側のレシーバとの間に、例えば４チャンネル分のデータラインと、液晶パネルの１ドットクロック当たりの周期（１ドットクロックの周期は前記データラインを伝送されるデータビットの例えば７個分の時間即ち７周期分に相当する）を有するクロックＣＫを伝送するクロックラインとが、並行して設けられている。１チャンネル分のデータラインは、互いに逆位相のデータ信号をそれぞれ伝送する２本のラインを１対（ペア）として構成されている。この互いに逆相のデータを伝送する１対の伝送ラインは平衡伝送路と呼ばれる。つまり、ＬＶＤＳ回路では２本の伝送ラインにより１つの信号の伝送を行うようになっている。
【０００５】
ＬＶＤＳ回路の受信側であるレシーバには、上記の４チャンネル分のデータラインを通して伝送されてくる４チャンネル分のシリアルデータをそれぞれ受信し、各シリアルデータをパラレルデータに変換する４つのサンプリング回路と、１チャンネル分のクロックラインを通して伝送されてくるクロックＣＫを入力し、このクロックＣＫに基づいて前記の４つのサンプリング回路それぞれに入力する各シリアルデータを１クロック（ＣＫ）単位（＝７データクロック）でパラレルデータに変換するためのデータサンプリング用のサンプリングパルスＳＰ1〜ＳＰ7を生成するためのデータクロック生成回路とが設けられている。
【０００６】
データクロック生成回路としては、ＤＬＬ（遅延位相同期ループ、Delay Locked Loop の略）回路が用いられている。サンプリング回路としては、シリアルな入力データを構成する１クロック単位内に有る７つの単位データをサンプリングしてパラレルに取り出すことが可能なシリアル・パラレル変換回路が用いられる。
【０００７】
ＤＬＬ回路は、位相比較回路と、チャージポンプ回路と、ローパスフィルタ（以下、ＬＰＦ）と、バイアス発生回路と、複数の単位遅延回路からなる遅延回路と、サンプリングパルス生成回路と、を有して構成されている。ここで、複数の単位遅延回路は直列に接続され、前段の少なくとも１つの単位遅延回路は例えばダミーとされ、前段のダミーの少なくとも１つの単位遅延回路にはクロックＣＫが入力され、ダミーを除く初段の単位遅延回路の入力信号は位相比較回路の一方の入力端に入力し、最終段の単位遅延回路の出力信号は位相比較回路のもう一方の入力端にフィードバックされ、ダミーを除く前記初段から最終段までの複数の単位遅延回路からは多相のクロックが出力される。
【０００８】
各単位遅延回路は、制御電圧によって遅延量が変化し、各単位遅延回路から出力される多相クロックＣＫは、最終段の単位遅延回路の出力信号と初段の単位遅延回路の出力信号との位相が一致するように遅延量が制御される。この結果、位相が１／７周期ずつずれた７相分の多相クロックを生成することができる。そして、サンプリングパルス生成回路によって、この７相分の多相クロックに基づいてノンオーバーラップ（互いに時間的にオーバーラップしない）のサンプリングパルスを生成し、これをデータサンプリング用としてシリアル・パラレル変換回路に供給する。
【０００９】
各単位遅延回路は、互いに逆相の差動のクロック信号が入力される一対の差動トランジスタと、前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、前記差動トランジスタに接続されて、制御電圧としてのバイアス電圧（ゲート電圧）によって前記差動トランジスタに流れる電流の量を制御することが可能な電流制御用トランジスタによって構成され、前記出力ラインに出力される差動のクロック信号の遅延量を制御する電流制御手段と、を備えて構成されている（例えば、特許文献１参照）。
【００１０】
従って、単位遅延回路では、入力ラインからクロック波形を入力したとき、電流制御用トランジスタのゲート電圧を変えることで、任意の遅延量を持ったクロック出力波形を出力ラインから取り出すことができる。
【特許文献１】特開２００１−２０９９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、従来の遅延回路を構成する単位遅延回路では、電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖth（＝導通開始電圧）に近づくと、差動トランジスタに流れる電流が減少していくので、出力ラインから出力されるクロック波形に振幅減衰が生じるという問題がある。その結果、複数段の単位遅延回路を縦続接続して構成されるＤＬＬ回路では、後段の単位遅延回路にいくほどクロック出力波形の振幅レベルが小さくなりその結果最終段の単位遅延回路から出力が得られなくなる。
【００１２】
そこで、本発明は、上記の問題に鑑みてなされたもので、電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力されるクロック波形に振幅減衰が生じることのない差動遅延回路及びこれを用いて構成されるＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明による差動遅延回路は、互いに逆相の差動のクロック信号が入力される一対の差動トランジスタと、前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、前記差動トランジスタに接続されて、制御電圧によって前記差動トランジスタに流れる電流の量を制御することによって、前記出力ラインに出力される差動のクロック信号の遅延量を制御することが可能な電流制御手段と、前記差動トランジスタに接続されて、前記差動トランジスタに流れる電流に所定の定電流を供給する電流供給手段と、を具備したものである。
【００１４】
このような構成によれば、電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、差動トランジスタに流れる電流の量を該トランジスタをオン状態に維持するだけの量に保つことができ、出力されるクロック波形に振幅減衰が生じるのを防ぐことが可能となる。
【００１５】
本発明の上記差動遅延回路において、前記電流制御手段は、前記差動トランジスタを構成する一対のトランジスタの共通接続点と直流電圧源との間にドレイン，ソースが接続され、ゲートに負の制御電圧が供給される遅延量制御用の第１のＰチャネルトランジスタと、前記差動トランジスタの一方のトランジスタの出力端と基準電位点との間、前記差動トランジスタのもう一方のトランジスタの出力端と前記基準電位点との間にそれぞれ、ドレイン，ソースが接続され、共通ゲートに正の制御電圧が供給される遅延量制御用の第１，第２のＮチャネルトランジスタと、を備えたことを特徴とする。
【００１６】
このような構成によれば、遅延量制御用の第１のＰチャネルトランジスタと、遅延量制御用の第１，第２のＮチャネルトランジスタとを備えたことで、制御電圧の変化に対する出力Ｎout，Ｐoutの立上り，立下りの傾きの変化幅、即ち遅延量の変化幅を大きく取ることができ、単位遅延回路の接続段数が減ったとしても、各単位遅延回路で必要な遅延量を確保することが可能である。
【００１７】
本発明の上記差動遅延回路において、前記電流供給手段は、前記差動トランジスタの共通接続点と直流電圧源との間に、前記第１のＰチャネルトランジスタと並列に接続された電流源で構成されることを特徴とする。
【００１８】
このような構成によれば、前記遅延量制御用の第１のＰチャネルトランジスタと並列に電流源が接続されているので、該第１のＰチャネルトランジスタのゲート電圧が閾値Ｖthに近づいた場合でも、差動トランジスタに流れる電流が前記電流源によって該差動トランジスタをオン状態に維持する量に保たれ、出力クロック波形に振幅減衰が生じるのを防止することができる。
【００１９】
本発明によるＤＬＬ回路は、上記差動遅延回路を単位遅延回路として多数段縦続接続して用いられ、入力されたクロックを多数段の単位遅延回路にて順次遅延させることによって、該遅延出力に基づいてロック制御用パルス及び遅延クロックを出力する遅延回路と、前記遅延回路からのロック制御用パルスに基づいて前記制御電圧を生成し、前記遅延回路にフィードバックして前記単位遅延回路の遅延量をフィードバック制御する位相同期手段と、前記多数段の単位遅延回路の初段の入出力クロック及び各段の出力クロックを用いて、サンプリングパルスを生成するサンプリングパルス生成手段と、を備えたことを特徴とする。
【００２０】
このような構成のＤＬＬ回路によれば、電流制御手段の電流制御用トランジスタに掛かるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力クロック波形に振幅減衰が生じない差動遅延回路を用いているので、常に正常な振幅の遅延クロックに基づいたサンプリングパルスを生成可能なＤＬＬ回路を実現することが可能となる。
【発明の効果】
【００２１】
本発明によれば、電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力されるクロック波形に振幅減衰が生じることのない差動遅延回路及びそれを用いたＤＬＬ回路を実現することができる。
【発明を実施するための最良の形態】
【００２２】
発明の実施の形態について図面を参照して説明する。
【実施例１】
【００２３】
図１及び図２で本発明の実施例１の差動遅延回路を説明する前に、図３にて図１の差動遅延回路が用いられるＤＬＬ回路及びその出力が供給されるサンプリング回路の構成について説明する。
【００２４】
図３は本発明に係るＤＬＬ回路及びそれに接続するサンプリング回路の回路図を示している。
【００２５】
図３に示す回路は、クロックラインを通して伝送されてくるクロックＣＫ（＝７データクロック）を入力し、このクロックＣＫに基づいて７データクロック（＝７サンプリングパルス）を生成するためのデータクロック生成回路として用いられるＤＬＬ回路１０と、データラインを通して伝送されてくるデータから前記サンプリングパルスを用いて７個のデータを取り出すためのサンプリング回路２０と、を備えている。
【００２６】
ＤＬＬ回路１０は、具体的には、位相比較回路100と、チャージポンプ回路200と、ＬＰＦ300と、バイアス発生回路400と、複数の単位遅延回路501〜516からなる遅延回路500と、サンプリングパルス生成回路600と、を備えている。
【００２７】
遅延回路500は、制御電圧に基づいて各々の遅延量を制御する遅延量の制御手段をそれぞれ有する、ｎ（ｎは２以上の整数）個の単位遅延回路501〜516から構成され、入力されるクロック信号（周期Ｔ：データクロック７周期分に相当する）を遅延し、ｎ相分の多相クロックを生成する。
【００２８】
ＬＶＤＳ回路のドライバ（図示せず）から差動伝送されてくる互いに逆位相（正，負一対）の差動信号は、ＬＶＤＳ回路のレシーバ内の差動回路（図示せず）で差信号として検出され（すなわち、逆位相にした信号の片方を反転し、２つの信号を加算して取り出され）、シングルエンドのフルスイング信号（フルスイング信号とは、ハイレベルＨ，ローレベルＬがそれぞれ２．７Ｖ，０Ｖのように、Ｈ，Ｌレベルが取ることができる最大振幅の信号のことである）となり、ＤＬＬ回路１０へ入力クロック信号ＣＫとして供給される。
【００２９】
この入力クロック信号ＣＫが２つのインバータを通して波形整形されて、差動信号のうちの正のクロック信号ＣＫ0として単位遅延回路501の一方の入力端に入力し、前記正のクロック信号ＣＫ0をインバータ520で反転した負のクロック信号が差動信号のもう一方の信号として単位遅延回路501の他方の入力端に入力する。遅延回路500は、複数の単位遅延回路501〜516が縦続接続された構成となっている。
【００３０】
位相比較回路100と、チャージポンプ回路200と、ＬＰＦ300と、バイアス発生回路400とは、遅延回路500における先頭２段のダミーの単位遅延回路501，502を除いた初段の単位遅延回路503から最終段の単位遅延回路516までの各段の単位遅延回路の出力クロックの位相がＴ／ｎ周期ずつ遅延し、かつ初段の単位遅延回路の入力クロックと最終段の単位遅延回路の出力クロックの位相が一致するように両者の位相をロックさせる位相同期回路350を構成している。なお、先頭２段のダミー501，502は、上述したフルスイングの信号DL0を平均的なDLL単位遅延回路の振幅へ段階的に移行させるために挿入される回路である。このダミーの段数は１段以上あればよい。
【００３１】
位相比較回路100は、図４に示すように、クロック信号ＤＬ4をＣＫ端子に入力し、“Ｌ”レベルに相当す基準電位点GNDの電位をＤ端子に入力し、Ｑ端子にアップ信号（以下、ＵＰ信号）を出力するＤフリップフロップDFF1と、クロック信号ＤＬ32をＣＫ端子に入力し、“Ｈ”レベルに相当する直流の電源電圧ＶDDをＤ端子に入力し、Ｑ端子にダウン信号（以下、ＤＷＯＮ信号）を出力するＤフリップフロップDFF2と、ＵＰ信号とＤＷＯＮ信号との論理積をとり、ＤフリップフロップDFF1，DFF2のリセット信号（以下、ＲＥＳＥＴ信号）として出力するアンド回路AND1と、を有して構成されている。
【００３２】
クロック信号ＤＬ4及びクロック信号ＤＬ32は、ロック制御用パルスとして用いられる。クロック信号ＤＬ4はメイン遅延回路580の初段の単位遅延回路503の入力クロックであり、クロック信号ＤＬ32は最終段の単位遅延回路516の出力クロックである。
【００３３】
チャージポンプ回路200とＬＰＦ300とバイアス発生回路400とは、図５に示すように構成されている。
【００３４】
チャージポンプ回路200は、直流の電源電圧ＶDDと基準電位点GND（電位ＶSS）間に、ＰチャネルトランジスタＱ11，Ｑ12、ＮチャネルトランジスタＱ13，Ｑ14が直列に接続された構成となっており、ＰチャネルトランジスタＱ11のソースには電源電圧ＶDDが供給され、そのゲートには前記位相比較回路100から出力されたＵＰ信号をインバータＩＮＶ11にて反転した信号が供給され、ＮチャネルトランジスタＱ13のゲートには前記位相比較回路100から出力されたＤＷＯＮ信号が供給され，ＮチャネルトランジスタＱ14のソースは基準電位点GNDに接続し、ＰチャネルトランジスタＱ12とＮチャネルトランジスタＱ13の共通接続点と基準電位点GNDとの間には、ＬＰＦを構成するコンデンサＣ1が接続されている。
【００３５】
位相比較回路100からＵＰ信号が出力されている時には、ＰチャネルトランジスタＱ11，Ｑ12が共にオンするので、電源電圧ＶDDに基づいて充電電流ＩupがコンデンサＣ1に流入することによって電荷をチャージする。また、位相比較回路100からＤＷＯＮ信号が出力されている時には、ＮチャネルトランジスタＱ13，Ｑ14が共にオンするので、コンデンサＣ1から放電電流Ｉdn基準電位点GNDに流入することによって電荷をデスチャージする。
【００３６】
位相比較回路100に入力するクロック信号DL4，DL32の位相が一致している場合は、ＤフリップフロップDFF1，DFF2がリセットされるので、コンデンサＣ1への充放電は行われず、コンデンサ電圧ＮＢは一定の電圧に保たれる。
【００３７】
バイアス発生回路400は、ＬＰＦを構成するコンデンサＣ1の電圧ＮＢに基づいて、前記単位遅延回路（図１参照）の遅延量制御用トランジスタＱ1，Ｑ2及びＱ3，Ｑ4のゲートに供給する２種類のバイアス電圧ＰＢ及びＮＢを生成するものであり、直流の電源電圧ＶDDと基準電位点GNDとの間に、ＰチャネルトランジスタＱ21とＮチャネルトランジスタＱ22を直列に接続し、ＰチャネルトランジスタＱ21のゲートとドレインを共通接続し、Ｑ21のソースを電源電圧ＶDDに接続し、ＮチャネルトランジスタＱ22のソースを基準電位点GNDに接続し、Ｑ21とＱ22のドレインを共通接続し、Ｑ22のゲートにコンデンサＣ1の電圧を供給する直列回路構成と、直流の電源電圧ＶDDと基準電位点GNDとの間に、ＰチャネルトランジスタＱ23とＮチャネルトランジスタＱ24を直列に接続し、ＰチャネルトランジスタＱ23のゲートとＱ21のドレインを共通接続し、Ｑ23のソースを電源電圧ＶDDに接続し、ＮチャネルトランジスタＱ24のゲートとドレインを共通接続し、Ｑ24のソースを基準電位点GNDに接続し、Ｑ21のドレインとＱ23のゲートとの共通接続点から遅延量制御用のバイアス電圧ＰＢを出力し、Ｑ24，Ｑ23の共通ドレインから遅延量制御用のバイアス電圧ＮＢを出力する直列回路構成と、を有して構成されている。
【００３８】
以上述べた位相比較回路100からチャージポンプ回路200及びＬＰＦ300の動作は一般的なＰＬＬ（位相同期ループ、Phase Locked Loopの略）もしくはＤＬＬと同様である。クロック信号DL4の立ち上がりエッジが位相比較の基準となる。
【００３９】
クロック信号DL32立ち上がりエッジが、クロック信号DL4よりも時間的に早ければ、位相差に応じたDOWNパルスが出力される。DOWNパルスの幅がアクティブ期間、チャージポンプ回路200のＤＷＯＮ電流（Ｉdn）が流れ、ＬＰＦ300の容量C１を放電する。すると、バイアス電圧ＮＢが下降して、単位遅延回路の遅延量が増加して、クロック信号DL32のエッジが遅れる。
【００４０】
一方、クロック信号DL32の立ち上がりエッジが、クロック信号DL4よりも時間的に遅ければ、位相差に応じたＵＰパルスが出力される。ＵＰパルスの幅がアクティブ期間、チャージポンプ回路200のＵＰ電流（Ｉup）が流れ、ＬＰＦ300の容量C１を充電する。すると、バイアス電圧ＮＢが上昇して、単位遅延回路の遅延量が減少して、クロック信号DL32のエッジが進む。
【００４１】
クロック信号DL32のエッジは進み，遅れを繰り返し、漸近的にロック状態へ推移する。
【００４２】
次に、図１及び図２を参照して、本発明の実施例１の差動遅延回路を説明する。
【００４３】
図１は本発明の実施例１の差動遅延回路を示す回路図であり、図２は図１の回路動作を説明する波形図である。ここでは、複数の単位遅延回路501〜516における各単位遅延回路（例えば、単位遅延回路503）について説明する。
【００４４】
単位遅延回路503は、ＰチャネルトランジスタＭＰ1〜ＭＰ6とＮチャネルトランジスタＭＮ1〜ＭＮ5とインバータＩＮＶ1を備えた単位遅延素子が２つ縦続接続して構成されている。縦続接続された２つの単位遅延素子を第１，第２の単位遅延素子とする。これは、単位遅延素子２つ分の遅延量ずつ遅延させて生成したクロック信号ＤＬ４〜３２をサンプリングパルスの生成に用いているためのものである。第１，第２の単位遅延素子とも同じ構成であるので、一方の単位遅延素子（例えば第１の単位遅延素子）の構成のみを説明する。
【００４５】
差動対をなすＰチャネルトランジスタＭＰ2，ＭＰ3のゲートにそれぞれ入力信号Ｐin1及びその反転信号Ｎin1が入力されるようになっている。つまり、互いに逆相の差動のクロック信号Ｐin1，Ｎin1が入力される。
【００４６】
ＰチャネルトランジスタＭＰ2，ＭＰ3のソースは共通接続されてＰチャネルトランジスタＭＰ1のドレインに接続され、トランジスタＭＰ1のソースには直流電源から電源電圧ＶDDが印加される。また、トランジスタＭＰ1のゲートにはバイアス電圧ＰＢが供給される。
【００４７】
トランジスタＭＰ2，ＭＰ3のドレインはそれぞれＮチャネルトランジスタＭＮ1，ＭＮ2のドレインに接続されると共に、トランジスタＭＮ2，ＭＮ1のゲートにも接続される。
【００４８】
トランジスタＭＮ1，ＭＮ2のソースは共通接続されて、ＮチャネルトランジスタＭＮ3のドレインに接続される。トランジスタＭＮ3のゲートにはバイアス電圧ＮＢが供給され、ランジスタＭＮ3のソースは基準電位点ＧＮＤに接続される。
【００４９】
さらに、ＰチャネルトランジスタＭＰ2，ＭＰ3のドレインはそれぞれＮチャネルトランジスタＭＮ4，ＭＮ5のドレインに接続され、トランジスタＭＮ4，ＭＮ5のゲートにはバイアス電圧ＮＢが供給され、トランジスタＭＮ4，ＭＮ5のソースは基準電位点ＧＮＤに接続される。
【００５０】
そして、以上の単位遅延回路の構成に追加して、ＰチャネルトランジスタＭＰ4，ＰチャネルトランジスタＭＰ5，ＭＰ6の直列回路，及びインバータＩＮＶ1で構成される図示点線枠Ｆで示される部分が設けられている。ＰチャネルトランジスタＭＰ4は差動トランジスタＭＰ2，ＭＰ3のいずれか一方（オンした方のトランジスタ）に流れる電流に所定の定電流を供給する電流源（電流供給手段）として機能し、ＰチャネルトランジスタＭＰ5，ＭＰ6の直列回路，及びインバータＩＮＶ1は前記ＰチャネルトランジスタＭＰ4による電流源をイネーブル信号ＥＮにて確実にオン又はオフする機能を有するものである。換言すれば、イネーブル信号ＥＮにて前記ＰチャネルトランジスタＭＰ4を直接オン，オフさせるように使用すると、トランジスタＭＰ4をオンしたつもりでも完全にはオンしていなかったり、またトランジスタＭＰ4をオフしたつもりでも完全にはオフせず微小電流が流れたりする不具合の発生を防ぐためのものである。
【００５１】
点線枠Ｆの部分については、電源電圧ＶDDのラインとＰチャネルトランジスタＭＰ1のドレインの間には、ＰチャネルトランジスタＭＰ4のソース・ドレインが接続され、さらにトランジスタＭＰ4のソース・ドレイン間に、ＮチャネルトランジスタＭＰ5，ＭＰ6の直列回路が接続されている。トランジスタＭＰ5のソースが電源電圧ＶDDラインに接続し、トランジスタＭＰ6のドレインがトランジスタＭＰ1のドレインと共通接続されている。トランジスタＭＰ5のゲートにはＨレベル又はＬレベルのイネーブル信号ＥＮが入力され、トランジスタＭＰ6のゲートには前記イネーブル信号ＥＮをインバータＩＮＶ1で反転したＬレベル又はＨレベルの信号が入力される。
【００５２】
点線枠Ｆの部分の動作を簡単に説明すると、イネーブル信号ＥＮがＨレベルのときは、トランジスタＭＰ5がオフ、ＭＰ6がオンし、その結果トランジスタＭＰ4がオンして電源電圧ＶDDの直流電源から一定の電流が流れる電流源としての動作を行い、差動トランジスタＭＰ2，ＭＰ3のいずれか一方のオンしている方のトランジスタに流れ込む。つまり、制御電圧であるバイアス電圧ＰＢに応じた電流量を流す電流制御用トランジスタＭＰ1の電流に対して、前記トランジスタＭＰ4を流れる定電流が付加（加算）された状態で差動トランジスタＭＰ2，ＭＰ3の一方のオンしている方のトランジスタに流れ込むことになる。
【００５３】
次に、図１の回路動作を詳しく説明する。
【００５４】
図１の回路で、ＰチャネルトランジスタＭＰ1及びＮチャネルトランジスタＭＮ3，ＭＮ4，ＭＮ5はいずれのトランジスタも、各トランジスタの導通開始電圧である閾値Ｖthと飽和領域との間で動作させる。換言すれば、各トランジスタが閾値Ｖthと飽和領域との間で動作（つまり可変抵抗として動作）するように、遅延量制御用のバイアス電圧ＰＢ，ＮＢを可変制御すれば、差動トランジスタＭＰ2又はＭＰ3を流れる電流の量をバイアス電圧ＰＢ，ＮＢに応じて変化させることができる。なお、バイアス電圧ＰＢとバイアス電圧ＮＢとは、互いに逆向きに変化するようになっていて、例えばバイアス電圧ＰＢが高くなればバイアス電圧ＮＢは低くなるように変化するようになっている。
【００５５】
これに対して、ＰチャネルトランジスタＭＰ2，ＭＰ3，ＭＰ4，ＭＰ5，ＭＰ6及びＮチャネルトランジスタＭＮ1，ＭＮ2は常時飽和領域で使用するように、これらのトランジスタのゲートには常にフルスイングのレベル又はそれに近いレベルの信号が入力されて、オン又はオフの動作が確実に行われることが必要となる。
【００５６】
前述したように、電流源用のＰチャネルトランジスタＭＰ4を含む点線枠Ｆにて示す部分に、Ｈレベルのイネーブル信号ＥＮを供給すると、ＰチャネルトランジスタＭＰ5はオフ、ＭＰ6はオンする結果、電流源用のＰチャネルトランジスタＭＰ4はオンして一定電流を供給する電流源として機能する一方、Ｌレベルのイネーブル信号ＥＮを供給すると、ＰチャネルトランジスタＭＰ5はオン、ＭＰ6はオフする結果、電流源用のＰチャネルトランジスタＭＰ4はオフして電流源としての機能を停止する。
【００５７】
先ず、図１の単位遅延素子が正常に動作している状態について説明する。
【００５８】
ここで、トランジスタＭＰ1のゲートには適正な遅延量制御用のバイアス電圧ＰＢが供給され、トランジスタＭＮ3，ＭＮ4，ＭＮ5のゲートには適正な遅延量制御用のバイアス電圧ＮＢが供給されているものとする。従って、トランジスタＭＰ1 ，トランジスタＭＮ3，ＭＮ4，ＭＮ5はバイアス電圧ＰＢ，ＮＢに応じた導通状態で導通しているものとする。このとき仮に、イネーブル信号ＥＮはＬレベルとしてトランジスタＭＰ4の電流源としての機能を停止しておくものとする。
【００５９】
直流電源電圧ＶDDを例えば２．７Ｖとし、入力信号Ｐin1として図２(a) に示すようなクロック信号を入力する。このとき、その反転信号である入力信号Ｎin1としては図示しないが図２(a) のクロック波形を反転した波形が入力される。
【００６０】
入力信号ＰinがＬレベル、従って入力信号ＮinがＨレベルにあるときは、ＰチャネルトランジスタＭＰ2はオン、ＭＰ3はオフする。トランジスタＭＰ2がオンすると、電源電圧ＶDDの直流電源からトランジスタＭＰ1とＭＰ2を通り、さらにトランジスタＭＮ4を通って基準電位点ＧＮＤへ電流が流れる。このとき、トランジスタＭＰ2のドレイン電圧は電源電圧２．７Ｖから０．１Ｖ降下した２．６Ｖの電圧となる。この状態は、電流制御用トランジスタＭＰ1が適正なバイアス電圧ＰＢにてバイアスされており、差動トランジスタＭＰ2のゲートにはフルスイング（Ｈレベルが２．７Ｖ、Ｌレベルが０Ｖ）のＨレベルが入力されている場合である。
【００６１】
この状態においては、図２(a)の入力信号Ｐinに対して、図２(b)又は(c)に示すように出力信号Ｐout1はＨレベルとなる一方、ＮチャネルトランジスタＭＮ2がオン（トランジスタＭＮ1はオフ）するので、トランジスタＭＮ2のドレイン電位に相当する出力信号Ｎout1はＬレベルとなる（トランジスタＭＮ3はバイアス電圧ＮＢに応じた導通状態であるので）。
【００６２】
また一方、入力信号ＰinがＨレベル、従って入力信号ＮinがＬレベルにあるときは、ＰチャネルトランジスタＭＰ2はオフ、ＭＰ3はオンする。トランジスタＭＰ3がオンすると、電源電圧ＶDDからトランジスタＭＰ1とＭＰ3を通り、さらにトランジスタＭＮ5を通って基準電位点ＧＮＤへ電流が流れる。このとき、トランジスタＭＰ3のドレイン電圧は電源電圧２．７Ｖから０．１Ｖ降下した２．６Ｖの電圧となる。この状態は、電流制御用トランジスタＭＰ1が適正なバイアス電圧ＰＢにてバイアスされており、差動トランジスタＭＰ3のゲートにはフルスイング（Ｈレベルが２．７Ｖ、Ｌレベルが０Ｖ）のＨレベルが入力されている場合である。
【００６３】
この状態においては、入力信号Ｎinに対して、出力信号Ｎout1はＨレベルとなる一方、ＮチャネルトランジスタＭＮ1がオン（ＭＮ2はオフ）するので、トランジスタＭＮ1のドレイン電位に相当する出力信号Ｐout1はＬレベルとなる。
【００６４】
ここで、バイアス電圧ＮＢを高く（即ち、バイアス電圧ＰＢを低く）すると、図２(b)に示すように差動トランジスタＭＰ2又はＭＰ3を通して流れる電流は増加する結果、出力クロック信号Ｐout1の立上り，立下りが急峻（即ち、立上り，立下りが速い傾き）となる。反対に、バイアス電圧ＮＢを低く（即ち、バイアス電圧ＰＢを高く）すると、図２(c)に示すように差動トランジスタＭＰ2又はＭＰ3を通して流れる電流は減少する結果、出力クロック信号Ｐout1の立上り，立下りがなだらか（即ち、立上り，立下りが遅い傾き）となる。
【００６５】
出力クロック信号Ｐout1は入力信号Ｐin2として次段の第２の単位遅延素子の一方の差動トランジスタＭＰ2のゲートに供給され、また出力クロック信号Ｎout1は入力信号Ｎin2として次段の第２の単位遅延素子の他方の差動トランジスタＭＰ3のゲートに供給されことになる。
【００６６】
従って、同じレベルに立ち上がる時間、即ち遅延量は、バイアス電圧ＮＢ（及びＰＢ）に応じて、図２(b)，(c)それぞれの符号Ａ，Ｂのように異なってくる結果、次段の第２の単位遅延素子における差動トランジスタＭＰ2又はＭＰ3でオンするタイミングがずれ、その結果として多段の単位遅延回路で構成されるメイン遅延回路580（図１参照）での初段の入力クロックＤＬ4と最終段の出力クロックＤＬ32間の遅延量を、バイアス電圧ＮＢ（及びＰＢ）の設定によって所望の遅延量に設定することができる。
【００６７】
尚、図１に示す単位遅延素子で、ＮチャネルトランジスタＭＮ4，ＭＮ5を削除しても動作可能である。しかしながら、図１に示すように、ＰチャネルトランジスタＭＰ2のドレインと基準電位点ＧＮＤ間にＮチャネルトランジスタＭＮ4を接続し、ＰチャネルトランジスタＭＰ3のドレインと基準電位点ＧＮＤ間にＮチャネルトランジスタＭＮ5を接続し、各トランジスタＭＮ4，ＭＮ5のゲートにバイアス電圧ＮＢを印加する構成とし、ＰチャネルトランジスタＭＰ2，ＭＰ3のゲートに入力信号としてフルスイング若しくはそれに近いクロック信号を入力することで、トランジスタＭＮ4又はＭＮ5に電流を流すと、出力クロック信号Ｐout，Ｎoutの立上り，立下りの傾きの変化幅を大きくできる利点がある。
【００６８】
次に、トランジスタＭＰ4の電流源としての機能について説明する。
【００６９】
点線枠Ｆにて示すＰチャネルトランジスタＭＰ4の電流源としての機能を停止した状態で、ＰチャネルトランジスタＭＰ1及びＮチャネルトランジスタＭＮ3〜ＭＮ5にかけるゲート電圧ＰＢ，ＮＢが何らかの理由で閾値Ｖthに近づくと、可変抵抗として働いている各トランジスタＭＰ1、ＭＮ3〜ＭＮ5の導通抵抗が高くなり、差動トランジスタＭＰ2，ＭＰ3のうちのオンしているトランジスタに流れる電流が減少していき、出力クロック信号Ｐout1，Ｎout1の波形に振幅減衰が生じてしまう。即ち、出力信号Ｐout1，Ｎout1の最大電圧が２．６Ｖよりかなり低い電圧に下がってしまう。（なお、２．６Ｖは差動トランジスタＭＰ2，ＭＰ3をオンさせるのに十分高い電圧である。）例えば２．０Ｖに下がると、差動トランジスタＭＰ2，ＭＰ3のオンしている方のトランジスタは正確には最早オン状態ではなくそのゲート電圧が閾値Ｖthに近い電圧となっている。その結果、次段の入力信号Ｐin2，Ｎin2（＝Ｐout1，Ｎout1）は最早フルスイング信号ではないので、次段の第２の単位遅延素子のＰチャネルトランジスタＭＰ2，ＭＰ3を完全にオン，オフさせることができず、第２の単位遅延素子の出力信号Ｐout2，Ｎout2は最大値が２．０Ｖよりさらに下がることになる。
【００７０】
このような振幅減衰は、メイン遅延回路580（図１参照）が多段に縦続接続されているので、多段接続された単位遅延素子の後段にいくほど振幅レベルが小さくなり、差動トランジスタをオンするに至らなくなって、動作が停止する。
【００７１】
そこで、本発明の実施例では、各単位遅延素子において、イネーブル信号ＥＮをＨレベルとすることによって、点線枠Ｆにて示すＰチャネルトランジスタＭＰ4をオンして電流源として動作させると、ＭＰ1→ＭＰ2→ＭＮ4と流れる電流に対して、或いは、ＭＰ1→ＭＰ3→ＭＮ5と流れる電流に対して、ＰチャネルトランジスタＭＰ4のソース・ドレイン路を通して流れる一定の定電流を付加してやる。これにより、仮に電流制御用のＰチャネルトランジスタＭＰ1及びＮチャネルトランジスタＭＮ3〜ＭＮ5に掛かるゲート電圧が閾値Ｖthに近づきトランジスタＭＰ2又はＭＰ3に流れ込む電流の量が減少したとしても、直流電源電圧ＶDDからトランジスタＭＰ4を通してトランジスタＭＰ2又はＭＰ3に流れ込む電流の量を常に一定以上に保つことが可能となる。その結果、出力信号Ｐout1，Ｎout1（＝Ｐin2，Ｎin2）を常に最大２．６Ｖに保って出力することが可能となり、次段の差動トランジスタの一方を完全にオンさせることができる。このように、出力クロック信号Ｐout，Ｎoutの振幅レベルを常に常に一定以上（例えば２．６Ｖ）に保つことが可能となる結果、多段接続された単位遅延素子の後段にいくほど振幅レベルが減少することが無くなり、どの単位遅延素子の出力信号Ｐout，Ｎoutであっても常に振幅レベルを２．６Ｖとして次段の単位遅延素子の差動トランジスタの一方を完全にオンさせ、遅延クロックを生成するメイン遅延回路580を精度良く動作させることができる。
【産業上の利用可能性】
【００７２】
本発明の差動遅延回路及びそれを用いたＤＬＬ回路は、小振幅で伝送されてくるクロックから必要な多相クロックを生成するのに有用であり、液晶表示装置やプリンタ装置などのほか、小型で携帯性のある電子機器に用いて有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１の差動遅延回路を示す回路図。
【図２】図１の回路動作を説明する波形図。
【図３】図３は本発明に係るＤＬＬ回路及びそれに接続するサンプリング回路を示す回路図。
【図４】位相比較回路の構成例を示す回路図。
【図５】チャージポンプ回路とＬＰＦとバイアス発生回路の構成例を示す回路図。
【符号の説明】
【００７４】
ＭＰ1，ＭＮ3〜ＭＮ5…電流制御手段、ＭＰ2，ＭＰ3…差動トランジスタ、ＭＰ4…電流供給手段。
【技術分野】
【０００１】
本発明は、ＤＬＬ回路の単位遅延回路として用いられる差動遅延回路において生ずるクロック信号の振幅減衰に対して対策を行った差動遅延回路及びＤＬＬ回路に関する。
【背景技術】
【０００２】
近年、高速データ伝送の要求を満たすため、ＬＶＤＳ回路と呼ばれる小振幅差動信号伝送が注目されている。
【０００３】
ＬＶＤＳは、例えば、パソコンのグラフィックスコントローラから液晶パネルの間を結ぶケーブルに関する規格である。小振幅で差動なので、ＥＭＩ（電磁気障害、ElectroMagnetic Interferenceの略）ノイズが出にくいとか、外来ノイズに強いという特徴がある。
【０００４】
ＬＶＤＳ回路は、パソコン本体側のドライバ（トランシーバとも言われる）と液晶パネル側のレシーバとの間に、例えば４チャンネル分のデータラインと、液晶パネルの１ドットクロック当たりの周期（１ドットクロックの周期は前記データラインを伝送されるデータビットの例えば７個分の時間即ち７周期分に相当する）を有するクロックＣＫを伝送するクロックラインとが、並行して設けられている。１チャンネル分のデータラインは、互いに逆位相のデータ信号をそれぞれ伝送する２本のラインを１対（ペア）として構成されている。この互いに逆相のデータを伝送する１対の伝送ラインは平衡伝送路と呼ばれる。つまり、ＬＶＤＳ回路では２本の伝送ラインにより１つの信号の伝送を行うようになっている。
【０００５】
ＬＶＤＳ回路の受信側であるレシーバには、上記の４チャンネル分のデータラインを通して伝送されてくる４チャンネル分のシリアルデータをそれぞれ受信し、各シリアルデータをパラレルデータに変換する４つのサンプリング回路と、１チャンネル分のクロックラインを通して伝送されてくるクロックＣＫを入力し、このクロックＣＫに基づいて前記の４つのサンプリング回路それぞれに入力する各シリアルデータを１クロック（ＣＫ）単位（＝７データクロック）でパラレルデータに変換するためのデータサンプリング用のサンプリングパルスＳＰ1〜ＳＰ7を生成するためのデータクロック生成回路とが設けられている。
【０００６】
データクロック生成回路としては、ＤＬＬ（遅延位相同期ループ、Delay Locked Loop の略）回路が用いられている。サンプリング回路としては、シリアルな入力データを構成する１クロック単位内に有る７つの単位データをサンプリングしてパラレルに取り出すことが可能なシリアル・パラレル変換回路が用いられる。
【０００７】
ＤＬＬ回路は、位相比較回路と、チャージポンプ回路と、ローパスフィルタ（以下、ＬＰＦ）と、バイアス発生回路と、複数の単位遅延回路からなる遅延回路と、サンプリングパルス生成回路と、を有して構成されている。ここで、複数の単位遅延回路は直列に接続され、前段の少なくとも１つの単位遅延回路は例えばダミーとされ、前段のダミーの少なくとも１つの単位遅延回路にはクロックＣＫが入力され、ダミーを除く初段の単位遅延回路の入力信号は位相比較回路の一方の入力端に入力し、最終段の単位遅延回路の出力信号は位相比較回路のもう一方の入力端にフィードバックされ、ダミーを除く前記初段から最終段までの複数の単位遅延回路からは多相のクロックが出力される。
【０００８】
各単位遅延回路は、制御電圧によって遅延量が変化し、各単位遅延回路から出力される多相クロックＣＫは、最終段の単位遅延回路の出力信号と初段の単位遅延回路の出力信号との位相が一致するように遅延量が制御される。この結果、位相が１／７周期ずつずれた７相分の多相クロックを生成することができる。そして、サンプリングパルス生成回路によって、この７相分の多相クロックに基づいてノンオーバーラップ（互いに時間的にオーバーラップしない）のサンプリングパルスを生成し、これをデータサンプリング用としてシリアル・パラレル変換回路に供給する。
【０００９】
各単位遅延回路は、互いに逆相の差動のクロック信号が入力される一対の差動トランジスタと、前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、前記差動トランジスタに接続されて、制御電圧としてのバイアス電圧（ゲート電圧）によって前記差動トランジスタに流れる電流の量を制御することが可能な電流制御用トランジスタによって構成され、前記出力ラインに出力される差動のクロック信号の遅延量を制御する電流制御手段と、を備えて構成されている（例えば、特許文献１参照）。
【００１０】
従って、単位遅延回路では、入力ラインからクロック波形を入力したとき、電流制御用トランジスタのゲート電圧を変えることで、任意の遅延量を持ったクロック出力波形を出力ラインから取り出すことができる。
【特許文献１】特開２００１−２０９９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、従来の遅延回路を構成する単位遅延回路では、電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖth（＝導通開始電圧）に近づくと、差動トランジスタに流れる電流が減少していくので、出力ラインから出力されるクロック波形に振幅減衰が生じるという問題がある。その結果、複数段の単位遅延回路を縦続接続して構成されるＤＬＬ回路では、後段の単位遅延回路にいくほどクロック出力波形の振幅レベルが小さくなりその結果最終段の単位遅延回路から出力が得られなくなる。
【００１２】
そこで、本発明は、上記の問題に鑑みてなされたもので、電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力されるクロック波形に振幅減衰が生じることのない差動遅延回路及びこれを用いて構成されるＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明による差動遅延回路は、互いに逆相の差動のクロック信号が入力される一対の差動トランジスタと、前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、前記差動トランジスタに接続されて、制御電圧によって前記差動トランジスタに流れる電流の量を制御することによって、前記出力ラインに出力される差動のクロック信号の遅延量を制御することが可能な電流制御手段と、前記差動トランジスタに接続されて、前記差動トランジスタに流れる電流に所定の定電流を供給する電流供給手段と、を具備したものである。
【００１４】
このような構成によれば、電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、差動トランジスタに流れる電流の量を該トランジスタをオン状態に維持するだけの量に保つことができ、出力されるクロック波形に振幅減衰が生じるのを防ぐことが可能となる。
【００１５】
本発明の上記差動遅延回路において、前記電流制御手段は、前記差動トランジスタを構成する一対のトランジスタの共通接続点と直流電圧源との間にドレイン，ソースが接続され、ゲートに負の制御電圧が供給される遅延量制御用の第１のＰチャネルトランジスタと、前記差動トランジスタの一方のトランジスタの出力端と基準電位点との間、前記差動トランジスタのもう一方のトランジスタの出力端と前記基準電位点との間にそれぞれ、ドレイン，ソースが接続され、共通ゲートに正の制御電圧が供給される遅延量制御用の第１，第２のＮチャネルトランジスタと、を備えたことを特徴とする。
【００１６】
このような構成によれば、遅延量制御用の第１のＰチャネルトランジスタと、遅延量制御用の第１，第２のＮチャネルトランジスタとを備えたことで、制御電圧の変化に対する出力Ｎout，Ｐoutの立上り，立下りの傾きの変化幅、即ち遅延量の変化幅を大きく取ることができ、単位遅延回路の接続段数が減ったとしても、各単位遅延回路で必要な遅延量を確保することが可能である。
【００１７】
本発明の上記差動遅延回路において、前記電流供給手段は、前記差動トランジスタの共通接続点と直流電圧源との間に、前記第１のＰチャネルトランジスタと並列に接続された電流源で構成されることを特徴とする。
【００１８】
このような構成によれば、前記遅延量制御用の第１のＰチャネルトランジスタと並列に電流源が接続されているので、該第１のＰチャネルトランジスタのゲート電圧が閾値Ｖthに近づいた場合でも、差動トランジスタに流れる電流が前記電流源によって該差動トランジスタをオン状態に維持する量に保たれ、出力クロック波形に振幅減衰が生じるのを防止することができる。
【００１９】
本発明によるＤＬＬ回路は、上記差動遅延回路を単位遅延回路として多数段縦続接続して用いられ、入力されたクロックを多数段の単位遅延回路にて順次遅延させることによって、該遅延出力に基づいてロック制御用パルス及び遅延クロックを出力する遅延回路と、前記遅延回路からのロック制御用パルスに基づいて前記制御電圧を生成し、前記遅延回路にフィードバックして前記単位遅延回路の遅延量をフィードバック制御する位相同期手段と、前記多数段の単位遅延回路の初段の入出力クロック及び各段の出力クロックを用いて、サンプリングパルスを生成するサンプリングパルス生成手段と、を備えたことを特徴とする。
【００２０】
このような構成のＤＬＬ回路によれば、電流制御手段の電流制御用トランジスタに掛かるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力クロック波形に振幅減衰が生じない差動遅延回路を用いているので、常に正常な振幅の遅延クロックに基づいたサンプリングパルスを生成可能なＤＬＬ回路を実現することが可能となる。
【発明の効果】
【００２１】
本発明によれば、電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力されるクロック波形に振幅減衰が生じることのない差動遅延回路及びそれを用いたＤＬＬ回路を実現することができる。
【発明を実施するための最良の形態】
【００２２】
発明の実施の形態について図面を参照して説明する。
【実施例１】
【００２３】
図１及び図２で本発明の実施例１の差動遅延回路を説明する前に、図３にて図１の差動遅延回路が用いられるＤＬＬ回路及びその出力が供給されるサンプリング回路の構成について説明する。
【００２４】
図３は本発明に係るＤＬＬ回路及びそれに接続するサンプリング回路の回路図を示している。
【００２５】
図３に示す回路は、クロックラインを通して伝送されてくるクロックＣＫ（＝７データクロック）を入力し、このクロックＣＫに基づいて７データクロック（＝７サンプリングパルス）を生成するためのデータクロック生成回路として用いられるＤＬＬ回路１０と、データラインを通して伝送されてくるデータから前記サンプリングパルスを用いて７個のデータを取り出すためのサンプリング回路２０と、を備えている。
【００２６】
ＤＬＬ回路１０は、具体的には、位相比較回路100と、チャージポンプ回路200と、ＬＰＦ300と、バイアス発生回路400と、複数の単位遅延回路501〜516からなる遅延回路500と、サンプリングパルス生成回路600と、を備えている。
【００２７】
遅延回路500は、制御電圧に基づいて各々の遅延量を制御する遅延量の制御手段をそれぞれ有する、ｎ（ｎは２以上の整数）個の単位遅延回路501〜516から構成され、入力されるクロック信号（周期Ｔ：データクロック７周期分に相当する）を遅延し、ｎ相分の多相クロックを生成する。
【００２８】
ＬＶＤＳ回路のドライバ（図示せず）から差動伝送されてくる互いに逆位相（正，負一対）の差動信号は、ＬＶＤＳ回路のレシーバ内の差動回路（図示せず）で差信号として検出され（すなわち、逆位相にした信号の片方を反転し、２つの信号を加算して取り出され）、シングルエンドのフルスイング信号（フルスイング信号とは、ハイレベルＨ，ローレベルＬがそれぞれ２．７Ｖ，０Ｖのように、Ｈ，Ｌレベルが取ることができる最大振幅の信号のことである）となり、ＤＬＬ回路１０へ入力クロック信号ＣＫとして供給される。
【００２９】
この入力クロック信号ＣＫが２つのインバータを通して波形整形されて、差動信号のうちの正のクロック信号ＣＫ0として単位遅延回路501の一方の入力端に入力し、前記正のクロック信号ＣＫ0をインバータ520で反転した負のクロック信号が差動信号のもう一方の信号として単位遅延回路501の他方の入力端に入力する。遅延回路500は、複数の単位遅延回路501〜516が縦続接続された構成となっている。
【００３０】
位相比較回路100と、チャージポンプ回路200と、ＬＰＦ300と、バイアス発生回路400とは、遅延回路500における先頭２段のダミーの単位遅延回路501，502を除いた初段の単位遅延回路503から最終段の単位遅延回路516までの各段の単位遅延回路の出力クロックの位相がＴ／ｎ周期ずつ遅延し、かつ初段の単位遅延回路の入力クロックと最終段の単位遅延回路の出力クロックの位相が一致するように両者の位相をロックさせる位相同期回路350を構成している。なお、先頭２段のダミー501，502は、上述したフルスイングの信号DL0を平均的なDLL単位遅延回路の振幅へ段階的に移行させるために挿入される回路である。このダミーの段数は１段以上あればよい。
【００３１】
位相比較回路100は、図４に示すように、クロック信号ＤＬ4をＣＫ端子に入力し、“Ｌ”レベルに相当す基準電位点GNDの電位をＤ端子に入力し、Ｑ端子にアップ信号（以下、ＵＰ信号）を出力するＤフリップフロップDFF1と、クロック信号ＤＬ32をＣＫ端子に入力し、“Ｈ”レベルに相当する直流の電源電圧ＶDDをＤ端子に入力し、Ｑ端子にダウン信号（以下、ＤＷＯＮ信号）を出力するＤフリップフロップDFF2と、ＵＰ信号とＤＷＯＮ信号との論理積をとり、ＤフリップフロップDFF1，DFF2のリセット信号（以下、ＲＥＳＥＴ信号）として出力するアンド回路AND1と、を有して構成されている。
【００３２】
クロック信号ＤＬ4及びクロック信号ＤＬ32は、ロック制御用パルスとして用いられる。クロック信号ＤＬ4はメイン遅延回路580の初段の単位遅延回路503の入力クロックであり、クロック信号ＤＬ32は最終段の単位遅延回路516の出力クロックである。
【００３３】
チャージポンプ回路200とＬＰＦ300とバイアス発生回路400とは、図５に示すように構成されている。
【００３４】
チャージポンプ回路200は、直流の電源電圧ＶDDと基準電位点GND（電位ＶSS）間に、ＰチャネルトランジスタＱ11，Ｑ12、ＮチャネルトランジスタＱ13，Ｑ14が直列に接続された構成となっており、ＰチャネルトランジスタＱ11のソースには電源電圧ＶDDが供給され、そのゲートには前記位相比較回路100から出力されたＵＰ信号をインバータＩＮＶ11にて反転した信号が供給され、ＮチャネルトランジスタＱ13のゲートには前記位相比較回路100から出力されたＤＷＯＮ信号が供給され，ＮチャネルトランジスタＱ14のソースは基準電位点GNDに接続し、ＰチャネルトランジスタＱ12とＮチャネルトランジスタＱ13の共通接続点と基準電位点GNDとの間には、ＬＰＦを構成するコンデンサＣ1が接続されている。
【００３５】
位相比較回路100からＵＰ信号が出力されている時には、ＰチャネルトランジスタＱ11，Ｑ12が共にオンするので、電源電圧ＶDDに基づいて充電電流ＩupがコンデンサＣ1に流入することによって電荷をチャージする。また、位相比較回路100からＤＷＯＮ信号が出力されている時には、ＮチャネルトランジスタＱ13，Ｑ14が共にオンするので、コンデンサＣ1から放電電流Ｉdn基準電位点GNDに流入することによって電荷をデスチャージする。
【００３６】
位相比較回路100に入力するクロック信号DL4，DL32の位相が一致している場合は、ＤフリップフロップDFF1，DFF2がリセットされるので、コンデンサＣ1への充放電は行われず、コンデンサ電圧ＮＢは一定の電圧に保たれる。
【００３７】
バイアス発生回路400は、ＬＰＦを構成するコンデンサＣ1の電圧ＮＢに基づいて、前記単位遅延回路（図１参照）の遅延量制御用トランジスタＱ1，Ｑ2及びＱ3，Ｑ4のゲートに供給する２種類のバイアス電圧ＰＢ及びＮＢを生成するものであり、直流の電源電圧ＶDDと基準電位点GNDとの間に、ＰチャネルトランジスタＱ21とＮチャネルトランジスタＱ22を直列に接続し、ＰチャネルトランジスタＱ21のゲートとドレインを共通接続し、Ｑ21のソースを電源電圧ＶDDに接続し、ＮチャネルトランジスタＱ22のソースを基準電位点GNDに接続し、Ｑ21とＱ22のドレインを共通接続し、Ｑ22のゲートにコンデンサＣ1の電圧を供給する直列回路構成と、直流の電源電圧ＶDDと基準電位点GNDとの間に、ＰチャネルトランジスタＱ23とＮチャネルトランジスタＱ24を直列に接続し、ＰチャネルトランジスタＱ23のゲートとＱ21のドレインを共通接続し、Ｑ23のソースを電源電圧ＶDDに接続し、ＮチャネルトランジスタＱ24のゲートとドレインを共通接続し、Ｑ24のソースを基準電位点GNDに接続し、Ｑ21のドレインとＱ23のゲートとの共通接続点から遅延量制御用のバイアス電圧ＰＢを出力し、Ｑ24，Ｑ23の共通ドレインから遅延量制御用のバイアス電圧ＮＢを出力する直列回路構成と、を有して構成されている。
【００３８】
以上述べた位相比較回路100からチャージポンプ回路200及びＬＰＦ300の動作は一般的なＰＬＬ（位相同期ループ、Phase Locked Loopの略）もしくはＤＬＬと同様である。クロック信号DL4の立ち上がりエッジが位相比較の基準となる。
【００３９】
クロック信号DL32立ち上がりエッジが、クロック信号DL4よりも時間的に早ければ、位相差に応じたDOWNパルスが出力される。DOWNパルスの幅がアクティブ期間、チャージポンプ回路200のＤＷＯＮ電流（Ｉdn）が流れ、ＬＰＦ300の容量C１を放電する。すると、バイアス電圧ＮＢが下降して、単位遅延回路の遅延量が増加して、クロック信号DL32のエッジが遅れる。
【００４０】
一方、クロック信号DL32の立ち上がりエッジが、クロック信号DL4よりも時間的に遅ければ、位相差に応じたＵＰパルスが出力される。ＵＰパルスの幅がアクティブ期間、チャージポンプ回路200のＵＰ電流（Ｉup）が流れ、ＬＰＦ300の容量C１を充電する。すると、バイアス電圧ＮＢが上昇して、単位遅延回路の遅延量が減少して、クロック信号DL32のエッジが進む。
【００４１】
クロック信号DL32のエッジは進み，遅れを繰り返し、漸近的にロック状態へ推移する。
【００４２】
次に、図１及び図２を参照して、本発明の実施例１の差動遅延回路を説明する。
【００４３】
図１は本発明の実施例１の差動遅延回路を示す回路図であり、図２は図１の回路動作を説明する波形図である。ここでは、複数の単位遅延回路501〜516における各単位遅延回路（例えば、単位遅延回路503）について説明する。
【００４４】
単位遅延回路503は、ＰチャネルトランジスタＭＰ1〜ＭＰ6とＮチャネルトランジスタＭＮ1〜ＭＮ5とインバータＩＮＶ1を備えた単位遅延素子が２つ縦続接続して構成されている。縦続接続された２つの単位遅延素子を第１，第２の単位遅延素子とする。これは、単位遅延素子２つ分の遅延量ずつ遅延させて生成したクロック信号ＤＬ４〜３２をサンプリングパルスの生成に用いているためのものである。第１，第２の単位遅延素子とも同じ構成であるので、一方の単位遅延素子（例えば第１の単位遅延素子）の構成のみを説明する。
【００４５】
差動対をなすＰチャネルトランジスタＭＰ2，ＭＰ3のゲートにそれぞれ入力信号Ｐin1及びその反転信号Ｎin1が入力されるようになっている。つまり、互いに逆相の差動のクロック信号Ｐin1，Ｎin1が入力される。
【００４６】
ＰチャネルトランジスタＭＰ2，ＭＰ3のソースは共通接続されてＰチャネルトランジスタＭＰ1のドレインに接続され、トランジスタＭＰ1のソースには直流電源から電源電圧ＶDDが印加される。また、トランジスタＭＰ1のゲートにはバイアス電圧ＰＢが供給される。
【００４７】
トランジスタＭＰ2，ＭＰ3のドレインはそれぞれＮチャネルトランジスタＭＮ1，ＭＮ2のドレインに接続されると共に、トランジスタＭＮ2，ＭＮ1のゲートにも接続される。
【００４８】
トランジスタＭＮ1，ＭＮ2のソースは共通接続されて、ＮチャネルトランジスタＭＮ3のドレインに接続される。トランジスタＭＮ3のゲートにはバイアス電圧ＮＢが供給され、ランジスタＭＮ3のソースは基準電位点ＧＮＤに接続される。
【００４９】
さらに、ＰチャネルトランジスタＭＰ2，ＭＰ3のドレインはそれぞれＮチャネルトランジスタＭＮ4，ＭＮ5のドレインに接続され、トランジスタＭＮ4，ＭＮ5のゲートにはバイアス電圧ＮＢが供給され、トランジスタＭＮ4，ＭＮ5のソースは基準電位点ＧＮＤに接続される。
【００５０】
そして、以上の単位遅延回路の構成に追加して、ＰチャネルトランジスタＭＰ4，ＰチャネルトランジスタＭＰ5，ＭＰ6の直列回路，及びインバータＩＮＶ1で構成される図示点線枠Ｆで示される部分が設けられている。ＰチャネルトランジスタＭＰ4は差動トランジスタＭＰ2，ＭＰ3のいずれか一方（オンした方のトランジスタ）に流れる電流に所定の定電流を供給する電流源（電流供給手段）として機能し、ＰチャネルトランジスタＭＰ5，ＭＰ6の直列回路，及びインバータＩＮＶ1は前記ＰチャネルトランジスタＭＰ4による電流源をイネーブル信号ＥＮにて確実にオン又はオフする機能を有するものである。換言すれば、イネーブル信号ＥＮにて前記ＰチャネルトランジスタＭＰ4を直接オン，オフさせるように使用すると、トランジスタＭＰ4をオンしたつもりでも完全にはオンしていなかったり、またトランジスタＭＰ4をオフしたつもりでも完全にはオフせず微小電流が流れたりする不具合の発生を防ぐためのものである。
【００５１】
点線枠Ｆの部分については、電源電圧ＶDDのラインとＰチャネルトランジスタＭＰ1のドレインの間には、ＰチャネルトランジスタＭＰ4のソース・ドレインが接続され、さらにトランジスタＭＰ4のソース・ドレイン間に、ＮチャネルトランジスタＭＰ5，ＭＰ6の直列回路が接続されている。トランジスタＭＰ5のソースが電源電圧ＶDDラインに接続し、トランジスタＭＰ6のドレインがトランジスタＭＰ1のドレインと共通接続されている。トランジスタＭＰ5のゲートにはＨレベル又はＬレベルのイネーブル信号ＥＮが入力され、トランジスタＭＰ6のゲートには前記イネーブル信号ＥＮをインバータＩＮＶ1で反転したＬレベル又はＨレベルの信号が入力される。
【００５２】
点線枠Ｆの部分の動作を簡単に説明すると、イネーブル信号ＥＮがＨレベルのときは、トランジスタＭＰ5がオフ、ＭＰ6がオンし、その結果トランジスタＭＰ4がオンして電源電圧ＶDDの直流電源から一定の電流が流れる電流源としての動作を行い、差動トランジスタＭＰ2，ＭＰ3のいずれか一方のオンしている方のトランジスタに流れ込む。つまり、制御電圧であるバイアス電圧ＰＢに応じた電流量を流す電流制御用トランジスタＭＰ1の電流に対して、前記トランジスタＭＰ4を流れる定電流が付加（加算）された状態で差動トランジスタＭＰ2，ＭＰ3の一方のオンしている方のトランジスタに流れ込むことになる。
【００５３】
次に、図１の回路動作を詳しく説明する。
【００５４】
図１の回路で、ＰチャネルトランジスタＭＰ1及びＮチャネルトランジスタＭＮ3，ＭＮ4，ＭＮ5はいずれのトランジスタも、各トランジスタの導通開始電圧である閾値Ｖthと飽和領域との間で動作させる。換言すれば、各トランジスタが閾値Ｖthと飽和領域との間で動作（つまり可変抵抗として動作）するように、遅延量制御用のバイアス電圧ＰＢ，ＮＢを可変制御すれば、差動トランジスタＭＰ2又はＭＰ3を流れる電流の量をバイアス電圧ＰＢ，ＮＢに応じて変化させることができる。なお、バイアス電圧ＰＢとバイアス電圧ＮＢとは、互いに逆向きに変化するようになっていて、例えばバイアス電圧ＰＢが高くなればバイアス電圧ＮＢは低くなるように変化するようになっている。
【００５５】
これに対して、ＰチャネルトランジスタＭＰ2，ＭＰ3，ＭＰ4，ＭＰ5，ＭＰ6及びＮチャネルトランジスタＭＮ1，ＭＮ2は常時飽和領域で使用するように、これらのトランジスタのゲートには常にフルスイングのレベル又はそれに近いレベルの信号が入力されて、オン又はオフの動作が確実に行われることが必要となる。
【００５６】
前述したように、電流源用のＰチャネルトランジスタＭＰ4を含む点線枠Ｆにて示す部分に、Ｈレベルのイネーブル信号ＥＮを供給すると、ＰチャネルトランジスタＭＰ5はオフ、ＭＰ6はオンする結果、電流源用のＰチャネルトランジスタＭＰ4はオンして一定電流を供給する電流源として機能する一方、Ｌレベルのイネーブル信号ＥＮを供給すると、ＰチャネルトランジスタＭＰ5はオン、ＭＰ6はオフする結果、電流源用のＰチャネルトランジスタＭＰ4はオフして電流源としての機能を停止する。
【００５７】
先ず、図１の単位遅延素子が正常に動作している状態について説明する。
【００５８】
ここで、トランジスタＭＰ1のゲートには適正な遅延量制御用のバイアス電圧ＰＢが供給され、トランジスタＭＮ3，ＭＮ4，ＭＮ5のゲートには適正な遅延量制御用のバイアス電圧ＮＢが供給されているものとする。従って、トランジスタＭＰ1 ，トランジスタＭＮ3，ＭＮ4，ＭＮ5はバイアス電圧ＰＢ，ＮＢに応じた導通状態で導通しているものとする。このとき仮に、イネーブル信号ＥＮはＬレベルとしてトランジスタＭＰ4の電流源としての機能を停止しておくものとする。
【００５９】
直流電源電圧ＶDDを例えば２．７Ｖとし、入力信号Ｐin1として図２(a) に示すようなクロック信号を入力する。このとき、その反転信号である入力信号Ｎin1としては図示しないが図２(a) のクロック波形を反転した波形が入力される。
【００６０】
入力信号ＰinがＬレベル、従って入力信号ＮinがＨレベルにあるときは、ＰチャネルトランジスタＭＰ2はオン、ＭＰ3はオフする。トランジスタＭＰ2がオンすると、電源電圧ＶDDの直流電源からトランジスタＭＰ1とＭＰ2を通り、さらにトランジスタＭＮ4を通って基準電位点ＧＮＤへ電流が流れる。このとき、トランジスタＭＰ2のドレイン電圧は電源電圧２．７Ｖから０．１Ｖ降下した２．６Ｖの電圧となる。この状態は、電流制御用トランジスタＭＰ1が適正なバイアス電圧ＰＢにてバイアスされており、差動トランジスタＭＰ2のゲートにはフルスイング（Ｈレベルが２．７Ｖ、Ｌレベルが０Ｖ）のＨレベルが入力されている場合である。
【００６１】
この状態においては、図２(a)の入力信号Ｐinに対して、図２(b)又は(c)に示すように出力信号Ｐout1はＨレベルとなる一方、ＮチャネルトランジスタＭＮ2がオン（トランジスタＭＮ1はオフ）するので、トランジスタＭＮ2のドレイン電位に相当する出力信号Ｎout1はＬレベルとなる（トランジスタＭＮ3はバイアス電圧ＮＢに応じた導通状態であるので）。
【００６２】
また一方、入力信号ＰinがＨレベル、従って入力信号ＮinがＬレベルにあるときは、ＰチャネルトランジスタＭＰ2はオフ、ＭＰ3はオンする。トランジスタＭＰ3がオンすると、電源電圧ＶDDからトランジスタＭＰ1とＭＰ3を通り、さらにトランジスタＭＮ5を通って基準電位点ＧＮＤへ電流が流れる。このとき、トランジスタＭＰ3のドレイン電圧は電源電圧２．７Ｖから０．１Ｖ降下した２．６Ｖの電圧となる。この状態は、電流制御用トランジスタＭＰ1が適正なバイアス電圧ＰＢにてバイアスされており、差動トランジスタＭＰ3のゲートにはフルスイング（Ｈレベルが２．７Ｖ、Ｌレベルが０Ｖ）のＨレベルが入力されている場合である。
【００６３】
この状態においては、入力信号Ｎinに対して、出力信号Ｎout1はＨレベルとなる一方、ＮチャネルトランジスタＭＮ1がオン（ＭＮ2はオフ）するので、トランジスタＭＮ1のドレイン電位に相当する出力信号Ｐout1はＬレベルとなる。
【００６４】
ここで、バイアス電圧ＮＢを高く（即ち、バイアス電圧ＰＢを低く）すると、図２(b)に示すように差動トランジスタＭＰ2又はＭＰ3を通して流れる電流は増加する結果、出力クロック信号Ｐout1の立上り，立下りが急峻（即ち、立上り，立下りが速い傾き）となる。反対に、バイアス電圧ＮＢを低く（即ち、バイアス電圧ＰＢを高く）すると、図２(c)に示すように差動トランジスタＭＰ2又はＭＰ3を通して流れる電流は減少する結果、出力クロック信号Ｐout1の立上り，立下りがなだらか（即ち、立上り，立下りが遅い傾き）となる。
【００６５】
出力クロック信号Ｐout1は入力信号Ｐin2として次段の第２の単位遅延素子の一方の差動トランジスタＭＰ2のゲートに供給され、また出力クロック信号Ｎout1は入力信号Ｎin2として次段の第２の単位遅延素子の他方の差動トランジスタＭＰ3のゲートに供給されことになる。
【００６６】
従って、同じレベルに立ち上がる時間、即ち遅延量は、バイアス電圧ＮＢ（及びＰＢ）に応じて、図２(b)，(c)それぞれの符号Ａ，Ｂのように異なってくる結果、次段の第２の単位遅延素子における差動トランジスタＭＰ2又はＭＰ3でオンするタイミングがずれ、その結果として多段の単位遅延回路で構成されるメイン遅延回路580（図１参照）での初段の入力クロックＤＬ4と最終段の出力クロックＤＬ32間の遅延量を、バイアス電圧ＮＢ（及びＰＢ）の設定によって所望の遅延量に設定することができる。
【００６７】
尚、図１に示す単位遅延素子で、ＮチャネルトランジスタＭＮ4，ＭＮ5を削除しても動作可能である。しかしながら、図１に示すように、ＰチャネルトランジスタＭＰ2のドレインと基準電位点ＧＮＤ間にＮチャネルトランジスタＭＮ4を接続し、ＰチャネルトランジスタＭＰ3のドレインと基準電位点ＧＮＤ間にＮチャネルトランジスタＭＮ5を接続し、各トランジスタＭＮ4，ＭＮ5のゲートにバイアス電圧ＮＢを印加する構成とし、ＰチャネルトランジスタＭＰ2，ＭＰ3のゲートに入力信号としてフルスイング若しくはそれに近いクロック信号を入力することで、トランジスタＭＮ4又はＭＮ5に電流を流すと、出力クロック信号Ｐout，Ｎoutの立上り，立下りの傾きの変化幅を大きくできる利点がある。
【００６８】
次に、トランジスタＭＰ4の電流源としての機能について説明する。
【００６９】
点線枠Ｆにて示すＰチャネルトランジスタＭＰ4の電流源としての機能を停止した状態で、ＰチャネルトランジスタＭＰ1及びＮチャネルトランジスタＭＮ3〜ＭＮ5にかけるゲート電圧ＰＢ，ＮＢが何らかの理由で閾値Ｖthに近づくと、可変抵抗として働いている各トランジスタＭＰ1、ＭＮ3〜ＭＮ5の導通抵抗が高くなり、差動トランジスタＭＰ2，ＭＰ3のうちのオンしているトランジスタに流れる電流が減少していき、出力クロック信号Ｐout1，Ｎout1の波形に振幅減衰が生じてしまう。即ち、出力信号Ｐout1，Ｎout1の最大電圧が２．６Ｖよりかなり低い電圧に下がってしまう。（なお、２．６Ｖは差動トランジスタＭＰ2，ＭＰ3をオンさせるのに十分高い電圧である。）例えば２．０Ｖに下がると、差動トランジスタＭＰ2，ＭＰ3のオンしている方のトランジスタは正確には最早オン状態ではなくそのゲート電圧が閾値Ｖthに近い電圧となっている。その結果、次段の入力信号Ｐin2，Ｎin2（＝Ｐout1，Ｎout1）は最早フルスイング信号ではないので、次段の第２の単位遅延素子のＰチャネルトランジスタＭＰ2，ＭＰ3を完全にオン，オフさせることができず、第２の単位遅延素子の出力信号Ｐout2，Ｎout2は最大値が２．０Ｖよりさらに下がることになる。
【００７０】
このような振幅減衰は、メイン遅延回路580（図１参照）が多段に縦続接続されているので、多段接続された単位遅延素子の後段にいくほど振幅レベルが小さくなり、差動トランジスタをオンするに至らなくなって、動作が停止する。
【００７１】
そこで、本発明の実施例では、各単位遅延素子において、イネーブル信号ＥＮをＨレベルとすることによって、点線枠Ｆにて示すＰチャネルトランジスタＭＰ4をオンして電流源として動作させると、ＭＰ1→ＭＰ2→ＭＮ4と流れる電流に対して、或いは、ＭＰ1→ＭＰ3→ＭＮ5と流れる電流に対して、ＰチャネルトランジスタＭＰ4のソース・ドレイン路を通して流れる一定の定電流を付加してやる。これにより、仮に電流制御用のＰチャネルトランジスタＭＰ1及びＮチャネルトランジスタＭＮ3〜ＭＮ5に掛かるゲート電圧が閾値Ｖthに近づきトランジスタＭＰ2又はＭＰ3に流れ込む電流の量が減少したとしても、直流電源電圧ＶDDからトランジスタＭＰ4を通してトランジスタＭＰ2又はＭＰ3に流れ込む電流の量を常に一定以上に保つことが可能となる。その結果、出力信号Ｐout1，Ｎout1（＝Ｐin2，Ｎin2）を常に最大２．６Ｖに保って出力することが可能となり、次段の差動トランジスタの一方を完全にオンさせることができる。このように、出力クロック信号Ｐout，Ｎoutの振幅レベルを常に常に一定以上（例えば２．６Ｖ）に保つことが可能となる結果、多段接続された単位遅延素子の後段にいくほど振幅レベルが減少することが無くなり、どの単位遅延素子の出力信号Ｐout，Ｎoutであっても常に振幅レベルを２．６Ｖとして次段の単位遅延素子の差動トランジスタの一方を完全にオンさせ、遅延クロックを生成するメイン遅延回路580を精度良く動作させることができる。
【産業上の利用可能性】
【００７２】
本発明の差動遅延回路及びそれを用いたＤＬＬ回路は、小振幅で伝送されてくるクロックから必要な多相クロックを生成するのに有用であり、液晶表示装置やプリンタ装置などのほか、小型で携帯性のある電子機器に用いて有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１の差動遅延回路を示す回路図。
【図２】図１の回路動作を説明する波形図。
【図３】図３は本発明に係るＤＬＬ回路及びそれに接続するサンプリング回路を示す回路図。
【図４】位相比較回路の構成例を示す回路図。
【図５】チャージポンプ回路とＬＰＦとバイアス発生回路の構成例を示す回路図。
【符号の説明】
【００７４】
ＭＰ1，ＭＮ3〜ＭＮ5…電流制御手段、ＭＰ2，ＭＰ3…差動トランジスタ、ＭＰ4…電流供給手段。
【特許請求の範囲】
【請求項１】
互いに逆相の差動のクロック信号が入力される一対の差動トランジスタと、
前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、
前記差動トランジスタに接続されて、制御電圧によって前記差動トランジスタに流れる電流の量を制御することによって、前記出力ラインに出力される差動のクロック信号の遅延量を制御することが可能な電流制御手段と、
前記差動トランジスタに接続されて、前記差動トランジスタに流れる電流に所定の定電流を供給する電流供給手段と、
を具備したことを特徴とする差動遅延回路。
【請求項２】
前記電流制御手段は、
前記差動トランジスタを構成する一対のトランジスタの共通接続点と直流電圧源との間にドレイン，ソースが接続され、ゲートに負の制御電圧が供給される遅延量制御用の第１のＰチャネルトランジスタと、
前記差動トランジスタの一方のトランジスタの出力端と基準電位点との間、前記差動トランジスタのもう一方のトランジスタの出力端と前記基準電位点との間にそれぞれ、ドレイン，ソースが接続され、共通ゲートに正の制御電圧が供給される遅延量制御用の第１，第２のＮチャネルトランジスタと、
を備えたことを特徴とする請求項１記載の差動遅延回路。
【請求項３】
前記電流供給手段は、前記差動トランジスタの共通接続点と直流電圧源との間に、前記第１のＰチャネルトランジスタと並列に接続された電流源で構成されることを特徴とする請求項１又は２に記載の差動遅延回路。
【請求項４】
請求項１〜３のいずれか１つに記載の差動遅延回路を単位遅延回路として多数段縦続接続して用いられ、入力されたクロックを多数段の単位遅延回路にて順次遅延させることによって、該遅延出力に基づいてロック制御用パルス及び遅延クロックを出力する遅延回路と、
前記遅延回路からのロック制御用パルスに基づいて前記制御電圧を生成し、前記遅延回路にフィードバックして前記単位遅延回路の遅延量をフィードバック制御する位相同期手段と、
前記多数段の単位遅延回路の初段の入出力クロック及び各段の出力クロックを用いて、サンプリングパルスを生成するサンプリングパルス生成手段と、
を備えたことを特徴とするＤＬＬ回路。
【請求項１】
互いに逆相の差動のクロック信号が入力される一対の差動トランジスタと、
前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、
前記差動トランジスタに接続されて、制御電圧によって前記差動トランジスタに流れる電流の量を制御することによって、前記出力ラインに出力される差動のクロック信号の遅延量を制御することが可能な電流制御手段と、
前記差動トランジスタに接続されて、前記差動トランジスタに流れる電流に所定の定電流を供給する電流供給手段と、
を具備したことを特徴とする差動遅延回路。
【請求項２】
前記電流制御手段は、
前記差動トランジスタを構成する一対のトランジスタの共通接続点と直流電圧源との間にドレイン，ソースが接続され、ゲートに負の制御電圧が供給される遅延量制御用の第１のＰチャネルトランジスタと、
前記差動トランジスタの一方のトランジスタの出力端と基準電位点との間、前記差動トランジスタのもう一方のトランジスタの出力端と前記基準電位点との間にそれぞれ、ドレイン，ソースが接続され、共通ゲートに正の制御電圧が供給される遅延量制御用の第１，第２のＮチャネルトランジスタと、
を備えたことを特徴とする請求項１記載の差動遅延回路。
【請求項３】
前記電流供給手段は、前記差動トランジスタの共通接続点と直流電圧源との間に、前記第１のＰチャネルトランジスタと並列に接続された電流源で構成されることを特徴とする請求項１又は２に記載の差動遅延回路。
【請求項４】
請求項１〜３のいずれか１つに記載の差動遅延回路を単位遅延回路として多数段縦続接続して用いられ、入力されたクロックを多数段の単位遅延回路にて順次遅延させることによって、該遅延出力に基づいてロック制御用パルス及び遅延クロックを出力する遅延回路と、
前記遅延回路からのロック制御用パルスに基づいて前記制御電圧を生成し、前記遅延回路にフィードバックして前記単位遅延回路の遅延量をフィードバック制御する位相同期手段と、
前記多数段の単位遅延回路の初段の入出力クロック及び各段の出力クロックを用いて、サンプリングパルスを生成するサンプリングパルス生成手段と、
を備えたことを特徴とするＤＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１０１０９１（Ｐ２００６−１０１０９１Ａ）
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願番号】特願２００４−２８３６４９（Ｐ２００４−２８３６４９）
【出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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