格子界面を有する画素セル
画素セルであって、シリコン基板の中のフォトセンサと、前記フォトセンサの上に備えられ且つ前記シリコン基板との格子界面を有する酸化層と、を有する。および格子界面を有する画素セルを製作する方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に撮像素子(imaging device)、および特に格子界面(grated interface)を有する画素セル(pixel cell)、ならびに格子界面を有する画素セルを形成する方法に関する。
【背景技術】
【0002】
ダイ、たとえば、電荷結合素子(CCD)や相補型金属酸化膜半導体(CMOS)ダイなどのイメージャダイを含む集積回路は、一般にフォトイメージング用途に使用されてきた。
【0003】
CMOSイメージャダイなどのイメージャダイは、通常、単一チップ上の画素アレイに数千個の画素を含む。画素は光を電気信号に変換し、その後この電気信号は、たとえばプロセッサなどの電気デバイスに記憶され、リコールすることができる。記憶されている電気信号は、たとえば、コンピュータスクリーンまたは印刷可能な媒体上にイメージを生成するためにリコールすることができる。
【0004】
例示的CMOS撮像回路、その処理ステップ、および撮像回路の様々なCMOS素子の機能の詳細な説明は、たとえば米国特許第6140630号、米国特許第6376868号、米国特許第6310366号、米国特許第6326652号、米国特許第6204524号、および米国特許第6333205号に記載されていて、これらの特許はいずれもMicron Technology,Inc.に譲渡されている。前述の各特許の開示は、全体として参照により本明細書に組み込まれている。
【0005】
図1は、イメージャダイ10のブロック図を示し、その中にCMOSイメージャデバイス8が形成されている。CMOSイメージャデバイス8は、所定の数の列および行内に配列された複数の画素を備える画素アレイ15を有する。画素アレイ15内の各行の画素セルは行選択ラインによって全て同時にオンにされ、各列の画素セルはそれぞれの列選択ラインによって選択的に出力される。複数の行ラインおよび列ラインは画素アレイ15全体に備えられるる。行ラインは、行アドレスデコーダ2に応答して行ドライバ1によって順次選択的に活性化され、列選択ラインは列アドレスデコーダ4に応答して列ドライバ3によって各行の活性化のために順次選択的に活性化される。CMOSイメージャデバイス8は、画素読み出しに適当な行ラインおよび列ラインを選択するアドレスデコーダ2、4、および選択された行ラインおよび列ラインの駆動トランジスタに駆動電圧を印加する行駆動回路および列駆動回路1、3を制御する、制御回路5によって作動される。
【0006】
画素出力信号は、通常、リセットされた場合に電荷蓄積ノードから取り出される画素リセット信号Vrst、および画像によって生成された電荷がノードに移動された後で蓄積ノードから取り出される画素画像信号Vsigを含む。Vrst信号およびVsig信号は、サンプルアンドホールド回路6によって読み出され、画素に影響を与える光の量を表す画素セルごとの差信号(Vrst−Vsig)を生成する差動増幅器7によって減算される。この差信号は、アナログデジタルコンバータ(ADC)9によってデジタル化される。次いで、デジタル化された画素差信号は、デジタル画像を形成し出力する画像プロセッサ11に供給される。さらに、図1に示されているように、CMOSイメージャデバイス8は、イメージャダイ10を形成する単一半導体チップ上に含まれてもよい。
【0007】
図1の画素アレイ15に組み込まれることができる従来の画素セル13の部分的断面図が図2に示されている。図示されている画素セル13は、通常、p型基板14にp領域12aおよびn領域12bを有するフォトセンサ12を含む。基板14は、通常、p型シリコン基板である。フォトセンサ12のp領域12aは、通常、フォトセンサ12の効率の良い動作のためにp型基板14の電位に結合される。画素セル13はまた、関連するゲート16を備えたトランスファトランジスタ、より高濃度にドープされたp型ウェル20内に形成されたフローティング拡散領域18、および関連するゲート22を備えたリセットトランジスタを有する。リセットトランジスタ22は、電荷移動の前にフローティング拡散領域18を所定の電荷レベル(すなわち、電源電圧Vaa−pixレベル)にリセットするために使用される電源電圧Vaa−pixに接続された関連するソース/ドレイン領域30を有する。
【0008】
実施過程では、フォトセンサ12のp領域12aの表面に当たる光源38からの入射光36は電子を発生し、これらの電子はn領域12bに集められる。トランスファゲート16がオンの場合、n領域12b内の発生された電子は、フォトセンサ12とフローティング拡散領域18の間に存在する電位差の結果としてフローティング拡散領域18に移動される。フローティング拡散領域18は、フローティング拡散領域18によって蓄積された電荷を受け取るソースフォロアトランジスタ24のゲートに結合され、電荷に対応する電圧を行選択トランジスタ26の第1ソース/ドレイン端子に移動する。行選択制御信号RSが高くなった場合、発生された電荷に対応する電圧は、列ライン28に移動され、そこでサンプルアンドホールド回路6(図1)などのサンプル/ホールド回路および処理回路によってさらに処理される。
【0009】
図示されている画素セル13は2つの分離(アイソレーション)領域、すなわちシャロートレンチ分離(STI)領域32間に形成される。画素セル13はイメージャダイの画素アレイ(たとえば、イメージャダイ10の画素アレイ15(図1))に組み込まれることができる何百または何千もの画素のうちの1つだけなので、STI領域32は隣接する画素間のクロストークを防止する。
【0010】
画素セル13は、通常、基板14の表面の上を覆う酸化層34と共に形成される。様々な他の層(図示されていない)が、通常、画素セル13の上方に堆積される。たとえば、オルトケイ酸テトラエチル(Si(OC2H5)4)(TEOS)層が酸化層34の上方に堆積されてもよい。同様に、ホウ素−リン−ケイ酸塩ガラス(BPSG)層がTEOS層の上方に堆積されることもできる。金属化層および絶縁層も画素セル13の上方に堆積されることができる。
【0011】
基板14の上方に酸化層34を堆積する1つの悪影響は、入射光36の反射である。動作において、光源38からの入射光36は、フォトセンサ12のp領域12aに当たる前に酸化層34に出会う。酸化層の屈折率は1.6ほどに低いことがある;一方、(シリコンで形成された)基板14の屈折率は4.0ほどに高いことがある。屈折率の1.6から4.0への急激な変化の結果、高いパーセンテージの入射光反射40が生じる。反射される入射光36のパーセンテージは以下の式を使用して決定されることができる:
(1) 反射=|X−Y|2/(X+Y)2;
式中、Xは酸化層34の屈折率を表し、Yは基板14の屈折率を表す。前述の例では、反射パーセンテージは|4.0−1.6|2/(4.0+1.6)2〜18%である。したがって、フォトセンサ12は、フォトセンサ12がさらされる入射光36の約18%を捕捉しそこなう。これは望ましくない。
【0012】
したがって、反射される入射光のパーセンテージを低減することによってより大きなパーセンテージの入射光を捕捉することができる画素セルに対する要望および必要がある。
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明は、従来の画素に比較して、より大きなパーセンテージの入射光を捕捉することがきる画素セルを提供する。
【課題を解決するための手段】
【0014】
本発明は、シリコン基板の中のフォトセンサと、前記フォトセンサの上方に設けられた酸化層と、を有する画素セルに関し、前記酸化層はシリコン基板との間に格子界面を有する。格子界面はより大きなパーセンテージの入射光が捕捉されることができることを許容し、これは当技術分野に関する大きな改善である。
【0015】
本発明の前述の特徴および利点は、添付の図面に関して提供される以下の詳細な説明から、より明瞭に理解されるであろう。
【発明を実施するための最良の形態】
【0016】
以下の詳細な説明では、本明細書の一部を形成し、本発明が実施されてもよい具体的な実施形態を例として示す添付の図面が参照される。これらの実施形態は、当業者が本発明を実施することができるようにするのに十分詳細に説明され、他の実施形態が利用されてもよいこと、および、構造的、論理的、および電気的変更が本発明の主旨および範囲から逸脱することなく行われてもよいことが理解されるものとする。説明された処理ステップの進行は本発明の実施形態の例示である;ただし、一連のステップは、本明細書中で説明されたことに限定されず、必然的にある順序で発生するステップを除いて、当技術分野で知られているように変更されてもよい。
【0017】
用語「半導体基板」、「シリコン基板」、および「基板」は、いかなる半導体ベースの構造体をも含むと理解されるものとする。半導体構造体は、シリコン、シリコン−オン−インシュレータ(SOI)、シリコン−オン−サファイア(SOS)、シリコン−ゲルマニウム、ドープされた半導体およびドープされていない半導体、ベース半導体基盤によって支持されるシリコンのエピタキシャル層、ならびにその他の半導体構造体を含むと理解されるべきである。以下の説明で基板が参照される場合、前の諸プロセスステップは、ベース半導体または基板内にまたはその上方に領域または接合部を形成するために利用されていてもよい。
【0018】
本明細書中で使用される用語「画素」は、光子を電気信号に変換するフォトセンサを含む光素子ユニットセルを指す。例示のために、単一の代表画素およびその形成方式が本明細書中の図および説明において示される。ただし、通常、複数の同様の画素の製作が同時に進行する。したがって、以下の詳細な説明は限定的な意味で取られるのではなく、本発明の範囲は添付の特許請求の範囲によってだけ規定される。
【0019】
本明細書中で使用される用語「格子界面(grated interface)」または「格子(grating)」は、2つの材料層間の界面を指し、2つの材料層のうちの1つが少なくとも1つの溝を有し、2つの材料層のうちのもう1つは少なくとも1つの溝の中におよび上方に備えられる。
【0020】
次に、同様の参照番号は同様の要素を示す図を参照すると、図3は本発明の一実施形態に従って構成された例示的画素セル113を示す。画素セル113は、フォトセンサ112を含む基板114の酸化層134と感光性領域152の間に格子界面135を有するというかなり大きな改善を除けば、図2の画素セル13と同様である。
【0021】
画素セル113の格子界面135は、酸化層134と基板114の間のハイブリッド屈折率を生成するのに役立つ。図2の画素セル13とは対照的に、入射光36が画素セル113に当たるとき、この光は酸化層34(図2)と基板14(図2)の間の屈折率の急激な変化にあわない。そうではなく、ハイブリッド屈折率は酸化層134のそれより高いが、シリコン基板114のそれより低く、それによって、従来の画素セル13(図2)に見られる入射光の反射40(図2)のパーセンテージを低減する。
【0022】
図4は、図3の画素セル113の感光性領域152(フォトセンサ112を含む)の拡大された部分を示す。図4は酸化層134が基板114の中に形成された溝144の中に且つ上方に備えられることを示す。(1つの溝144の起点から次の溝144の起点までの(矢印Gで示されている)距離として測定される)各格子は、Λで表されている所定の周期を有する。格子Gの所定の周期Λは約100nmから約1000nmの範囲にあってよい。溝144はまた、dで表される所定の深さも有する。溝144の深さdは約10nmから約250nmの範囲にあるべきである。
【0023】
前述の範囲は、本発明の単なる例示的実施形態であって、決して限定的ではないことに留意されたい。たとえば、格子は1000nmより長いまたは100nmより短い周期Λを有することができる。同様に、溝144の深さdは250nmより深くても、あるいは10nmより浅くてもよい。実際の周期Λおよび深さdは、フォトセンサ112によって捕捉されることを意図された入射光の特定の波長に合わせて最適化されることができる。図4の溝144は、半長方形(semi-rectangular)として示されているが、そのようには限定されない。そうではなく、溝144の実際の寸法は、意図された用途に依存する。
【0024】
図5Aおよび5Bは、入射光36(図3)の反射のパーセンテージを本発明の例示的実施形態の格子の周期Λおよび溝の深さdを変える関数として表すグラフである。図5Aは入射光反射のパーセンテージを本発明の画素セル113内の格子の周期Λを変える関数として示す。図5Aに示されているように、格子は100nmに等しい一定の深さdを有する。入射光反射のパーセンテージは、図2に関して上記で論じられたように、格子なしでは約18%である。入射光反射のパーセンテージは周期Λが1000nmのところでは続いて高いままである。しかし、格子の周期Λが低減されるにつれて、入射光反射のパーセンテージは340nmの周期Λのところではほとんどなくされる。格子がさらに低減されるにつれて、入射光反射のパーセンテージは増加する。
【0025】
図5Bは入射光反射のパーセンテージを溝144(図4)の深さdの関数として示す。図示されているように、格子は340nmに等しい一定の周期Λを有する。入射光反射は、溝144(図4)の深さが増加するにつれて減少し、溝が100nmの深さdを有するとき、ほとんどなくされる。しかし、溝の深さが100nmの後で増加するにつれて、入射光反射のパーセンテージも増加する。したがって、実際の周期Λおよび深さdは、所望の反射量に応じて変えられることができる。
【0026】
図6〜8は、図4の感光性領域152を形成する例示的方法の諸段階を示す。図6はシリコン基板114の中に形成されたフォトセンサ112を示す。フォトセンサ112は基板114内に形成された第1ドープド領域112aおよび第2ドープド領域12bを有する。フォトセンサ112の第1ドープド領域112aは、通常、効率のよい動作のために基板114の電位に結合される。たとえば、基板114がp型基板の場合、第1ドープド領域112aは、通常、p領域である。逆に、第2ドープド領域112bは、通常、p型またはn型領域の他方の型の領域である。たとえば、基板114がp型基板の場合、第2ドープド領域112bは、通常、n型領域である。前述の例は決して限定的ではないことに留意されたい。たとえば、第1ドープド領域112aおよび基板114は、n型ドーパントでドープされることもでき、第2ドープド領域112bはp型ドーパントでドープされることもできる。
【0027】
フォトセンサ112は、フォトダイオードとして図示されているが、決して限定されることを意図するものではない。たとえば、フォトセンサ112は、光子を入射光から蓄積され呼び戻されることができる電荷に変換することが可能な、いかなる感光性領域でもよい。
【0028】
図7は、フォトセンサ112の上を覆っているシリコン基板の中に形成された複数の溝144を示す。溝144は、シリコン基板114内に凹みを生成する化学エッチング、反応性イオンエッチング(RIE)、またはその他の技法によって形成されることができる。格子界面のための基部を形成する溝144を生成する前述の方法は、決して限定的ではないことに留意されたい。たとえば、溝144はまた、フォトレジストパターンをシリコン基板に張り付け、エピタキシャル成長によってシリコン基板材料の列を生成することによって形成されることもでき、この場合、溝144は各シリコン基板材料の列の間に形成される。
【0029】
図8は、溝144の上方におよびその中に提供され、それによって所定の周期Λを有し所定の深さdを有する格子界面Gを生成する酸化層134を示す。
【0030】
図6〜8は、画素セル113を形成する単に1つの例示的方法を示すだけであり、この方法が限定的であることを意図するものではないことに留意されたい。たとえば、複数の溝144は、フォトセンサ112を形成する前に(すなわち、前述のドーピングステップの前に)形成されることができる。また、様々な材料層(図示されていない)が酸化層134の上方に堆積されてもよいことにも留意されたい。たとえば、オルトケイ酸テトラエチル(Si(OC2H5)4)(TEOS)層は酸化層134の上方に堆積されてもよい。同様に、ホウ素−リン−ケイ酸塩ガラス(BPSG)層がTEOS層の上方に堆積されることもできる。また、金属化層および絶縁層も酸化層134の上方に堆積されることができる。
【0031】
図9は本発明の第2の例示的実施形態を示す。画素セル213は、材料層150が酸化層134を有する格子界面155を有することを除いて、図3の画素セル113と同様である。格子界面155は、入射光136(図3)が材料層150を通って酸化層134に移動するときにあう可能性のある急激な変化をさらに低減してもよい。材料層150は、酸化層134に関して非常に高いまたは低い屈折率を有してもよく、その結果として、入射光反射40(図2)の高いパーセンテージが生じてもよい。格子界面は、フォトセンサ112によって捕捉される入射光36(図3)の量を増大してもよい。
【0032】
図10および11は、本発明の第3の例示的実施形態に従って構成された画素セル313の部分的な横断面を示す。図10の画素セル313は、シリコン基板214と酸化層234の間の格子界面235のための基部を形成する溝が図3の画素セル113の格子界面135の半長方形ではなくブレーズされた(blazed)(すなわち階段のような)形を有することを除いて、図3の画素セル113と同様である。画素セル313の感光性領域252の上を覆っているブレーズド(blazed)格子は、酸化層234とシリコン基板214の間の屈折率の相違のさらなる低減のために備えさせられる。酸化層234とシリコン基板214の間の図示されたブレーズされた界面235は、反射される入射光の30%までの減少、またはフォトセンサ112によって捕捉される入射光36の30%までの増加を達成する。
【0033】
図11は、図10の画素セル313の感光性領域252の拡大部分を示す。シリコン基板214は複数の溝244を有する。溝244は図4に関して上で説明された方法のうちのいずれ(たとえばエッチングまたはエピタキシャル成長)によってでも形成されることができる。図示されている溝244はそれぞれ少なくとも3つの側壁244a、244b、244cを有する。図示されている溝244はd’によって表された所定の深さを有する第1側壁領域244aを有する。溝244はまた、d’’によって表された所定の深さを有する第2側壁領域244bを有する。第2側壁領域244bの所定の深さd’’は第1側壁領域244aの深さd’より小さい、それと等しい、またはそれより大きい値を有することができる。第3側壁領域244cは、通常、d’’’によって表される所定の深さを有する。第3側壁領域244cの深さd’’’は、通常、第1側壁領域および第2側壁領域244a、244bの深さを合わせた深さに等しい値(すなわちd’+d’’=d’’’)を有する。所定の深さd’、d’’、d’’’は約10nmから約250nmの範囲の値を有する。
【0034】
格子(すなわち、(矢印G’で示されている)1つの溝の起点から次の溝の起点までの距離)はΛ’によって表される所定の周期を有する。格子G’の所定の周期Λ’は、約100nmから約1000nmの範囲にあってよい。
【0035】
前述の範囲は本発明の単なる例示的実施形態であり、決して限定的ではないことに留意されたい。たとえば、格子G’は1000nmより長いまたは100nmより短い周期Λを有することもできる。同様に、溝244の深さd’、d’’、d’’’は250nmより深くても、10nmより浅くてもよい。実際の周期Λ’および深さd’、d’’、d’’’は意図された用途に応じて操作されることができる。
【0036】
図12は、本発明の第4の例示的実施形態に従って構成された画素セル413を示す。画素セル413は、基板314の表面の下に形成された、第1ドープド領域212aおよび第2ドープド領域212bを有するピンフォトダイオード(pined photodiode)212を有する。図示された画素セル413は、そうでない場合は、(格子界面135を含めて)図3の画素セル113と同様である。
【0037】
本発明の画素セル113、213、313、413は、図1に示されたものと同様のイメージャダイ上の周辺回路に組み合わせられてもよい。たとえば、図1のイメージャダイの画素アレイ15は、本発明の例示的実施形態に従って構成された1つまたは複数の画素セル113、213、313、413を含むことができる。本発明の1つまたは複数の画素セル113、213、313、413を有する画素アレイを有するイメージャダイは、撮像素子に含まれることができる。撮像素子は、図13に示されているプロセッサシステム1100にさらに組み込まれることができる。プロセッサベースのシステムの例には、限定なしに、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、車両ナビゲーションシステム、ビデオ電話、監視システム、オートフォーカスシステム、スタートラッカシステム、動き検出システム、画像安定化システム、および高精細テレビ用データ圧縮システムなどがあり、それらのうちいずれのシステムも本発明を利用することができる。
【0038】
システム1100は、本発明の様々な実施形態のいずれかに従って構成された画素アレイ15(図1)の少なくとも1つの画素セル(たとえば、画素セル113、213、313、413)を有する図1に示されている構成全体を有するイメージャダイを含む撮像素子1108を含む。システム1100は一般に、バス1104を介して入力/出力(I/O)デバイス1106と通信するマイクロプロセッサなどの中央処理ユニット(CPU)1102を備える。また、撮像素子1108もバス1104を介してCPU1102と通信する。また、システム1100はランダムアクセスメモリ(RAM)1110を含み、やはりバス1104を介してCPU1102と通信する、フラッシュメモリなどのリムーバブルメモリ1115を含むことができる。撮像素子1108は、単一集積回路上に、あるいはプロセッサとは異なるチップ上にメモリストレージを有するまたは有しない、CPU、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサと組み合わされてもよい。
【0039】
本発明は、シリコン基板と酸化層の間の格子界面を有するCMOS画素セルに関して具体的に説明されてきたが、本発明は、より広い適用性を有し、いかなる撮像装置に使用されてもよいことに留意されたい。たとえば、本発明は電荷結合素子(CCD)イメージャと共に使用されてもよい。上記の説明および図面は本発明の目的、特徴、および利点を達成する好ましい実施形態を示す。いくつかの利点および好ましい実施形態が上記で説明されてきたが、代用、追加、削除、修正および/またはその他の変更が、本発明の主旨または範囲から逸脱することなく行われてもよいことを当業者は理解するであろう。したがって、本発明は前述の説明によっては限定されないが、添付の特許請求の範囲の範囲によって限定されるだけである。
【図面の簡単な説明】
【0040】
【図1】CMOSイメージャダイのブロック図である。
【図2】従来の画素セルの部分的横断面図である。
【図3】本発明の一例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図4】図3の画素セルの感光性領域の拡大部分の図である。
【図5A】反射のパーセンテージを、格子界面の基部を形成する溝の深さおよび格子界面の周期を変える関数として示す、グラフである。
【図5B】反射のパーセンテージを、格子界面の基部を形成する溝の深さおよび格子界面の周期を変える関数として示す、グラフである。
【図6】図4の感光性領域の製作におけるある段階の図である。
【図7】図4の感光性領域の製作におけるある段階の図である。
【図8】図4の感光性領域の製作におけるある段階の図である。
【図9】本発明の第2の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図10】本発明の第3の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図11】本発明の第3の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図12】本発明の第4の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図13】本発明の一例示的実施形態に従って構成されたプロセッサシステムの概略図である。
【技術分野】
【0001】
本発明は、一般に撮像素子(imaging device)、および特に格子界面(grated interface)を有する画素セル(pixel cell)、ならびに格子界面を有する画素セルを形成する方法に関する。
【背景技術】
【0002】
ダイ、たとえば、電荷結合素子(CCD)や相補型金属酸化膜半導体(CMOS)ダイなどのイメージャダイを含む集積回路は、一般にフォトイメージング用途に使用されてきた。
【0003】
CMOSイメージャダイなどのイメージャダイは、通常、単一チップ上の画素アレイに数千個の画素を含む。画素は光を電気信号に変換し、その後この電気信号は、たとえばプロセッサなどの電気デバイスに記憶され、リコールすることができる。記憶されている電気信号は、たとえば、コンピュータスクリーンまたは印刷可能な媒体上にイメージを生成するためにリコールすることができる。
【0004】
例示的CMOS撮像回路、その処理ステップ、および撮像回路の様々なCMOS素子の機能の詳細な説明は、たとえば米国特許第6140630号、米国特許第6376868号、米国特許第6310366号、米国特許第6326652号、米国特許第6204524号、および米国特許第6333205号に記載されていて、これらの特許はいずれもMicron Technology,Inc.に譲渡されている。前述の各特許の開示は、全体として参照により本明細書に組み込まれている。
【0005】
図1は、イメージャダイ10のブロック図を示し、その中にCMOSイメージャデバイス8が形成されている。CMOSイメージャデバイス8は、所定の数の列および行内に配列された複数の画素を備える画素アレイ15を有する。画素アレイ15内の各行の画素セルは行選択ラインによって全て同時にオンにされ、各列の画素セルはそれぞれの列選択ラインによって選択的に出力される。複数の行ラインおよび列ラインは画素アレイ15全体に備えられるる。行ラインは、行アドレスデコーダ2に応答して行ドライバ1によって順次選択的に活性化され、列選択ラインは列アドレスデコーダ4に応答して列ドライバ3によって各行の活性化のために順次選択的に活性化される。CMOSイメージャデバイス8は、画素読み出しに適当な行ラインおよび列ラインを選択するアドレスデコーダ2、4、および選択された行ラインおよび列ラインの駆動トランジスタに駆動電圧を印加する行駆動回路および列駆動回路1、3を制御する、制御回路5によって作動される。
【0006】
画素出力信号は、通常、リセットされた場合に電荷蓄積ノードから取り出される画素リセット信号Vrst、および画像によって生成された電荷がノードに移動された後で蓄積ノードから取り出される画素画像信号Vsigを含む。Vrst信号およびVsig信号は、サンプルアンドホールド回路6によって読み出され、画素に影響を与える光の量を表す画素セルごとの差信号(Vrst−Vsig)を生成する差動増幅器7によって減算される。この差信号は、アナログデジタルコンバータ(ADC)9によってデジタル化される。次いで、デジタル化された画素差信号は、デジタル画像を形成し出力する画像プロセッサ11に供給される。さらに、図1に示されているように、CMOSイメージャデバイス8は、イメージャダイ10を形成する単一半導体チップ上に含まれてもよい。
【0007】
図1の画素アレイ15に組み込まれることができる従来の画素セル13の部分的断面図が図2に示されている。図示されている画素セル13は、通常、p型基板14にp領域12aおよびn領域12bを有するフォトセンサ12を含む。基板14は、通常、p型シリコン基板である。フォトセンサ12のp領域12aは、通常、フォトセンサ12の効率の良い動作のためにp型基板14の電位に結合される。画素セル13はまた、関連するゲート16を備えたトランスファトランジスタ、より高濃度にドープされたp型ウェル20内に形成されたフローティング拡散領域18、および関連するゲート22を備えたリセットトランジスタを有する。リセットトランジスタ22は、電荷移動の前にフローティング拡散領域18を所定の電荷レベル(すなわち、電源電圧Vaa−pixレベル)にリセットするために使用される電源電圧Vaa−pixに接続された関連するソース/ドレイン領域30を有する。
【0008】
実施過程では、フォトセンサ12のp領域12aの表面に当たる光源38からの入射光36は電子を発生し、これらの電子はn領域12bに集められる。トランスファゲート16がオンの場合、n領域12b内の発生された電子は、フォトセンサ12とフローティング拡散領域18の間に存在する電位差の結果としてフローティング拡散領域18に移動される。フローティング拡散領域18は、フローティング拡散領域18によって蓄積された電荷を受け取るソースフォロアトランジスタ24のゲートに結合され、電荷に対応する電圧を行選択トランジスタ26の第1ソース/ドレイン端子に移動する。行選択制御信号RSが高くなった場合、発生された電荷に対応する電圧は、列ライン28に移動され、そこでサンプルアンドホールド回路6(図1)などのサンプル/ホールド回路および処理回路によってさらに処理される。
【0009】
図示されている画素セル13は2つの分離(アイソレーション)領域、すなわちシャロートレンチ分離(STI)領域32間に形成される。画素セル13はイメージャダイの画素アレイ(たとえば、イメージャダイ10の画素アレイ15(図1))に組み込まれることができる何百または何千もの画素のうちの1つだけなので、STI領域32は隣接する画素間のクロストークを防止する。
【0010】
画素セル13は、通常、基板14の表面の上を覆う酸化層34と共に形成される。様々な他の層(図示されていない)が、通常、画素セル13の上方に堆積される。たとえば、オルトケイ酸テトラエチル(Si(OC2H5)4)(TEOS)層が酸化層34の上方に堆積されてもよい。同様に、ホウ素−リン−ケイ酸塩ガラス(BPSG)層がTEOS層の上方に堆積されることもできる。金属化層および絶縁層も画素セル13の上方に堆積されることができる。
【0011】
基板14の上方に酸化層34を堆積する1つの悪影響は、入射光36の反射である。動作において、光源38からの入射光36は、フォトセンサ12のp領域12aに当たる前に酸化層34に出会う。酸化層の屈折率は1.6ほどに低いことがある;一方、(シリコンで形成された)基板14の屈折率は4.0ほどに高いことがある。屈折率の1.6から4.0への急激な変化の結果、高いパーセンテージの入射光反射40が生じる。反射される入射光36のパーセンテージは以下の式を使用して決定されることができる:
(1) 反射=|X−Y|2/(X+Y)2;
式中、Xは酸化層34の屈折率を表し、Yは基板14の屈折率を表す。前述の例では、反射パーセンテージは|4.0−1.6|2/(4.0+1.6)2〜18%である。したがって、フォトセンサ12は、フォトセンサ12がさらされる入射光36の約18%を捕捉しそこなう。これは望ましくない。
【0012】
したがって、反射される入射光のパーセンテージを低減することによってより大きなパーセンテージの入射光を捕捉することができる画素セルに対する要望および必要がある。
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明は、従来の画素に比較して、より大きなパーセンテージの入射光を捕捉することがきる画素セルを提供する。
【課題を解決するための手段】
【0014】
本発明は、シリコン基板の中のフォトセンサと、前記フォトセンサの上方に設けられた酸化層と、を有する画素セルに関し、前記酸化層はシリコン基板との間に格子界面を有する。格子界面はより大きなパーセンテージの入射光が捕捉されることができることを許容し、これは当技術分野に関する大きな改善である。
【0015】
本発明の前述の特徴および利点は、添付の図面に関して提供される以下の詳細な説明から、より明瞭に理解されるであろう。
【発明を実施するための最良の形態】
【0016】
以下の詳細な説明では、本明細書の一部を形成し、本発明が実施されてもよい具体的な実施形態を例として示す添付の図面が参照される。これらの実施形態は、当業者が本発明を実施することができるようにするのに十分詳細に説明され、他の実施形態が利用されてもよいこと、および、構造的、論理的、および電気的変更が本発明の主旨および範囲から逸脱することなく行われてもよいことが理解されるものとする。説明された処理ステップの進行は本発明の実施形態の例示である;ただし、一連のステップは、本明細書中で説明されたことに限定されず、必然的にある順序で発生するステップを除いて、当技術分野で知られているように変更されてもよい。
【0017】
用語「半導体基板」、「シリコン基板」、および「基板」は、いかなる半導体ベースの構造体をも含むと理解されるものとする。半導体構造体は、シリコン、シリコン−オン−インシュレータ(SOI)、シリコン−オン−サファイア(SOS)、シリコン−ゲルマニウム、ドープされた半導体およびドープされていない半導体、ベース半導体基盤によって支持されるシリコンのエピタキシャル層、ならびにその他の半導体構造体を含むと理解されるべきである。以下の説明で基板が参照される場合、前の諸プロセスステップは、ベース半導体または基板内にまたはその上方に領域または接合部を形成するために利用されていてもよい。
【0018】
本明細書中で使用される用語「画素」は、光子を電気信号に変換するフォトセンサを含む光素子ユニットセルを指す。例示のために、単一の代表画素およびその形成方式が本明細書中の図および説明において示される。ただし、通常、複数の同様の画素の製作が同時に進行する。したがって、以下の詳細な説明は限定的な意味で取られるのではなく、本発明の範囲は添付の特許請求の範囲によってだけ規定される。
【0019】
本明細書中で使用される用語「格子界面(grated interface)」または「格子(grating)」は、2つの材料層間の界面を指し、2つの材料層のうちの1つが少なくとも1つの溝を有し、2つの材料層のうちのもう1つは少なくとも1つの溝の中におよび上方に備えられる。
【0020】
次に、同様の参照番号は同様の要素を示す図を参照すると、図3は本発明の一実施形態に従って構成された例示的画素セル113を示す。画素セル113は、フォトセンサ112を含む基板114の酸化層134と感光性領域152の間に格子界面135を有するというかなり大きな改善を除けば、図2の画素セル13と同様である。
【0021】
画素セル113の格子界面135は、酸化層134と基板114の間のハイブリッド屈折率を生成するのに役立つ。図2の画素セル13とは対照的に、入射光36が画素セル113に当たるとき、この光は酸化層34(図2)と基板14(図2)の間の屈折率の急激な変化にあわない。そうではなく、ハイブリッド屈折率は酸化層134のそれより高いが、シリコン基板114のそれより低く、それによって、従来の画素セル13(図2)に見られる入射光の反射40(図2)のパーセンテージを低減する。
【0022】
図4は、図3の画素セル113の感光性領域152(フォトセンサ112を含む)の拡大された部分を示す。図4は酸化層134が基板114の中に形成された溝144の中に且つ上方に備えられることを示す。(1つの溝144の起点から次の溝144の起点までの(矢印Gで示されている)距離として測定される)各格子は、Λで表されている所定の周期を有する。格子Gの所定の周期Λは約100nmから約1000nmの範囲にあってよい。溝144はまた、dで表される所定の深さも有する。溝144の深さdは約10nmから約250nmの範囲にあるべきである。
【0023】
前述の範囲は、本発明の単なる例示的実施形態であって、決して限定的ではないことに留意されたい。たとえば、格子は1000nmより長いまたは100nmより短い周期Λを有することができる。同様に、溝144の深さdは250nmより深くても、あるいは10nmより浅くてもよい。実際の周期Λおよび深さdは、フォトセンサ112によって捕捉されることを意図された入射光の特定の波長に合わせて最適化されることができる。図4の溝144は、半長方形(semi-rectangular)として示されているが、そのようには限定されない。そうではなく、溝144の実際の寸法は、意図された用途に依存する。
【0024】
図5Aおよび5Bは、入射光36(図3)の反射のパーセンテージを本発明の例示的実施形態の格子の周期Λおよび溝の深さdを変える関数として表すグラフである。図5Aは入射光反射のパーセンテージを本発明の画素セル113内の格子の周期Λを変える関数として示す。図5Aに示されているように、格子は100nmに等しい一定の深さdを有する。入射光反射のパーセンテージは、図2に関して上記で論じられたように、格子なしでは約18%である。入射光反射のパーセンテージは周期Λが1000nmのところでは続いて高いままである。しかし、格子の周期Λが低減されるにつれて、入射光反射のパーセンテージは340nmの周期Λのところではほとんどなくされる。格子がさらに低減されるにつれて、入射光反射のパーセンテージは増加する。
【0025】
図5Bは入射光反射のパーセンテージを溝144(図4)の深さdの関数として示す。図示されているように、格子は340nmに等しい一定の周期Λを有する。入射光反射は、溝144(図4)の深さが増加するにつれて減少し、溝が100nmの深さdを有するとき、ほとんどなくされる。しかし、溝の深さが100nmの後で増加するにつれて、入射光反射のパーセンテージも増加する。したがって、実際の周期Λおよび深さdは、所望の反射量に応じて変えられることができる。
【0026】
図6〜8は、図4の感光性領域152を形成する例示的方法の諸段階を示す。図6はシリコン基板114の中に形成されたフォトセンサ112を示す。フォトセンサ112は基板114内に形成された第1ドープド領域112aおよび第2ドープド領域12bを有する。フォトセンサ112の第1ドープド領域112aは、通常、効率のよい動作のために基板114の電位に結合される。たとえば、基板114がp型基板の場合、第1ドープド領域112aは、通常、p領域である。逆に、第2ドープド領域112bは、通常、p型またはn型領域の他方の型の領域である。たとえば、基板114がp型基板の場合、第2ドープド領域112bは、通常、n型領域である。前述の例は決して限定的ではないことに留意されたい。たとえば、第1ドープド領域112aおよび基板114は、n型ドーパントでドープされることもでき、第2ドープド領域112bはp型ドーパントでドープされることもできる。
【0027】
フォトセンサ112は、フォトダイオードとして図示されているが、決して限定されることを意図するものではない。たとえば、フォトセンサ112は、光子を入射光から蓄積され呼び戻されることができる電荷に変換することが可能な、いかなる感光性領域でもよい。
【0028】
図7は、フォトセンサ112の上を覆っているシリコン基板の中に形成された複数の溝144を示す。溝144は、シリコン基板114内に凹みを生成する化学エッチング、反応性イオンエッチング(RIE)、またはその他の技法によって形成されることができる。格子界面のための基部を形成する溝144を生成する前述の方法は、決して限定的ではないことに留意されたい。たとえば、溝144はまた、フォトレジストパターンをシリコン基板に張り付け、エピタキシャル成長によってシリコン基板材料の列を生成することによって形成されることもでき、この場合、溝144は各シリコン基板材料の列の間に形成される。
【0029】
図8は、溝144の上方におよびその中に提供され、それによって所定の周期Λを有し所定の深さdを有する格子界面Gを生成する酸化層134を示す。
【0030】
図6〜8は、画素セル113を形成する単に1つの例示的方法を示すだけであり、この方法が限定的であることを意図するものではないことに留意されたい。たとえば、複数の溝144は、フォトセンサ112を形成する前に(すなわち、前述のドーピングステップの前に)形成されることができる。また、様々な材料層(図示されていない)が酸化層134の上方に堆積されてもよいことにも留意されたい。たとえば、オルトケイ酸テトラエチル(Si(OC2H5)4)(TEOS)層は酸化層134の上方に堆積されてもよい。同様に、ホウ素−リン−ケイ酸塩ガラス(BPSG)層がTEOS層の上方に堆積されることもできる。また、金属化層および絶縁層も酸化層134の上方に堆積されることができる。
【0031】
図9は本発明の第2の例示的実施形態を示す。画素セル213は、材料層150が酸化層134を有する格子界面155を有することを除いて、図3の画素セル113と同様である。格子界面155は、入射光136(図3)が材料層150を通って酸化層134に移動するときにあう可能性のある急激な変化をさらに低減してもよい。材料層150は、酸化層134に関して非常に高いまたは低い屈折率を有してもよく、その結果として、入射光反射40(図2)の高いパーセンテージが生じてもよい。格子界面は、フォトセンサ112によって捕捉される入射光36(図3)の量を増大してもよい。
【0032】
図10および11は、本発明の第3の例示的実施形態に従って構成された画素セル313の部分的な横断面を示す。図10の画素セル313は、シリコン基板214と酸化層234の間の格子界面235のための基部を形成する溝が図3の画素セル113の格子界面135の半長方形ではなくブレーズされた(blazed)(すなわち階段のような)形を有することを除いて、図3の画素セル113と同様である。画素セル313の感光性領域252の上を覆っているブレーズド(blazed)格子は、酸化層234とシリコン基板214の間の屈折率の相違のさらなる低減のために備えさせられる。酸化層234とシリコン基板214の間の図示されたブレーズされた界面235は、反射される入射光の30%までの減少、またはフォトセンサ112によって捕捉される入射光36の30%までの増加を達成する。
【0033】
図11は、図10の画素セル313の感光性領域252の拡大部分を示す。シリコン基板214は複数の溝244を有する。溝244は図4に関して上で説明された方法のうちのいずれ(たとえばエッチングまたはエピタキシャル成長)によってでも形成されることができる。図示されている溝244はそれぞれ少なくとも3つの側壁244a、244b、244cを有する。図示されている溝244はd’によって表された所定の深さを有する第1側壁領域244aを有する。溝244はまた、d’’によって表された所定の深さを有する第2側壁領域244bを有する。第2側壁領域244bの所定の深さd’’は第1側壁領域244aの深さd’より小さい、それと等しい、またはそれより大きい値を有することができる。第3側壁領域244cは、通常、d’’’によって表される所定の深さを有する。第3側壁領域244cの深さd’’’は、通常、第1側壁領域および第2側壁領域244a、244bの深さを合わせた深さに等しい値(すなわちd’+d’’=d’’’)を有する。所定の深さd’、d’’、d’’’は約10nmから約250nmの範囲の値を有する。
【0034】
格子(すなわち、(矢印G’で示されている)1つの溝の起点から次の溝の起点までの距離)はΛ’によって表される所定の周期を有する。格子G’の所定の周期Λ’は、約100nmから約1000nmの範囲にあってよい。
【0035】
前述の範囲は本発明の単なる例示的実施形態であり、決して限定的ではないことに留意されたい。たとえば、格子G’は1000nmより長いまたは100nmより短い周期Λを有することもできる。同様に、溝244の深さd’、d’’、d’’’は250nmより深くても、10nmより浅くてもよい。実際の周期Λ’および深さd’、d’’、d’’’は意図された用途に応じて操作されることができる。
【0036】
図12は、本発明の第4の例示的実施形態に従って構成された画素セル413を示す。画素セル413は、基板314の表面の下に形成された、第1ドープド領域212aおよび第2ドープド領域212bを有するピンフォトダイオード(pined photodiode)212を有する。図示された画素セル413は、そうでない場合は、(格子界面135を含めて)図3の画素セル113と同様である。
【0037】
本発明の画素セル113、213、313、413は、図1に示されたものと同様のイメージャダイ上の周辺回路に組み合わせられてもよい。たとえば、図1のイメージャダイの画素アレイ15は、本発明の例示的実施形態に従って構成された1つまたは複数の画素セル113、213、313、413を含むことができる。本発明の1つまたは複数の画素セル113、213、313、413を有する画素アレイを有するイメージャダイは、撮像素子に含まれることができる。撮像素子は、図13に示されているプロセッサシステム1100にさらに組み込まれることができる。プロセッサベースのシステムの例には、限定なしに、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、車両ナビゲーションシステム、ビデオ電話、監視システム、オートフォーカスシステム、スタートラッカシステム、動き検出システム、画像安定化システム、および高精細テレビ用データ圧縮システムなどがあり、それらのうちいずれのシステムも本発明を利用することができる。
【0038】
システム1100は、本発明の様々な実施形態のいずれかに従って構成された画素アレイ15(図1)の少なくとも1つの画素セル(たとえば、画素セル113、213、313、413)を有する図1に示されている構成全体を有するイメージャダイを含む撮像素子1108を含む。システム1100は一般に、バス1104を介して入力/出力(I/O)デバイス1106と通信するマイクロプロセッサなどの中央処理ユニット(CPU)1102を備える。また、撮像素子1108もバス1104を介してCPU1102と通信する。また、システム1100はランダムアクセスメモリ(RAM)1110を含み、やはりバス1104を介してCPU1102と通信する、フラッシュメモリなどのリムーバブルメモリ1115を含むことができる。撮像素子1108は、単一集積回路上に、あるいはプロセッサとは異なるチップ上にメモリストレージを有するまたは有しない、CPU、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサと組み合わされてもよい。
【0039】
本発明は、シリコン基板と酸化層の間の格子界面を有するCMOS画素セルに関して具体的に説明されてきたが、本発明は、より広い適用性を有し、いかなる撮像装置に使用されてもよいことに留意されたい。たとえば、本発明は電荷結合素子(CCD)イメージャと共に使用されてもよい。上記の説明および図面は本発明の目的、特徴、および利点を達成する好ましい実施形態を示す。いくつかの利点および好ましい実施形態が上記で説明されてきたが、代用、追加、削除、修正および/またはその他の変更が、本発明の主旨または範囲から逸脱することなく行われてもよいことを当業者は理解するであろう。したがって、本発明は前述の説明によっては限定されないが、添付の特許請求の範囲の範囲によって限定されるだけである。
【図面の簡単な説明】
【0040】
【図1】CMOSイメージャダイのブロック図である。
【図2】従来の画素セルの部分的横断面図である。
【図3】本発明の一例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図4】図3の画素セルの感光性領域の拡大部分の図である。
【図5A】反射のパーセンテージを、格子界面の基部を形成する溝の深さおよび格子界面の周期を変える関数として示す、グラフである。
【図5B】反射のパーセンテージを、格子界面の基部を形成する溝の深さおよび格子界面の周期を変える関数として示す、グラフである。
【図6】図4の感光性領域の製作におけるある段階の図である。
【図7】図4の感光性領域の製作におけるある段階の図である。
【図8】図4の感光性領域の製作におけるある段階の図である。
【図9】本発明の第2の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図10】本発明の第3の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図11】本発明の第3の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図12】本発明の第4の例示的実施形態に従って構成された画素セルの部分的横断面図である。
【図13】本発明の一例示的実施形態に従って構成されたプロセッサシステムの概略図である。
【特許請求の範囲】
【請求項1】
シリコン基板の中のフォトセンサと、
前記フォトセンサの上に備えられた酸化層であって、前記酸化層と前記基板が格子界面を定める、酸化層と、
を備える画素セル。
【請求項2】
前記格子界面は半長方形格子である、請求項1に記載の画素セル。
【請求項3】
前記半長方形格子は約100nmから約1000nmまでの範囲内の周期を有する、請求項2に記載の画素セル。
【請求項4】
前記格子は340nmの周期を有する、請求項3に記載の画素セル。
【請求項5】
前記半長方形格子は約10nmから約250nmまでの範囲内の深さを有する、請求項2に記載の画素セル。
【請求項6】
前記格子は100nmの深さを有する、請求項5に記載の画素セル。
【請求項7】
前記格子界面はブレーズド格子である、請求項1に記載の画素セル。
【請求項8】
前記ブレーズド格子は約100nmから約1000nmの範囲内の周期を有する、請求項7に記載の画素セル。
【請求項9】
前記ブレーズド格子は第1深さおよび第2深さを有する溝を有する、請求項7に記載の画素セル。
【請求項10】
前記第1および第2深さは約10nmから約250nmまでの範囲内の深さを有する、請求項9に記載の画素セル。
【請求項11】
前記フォトセンサはフォトダイオードである、請求項1に記載の画素セル。
【請求項12】
前記フォトセンサは第1ドープド領域および第2ドープド領域を有するフォトダイオードである、請求項11に記載の画素セル。
【請求項13】
前記第1ドープド領域はp型領域である、請求項12に記載の画素セル。
【請求項14】
前記第2ドープド領域はn型領域である、請求項13に記載の画素セル。
【請求項15】
前記フォトセンサはピンフォトダイオードである、請求項11に記載の画素セル。
【請求項16】
前記酸化層の上方に材料層をさらに備える、請求項1に記載の画素セル。
【請求項17】
前記材料層および前記酸化層は第2格子界面を定める、請求項16に記載の画素セル。
【請求項18】
前記材料層はオルトケイ酸テトラエチル(TEOS)層である、請求項16に記載の画素セル。
【請求項19】
前記TEOS層の上方のホウ素−リン−ケイ酸塩ガラス(BPSG)層をさらに備える、請求項18に記載の画素セル。
【請求項20】
画素セルのアレイを有する集積回路であって、
前記アレイの少なくとも1つの画素セルは、
シリコン基板であって、その中に形成されるフォトセンサと、前記フォトセンサの上方に配置された複数の溝を有する、シリコン基板と、
前記複数の溝の中に且つ上方に備えられた酸化層であり、前記酸化層と前記溝の間に格子界面を形成する、酸化層と、
を有する、集積回路。
【請求項21】
前記複数の溝は、ほぼ半長方形の形を有する、請求項20に記載の集積回路。
【請求項22】
前記半長方形格子は約100nmから約1000nmまでの範囲内の周期を有する、請求項21に記載の集積回路。
【請求項23】
前記半長方形格子は340nmの周期を有する、請求項22に記載の集積回路。
【請求項24】
前記複数の溝の少なくとも1つは約10nmから約250nmまでの範囲内の所定の深さを有する、請求項21に記載の集積回路。
【請求項25】
前記溝は100nmの深さを有する、請求項24に記載の集積回路。
【請求項26】
前記格子界面はブレーズド格子である、請求項20に記載の集積回路。
【請求項27】
第1側壁領域は第1深さを有し、第2側壁領域は第2深さを有し、第3側壁領域は第3深さを有する、請求項26に記載の集積回路。
【請求項28】
前記第1、第2、および第3深さは約10nmから約250nmまでの範囲内にある、請求項27に記載の集積回路。
【請求項29】
前記フォトセンサはフォトダイオードである、請求項20に記載の集積回路。
【請求項30】
前記フォトダイオードはピンフォトダイオードである、請求項29に記載の集積回路。
【請求項31】
プロセッサと、
前記プロセッサと結合された撮像素子と、
読み出し回路と、
を備える画像処理システムであり、
前記撮像素子は複数の画素セルを含む撮像アレイを備え、
少なくとも1つの画素セルは、
シリコン基板の中のフォトセンサと、
前記フォトセンサの上方の酸化層であって、前記酸化層と前記基板は格子界面を定める、酸化層と、
を備え、
前記読み出し回路は、前記半導体基板内にあって、前記フォトセンサからの信号を提供する、
画像処理システム。
【請求項32】
前記格子界面は半長方形格子である、請求項31に記載の画像処理システム。
【請求項33】
前記格子界面はブレーズド格子である、請求項31に記載の画像処理システム。
【請求項34】
前記画素セルは前記酸化層の上方の材料層をさらに備える、請求項31に記載の画像処理システム。
【請求項35】
前記材料層および前記酸化層は第2格子界面を定める、請求項34に記載の画像処理システム。
【請求項36】
前記フォトセンサはフォトダイオードである、請求項31に記載の画像処理システム。
【請求項37】
前記フォトセンサはピンフォトダイオードである、請求項31に記載の画像処理システム。
【請求項38】
画素セルを形成する方法であって、
シリコン基板の中のうちのフォトセンサ専用のエリアの上方に、複数の溝を形成し、
前記複数の溝の内部及び上方に酸化膜を備えさせ、前記酸化膜と前記複数の溝との間に格子界面を形成する、
方法。
【請求項39】
さらに、前記専用エリアの中の前記シリコン基板の中にフォトセンサを形成する、請求項38に記載の方法。
【請求項40】
フォトセンサの形成は、p型およびn型ドーパントを有する前記シリコン基板をドープする、請求項39に記載の方法。
【請求項41】
前記ドーピングの結果としてピンフォトダイオードとなる、請求項40に記載の方法。
【請求項42】
前記複数の溝は前記シリコン基板をエッチングすることによって形成される、請求項38に記載の方法。
【請求項43】
前記シリコン基板の前記エッチングは反応性イオンエッチングによって行われる、請求項42に記載の方法。
【請求項44】
前記シリコン基板の前記エッチングは化学エッチングによって行われる、請求項42に記載の方法。
【請求項45】
前記複数の溝は、前記シリコン基板の上方にフォトレジストを備えさえること、且つ、複数のシリコン列を形成すること、によって形成される、請求項38に記載の方法。
【請求項46】
前記複数のシリコン列はエピタキシャル成長によって形成される、請求項45に記載の方法。
【請求項47】
前記複数の溝は、ほぼ半長方形の形として形成される、請求項38に記載の方法。
【請求項48】
前記複数の溝のうちの少なくとも1つは、約10nmから約250nmまでの範囲内の所定の深さを有するように形成される、請求項38に記載の方法。
【請求項49】
前記格子界面は約100nmから約1000nmまでの範囲内の所定の周期を有する、請求項38に記載の方法。
【請求項50】
前記複数の溝のうちの少なくとも1つは、前記酸化層と前記基板の間のブレーズド格子界面を定めるように、少なくとも3つの側壁領域を有するように形成される、請求項38に記載の方法。
【請求項1】
シリコン基板の中のフォトセンサと、
前記フォトセンサの上に備えられた酸化層であって、前記酸化層と前記基板が格子界面を定める、酸化層と、
を備える画素セル。
【請求項2】
前記格子界面は半長方形格子である、請求項1に記載の画素セル。
【請求項3】
前記半長方形格子は約100nmから約1000nmまでの範囲内の周期を有する、請求項2に記載の画素セル。
【請求項4】
前記格子は340nmの周期を有する、請求項3に記載の画素セル。
【請求項5】
前記半長方形格子は約10nmから約250nmまでの範囲内の深さを有する、請求項2に記載の画素セル。
【請求項6】
前記格子は100nmの深さを有する、請求項5に記載の画素セル。
【請求項7】
前記格子界面はブレーズド格子である、請求項1に記載の画素セル。
【請求項8】
前記ブレーズド格子は約100nmから約1000nmの範囲内の周期を有する、請求項7に記載の画素セル。
【請求項9】
前記ブレーズド格子は第1深さおよび第2深さを有する溝を有する、請求項7に記載の画素セル。
【請求項10】
前記第1および第2深さは約10nmから約250nmまでの範囲内の深さを有する、請求項9に記載の画素セル。
【請求項11】
前記フォトセンサはフォトダイオードである、請求項1に記載の画素セル。
【請求項12】
前記フォトセンサは第1ドープド領域および第2ドープド領域を有するフォトダイオードである、請求項11に記載の画素セル。
【請求項13】
前記第1ドープド領域はp型領域である、請求項12に記載の画素セル。
【請求項14】
前記第2ドープド領域はn型領域である、請求項13に記載の画素セル。
【請求項15】
前記フォトセンサはピンフォトダイオードである、請求項11に記載の画素セル。
【請求項16】
前記酸化層の上方に材料層をさらに備える、請求項1に記載の画素セル。
【請求項17】
前記材料層および前記酸化層は第2格子界面を定める、請求項16に記載の画素セル。
【請求項18】
前記材料層はオルトケイ酸テトラエチル(TEOS)層である、請求項16に記載の画素セル。
【請求項19】
前記TEOS層の上方のホウ素−リン−ケイ酸塩ガラス(BPSG)層をさらに備える、請求項18に記載の画素セル。
【請求項20】
画素セルのアレイを有する集積回路であって、
前記アレイの少なくとも1つの画素セルは、
シリコン基板であって、その中に形成されるフォトセンサと、前記フォトセンサの上方に配置された複数の溝を有する、シリコン基板と、
前記複数の溝の中に且つ上方に備えられた酸化層であり、前記酸化層と前記溝の間に格子界面を形成する、酸化層と、
を有する、集積回路。
【請求項21】
前記複数の溝は、ほぼ半長方形の形を有する、請求項20に記載の集積回路。
【請求項22】
前記半長方形格子は約100nmから約1000nmまでの範囲内の周期を有する、請求項21に記載の集積回路。
【請求項23】
前記半長方形格子は340nmの周期を有する、請求項22に記載の集積回路。
【請求項24】
前記複数の溝の少なくとも1つは約10nmから約250nmまでの範囲内の所定の深さを有する、請求項21に記載の集積回路。
【請求項25】
前記溝は100nmの深さを有する、請求項24に記載の集積回路。
【請求項26】
前記格子界面はブレーズド格子である、請求項20に記載の集積回路。
【請求項27】
第1側壁領域は第1深さを有し、第2側壁領域は第2深さを有し、第3側壁領域は第3深さを有する、請求項26に記載の集積回路。
【請求項28】
前記第1、第2、および第3深さは約10nmから約250nmまでの範囲内にある、請求項27に記載の集積回路。
【請求項29】
前記フォトセンサはフォトダイオードである、請求項20に記載の集積回路。
【請求項30】
前記フォトダイオードはピンフォトダイオードである、請求項29に記載の集積回路。
【請求項31】
プロセッサと、
前記プロセッサと結合された撮像素子と、
読み出し回路と、
を備える画像処理システムであり、
前記撮像素子は複数の画素セルを含む撮像アレイを備え、
少なくとも1つの画素セルは、
シリコン基板の中のフォトセンサと、
前記フォトセンサの上方の酸化層であって、前記酸化層と前記基板は格子界面を定める、酸化層と、
を備え、
前記読み出し回路は、前記半導体基板内にあって、前記フォトセンサからの信号を提供する、
画像処理システム。
【請求項32】
前記格子界面は半長方形格子である、請求項31に記載の画像処理システム。
【請求項33】
前記格子界面はブレーズド格子である、請求項31に記載の画像処理システム。
【請求項34】
前記画素セルは前記酸化層の上方の材料層をさらに備える、請求項31に記載の画像処理システム。
【請求項35】
前記材料層および前記酸化層は第2格子界面を定める、請求項34に記載の画像処理システム。
【請求項36】
前記フォトセンサはフォトダイオードである、請求項31に記載の画像処理システム。
【請求項37】
前記フォトセンサはピンフォトダイオードである、請求項31に記載の画像処理システム。
【請求項38】
画素セルを形成する方法であって、
シリコン基板の中のうちのフォトセンサ専用のエリアの上方に、複数の溝を形成し、
前記複数の溝の内部及び上方に酸化膜を備えさせ、前記酸化膜と前記複数の溝との間に格子界面を形成する、
方法。
【請求項39】
さらに、前記専用エリアの中の前記シリコン基板の中にフォトセンサを形成する、請求項38に記載の方法。
【請求項40】
フォトセンサの形成は、p型およびn型ドーパントを有する前記シリコン基板をドープする、請求項39に記載の方法。
【請求項41】
前記ドーピングの結果としてピンフォトダイオードとなる、請求項40に記載の方法。
【請求項42】
前記複数の溝は前記シリコン基板をエッチングすることによって形成される、請求項38に記載の方法。
【請求項43】
前記シリコン基板の前記エッチングは反応性イオンエッチングによって行われる、請求項42に記載の方法。
【請求項44】
前記シリコン基板の前記エッチングは化学エッチングによって行われる、請求項42に記載の方法。
【請求項45】
前記複数の溝は、前記シリコン基板の上方にフォトレジストを備えさえること、且つ、複数のシリコン列を形成すること、によって形成される、請求項38に記載の方法。
【請求項46】
前記複数のシリコン列はエピタキシャル成長によって形成される、請求項45に記載の方法。
【請求項47】
前記複数の溝は、ほぼ半長方形の形として形成される、請求項38に記載の方法。
【請求項48】
前記複数の溝のうちの少なくとも1つは、約10nmから約250nmまでの範囲内の所定の深さを有するように形成される、請求項38に記載の方法。
【請求項49】
前記格子界面は約100nmから約1000nmまでの範囲内の所定の周期を有する、請求項38に記載の方法。
【請求項50】
前記複数の溝のうちの少なくとも1つは、前記酸化層と前記基板の間のブレーズド格子界面を定めるように、少なくとも3つの側壁領域を有するように形成される、請求項38に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公表番号】特表2008−507152(P2008−507152A)
【公表日】平成20年3月6日(2008.3.6)
【国際特許分類】
【出願番号】特願2007−522578(P2007−522578)
【出願日】平成17年7月15日(2005.7.15)
【国際出願番号】PCT/US2005/025076
【国際公開番号】WO2006/019968
【国際公開日】平成18年2月23日(2006.2.23)
【出願人】(591020009)マイクロン テクノロジー インコーポレイテッド (30)
【氏名又は名称原語表記】MICRON TECHNOLOGY,INCORPORATED
【Fターム(参考)】
【公表日】平成20年3月6日(2008.3.6)
【国際特許分類】
【出願日】平成17年7月15日(2005.7.15)
【国際出願番号】PCT/US2005/025076
【国際公開番号】WO2006/019968
【国際公開日】平成18年2月23日(2006.2.23)
【出願人】(591020009)マイクロン テクノロジー インコーポレイテッド (30)
【氏名又は名称原語表記】MICRON TECHNOLOGY,INCORPORATED
【Fターム(参考)】
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