【課題】ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制する。
【解決手段】トレンチ６の先端部に形成されたｎ^-型チャネル層７がトレンチ６の長辺に位置する部分よりも膜厚が厚くなるため、そのトレンチ６の先端部においてＪＦＥＴ構造が構成されないようにする。例えば、トレンチ６の先端部をｐ⁺型領域２０にて埋め尽くすようにする。これにより、トレンチ６の先端部のＪＦＥＴ構造の閾値がトレンチ６の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造のＪＦＥＴもしくはＭＯＳＦＥＴを備えた炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、トレンチ構造のＪＦＥＴを備えたＳｉＣ半導体装置が特許文献１、２に開示されている。図７は、この従来のＳｉＣ半導体装置を示した図であり、図７（ａ）は、平面パターン図、図７（ｂ）は、図７（ａ）のＸ−Ｘ’断面図、図７（ｂ）は、図７（ａ）のＹ−Ｙ’断面図である。
【０００３】
この図に示されるように、ｎ⁺型ＳｉＣ基板Ｊ１上に、ｎ^-型ドリフト層Ｊ２とｐ⁺型の第１ゲート領域Ｊ３およびｎ⁺型ソース領域Ｊ４を順に形成したのち、これらを貫通するトレンチＪ５を形成し、このトレンチＪ５内にｎ^-型チャネル層Ｊ６およびｐ⁺型の第２ゲート領域Ｊ７を形成した構造としている。そして、図示しないが第２ゲート領域Ｊ７に対して電気的に接続したゲート電極に印加するゲート電圧を制御することにより、ｎ⁺型ソース領域Ｊ４に電気的に接続されたソース電極とｎ⁺型ＳｉＣ基板Ｊ１に電気的に接続されたドレイン電極との間にドレイン電流を流すという動作を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３２８０１４号公報
【特許文献２】特開２００３−６９０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来のＳｉＣ半導体装置は、例えば、図７（ａ）に示されるように各トレンチＪ５が短冊状に構成されると共に、各トレンチＪ５が平行に並べられることでストライプ状にレイアウトされる。しかしながら、各トレンチＪ５を短冊状に配置した場合に、過剰なドレイン電流が発生することが確認された。図８は、従来のＳｉＣ半導体装置におけるゲート電圧に対するドレイン電流特性を調べたときの特性図である。この図に示されるように、ゲート電圧がＪＦＥＴを作動させる閾値近傍に近づくと、閾値を超える以前からドレイン電流が発生していることが確認できる。このような閾値近傍において発生するドレイン電流により、ＪＦＥＴを理想的な特性、つまりゲート電圧が閾値に至った時に初めてドレイン電流が流れ始めるという理想的な特性を得ることができないという問題が発生する。
【０００６】
なお、このような問題は、ＪＦＥＴに限るものではなく、蓄積型のチャネル層を備えるようなＭＯＳＦＥＴについても同様に発生することを確認している。
【０００７】
本発明は上記点に鑑みて、トレンチ構造のＪＦＥＴもしくはＭＯＳＦＥＴを備える場合において、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記問題について本発明者らが鋭意検討を行ったところ、トレンチＪ５の先端部に形成されるＪＦＥＴ構造が影響して発生しているということが判った。つまり、トレンチＪ５を短冊状にする場合、基本的にはトレンチＪ５の長辺を使用してＪＦＥＴを構成することになるが、ｎ⁺型ソース領域Ｊ４をエピタキシャル成長にて形成していることから基板全体にｎ⁺型ソース領域Ｊ４が形成されることになり、トレンチＪ５の先端部にもＪＦＥＴが構成されることになる。このため、トレンチＪ５の先端部に形成されるＪＦＥＴ構造の閾値がトレンチＪ５の長辺に形成されるＪＦＥＴ構造の閾値と異なった値となり、上記問題を発生させると考えられる。
【０００９】
これについて、トレンチＪ５の幅を変えて確認した。図９は、トレンチＪ５の幅を変更したときのトレンチＪ５の先端部の各部の様子を示した平面図である。この図に示されるように、トレンチＪ５の幅を１．２μｍ、１．７μｍ、２．１μｍに設定した場合、トレンチＪ５の先端部において成長したｎ^-型チャネル層Ｊ６の厚みは、それぞれ０．８μｍ、０．６μｍ、０．５μｍであった。このような現象は、ｎ^-型チャネル層Ｊ６を形成する際のマイグレーションのトレンチＪ５の幅に対する依存性により発生するもので、毛細管現象によりトレンチＪ５の幅が狭くなるほど先端部へのマイグレーションが大きくなるために発生する。なお、参考としてｎ^-型チャネル層Ｊ６のうちトレンチＪ５の長辺部に形成される部分と先端部に形成される部分との成長量の違いについて確認したところ、図１０に示す結果となり、トレンチＪ５の幅が大きくなると両者の差が縮まるが、トレンチＪ５の幅が小さくなるほど両者の差が広がるという結果となった。
【００１０】
さらに、上記した各場合についてゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性を調べたところ、図１１のような結果となった（なお、図中ＷはトレンチＪ５の幅を示している）。
【００１１】
図１１の破線で示したように、理想的には、ゲート電圧Ｖｇが閾値に達したときにドレイン電流が流れるという特性であるべきであるが、従来のＳｉＣ半導体装置の構造だとゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性が理想的な特性からすれている。そして、このズレは、トレンチＪ５の先端に形成されるｎ^-型チャネル層Ｊ６の厚みに応じて変化しており、厚みが厚いほどズレ量が大きくなっている。これは、ｎ^-型チャネル層Ｊ６の厚みが大きくなるほど、閾値が低下するためであり、トレンチＪ５の幅が狭くなってトレンチＪ５の先端部のｎ^-型チャネル層Ｊ６が厚くなる程、先端部に構成されるＪＦＥＴ構造の閾値が影響して理想的な状態からずれてしまう。したがって、トレンチＪ５の先端部においてＪＦＥＴ構造が形成されないようにすれば、上記の問題が発生しないようにできると言える。
【００１２】
そこで、上記目的を達成するため、請求項１に記載の発明では、ＪＦＥＴを備えたＳｉＣ半導体装置において、トレンチ（６）の両先端部にソース領域（４）の厚みよりも深い第２導電型領域（２０）を形成し、少なくともトレンチ（６）の両先端部に位置するソース領域（４）およびチャネル領域（７）が第２導電型領域（２０）にて埋め尽くされるようにすることで、トレンチ（６）の両先端部にソース領域（４）が形成されないようにすることを特徴としている。
【００１３】
このように構成されたＪＦＥＴを備えるＳｉＣ半導体装置では、トレンチ（６）の両先端部に形成されたチャネル層（７）がトレンチ（６）の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチ（６）の両先端部においてＪＦＥＴ構造が構成されないようにできる。このため、トレンチ（６）の両先端部にＪＦＥＴ構造が構成される従来構造の場合のように、その両先端部のＪＦＥＴ構造の閾値がトレンチ（６）の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。
【００１４】
請求項２に記載の発明では、ＭＯＳＦＥＴを備えたＳｉＣ半導体装置において、トレンチ（６）の両先端部にソース領域（４）が形成されていないことを特徴としている。このように、ＭＯＳＦＥＴを備えるＳｉＣ半導体装置においても、請求項１と同様の構造を採用することで、請求項１と同様の効果を得ることができる。
【００１５】
この場合、請求項３に記載したように、トレンチ（６）を複数本が平行に並べられたストライプ状とする場合には、第２導電型領域（２０）が複数本のトレンチ（６）の先端部の領域を含む連続した領域となるようにすることができる。
【００１６】
請求項４または５に記載の発明は、請求項１ないし３に記載のＳｉＣ半導体装置の製造方法に関するものである。これら各請求項に記載した製造方法により、上記各ＳｉＣ半導体装置を製造することが可能となる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置を示した図であり、（ａ）は、平面パターン図、（ｂ）は、（ａ）のＡ−Ａ’断面図、（ｂ）は、（ａ）のＢ−Ｂ’断面図、（ｄ）は、（ａ）のＣ−Ｃ’断面図である。
【図２】従来構造と第１実施形態の構造のゲート電圧（Ｖ）に対するドレイン電流（Ａ）の特性を調べた結果を示した図である。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかるＳｉＣ半導体装置を示した図であり、（ａ）は、平面パターン図、（ｂ）は、（ａ）のＤ−Ｄ’断面図、（ｂ）は、（ａ）のＥ−Ｅ’断面図である。
【図５】図４に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】本発明の第３実施形態にかかるＳｉＣ半導体装置を示した図であり、（ａ）は、平面パターン図、（ｂ）は、（ａ）のＦ−Ｆ’断面図、（ｂ）は、（ａ）のＧ−Ｇ’断面図である。
【図７】従来のＳｉＣ半導体装置を示した図であり、（ａ）は、平面パターン図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。
【図８】従来のＳｉＣ半導体装置におけるゲート電圧に対するドレイン電流特性を調べたときの特性図である。
【図９】トレンチＪ５の幅を変更したときのトレンチＪ５の先端部の各部の様子を示した平面図である。
【図１０】ｎ^-型チャネル層Ｊ６のうちトレンチＪ５の長辺部に形成される部分と先端部に形成される部分との成長量の違いを調べた結果を示す図である。
【図１１】ゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性を調べた結果を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＳｉＣ半導体装置を示した図であり、図１（ａ）は、平面パターン図、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図、図１（ｂ）は、図１（ａ）のＢ−Ｂ’断面図、図１（ｄ）は、図１（ａ）のＣ−Ｃ’断面図である。
【００２２】
図１（ａ）〜（ｄ）に示すＳｉＣ半導体装置は、ｎ⁺型ＳｉＣ基板１を用いて構成されている。ｎ⁺型ＳｉＣ基板１としては、例えばオフ基板を用いることができるが、ｎ⁺型ＳｉＣ基板１に形成されるＪＦＥＴのセルのレイアウトとオフ方向については無関係であり、ＪＦＥＴのセルのレイアウトをオフ方向に合わせる必要はない。
【００２３】
まず、ＪＦＥＴの基本構造について説明する。ＪＦＥＴの基本構造は、図１（ｂ）に示される構造とされている。具体的には、ｎ⁺型ＳｉＣ基板１の上に、ｎ^-型ドリフト層２、ｐ⁺型の第１ゲート領域３、ｎ⁺型ソース領域４が順に形成された半導体基板５にトレンチ６が形成されており、トレンチ６の内壁上から半導体基板５の表面上にかけて、ｎ^-型チャネル層７が形成されている。このｎ^-型チャネル層７の表面上には、トレンチ６の内部を完全に埋め込むようにｐ⁺型の第２ゲート領域８が形成されている。そして、第２ゲート領域８の表面上にはゲート電極９が形成されており、その上には層間絶縁膜１０を介してソース電極１１が形成されている。ソース電極１１は、層間絶縁膜１０に形成されたコンタクトホールを介してｎ⁺型ソース領域４に電気的に接続されている。さらに、ｎ⁺型ＳｉＣ基板１の裏面にはドレイン電極１２が形成されており、ドレイン領域となるｎ⁺型ＳｉＣ基板１に対して電気的に接続されている。このような構造により、ＪＦＥＴの基本構造が構成されている。
【００２４】
また、図１（ａ）に示されるように、トレンチ６の開口形状は短冊状とされており、このような開口形状である複数のトレンチ６が平行に並べられることでストライプ状に配置されている。そして、図１（ｃ）、（ｄ）に示されるように、トレンチ６の先端部の周辺を含めてｎ⁺型ＳｉＣ基板１の外縁部においてｎ⁺型ソース領域４が除去されたメサ構造とされていると共に、トレンチ６の先端部においてｎ^-型チャネル層７および第２ゲート領域８が除去された凹形状とされている。このため、ｎ⁺型ソース領域４は、各トレンチ６の長辺に隣接する位置のみが残された状態となり、その領域のみにＪＦＥＴ構造が構成された状態となっている。
【００２５】
このように構成されたＪＦＥＴを備えるＳｉＣ半導体装置では、トレンチ６の先端部に形成されたｎ^-型チャネル層７がトレンチ６の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチ６の先端部においてＪＦＥＴ構造が構成されないようにできる。このため、トレンチ６の先端部にＪＦＥＴ構造が構成される従来構造の場合のように、その先端部のＪＦＥＴ構造の閾値がトレンチ６の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。
【００２６】
特に、トレンチ６の先端部において、ｎ^-型チャネル層７のうちトレンチ６の長辺部に形成される部分よりも厚くなっている領域およびその領域から第１ゲート領域３の厚さよりも長い領域が除去された凹形状とされるようにすると良い。このようにすることで、膜厚が増大したチャネル部とｎ⁺型ソース領域４の距離がチャネル長以上となり、閾値電圧付近のオフ時においても、ドレイン電流が完全にカットされ、過剰ドレイン電流の発生を防止することができる。
【００２７】
図２は、ｎ⁺型ソース領域４がトレンチ６の先端部にまで残されているような従来構造と本実施形態のようにトレンチ６の先端部においてｎ⁺型ソース領域４を除去した凹形状の構造それぞれの場合におけるゲート電圧（Ｖ）に対するドレイン電流（Ａ）の特性を調べた結果を示した図である。この図に示されるように、本実施形態の構造では、従来構造の場合のように、ゲート電圧が閾値近傍に近づいたときにドレイン電流が流れてしまうことは無く、閾値になって初めてドレイン電流が流れるようにできる。この実験結果からも、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置にできていることが判る。
【００２８】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図３は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図であり、紙面左側は図１（ｂ）に相当する断面、紙面右側は図１（ｄ）に相当する断面の製造工程中の様子を示している。
【００２９】
まず、図３（ａ）に示す工程では、ｎ⁺型ＳｉＣ基板１の表面上にｎ^-型ドリフト層２とｐ⁺型の第１ゲート領域３とｎ⁺型ソース領域４を順にエピタキシャル成長させることで、半導体基板５を構成する。
【００３０】
続いて、図３（ｂ）に示す工程では、トレンチ６の形成予定領域が開口する図示しないマスクを配置したのち、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことでトレンチ６を形成する。そして、エピタキシャル成長により、ｎ^-型チャネル層７を形成する。このとき、ｎ^-型チャネル層７のマイグレーションにより、トレンチ６の底部および先端部では、トレンチ６の長辺側の側壁表面よりもｎ^-型チャネル層７の膜厚が厚く形成される。
【００３１】
また、図３（ｃ）に示す工程では、ｎ^-型チャネル層７の表面上にｐ⁺型層からなる第２ゲート領域８をエピタキシャル成長させたのち、ＣＭＰ（Chemical Mechanical Polishing）などによってｎ⁺型ソース領域４が露出するまで第２ゲート領域８およびｎ^-型チャネル層７を平坦化し、これらがトレンチ６の内部にのみ残るようにする。
【００３２】
この後、基板外縁部においてｎ⁺型ソース領域４を除去することでメサ構造を構成するが、このときに同時にトレンチ６の先端部近辺においてｎ⁺型ソース領域４とｎ^-型チャネル層７および第２ゲート領域８を部分的に除去して凹形状とする。具体的には、基板外縁部やｎ⁺型ソース領域４とｎ^-型チャネル層７および第２ゲート領域８のうち部分的に除去する部分が開口するマスクを配置した後、ＲＩＥ等の異方性エッチングを行うことで、マスクの開口している部分を除去する。これにより、基板外縁部のｎ⁺型ソース領域４に加えて、トレンチ６の先端部においてｎ⁺型ソース領域４とｎ^-型チャネル層７および第２ゲート領域８が部分的に除去されて凹形状となる。そして、ゲート電極９の形成工程、層間絶縁膜１０の形成工程、コンタクトホール形成工程、ソース電極１１の形成工程およびドレイン電極１２の形成工程等、従来と同様の製造工程を施すことで、図１に示したＳｉＣ半導体装置が完成する。
【００３３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態と異なる手法によって、トレンチ６の先端部にＪＦＥＴ構造が構成されなくなるようにするものであり、ＳｉＣ半導体装置の基本的な構造は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３４】
図４は、本実施形態にかかるＳｉＣ半導体装置を示した図であり、図４（ａ）は、平面パターン図、図４（ｂ）は、図４（ａ）のＤ−Ｄ’断面図、図４（ｂ）は、図４（ａ）のＥ−Ｅ’断面図である。
【００３５】
図４（ａ）〜（ｃ）に示されるように、本実施形態では、第１実施形態のようにトレンチ６の先端部近傍においてｎ⁺型ソース領域４とｎ^-型チャネル層７および第２ゲート領域８を部分的に除去するのではなく、この先端部近傍の領域にｐ型不純物をイオン注入することで、ｐ⁺型領域２０を構成している。具体的には、ｐ⁺型領域２０は、図４（ａ）に示すように、各トレンチ６の先端部をすべて含むように短冊状（長方形状）にレイアウトされており、第１ゲート領域３もしくは第２ゲート領域８よりも浅く、かつ、ｎ⁺型ソース領域４よりも深くされている。そして、このｐ⁺型領域２０により、少なくともトレンチ６の先端部においてｎ⁺型ソース領域４と第２ゲート領域８との間に位置するｎ^-型チャネル層７がすべてｐ⁺型領域２０によって埋め尽くされることで、トレンチ６の先端部にＪＦＥＴ構造が構成されないようにしている。
【００３６】
このように、トレンチ６の先端部近辺をｐ⁺型領域２０にて埋め尽くすようにしても、トレンチ６の先端部にＪＦＥＴ構造が構成されないようにできるため、第１実施形態と同様の効果を得ることができる。
【００３７】
図５は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した図であり、紙面左側は図４（ｂ）に相当する断面、紙面右側は図４（ｃ）に相当する断面の製造工程中の様子を示している。ただし、図５では、第１実施形態と異なる部分についてのみ示してある。
【００３８】
まず、第１実施形態と同様に、図３（ａ）〜（ｃ）に示す工程まで行うことで、図５（ａ）に示す構造を得る。続いて、図示しないが、ＬＴＯ等のマスクを配置したのち、ｐ⁺型領域２０の形成予定領域を開口させる。そして、そのマスクを用いてｐ型不純物をイオン注入し、熱処理によって活性化することにより、図５（ｂ）に示すようにｐ⁺型領域２０を形成する。この後については図示しないが、メサ構造を構成するために、基板外縁部においてｎ⁺型ソース領域４を除去する工程やゲート電極９の形成工程、層間絶縁膜１０の形成工程、コンタクトホール形成工程、ソース電極１１の形成工程およびドレイン電極１２の形成工程等、従来と同様の製造工程を施すことで、図４に示したＳｉＣ半導体装置が完成する。
【００３９】
このように、本実施形態のＳｉＣ半導体装置の製造方法は、ｐ⁺型領域２０の形成工程を行うこと、および、メサ構造を構成する際にｎ⁺型ソース領域４とｎ^-型チャネル層７および第２ゲート領域８を部分的に除去しないようにすることが第１実施形態と異なるが、基本的には第１実施形態と同様である。
【００４０】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態と異なる手法によって、トレンチ６の先端部にＪＦＥＴ構造が構成されなくなるようにするものであり、ＳｉＣ半導体装置の基本的な構造は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４１】
図６は、本実施形態にかかるＳｉＣ半導体装置を示した図であり、図６（ａ）は、平面パターン図、図６（ｂ）は、図６（ａ）のＦ−Ｆ’断面図、図６（ｂ）は、図６（ａ）のＧ−Ｇ’断面図である。
【００４２】
図６（ａ）〜（ｃ）に示されるように、本実施形態では、第１実施形態のようにトレンチ６の先端部近傍においてｎ⁺型ソース領域４とｎ^-型チャネル層７および第２ゲート領域８を部分的に除去するのではなく、ｎ⁺型ソース領域４を選択的にイオン注入することによって形成し、ｎ⁺型ソース領域４がトレンチ６の先端部近傍の領域に形成されないようにする。具体的には、図６（ａ）に示すように、各トレンチ６の長辺に隣接する部分にはｎ型不純物がイオン注入されることでｎ⁺型ソース領域４が形成されるようにしているが、図６（ａ）〜（ｃ）に示されるように、トレンチ６の先端部近傍においては第２ゲート領域８の表面と同じ高さまで第１ゲート領域３が形成された状態となるようにし、ｎ⁺型ソース領域４が形成されないようにしている。
【００４３】
このように、ｎ⁺型ソース領域４を選択的にイオン注入することによって形成し、ｎ⁺型ソース領域４がトレンチ６の先端部近傍の領域に形成されないようにしても、トレンチ６の先端部にＪＦＥＴ構造が構成されないようにできるため、第１実施形態と同様の効果を得ることができる。
【００４４】
なお、このような構造のＳｉＣ半導体装置の製造方法は、ｎ⁺型ソース領域４の形成工程をイオン注入によって行うことが第１実施形態と異なるが、基本的には第１実施形態と同様である。
【００４５】
（他の実施形態）
上記各実施形態では、ＪＦＥＴを備えたＳｉＣ半導体装置について説明したが、第２ゲート領域８の代わりに、ｎ^-型チャネル層７の表面にゲート絶縁膜を形成すると共にゲート絶縁膜の表面にゲート電極を配置したＭＯＳＦＥＴを備えるＳｉＣ半導体装置についても、上記各実施形態と同様の構造を採用することができる。ＭＯＳＦＥＴを備えた半導体において上記各実施形態の構造を採用すれば、トレンチ６の先端部においてＭＯＳＦＥＴ構造が構成されないようにできることから、上記各実施形態と同様の効果を得ることができる。
【００４６】
なお、ＭＯＳＦＥＴとＪＦＥＴの製造方法の相違に関しては、ｎ^-型チャネル層７を形成した後に熱酸化等によってゲート絶縁膜を形成する工程、ゲート絶縁膜の表面にゲート電極を形成する工程、上記各実施形態で第１ゲート領域３として説明していた領域をベース領域として、このベース領域が露出するまでゲート電極とゲート絶縁膜およびｎ^-型チャネル層７を平坦化する工程を行うことが上記各実施形態と異なるが、その他の点については上記各実施形態と同様である。
【００４７】
また、上記第１実施形態ではトレンチ６の先端部近傍の広い範囲において凹形状とし、上記第２実施形態ではトレンチ６の先端部近傍の広い範囲においてｐ⁺型領域２０を形成した。しかしながら、これらも単なる一例を示したにすぎず、少なくともトレンチ６の先端にＪＦＥＴ構造が構成されないように、ｎ⁺型ソース領域４を除去できる凹形状、もしくはｎ⁺型ソース領域４をｐ型に反転させられるｐ⁺型領域２０が形成されれば良い。ただし、トレンチ６の先端部において、ｎ^-型チャネル層７のうちトレンチ６の長辺部よりも厚くなっている領域がすべて除去された凹形状、もしくはｐ⁺型領域２０で埋め尽くされるようにすると、エッチングマスクやｐ型不純物のイオン注入マスクのマスクずれが生じたとしても、より確実にトレンチ６の先端部にＪＦＥＴ構造やＭＯＳＦＥＴ構造が構成されないようにすることができる。
【００４８】
また、上記各実施形態では、ｎ^-型チャネル層７にチャネル領域が設定されるｎチャネルタイプのＪＦＥＴやＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を逆にしたｐチャネルタイプのＪＦＥＴやＭＯＳＦＥＴに対しても本発明を適用することができる。
【００４９】
さらに、上記第１、第２実施形態では、ｎ⁺型ソース領域４をエピタキシャル成長させたものについて説明したが、第１ゲート領域３に対してｎ型不純物をイオン注入することによってｎ⁺型ソース領域４を形成しても良い。
【００５０】
なお、上記各実施形態では、一方向を長手方向とする短冊状のトレンチ６として、長方形を例に挙げて説明したが、必ずしも長方形である必要はなく、平行四辺形や先端部の中心部を尖らせた六角形状（例えば正六角形の相対する二辺のみ長くした形状）などの短冊状としても構わない。
【符号の説明】
【００５１】
１ ｎ⁺型ＳｉＣ基板
２ ｎ^-型ドリフト層
３ 第１ゲート領域（ベース層）
４ ｎ⁺型ソース領域
５ 半導体基板
６ トレンチ
７ ｎ^-型チャネル層
８ 第２ゲート領域
９ ゲート電極
１０ 層間絶縁膜
１１ ソース電極
１２ ドレイン電極
２０ ｐ⁺型領域

【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３）と、前記第１ゲート領域（３）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）と、
前記ソース領域（４）および第１ゲート領域（３）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）と、
前記トレンチ（６）の内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）とを有したＪＦＥＴを備え、
前記トレンチ（６）の両先端部に前記ソース領域（４）の厚みよりも深い第２導電型領域（２０）が形成されており、少なくとも前記トレンチ（６）の両先端部に位置する前記ソース領域（４）および前記チャネル領域（７）が前記第２導電型領域（２０）にて埋め尽くされていることにより、前記トレンチ（６）の両先端部において前記ソース領域（４）が形成されていないことを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型のベース層（３）と、前記ベース層（３）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）と、
前記ソース領域（４）およびベース層（３）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）と、
前記トレンチ（６）の内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成されたゲート絶縁膜と、
前記トレンチ（６）内において前記ゲート絶縁膜の表面に形成されたゲート電極とを有したＭＯＳＦＥＴを備え、
前記トレンチ（６）の両先端部に前記ソース領域（４）の厚みよりも深い第２導電型領域（２０）が形成されており、少なくとも前記トレンチ（６）の両先端部に位置する前記ソース領域（４）および前記チャネル領域（７）が前記第２導電型領域（２０）にて埋め尽くされていることにより、前記トレンチ（６）の両先端部において前記ソース領域（４）が形成されていないことを特徴とする炭化珪素半導体装置。
【請求項３】
前記トレンチ（６）は複数本が平行に並べられたストライプ状とされており、前記第２導電型領域（２０）は、複数本の前記トレンチ（６）の先端部の領域を含む連続した領域であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３）と、前記第１ゲート領域（３）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）を用意する工程と、
前記ソース領域（４）および第１ゲート領域（３）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）を形成する工程と、
前記トレンチ（６）の内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、
前記チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）を形成する工程と、
前記チャネル層（７）および前記第２ゲート領域（８）を前記ソース領域（４）が露出するまで平坦化する工程と、
前記平坦化の後に、前記トレンチ（６）の両先端部に前記ソース領域（４）の厚みよりも深く、少なくとも前記トレンチ（６）の両先端部に位置する前記ソース領域（４）を埋め尽くす第２導電型領域（２０）を形成する工程と、を含むことを特徴とするＪＦＥＴを備える炭化珪素半導体装置の製造方法。
【請求項５】
炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板（１）上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長によって形成された第２導電型のベース層（３）と、前記ベース層（３）上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）を用意する工程と、
前記ソース領域（４）およびベース層（３）を貫通して前記ドリフト層（２）まで達し、一方向を長手方向とした短冊状のトレンチ（６）を形成する工程と、
前記トレンチ（６）の内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、
前記チャネル層（７）の上にゲート絶縁膜を形成する工程と、
前記トレンチ（６）内において前記ゲート絶縁膜の表面にゲート電極を形成する工程と、
前記ソース領域（４）が露出するまで前記ゲート電極と前記ゲート絶縁膜および前記チャネル層（７）を平坦化する工程と、
前記平坦化の後に、前記トレンチ（６）の両先端部に前記ソース領域（４）の厚みよりも深く、少なくとも前記トレンチ（６）の両先端部に位置する前記ソース領域（４）を埋め尽くす第２導電型領域（２０）を形成する工程と、を含むことを特徴とするＭＯＳＦＥＴを備える炭化珪素半導体装置の製造方法。
【請求項６】
前記トレンチ（６）を形成する工程では、前記トレンチ（６）を複数本が平行に並べられたストライプ状とし、
前記第２導電型領域（２０）を形成工程では、複数本の前記トレンチ（６）の先端部の領域を含む連続した領域に前記第２導電型領域（２０）を形成することを特徴とする請求項４または５に記載の炭化珪素半導体装置の製造方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【公開番号】特開２０１２−１５１４８４（Ｐ２０１２−１５１４８４Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−５３１７６（Ｐ２０１２−５３１７６）
【出願日】平成２４年３月９日（２０１２．３．９）
【分割の表示】特願２００９−２９４７９９（Ｐ２００９−２９４７９９）の分割
【原出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】