磁気メモリ装置並びにその読み出し方法及び書き込み方法
【課題】磁性層のスピンの向きに基づく抵抗変化を利用した磁気メモリ装置に関し、高集積化が可能であり、ＭＴＪ素子の特性ばらつきに対する十分な読み出しマージンを有し、メモリ動作の際のノイズに対する耐性が高い磁気メモリ装置、並びにこのような磁気メモリ装置の読み出し方法及び書き込み方法を提供する。
【解決手段】直列接続された互いに相補的な抵抗状態をとる２つの磁気抵抗効果素子と、これら磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルと、磁気抵抗効果素子の接続ノードに選択用トランジスタを介して接続されたビット線と、ビット線に出力される接続ノードの電圧に基づいて磁気抵抗効果素子に記憶された記憶情報を読み出す読み出し回路とを有する。
【解決手段】直列接続された互いに相補的な抵抗状態をとる２つの磁気抵抗効果素子と、これら磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルと、磁気抵抗効果素子の接続ノードに選択用トランジスタを介して接続されたビット線と、ビット線に出力される接続ノードの電圧に基づいて磁気抵抗効果素子に記憶された記憶情報を読み出す読み出し回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ装置に係り、特に、磁性層のスピンの向きに基づく抵抗変化を利用した磁気メモリ装置並びにその読み出し方法及び書き込み方法に関する。
【背景技術】
【０００２】
近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。
【０００３】
ＭＲＡＭを構成する磁気抵抗効果素子の１つとして、磁気トンネル接合（以下、ＭＴＪ：Magnetic Tunnel Junctionという）素子が知られている。ＭＴＪ素子は、２つの強磁性磁性層がトンネル絶縁膜を介して積層されたものであり、２つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。
【０００４】
すなわち、ＭＴＪ素子は、２つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この２つの状態をデータ“０”及びデータ“１”に関連づけることにより、記憶素子として用いることができる。このようにＭＴＪ素子は、素子抵抗の変化を利用した記憶素子であることから、記憶情報の読み出しのためには抵抗変化を電圧或いは電流に変換する必要がある。
【０００５】
図１７は、従来の磁気メモリ装置の読み出し方法を示す回路図である。図１７に示す磁気メモリ装置は、１つのＭＯＳトランジスタ１０２と１つのＭＴＪ素子１０４とにより１つのメモリセル１００が構成されたものである（１Ｔ１ＭＴＪ型）。メモリセル１００は、ＭＯＳトランジスタ１０４のソース電極に接続されている。ＭＯＳトランジスタ１０４のドレイン電極には、電流源１０６が接続されている。
【０００６】
ＭＯＳトランジスタ１０４のゲート電極に一定のバイアス電圧Ｖｃｌａｍｐを印加して、ＭＴＪ素子１０４に印加される電圧をほぼ一定に保つ。この状態で、電流源１０６により、ＭＯＳトランジスタ１０４、ＭＴＪ素子１０４及びＭＯＳトランジスタ１０２を介して電流を流すことにより、ＭＯＳトランジスタ１０４のドレイン電極端には、ＭＴＪ素子の抵抗値に応じた電圧が出力される。すなわち、ＭＴＪ素子１０４の抵抗が高い状態のときには出力電圧は大きくなり、ＭＴＪ素子１０４の抵抗が低い状態のときには出力電圧は小さくなる。この電圧変化を、次段に接続されるセンスアンプ（図示せず）により増幅し、読み出し信号とする。
【０００７】
図１７に示す読み出し回路は、ＭＯＳトランジスタ１０４のゲート幅が広く、また電流源１０６を構成するためには大面積が必要であり、センスアンプの面積が大きくなってしまう。このため、センスアンプを、ビット線対ＢＬ−／ＢＬのピッチに収めることができない。そこで、このような問題を回避するために、複数のコラムで読み出し回路を共用する方式が提案されている。
【０００８】
図１８は、２つのＭＯＳトランジスタと２つのＭＴＪ素子とにより構成される２Ｔ２ＭＴＪ型のメモリセルを有する磁気メモリ装置への適用例である。図１８に示す磁気メモリ装置では、複数のビット線対（隣接するビット線ＢＬ，／ＢＬ）毎に１つの読み出し回路１１０を設け、ビット線対を切り換える列選択回路１１２を有している。これにより、読み出し回路１１０の数を削減し、全体として読み出し回路の面積を低減している。
【０００９】
図１９は、１Ｔ１ＭＴＪ型のメモリセルを有する磁気メモリ装置への適用例である。図１９に示す磁気メモリ装置では、メモリセルの他にリファレンス用セル１２０が設けられている。読み出し回路１２２には、複数のビット線ＢＬとリファレンス用セルに接続されたビット線とが接続されている。各ビット線ＢＬと読み出し回路１２２との間には選択用トランジスタがそれぞれ設けられており、複数のビット線から一のビット線を選択して読み出すことができるようになっている。これにより、読み出し回路１２２の数を削減し、全体として読み出し回路の面積を低減している。
【特許文献１】特開２００１−２３６７８１号公報
【特許文献２】特開２００１−２７３７５８号公報
【特許文献３】特開２００３−１９７８７６号公報
【特許文献４】特開２００４−０３０８２２号公報
【非特許文献１】Roy Scheuerlein et al., "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Dig. Tech. Papers, pp.128-129, 2000
【非特許文献２】M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", Symposium on VLSI Circuits Dig. Tech. Papers, pp.158-161, 2002
【非特許文献３】N. Tanabe et al., "A High Density 1T/2C Cell with Vcc/2 Reference Level for High Stable FeRAMs", IEDM Tech. Dig., pp. 863-866, 1997
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１８に示す２Ｔ２ＭＪＴ型の磁気メモリ装置は、１つのメモリセルを構成する素子数が多いため、集積度を向上することが困難である。
【００１１】
一方、図１９に示す１Ｔ１ＭＴＪ型の磁気メモリ装置は、図１８に示す磁気メモリ装置と比較して集積化は容易である。しかしながら、リファレンス用セル１２０においてリファレンス用の信号を生成するため、リファレンス用セル１２０のばらつきが読み出しのマージンに直接的に影響する。特に、複数のビット線に対して１つのリファレンス用セル１２０を設けているため、ビット線によってはリファレンス用セル１２０に近いものもあれば遠いものもあり、ＭＴＪ素子の特性ばらつきによる影響は極めて大きい。このため、ノイズに強いことを特徴とする隣接ビット線対を用いた差動増幅方式による読み出しができず、ノイズに対する耐性が低減する虞があった。
【００１２】
本発明の目的は、高集積化が可能であり、ＭＴＪ素子の特性ばらつきに対する十分な読み出しマージンを有し、メモリ動作の際のノイズに対する耐性が高い磁気メモリ装置、並びにこのような磁気メモリ装置の読み出し方法及び書き込み方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、前記ビット線に接続され、前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す読み出し回路とを有することを特徴とする磁気メモリ装置が提供される。
【００１４】
また、本発明の他の観点によれば、第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子の他方の端部に接続された複数の第１の信号線と、前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第２の磁気抵抗効果素子の他方の端部に接続された複数の第２の信号線と、前記第１の方向と直交する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線とそれぞれ交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線とそれぞれ交差する複数の第３の信号線と、前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記接続ノードに、前記選択用トランジスタを介して接続された複数のビット線と、複数の前記ビット線の一方の端部に、隣接する２本の前記ビット線毎に設けられた複数の読み出し回路とを有することを特徴とする磁気メモリ装置が提供される。
【００１５】
また、本発明の更に他の観点によれば、第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線とを有する磁気メモリ装置の読み出し方法であって、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との直列接続に所定の読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出すことを特徴とする磁気メモリ装置の読み出し方法が提供される。
【００１６】
また、本発明の更に他の観点によれば、第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、前記第２の磁気抵抗効果素子との前記接続ノードとは逆の前記第１の磁気抵抗効果素子の一方の端部に接続された第１の信号線と、前記第１の磁気抵抗効果素子との前記接続ノードとは逆の前記第２の磁気抵抗効果素子の一方の端部に接続された第２の信号線と、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の近傍に設けられた第３の信号線とを有する磁気メモリ装置の書き込み方法であって、前記第１の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第１の磁気抵抗効果素子に前記第１の抵抗状態を記録し、前記第２の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第２の磁気抵抗効果素子に前記第２の抵抗状態を記録することを特徴とする磁気メモリ装置の書き込み方法が提供される。
【発明の効果】
【００１７】
本発明によれば、直列接続された互いに相補的な状態をとる２つの磁気抵抗効果素子と、これら磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルを構成し、選択用トランジスタを介して第１の磁気抵抗効果素子と第２の磁気抵抗効果素子との接続ノードに接続されたビット線に出力される接続ノードの電圧に基づいて磁気抵抗効果素子に記憶された記憶情報を読み出すので、カレントセンス方式を用いた従来の磁気メモリ装置と比較して、集積化が容易である。
【００１８】
また、折り返しビット線構造を採用することが可能となり、隣接ビット線ペア（ＢＬ，／ＢＬ）での差動信号を交差結合型のセンスアンプで読み出すことができる。これにより、メモリ動作の際のノイズに強くなる。また、コラム毎にセンスアンプを配置することが可能であり、各コラムのデータを同時に読み出してセンスアンプでラッチさせて高速データ転送を行うことが容易に実現できる。
【００１９】
また、隣接して設けられた磁気抵抗効果素子のペアを用いるとともに、リファレンス電圧として読み出し電圧の半分の電圧を用いるので、磁気抵抗効果素子の特性ばらつきに強い読み出しが可能である。
【発明を実施するための最良の形態】
【００２０】
本発明の一実施形態による磁気メモリ装置及びその製造方法について図１乃至図１６を用いて説明する。
【００２１】
はじめに、本実施形態による磁気メモリ装置の構造について図１乃至図４を用いて説明する。図１は本実施形態による磁気メモリ装置の構造を示す平面図、図２は本実施形態による磁気メモリ装置の構造を示す概略断面図、図３は本実施形態による磁気メモリ装置の構造を示す部分拡大断面図、図４は本実施形態による磁気メモリ装置の構造を示す回路図である。
【００２２】
シリコン基板１０には、シリコン基板１０表面に複数の活性領域を画定する素子分離膜１２が形成されている。それぞれの活性領域は、Ｘ方向に長い矩形状のトランジスタ形成部と、その中央部からＹ方向に突出するコンタクト部とからなるＴ字型形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。
【００２３】
素子分離膜１２が形成されたシリコン基板１０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各活性領域に、それぞれ２本づつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する選択用トランジスタが、それぞれ２つづつ形成されている。一の活性領域に形成された２つの選択用トランジスタは、ソース／ドレイン領域１６を共用している。
【００２４】
選択用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、活性領域のコンタクト部に形成されたソース／ドレイン領域１６に接続されたコンタクトプラグ２４が埋め込まれている。層間絶縁膜２０上には、Ｘ方向に延在して形成され、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続された複数のビット線２６（ＢＬ）が形成されている。ビット線２６は、活性領域のコンタクト部上を横切るように形成されている。
【００２５】
ビット線２６が形成された層間絶縁膜２０上には、層間絶縁膜２８が形成されている。層間絶縁膜２８には、Ｙ方向に延在する複数の書き込みワード線３８（ＷＷＬ）が埋め込まれている。書き込みワード線３８は、各ワード線ＷＬ上に、それぞれ形成されている。書き込みワード線３８は、図３に示すように、配線溝３０の内壁に沿って形成されたバリアメタルとしてのＴａ膜３２と、磁場を強めるために設けられた透磁率の高いＮｉＦｅ膜３４と、主要な配線部であるＣｕ膜３６とにより構成されている。
【００２６】
書き込みワード線３８が埋め込まれた層間絶縁膜２８上には、ＭＴＪ素子５２が形成されている。ＭＴＪ素子５２は、活性領域と書き込みワード線３８とが交差する領域に、それぞれ形成されている。ＭＴＪ素子５２は、図３に示すように、Ｔａ膜よりなる下部電極層４０と、ＰｔＭｎ膜よりなる反強磁性層４２と、ＣｏＦｅ膜よりなる固定磁化層としての強磁性層４４と、アルミナ膜よりなるトンネル絶縁膜４６と、ＣｏＦｅ膜よりなる自由磁化層としての強磁性層４８と、Ｔａ膜よりなるキャップ層５０とにより構成されている。
【００２７】
ＭＴＪ素子５２が形成された領域以外の層間絶縁膜２８上には、層間絶縁膜５４が形成されている。層間絶縁膜５４，２８，２０には、ソース／ドレイン領域１８に接続されたコンタクトプラグ５８が埋め込まれている。層間絶縁膜５４上には、コンタクトプラグ５８を挟んでＸ方向に隣接する２つのＭＴＪ素子５２とコンタクトプラグ５８とを電気的に接続する上部電極層６０が形成されている。
【００２８】
上部電極層６０が形成された層間絶縁膜５４上には、層間絶縁膜６２が形成されている。層間絶縁膜６２上には、Ｘ方向に延在する複数のディジット線６４が形成されている。ディジット線６４は、Ｘ方向に並ぶＭＴＪ素子５２上を横切るように形成されている。
【００２９】
本実施形態による磁気メモリ装置では、１つのメモリセルが、１つの選択用トランジスタと２つのＭＴＪ素子とにより構成される１Ｔ２ＭＴＪ型を有している。図２を用いて説明すると、図面右側から２番目のゲート電極１４及びこのゲート電極１４の左右に形成されたソース／ドレイン領域１６，１８を有する選択用トランジスタのソース／ドレイン領域１８には、コンタクトプラグ５８及び上部電極層６０を介して２つのＭＴＪ素子５２が接続されている。これら選択用トランジスタ及びＭＴＪ素子５２が、一のメモリセルを構成する素子である。同様に、図面左側から２番目のゲート電極１４及びこのゲート電極１４の左右に形成されたソース／ドレイン領域１６，１８を有する選択用トランジスタのソース／ドレイン領域１８には、コンタクトプラグ５８及び上部電極層６０を介して２つのＭＴＪ素子５２が接続されている。これら選択用トランジスタ及びＭＴＪ素子５２が、他のメモリセルを構成する素子である。このように、各活性領域には、ビット線コンタクトを共用する２つのメモリセルが、それぞれ形成されている。
【００３０】
図４は本実施形態による磁気メモリ装置のメモリセルアレイの回路図である。図示するように、読み出しワード線ＷＷＬは、読み出し電圧発生回路８０に接続されている。ビット線ＢＬの一方の端部には、リファレンス電圧発生回路８２が接続されている。ビット線ＢＬの他方の端部には、センスアンプ８４が接続されている。センスアンプ８４には、隣接する２つのビット線ＢＬがそれぞれ接続されており、ビット線ＢＬ，／ＢＬが隣接してセンスアンプに入力される折り返しビット線構造となっている。
【００３１】
なお、本実施形態による磁気メモリ装置では、読み出し用のビット線ＢＬと書き込み用のディジット線ＤＬが同じ方向に配置されるが、読み出し用のビット線ＢＬは第１のメタル配線により形成され、書き込み用のディジット線ＤＬは第３のメタル配線により形成されているため、いずれも２Ｆのピッチに収まる（Ｆは最小加工寸法：Feature size）。一方、ビット線ＢＬに垂直な方向については、２本の書き込みワード線を収めるために、４Ｆのピッチとなる。したがって、本実施形態による磁気メモリ装置の単位メモリセルの面積は４Ｆ×２Ｆ＝８Ｆ２となり、１Ｔ１ＭＴＪのメモリセルの面積と基本的に同等である。
【００３２】
次に、本実施形態による磁気メモリ装置の書き込み方法について図５乃至図７を用いて説明する。
【００３３】
図５は本実施形態による磁気メモリ装置の書き込み方法を示す図、図６及び図７は本実施形態による磁気メモリ装置の書き込み方法に好適なメモリセルの構成を示す回路図である。
【００３４】
上述のように、本実施形態による磁気メモリ装置は、１Ｔ２ＭＴＪ型のメモリセルにより構成されている。一のメモリセルに含まれる２つのＭＴＪ素子には、抵抗が高い状態（高抵抗状態）と抵抗が低い状態（低抵抗状態）とを相補的に取るように情報が書き込まれる。すなわち、一方のＭＴＪ素子は、固定磁化層としての強磁性層４４の磁化方向と自由磁化層としての強磁性層４８の磁化方向とを逆向きとし（高抵抗状態）、他方のＭＴＪ素子は、固定磁化層としての強磁性層４４の磁化方向と自由磁化層としての強磁性層４８の磁化方向とを同じ向きとする（低抵抗状態）。
【００３５】
そこで、図５に示すように、一方のＭＴＪ素子ＭＴＪ１に接続された書き込みワード線ＷＷＬ１と、他方のＭＴＪ素子ＭＴＪ２に接続された書き込みワード線ＷＷＬ２とには、逆向きの電流を流す。また、ディジット線ＤＬには、記憶すべき情報に応じた向きの電流を流す。例えば、データ“０”を記憶する場合には、図面下向きの電流を流し、データ“１”を記憶する場合には、図面上向きの電流を流す。なお、データ“０”及びデータ“１”は、それぞれ逆向きの状態によって定義してもよい。
【００３６】
これにより、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の自由磁化層（強磁性層４８）は、書き込みワード線ＷＷＬ１，ＷＷＬ２に流した電流により生じる磁界とディジット線ＤＬに流した電流により生じる磁界との合成磁界に応じた向きに磁化される。また、書き込みワード線ＷＷＬ１に流す電流の向きと書き込みワード線ＷＷＬ２に流す電流の向きとが逆向きであることから、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の磁化方向は互いに逆向きとなり、相補的な状態の書き込みができる。
【００３７】
図６及び図７は、書き込みワード線ＷＷＬ１に流す電流の向きと書き込みワード線ＷＷＬ２に流す電流の向きとを逆向きにするに好適な構成を示す回路図である。
【００３８】
図６に示す回路図では、書き込み電流発生回路８２とは反対側の書き込みワード線ＷＷＬ１，ＷＷＬ２の端部に、書き込みワード線ＷＷＬ１と書き込みワード線ＷＷＬ２とを接続し或いは切り離すためのスイッチング素子８６が設けられている。
【００３９】
書き込みワード線ＷＷＬ１，ＷＷＬ２との間にスイッチング素子８６を設けることにより、制御信号φによってスイッチング素子８６をオンにするだけで、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２に逆向きの電流を流すことができる。したがって、書き込み動作を簡略化することができる。
【００４０】
図７に示す回路図では、書き込みワード線ＷＷＬ１，ＷＷＬ２の端部に、書き込みワード線ＷＷＬ１と書き込みワード線ＷＷＬ２とを接続し或いは切り離すためのスイッチング素子８６が設けられているに加え、ビット線ＢＬの延在方向に隣接するメモリセルの書き込みワード線ＷＷＬ２と書き込みワード線ＷＷＬ１とを接続し或いは切り離すためのスイッチング素子８８が設けられている。
【００４１】
ビット線ＢＬの延在方向に隣接するメモリセルの書き込みワード線ＷＷＬ２と書き込みワード線ＷＷＬ１との間にスイッチング素子８８を更に設け、制御信号φ１及び制御信号φ２によってスイッチング素子８６，８８をオンにすれば、ビット線ＢＬの延在方向に隣接する複数のメモリセルの書き込みワード線ＷＷＬ１，ＷＷＬ２が一繋ぎとなる。このようにして電流の流れる経路を繋げることにより、書き込みの電流を削減することができる。
【００４２】
次に、本実施形態による磁気メモリ装置の読み出し方法について図８乃至図１２を用いて説明する。
【００４３】
図８は本実施形態による磁気メモリ装置の読み出し方法を示す図、図９は本実施形態による磁気メモリ装置における記憶情報の判定方法を示す図、図１０は本実施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回路図、図１１は本実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャート、図１２は読み出し電圧の設定方法を示すグラフである。
【００４４】
本実施形態による磁気メモリ装置では、一のメモリセルに含まれる２つのＭＴＪ素子５２は、上部配線層６０を介して直列接続されている。直列接続した２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の両端には、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２が、それぞれ接続されている。また、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２には、相補的な情報が書き込まれている。
【００４５】
そこで、本実施形態による磁気メモリ装置の読み出しでは、図８に示すように、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２を介して２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の直列接続に読み出し電圧Ｖｒｅａｄを印加し、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との接続ノードの電圧を選択用のトランジスタを介してビット線（ＢＬ）に読み出す。このとき、ワード線ＷＷＬ１に印加する電圧をＶｒｅａｄとし、書き込みワード線ＷＷＬ２に印加する電圧を０とする。リファレンス側のビット線（／ＢＬ）には、Ｖｒｅａｄ／２の一定電圧を印加する。
【００４６】
次いで、ビット線（ＢＬ）の電圧とリファレンス側のビット線（／ＢＬ）の電圧とを差動増幅型の読み出しセンス回路で比較することにより、ＭＴＪ素子に記憶された情報を読み出す。
【００４７】
データ“０”、例えばＭＴＪ素子ＭＴＪ１が高抵抗の状態でＭＴＪ素子ＭＴＪ２が低抵抗の状態のとき、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との間のノードの電圧Ｖｏは、電圧Ｖｒｅａｄ／２よりも低くなる。したがって、ビット線（ＢＬ）の電圧がリファレンス側のビット線（／ＢＬ）の電圧よりも低ければ、ＭＴＪ素子に記憶されていた情報はデータ“０”であると判断できる（図９（ａ）参照）。
【００４８】
反対に、データ“１”、例えばＭＴＪ素子ＭＴＪ１が低抵抗の状態でＭＴＪ素子ＭＴＪ２が高抵抗の状態のとき、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との接続ノードの電圧Ｖｏは、電圧Ｖｒｅａｄ／２よりも高くなる。したがって、ビット線（ＢＬ）の電圧がリファレンス側のビット線（／ＢＬ）の電圧よりも高ければ、ＭＴＪ素子に記憶されていた情報はデータ“１”であると判断できる（図９（ｂ）参照）。
【００４９】
次に、読み出し回路及びその動作について図１０及び図１１を用いて具体的に説明する。
【００５０】
図１０はメモリセル及び読み出し回路の一例を示す回路図である。上述のように、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２は直列に接続されており、その接続ノードは選択用トランジスタを介してビット線ＢＬに接続されている。ビット線ＢＬ，／ＢＬの一方の端部は、差動増幅型のセンスアンプ８４に接続されている。なお、図１０に示すセンスアンプ８４は、ＤＲＡＭでよく使用されている交差結合型のセンスアンプである。ビット線ＢＬ，／ＢＬの他方の端部は、これら信号線をプリチャージするためのプリチャージ用回路８６を介してＶｒｅａｄ／２の定電圧源に接続されている。
【００５１】
図１１は読み出し動作のタイミングを示すタイムチャートである。図中、ｐｆｙはプリチャージ用回路８６に印加する電圧を、ｒｅａｄは書き込みワード線ＷＷＬ１に印加する電圧を、ｗｌはワード線ＷＬに印加する電圧を、ｓａｅはセンスアンプ８４のＮｃｈトランジスタに印加する電圧を、ｓａｅｐはセンスアンプ８４のＰｃｈトランジスタに印加する電圧を、ｂｌはビット線ＢＬの電圧を、ｂｌｂはリファレンス側のビット線／ＢＬの電圧を、それぞれ示している。なお、各ノードの記号は、図１０にも記載してある。
【００５２】
まず、プリチャージ用回路８６の制御端子（ｐｆｙ）に、プリチャージのための制御電圧を印加する。これにより、プリチャージ用回路８６のトランジスタが総てオンとなり、ビット線ＢＬ及びリファレンス側のビット線／ＢＬの電圧（ｂｌ，ｂｌｂ）が定電圧源から供給される電圧Ｖｒｅａｄ／２にプリチャージされる。
【００５３】
次いで、ビット線ＢＬ及びリファレンス側のビット線／ＢＬのプリチャージが完了後、プリチャージ用回路８６の制御端子（ｐｆｙ）に印加しているプリチャージのための制御電圧をオフとする。
【００５４】
次いで、書き込みワード線ＷＷＬ１−書き込みワード線ＷＷＬ２間に、読み出し用の電圧Ｖｒｅａｄを印加する。例えば、書き込みワード線ＷＷＬ１の電圧（ｒｅａｄ）をＶｒｅａｄとし、書き込みワード線ＷＷＬ２の電圧を０とする。
【００５５】
次いで、ワード線ＷＬに、選択用トランジスタをオンするための制御電圧を印加する（ｗｌ）。これにより、選択用トランジスタはオン状態となり、ビット線ＢＬの電圧（ｂｌ）が、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の接続ノードの電圧となる。リファレンス側のビット線／ＢＬの電圧は、電圧Ｖｒｅａｄ／２のままである。
【００５６】
なお、図１１では、データ“０”、すなわちＭＴＪ素子ＭＴＪ１が高抵抗の状態でＭＴＪ素子ＭＴＪ２が低抵抗の状態である場合を想定しており、ビット線ＢＬの電圧（ｂｌ）は、電圧Ｖｒｅａｄ／２よりも低くなっている。データ“１”、すなわちＭＴＪ素子ＭＴＪ１が低抵抗の状態でＭＴＪ素子ＭＴＪ２が高抵抗の状態である場合には、ビット線ＢＬの電圧（ｂｌ）は、電圧Ｖｒｅａｄ／２よりも高くなる。
【００５７】
次いで、読み出しワード線ＷＷＬ１及びワード線ＷＬの電圧（ｒｅａｄ、ｗｌ）を保持した状態で、センスアンプ８４のＮｃｈトランジスタ及びＰｃｈトランジスタを順次オンにする。これにより、ビット線ＢＬとリファレンス側のビット線／ＢＬとで、電圧が高い方の信号線の電圧が電源電圧Ｖｄｄまで引き上げられ、電圧が低い方の信号線の電圧が接地電位まで引き下げられる。したがって、ビット線ＢＬの電圧とリファレンス側のビット線／ＢＬの電圧との高低を容易に検出することができ、メモリセルに記憶された情報を読み出すことができる。
【００５８】
次に、読み出し電圧Ｖｒｅａｄの設定方法について図１２を用いて説明する。
【００５９】
一般に、磁気抵抗効果素子の抵抗は、印加電圧が大きくなるほどに抵抗が小さくなる傾向がある。また、抵抗の変化率であるＭＲ比（ＭＲ比＝（Ｒｈｉｇｈ―Ｒｌｏｗ）／Ｒｌｏｗ）も電圧依存性を有しており、印加電圧が大きくなるほどにＭＲ比は小さくなる（図１２（ａ）参照）。
【００６０】
本実施形態による磁気メモリ装置における読み出しマージンΔＶｓｉｇは、次式のように表される。
【００６１】
ΔＶｓｉｇ＝Ｖｏ−Ｖｒｅａｄ／２
＝Ｖｒｅａｄ×Ｒｈｉｇｈ／（Ｒｈｉｇｈ＋Ｒｌｏｗ）−Ｖｒｅａｄ／２
＝（Ｖｒｅａｄ／２）×｛（Ｒｈｉｇｈ―Ｒｌｏｗ）／（Ｒｈｉｇｈ＋Ｒｌｏｗ）｝
≒（Ｖｒｅａｄ／２）×ＭＲ比×１／２
直列接続された２つのＭＴＪ素子に電圧Ｖｒｅａｄが印加されるので、それぞれのＭＴＪ素子にはＶｒｅａｄ／２程度の電圧が印加される。したがって、読み出しマージンΔＶｓｉｇが最大値をとるのは、（Ｖｒｅａｄ／２）×ＭＲ比が最大になるときである。
【００６２】
したがって、実際に読み出し電圧Ｖｒｅａｄを設定する際には、メモリセルに用いるＭＴＪ素子のＭＲ比のバイアス電圧依存性を測定し、ＭＲ比とバイアス電圧との積が最大となるバイアス電圧がＶｒｅａｄ／２となるように、読み出し電圧Ｖｒｅａｄを設定することが望ましい。
【００６３】
次に、本実施形態による磁気メモリ装置の製造方法について図１３乃至図１６を用いて説明する。
【００６４】
図１３乃至図１６は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。なお、図１３は図１のＢ−Ｂ′線断面に沿った工程断面図であり、図１４乃至図１６は図１のＡ−Ａ′線断面に沿った工程断面図である。
【００６５】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。この際、素子分離膜１２により画定される活性領域は、Ｔ字型の形状となる（図１参照）。
【００６６】
次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択用トランジスタを形成する（図１３（ａ）、図１４（ａ））。なお、選択用トランジスタは、各活性領域にそれぞれ２つずつ形成される。また、ゲート電極１４は紙面垂直方向に延在して形成され、図１に示すように複数の選択用トランジスタのゲート電極１４を兼ねる読み出しワード線ＷＬを構成する。
【００６７】
次いで、選択用トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２０を形成する。
【００６８】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。
【００６９】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２２に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ２４を形成する（図１３（ｂ）、図１４（ｂ））。
【００７０】
次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜２０上に導電膜を堆積してパターニングし、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたビット線２６を形成する。なお、ビット線２６（ＢＬ）は、図１に示すように、ワード線ＷＬと交差する方向に延在して形成される。
【００７１】
次いで、ビット線２６が形成された層間絶縁膜２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２８を形成する（図１３（ｃ）、図１４（ｃ））。
【００７２】
次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２８に、書き込みワード線を埋め込むための配線溝３０を形成する（図１４（ｄ））。
【００７３】
次いで、例えばスパッタ法によりＴａ膜３２及びＮｉＦｅ膜３４を、例えば電解めっき法によりＣｕ膜３６を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝３０内に埋め込まれた書き込みワード線３８を形成する（図３、図１５（ａ））。なお、書き込みワード線３８（ＷＷＬ）は、図１に示すように、ワード線ＷＬの延在方向と平行な方向に延在して形成される。
【００７４】
次いで、書き込みワード線３８が埋め込まれた層間絶縁膜２８上に、例えばスパッタ法により、例えばＴａ膜よりなる下部電極層４０と、例えばＰｔＭｎよりなる反強磁性層４２と、例えばＣｏＦｅよりなる強磁性層４４と、例えばアルミナよりなるトンネル絶縁膜４６と、例えばＮｉＦｅよりなる強磁性層４８と、Ｔａ膜よりなるキャップ層５０とを形成する。
【００７５】
次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層５０、強磁性層４８、トンネル絶縁膜４６、強磁性層４４、反強磁性層４２及び下部電極層４０をパターニングし、書き込みワード線３８に接続されたＭＴＪ素子５２を形成する（図３、図１５（ｂ））。ここで、キャップ層５０及び下部電極層４０のパターニングには例えばＣｌ２／Ａｒ系のエッチングガスを用い、強磁性層４８、トンネル絶縁膜４６、強磁性層４４及び反強磁性層４２のパターニングには例えばＣＯ／ＮＨ３系のエッチングガスを用いる。
【００７６】
次いで、ＭＴＪ素子５２が形成された層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子５２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５４を形成する（図１５（ｃ））。
【００７７】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４，２８，２０に、ソース／ドレイン領域１８に達するコンタクトホール５６を形成する。
【００７８】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール４６に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ５８を形成する（図１６（ａ））。
【００７９】
次いで、ＭＴＪ素子５２及びコンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばスパッタ法によりＴａ膜を堆積してパターニングする。これにより、Ｔａ膜よりなり、コンタクトプラグ５８を介してソース／ドレイン領域１８に電気的に接続され、コンタクトプラグ５８に隣接する２つのＭＴＪ素子５２を並列に接続する上部電極層６０を形成する（図１６（ｂ））。ここで、上部電極層６０のパターニングには、例えばＣｌ２／Ａｒ系のエッチングガスを用いる。
【００８０】
次いで、上部電極層６０が形成された層間絶縁膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜６２を形成する。
【００８１】
次いで、層間絶縁膜６２上に導電膜を堆積してパターニングし、ディジット線６４（ＤＬ）を形成する（図１６（ｃ））。ディジット線６４は、図１に示すように、ビット線ＢＬ間の領域に、ビット線ＢＬの延在方向と平行な方向に延在して形成される。
【００８２】
このように、本実施形態によれば、直列接続された互いに相補的な状態をとる２つの磁気抵抗効果素子と、これら磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルを構成し、選択用トランジスタを介して第１の磁気抵抗効果素子と第２の磁気抵抗効果素子との接続ノードに接続されたビット線に出力される接続ノードの電圧に基づいて、磁気抵抗効果素子に記憶された記憶情報を読み出すので、カレントセンス方式を用いた従来の磁気メモリ装置と比較して、集積化が容易である。
【００８３】
また、折り返しビット線構造を採用することが可能となり、隣接ビット線ペア（ＢＬ，／ＢＬ）での差動信号を交差結合型のセンスアンプで読み出すことができる。これにより、メモリ動作の際のノイズに強くなる。また、コラム毎にセンスアンプを配置することが可能であり、各コラムのデータを同時に読み出してセンスアンプでラッチさせて高速データ転送を行う、バーストモードでの高速読み出しを容易に実現できる。
【００８４】
また、隣接して設けられた磁気抵抗効果素子のペアを用いるとともに、リファレンス電圧として読み出し電圧の半分の電圧を用いるので、磁気抵抗効果素子の特性ばらつきに強い読み出しが可能である。
【００８５】
本発明は上記実施形態に限らず種々の変形が可能である。
【００８６】
例えば、上記実施形態では、本発明をＭＴＪ素子を用いた磁気メモリ装置に適用した場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を利用した磁気抵抗効果素子を用いた磁気メモリ装置に広く適用することができる。例えば、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いた磁気メモリ装置にも適用可能である。
【００８７】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【００８８】
（付記１） 第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、
前記ビット線に接続され、前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す読み出し回路と
を有することを特徴とする磁気メモリ装置。
【００８９】
（付記２） 付記１記載の磁気メモリ装置において、
前記ビット線に隣接して設けられ、前記読み出し回路に接続された他のビット線と、
前記他のビット線に接続された他のメモリセルを更に有する
ことを特徴とする磁気メモリ装置。
【００９０】
（付記３） 付記２記載の磁気メモリ装置において、
前記読み出し回路は、差動増幅型の読み出しセンス回路を有する
ことを特徴とする磁気メモリ装置。
【００９１】
（付記４） 付記３記載の磁気メモリ装置において、
前記読み出し回路は、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との直列接続に所定の読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧と、前記読み出し電圧の半分の電圧であるリファレンス電圧とを、前記読み出し回路において比較することにより、前記記憶情報を読み出す
ことを特徴とする磁気メモリ装置。
【００９２】
（付記５） 第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子の他方の端部に接続された複数の第１の信号線と、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第２の磁気抵抗効果素子の他方の端部に接続された複数の第２の信号線と、
前記第１の方向と直交する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線とそれぞれ交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線とそれぞれ交差する複数の第３の信号線と、
前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記接続ノードに、前記選択用トランジスタを介して接続された複数のビット線と、
複数の前記ビット線の一方の端部に、隣接する２本の前記ビット線毎に設けられた複数の読み出し回路と
を有することを特徴とする磁気メモリ装置。
【００９３】
（付記６） 付記５記載の磁気メモリ装置において、
複数の前記ビット線の他方の端部に設けられたリファレンス電圧発生回路を更に有する
ことを特徴とする磁気メモリ装置。
【００９４】
（付記７） 付記５又は６記載の磁気メモリ装置において、
前記第１の信号線及び前記第２の信号線にそれぞれ逆向きの電流を流す第１の書き込み電流発生回路と、
前記第３の信号線に、記憶すべき情報に応じた方向の電流を流す第２の書き込み電流発生回路とを更に有する
ことを特徴とする磁気メモリ装置。
【００９５】
（付記８） 付記５乃至７のいずれか１項に記載の磁気メモリ装置において、
前記第１の信号線及び前記第２の信号線に所定の読み出し電圧を印加する読み出し電圧発生回路を更に有する
ことを特徴とする磁気メモリ装置。
【００９６】
（付記９） 付記５乃至８のいずれか１項に記載の磁気メモリ装置において、
同じ前記メモリセルに接続された前記第１の信号線及び前記第２の信号線の一方の端部に、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するための第１のスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【００９７】
（付記１０） 付記９記載の磁気メモリ装置において、
異なる前記メモリセルに接続された前記第１の信号線及び前記第２の信号線の他方の端部に、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するための第２のスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【００９８】
（付記１１） 付記５乃至１０のいずれか１項に記載の磁気メモリ装置において、
前記第１の方向に延在して形成され、前記第１の方向に並ぶ前記メモリセルの前記選択用トランジスタのゲート電極に接続された複数のワード線を更に有する
ことを特徴とする磁気メモリ装置。
【００９９】
（付記１２） 付記５乃至１１のいずれか１項に記載の磁気メモリ装置において、
前記第２の方向に隣接する２つの前記メモリセルの前記選択用トランジスタは、一の活性領域上に形成されており、２つの前記メモリセルの前記選択用トランジスタと前記ビット線とを接続するビット線コンタクトが共用されている
ことを特徴とする磁気メモリ装置。
【０１００】
（付記１３） 付記１２記載の磁気メモリ装置において、
前記活性領域は、前記第２の方向に長い矩形状のトランジスタ形成部と、前記トランジスタ形成領域の中央部から前記第１の方向に突出するコンタクト部とを有し、前記ビット線コンタクトは、前記コンタクト部に形成されている
ことを特徴とする磁気メモリ装置。
【０１０１】
（付記１４） 第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線とを有する磁気メモリ装置の読み出し方法であって、
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との直列接続に所定の読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【０１０２】
（付記１５） 付記１４記載の磁気メモリ装置の読み出し方法において、
前記読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧と、前記読み出し電圧の半分の電圧であるリファレンス電圧とを、前記読み出し回路において比較することにより前記記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【０１０３】
（付記１６） 付記１４又は１５記載の磁気メモリ装置の読み出し方法において、
前記読み出し電圧は、磁気抵抗効果素子のＭＲ比と前記磁気抵抗効果素子に印加するバイアス電圧との積が最大となるときのバイアス電圧が、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子のそれぞれに印加される電圧とする
ことを特徴とする磁気メモリ装置の読み出し方法。
【０１０４】
（付記１７） 第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、前記第２の磁気抵抗効果素子との前記接続ノードとは逆の前記第１の磁気抵抗効果素子の一方の端部に接続された第１の信号線と、前記第１の磁気抵抗効果素子との前記接続ノードとは逆の前記第２の磁気抵抗効果素子の一方の端部に接続された第２の信号線と、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の近傍に設けられた第３の信号線とを有する磁気メモリ装置の書き込み方法であって、
前記第１の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第１の磁気抵抗効果素子に前記第１の抵抗状態を記録し、
前記第２の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第２の磁気抵抗効果素子に前記第２の抵抗状態を記録する
ことを特徴とする磁気メモリ装置の書き込み方法。
【０１０５】
（付記１８） 付記１７記載の磁気メモリ装置の書き込み方法において、
前記第１の信号線及び前記第２の信号線は第１の方向に延在して形成されており、前記第１の信号線に流す電流の向きと前記第２の信号線に流す電流の向きとは互いに逆向きであり、
前記第３の信号線は前記第１の方向と直交する第２の方向に延在して形成されており、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子に書き込むべき情報に応じて、前記第３の信号線に流す電流の向きを変化する
ことを特徴とする磁気メモリ装置の書き込み方法。
【図面の簡単な説明】
【０１０６】
【図１】本発明の一実施形態による磁気メモリ装置の構造を示す平面図である。
【図２】本発明の一実施形態による磁気メモリ装置の構造を示す概略断面図である。
【図３】本発明の一実施形態による磁気メモリ装置の構造を示す部分拡大断面図である。
【図４】本発明の一実施形態による磁気メモリ装置の構造を示す回路図である。
【図５】本発明の一実施形態による磁気メモリ装置の書き込み方法を示す図である。
【図６】本発明の一実施形態による磁気メモリ装置の書き込み方法に好適なメモリセルの構成を示す回路図（その１）である。
【図７】本発明の一実施形態による磁気メモリ装置の書き込み方法に好適なメモリセルの構成を示す回路図（その２）である。
【図８】本発明の一実施形態による磁気メモリ装置の読み出し方法を示す図である。
【図９】本発明の一実施形態による磁気メモリ装置における記憶情報の判定方法を示す図である。
【図１０】本発明の一実施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回路図である。
【図１１】本発明の一実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャートである。
【図１２】本発明の一実施形態による磁気メモリ装置における読み出し電圧の設定方法を示すグラフである。
【図１３】本発明の一実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の一実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の一実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。
【図１６】本発明の一実施形態による磁気メモリ装置の製造方法を示す工程断面図（その４）である。
【図１７】従来の磁気メモリ装置の構造を示す回路図（その１）である。
【図１８】従来の磁気メモリ装置の構造を示す回路図（その２）である。
【図１９】従来の磁気メモリ装置の構造を示す回路図（その３）である。
【符号の説明】
【０１０７】
１０…シリコン基板
１２…素子分離膜
１４（ＷＬ）…ゲート電極又はワード線
１６，１８…ソース／ドレイン領域
２０，２８，５４，６２…層間絶縁膜
２２，５６…コンタクトホール
２４，５８…コンタクトプラグ
２６（ＢＬ）…ビット線
３０…配線溝
３２…Ｔａ膜
３４…ＮｉＦｅ膜
３６…Ｃｕ膜
３８（ＷＷＬ）…書き込みワード線
４０…下部電極層
４２…反強磁性層
４４…強磁性層（固定磁化層）
４６…トンネル絶縁膜
４８…強磁性層（自由磁化層）
５０…キャップ層
５２…ＭＴＪ素子
６０…上部電極層
６４（ＤＬ）…ディジット線
８０，８２…書き込み電流発生回路
８４…センスアンプ
８６…スイッチング素子
１００…メモリセル
１０２，１０６…ＭＯＳトランジスタ
１０４…ＭＴＪ素子
１０８…電流源
１１０…読み出し回路
１１２…列選択回路
１１４…行選択回路
１２０…リファレンス用セル
１２２…読み出し回路
【技術分野】
【０００１】
本発明は、磁気メモリ装置に係り、特に、磁性層のスピンの向きに基づく抵抗変化を利用した磁気メモリ装置並びにその読み出し方法及び書き込み方法に関する。
【背景技術】
【０００２】
近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。
【０００３】
ＭＲＡＭを構成する磁気抵抗効果素子の１つとして、磁気トンネル接合（以下、ＭＴＪ：Magnetic Tunnel Junctionという）素子が知られている。ＭＴＪ素子は、２つの強磁性磁性層がトンネル絶縁膜を介して積層されたものであり、２つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。
【０００４】
すなわち、ＭＴＪ素子は、２つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この２つの状態をデータ“０”及びデータ“１”に関連づけることにより、記憶素子として用いることができる。このようにＭＴＪ素子は、素子抵抗の変化を利用した記憶素子であることから、記憶情報の読み出しのためには抵抗変化を電圧或いは電流に変換する必要がある。
【０００５】
図１７は、従来の磁気メモリ装置の読み出し方法を示す回路図である。図１７に示す磁気メモリ装置は、１つのＭＯＳトランジスタ１０２と１つのＭＴＪ素子１０４とにより１つのメモリセル１００が構成されたものである（１Ｔ１ＭＴＪ型）。メモリセル１００は、ＭＯＳトランジスタ１０４のソース電極に接続されている。ＭＯＳトランジスタ１０４のドレイン電極には、電流源１０６が接続されている。
【０００６】
ＭＯＳトランジスタ１０４のゲート電極に一定のバイアス電圧Ｖｃｌａｍｐを印加して、ＭＴＪ素子１０４に印加される電圧をほぼ一定に保つ。この状態で、電流源１０６により、ＭＯＳトランジスタ１０４、ＭＴＪ素子１０４及びＭＯＳトランジスタ１０２を介して電流を流すことにより、ＭＯＳトランジスタ１０４のドレイン電極端には、ＭＴＪ素子の抵抗値に応じた電圧が出力される。すなわち、ＭＴＪ素子１０４の抵抗が高い状態のときには出力電圧は大きくなり、ＭＴＪ素子１０４の抵抗が低い状態のときには出力電圧は小さくなる。この電圧変化を、次段に接続されるセンスアンプ（図示せず）により増幅し、読み出し信号とする。
【０００７】
図１７に示す読み出し回路は、ＭＯＳトランジスタ１０４のゲート幅が広く、また電流源１０６を構成するためには大面積が必要であり、センスアンプの面積が大きくなってしまう。このため、センスアンプを、ビット線対ＢＬ−／ＢＬのピッチに収めることができない。そこで、このような問題を回避するために、複数のコラムで読み出し回路を共用する方式が提案されている。
【０００８】
図１８は、２つのＭＯＳトランジスタと２つのＭＴＪ素子とにより構成される２Ｔ２ＭＴＪ型のメモリセルを有する磁気メモリ装置への適用例である。図１８に示す磁気メモリ装置では、複数のビット線対（隣接するビット線ＢＬ，／ＢＬ）毎に１つの読み出し回路１１０を設け、ビット線対を切り換える列選択回路１１２を有している。これにより、読み出し回路１１０の数を削減し、全体として読み出し回路の面積を低減している。
【０００９】
図１９は、１Ｔ１ＭＴＪ型のメモリセルを有する磁気メモリ装置への適用例である。図１９に示す磁気メモリ装置では、メモリセルの他にリファレンス用セル１２０が設けられている。読み出し回路１２２には、複数のビット線ＢＬとリファレンス用セルに接続されたビット線とが接続されている。各ビット線ＢＬと読み出し回路１２２との間には選択用トランジスタがそれぞれ設けられており、複数のビット線から一のビット線を選択して読み出すことができるようになっている。これにより、読み出し回路１２２の数を削減し、全体として読み出し回路の面積を低減している。
【特許文献１】特開２００１−２３６７８１号公報
【特許文献２】特開２００１−２７３７５８号公報
【特許文献３】特開２００３−１９７８７６号公報
【特許文献４】特開２００４−０３０８２２号公報
【非特許文献１】Roy Scheuerlein et al., "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Dig. Tech. Papers, pp.128-129, 2000
【非特許文献２】M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", Symposium on VLSI Circuits Dig. Tech. Papers, pp.158-161, 2002
【非特許文献３】N. Tanabe et al., "A High Density 1T/2C Cell with Vcc/2 Reference Level for High Stable FeRAMs", IEDM Tech. Dig., pp. 863-866, 1997
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１８に示す２Ｔ２ＭＪＴ型の磁気メモリ装置は、１つのメモリセルを構成する素子数が多いため、集積度を向上することが困難である。
【００１１】
一方、図１９に示す１Ｔ１ＭＴＪ型の磁気メモリ装置は、図１８に示す磁気メモリ装置と比較して集積化は容易である。しかしながら、リファレンス用セル１２０においてリファレンス用の信号を生成するため、リファレンス用セル１２０のばらつきが読み出しのマージンに直接的に影響する。特に、複数のビット線に対して１つのリファレンス用セル１２０を設けているため、ビット線によってはリファレンス用セル１２０に近いものもあれば遠いものもあり、ＭＴＪ素子の特性ばらつきによる影響は極めて大きい。このため、ノイズに強いことを特徴とする隣接ビット線対を用いた差動増幅方式による読み出しができず、ノイズに対する耐性が低減する虞があった。
【００１２】
本発明の目的は、高集積化が可能であり、ＭＴＪ素子の特性ばらつきに対する十分な読み出しマージンを有し、メモリ動作の際のノイズに対する耐性が高い磁気メモリ装置、並びにこのような磁気メモリ装置の読み出し方法及び書き込み方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、前記ビット線に接続され、前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す読み出し回路とを有することを特徴とする磁気メモリ装置が提供される。
【００１４】
また、本発明の他の観点によれば、第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子の他方の端部に接続された複数の第１の信号線と、前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第２の磁気抵抗効果素子の他方の端部に接続された複数の第２の信号線と、前記第１の方向と直交する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線とそれぞれ交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線とそれぞれ交差する複数の第３の信号線と、前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記接続ノードに、前記選択用トランジスタを介して接続された複数のビット線と、複数の前記ビット線の一方の端部に、隣接する２本の前記ビット線毎に設けられた複数の読み出し回路とを有することを特徴とする磁気メモリ装置が提供される。
【００１５】
また、本発明の更に他の観点によれば、第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線とを有する磁気メモリ装置の読み出し方法であって、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との直列接続に所定の読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出すことを特徴とする磁気メモリ装置の読み出し方法が提供される。
【００１６】
また、本発明の更に他の観点によれば、第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、前記第２の磁気抵抗効果素子との前記接続ノードとは逆の前記第１の磁気抵抗効果素子の一方の端部に接続された第１の信号線と、前記第１の磁気抵抗効果素子との前記接続ノードとは逆の前記第２の磁気抵抗効果素子の一方の端部に接続された第２の信号線と、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の近傍に設けられた第３の信号線とを有する磁気メモリ装置の書き込み方法であって、前記第１の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第１の磁気抵抗効果素子に前記第１の抵抗状態を記録し、前記第２の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第２の磁気抵抗効果素子に前記第２の抵抗状態を記録することを特徴とする磁気メモリ装置の書き込み方法が提供される。
【発明の効果】
【００１７】
本発明によれば、直列接続された互いに相補的な状態をとる２つの磁気抵抗効果素子と、これら磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルを構成し、選択用トランジスタを介して第１の磁気抵抗効果素子と第２の磁気抵抗効果素子との接続ノードに接続されたビット線に出力される接続ノードの電圧に基づいて磁気抵抗効果素子に記憶された記憶情報を読み出すので、カレントセンス方式を用いた従来の磁気メモリ装置と比較して、集積化が容易である。
【００１８】
また、折り返しビット線構造を採用することが可能となり、隣接ビット線ペア（ＢＬ，／ＢＬ）での差動信号を交差結合型のセンスアンプで読み出すことができる。これにより、メモリ動作の際のノイズに強くなる。また、コラム毎にセンスアンプを配置することが可能であり、各コラムのデータを同時に読み出してセンスアンプでラッチさせて高速データ転送を行うことが容易に実現できる。
【００１９】
また、隣接して設けられた磁気抵抗効果素子のペアを用いるとともに、リファレンス電圧として読み出し電圧の半分の電圧を用いるので、磁気抵抗効果素子の特性ばらつきに強い読み出しが可能である。
【発明を実施するための最良の形態】
【００２０】
本発明の一実施形態による磁気メモリ装置及びその製造方法について図１乃至図１６を用いて説明する。
【００２１】
はじめに、本実施形態による磁気メモリ装置の構造について図１乃至図４を用いて説明する。図１は本実施形態による磁気メモリ装置の構造を示す平面図、図２は本実施形態による磁気メモリ装置の構造を示す概略断面図、図３は本実施形態による磁気メモリ装置の構造を示す部分拡大断面図、図４は本実施形態による磁気メモリ装置の構造を示す回路図である。
【００２２】
シリコン基板１０には、シリコン基板１０表面に複数の活性領域を画定する素子分離膜１２が形成されている。それぞれの活性領域は、Ｘ方向に長い矩形状のトランジスタ形成部と、その中央部からＹ方向に突出するコンタクト部とからなるＴ字型形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。
【００２３】
素子分離膜１２が形成されたシリコン基板１０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各活性領域に、それぞれ２本づつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する選択用トランジスタが、それぞれ２つづつ形成されている。一の活性領域に形成された２つの選択用トランジスタは、ソース／ドレイン領域１６を共用している。
【００２４】
選択用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、活性領域のコンタクト部に形成されたソース／ドレイン領域１６に接続されたコンタクトプラグ２４が埋め込まれている。層間絶縁膜２０上には、Ｘ方向に延在して形成され、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続された複数のビット線２６（ＢＬ）が形成されている。ビット線２６は、活性領域のコンタクト部上を横切るように形成されている。
【００２５】
ビット線２６が形成された層間絶縁膜２０上には、層間絶縁膜２８が形成されている。層間絶縁膜２８には、Ｙ方向に延在する複数の書き込みワード線３８（ＷＷＬ）が埋め込まれている。書き込みワード線３８は、各ワード線ＷＬ上に、それぞれ形成されている。書き込みワード線３８は、図３に示すように、配線溝３０の内壁に沿って形成されたバリアメタルとしてのＴａ膜３２と、磁場を強めるために設けられた透磁率の高いＮｉＦｅ膜３４と、主要な配線部であるＣｕ膜３６とにより構成されている。
【００２６】
書き込みワード線３８が埋め込まれた層間絶縁膜２８上には、ＭＴＪ素子５２が形成されている。ＭＴＪ素子５２は、活性領域と書き込みワード線３８とが交差する領域に、それぞれ形成されている。ＭＴＪ素子５２は、図３に示すように、Ｔａ膜よりなる下部電極層４０と、ＰｔＭｎ膜よりなる反強磁性層４２と、ＣｏＦｅ膜よりなる固定磁化層としての強磁性層４４と、アルミナ膜よりなるトンネル絶縁膜４６と、ＣｏＦｅ膜よりなる自由磁化層としての強磁性層４８と、Ｔａ膜よりなるキャップ層５０とにより構成されている。
【００２７】
ＭＴＪ素子５２が形成された領域以外の層間絶縁膜２８上には、層間絶縁膜５４が形成されている。層間絶縁膜５４，２８，２０には、ソース／ドレイン領域１８に接続されたコンタクトプラグ５８が埋め込まれている。層間絶縁膜５４上には、コンタクトプラグ５８を挟んでＸ方向に隣接する２つのＭＴＪ素子５２とコンタクトプラグ５８とを電気的に接続する上部電極層６０が形成されている。
【００２８】
上部電極層６０が形成された層間絶縁膜５４上には、層間絶縁膜６２が形成されている。層間絶縁膜６２上には、Ｘ方向に延在する複数のディジット線６４が形成されている。ディジット線６４は、Ｘ方向に並ぶＭＴＪ素子５２上を横切るように形成されている。
【００２９】
本実施形態による磁気メモリ装置では、１つのメモリセルが、１つの選択用トランジスタと２つのＭＴＪ素子とにより構成される１Ｔ２ＭＴＪ型を有している。図２を用いて説明すると、図面右側から２番目のゲート電極１４及びこのゲート電極１４の左右に形成されたソース／ドレイン領域１６，１８を有する選択用トランジスタのソース／ドレイン領域１８には、コンタクトプラグ５８及び上部電極層６０を介して２つのＭＴＪ素子５２が接続されている。これら選択用トランジスタ及びＭＴＪ素子５２が、一のメモリセルを構成する素子である。同様に、図面左側から２番目のゲート電極１４及びこのゲート電極１４の左右に形成されたソース／ドレイン領域１６，１８を有する選択用トランジスタのソース／ドレイン領域１８には、コンタクトプラグ５８及び上部電極層６０を介して２つのＭＴＪ素子５２が接続されている。これら選択用トランジスタ及びＭＴＪ素子５２が、他のメモリセルを構成する素子である。このように、各活性領域には、ビット線コンタクトを共用する２つのメモリセルが、それぞれ形成されている。
【００３０】
図４は本実施形態による磁気メモリ装置のメモリセルアレイの回路図である。図示するように、読み出しワード線ＷＷＬは、読み出し電圧発生回路８０に接続されている。ビット線ＢＬの一方の端部には、リファレンス電圧発生回路８２が接続されている。ビット線ＢＬの他方の端部には、センスアンプ８４が接続されている。センスアンプ８４には、隣接する２つのビット線ＢＬがそれぞれ接続されており、ビット線ＢＬ，／ＢＬが隣接してセンスアンプに入力される折り返しビット線構造となっている。
【００３１】
なお、本実施形態による磁気メモリ装置では、読み出し用のビット線ＢＬと書き込み用のディジット線ＤＬが同じ方向に配置されるが、読み出し用のビット線ＢＬは第１のメタル配線により形成され、書き込み用のディジット線ＤＬは第３のメタル配線により形成されているため、いずれも２Ｆのピッチに収まる（Ｆは最小加工寸法：Feature size）。一方、ビット線ＢＬに垂直な方向については、２本の書き込みワード線を収めるために、４Ｆのピッチとなる。したがって、本実施形態による磁気メモリ装置の単位メモリセルの面積は４Ｆ×２Ｆ＝８Ｆ２となり、１Ｔ１ＭＴＪのメモリセルの面積と基本的に同等である。
【００３２】
次に、本実施形態による磁気メモリ装置の書き込み方法について図５乃至図７を用いて説明する。
【００３３】
図５は本実施形態による磁気メモリ装置の書き込み方法を示す図、図６及び図７は本実施形態による磁気メモリ装置の書き込み方法に好適なメモリセルの構成を示す回路図である。
【００３４】
上述のように、本実施形態による磁気メモリ装置は、１Ｔ２ＭＴＪ型のメモリセルにより構成されている。一のメモリセルに含まれる２つのＭＴＪ素子には、抵抗が高い状態（高抵抗状態）と抵抗が低い状態（低抵抗状態）とを相補的に取るように情報が書き込まれる。すなわち、一方のＭＴＪ素子は、固定磁化層としての強磁性層４４の磁化方向と自由磁化層としての強磁性層４８の磁化方向とを逆向きとし（高抵抗状態）、他方のＭＴＪ素子は、固定磁化層としての強磁性層４４の磁化方向と自由磁化層としての強磁性層４８の磁化方向とを同じ向きとする（低抵抗状態）。
【００３５】
そこで、図５に示すように、一方のＭＴＪ素子ＭＴＪ１に接続された書き込みワード線ＷＷＬ１と、他方のＭＴＪ素子ＭＴＪ２に接続された書き込みワード線ＷＷＬ２とには、逆向きの電流を流す。また、ディジット線ＤＬには、記憶すべき情報に応じた向きの電流を流す。例えば、データ“０”を記憶する場合には、図面下向きの電流を流し、データ“１”を記憶する場合には、図面上向きの電流を流す。なお、データ“０”及びデータ“１”は、それぞれ逆向きの状態によって定義してもよい。
【００３６】
これにより、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の自由磁化層（強磁性層４８）は、書き込みワード線ＷＷＬ１，ＷＷＬ２に流した電流により生じる磁界とディジット線ＤＬに流した電流により生じる磁界との合成磁界に応じた向きに磁化される。また、書き込みワード線ＷＷＬ１に流す電流の向きと書き込みワード線ＷＷＬ２に流す電流の向きとが逆向きであることから、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の磁化方向は互いに逆向きとなり、相補的な状態の書き込みができる。
【００３７】
図６及び図７は、書き込みワード線ＷＷＬ１に流す電流の向きと書き込みワード線ＷＷＬ２に流す電流の向きとを逆向きにするに好適な構成を示す回路図である。
【００３８】
図６に示す回路図では、書き込み電流発生回路８２とは反対側の書き込みワード線ＷＷＬ１，ＷＷＬ２の端部に、書き込みワード線ＷＷＬ１と書き込みワード線ＷＷＬ２とを接続し或いは切り離すためのスイッチング素子８６が設けられている。
【００３９】
書き込みワード線ＷＷＬ１，ＷＷＬ２との間にスイッチング素子８６を設けることにより、制御信号φによってスイッチング素子８６をオンにするだけで、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２に逆向きの電流を流すことができる。したがって、書き込み動作を簡略化することができる。
【００４０】
図７に示す回路図では、書き込みワード線ＷＷＬ１，ＷＷＬ２の端部に、書き込みワード線ＷＷＬ１と書き込みワード線ＷＷＬ２とを接続し或いは切り離すためのスイッチング素子８６が設けられているに加え、ビット線ＢＬの延在方向に隣接するメモリセルの書き込みワード線ＷＷＬ２と書き込みワード線ＷＷＬ１とを接続し或いは切り離すためのスイッチング素子８８が設けられている。
【００４１】
ビット線ＢＬの延在方向に隣接するメモリセルの書き込みワード線ＷＷＬ２と書き込みワード線ＷＷＬ１との間にスイッチング素子８８を更に設け、制御信号φ１及び制御信号φ２によってスイッチング素子８６，８８をオンにすれば、ビット線ＢＬの延在方向に隣接する複数のメモリセルの書き込みワード線ＷＷＬ１，ＷＷＬ２が一繋ぎとなる。このようにして電流の流れる経路を繋げることにより、書き込みの電流を削減することができる。
【００４２】
次に、本実施形態による磁気メモリ装置の読み出し方法について図８乃至図１２を用いて説明する。
【００４３】
図８は本実施形態による磁気メモリ装置の読み出し方法を示す図、図９は本実施形態による磁気メモリ装置における記憶情報の判定方法を示す図、図１０は本実施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回路図、図１１は本実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャート、図１２は読み出し電圧の設定方法を示すグラフである。
【００４４】
本実施形態による磁気メモリ装置では、一のメモリセルに含まれる２つのＭＴＪ素子５２は、上部配線層６０を介して直列接続されている。直列接続した２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の両端には、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２が、それぞれ接続されている。また、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２には、相補的な情報が書き込まれている。
【００４５】
そこで、本実施形態による磁気メモリ装置の読み出しでは、図８に示すように、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２を介して２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の直列接続に読み出し電圧Ｖｒｅａｄを印加し、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との接続ノードの電圧を選択用のトランジスタを介してビット線（ＢＬ）に読み出す。このとき、ワード線ＷＷＬ１に印加する電圧をＶｒｅａｄとし、書き込みワード線ＷＷＬ２に印加する電圧を０とする。リファレンス側のビット線（／ＢＬ）には、Ｖｒｅａｄ／２の一定電圧を印加する。
【００４６】
次いで、ビット線（ＢＬ）の電圧とリファレンス側のビット線（／ＢＬ）の電圧とを差動増幅型の読み出しセンス回路で比較することにより、ＭＴＪ素子に記憶された情報を読み出す。
【００４７】
データ“０”、例えばＭＴＪ素子ＭＴＪ１が高抵抗の状態でＭＴＪ素子ＭＴＪ２が低抵抗の状態のとき、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との間のノードの電圧Ｖｏは、電圧Ｖｒｅａｄ／２よりも低くなる。したがって、ビット線（ＢＬ）の電圧がリファレンス側のビット線（／ＢＬ）の電圧よりも低ければ、ＭＴＪ素子に記憶されていた情報はデータ“０”であると判断できる（図９（ａ）参照）。
【００４８】
反対に、データ“１”、例えばＭＴＪ素子ＭＴＪ１が低抵抗の状態でＭＴＪ素子ＭＴＪ２が高抵抗の状態のとき、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との接続ノードの電圧Ｖｏは、電圧Ｖｒｅａｄ／２よりも高くなる。したがって、ビット線（ＢＬ）の電圧がリファレンス側のビット線（／ＢＬ）の電圧よりも高ければ、ＭＴＪ素子に記憶されていた情報はデータ“１”であると判断できる（図９（ｂ）参照）。
【００４９】
次に、読み出し回路及びその動作について図１０及び図１１を用いて具体的に説明する。
【００５０】
図１０はメモリセル及び読み出し回路の一例を示す回路図である。上述のように、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２は直列に接続されており、その接続ノードは選択用トランジスタを介してビット線ＢＬに接続されている。ビット線ＢＬ，／ＢＬの一方の端部は、差動増幅型のセンスアンプ８４に接続されている。なお、図１０に示すセンスアンプ８４は、ＤＲＡＭでよく使用されている交差結合型のセンスアンプである。ビット線ＢＬ，／ＢＬの他方の端部は、これら信号線をプリチャージするためのプリチャージ用回路８６を介してＶｒｅａｄ／２の定電圧源に接続されている。
【００５１】
図１１は読み出し動作のタイミングを示すタイムチャートである。図中、ｐｆｙはプリチャージ用回路８６に印加する電圧を、ｒｅａｄは書き込みワード線ＷＷＬ１に印加する電圧を、ｗｌはワード線ＷＬに印加する電圧を、ｓａｅはセンスアンプ８４のＮｃｈトランジスタに印加する電圧を、ｓａｅｐはセンスアンプ８４のＰｃｈトランジスタに印加する電圧を、ｂｌはビット線ＢＬの電圧を、ｂｌｂはリファレンス側のビット線／ＢＬの電圧を、それぞれ示している。なお、各ノードの記号は、図１０にも記載してある。
【００５２】
まず、プリチャージ用回路８６の制御端子（ｐｆｙ）に、プリチャージのための制御電圧を印加する。これにより、プリチャージ用回路８６のトランジスタが総てオンとなり、ビット線ＢＬ及びリファレンス側のビット線／ＢＬの電圧（ｂｌ，ｂｌｂ）が定電圧源から供給される電圧Ｖｒｅａｄ／２にプリチャージされる。
【００５３】
次いで、ビット線ＢＬ及びリファレンス側のビット線／ＢＬのプリチャージが完了後、プリチャージ用回路８６の制御端子（ｐｆｙ）に印加しているプリチャージのための制御電圧をオフとする。
【００５４】
次いで、書き込みワード線ＷＷＬ１−書き込みワード線ＷＷＬ２間に、読み出し用の電圧Ｖｒｅａｄを印加する。例えば、書き込みワード線ＷＷＬ１の電圧（ｒｅａｄ）をＶｒｅａｄとし、書き込みワード線ＷＷＬ２の電圧を０とする。
【００５５】
次いで、ワード線ＷＬに、選択用トランジスタをオンするための制御電圧を印加する（ｗｌ）。これにより、選択用トランジスタはオン状態となり、ビット線ＢＬの電圧（ｂｌ）が、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の接続ノードの電圧となる。リファレンス側のビット線／ＢＬの電圧は、電圧Ｖｒｅａｄ／２のままである。
【００５６】
なお、図１１では、データ“０”、すなわちＭＴＪ素子ＭＴＪ１が高抵抗の状態でＭＴＪ素子ＭＴＪ２が低抵抗の状態である場合を想定しており、ビット線ＢＬの電圧（ｂｌ）は、電圧Ｖｒｅａｄ／２よりも低くなっている。データ“１”、すなわちＭＴＪ素子ＭＴＪ１が低抵抗の状態でＭＴＪ素子ＭＴＪ２が高抵抗の状態である場合には、ビット線ＢＬの電圧（ｂｌ）は、電圧Ｖｒｅａｄ／２よりも高くなる。
【００５７】
次いで、読み出しワード線ＷＷＬ１及びワード線ＷＬの電圧（ｒｅａｄ、ｗｌ）を保持した状態で、センスアンプ８４のＮｃｈトランジスタ及びＰｃｈトランジスタを順次オンにする。これにより、ビット線ＢＬとリファレンス側のビット線／ＢＬとで、電圧が高い方の信号線の電圧が電源電圧Ｖｄｄまで引き上げられ、電圧が低い方の信号線の電圧が接地電位まで引き下げられる。したがって、ビット線ＢＬの電圧とリファレンス側のビット線／ＢＬの電圧との高低を容易に検出することができ、メモリセルに記憶された情報を読み出すことができる。
【００５８】
次に、読み出し電圧Ｖｒｅａｄの設定方法について図１２を用いて説明する。
【００５９】
一般に、磁気抵抗効果素子の抵抗は、印加電圧が大きくなるほどに抵抗が小さくなる傾向がある。また、抵抗の変化率であるＭＲ比（ＭＲ比＝（Ｒｈｉｇｈ―Ｒｌｏｗ）／Ｒｌｏｗ）も電圧依存性を有しており、印加電圧が大きくなるほどにＭＲ比は小さくなる（図１２（ａ）参照）。
【００６０】
本実施形態による磁気メモリ装置における読み出しマージンΔＶｓｉｇは、次式のように表される。
【００６１】
ΔＶｓｉｇ＝Ｖｏ−Ｖｒｅａｄ／２
＝Ｖｒｅａｄ×Ｒｈｉｇｈ／（Ｒｈｉｇｈ＋Ｒｌｏｗ）−Ｖｒｅａｄ／２
＝（Ｖｒｅａｄ／２）×｛（Ｒｈｉｇｈ―Ｒｌｏｗ）／（Ｒｈｉｇｈ＋Ｒｌｏｗ）｝
≒（Ｖｒｅａｄ／２）×ＭＲ比×１／２
直列接続された２つのＭＴＪ素子に電圧Ｖｒｅａｄが印加されるので、それぞれのＭＴＪ素子にはＶｒｅａｄ／２程度の電圧が印加される。したがって、読み出しマージンΔＶｓｉｇが最大値をとるのは、（Ｖｒｅａｄ／２）×ＭＲ比が最大になるときである。
【００６２】
したがって、実際に読み出し電圧Ｖｒｅａｄを設定する際には、メモリセルに用いるＭＴＪ素子のＭＲ比のバイアス電圧依存性を測定し、ＭＲ比とバイアス電圧との積が最大となるバイアス電圧がＶｒｅａｄ／２となるように、読み出し電圧Ｖｒｅａｄを設定することが望ましい。
【００６３】
次に、本実施形態による磁気メモリ装置の製造方法について図１３乃至図１６を用いて説明する。
【００６４】
図１３乃至図１６は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。なお、図１３は図１のＢ−Ｂ′線断面に沿った工程断面図であり、図１４乃至図１６は図１のＡ−Ａ′線断面に沿った工程断面図である。
【００６５】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。この際、素子分離膜１２により画定される活性領域は、Ｔ字型の形状となる（図１参照）。
【００６６】
次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択用トランジスタを形成する（図１３（ａ）、図１４（ａ））。なお、選択用トランジスタは、各活性領域にそれぞれ２つずつ形成される。また、ゲート電極１４は紙面垂直方向に延在して形成され、図１に示すように複数の選択用トランジスタのゲート電極１４を兼ねる読み出しワード線ＷＬを構成する。
【００６７】
次いで、選択用トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２０を形成する。
【００６８】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。
【００６９】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２２に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ２４を形成する（図１３（ｂ）、図１４（ｂ））。
【００７０】
次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜２０上に導電膜を堆積してパターニングし、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたビット線２６を形成する。なお、ビット線２６（ＢＬ）は、図１に示すように、ワード線ＷＬと交差する方向に延在して形成される。
【００７１】
次いで、ビット線２６が形成された層間絶縁膜２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２８を形成する（図１３（ｃ）、図１４（ｃ））。
【００７２】
次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２８に、書き込みワード線を埋め込むための配線溝３０を形成する（図１４（ｄ））。
【００７３】
次いで、例えばスパッタ法によりＴａ膜３２及びＮｉＦｅ膜３４を、例えば電解めっき法によりＣｕ膜３６を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝３０内に埋め込まれた書き込みワード線３８を形成する（図３、図１５（ａ））。なお、書き込みワード線３８（ＷＷＬ）は、図１に示すように、ワード線ＷＬの延在方向と平行な方向に延在して形成される。
【００７４】
次いで、書き込みワード線３８が埋め込まれた層間絶縁膜２８上に、例えばスパッタ法により、例えばＴａ膜よりなる下部電極層４０と、例えばＰｔＭｎよりなる反強磁性層４２と、例えばＣｏＦｅよりなる強磁性層４４と、例えばアルミナよりなるトンネル絶縁膜４６と、例えばＮｉＦｅよりなる強磁性層４８と、Ｔａ膜よりなるキャップ層５０とを形成する。
【００７５】
次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層５０、強磁性層４８、トンネル絶縁膜４６、強磁性層４４、反強磁性層４２及び下部電極層４０をパターニングし、書き込みワード線３８に接続されたＭＴＪ素子５２を形成する（図３、図１５（ｂ））。ここで、キャップ層５０及び下部電極層４０のパターニングには例えばＣｌ２／Ａｒ系のエッチングガスを用い、強磁性層４８、トンネル絶縁膜４６、強磁性層４４及び反強磁性層４２のパターニングには例えばＣＯ／ＮＨ３系のエッチングガスを用いる。
【００７６】
次いで、ＭＴＪ素子５２が形成された層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子５２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５４を形成する（図１５（ｃ））。
【００７７】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４，２８，２０に、ソース／ドレイン領域１８に達するコンタクトホール５６を形成する。
【００７８】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール４６に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ５８を形成する（図１６（ａ））。
【００７９】
次いで、ＭＴＪ素子５２及びコンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばスパッタ法によりＴａ膜を堆積してパターニングする。これにより、Ｔａ膜よりなり、コンタクトプラグ５８を介してソース／ドレイン領域１８に電気的に接続され、コンタクトプラグ５８に隣接する２つのＭＴＪ素子５２を並列に接続する上部電極層６０を形成する（図１６（ｂ））。ここで、上部電極層６０のパターニングには、例えばＣｌ２／Ａｒ系のエッチングガスを用いる。
【００８０】
次いで、上部電極層６０が形成された層間絶縁膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜６２を形成する。
【００８１】
次いで、層間絶縁膜６２上に導電膜を堆積してパターニングし、ディジット線６４（ＤＬ）を形成する（図１６（ｃ））。ディジット線６４は、図１に示すように、ビット線ＢＬ間の領域に、ビット線ＢＬの延在方向と平行な方向に延在して形成される。
【００８２】
このように、本実施形態によれば、直列接続された互いに相補的な状態をとる２つの磁気抵抗効果素子と、これら磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルを構成し、選択用トランジスタを介して第１の磁気抵抗効果素子と第２の磁気抵抗効果素子との接続ノードに接続されたビット線に出力される接続ノードの電圧に基づいて、磁気抵抗効果素子に記憶された記憶情報を読み出すので、カレントセンス方式を用いた従来の磁気メモリ装置と比較して、集積化が容易である。
【００８３】
また、折り返しビット線構造を採用することが可能となり、隣接ビット線ペア（ＢＬ，／ＢＬ）での差動信号を交差結合型のセンスアンプで読み出すことができる。これにより、メモリ動作の際のノイズに強くなる。また、コラム毎にセンスアンプを配置することが可能であり、各コラムのデータを同時に読み出してセンスアンプでラッチさせて高速データ転送を行う、バーストモードでの高速読み出しを容易に実現できる。
【００８４】
また、隣接して設けられた磁気抵抗効果素子のペアを用いるとともに、リファレンス電圧として読み出し電圧の半分の電圧を用いるので、磁気抵抗効果素子の特性ばらつきに強い読み出しが可能である。
【００８５】
本発明は上記実施形態に限らず種々の変形が可能である。
【００８６】
例えば、上記実施形態では、本発明をＭＴＪ素子を用いた磁気メモリ装置に適用した場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を利用した磁気抵抗効果素子を用いた磁気メモリ装置に広く適用することができる。例えば、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いた磁気メモリ装置にも適用可能である。
【００８７】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【００８８】
（付記１） 第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、
前記ビット線に接続され、前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す読み出し回路と
を有することを特徴とする磁気メモリ装置。
【００８９】
（付記２） 付記１記載の磁気メモリ装置において、
前記ビット線に隣接して設けられ、前記読み出し回路に接続された他のビット線と、
前記他のビット線に接続された他のメモリセルを更に有する
ことを特徴とする磁気メモリ装置。
【００９０】
（付記３） 付記２記載の磁気メモリ装置において、
前記読み出し回路は、差動増幅型の読み出しセンス回路を有する
ことを特徴とする磁気メモリ装置。
【００９１】
（付記４） 付記３記載の磁気メモリ装置において、
前記読み出し回路は、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との直列接続に所定の読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧と、前記読み出し電圧の半分の電圧であるリファレンス電圧とを、前記読み出し回路において比較することにより、前記記憶情報を読み出す
ことを特徴とする磁気メモリ装置。
【００９２】
（付記５） 第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子の他方の端部に接続された複数の第１の信号線と、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第２の磁気抵抗効果素子の他方の端部に接続された複数の第２の信号線と、
前記第１の方向と直交する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線とそれぞれ交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線とそれぞれ交差する複数の第３の信号線と、
前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記接続ノードに、前記選択用トランジスタを介して接続された複数のビット線と、
複数の前記ビット線の一方の端部に、隣接する２本の前記ビット線毎に設けられた複数の読み出し回路と
を有することを特徴とする磁気メモリ装置。
【００９３】
（付記６） 付記５記載の磁気メモリ装置において、
複数の前記ビット線の他方の端部に設けられたリファレンス電圧発生回路を更に有する
ことを特徴とする磁気メモリ装置。
【００９４】
（付記７） 付記５又は６記載の磁気メモリ装置において、
前記第１の信号線及び前記第２の信号線にそれぞれ逆向きの電流を流す第１の書き込み電流発生回路と、
前記第３の信号線に、記憶すべき情報に応じた方向の電流を流す第２の書き込み電流発生回路とを更に有する
ことを特徴とする磁気メモリ装置。
【００９５】
（付記８） 付記５乃至７のいずれか１項に記載の磁気メモリ装置において、
前記第１の信号線及び前記第２の信号線に所定の読み出し電圧を印加する読み出し電圧発生回路を更に有する
ことを特徴とする磁気メモリ装置。
【００９６】
（付記９） 付記５乃至８のいずれか１項に記載の磁気メモリ装置において、
同じ前記メモリセルに接続された前記第１の信号線及び前記第２の信号線の一方の端部に、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するための第１のスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【００９７】
（付記１０） 付記９記載の磁気メモリ装置において、
異なる前記メモリセルに接続された前記第１の信号線及び前記第２の信号線の他方の端部に、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するための第２のスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【００９８】
（付記１１） 付記５乃至１０のいずれか１項に記載の磁気メモリ装置において、
前記第１の方向に延在して形成され、前記第１の方向に並ぶ前記メモリセルの前記選択用トランジスタのゲート電極に接続された複数のワード線を更に有する
ことを特徴とする磁気メモリ装置。
【００９９】
（付記１２） 付記５乃至１１のいずれか１項に記載の磁気メモリ装置において、
前記第２の方向に隣接する２つの前記メモリセルの前記選択用トランジスタは、一の活性領域上に形成されており、２つの前記メモリセルの前記選択用トランジスタと前記ビット線とを接続するビット線コンタクトが共用されている
ことを特徴とする磁気メモリ装置。
【０１００】
（付記１３） 付記１２記載の磁気メモリ装置において、
前記活性領域は、前記第２の方向に長い矩形状のトランジスタ形成部と、前記トランジスタ形成領域の中央部から前記第１の方向に突出するコンタクト部とを有し、前記ビット線コンタクトは、前記コンタクト部に形成されている
ことを特徴とする磁気メモリ装置。
【０１０１】
（付記１４） 第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線とを有する磁気メモリ装置の読み出し方法であって、
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との直列接続に所定の読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【０１０２】
（付記１５） 付記１４記載の磁気メモリ装置の読み出し方法において、
前記読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧と、前記読み出し電圧の半分の電圧であるリファレンス電圧とを、前記読み出し回路において比較することにより前記記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【０１０３】
（付記１６） 付記１４又は１５記載の磁気メモリ装置の読み出し方法において、
前記読み出し電圧は、磁気抵抗効果素子のＭＲ比と前記磁気抵抗効果素子に印加するバイアス電圧との積が最大となるときのバイアス電圧が、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子のそれぞれに印加される電圧とする
ことを特徴とする磁気メモリ装置の読み出し方法。
【０１０４】
（付記１７） 第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、前記第２の磁気抵抗効果素子との前記接続ノードとは逆の前記第１の磁気抵抗効果素子の一方の端部に接続された第１の信号線と、前記第１の磁気抵抗効果素子との前記接続ノードとは逆の前記第２の磁気抵抗効果素子の一方の端部に接続された第２の信号線と、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の近傍に設けられた第３の信号線とを有する磁気メモリ装置の書き込み方法であって、
前記第１の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第１の磁気抵抗効果素子に前記第１の抵抗状態を記録し、
前記第２の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第２の磁気抵抗効果素子に前記第２の抵抗状態を記録する
ことを特徴とする磁気メモリ装置の書き込み方法。
【０１０５】
（付記１８） 付記１７記載の磁気メモリ装置の書き込み方法において、
前記第１の信号線及び前記第２の信号線は第１の方向に延在して形成されており、前記第１の信号線に流す電流の向きと前記第２の信号線に流す電流の向きとは互いに逆向きであり、
前記第３の信号線は前記第１の方向と直交する第２の方向に延在して形成されており、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子に書き込むべき情報に応じて、前記第３の信号線に流す電流の向きを変化する
ことを特徴とする磁気メモリ装置の書き込み方法。
【図面の簡単な説明】
【０１０６】
【図１】本発明の一実施形態による磁気メモリ装置の構造を示す平面図である。
【図２】本発明の一実施形態による磁気メモリ装置の構造を示す概略断面図である。
【図３】本発明の一実施形態による磁気メモリ装置の構造を示す部分拡大断面図である。
【図４】本発明の一実施形態による磁気メモリ装置の構造を示す回路図である。
【図５】本発明の一実施形態による磁気メモリ装置の書き込み方法を示す図である。
【図６】本発明の一実施形態による磁気メモリ装置の書き込み方法に好適なメモリセルの構成を示す回路図（その１）である。
【図７】本発明の一実施形態による磁気メモリ装置の書き込み方法に好適なメモリセルの構成を示す回路図（その２）である。
【図８】本発明の一実施形態による磁気メモリ装置の読み出し方法を示す図である。
【図９】本発明の一実施形態による磁気メモリ装置における記憶情報の判定方法を示す図である。
【図１０】本発明の一実施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回路図である。
【図１１】本発明の一実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャートである。
【図１２】本発明の一実施形態による磁気メモリ装置における読み出し電圧の設定方法を示すグラフである。
【図１３】本発明の一実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の一実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の一実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。
【図１６】本発明の一実施形態による磁気メモリ装置の製造方法を示す工程断面図（その４）である。
【図１７】従来の磁気メモリ装置の構造を示す回路図（その１）である。
【図１８】従来の磁気メモリ装置の構造を示す回路図（その２）である。
【図１９】従来の磁気メモリ装置の構造を示す回路図（その３）である。
【符号の説明】
【０１０７】
１０…シリコン基板
１２…素子分離膜
１４（ＷＬ）…ゲート電極又はワード線
１６，１８…ソース／ドレイン領域
２０，２８，５４，６２…層間絶縁膜
２２，５６…コンタクトホール
２４，５８…コンタクトプラグ
２６（ＢＬ）…ビット線
３０…配線溝
３２…Ｔａ膜
３４…ＮｉＦｅ膜
３６…Ｃｕ膜
３８（ＷＷＬ）…書き込みワード線
４０…下部電極層
４２…反強磁性層
４４…強磁性層（固定磁化層）
４６…トンネル絶縁膜
４８…強磁性層（自由磁化層）
５０…キャップ層
５２…ＭＴＪ素子
６０…上部電極層
６４（ＤＬ）…ディジット線
８０，８２…書き込み電流発生回路
８４…センスアンプ
８６…スイッチング素子
１００…メモリセル
１０２，１０６…ＭＯＳトランジスタ
１０４…ＭＴＪ素子
１０８…電流源
１１０…読み出し回路
１１２…列選択回路
１１４…行選択回路
１２０…リファレンス用セル
１２２…読み出し回路
【特許請求の範囲】
【請求項１】
第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、
前記ビット線に接続され、前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す読み出し回路と
を有することを特徴とする磁気メモリ装置。
【請求項２】
請求項１記載の磁気メモリ装置において、
前記ビット線に隣接して設けられ、前記読み出し回路に接続された他のビット線と、
前記他のビット線に接続された他のメモリセルを更に有し、
前記読み出し回路は、差動増幅型の読み出しセンス回路を有する
ことを特徴とする磁気メモリ装置。
【請求項３】
第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子の他方の端部に接続された複数の第１の信号線と、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第２の磁気抵抗効果素子の他方の端部に接続された複数の第２の信号線と、
前記第１の方向と直交する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線とそれぞれ交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線とそれぞれ交差する複数の第３の信号線と、
前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記接続ノードに、前記選択用トランジスタを介して接続された複数のビット線と、
複数の前記ビット線の一方の端部に、隣接する２本の前記ビット線毎に設けられた複数の読み出し回路と
を有することを特徴とする磁気メモリ装置。
【請求項４】
請求項３記載の磁気メモリ装置において、
同じ前記メモリセルに接続された前記第１の信号線及び前記第２の信号線の一方の端部に、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するための第１のスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【請求項５】
請求項４記載の磁気メモリ装置において、
異なる前記メモリセルに接続された前記第１の信号線及び前記第２の信号線の他方の端部に、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するための第２のスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【請求項６】
第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線とを有する磁気メモリ装置の読み出し方法であって、
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との直列接続に所定の読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【請求項７】
請求項６記載の磁気メモリ装置の読み出し方法において、
前記読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧と、前記読み出し電圧の半分の電圧であるリファレンス電圧とを、前記読み出し回路において比較することにより前記記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【請求項８】
請求項６又は７記載の磁気メモリ装置の読み出し方法において、
前記読み出し電圧は、磁気抵抗効果素子のＭＲ比と前記磁気抵抗効果素子に印加するバイアス電圧との積が最大となるときのバイアス電圧が、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子のそれぞれに印加される電圧とする
ことを特徴とする磁気メモリ装置の読み出し方法。
【請求項９】
第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、前記第２の磁気抵抗効果素子との前記接続ノードとは逆の前記第１の磁気抵抗効果素子の一方の端部に接続された第１の信号線と、前記第１の磁気抵抗効果素子との前記接続ノードとは逆の前記第２の磁気抵抗効果素子の一方の端部に接続された第２の信号線と、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の近傍に設けられた第３の信号線とを有する磁気メモリ装置の書き込み方法であって、
前記第１の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第１の磁気抵抗効果素子に前記第１の抵抗状態を記録し、
前記第２の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第２の磁気抵抗効果素子に前記第２の抵抗状態を記録する
ことを特徴とする磁気メモリ装置の書き込み方法。
【請求項１０】
請求項９記載の磁気メモリ装置の書き込み方法において、
前記第１の信号線及び前記第２の信号線は第１の方向に延在して形成されており、前記第１の信号線に流す電流の向きと前記第２の信号線に流す電流の向きとは互いに逆向きであり、
前記第３の信号線は前記第１の方向と直交する第２の方向に延在して形成されており、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子に書き込むべき情報に応じて、前記第３の信号線に流す電流の向きを変化する
ことを特徴とする磁気メモリ装置の書き込み方法。
【請求項１】
第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、
前記ビット線に接続され、前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す読み出し回路と
を有することを特徴とする磁気メモリ装置。
【請求項２】
請求項１記載の磁気メモリ装置において、
前記ビット線に隣接して設けられ、前記読み出し回路に接続された他のビット線と、
前記他のビット線に接続された他のメモリセルを更に有し、
前記読み出し回路は、差動増幅型の読み出しセンス回路を有する
ことを特徴とする磁気メモリ装置。
【請求項３】
第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子の他方の端部に接続された複数の第１の信号線と、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第２の磁気抵抗効果素子の他方の端部に接続された複数の第２の信号線と、
前記第１の方向と直交する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線とそれぞれ交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線とそれぞれ交差する複数の第３の信号線と、
前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記接続ノードに、前記選択用トランジスタを介して接続された複数のビット線と、
複数の前記ビット線の一方の端部に、隣接する２本の前記ビット線毎に設けられた複数の読み出し回路と
を有することを特徴とする磁気メモリ装置。
【請求項４】
請求項３記載の磁気メモリ装置において、
同じ前記メモリセルに接続された前記第１の信号線及び前記第２の信号線の一方の端部に、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するための第１のスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【請求項５】
請求項４記載の磁気メモリ装置において、
異なる前記メモリセルに接続された前記第１の信号線及び前記第２の信号線の他方の端部に、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するための第２のスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【請求項６】
第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線とを有する磁気メモリ装置の読み出し方法であって、
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との直列接続に所定の読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧に基づいて、前記第１の抵抗状態及び前記第２の抵抗状態により規定される所定の記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【請求項７】
請求項６記載の磁気メモリ装置の読み出し方法において、
前記読み出し電圧を印加したときに前記ビット線に出力される前記接続ノードの電圧と、前記読み出し電圧の半分の電圧であるリファレンス電圧とを、前記読み出し回路において比較することにより前記記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【請求項８】
請求項６又は７記載の磁気メモリ装置の読み出し方法において、
前記読み出し電圧は、磁気抵抗効果素子のＭＲ比と前記磁気抵抗効果素子に印加するバイアス電圧との積が最大となるときのバイアス電圧が、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子のそれぞれに印加される電圧とする
ことを特徴とする磁気メモリ装置の読み出し方法。
【請求項９】
第１の抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に直列に接続され、前記第１の抵抗状態と相補的な関係をなす第２の抵抗状態を有する第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との前記接続ノードに前記選択用トランジスタを介して接続されたビット線と、前記第２の磁気抵抗効果素子との前記接続ノードとは逆の前記第１の磁気抵抗効果素子の一方の端部に接続された第１の信号線と、前記第１の磁気抵抗効果素子との前記接続ノードとは逆の前記第２の磁気抵抗効果素子の一方の端部に接続された第２の信号線と、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の近傍に設けられた第３の信号線とを有する磁気メモリ装置の書き込み方法であって、
前記第１の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第１の磁気抵抗効果素子に前記第１の抵抗状態を記録し、
前記第２の信号線に流す電流により生じる磁界と前記第３の信号線に流す電流により生じる磁界との合成磁界により、前記第２の磁気抵抗効果素子に前記第２の抵抗状態を記録する
ことを特徴とする磁気メモリ装置の書き込み方法。
【請求項１０】
請求項９記載の磁気メモリ装置の書き込み方法において、
前記第１の信号線及び前記第２の信号線は第１の方向に延在して形成されており、前記第１の信号線に流す電流の向きと前記第２の信号線に流す電流の向きとは互いに逆向きであり、
前記第３の信号線は前記第１の方向と直交する第２の方向に延在して形成されており、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子に書き込むべき情報に応じて、前記第３の信号線に流す電流の向きを変化する
ことを特徴とする磁気メモリ装置の書き込み方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００６−１８５４７７（Ｐ２００６−１８５４７７Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００４−３７６２２６（Ｐ２００４−３７６２２６）
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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