積層型チップキャパシタ
【課題】外部電極を通して流れる電流によるＥＳＬを低減させ且つ機械的強度を確保することの可能な積層型チップキャパシタを提供する。
【解決手段】本発明による積層型チップキャパシタは、上部ダミー層１５２等及び下部ダミー層１５１等と；上記上部及び下部ダミー層間に介在する複数の内部電極１１４等と；上記内部電極に連結された外部電極１１８等とを含み、上記下部ダミー層の厚さは上記上部ダミー層の厚さより薄い。
【解決手段】本発明による積層型チップキャパシタは、上部ダミー層１５２等及び下部ダミー層１５１等と；上記上部及び下部ダミー層間に介在する複数の内部電極１１４等と；上記内部電極に連結された外部電極１１８等とを含み、上記下部ダミー層の厚さは上記上部ダミー層の厚さより薄い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型チップキャパシタに関する。とりわけ、高周波回路において低い等価直列インダクタンス（ＥＳＬ）を示す積層型チップキャパシタに関する。
【背景技術】
【０００２】
一般に積層型チップキャパシタは寸法が小型で且つ高い静電容量を具現し基板上に容易に実装され得るので、様々な電子装置に広く用いられる。とりわけ、積層型チップキャパシタは高周波回路の容量性部品に用いられており、とりわけＬＳＩの電源回路内に配されるデカップリングキャパシタに用いられている。積層型チップキャパシタが高周波回路に使用されるためには、より低いＥＳＬ値を有さなければならない。こうしたニーズは電子装置の高周波、高電流化の傾向につれて一層増してきている。
【０００３】
積層型チップキャパシタのＥＳＬを低減させるために、特許文献１は、相違する極性を有する第１内部電極と第２内部電極のリード構造を隣接して指を組ませた形態の配列（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ ａｒｒａｎｇｅｍｅｎｔ）で 配置する方法を提案している。こうした例が図１ａないし図１ｃに示してある。
【０００４】
図１ａは従来の積層型チップキャパシタの内部電極の形状を示す分解斜視図で、図１ｂは図１ａの内部電極を使用して製造された従来の積層型チップキャパシタの概略斜視図で、図１ｃは図１ｂのＸＸ'ラインに沿って切断した断面図である。図１ａによると、セラミック材質から成る複数の誘電体層（１１ａ、１１ｂ）上には内部電極（１４）が形成されている。内部電極（１４）は相違する極性を有する第１内部電極（１２）と第２内部電極（１３）とに区分される。第１内部電極（１２）のリード部（１６）と第２内部電極（１３）のリード部（１７）は外部電極（図１ｂの図面符号１８参照）に連結される。第１内部電極（１２）のリード部（１６）は第２内部電極（１３）のリード部（１７）と隣接して指を組ませた配列で配置される。隣接したリード部に供給される電圧の極性が異なるので、外部電極から流れる高周波電流により発生した磁束が隣接したリード間において相殺する。したがって、ＥＳＬが減少する。しかし、この程度のＥＳＬ減少量では、高周波回路のデカップリングキャパシタに要するレベルを満足させられない。
【０００５】
一方、図１ｂ及び図１ｃに示すように、従来の積層型チップキャパシタ（１０）においては、キャパシタ本体（２０）の断面が中心線（Ｌ）に対して上下対称になるよう、内部電極（１４）はキャパシタ本体（２０）の中央に位置する。即ち、キャパシタ本体（２０）は同一な厚さ（ａ）を有する下部ダミー層（５１）と上部ダミー層（５２）、及びその間にある複数の内部電極（１４）を具備する活性層（５０）を含む。内部電極（１４）間には図１ａに示したように誘電体層（１１ａ、１１ｂ）が介在している。これらダミー層（５１、５２）はキャパシタンスに実質的に寄与する内部電極を有さない領域に該当する。それに対して、活性層（５０）はキャパシタンスに実質的に寄与する内部電極を具備する領域に該当する。上記下部及び上部ダミー層（５１、５２）は内部電極（１４）を保護すると同時に積層型チップキャパシタの全体厚さを一定レベルで確保する役目を果たす。上記下部及び上部ダミー層（５１、５２）は誘電体層（１１ａ、１１ｂ）と同一な材料で形成される。
【０００６】
このように内部電極（１４）がキャパシタ本体（２０）の中央部に位置すると、基板に搭載されるキャパシタの底面（基板に付着される面）から最下端の内部電極（１４）までの距離（ａ）が遠ざかる。即ち、内部電極（１４）がキャパシタ本体（２０）の中央部に位置することにより、相対的に下部ダミー層（５１）の厚さ（ａ）が大きくなる。ところが、下部ダミー層（５１）の厚さ（ａ）が大きくなると、基板パッド（図示せず）から外部電極（１８）を通して流れる電流によるＥＳＬ成分が増加する。とりわけ、２端子を超える多端子チップキャパシタにおいて、上記電流によるＥＳＬ成分はキャパシタ（１０）全体のＥＳＬにおいて相当の部分を占める。
【０００７】
図１ｄは図１ｂの積層型チップキャパシタをＡＡ'ラインに沿って切断した断面図である。さらに、図１ｅは図１ｄの積層型チップキャパシタの等価直列インダクタンスモデルを示す等価回路図である。図１ｅに示すように、上記従来のキャパシタは図１ｄのＨ領域におけるインダクタンス（Ｌｈ）とＶ１領域におけるインダクタンス（Ｌｖ）及びＶ２領域におけるインダクタンス（Ｌｖ）を有する。したがって、上記従来のキャパシタの総インダクタンスはＬｈ＋２Ｌｖとなる。したがって、下部ダミー層の厚さが厚いと、キャパシタのインダクタンスは大きくなる。
【０００８】
さらに、図１ａの内部電極を使用するキャパシタは、各内部電極が４個のリード部を有することにより、ＥＳＲ（等価直列抵抗）が低くなり過ぎる。図１ａのように一つの内部電極（１２または１３）が４個のリード部（１６または１７）を有する場合、各リードから発生する抵抗は互いに並列連結（接続）される。したがって、全体抵抗は大変低くなる。ＥＳＲが低すぎると、ターゲットインピーダンス（ｔａｒｇｅｔ ｉｍｐｅｄｅｎｃｅ）を満足させ難く、パワー分配ネットワーク（ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）を安定的に設計できなくなる。
【０００９】
上記ＥＳＲ低下を防止するために、特許文献２は一つの内部電極に一つのリード部のみ形成することによりＥＳＲをより高くする方案を提示している。しかし、上記特許文献２によると、ＥＳＲを容易に制御することができず、ＥＳＬが高くなる。
【００１０】
こうしたＥＳＬ増加問題を解決するために、図２に示すように下部ダミー層（５１'）及び上部ダミー層（５２'）の厚さ（ｂ'）をできる限り小さくして、積層型チップキャパシタを薄型に製造することが可能である。しかし、キャパシタをあまりにも薄型に製造すると、機械的強度が弱くなる。例えば、キャパシタの厚さを０．３ｍｍ以下で設計すると、製造工程においてキャパシタが割れやすく製造歩留まりが悪化する。こうした機械的破損はとりわけ、キャパシタ本体の焼成段階後研磨する際、または既に製造された積層型チップキャパシタを基板に搭載する過程においてよく発生する。
【特許文献１】米国特許第５、８８０、９２５号
【特許文献２】米国特許第６、４４１、４５９号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記問題を解決するためのもので、その目的は基板パッドから外部電極を通して流れる電流によるＥＳＬ成分を低減し得る積層型チップキャパシタを提供することである。
【００１２】
さらに、本発明の他の目的は、充分な全体厚さを確保することにより機械的破損が少なく向上された製造歩留まりを具現し得る積層型チップキャパシタを提供することである。
【００１３】
さらに、本発明の他の目的は、内部電極にスロットを形成することにより、ＥＳＲが低くなり過ぎることを防止しＥＳＲを適切に制御し得る積層型チップキャパシタを提供することである。
【課題を解決するための手段】
【００１４】
上述した技術的課題を成し遂げるために、本発明の一視点による積層型チップキャパシタは、上部ダミー層及び下部ダミー層と；上記上部及び下部ダミー層間に介在する複数の内部電極と；上記内部電極に連結された外部電極とを含み、上記下部ダミー層の厚さは上記上部ダミー層の厚さより薄い。好ましくは、上記上部ダミー層の厚さに対する上記下部ダミー層の厚さの比は０．８以下である。
【００１５】
下部ダミー層の厚さを上部ダミー層の厚さより薄くすることにより、上記積層型チップキャパシタは減少したＥＳＬ値を示すばかりでなく、充分な機械的強度を有するようになる。
【００１６】
本発明の積層型チップキャパシタが、上下非対称的な断面構造を有する場合、キャパシタを基板に正しく搭載するためにキャパシタの上部と下部とを区別する必要がある。キャパシタの上下は、キャパシタの上面と下面とが示す相違する色をセンシングすることにより、区別され得る。他案として、キャパシタ上面に別途のマーキング（ｍａｒｋｉｎｇ）を表示することにより容易にキャパシタの上下を区別することが可能である。上記マーキングは、例えば彩色ガラスで形成され得る。
【００１７】
しかし、本発明の積層型チップキャパシタが上下対称の断面構造を有する場合には、キャパシタの上下を区別する必要が無い。したがって、別途のマーキングが不要で、キャパシタの上下区別無しにキャパシタを基板パッド上に搭載することが可能である。
【００１８】
本発明の一実施形態によると、上記複数の内部電極間には薄膜の誘電体層が形成されており、上記上部ダミー層と下部ダミー層は上記誘電体層と同一な材料で形成され得る。この場合、誘電体から成る上記上部ダミー層は下部ダミー層の厚さより厚くすることによりキャパシタの機械的強度を向上することが可能である。
【００１９】
さらに、本発明の他実施形態によると、上記複数の内部電極間には薄膜の誘電体層が形成され、上記上部ダミー層は上記誘電体層と同一な材料から成る上部ダミー誘電体層と；上記上部ダミー誘電体層上に形成され上記誘電体層とは異なる材料から成る上部補強層とを含むことが可能である。この場合、上記上部補強層はキャパシタの全体厚さを増加させると同時にキャパシタの機械的強度を強化させる。上記上部補強層は、例えばプラスチック、ガラスまたはセラミックなどから成り得る。
【００２０】
本発明のさらに他の実施形態によると、上記積層型チップキャパシタは上記上部ダミー層上に一つ以上の内部電極をさらに含むことが可能である。この場合、上記キャパシタは上下非対称断面構造を有することもでき、もしくは上下対称断面構造を有することもできる。
【００２１】
本発明の積層型チップキャパシタは、隣接して指を組ませた配列で配置されたリード部を具備する多端子型積層型チップキャパシタであり得る。例えば、本発明の積層型チップキャパシタは、８端子、１０端子または１２端子の積層型チップキャパシタであり得る。さらに、本発明の積層型チップキャパシタは、２端子型積層型チップキャパシタでもよい。
【００２２】
本発明の他視点による積層型チップキャパシタは、上部ダミー層及び下部ダミー層と；上記上部及び下部ダミー層間に介在する複数の第１内部電極及び第２内部電極と；上記内部電極に連結された外部電極とを含み、上記下部ダミー層の厚さは上記上部ダミー層の厚さよりさらに小さく、上記第１内部電極及び第２内部電極は交互に配置され、上記第１内部電極及び第２内部電極各々は上記外部電極に連結されたリード部を有し、上記第１内部電極及び第２内部電極中少なくとも一つには一つ以上のスロットが形成される。
【００２３】
本発明の一実施形態によれば、上記第１及び第２内部電極各々は、四角形状から成り相互隣接し配される一対の分割された導電性パターンを有し、上記一対の導電性パターン各々には、上記導電性パターン内の電流の流れを変更させるように上記導電性パターンの一つ以上の辺から中心方向に延長された一つ以上のスロットが形成される。この場合、上記一対の導電性パターンは隣接した領域において相互逆方向の電流が流れるようになる。さらに、上記一対の導電性パターンは同一極性でも、相違する極性でもよい。
【００２４】
本発明の一実施形態によれば、上記第１内部電極と第２内部電極には相互直交方向の電流が流れることが可能である。
【００２５】
この場合、上記第１内部電極各々は一つの四角形の第１導電性パターンを具備し、上記第１導電性パターンの対向する２辺から中心方向に延長された２個のスロットが形成され得る。さらに、上記第２内部電極各々は一つの四角形の第２導電性パターンを具備し、上記第１内部電極のスロットとは直交するよう上記第２導電性パターンの対向する２辺から中心方向に延長された２個のスロットが形成され得る。
【００２６】
他方の案として、上記第１内部電極各々は第１スロットにより分割された一対の第１導電性パターンを具備することが可能である。さらに、上記第２内部電極各々は一つの四角形の第２導電性パターンを具備し、上記第１スロットとは直交するよう上記第２導電性パターンの対向する２辺から中心方向に延長された２個の第２スロットが形成され得る。
【００２７】
さらに他方の案として、上記第１内部電極各々は一つの第１導電性パターンを具備し、上記第２内部電極各々はスロットにより分割された一対の第２導電性パターンを具備することが可能である。
【発明の効果】
【００２８】
本発明によると、上部ダミー層の厚さに比して下部ダミー層の厚さを小さくすることにより外部電極を通して流れる電流によるＥＳＬ寄与分を抑制し、キャパシタ全体のＥＳＬを低減することが可能になる。さらに、上部ダミー層が下部ダミー層の厚さより大きい厚さを有することにより、キャパシタの厚さを充分に確保してキャパシタの機械的強度を強化させることが可能である。これにより、積層型チップキャパシタを高周波回路に使用する場合、電気的特性を向上させ機械的破損を防止し得るようになる。
【００２９】
さらに、内部電極に一つ以上のスロットを形成することにより、ＥＳＲが過度に低くなることを防止することが可能で、ＥＳＲを適切に制御し得る。これにより、ターゲットインピーダンスを満足させることが容易で、パワー分配ネットワークを安定的に設計することが可能になる。
【発明を実施するための最良の形態】
【００３０】
以下、添付の図を参照に本発明の実施形態を説明する。しかし、本発明の実施形態はさまざまな他形態に変形可能で、本発明の範囲が以下に説明する実施形態に限定されるわけではない。本発明の実施形態は当業界において平均的な知識を有する者に対し本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることもあり、図面上の同一な符合で示される要素は同一な要素である。
【００３１】
本明細書において使用する主要用語の定義は下記のとおりである。
【００３２】
本明細書において「ダミー層」はキャパシタンスに実質的に寄与する内部電極を有さない領域に該当する層である。これに比して、「活性層」はキャパシタンスに実質的に寄与する内部電極を有する領域に該当する層である。したがって、一つの積層型チップキャパシタは複数個の活性層を具備してもよい。
【００３３】
「下部ダミー層」はキャパシタの底面と最下端の内部電極との間に配置されたダミー層である。さらに、「上部ダミー層」は下部ダミー層と最も近いダミー層として、活性層により上記下部ダミー層と分離される。したがって、上部ダミー層上にさらに他の内部電極または活性層（またはさらに他のダミー層）が存在することも可能である（図１０及び図１１参照）。さらに、本発明において、キャパシタの「底面」は、キャパシタを基板上に実装する際基板パッドに付着される面となり、キャパシタの「上面」は上記底面に対向する面となる。
【００３４】
図３は本発明の一実施形態による積層型チップキャパシタを示す概略斜視図である。図３によると、積層型チップキャパシタ（１００）は、内部に複数の内部電極（１１４）が形成されたキャパシタ本体（１２０）と、キャパシタ本体（１２０）の外面上に形成された複数の外部電極（１１８）とを含む。内部電極（１１４）は相違する極性を有する第１内部電極（１１２）と第２内部電極（１１３）とに区分可能で、キャパシタ（１００）の上面よりも底面により近く配置される。内部電極（１１４）はリード部を有することが可能で、内部電極のリード部は図１ａに示されたように隣接し指を組ませた配列で配置され得る。しかし、本発明は図１ａに示した内部電極構造ばかりでなく、それ以外の如何なる構造の内部電極を有する積層型チップキャパシタにも適用され得る。
【００３５】
図３には外部電極（１１８）がキャパシタ本体（１２０）の底からキャパシタ本体（１２０）の上端まで延長されるが、他方の案として、外部電極がキャパシタ本体（１２０）の底から最上端の内部電極（１１２）の高さまでのみ延長されることも可能である。こうした例が図９に示してある。図９によると、積層型チップキャパシタ（１００'）の外部電極（１１８'）は底から最上端の内部電極（１１２）の高さに該する位置までのみ延長され、最上端の内部電極（１１２）の位置より高い外面部には実質的に外部電極が形成されない。
【００３６】
図４は図３のＹＹ'ラインに沿って切断した断面図である。図４によると、キャパシタ本体（１２０）は、下部ダミー層（１５１）と、上部ダミー層（１５２）と、これら間に介在する複数の内部電極（１１４）とを含む。複数の内部電極（１１４）間には誘電体層が形成される。上記複数の内部電極（１１４）とこれらの間に形成された誘電体層はキャパシタンスに実質的に寄与する活性層（１５０）を構成する。下部ダミー層（１５１）及び上部ダミー層（１５２）は上記誘電体層と同一材料から成り得る。図４に示すように、下部ダミー層（１１５）は上部ダミー層（１５２）の厚さ（ｃ）より小さい厚さ（ｂ）を有するように形成される。これによって、キャパシタ本体（１２０）の中心線（Ｍ）に対してキャパシタの上下が非対称となる。好ましくは、上部ダミー層（１５２）の厚さ（ｃ）に対する下部ダミー層（１５１）の厚さ（ｂ）の比は０．８以下である。
【００３７】
かかる下部ダミー層（１５１）の厚さを小さくして上下非対称的な断面構造を形成することにより、基板パッドから外部電極（１１８）を通して流れる電流によるＥＳＬ成分を下げることが可能になる。さらに、上部ダミー層（１５２）が下部ダミー層（１５１）の厚さよりさらに大きい厚さを有することにより、キャパシタ全体の厚さを充分に確保してキャパシタの機械的強度の弱化を防止することが可能になる。
【００３８】
先述したように、積層型チップキャパシタ（１００）が上下非対称的な断面構造を有するので、キャパシタ（１００）を基板に搭載する際、キャパシタ（１００）の上部と下部を区別する必要がある。即ち、本発明の望みどおりに基板パッドから外部電極を通して流れる電流によるＥＳＬ成分を低下させるためには、下部ダミー層（１５１）が基板パッド側を向かうよう上下を区別してキャパシタ（１００）を基板上に搭載しなければならない。こうしたキャパシタ（１００）の上下の区別は、キャパシタの上面と下面とが示す相違する色彩をセンシングすることによって可能になる。
【００３９】
具体的に言えば、下部ダミー層（１５１）の厚さ（ｂ）が上部ダミー層（１５２）の厚さ（ｃ）より小さいので、外部からキャパシタ（１００）を観察すると、キャパシタ（１００）の下面はキャパシタ上面に比してより濃い色を示す。一般に上部及び下部ダミー層（１５１、１５２）は半透明の誘電体に形成され得るが、内部電極（１１４）は濃い色（例えば、濃青色）を示す。したがって、下部ダミー層（１５１）が上部ダミー層（１５２）より薄いので、キャパシタ（１００）の下面には青色系の色が現れるが、キャパシタ（１００）上面には薄い黄土色系の色が現れる。キャパシタ（１００）の上面と下面が示す相違する色をセンサでセンシングすることにより、キャパシタ（１００）の上下を区別して印刷回路基板や収納用テープ等にキャパシタ（１００）を正しく搭載することが可能になる。
【００４０】
キャパシタの上下を区別する他方の案として、キャパシタの上面に所定のマーキング（ｍａｒｋｉｎｇ）を表示してもよい。図５には上下区別用マーキングが表示された積層型チップキャパシタの一例が示してある。
【００４１】
図５に示された積層型チップキャパシタ（２００）は、キャパシタの上下を区別するためのマーキング（１３０）がキャパシタ（２００）の上面に表示される点を除けば、図３に説明した積層型チップキャパシタ（１００）と同一である。このようにマーキング（１３０）をキャパシタ上面に表示することにより、キャパシタの上下区別はより容易且つ正確になる。こうしたキャパシタのマーキング（１３０）は、例えば、予めスクリーン印刷法により誘電体層に特定形状のマーキングを形成した後これをキャパシタ（２００）の最上端に積層させることにより具現可能である。スクリーン印刷されるマーキングは、彩色（例えば、濃青色）ガラス材質から成り得る。このように形成されたキャパシタ（２００）のマーキング（１３０）はセンサでセンシングされることにより、キャパシタ（２００）の上下を容易且つ正確に区別することが可能になる。
【００４２】
先述した実施形態においては、８端子の外部電極を有する積層型チップキャパシタ（１００、２００）について説明したが、本発明はこれに限定されない。例えば、図６に示したような２端子積層型チップキャパシタにも本発明が適用され得る。
【００４３】
図６は、本発明による２端子積層型チップキャパシタ（３００）の一例を示す透視図で、図７は図６のＺＺ'ラインに沿って切断した断面図である。図６及び図７によると、キャパシタ本体（３２０）の両側面に外部電極（３１８、３１９）が形成され、キャパシタ本体（３２０）の内部には複数の内部電極（３１４）が形成される。内部電極（３１４）は相違する極性を有する第１内部電極（３１２）及び第２内部電極（３１３）に区分され、第１内部電極（３１２）及び第２内部電極（３１３）は各々の外部電極（３１８、３１９）に連結され交互に積層される。
【００４４】
図７に示されたように、上記２端子積層型チップキャパシタ（３００）においても、下部ダミー層（３１５）の厚さ（ｄ）は上部ダミー層の厚さ（ｅ）より小さく、キャパシタ（３００）は上下非対称的な断面構造を有する。この場合にも、容易な上下区別のためにキャパシタ（３００）上面にマーキング（ｍａｒｋｉｎｇ）を表示することが可能である。本発明は、先述した８端子及び２端子積層型チップキャパシタばかりでなく、１０端子、１２端子等如何なる端子数の外部電極を有する積層型チップキャパシタにも適用され得る。
【００４５】
図８は、本発明のさらに他の実施形態による積層型チップキャパシタを示す断面図である。図８によると、積層型チップキャパシタ（４００）は、内部電極（４１４）下方に形成された下部ダミー層（４５１）と、内部電極（４１４）上に形成された上部ダミー層（４５２）とを含む。複数の内部電極（４１４）間には薄膜の誘電体層が配置される。とりわけ、本実施形態においては、上部ダミー層（４５２）は２層構造となる。具体的に説明すれば、上部ダミー層（４５２）は上部ダミー誘電体層（４５４）と、上部ダミー誘電体層（４５４）上に形成された上部補強層（４５３）とを含む。下部ダミー層（４５１）と上部ダミー誘電体層（４５４）は内部電極（４１４）間に配置された誘電体層と同一材質で形成される。上部補強層（４５３）は上記誘電体層とは異なる材料で形成され、キャパシタ（４００）の機械的強度を補強する役目を果たす。上記補強層（４５３）は、例えばプラスチック、ガラスまたはセラミック材質で形成され得る。
【００４６】
図８に示した実施形態においても、下部ダミー層（４５１）の厚さ（ｆ）は上部ダミー層（ｉ）の厚さより小さくなっている。即ち、下部ダミー層（４５１）は、上部ダミー誘電体層（４５４）の厚さ（ｇ）と上部補強層（４５３）の厚さ（ｈ）の和より小さい厚さを有するよう形成される。このように下部ダミー層（４５１）の厚さ（ｆ）を上部ダミー層（４５２）の厚さ（ｉ）より小さくすることにより、基板パッドから外部電極を通して流れる電流によるＥＳＬ成分を減少させることが可能である。さらに、上部ダミー誘電体層（４５４）上に別途の上部補強材（４５３）を積層することにより、キャパシタの機械的強度をより向上させることが可能である。
【００４７】
図１０と図１１は本発明のさらに他の実施形態による積層型チップキャパシタの断面図を示す。この実施形態は、上部ダミー層（５５２、６５２）上にさらに他の内部電極及び/またはダミー層がさらに形成される点において先述した実施形態と異なる。
【００４８】
先ず、図１０によると、キャパシタ（５００）は、下部ダミー層（５５１）と、上部ダミー層（５５２）と、これらの間に介在する複数の内部電極（５１４）とを具備する活性層（５５０）を含む。下部ダミー層（５５１）の厚さ（ｊ）は上部ダミー層（５５２）の厚さ（ｋ）より小さい。さらに、上部ダミー層（５５２）上にはさらに他の内部電極（５２４、５３４）がさらに配置される。上部ダミー層（５５２）上にさらに配置された内部電極（５２４、５３４）は、例えばキャパシタンスを所望の値に調節するために用いられ得る。図１０のキャパシタ（５００）は上下非対称的な断面構造を有する。したがって、キャパシタ（５００）の上下区別が必要なので、キャパシタ（５００）上面に上下区別用マーキング（図５参照）を表示することが好ましい。
【００４９】
これに比して、図１１に示された積層型チップキャパシタ（６００）は、上下対称の断面構造を有する。図１１に示されるように、キャパシタ（６００）は下部ダミー層（６５１）、第１活性層（６５０）及び上部ダミー層（６５２）を含み、上部ダミー層（６５２）上に第２活性層（６６０）及び最上部ダミー層（６６１）をさらに含む。上部ダミー層（６５２）は下部ダミー層（６５１）の厚さ（ｌ）より大きい厚さ（ｍ）を有し、最上部ダミー層（６６１）は下部ダミー層（６５１）の厚さ（ｌ）と同一な厚さを有する。第１及び第２活性層（６５０、６６０）は各々複数の内部電極（６１４、６２４）を具備する。このように上下対称断面構造を有するキャパシタ（６００）を形成することにより、キャパシタ（６００）の上下区別が不要になる。したがって、別途のマーキングが必要無く、上下区別無しにキャパシタ（６００）を基板パッド上に搭載することが可能になる。
【００５０】
さらに、本発明による積層型チップキャパシタは、先述した上下断面構造と共に、ＥＳＬをより低減させ且つＥＳＲが低くなり過ぎないよう制御し得る内部電極構造を使用するすることが可能である。こうした内部電極構造には一つ以上のスロットが形成される。
【００５１】
図１２ないし図１７は本発明による積層型チップキャパシタに含まれ得る内部電極の多様な実施形態を示した平面図である。
【００５２】
図１２は本発明の第１実施形態によるキャパシタの内部電極を示す平面図である。図１２によると、第１内部電極（１０４１）及び第２内部電極（１０４２）は各々外部電極（図３の図面符号１１８参照）に連結されるリード部（１４１３、１４１４、１４２３、１４２４）を具備する。上記第１及び第２内部電極は互いに隣接し、相違する極性の電圧が印加されることによって、各々の高周波電流により発生する磁束が相殺する。また、上記第１内部電極（１０４１）及び第２内部電極（１０４２）は、キャパシタ用の各誘電体層（１０１１ａ）及び（１０１１ｂ）にそれぞれ重ねて配置されている。
【００５３】
これに加えて、第１及び第２内部電極（１０４１、１０４２）各々は、同一平面上に互いに並んで配置され相互分割される第１導電性パターン（１４１１、１４２１）及び第２導電性パターン（１４１２、１４２２）を具備する。この際、複数のリード部（１４１３、１４１４、１４２３、１４２４）は上記導電性パターン（１４１１、１４１２、１４２１、１４２２）に一体で形成され終端が上記＋または−極性の外部電極に連結される。
【００５４】
さらに、同一平面上にある第１導電性パターン（１４１１、１４２１）と第２導電性パターン（１４１２、１４２２）は相違する極性を有する。さらに、同一平面上にある第１導電性パターン（１４１１、１４２１）と第２導電性パターン（１４１２、１４２２）の隣接した領域同士には相互逆方向の電流が流れ、第１導電性パターン（１４１１、１４２１）と第２導電性パターン（１４１２、１４２２）間に発生する磁束が相殺する。さらに、上下隣接される第１及び第２内部電極（１０４１、１０４２）同士も互いに逆極性を有するので、第１内部電極（１０４１）と第２内部電極（１０４２）間でも磁束が相殺する。
【００５５】
さらに、上記第１導電性パターン（１４１１、１４２１）と第２導電性パターン（１４１２、１４２２）各々には、導電性パターンの一辺から中心方向に延長されたスロット（１４１５、１４２５）と（１４１６、１４２６）が形成される。したがって、一つの導電性パターン内において隣接した電流経路間に相違する方向へ電流が流れるので、一つの導電性パターン 内においても磁束が相殺する。したがって、ＥＳＬはより低くなる。
【００５６】
さらに、導電性パターンの１辺から中心方向に延長された上記スロット（１４１５、１４１６、１４２５、１４２６）は、各々の導電性パターン（１４１１、１４１２、１４２１、１４２２）内部の電流経路を長くするので、キャパシタのＥＳＲが低くなりすぎることを防止する。そればかりでなく、上記スロットの長さを調節することにより、ＥＳＲを適切に制御することも可能である。このように、ＥＳＲを制御可能になることで、ターゲットインピーダンス（ｔａｒｇｅｔ ｉｍｐｅｄｅｎｃｅ）を満足させ、パワー分配ネットワーク（ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）を安定的に設計することが可能になる。
【００５７】
先述した実施形態においては、一つの導電性パターンに一つのスロットが存在するが、２以上のスロットが形成されることも可能である。さらに、同一平面上に２個の導電性パターンを形成せずに、一つのみの導電性パターンを形成してもよい。さらに、内部電極各々は他個数のリードを具備してもよく、一つのリードのみを具備してもよい。
【００５８】
図１３は、第２実施形態によるキャパシタの内部電極形状を示す平面図である。図１３によると、第１導電性パターン（１５１１、１５２１）と第２導電性パターン（１５１２、１５２２）に形成されたスロット（１５１５、１５２５）と（１５１６、１５２６）は相違する方向に配置される。さらに、上記第１導電性パターン（１５１１、１５２１）と第２導電性パターン（１５１２、１５２２）は同一極性を有する。図１３の矢印のように、この実施形態においても、同一平面上に存在する第１導電性パターンと第２導電性パターンの隣接した領域間、上下隣接した第１内部電極（１０５１）及び第２内部電極（１０５２）間、そして一つの導電性パターン内部において逆電流の流れによって磁束が相殺する。さらに、上記スロットを通してＥＳＲを適切に制御することが可能である。図面符合１５１３、１５１４、１５２３及び１５２４はリード部を示す。
【００５９】
本発明によれば、上下隣接した第１内部電極と第２内部電極間には相互直交する電流が流れることが可能である。図１４ないし図１７はこうした例を示す。
【００６０】
図１４は、本発明の第３実施形態によるキャパシタの内部電極形状を示す図である。図１４によると、第１内部電極（１０６１）及び第２内部電極（１０６２）は各々一つの導電性パターン（１６１１、１６２１）を具備する。さらに、各々の導電性パターン（１６１１または１６２１）には同一線上に形成された２個のスロット（１６１２、１６１３または１６２２、１６２３）が形成される。この際、第１内部電極（１０６１）の導電性パターン（１６１１）に形成されたスロット（１６１２、１６１３）と第２内部電極（１０６２）の導電性パターン（１６２１）に形成されたスロット（１６２２、１６２３）とは互いに直交する。この場合、上下隣接した第１内部電極（１０６１）と第２内部電極（１０６２）間には互いに直交する電流が流れ、これにより磁束の相殺効果が得られる。図面符合１６１４、１６２４はリード部を示す。
【００６１】
図１５は、本発明の第４実施形態によるキャパシタの内部電極形状を示す図である。図１５によると、第１内部電極（１０７１）はスロット（１７１２）により分割された２個の導電性パターン（１７１１）を具備する。さらに、第２内部電極（１０７２）は、同一線上に形成された２個のスロット（１７２２、１７２３）を有する一つの導電性パターン（１７２１）を具備する。この際、第１内部電極（１０７１）に形成されたスロット（１７１２）と第２内部電極（１０７２）の導電性パターン（１７２１）に形成されたスロット（１７２２、１７２３）とは互いに直交する。この際、上下隣接した第１内部電極（１０７１）と第２内部電極（１０７２） 間には互いに直交する電流が流れ、これにより磁束の相殺効果が得られる。図面符合１７１３、１７２４はリード部を示す。
【００６２】
図１６は、本発明の第５実施形態によるキャパシタの内部電極形状を示す平面図である。図１６によると、第１内部電極（１０８１）は、同一線上に形成された２個のスロット（１８１３）を有する一つの導電性パターン（１８１１）を具備する。さらに、スロット（１８２２）により分割された２個の導電性パターン（１８２１）を具備する。この際、第１内部電極（１０８１）の導電性パターン（１８１１）に形成されたスロット（１８１３）と第２内部電極（１０８２）に形成されたスロット（１８２２）とは互いに直交する。この際、上下隣接した第１内部電極（１０８１）と第２内部電極（１０８２）間には互いに直交する電流が流れ、これにより磁束の相殺効果が得られる。図面１８１２、１８１４、１８２３はリード部を示す。
【００６３】
図１７は本発明の第６実施形態によるキャパシタの内部電極形状を示す平面図である。図１７によると、第１内部電極（１０９１）は四角形の一つの導電性パターン（１９１１）を具備し、スロットを具備しない。第２内部電極（１０９２）はスロット（１９２２）により分割された一対の導電性パターン（１９２１）を具備する。この際、上下隣接した第１内部電極（１０９１）と第２内部電極（１０９２）間には互いに直交する電流が流れ、これにより磁束の相殺効果が得られる。図面符号１９１２、１９２３はリード部を示す。
【００６４】
図１８ないし図２１には、本発明の様々な実施形態による積層型チップキャパシタの外部電極、内部電極及びリード部の配置形態を示す平面図である。図１８ないし図２１の各図において左列は外部電極の平面図を示し、中央列は第１内部電極の平面図を示し、右列は第２内部電極の平面図を示す。上記図１８ないし図２１の配置構造によれば、上下隣接した第１内部電極と第２内部電極間に逆方向の電流が流れる。さらに、スロットにより分割された一対の導電性パターンの隣接した領域間にも逆方向の電流が流れる。ひいては、一つの導電性パターン内にスロットが形成された場合、上記スロットは一つの導電性パターン内の電流経路を長くする。したがって、ＥＳＲが過度に低くなることを防止可能である。さらに、上記スロットの長さを適切に選択することにより、ＥＳＲを制御可能である。
【実施例】
【００６５】
本発明者は本発明による積層型チップキャパシタの特性向上を確認すべく、従来例による積層型チップキャパシタと本発明の一実施例の３種の実施例による積層型チップキャパシタとのＥＳＬ特性を比較する実験を行った。上記実験に使用された従来例のキャパシタとしては、図１ａないし図１ｃに示されたように対称断面構造を有するキャパシタを使用した。上記第１ないし第３実施例のキャパシタは図１３に示したような内部電極構造を有する。上記第１実施例のキャパシタは、図３に示したような上下非対称断面構造を有する。上記第２実施例のキャパシタは、図１０に示したような上下非対称断面構造を有する。第３実施例のキャパシタは、図１１に示したような上下対称断面構造を有する。上記実施例と従来例の積層型チップキャパシタは８端子キャパシタである。
【００６６】
上記従来例のキャパシタのサイズと実施例のキャパシタのサイズは全て２．０ｍｍ×１．２５ｍｍで、両キャパシタの高さは０．８５ｍｍとした。とりわけ、実施例においては、下部ダミー層の厚さが５０μｍであった。従来例においては、下部ダミー層及び上部ダミー層の厚さが各々３５０ｍｍ以上で同一である。従来例及び実施例全てにおいて、内部電極にはニッケル（Ｎｉ）電極を使用し、外部電極には銅（Ｃｕ）電極を使用した。キャパシタの容量は全て１μＦであった。
【００６７】
上記従来例のキャパシタと実施例のキャパシタに対してＥＳＬを測定し、下記表１に記載の結果を得た。
【表１】
【００６８】
上記表１に記載されたように、実施例の積層型チップキャパシタのＥＳＬ特性は、従来例の積層型チップキャパシタのＥＳＬ特性に比して大きく向上された。上記表１に示したように、第１及び第２実施例の積層型チップキャパシタは従来例の積層型チップキャパシタに比して約６５％のＥＳＬ減少効果を得た。２５ｐＨほどのＥＳＬ特性は従来の８端子積層型チップキャパシタからは得られない値である。従来の方式を適用する場合、端子数を１２端子以上に増やさなければ３０ｐＨ以下のＥＳＬを有する積層型チップキャパシタを得られない。しかし、端子数を増やす場合、端子同士のピッチが減りキャパシタマウンティング時ショート（ｓｈｏｒｔ）不良を引き起こし易い。結局、従来の方式で１２端子以上の端子数を有する積層型チップキャパシタを使用するより、本発明において提案する８端子積層型チップキャパシタを使用する方が有利である。尚、本実施例とは逆に下部ダミー層の厚さ（６５０μｍ程）を上部ダミー層の厚さ（５０μｍ）より大きくした場合にはＥＳＬ値が１００ｐＨ程になった。
【００６９】
本発明は上述した実施形態及び添付の図により限定されるものではなく、添付の請求範囲により限定されるもので、請求範囲に記載された本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能なことは当技術分野において通常の知識を有する者にとって自明である。例えば、本発明の積層型キャパシタに用いられる内部電極の形状や外部電極の数は先述した実施形態と異なり得る。
【図面の簡単な説明】
【００７０】
【図１ａ】従来の積層型チップキャパシタの内部電極構造を示す分解斜視図である。
【図１ｂ】図１ａの積層型チップキャパシタの外形を示す斜視図である。
【図１ｃ】図１ｂの積層型チップキャパシタをＸＸ'ラインに沿って切断した断面図である。
【図１ｄ】図１ｂの積層型チップキャパシタをＡＡ'ラインに沿って切断した断面図である。
【図１ｅ】図１ｄの積層型チップキャパシタの等価直列インダクタンスモデルを示す等価回路図である。
【図２】従来の積層型チップキャパシタの他の例を示す断面図である。
【図３】本発明の一実施形態による積層型チップキャパシタを示す概略斜視図である。
【図４】図３のＹＹ'ラインに沿って切断した断面図である。
【図５】本発明の他実施形態による積層型チップキャパシタを示す概略斜視図である。
【図６】本発明のさらに他の実施形態による積層型チップキャパシタを示す透視図である。
【図７】図６のＺＺ'ラインに沿って切断した断面図である。
【図８】本発明のさらに他の実施形態による積層型チップキャパシタを示す断面図である。
【図９】図３の積層型チップキャパシタの変形例を示す概略斜視図である。
【図１０】本発明のさらに他の実施形態による積層型チップキャパシタを示す断面図である。
【図１１】本発明のさらに他の実施形態による積層型チップキャパシタを示す断面図である。
【図１２】本発明の第１実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１３】本発明の第２実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１４】本発明の第３実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１５】本発明の第４実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１６】本発明の第５実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１７】本発明の第６実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１８】本発明の諸実施形態による積層型チップキャパシタの外部電極及び内部電極の配置形態を示す平面図である。
【図１９】本発明の諸実施形態による積層型チップキャパシタの外部電極及び内部電極の配置形態を示す平面図である。
【図２０】本発明の諸実施形態による積層型チップキャパシタの外部電極及び内部電極の配置形態を示す平面図である。
【図２１】本発明の諸実施形態による積層型チップキャパシタの外部電極及び内部電極の配置形態を示す平面図である。
【符号の説明】
【００７１】
１００、１００'、２００、３００、４００ 積層型チップキャパシタ
１１２、３１２ 第１内部電極
１１３、３１３ 第２内部電極
１１４、３１４、４１４ 内部電極
１１８、１１８'、３１８、３１９ 外部電極
１２０、３２０ キャパシタ本体
１３０ マーキング
１５０、５５０、６５０、６６０ 活性層
１５１、３５１、４５１、５５１、６５１ 下部ダミー層
１５２、３５２、４５２、５５２、６５２ 上部ダミー層
４５３ 上部補強層
４５４ 上部ダミー誘電体層
【技術分野】
【０００１】
本発明は積層型チップキャパシタに関する。とりわけ、高周波回路において低い等価直列インダクタンス（ＥＳＬ）を示す積層型チップキャパシタに関する。
【背景技術】
【０００２】
一般に積層型チップキャパシタは寸法が小型で且つ高い静電容量を具現し基板上に容易に実装され得るので、様々な電子装置に広く用いられる。とりわけ、積層型チップキャパシタは高周波回路の容量性部品に用いられており、とりわけＬＳＩの電源回路内に配されるデカップリングキャパシタに用いられている。積層型チップキャパシタが高周波回路に使用されるためには、より低いＥＳＬ値を有さなければならない。こうしたニーズは電子装置の高周波、高電流化の傾向につれて一層増してきている。
【０００３】
積層型チップキャパシタのＥＳＬを低減させるために、特許文献１は、相違する極性を有する第１内部電極と第２内部電極のリード構造を隣接して指を組ませた形態の配列（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ ａｒｒａｎｇｅｍｅｎｔ）で 配置する方法を提案している。こうした例が図１ａないし図１ｃに示してある。
【０００４】
図１ａは従来の積層型チップキャパシタの内部電極の形状を示す分解斜視図で、図１ｂは図１ａの内部電極を使用して製造された従来の積層型チップキャパシタの概略斜視図で、図１ｃは図１ｂのＸＸ'ラインに沿って切断した断面図である。図１ａによると、セラミック材質から成る複数の誘電体層（１１ａ、１１ｂ）上には内部電極（１４）が形成されている。内部電極（１４）は相違する極性を有する第１内部電極（１２）と第２内部電極（１３）とに区分される。第１内部電極（１２）のリード部（１６）と第２内部電極（１３）のリード部（１７）は外部電極（図１ｂの図面符号１８参照）に連結される。第１内部電極（１２）のリード部（１６）は第２内部電極（１３）のリード部（１７）と隣接して指を組ませた配列で配置される。隣接したリード部に供給される電圧の極性が異なるので、外部電極から流れる高周波電流により発生した磁束が隣接したリード間において相殺する。したがって、ＥＳＬが減少する。しかし、この程度のＥＳＬ減少量では、高周波回路のデカップリングキャパシタに要するレベルを満足させられない。
【０００５】
一方、図１ｂ及び図１ｃに示すように、従来の積層型チップキャパシタ（１０）においては、キャパシタ本体（２０）の断面が中心線（Ｌ）に対して上下対称になるよう、内部電極（１４）はキャパシタ本体（２０）の中央に位置する。即ち、キャパシタ本体（２０）は同一な厚さ（ａ）を有する下部ダミー層（５１）と上部ダミー層（５２）、及びその間にある複数の内部電極（１４）を具備する活性層（５０）を含む。内部電極（１４）間には図１ａに示したように誘電体層（１１ａ、１１ｂ）が介在している。これらダミー層（５１、５２）はキャパシタンスに実質的に寄与する内部電極を有さない領域に該当する。それに対して、活性層（５０）はキャパシタンスに実質的に寄与する内部電極を具備する領域に該当する。上記下部及び上部ダミー層（５１、５２）は内部電極（１４）を保護すると同時に積層型チップキャパシタの全体厚さを一定レベルで確保する役目を果たす。上記下部及び上部ダミー層（５１、５２）は誘電体層（１１ａ、１１ｂ）と同一な材料で形成される。
【０００６】
このように内部電極（１４）がキャパシタ本体（２０）の中央部に位置すると、基板に搭載されるキャパシタの底面（基板に付着される面）から最下端の内部電極（１４）までの距離（ａ）が遠ざかる。即ち、内部電極（１４）がキャパシタ本体（２０）の中央部に位置することにより、相対的に下部ダミー層（５１）の厚さ（ａ）が大きくなる。ところが、下部ダミー層（５１）の厚さ（ａ）が大きくなると、基板パッド（図示せず）から外部電極（１８）を通して流れる電流によるＥＳＬ成分が増加する。とりわけ、２端子を超える多端子チップキャパシタにおいて、上記電流によるＥＳＬ成分はキャパシタ（１０）全体のＥＳＬにおいて相当の部分を占める。
【０００７】
図１ｄは図１ｂの積層型チップキャパシタをＡＡ'ラインに沿って切断した断面図である。さらに、図１ｅは図１ｄの積層型チップキャパシタの等価直列インダクタンスモデルを示す等価回路図である。図１ｅに示すように、上記従来のキャパシタは図１ｄのＨ領域におけるインダクタンス（Ｌｈ）とＶ１領域におけるインダクタンス（Ｌｖ）及びＶ２領域におけるインダクタンス（Ｌｖ）を有する。したがって、上記従来のキャパシタの総インダクタンスはＬｈ＋２Ｌｖとなる。したがって、下部ダミー層の厚さが厚いと、キャパシタのインダクタンスは大きくなる。
【０００８】
さらに、図１ａの内部電極を使用するキャパシタは、各内部電極が４個のリード部を有することにより、ＥＳＲ（等価直列抵抗）が低くなり過ぎる。図１ａのように一つの内部電極（１２または１３）が４個のリード部（１６または１７）を有する場合、各リードから発生する抵抗は互いに並列連結（接続）される。したがって、全体抵抗は大変低くなる。ＥＳＲが低すぎると、ターゲットインピーダンス（ｔａｒｇｅｔ ｉｍｐｅｄｅｎｃｅ）を満足させ難く、パワー分配ネットワーク（ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）を安定的に設計できなくなる。
【０００９】
上記ＥＳＲ低下を防止するために、特許文献２は一つの内部電極に一つのリード部のみ形成することによりＥＳＲをより高くする方案を提示している。しかし、上記特許文献２によると、ＥＳＲを容易に制御することができず、ＥＳＬが高くなる。
【００１０】
こうしたＥＳＬ増加問題を解決するために、図２に示すように下部ダミー層（５１'）及び上部ダミー層（５２'）の厚さ（ｂ'）をできる限り小さくして、積層型チップキャパシタを薄型に製造することが可能である。しかし、キャパシタをあまりにも薄型に製造すると、機械的強度が弱くなる。例えば、キャパシタの厚さを０．３ｍｍ以下で設計すると、製造工程においてキャパシタが割れやすく製造歩留まりが悪化する。こうした機械的破損はとりわけ、キャパシタ本体の焼成段階後研磨する際、または既に製造された積層型チップキャパシタを基板に搭載する過程においてよく発生する。
【特許文献１】米国特許第５、８８０、９２５号
【特許文献２】米国特許第６、４４１、４５９号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記問題を解決するためのもので、その目的は基板パッドから外部電極を通して流れる電流によるＥＳＬ成分を低減し得る積層型チップキャパシタを提供することである。
【００１２】
さらに、本発明の他の目的は、充分な全体厚さを確保することにより機械的破損が少なく向上された製造歩留まりを具現し得る積層型チップキャパシタを提供することである。
【００１３】
さらに、本発明の他の目的は、内部電極にスロットを形成することにより、ＥＳＲが低くなり過ぎることを防止しＥＳＲを適切に制御し得る積層型チップキャパシタを提供することである。
【課題を解決するための手段】
【００１４】
上述した技術的課題を成し遂げるために、本発明の一視点による積層型チップキャパシタは、上部ダミー層及び下部ダミー層と；上記上部及び下部ダミー層間に介在する複数の内部電極と；上記内部電極に連結された外部電極とを含み、上記下部ダミー層の厚さは上記上部ダミー層の厚さより薄い。好ましくは、上記上部ダミー層の厚さに対する上記下部ダミー層の厚さの比は０．８以下である。
【００１５】
下部ダミー層の厚さを上部ダミー層の厚さより薄くすることにより、上記積層型チップキャパシタは減少したＥＳＬ値を示すばかりでなく、充分な機械的強度を有するようになる。
【００１６】
本発明の積層型チップキャパシタが、上下非対称的な断面構造を有する場合、キャパシタを基板に正しく搭載するためにキャパシタの上部と下部とを区別する必要がある。キャパシタの上下は、キャパシタの上面と下面とが示す相違する色をセンシングすることにより、区別され得る。他案として、キャパシタ上面に別途のマーキング（ｍａｒｋｉｎｇ）を表示することにより容易にキャパシタの上下を区別することが可能である。上記マーキングは、例えば彩色ガラスで形成され得る。
【００１７】
しかし、本発明の積層型チップキャパシタが上下対称の断面構造を有する場合には、キャパシタの上下を区別する必要が無い。したがって、別途のマーキングが不要で、キャパシタの上下区別無しにキャパシタを基板パッド上に搭載することが可能である。
【００１８】
本発明の一実施形態によると、上記複数の内部電極間には薄膜の誘電体層が形成されており、上記上部ダミー層と下部ダミー層は上記誘電体層と同一な材料で形成され得る。この場合、誘電体から成る上記上部ダミー層は下部ダミー層の厚さより厚くすることによりキャパシタの機械的強度を向上することが可能である。
【００１９】
さらに、本発明の他実施形態によると、上記複数の内部電極間には薄膜の誘電体層が形成され、上記上部ダミー層は上記誘電体層と同一な材料から成る上部ダミー誘電体層と；上記上部ダミー誘電体層上に形成され上記誘電体層とは異なる材料から成る上部補強層とを含むことが可能である。この場合、上記上部補強層はキャパシタの全体厚さを増加させると同時にキャパシタの機械的強度を強化させる。上記上部補強層は、例えばプラスチック、ガラスまたはセラミックなどから成り得る。
【００２０】
本発明のさらに他の実施形態によると、上記積層型チップキャパシタは上記上部ダミー層上に一つ以上の内部電極をさらに含むことが可能である。この場合、上記キャパシタは上下非対称断面構造を有することもでき、もしくは上下対称断面構造を有することもできる。
【００２１】
本発明の積層型チップキャパシタは、隣接して指を組ませた配列で配置されたリード部を具備する多端子型積層型チップキャパシタであり得る。例えば、本発明の積層型チップキャパシタは、８端子、１０端子または１２端子の積層型チップキャパシタであり得る。さらに、本発明の積層型チップキャパシタは、２端子型積層型チップキャパシタでもよい。
【００２２】
本発明の他視点による積層型チップキャパシタは、上部ダミー層及び下部ダミー層と；上記上部及び下部ダミー層間に介在する複数の第１内部電極及び第２内部電極と；上記内部電極に連結された外部電極とを含み、上記下部ダミー層の厚さは上記上部ダミー層の厚さよりさらに小さく、上記第１内部電極及び第２内部電極は交互に配置され、上記第１内部電極及び第２内部電極各々は上記外部電極に連結されたリード部を有し、上記第１内部電極及び第２内部電極中少なくとも一つには一つ以上のスロットが形成される。
【００２３】
本発明の一実施形態によれば、上記第１及び第２内部電極各々は、四角形状から成り相互隣接し配される一対の分割された導電性パターンを有し、上記一対の導電性パターン各々には、上記導電性パターン内の電流の流れを変更させるように上記導電性パターンの一つ以上の辺から中心方向に延長された一つ以上のスロットが形成される。この場合、上記一対の導電性パターンは隣接した領域において相互逆方向の電流が流れるようになる。さらに、上記一対の導電性パターンは同一極性でも、相違する極性でもよい。
【００２４】
本発明の一実施形態によれば、上記第１内部電極と第２内部電極には相互直交方向の電流が流れることが可能である。
【００２５】
この場合、上記第１内部電極各々は一つの四角形の第１導電性パターンを具備し、上記第１導電性パターンの対向する２辺から中心方向に延長された２個のスロットが形成され得る。さらに、上記第２内部電極各々は一つの四角形の第２導電性パターンを具備し、上記第１内部電極のスロットとは直交するよう上記第２導電性パターンの対向する２辺から中心方向に延長された２個のスロットが形成され得る。
【００２６】
他方の案として、上記第１内部電極各々は第１スロットにより分割された一対の第１導電性パターンを具備することが可能である。さらに、上記第２内部電極各々は一つの四角形の第２導電性パターンを具備し、上記第１スロットとは直交するよう上記第２導電性パターンの対向する２辺から中心方向に延長された２個の第２スロットが形成され得る。
【００２７】
さらに他方の案として、上記第１内部電極各々は一つの第１導電性パターンを具備し、上記第２内部電極各々はスロットにより分割された一対の第２導電性パターンを具備することが可能である。
【発明の効果】
【００２８】
本発明によると、上部ダミー層の厚さに比して下部ダミー層の厚さを小さくすることにより外部電極を通して流れる電流によるＥＳＬ寄与分を抑制し、キャパシタ全体のＥＳＬを低減することが可能になる。さらに、上部ダミー層が下部ダミー層の厚さより大きい厚さを有することにより、キャパシタの厚さを充分に確保してキャパシタの機械的強度を強化させることが可能である。これにより、積層型チップキャパシタを高周波回路に使用する場合、電気的特性を向上させ機械的破損を防止し得るようになる。
【００２９】
さらに、内部電極に一つ以上のスロットを形成することにより、ＥＳＲが過度に低くなることを防止することが可能で、ＥＳＲを適切に制御し得る。これにより、ターゲットインピーダンスを満足させることが容易で、パワー分配ネットワークを安定的に設計することが可能になる。
【発明を実施するための最良の形態】
【００３０】
以下、添付の図を参照に本発明の実施形態を説明する。しかし、本発明の実施形態はさまざまな他形態に変形可能で、本発明の範囲が以下に説明する実施形態に限定されるわけではない。本発明の実施形態は当業界において平均的な知識を有する者に対し本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることもあり、図面上の同一な符合で示される要素は同一な要素である。
【００３１】
本明細書において使用する主要用語の定義は下記のとおりである。
【００３２】
本明細書において「ダミー層」はキャパシタンスに実質的に寄与する内部電極を有さない領域に該当する層である。これに比して、「活性層」はキャパシタンスに実質的に寄与する内部電極を有する領域に該当する層である。したがって、一つの積層型チップキャパシタは複数個の活性層を具備してもよい。
【００３３】
「下部ダミー層」はキャパシタの底面と最下端の内部電極との間に配置されたダミー層である。さらに、「上部ダミー層」は下部ダミー層と最も近いダミー層として、活性層により上記下部ダミー層と分離される。したがって、上部ダミー層上にさらに他の内部電極または活性層（またはさらに他のダミー層）が存在することも可能である（図１０及び図１１参照）。さらに、本発明において、キャパシタの「底面」は、キャパシタを基板上に実装する際基板パッドに付着される面となり、キャパシタの「上面」は上記底面に対向する面となる。
【００３４】
図３は本発明の一実施形態による積層型チップキャパシタを示す概略斜視図である。図３によると、積層型チップキャパシタ（１００）は、内部に複数の内部電極（１１４）が形成されたキャパシタ本体（１２０）と、キャパシタ本体（１２０）の外面上に形成された複数の外部電極（１１８）とを含む。内部電極（１１４）は相違する極性を有する第１内部電極（１１２）と第２内部電極（１１３）とに区分可能で、キャパシタ（１００）の上面よりも底面により近く配置される。内部電極（１１４）はリード部を有することが可能で、内部電極のリード部は図１ａに示されたように隣接し指を組ませた配列で配置され得る。しかし、本発明は図１ａに示した内部電極構造ばかりでなく、それ以外の如何なる構造の内部電極を有する積層型チップキャパシタにも適用され得る。
【００３５】
図３には外部電極（１１８）がキャパシタ本体（１２０）の底からキャパシタ本体（１２０）の上端まで延長されるが、他方の案として、外部電極がキャパシタ本体（１２０）の底から最上端の内部電極（１１２）の高さまでのみ延長されることも可能である。こうした例が図９に示してある。図９によると、積層型チップキャパシタ（１００'）の外部電極（１１８'）は底から最上端の内部電極（１１２）の高さに該する位置までのみ延長され、最上端の内部電極（１１２）の位置より高い外面部には実質的に外部電極が形成されない。
【００３６】
図４は図３のＹＹ'ラインに沿って切断した断面図である。図４によると、キャパシタ本体（１２０）は、下部ダミー層（１５１）と、上部ダミー層（１５２）と、これら間に介在する複数の内部電極（１１４）とを含む。複数の内部電極（１１４）間には誘電体層が形成される。上記複数の内部電極（１１４）とこれらの間に形成された誘電体層はキャパシタンスに実質的に寄与する活性層（１５０）を構成する。下部ダミー層（１５１）及び上部ダミー層（１５２）は上記誘電体層と同一材料から成り得る。図４に示すように、下部ダミー層（１１５）は上部ダミー層（１５２）の厚さ（ｃ）より小さい厚さ（ｂ）を有するように形成される。これによって、キャパシタ本体（１２０）の中心線（Ｍ）に対してキャパシタの上下が非対称となる。好ましくは、上部ダミー層（１５２）の厚さ（ｃ）に対する下部ダミー層（１５１）の厚さ（ｂ）の比は０．８以下である。
【００３７】
かかる下部ダミー層（１５１）の厚さを小さくして上下非対称的な断面構造を形成することにより、基板パッドから外部電極（１１８）を通して流れる電流によるＥＳＬ成分を下げることが可能になる。さらに、上部ダミー層（１５２）が下部ダミー層（１５１）の厚さよりさらに大きい厚さを有することにより、キャパシタ全体の厚さを充分に確保してキャパシタの機械的強度の弱化を防止することが可能になる。
【００３８】
先述したように、積層型チップキャパシタ（１００）が上下非対称的な断面構造を有するので、キャパシタ（１００）を基板に搭載する際、キャパシタ（１００）の上部と下部を区別する必要がある。即ち、本発明の望みどおりに基板パッドから外部電極を通して流れる電流によるＥＳＬ成分を低下させるためには、下部ダミー層（１５１）が基板パッド側を向かうよう上下を区別してキャパシタ（１００）を基板上に搭載しなければならない。こうしたキャパシタ（１００）の上下の区別は、キャパシタの上面と下面とが示す相違する色彩をセンシングすることによって可能になる。
【００３９】
具体的に言えば、下部ダミー層（１５１）の厚さ（ｂ）が上部ダミー層（１５２）の厚さ（ｃ）より小さいので、外部からキャパシタ（１００）を観察すると、キャパシタ（１００）の下面はキャパシタ上面に比してより濃い色を示す。一般に上部及び下部ダミー層（１５１、１５２）は半透明の誘電体に形成され得るが、内部電極（１１４）は濃い色（例えば、濃青色）を示す。したがって、下部ダミー層（１５１）が上部ダミー層（１５２）より薄いので、キャパシタ（１００）の下面には青色系の色が現れるが、キャパシタ（１００）上面には薄い黄土色系の色が現れる。キャパシタ（１００）の上面と下面が示す相違する色をセンサでセンシングすることにより、キャパシタ（１００）の上下を区別して印刷回路基板や収納用テープ等にキャパシタ（１００）を正しく搭載することが可能になる。
【００４０】
キャパシタの上下を区別する他方の案として、キャパシタの上面に所定のマーキング（ｍａｒｋｉｎｇ）を表示してもよい。図５には上下区別用マーキングが表示された積層型チップキャパシタの一例が示してある。
【００４１】
図５に示された積層型チップキャパシタ（２００）は、キャパシタの上下を区別するためのマーキング（１３０）がキャパシタ（２００）の上面に表示される点を除けば、図３に説明した積層型チップキャパシタ（１００）と同一である。このようにマーキング（１３０）をキャパシタ上面に表示することにより、キャパシタの上下区別はより容易且つ正確になる。こうしたキャパシタのマーキング（１３０）は、例えば、予めスクリーン印刷法により誘電体層に特定形状のマーキングを形成した後これをキャパシタ（２００）の最上端に積層させることにより具現可能である。スクリーン印刷されるマーキングは、彩色（例えば、濃青色）ガラス材質から成り得る。このように形成されたキャパシタ（２００）のマーキング（１３０）はセンサでセンシングされることにより、キャパシタ（２００）の上下を容易且つ正確に区別することが可能になる。
【００４２】
先述した実施形態においては、８端子の外部電極を有する積層型チップキャパシタ（１００、２００）について説明したが、本発明はこれに限定されない。例えば、図６に示したような２端子積層型チップキャパシタにも本発明が適用され得る。
【００４３】
図６は、本発明による２端子積層型チップキャパシタ（３００）の一例を示す透視図で、図７は図６のＺＺ'ラインに沿って切断した断面図である。図６及び図７によると、キャパシタ本体（３２０）の両側面に外部電極（３１８、３１９）が形成され、キャパシタ本体（３２０）の内部には複数の内部電極（３１４）が形成される。内部電極（３１４）は相違する極性を有する第１内部電極（３１２）及び第２内部電極（３１３）に区分され、第１内部電極（３１２）及び第２内部電極（３１３）は各々の外部電極（３１８、３１９）に連結され交互に積層される。
【００４４】
図７に示されたように、上記２端子積層型チップキャパシタ（３００）においても、下部ダミー層（３１５）の厚さ（ｄ）は上部ダミー層の厚さ（ｅ）より小さく、キャパシタ（３００）は上下非対称的な断面構造を有する。この場合にも、容易な上下区別のためにキャパシタ（３００）上面にマーキング（ｍａｒｋｉｎｇ）を表示することが可能である。本発明は、先述した８端子及び２端子積層型チップキャパシタばかりでなく、１０端子、１２端子等如何なる端子数の外部電極を有する積層型チップキャパシタにも適用され得る。
【００４５】
図８は、本発明のさらに他の実施形態による積層型チップキャパシタを示す断面図である。図８によると、積層型チップキャパシタ（４００）は、内部電極（４１４）下方に形成された下部ダミー層（４５１）と、内部電極（４１４）上に形成された上部ダミー層（４５２）とを含む。複数の内部電極（４１４）間には薄膜の誘電体層が配置される。とりわけ、本実施形態においては、上部ダミー層（４５２）は２層構造となる。具体的に説明すれば、上部ダミー層（４５２）は上部ダミー誘電体層（４５４）と、上部ダミー誘電体層（４５４）上に形成された上部補強層（４５３）とを含む。下部ダミー層（４５１）と上部ダミー誘電体層（４５４）は内部電極（４１４）間に配置された誘電体層と同一材質で形成される。上部補強層（４５３）は上記誘電体層とは異なる材料で形成され、キャパシタ（４００）の機械的強度を補強する役目を果たす。上記補強層（４５３）は、例えばプラスチック、ガラスまたはセラミック材質で形成され得る。
【００４６】
図８に示した実施形態においても、下部ダミー層（４５１）の厚さ（ｆ）は上部ダミー層（ｉ）の厚さより小さくなっている。即ち、下部ダミー層（４５１）は、上部ダミー誘電体層（４５４）の厚さ（ｇ）と上部補強層（４５３）の厚さ（ｈ）の和より小さい厚さを有するよう形成される。このように下部ダミー層（４５１）の厚さ（ｆ）を上部ダミー層（４５２）の厚さ（ｉ）より小さくすることにより、基板パッドから外部電極を通して流れる電流によるＥＳＬ成分を減少させることが可能である。さらに、上部ダミー誘電体層（４５４）上に別途の上部補強材（４５３）を積層することにより、キャパシタの機械的強度をより向上させることが可能である。
【００４７】
図１０と図１１は本発明のさらに他の実施形態による積層型チップキャパシタの断面図を示す。この実施形態は、上部ダミー層（５５２、６５２）上にさらに他の内部電極及び/またはダミー層がさらに形成される点において先述した実施形態と異なる。
【００４８】
先ず、図１０によると、キャパシタ（５００）は、下部ダミー層（５５１）と、上部ダミー層（５５２）と、これらの間に介在する複数の内部電極（５１４）とを具備する活性層（５５０）を含む。下部ダミー層（５５１）の厚さ（ｊ）は上部ダミー層（５５２）の厚さ（ｋ）より小さい。さらに、上部ダミー層（５５２）上にはさらに他の内部電極（５２４、５３４）がさらに配置される。上部ダミー層（５５２）上にさらに配置された内部電極（５２４、５３４）は、例えばキャパシタンスを所望の値に調節するために用いられ得る。図１０のキャパシタ（５００）は上下非対称的な断面構造を有する。したがって、キャパシタ（５００）の上下区別が必要なので、キャパシタ（５００）上面に上下区別用マーキング（図５参照）を表示することが好ましい。
【００４９】
これに比して、図１１に示された積層型チップキャパシタ（６００）は、上下対称の断面構造を有する。図１１に示されるように、キャパシタ（６００）は下部ダミー層（６５１）、第１活性層（６５０）及び上部ダミー層（６５２）を含み、上部ダミー層（６５２）上に第２活性層（６６０）及び最上部ダミー層（６６１）をさらに含む。上部ダミー層（６５２）は下部ダミー層（６５１）の厚さ（ｌ）より大きい厚さ（ｍ）を有し、最上部ダミー層（６６１）は下部ダミー層（６５１）の厚さ（ｌ）と同一な厚さを有する。第１及び第２活性層（６５０、６６０）は各々複数の内部電極（６１４、６２４）を具備する。このように上下対称断面構造を有するキャパシタ（６００）を形成することにより、キャパシタ（６００）の上下区別が不要になる。したがって、別途のマーキングが必要無く、上下区別無しにキャパシタ（６００）を基板パッド上に搭載することが可能になる。
【００５０】
さらに、本発明による積層型チップキャパシタは、先述した上下断面構造と共に、ＥＳＬをより低減させ且つＥＳＲが低くなり過ぎないよう制御し得る内部電極構造を使用するすることが可能である。こうした内部電極構造には一つ以上のスロットが形成される。
【００５１】
図１２ないし図１７は本発明による積層型チップキャパシタに含まれ得る内部電極の多様な実施形態を示した平面図である。
【００５２】
図１２は本発明の第１実施形態によるキャパシタの内部電極を示す平面図である。図１２によると、第１内部電極（１０４１）及び第２内部電極（１０４２）は各々外部電極（図３の図面符号１１８参照）に連結されるリード部（１４１３、１４１４、１４２３、１４２４）を具備する。上記第１及び第２内部電極は互いに隣接し、相違する極性の電圧が印加されることによって、各々の高周波電流により発生する磁束が相殺する。また、上記第１内部電極（１０４１）及び第２内部電極（１０４２）は、キャパシタ用の各誘電体層（１０１１ａ）及び（１０１１ｂ）にそれぞれ重ねて配置されている。
【００５３】
これに加えて、第１及び第２内部電極（１０４１、１０４２）各々は、同一平面上に互いに並んで配置され相互分割される第１導電性パターン（１４１１、１４２１）及び第２導電性パターン（１４１２、１４２２）を具備する。この際、複数のリード部（１４１３、１４１４、１４２３、１４２４）は上記導電性パターン（１４１１、１４１２、１４２１、１４２２）に一体で形成され終端が上記＋または−極性の外部電極に連結される。
【００５４】
さらに、同一平面上にある第１導電性パターン（１４１１、１４２１）と第２導電性パターン（１４１２、１４２２）は相違する極性を有する。さらに、同一平面上にある第１導電性パターン（１４１１、１４２１）と第２導電性パターン（１４１２、１４２２）の隣接した領域同士には相互逆方向の電流が流れ、第１導電性パターン（１４１１、１４２１）と第２導電性パターン（１４１２、１４２２）間に発生する磁束が相殺する。さらに、上下隣接される第１及び第２内部電極（１０４１、１０４２）同士も互いに逆極性を有するので、第１内部電極（１０４１）と第２内部電極（１０４２）間でも磁束が相殺する。
【００５５】
さらに、上記第１導電性パターン（１４１１、１４２１）と第２導電性パターン（１４１２、１４２２）各々には、導電性パターンの一辺から中心方向に延長されたスロット（１４１５、１４２５）と（１４１６、１４２６）が形成される。したがって、一つの導電性パターン内において隣接した電流経路間に相違する方向へ電流が流れるので、一つの導電性パターン 内においても磁束が相殺する。したがって、ＥＳＬはより低くなる。
【００５６】
さらに、導電性パターンの１辺から中心方向に延長された上記スロット（１４１５、１４１６、１４２５、１４２６）は、各々の導電性パターン（１４１１、１４１２、１４２１、１４２２）内部の電流経路を長くするので、キャパシタのＥＳＲが低くなりすぎることを防止する。そればかりでなく、上記スロットの長さを調節することにより、ＥＳＲを適切に制御することも可能である。このように、ＥＳＲを制御可能になることで、ターゲットインピーダンス（ｔａｒｇｅｔ ｉｍｐｅｄｅｎｃｅ）を満足させ、パワー分配ネットワーク（ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）を安定的に設計することが可能になる。
【００５７】
先述した実施形態においては、一つの導電性パターンに一つのスロットが存在するが、２以上のスロットが形成されることも可能である。さらに、同一平面上に２個の導電性パターンを形成せずに、一つのみの導電性パターンを形成してもよい。さらに、内部電極各々は他個数のリードを具備してもよく、一つのリードのみを具備してもよい。
【００５８】
図１３は、第２実施形態によるキャパシタの内部電極形状を示す平面図である。図１３によると、第１導電性パターン（１５１１、１５２１）と第２導電性パターン（１５１２、１５２２）に形成されたスロット（１５１５、１５２５）と（１５１６、１５２６）は相違する方向に配置される。さらに、上記第１導電性パターン（１５１１、１５２１）と第２導電性パターン（１５１２、１５２２）は同一極性を有する。図１３の矢印のように、この実施形態においても、同一平面上に存在する第１導電性パターンと第２導電性パターンの隣接した領域間、上下隣接した第１内部電極（１０５１）及び第２内部電極（１０５２）間、そして一つの導電性パターン内部において逆電流の流れによって磁束が相殺する。さらに、上記スロットを通してＥＳＲを適切に制御することが可能である。図面符合１５１３、１５１４、１５２３及び１５２４はリード部を示す。
【００５９】
本発明によれば、上下隣接した第１内部電極と第２内部電極間には相互直交する電流が流れることが可能である。図１４ないし図１７はこうした例を示す。
【００６０】
図１４は、本発明の第３実施形態によるキャパシタの内部電極形状を示す図である。図１４によると、第１内部電極（１０６１）及び第２内部電極（１０６２）は各々一つの導電性パターン（１６１１、１６２１）を具備する。さらに、各々の導電性パターン（１６１１または１６２１）には同一線上に形成された２個のスロット（１６１２、１６１３または１６２２、１６２３）が形成される。この際、第１内部電極（１０６１）の導電性パターン（１６１１）に形成されたスロット（１６１２、１６１３）と第２内部電極（１０６２）の導電性パターン（１６２１）に形成されたスロット（１６２２、１６２３）とは互いに直交する。この場合、上下隣接した第１内部電極（１０６１）と第２内部電極（１０６２）間には互いに直交する電流が流れ、これにより磁束の相殺効果が得られる。図面符合１６１４、１６２４はリード部を示す。
【００６１】
図１５は、本発明の第４実施形態によるキャパシタの内部電極形状を示す図である。図１５によると、第１内部電極（１０７１）はスロット（１７１２）により分割された２個の導電性パターン（１７１１）を具備する。さらに、第２内部電極（１０７２）は、同一線上に形成された２個のスロット（１７２２、１７２３）を有する一つの導電性パターン（１７２１）を具備する。この際、第１内部電極（１０７１）に形成されたスロット（１７１２）と第２内部電極（１０７２）の導電性パターン（１７２１）に形成されたスロット（１７２２、１７２３）とは互いに直交する。この際、上下隣接した第１内部電極（１０７１）と第２内部電極（１０７２） 間には互いに直交する電流が流れ、これにより磁束の相殺効果が得られる。図面符合１７１３、１７２４はリード部を示す。
【００６２】
図１６は、本発明の第５実施形態によるキャパシタの内部電極形状を示す平面図である。図１６によると、第１内部電極（１０８１）は、同一線上に形成された２個のスロット（１８１３）を有する一つの導電性パターン（１８１１）を具備する。さらに、スロット（１８２２）により分割された２個の導電性パターン（１８２１）を具備する。この際、第１内部電極（１０８１）の導電性パターン（１８１１）に形成されたスロット（１８１３）と第２内部電極（１０８２）に形成されたスロット（１８２２）とは互いに直交する。この際、上下隣接した第１内部電極（１０８１）と第２内部電極（１０８２）間には互いに直交する電流が流れ、これにより磁束の相殺効果が得られる。図面１８１２、１８１４、１８２３はリード部を示す。
【００６３】
図１７は本発明の第６実施形態によるキャパシタの内部電極形状を示す平面図である。図１７によると、第１内部電極（１０９１）は四角形の一つの導電性パターン（１９１１）を具備し、スロットを具備しない。第２内部電極（１０９２）はスロット（１９２２）により分割された一対の導電性パターン（１９２１）を具備する。この際、上下隣接した第１内部電極（１０９１）と第２内部電極（１０９２）間には互いに直交する電流が流れ、これにより磁束の相殺効果が得られる。図面符号１９１２、１９２３はリード部を示す。
【００６４】
図１８ないし図２１には、本発明の様々な実施形態による積層型チップキャパシタの外部電極、内部電極及びリード部の配置形態を示す平面図である。図１８ないし図２１の各図において左列は外部電極の平面図を示し、中央列は第１内部電極の平面図を示し、右列は第２内部電極の平面図を示す。上記図１８ないし図２１の配置構造によれば、上下隣接した第１内部電極と第２内部電極間に逆方向の電流が流れる。さらに、スロットにより分割された一対の導電性パターンの隣接した領域間にも逆方向の電流が流れる。ひいては、一つの導電性パターン内にスロットが形成された場合、上記スロットは一つの導電性パターン内の電流経路を長くする。したがって、ＥＳＲが過度に低くなることを防止可能である。さらに、上記スロットの長さを適切に選択することにより、ＥＳＲを制御可能である。
【実施例】
【００６５】
本発明者は本発明による積層型チップキャパシタの特性向上を確認すべく、従来例による積層型チップキャパシタと本発明の一実施例の３種の実施例による積層型チップキャパシタとのＥＳＬ特性を比較する実験を行った。上記実験に使用された従来例のキャパシタとしては、図１ａないし図１ｃに示されたように対称断面構造を有するキャパシタを使用した。上記第１ないし第３実施例のキャパシタは図１３に示したような内部電極構造を有する。上記第１実施例のキャパシタは、図３に示したような上下非対称断面構造を有する。上記第２実施例のキャパシタは、図１０に示したような上下非対称断面構造を有する。第３実施例のキャパシタは、図１１に示したような上下対称断面構造を有する。上記実施例と従来例の積層型チップキャパシタは８端子キャパシタである。
【００６６】
上記従来例のキャパシタのサイズと実施例のキャパシタのサイズは全て２．０ｍｍ×１．２５ｍｍで、両キャパシタの高さは０．８５ｍｍとした。とりわけ、実施例においては、下部ダミー層の厚さが５０μｍであった。従来例においては、下部ダミー層及び上部ダミー層の厚さが各々３５０ｍｍ以上で同一である。従来例及び実施例全てにおいて、内部電極にはニッケル（Ｎｉ）電極を使用し、外部電極には銅（Ｃｕ）電極を使用した。キャパシタの容量は全て１μＦであった。
【００６７】
上記従来例のキャパシタと実施例のキャパシタに対してＥＳＬを測定し、下記表１に記載の結果を得た。
【表１】
【００６８】
上記表１に記載されたように、実施例の積層型チップキャパシタのＥＳＬ特性は、従来例の積層型チップキャパシタのＥＳＬ特性に比して大きく向上された。上記表１に示したように、第１及び第２実施例の積層型チップキャパシタは従来例の積層型チップキャパシタに比して約６５％のＥＳＬ減少効果を得た。２５ｐＨほどのＥＳＬ特性は従来の８端子積層型チップキャパシタからは得られない値である。従来の方式を適用する場合、端子数を１２端子以上に増やさなければ３０ｐＨ以下のＥＳＬを有する積層型チップキャパシタを得られない。しかし、端子数を増やす場合、端子同士のピッチが減りキャパシタマウンティング時ショート（ｓｈｏｒｔ）不良を引き起こし易い。結局、従来の方式で１２端子以上の端子数を有する積層型チップキャパシタを使用するより、本発明において提案する８端子積層型チップキャパシタを使用する方が有利である。尚、本実施例とは逆に下部ダミー層の厚さ（６５０μｍ程）を上部ダミー層の厚さ（５０μｍ）より大きくした場合にはＥＳＬ値が１００ｐＨ程になった。
【００６９】
本発明は上述した実施形態及び添付の図により限定されるものではなく、添付の請求範囲により限定されるもので、請求範囲に記載された本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能なことは当技術分野において通常の知識を有する者にとって自明である。例えば、本発明の積層型キャパシタに用いられる内部電極の形状や外部電極の数は先述した実施形態と異なり得る。
【図面の簡単な説明】
【００７０】
【図１ａ】従来の積層型チップキャパシタの内部電極構造を示す分解斜視図である。
【図１ｂ】図１ａの積層型チップキャパシタの外形を示す斜視図である。
【図１ｃ】図１ｂの積層型チップキャパシタをＸＸ'ラインに沿って切断した断面図である。
【図１ｄ】図１ｂの積層型チップキャパシタをＡＡ'ラインに沿って切断した断面図である。
【図１ｅ】図１ｄの積層型チップキャパシタの等価直列インダクタンスモデルを示す等価回路図である。
【図２】従来の積層型チップキャパシタの他の例を示す断面図である。
【図３】本発明の一実施形態による積層型チップキャパシタを示す概略斜視図である。
【図４】図３のＹＹ'ラインに沿って切断した断面図である。
【図５】本発明の他実施形態による積層型チップキャパシタを示す概略斜視図である。
【図６】本発明のさらに他の実施形態による積層型チップキャパシタを示す透視図である。
【図７】図６のＺＺ'ラインに沿って切断した断面図である。
【図８】本発明のさらに他の実施形態による積層型チップキャパシタを示す断面図である。
【図９】図３の積層型チップキャパシタの変形例を示す概略斜視図である。
【図１０】本発明のさらに他の実施形態による積層型チップキャパシタを示す断面図である。
【図１１】本発明のさらに他の実施形態による積層型チップキャパシタを示す断面図である。
【図１２】本発明の第１実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１３】本発明の第２実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１４】本発明の第３実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１５】本発明の第４実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１６】本発明の第５実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１７】本発明の第６実施形態による積層型チップキャパシタの内部電極形状を示す平面図である。
【図１８】本発明の諸実施形態による積層型チップキャパシタの外部電極及び内部電極の配置形態を示す平面図である。
【図１９】本発明の諸実施形態による積層型チップキャパシタの外部電極及び内部電極の配置形態を示す平面図である。
【図２０】本発明の諸実施形態による積層型チップキャパシタの外部電極及び内部電極の配置形態を示す平面図である。
【図２１】本発明の諸実施形態による積層型チップキャパシタの外部電極及び内部電極の配置形態を示す平面図である。
【符号の説明】
【００７１】
１００、１００'、２００、３００、４００ 積層型チップキャパシタ
１１２、３１２ 第１内部電極
１１３、３１３ 第２内部電極
１１４、３１４、４１４ 内部電極
１１８、１１８'、３１８、３１９ 外部電極
１２０、３２０ キャパシタ本体
１３０ マーキング
１５０、５５０、６５０、６６０ 活性層
１５１、３５１、４５１、５５１、６５１ 下部ダミー層
１５２、３５２、４５２、５５２、６５２ 上部ダミー層
４５３ 上部補強層
４５４ 上部ダミー誘電体層
【特許請求の範囲】
【請求項１】
上部ダミー層及び下部ダミー層;
上記上部と下部ダミー層間に介在する複数の内部電極;及び
上記内部電極に連結された外部電極を含み、
上記下部ダミー層の厚さは上記上部ダミー層の厚さより小さい積層型チップキャパシタ。
【請求項２】
上記上部ダミー層の厚さに対する上記下部ダミー層の厚さの比は０．８以下である請求項１に記載の積層型チップキャパシタ。
【請求項３】
上記積層型チップキャパシタの上面と下面とは相違する色を表す請求項１に記載の積層型チップキャパシタ。
【請求項４】
上記キャパシタの上面にはキャパシタの上下を区別するためのマーキングが表示される請求項１に記載の積層型チップキャパシタ。
【請求項５】
上記マーキングは彩色ガラスで成る請求項４に記載の積層型チップキャパシタ。
【請求項６】
上記複数の内部電極間には薄膜の誘電体層が形成され、
上記上部ダミー層と下部ダミー層は上記誘電体層と同一材料で形成される請求項１に記載の積層型チップキャパシタ。
【請求項７】
上記複数の内部電極間には薄膜の誘電体層が形成され、
上記上部ダミー層は、
上記誘電体層と同一材料で形成された上部ダミー誘電体層と；
上記上部ダミー誘電体層上に形成された上部補強層を含む請求項１に記載の積層型チップキャパシタ。
【請求項８】
上記上部補強層は、プラスチック、ガラスまたはセラミックから成る請求項７に記載の積層型チップキャパシタ。
【請求項９】
上記上部ダミー層上に一つ以上の内部電極をさらに含む請求項１に記載の積層型チップキャパシタ。
【請求項１０】
上記上部ダミー層上に一つ以上のダミー層をさらに含む請求項１に記載の積層型チップキャパシタ。
【請求項１１】
上記積層型チップキャパシタは上下非対称断面構造を有する請求項１に記載の積層型チップキャパシタ。
【請求項１２】
上記積層型チップキャパシタは上下対称断面構造を有する請求項１に記載の積層型チップキャパシタ。
【請求項１３】
上部ダミー層及び下部ダミー層;
上記上部及び下部ダミー層間に介在する複数の第１内部電極及び第２内部電極;
上記内部電極に連結された外部電極を含み、
上記下部ダミー層の厚さは上記上部ダミー層の厚さよりさらに小さく、
上記第１内部電極及び第２内部電極は誘電体層により分離され互いに交互に配置され、上記第１内部電極及び第２内部電極各々は、上記外部電極に連結されたリード部を有し、上記第１内部電極及び第２内部電極中少なくとも一つには、一つ以上のスロットが形成されている積層型チップキャパシタ。
【請求項１４】
上記第１及び第２内部電極各々は、相互隣接して配置される一対の分割された導電性パターンを有し、
上記一対の導電性パターン各々には、上記導電性パターン内の電流の流れを変更させるよう上記導電性パターンの一つ以上の辺から中心方向に延長された一つ以上のスロットが形成され、
上記一対の導電性パターンの隣接した領域においては相互逆方向の電流が流れる請求項１３に記載の積層型チップキャパシタ。
【請求項１５】
上記一対の導電性パターンは同一極性を有する請求項１４に記載の積層型チップキャパシタ。
【請求項１６】
上記一対の導電性パターンは相違する極性を有する請求項１４に記載の積層型チップキャパシタ。
【請求項１７】
上記第１内部電極と第２内部電極には互いに直交方向の電流が流れる請求項１３に記載の積層型チップキャパシタ。
【請求項１８】
上記第１内部電極各々は一つの四角形の第１導電性パターンを具備し、上記第１導電性パターンの対向する２辺から中心方向に延長された２個のスロットが形成され、
上記第２内部電極各々は、一つの四角形の第２導電性パターンを具備し、上記第１内部電極のスロットとは直交するよう上記第２導電性パターンの対向する２辺から中心方向に延長された２個のスロットが形成される請求項１７に記載の積層型チップキャパシタ。
【請求項１９】
上記第１内部電極各々は第１スロットにより分割された一対の第１導電性パターンを具備し、
上記第２内部電極各々は一つの四角形の第２導電性パターンを具備し、上記第１スロットとは直交するよう上記第２導電性パターンの対向する２辺から中心方向に延長された２個の第２スロットが形成される請求項１７に記載の積層型チップキャパシタ。
【請求項２０】
上記第１内部電極各々は一つの第１導電性パターンを具備し、上記第２内部電極各々はスロットにより分割された一対の第２導電性パターンを具備する請求項１７に記載の積層型チップキャパシタ。
【請求項１】
上部ダミー層及び下部ダミー層;
上記上部と下部ダミー層間に介在する複数の内部電極;及び
上記内部電極に連結された外部電極を含み、
上記下部ダミー層の厚さは上記上部ダミー層の厚さより小さい積層型チップキャパシタ。
【請求項２】
上記上部ダミー層の厚さに対する上記下部ダミー層の厚さの比は０．８以下である請求項１に記載の積層型チップキャパシタ。
【請求項３】
上記積層型チップキャパシタの上面と下面とは相違する色を表す請求項１に記載の積層型チップキャパシタ。
【請求項４】
上記キャパシタの上面にはキャパシタの上下を区別するためのマーキングが表示される請求項１に記載の積層型チップキャパシタ。
【請求項５】
上記マーキングは彩色ガラスで成る請求項４に記載の積層型チップキャパシタ。
【請求項６】
上記複数の内部電極間には薄膜の誘電体層が形成され、
上記上部ダミー層と下部ダミー層は上記誘電体層と同一材料で形成される請求項１に記載の積層型チップキャパシタ。
【請求項７】
上記複数の内部電極間には薄膜の誘電体層が形成され、
上記上部ダミー層は、
上記誘電体層と同一材料で形成された上部ダミー誘電体層と；
上記上部ダミー誘電体層上に形成された上部補強層を含む請求項１に記載の積層型チップキャパシタ。
【請求項８】
上記上部補強層は、プラスチック、ガラスまたはセラミックから成る請求項７に記載の積層型チップキャパシタ。
【請求項９】
上記上部ダミー層上に一つ以上の内部電極をさらに含む請求項１に記載の積層型チップキャパシタ。
【請求項１０】
上記上部ダミー層上に一つ以上のダミー層をさらに含む請求項１に記載の積層型チップキャパシタ。
【請求項１１】
上記積層型チップキャパシタは上下非対称断面構造を有する請求項１に記載の積層型チップキャパシタ。
【請求項１２】
上記積層型チップキャパシタは上下対称断面構造を有する請求項１に記載の積層型チップキャパシタ。
【請求項１３】
上部ダミー層及び下部ダミー層;
上記上部及び下部ダミー層間に介在する複数の第１内部電極及び第２内部電極;
上記内部電極に連結された外部電極を含み、
上記下部ダミー層の厚さは上記上部ダミー層の厚さよりさらに小さく、
上記第１内部電極及び第２内部電極は誘電体層により分離され互いに交互に配置され、上記第１内部電極及び第２内部電極各々は、上記外部電極に連結されたリード部を有し、上記第１内部電極及び第２内部電極中少なくとも一つには、一つ以上のスロットが形成されている積層型チップキャパシタ。
【請求項１４】
上記第１及び第２内部電極各々は、相互隣接して配置される一対の分割された導電性パターンを有し、
上記一対の導電性パターン各々には、上記導電性パターン内の電流の流れを変更させるよう上記導電性パターンの一つ以上の辺から中心方向に延長された一つ以上のスロットが形成され、
上記一対の導電性パターンの隣接した領域においては相互逆方向の電流が流れる請求項１３に記載の積層型チップキャパシタ。
【請求項１５】
上記一対の導電性パターンは同一極性を有する請求項１４に記載の積層型チップキャパシタ。
【請求項１６】
上記一対の導電性パターンは相違する極性を有する請求項１４に記載の積層型チップキャパシタ。
【請求項１７】
上記第１内部電極と第２内部電極には互いに直交方向の電流が流れる請求項１３に記載の積層型チップキャパシタ。
【請求項１８】
上記第１内部電極各々は一つの四角形の第１導電性パターンを具備し、上記第１導電性パターンの対向する２辺から中心方向に延長された２個のスロットが形成され、
上記第２内部電極各々は、一つの四角形の第２導電性パターンを具備し、上記第１内部電極のスロットとは直交するよう上記第２導電性パターンの対向する２辺から中心方向に延長された２個のスロットが形成される請求項１７に記載の積層型チップキャパシタ。
【請求項１９】
上記第１内部電極各々は第１スロットにより分割された一対の第１導電性パターンを具備し、
上記第２内部電極各々は一つの四角形の第２導電性パターンを具備し、上記第１スロットとは直交するよう上記第２導電性パターンの対向する２辺から中心方向に延長された２個の第２スロットが形成される請求項１７に記載の積層型チップキャパシタ。
【請求項２０】
上記第１内部電極各々は一つの第１導電性パターンを具備し、上記第２内部電極各々はスロットにより分割された一対の第２導電性パターンを具備する請求項１７に記載の積層型チップキャパシタ。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００６−２０３１６５（Ｐ２００６−２０３１６５Ａ）
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願番号】特願２００５−３２７３９６（Ｐ２００５−３２７３９６）
【出願日】平成１７年１１月１１日（２００５．１１．１１）
【出願人】（５９１００３７７０）三星電機株式会社 (982)
【Ｆターム（参考）】
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願日】平成１７年１１月１１日（２００５．１１．１１）
【出願人】（５９１００３７７０）三星電機株式会社 (982)
【Ｆターム（参考）】
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