縮小されたビットセル寸法を有するスピン注入トルク磁気抵抗ランダムアクセスメモリ
【課題】スピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)のメモリセル寸法を縮小する。
【解決手段】ワード・ラインＷＬに対して実質的に平行にかつビット・ラインＢＬに対して実質的に垂直にソース・ラインＳＬを配列することによって、縮小されたビット・セル寸法が達成される。さらに、１つの実施の形態では、書込み動作時に、無効な書込み動作を防止するために、選択されないビット・セルのビット・ラインにハイ論理／電圧レベルが印加される。
【解決手段】ワード・ラインＷＬに対して実質的に平行にかつビット・ラインＢＬに対して実質的に垂直にソース・ラインＳＬを配列することによって、縮小されたビット・セル寸法が達成される。さらに、１つの実施の形態では、書込み動作時に、無効な書込み動作を防止するために、選択されないビット・セルのビット・ラインにハイ論理／電圧レベルが印加される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、ランダムアクセスメモリ（ＲＡＭ）に関する。さらに詳細には、本発明の実施の形態は、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）における書込み動作に関する。
【背景技術】
【０００２】
ランダム・アクセス・メモリ（ＲＡＭ）は、現代のデジタルアーキテクチャの遍在する部品（ubiquitous component）である。認識されるように、ＲＡＭは、スタンド・アローン・デバイスであってもよく、あるいはマイクロプロセッサ、マイクロコントロラ、特定用途向け集積回路（ＡＳＩＣｓ）、システム・オン・チップ（ＳｏＣ）、および他の同様のデバイスのような、ＲＡＭを使用するデバイス内に集積または埋込みされてもよい。ＲＡＭは揮発性または不揮発性でありうる。揮発性ＲＡＭは、電力が除去されると、それの記憶された情報を失う。不揮発性ＲＡＭは、そのメモリから電力が除去されても、それのメモリ内容を維持できる。不揮発性ＲＡＭは電力を適用されずにそれの内容を維持できるという利点を有するが、従来の不揮発性ＲＡＭは揮発性ＲＡＭよりも遅い読出し／書込み時間を有する。
【０００３】
磁気抵抗ランダム・メモリ（ＭＲＡＭ）は、揮発性メモリに匹敵する応答（読出し／書込み）時間を有する不揮発性メモリ技術である。データを電荷または電流として記憶する従来のＲＡＭ技術とは異なり、ＭＲＡＭは磁気的要素を使用する。図１Ａおよび１Ｂに示されているように、磁気トンネル接合（ＭＴＪ）記憶要素１００は、それぞれ絶縁（トンネル障壁）層１２０によって分離され、磁界を保持できる２つの磁性層１１０および１３０で形成されうる。２つの層のうちの１つ（例えば、固定層１１０）は、特定の極性にセットされる。他の層（例えば、自由層１３０）の極性１３２は、印加されうる外部磁界の極性と合致するように自由に変化する。自由層１３０の極性１３２の変化は、ＭＴＪ記憶要素１００の抵抗を変化させるであろう。
【０００４】
例えば、図１Ａのように、それら極性が一致している場合には、低抵抗状態が存在する。図１Ｂのように極性が一致していない場合には、高抵抗状態が存在する。ＭＴＪ１００の図示は簡略化されており、図示された各層は、技術的に知られているように、１つのまたは複数の材料層を具備しうることが理解されるであろう。
【０００５】
図２Ａを参照すると、従来のＭＲＡＭのメモリセル２００が読出し動作について例示されている。セル２００は、トランジスタ２１０、ビット・ライン２２０、デジット・ライン２３０およびワード・ライン２４０を含んでいる。セル２００は、ＭＴＪの電気抵抗を測定することによって読出されうる。例えば、特定のＭＴＪ１００は、ＭＴＪ１００を通るビット・ライン２２０からの電流を切り替えることができる関連したトランジスタ２１０を活性化することによって選択されうる。トンネル磁気抵抗効果により、ＭＴＪ１００の電気抵抗は、上述のように、１つの磁性層における極性の配向に基づいて、変化する。任意の特定のＭＴＪ１００内の抵抗は、自由層の極性から生ずる電流から決定されうる。従来は、固定層１１０および自由層１３０が同じ極性を有する場合には、抵抗は低く、「０」が読出される。固定層１１０と自由層１３０が逆極性を有する場合には、抵抗は高く、「１」が読出される。
【０００６】
図２Ｂを参照すると、従来のＭＲＡＭのメモリセル２００が書込み動作について例示されている。ＭＲＡＭの書込み動作は、磁気的動作である。したがって、トランジスタ２１０は、書込み動作時にはオフである。電流がビット・ライン２２０およびデジット・ライン２３０を通じて伝播され、ＭＴＪ１００の極性、したがって、セル２００の論理状態に影響を及ぼしうる磁界２５０および２６０を確立する。したがって、データがＭＴＪ１００に書込まれて記憶される。
【０００７】
ＭＲＡＭは、高速度、高密度（すなわち、小さいビット・セル寸法）、低電力消費、時間に伴う劣化が無いのような、それを普遍的なメモリの候補にするいくつかの望ましい特性を有する。しかし、ＭＲＡＭはスケーラビリティ問題（scalability issues）を有する。具体的には、ビット・セルが小さくなるにつれて、メモリ状態を切り替えるために使用される磁界が増大する。したがって、より高い磁界を提供するために電流密度および電力消費が増加して、ＭＲＡＭのスケーラビリティを制限する。
【０００８】
従来のＭＲＡＭとは異なり、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）は、電子が薄膜（スピン・フィルタ）を通過する際にスピン偏極となる電子を使用する。ＳＴＴ−ＭＲＡＭは、スピン注入トルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピントルク注入磁化スイッチングＲＡＭ（Spin-RAM）およびスピン・モーメント注入（Spin Momentum Transfer）（ＳＭＴ−ＲＡＭ）としても知られている。書込み動作時に、スピン偏極された電子が自由層にトルクを加え、それがその自由層の極性を切り替えることができる。前述のように、読出し動作は、ＭＴＪ記憶要素の抵抗／論理状態を検知するために電流が使用される点において、従来のＭＲＡＭと類似している。図３Ａに示されているように、ＳＴＴ−ＭＲＡＭビット・セル３００は、ＭＴＪ３０５、トランジスタ３１０、ビット・ライン３２０およびワード・ライン３３０を含む。トランジスタ３１０は、論理状態が読出しまたは書込みできるように、ＭＴＪ３０５を通じて電流を流すことができるようにするために、読出しおよび書込み動作の両方に対してオンに切り替えられる。
【０００９】
図３Ｂを参照すると、読出し／書込み動作についてさらに論述するために、ＳＴＴ−ＭＲＡＭセル３０１のさらに詳細な図が示されている。ＭＴＪ３０５、トランジスタ３１０、ビット・ライン３２０およびワード・ライン３４０のような前述した要素に加えて、ソース・ライン３４０、検知増幅器、読出し／書込み回路３６０およびビット・ライン基準３７０が示されている。上述のように、ＳＴＴ−ＭＲＡＭ内の書込み動作は電気的である。読出し／書込み回路３６０は、ビット・ライン３２０とソース・ライン３０の間に書込み電圧を生成する。ビット・ライン３２０とソース・ライン３４０との間の電圧の極性に依存して、ＭＴＪ３０５の自由層の極性が変更され、そしてそれに対応して論理状態がセル３０１に書込まれうる。同様に、読出し動作時には、読出し電流が生成され、ＭＴＪ３０５を通じてビット・ライン３２０とソース・ライン３４０との間に流れる。電流がトランジスタ３１０を通じて流される場合には、ＭＴＪ３０５の抵抗（論理状態）は、基準３７０と比較され、そして検知増幅器３５０によって増幅されるビット・ライン３２０とソース・ライン３４０との間の電圧差に基づいて決定されうる。メモリセル３０１の動作および構成は公知であることが認識されるであろう。付加的な詳細は、例えば、ＩＥＤＭ会議（２００５）のプロシーディングスにおけるエム ホソイ、外のスピン注入トルク磁気抵抗磁化し切り替えを伴う新規な不揮発性メモリ：スピンＲＡＭに提供されており、その全体が参照によってここに取り入れられる。
【００１０】
ＳＴＴ−ＭＲＡＭの電気的書込み動作は、ＭＲＡＭにおける磁気的書込み動作によるスケーリング問題を排除する。さらに、ＳＴＴ−ＭＲＡＭでは回路設計がより複雑でなくなる。図４Ａに示されているようなＳＴＴ−ＭＲＡＭアレイの従来の構成では、ソース・ライン（ＳＬ）は、ワード・ラインに対して直交でありかつビット・ライン（ＢＬ）に対して平行である。この構成は、ビット・セル・アレイに対して使用される面積を増大させ、そして大きいビット・セル寸法となる。従来の構成は、安定した書込み動作を促進する。例えば、書込み動作時には、状態「１」書込み（または「１」書込み）の場合には、選択されたビット・セル４１０に対してＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｈであり、そして適切な書込み動作が実行されうる。ここで使用されているように、Ｈはハイ電圧／論理レベルを表し、そしてＬはロー電圧／論理レベルを表す。選択されないビットセル４２０では、ＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｌであり、したがって、選択されないビットセル上には無効な書込み動作は存在しない。しかし、無効な書込み動作を防止するのを助成している間には、ラインが共用できず、図４Ｂに示されているようにソースラインに対して付加的な金属１（例えば図示のＳＬ（Ｍ１））を生ずるので、従来の構成は、ビットセル当たりの使用される面積において非効率的である。図４Ｂの回路レイアウトにさらに示されているように、各ビットライン（ＢＬ）は、ソースラインに対して実質的に平行に延長している他の金属層（例えば、Ｍｘ）上に配置されうる。
【発明の概要】
【００１１】
本発明の例示的な実施の形態は、ＳＴＴ−ＭＲＡＭにおける改良された書込み安定性および減少されたビットセル寸法のためのシステム、回路および方法に関する。
【００１２】
本発明の１つの実施の形態は、ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、そのソース・ラインはビット・セルの第１の行に結合されたビット・ラインに対して実質的に垂直であるビット・セル・アレイを具備したスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）を含むことができる。
【００１３】
本発明の他の実施の形態は、ビット・セルの第１の行のワード・ラインに対して実質的に平行でかつビット・セルの第１の行に結合されたビット・ラインに対して実質的に垂直なソース・ラインを有するスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）ビット・セル・アレイを形成することを具備する方法を含むことができる。
【００１４】
本発明の他の実施の形態は、ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインは、ビット・セルの第１の行に結合されたビット・ラインに対して実質的に垂直であるスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）にデータを書き込む方法であって、ビット・セルの第１の行のワード・ラインおよびソース・ラインに結合された選択されたビット・セルのビット・ライン上にロー電圧を確立すること、および、ビット・セルの第１の行のワード・ラインおよびソース・ラインに結合された選択されないビット・セルのビットラ・イン上にハイ電圧を確立することとを具備する方法を含むことができる。
【００１５】
本発明の他の実施の形態は、ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインはビット・セルの第１の行に結合されたビット・ラインに対して実質的に垂直であるスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）であって、ビット・セルの第１の行のワード・ラインおよびソース・ラインに結合された選択されたビット・セルのビット・ライン上にろー電圧を確立するための手段と、ビット・セルの第１の行のワード・ラインおよびソース・ラインに結合された選択されないビット・セルのビット・ライン上にハイ電圧を確立するための手段とを具備するＳＴＴ−ＭＲＡＭを含むことができる。
【００１６】
添付図面は、本発明の実施の形態の説明を助長するために提示され、かつ実施の形態の限定のためではなく例示のためのみに提供される。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは、磁気トンネル接合（ＭＴＪ）記憶要素の図である。
【図１Ｂ】図１Ｂは、磁気トンネル接合（ＭＴＪ）記憶要素の図である。
【図２Ａ】図２Ａは、読出し動作時における磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）の図である。
【図２Ｂ】図２Ｂは、書込み動作時における磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）の図である。
【図３Ａ】図３Ａは、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）ビット・セルの図である。
【図３Ｂ】図３Ｂは、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）ビット・セルの図である。
【図４Ａ】図４Ａは、ＳＴＴ−ＭＲＡＭのための従来のビット・セル構成の概略図である。
【図４Ｂ】図４Ｂは、ＳＴＴ−ＭＲＡＭのための従来のビット・セル構成のレイアウトである。
【図５】図５は、ＳＴＴ−ＭＲＡＭビット・セルの簡略化された概略図である。
【図６Ａ】図６Ａは、従来の書込み論理回路を使用したＳＴＴ−ＭＲＡＭのための小型（reduced size）ビット・セル構成の概略図である。
【図６Ｂ】図６Ｂは、小型（reduced size）ビット・セル構成のレイアウトである。
【図７】図７は、書込み論理レベルを含むＳＴＴ−ＭＲＡＭのための小型（reduced size）ビット・セル構成の図である。
【図８】図８は、ＳＴＴ−ＭＲＡＭアレイの図である。
【図９】図９は、図８のＳＴＴ−ＭＲＡＭアレイにおけるブロック・メモリのためのシグナリング・タイミングの図である。
【図１０Ａ】図１０Ａは、図８のＳＴＴ−ＭＲＡＭアレイにおいて使用されうるビット・ライン・セレクタの図である。
【図１０Ｂ】図１０Ｂは、図８のＳＴＴ−ＭＲＡＭアレイにおいて使用されうるビット・ライン・ドライバの図である。
【図１１Ａ】図１１Ａは、図８のＳＴＴ−ＭＲＡＭアレイにおいて使用されうる組み合わせられたワード・ライン・ドライバおよびソ−ス・ライン・セレクタの図である。
【図１１Ｂ】図１１Ｂは、図８のＳＴＴ−ＭＲＡＭアレイにおいて使用されうるソース・ライン・ドライバの図である。
【詳細な説明】
【００１８】
本発明の実施の形態の態様が、本発明の特定の実施の形態に関する下記の説明および関連した図面において開示される。本発明の範囲から逸脱することなしに、他の実施形態が案出されうる。
【００１９】
さらに、本発明の実施の形態の関連詳細を不明瞭にしないように、本発明の公知の要素は詳細には説明されないか、あるいは、省略される。
【００２０】
「例示的な」という用語は、ここでは「例、事例、または例示として機能すること」を意味するように使用される。ここにおいて「例示的」として記述される実施の形態はいずれも、必ずしも他の実施の形態よりも好ましいまたは有益であるとして解釈されるべきではない。同様に、「本発明の実施の形態」という用語は、本発明のすべての実施の形態が論述された特徴、利益または動作モードを含むことを要求しない。
【００２１】
ここにおいて使用される用語は、特定の実施の形態を記述する目的のためにすぎず、本発明の実施の形態を限定するようには意図されていない。ここで使用されるように、単数の形式、「１つの」（”a”）、「１つの」（”an”）、「その」（”the”）は、文脈が明らかにそうでないことを示していない限り、複数の形式をも含むように意図されている。「具備する」（”comprises”）、「具備すること」（”comprising”）、「含む」（”includes”）および／または「含むこと」（”including”）という用語は、ここで使用される場合には、記述された特徴、整数、ステップ、動作、要素および／またはコンポーネントの存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネントおよび／またはそれらのグループの存在または追加を排除しないことがさらに理解されるであろう。
【００２２】
さらに、実施の形態は、例えば、コンピューティング・デバイスの要素によって実行される動作のシーケンスに関して記述されうる。ここで記述される種々の動作は、特定の回路（例えば、特定用途集積回路（ASICs））により、１つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両者の組み合わせによって行なわれうることが認識されるであろう。さらに、ここにおいて記述されるこれらの動作シーケンスは、実行されると、ここにおいて記述される機能性を関連プロセッサに実行させるコンピュータ命令の対応するセットを記憶された任意の形式のコンピュータ読取り可能記憶媒体内で完全に具現さると考えられうる。したがって、本発明の種々の態様は、すべて請求された主題の範囲内にあると意図された複数の異なる形式で具現されうる。さらに、ここに記述される実施の形態のそれぞれについて、各実施の形態の対応する形式が、例えば、上記の動作を実行する「ように構成された論理回路」（"logic configured to”）として記述されうる。
【００２３】
図５は、ＳＴＴ−ＭＲＡＭビット・セルの簡略化された概略図である。そのビット・セルは、ワード・ライン・トランジスタ５１０に結合されたワード・ライン（ＷＬ）を含む。記憶要素５２０（例えば、ＭＴＪ）は、単純な抵抗として表示されている。トランジスタ５１０および記憶要素５２０は、ビット・ライン（ＢＬ）とソース・ライン（ＳＬ）との間に配置されている。状態「０」の場合の書込み動作時には、ＷＬ＝Ｈ、ＢＬ＝ＨおよびＳＬ＝Ｌであり、状態「１」の場合には、ＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｈである。ここにおいて使用されるように、Ｈはハイ電圧／論理レベルであり、そしてＬはロー電圧／論理レベルである。電圧レベルは、供給電圧レベル（例えば、Ｖｄｄおよび０）であってもよく、あるいは供給電圧レベルよりも高いかあるいは低くてもよい。上記の構成および状態条件は、本発明の実施の形態の論述のためのみに提供されており、論述された例示の構成または状態条件に実施の形態を限定するようには意図されていないことが理解されるであろう。
【００２４】
図６Ａを参照すると、縮小されたまたは最小のビットセル寸法を生成する、本発明の１つの実施の形態によるＳＴＴ−ＭＲＡＭビット・セル・アレイの１つの構成が例示されている。図４に示されたような従来のデザインとは対照的に、ワード・ライン（ＷＬ）およびソース・ライン（ＳＬ）は、ビット・ライン（ＢＬ）に対して実質的に平行にかつ実質的に垂直に配列されている。
【００２５】
例えば、図４Ｂに示されたレイアウトと比較すると、ソース・ラインに対して使用された、ビット・ラインに対して平行でかつワード・ラインに対して垂直な垂直金属１は、除去することができ、したがって、図６Ｂに示されているように、ビット・セル面積が大幅に縮小されうる。図４Ｂと対比すると、ソース・ライン（例えば、ＳＬ（Ｍ１））はビット・ラインに対してもはや平行ではないことが明らかである。したがって、図６Ｂの構成は、図４のソース・ラインに対して使用された付加的な平行金属ラインおよび接続の除去を可能にすることによって、縮小されたセル寸法を提供する。さらに、例示された構成を使用すると、ソース・ラインが所定のワード・ライン方向に沿ってすべてのセルに対して共用されうる。本発明のいくつかの実施の形態では、ソース・ラインは２つの隣接したビット・セルの間で共用することができ、かつ図示のようにワード・ライン（例えば、ＷＬ（Ｇｐ））の間に配置されうる。
【００２６】
しかし、書込み動作のために従来の論理回路を使用することは、選択されないセル上に潜在的な無効の書込み動作を生ずる。例えば、“１”の書込み動作では、選択されたセル６１０は、ＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｈを有する。しかし、選択されないビット・セル６２０はまた、それぞれが同様の信号を印加される（すなわち、ＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｈ）ので、無効な書込みを受けることになるであろう。したがって、縮小ビット・セル寸法デザイン（reduced bit cell size design）において従来の書込み論理回路を使用することは、メモリ書込み動作時に問題を生ずるおそれがある。
【００２７】
図７は、本発明の実施の形態によるＳＴＴ−ＭＲＡＭの縮小ビット・セル・デザインにおける書込み動作に対する上記の問題に対する解決策を示す。図７を参照すると、選択されないビット・ライン７２５は、選択されないビット・セル７２０に対する無効な書込み動作を解決するために、書込み“１”動作時にハイ状態に駆動されうる。例えば、選択されたビットセル７１０に“１”を書込む場合には、書込みロジックは、ＷＬ（７３０）＝Ｈ、ＢＬ（７１５）＝ＬおよびＳＬ（７４０）＝Ｈをセットする。したがって、選択されないビット・セル７２０も、ビット・セル７１０の書込み動作時には、ＷＬ（７３０）＝ＨおよびＳＬ（７４０）＝Ｈを有する。その場合、選択されないビット・セル７２０における無効な書込み動作を防止するために、選択されたビット・セル７１０に“１”を書込むための書込みサイクルの間に、選択されないＢＬｓ７２５がハイにセットされる。選択されないビット・ラインに対する書込み制御論理回路は、書込み動作時にハイ（Ｈ）電圧／論理レベルを適用するように設計されるであろうことが理解されうる。あるいは、選択されないビット・ラインは、その選択されないビット・ラインを通る電流を阻止するハイ・インピーダンス状態に置かれてもよい。書込み制御論理回路は、ここにおいて記述された機能性を実行可能な任意のデバイスまたはデバイスの組み合わせを使用してインプリメントされうる。したがって、本発明の実施の形態は、記述された機能性を実行するために、ここにおいて例示された特定の回路または論理回路には限定されない。
【００２８】
図８を参照すると、ＳＴＴ−ＭＲＡＭアレイの一例が示されている。上述のように、１つの書込み構成において、アレイ内の選択されないビット・ライン（ＢＬｓ）はハイ状態にセットされ、一方、セル８０１および８１１と関連した選択されたＰＬｓはロー状態にセットされる。選択された信号は、矩形のボックスで示され、選択されたセルは円で示されている。したがって、ビット・セル８０１および８１１が選択されるために、ワード・ライン（ＷＬ）ドライバ８２０がＷＬ１８２１を駆動する。ＷＬ１ ８２１は、ワード・ライン８２１に沿ったセル８０１、８１１および他のセルと関連したアクセス（ワードライン）トランジスタを駆動する。同様に、ソース・ライン・セレクタ８３０は、ソース・ラインＳＬ０１およびＳＬ１１に結合されたセレクト・ライン８３１を駆動する。特に、セレクト・ライン８３１は、ソース・ライン・ドライバ８０３および８１３にそれぞれ結合されたソース・ラインＳＬ０１およびＳＬ１１に関連したトランジスタを駆動する。さらに、ビット・ライン・セレクタ８０４および８１４は、ビット・ライン・ドライバ８０２および８１２をそれぞれ選択する。上述のように、この例では、ビット・ライン・ドライバ８０２および８１２は、ロー・レベルにセットされることができ、そして残りの選択されないビット・ライン・ドライバはハイ・レベルにセットされることができるであろう。したがって、ビット・セル８０１および８１１がアレイ８００から選択されうる。上記の例は、ブロック０およびブロック１において選択された特定のセルについて記述するが、例示された論理回路を使用して任意のセルが選択されることができたであろうことが理解されるであろう。さらに、両方のブロック内のセルが選択されなくてもよい。さらに、アレイ寸法は任意であり、必要に応じてスケール・アップまたはダウンでき、そして種々のドライバ／セレクタは、個々のビット・セルを選択する場合に多かれ少なかれ解決策を与えるように再設定されうることが理解されるであろう。例示された論理ブロックの具体的なインプリメンテーションについてのさらに詳細な論述が下記に提供される。しかし、これらの詳細は、事例として提供されているものであり、例示された回路、論理または上述した特徴に本発明の実施の形態を限定するようには意図されていない。
【００２９】
図９は、図８のブロック０に関連したシグナリングのタイミング図を示す。さらに、下記は、ビット・ライン（ＢＬ）／ソース・ライン（ＳＬ）が０またはローレ・ベルに予めチャージされておりかつセルが図８に示されているように選択されているという仮定に基づいた種々の信号に対する条件のリストである。
【００３０】
●データＬを書込む
○ 選択されたＢＬ＝Ｈ
○ 選択されないＢＬｓ＝フローティングＬ
○ 選択されたＢＬ＝Ｈに対するＢＬ選択信号
○ 選択されないＢＬ＝Ｌに対するＢＬ選択信号
○ 選択されたＳＬ＝Ｌ
○ 選択されないＳＬ＝フローティングＬ
○ 選択されたＳＬ＝Ｈに対するＳＬ選択信号
○ 選択されないＳＬ＝Ｌに対するＳＬ選択信号
●データＨを書込む
○ 選択されたＢＬ＝Ｌ
○ 選択されないＢＬｓ＝Ｈ
○ 選択されたＢＬ＝Ｈに対するＢＬ選択信号
○ 選択されないＢＬ＝Ｈに対するＢＬ選択信号
○ 選択されたＳＬ＝Ｈ
○ 選択されないＳＬ＝フローティングＬ
○ 選択されたＳＬ＝Ｈに対するＳＬ選択信号
○ 選択されないＳＬ＝Ｌに対するＳＬ選択信号
上記のように、Ｈはハイ電圧／論理レベルであり、Ｌはロー電圧／論理レベルであり、そしてこれらのレベルは供給電圧レベルであってもよく、あるいは供給電圧レベルより高いかあるいは低くてもよい。フローティングＬという用語は、ラインがロー電圧源から切り離される前にロー電圧であったことを一般的に示す。
【００３１】
上記のリストは、例示のためのみに提供されたものであり、それは、図９の例示されたタイミング信号と関連して、図８におけるブロック０のビット・セルの上記の選択を示す。例えば、上述のように、データ“Ｈ”また“１”を書込む場合には、選択されないビット・ライン（例えば、ＢＬ００、ＢＬ０２．ＢＬ０３）はハイ・レベルにセットされ、選択されたビット・ライン（例えば、ＢＬ０１）はロー・レベルにセットされ、そして関連したソース・ライン（ＳＬ００）はハイ・レベルにセットされる。それに対して、データ“Ｌ”または“０”を書込む場合には、選択されないビット・ライン（例えば、ＢＬ００、ＢＬ０２、ＢＬ０３）はロー・レベルにセットされ、選択されたビット・ライン（例えば、ＢＬ０１）はハイ・レベルにセットされ、そして関連したソース・ライン（ＳＬ００）はロー・レベルにセットされる。ビット・ライン・ドライバ（ＢＬドライバ）、ビット・ライン・セレクト信号（ＢＬセレクト）、ソース・ライン・ドライバ（ＳＬドライバ）、およびソース・ライン・セレクト（ＳＬセレクト）に対する対応信号も示されている。これらの機能をインプリメントするための回路および論理は下記においてさらに詳細に説明される。したがって、各信号の詳細な説明は提供されない。
【００３２】
異なるデータ（データＬまたはデータＨ）がブロック０およびブロック１に書込まれうることも注目されるべきである。例えば、データＬをブロック０にそしてデータＨをブロック１に書込むためには、図９のデータＬ書込み信号およびタイミングはブロック０に適用されることができ、そして図９のデータＨ書込み信号およびタイミングはブロック１に適用されることができる。
【００３３】
図１０Ａは、ビット・ライン・セレクタ回路の一例を示す。例えば、インバータ８４２、ＮＯＲゲート８４３、インバータ８４４と組み合わせたＮＡＮＤゲート８４１に対する入力として、列アドレス入力（ＣＡｉおよびＣＡｊ）およびそれらのコンプリメント（complements）（ＣＡｉｂ、ＣＡｊｂ）およびデータ信号ＤＨ０（ブロック０におけるデータ・ハイ（Ｈ））を使用して、適切なビット・ラインが選択でき、そしてレベル（例えば、Ｈ／Ｌ）が提供されうる。例えば、４つのビット・ラインの１つを選択するために、ＣＡｉ、ｊ（００、０１、１０、１１）の２ビット入力が使用できる。データ・ハイ論理信号はインバータによってバッファされ、そしてインバータ８４２の出力と一緒にＮＯＲゲート８４３に提供されうる。したがって、データ信号ＤＨ０がハイである場合には、すべてのＮＯＲゲート８４３の出力が０（ロー）となり、そしてインバータ８４４の対応する出力はハイとなるであろう。しかし、出力データ信号ＤＨ０がローである場合には、ＮＯＲゲート８４３の出力は、インバータ８４４の出力をも制御するであろうインバータ８４２の出力により（列アドレス入力に基づいて）制御されるであろう。したがって、その信号は、ＮＯＲゲート８４３の出力がインバータ８４４に提供され、１つのビット・セルだけが選択される（または残りのビット・ライン選択信号とは異なる値にセットされる）ように、設定されうる。ビット・ライン・セレクタ８０４の出力（ＢＬｓｅｌ１００−ＢＬｓｅｌ１０３）は、各ビット・ラインをイネーブル（ｅｎａｂｌｅ）にするために対応するビット・ライン・ドライバ（例えば、ＢＬドライバ００−０３）と直列のトランジスタに与えられる。
【００３４】
例えば、ＤＨ０がローである場合には、回路はセルにデータ“０”を書込むように構成される。選択されたＢＬはハイであり、ソース・ラインはローである。さらに、選択されたＷＬを使用するセルのすべてのソース・ラインはローである。選択されないセルでは、ビット・ラインは、選択されないセルへの無効なデータ“０”の書込みを阻止するためにローであるべきである。
【００３５】
したがって、選択されたビット・ラインはハイであるが、他のラインはローであり、これは図７に示された状態とは逆の状態である。
【００３６】
図１０Ｂは、ビット・ライン・ドライバの一例を示す。列アドレス入力（ＣＡｉおよびＣＡｊ）から導出された信号（例えば、ＣＡｉｂｊｂ、ＣＡｉｂｊ、ＣＡｉｊｂ、ＣＡｉｊ）およびそれらのコンプリメント（ＣＡｉｂ、ＣＡｊｂ）は、ビット・ライン・ドライバ（例えば、８０２に入力として与えられうる。例えば、これらの信号は別々に導出されうるかあるいは図１０Ａにおけるゲート８４１から取得されうる。インバータ８５２は、入力ノード８５１とトランジスタ（またはスイッチ）８５３（ｂ）との間に結合される。他の経路が入力ノード８５１とトイランジスタ８５３（ａ）との間に提供される。トランジスタ８５３（ａ）および８５３（ｂ）はインバータ８５４にも結合される。テータ信号ＤＨ０は、トランジスタ８５３（ｂ）および８５３（ａ）の入力（ゲート）にそれぞれ与えられるコンプリメント（ＤＨ０ｂ）およびノンコンプリメント信号（Ｄｈ０ｄ）の両方を提供するために使用される。したがって、ＤＨ０がローのときには、８５３（ｂ）を通るコンプリメント経路がアクティブであり、ＤＨ０がハイのときには、８５３（ａ）を通るノンコンプリメント経路がアクティブである。このようにして、適切なビット・ライン・レベル（例えば、Ｈ／Ｌ）が各ビット・ライン・ドライバ（ＢＬドライバ００／０１／０２／０３）から提供されうる。例えば、ＤＨ０＝０である場合には（書込みデータがＬであるときに）、ＢＬ００ｄ＝ＣＡｉｂｊｂ／ＢＬ０１ｄ＝ＣＡｉｂｊ／ＢＬ０２ｄ＝ＣＡｉｊｂ／ＣＡ０３ｄ＝ＣＡｉｊである。ＣＡｉｂｊｂ／ＣＡｉｂｊ／ＣＡｉｊｂ／ＣＡｉｊのうちの１つだけがハイであるから、ＢＬ００ｄ／０１ｄ／０２ｄ／０３ｄのうちの１つだけばハイである。しかし、ＤＨ０＝１である場合には（書込みデータがＨであるときに）、ＢＬ００ｄ＝コンプリメント（ＣＡｉｂｊｂ）／ＢＬ０１ｄ＝コンプリメント（ＣＡｉｂｊ）／ＢＬ０２＝コンプリメント（ＣＡｉｊｂ）／ＣＡ０３＝コンプリメント（ＣＡｉｊ）である。したがって、ＣＡｉｂｊｂ／ＣＡｉｂｊ／ＣＡｉｊｂ／ＣＡｉｊのうちの１つだけがハイであるから、ＢＬ００ｄ／０１ｄ／０２ｄ／０３ｄのうちの１つだけばローとなるであろう。
【００３７】
図１１Ａは、ワード・ライン・ドライバ（例えば、８２０）に対しておよびソース・ライン・セレクタ（例えば、８３０）に対しても使用されうる回路の一例を示す。例えば、図示のように、４つのワード・ラインおよび２つのソース・セレクト・ラインを仮定すると、ＮＡＮＤゲート８２５は、行アドレスｉおよびｊ入力（ＲＡｉおよびＲＡｊ）およびそれらのコンプリメントを受け取ることができる。ＮＡＮＤゲート８２５の出力は、信号を反転させかつバッファしそして各ワード・ラインを駆動するためにインバータ８２６に与えられる。ＮＡＮＤゲートの出力はまた、適切なソース・ラインを選択するためにＮＡＮＤゲートに対をなして（in pairs）与えられる。ソース・ラインは２つのセル間で共用されるので、ソース・ライン・セレクタは、２つの隣接したワード・ラインのいずれかがイネーブルされた場合にイネーブルされるように構成されうる。しかし、上記の回路は、２つまたはそれより多い独立の回路として構成されてももよい。たとえば、行アドレスｉおよびｊ入力（ＲＡｉおよびＲＡｊ）は、ＮＡＮＤゲート８２５およびＮＡＮＤゲート８３５を含むソース・セレクト回路に直接与えられてもよく、そしてＮＡＮＤゲート８３５はワード・ライン・ドライバ回路から除去されてもよい。したがって、本発明の実施の形態は、ここに含まれた例示の構成には限定されない。
【００３８】
図１１Ｂは、ソース・ライン・ドライバの一例を示す。そのドライバは、インバータ８３６によってバッファされた信号ＤＨ０を受け取ることができる。２つのインバータが直列に存在しているから、ＤＨ０は図示のようにソース・ライン・ドライバ８０３によって反転されない。しかし、この構成は、単一の非反転増幅器／ドライバによって置換されうることが理解されるであろう。同様に、上記の回路はいずれも、同様の機能性を達成するために技術的に公知の部品を使用して修正されうる。したがって、ここに例示された実施の形態は、単に実例を提示することおよび説明のためのものであり、本発明の実施の形態の範囲を限定するように意図されたものではない。
【００３９】
上記のことを考慮すると、本発明の実施の形態は、ここに論述された機能性を実現するための方法、ステップ、動作、シーケンス、アルゴリズム、および／またはプロセスを含むことも理解されるであろう。たとえば、１つの実施の形態は、共有ソース・ライン構成を有するＳＴＴ−ＭＲＡＭアレイを形成するための方法を含むことができる。したがって、１つの実施の形態は、ビット・セルの第１の行のワード・ラインに対して実質的に平行でかつビット・ラインに対して実質的に垂直なソース・ラインを有するスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（Spin Transfer Torque Magnetoresistive Random Access Memory）（ＳＴＴ−ＭＲＡＭ）ビット・セル・アレイを形成することを備えた方法を含むことができる。態様は、ワード・ラインに対して実質的に平行なビット・セルの第２の行のワード・ラインを形成すること、およびビット・セルの第１および第２の行のうちの一方に結合されたビット・セルにソース・ラインを結合することをさらに含むことができる。メモリ・アレイに書込むための実施の形態は、ワード・ラインおよびソース・ラインに結合された選択されたビット・セルのビット・ライン上にロー電圧を確立すること、および第１のビット・セルのワード・ラインおよびソース・ラインに結合された選択されないビット・セルのビット・ライン上にハイ電圧を確立することを含むことができる（例えば、図７および９を参照）。
【００４０】
上記の開示は、本発明の例示的な実施の形態を示すが、添付請求項に定義された本発明の実施形態の範囲から逸脱することなしに、種々の変更および修正がここにおいてなされうることが留意されるべきである。ここにおいて記述された本発明の実施の形態による方法の機能、ステップおよび／または動作は、いかなる特定の順序で実施される必要はない。さらに、本発明の要素は単数で記述されまたは請求されうるが、単数に限定されことが明示的に記述されないかぎり、複数が意図されている。
【技術分野】
【０００１】
本発明の実施の形態は、ランダムアクセスメモリ（ＲＡＭ）に関する。さらに詳細には、本発明の実施の形態は、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）における書込み動作に関する。
【背景技術】
【０００２】
ランダム・アクセス・メモリ（ＲＡＭ）は、現代のデジタルアーキテクチャの遍在する部品（ubiquitous component）である。認識されるように、ＲＡＭは、スタンド・アローン・デバイスであってもよく、あるいはマイクロプロセッサ、マイクロコントロラ、特定用途向け集積回路（ＡＳＩＣｓ）、システム・オン・チップ（ＳｏＣ）、および他の同様のデバイスのような、ＲＡＭを使用するデバイス内に集積または埋込みされてもよい。ＲＡＭは揮発性または不揮発性でありうる。揮発性ＲＡＭは、電力が除去されると、それの記憶された情報を失う。不揮発性ＲＡＭは、そのメモリから電力が除去されても、それのメモリ内容を維持できる。不揮発性ＲＡＭは電力を適用されずにそれの内容を維持できるという利点を有するが、従来の不揮発性ＲＡＭは揮発性ＲＡＭよりも遅い読出し／書込み時間を有する。
【０００３】
磁気抵抗ランダム・メモリ（ＭＲＡＭ）は、揮発性メモリに匹敵する応答（読出し／書込み）時間を有する不揮発性メモリ技術である。データを電荷または電流として記憶する従来のＲＡＭ技術とは異なり、ＭＲＡＭは磁気的要素を使用する。図１Ａおよび１Ｂに示されているように、磁気トンネル接合（ＭＴＪ）記憶要素１００は、それぞれ絶縁（トンネル障壁）層１２０によって分離され、磁界を保持できる２つの磁性層１１０および１３０で形成されうる。２つの層のうちの１つ（例えば、固定層１１０）は、特定の極性にセットされる。他の層（例えば、自由層１３０）の極性１３２は、印加されうる外部磁界の極性と合致するように自由に変化する。自由層１３０の極性１３２の変化は、ＭＴＪ記憶要素１００の抵抗を変化させるであろう。
【０００４】
例えば、図１Ａのように、それら極性が一致している場合には、低抵抗状態が存在する。図１Ｂのように極性が一致していない場合には、高抵抗状態が存在する。ＭＴＪ１００の図示は簡略化されており、図示された各層は、技術的に知られているように、１つのまたは複数の材料層を具備しうることが理解されるであろう。
【０００５】
図２Ａを参照すると、従来のＭＲＡＭのメモリセル２００が読出し動作について例示されている。セル２００は、トランジスタ２１０、ビット・ライン２２０、デジット・ライン２３０およびワード・ライン２４０を含んでいる。セル２００は、ＭＴＪの電気抵抗を測定することによって読出されうる。例えば、特定のＭＴＪ１００は、ＭＴＪ１００を通るビット・ライン２２０からの電流を切り替えることができる関連したトランジスタ２１０を活性化することによって選択されうる。トンネル磁気抵抗効果により、ＭＴＪ１００の電気抵抗は、上述のように、１つの磁性層における極性の配向に基づいて、変化する。任意の特定のＭＴＪ１００内の抵抗は、自由層の極性から生ずる電流から決定されうる。従来は、固定層１１０および自由層１３０が同じ極性を有する場合には、抵抗は低く、「０」が読出される。固定層１１０と自由層１３０が逆極性を有する場合には、抵抗は高く、「１」が読出される。
【０００６】
図２Ｂを参照すると、従来のＭＲＡＭのメモリセル２００が書込み動作について例示されている。ＭＲＡＭの書込み動作は、磁気的動作である。したがって、トランジスタ２１０は、書込み動作時にはオフである。電流がビット・ライン２２０およびデジット・ライン２３０を通じて伝播され、ＭＴＪ１００の極性、したがって、セル２００の論理状態に影響を及ぼしうる磁界２５０および２６０を確立する。したがって、データがＭＴＪ１００に書込まれて記憶される。
【０００７】
ＭＲＡＭは、高速度、高密度（すなわち、小さいビット・セル寸法）、低電力消費、時間に伴う劣化が無いのような、それを普遍的なメモリの候補にするいくつかの望ましい特性を有する。しかし、ＭＲＡＭはスケーラビリティ問題（scalability issues）を有する。具体的には、ビット・セルが小さくなるにつれて、メモリ状態を切り替えるために使用される磁界が増大する。したがって、より高い磁界を提供するために電流密度および電力消費が増加して、ＭＲＡＭのスケーラビリティを制限する。
【０００８】
従来のＭＲＡＭとは異なり、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）は、電子が薄膜（スピン・フィルタ）を通過する際にスピン偏極となる電子を使用する。ＳＴＴ−ＭＲＡＭは、スピン注入トルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピントルク注入磁化スイッチングＲＡＭ（Spin-RAM）およびスピン・モーメント注入（Spin Momentum Transfer）（ＳＭＴ−ＲＡＭ）としても知られている。書込み動作時に、スピン偏極された電子が自由層にトルクを加え、それがその自由層の極性を切り替えることができる。前述のように、読出し動作は、ＭＴＪ記憶要素の抵抗／論理状態を検知するために電流が使用される点において、従来のＭＲＡＭと類似している。図３Ａに示されているように、ＳＴＴ−ＭＲＡＭビット・セル３００は、ＭＴＪ３０５、トランジスタ３１０、ビット・ライン３２０およびワード・ライン３３０を含む。トランジスタ３１０は、論理状態が読出しまたは書込みできるように、ＭＴＪ３０５を通じて電流を流すことができるようにするために、読出しおよび書込み動作の両方に対してオンに切り替えられる。
【０００９】
図３Ｂを参照すると、読出し／書込み動作についてさらに論述するために、ＳＴＴ−ＭＲＡＭセル３０１のさらに詳細な図が示されている。ＭＴＪ３０５、トランジスタ３１０、ビット・ライン３２０およびワード・ライン３４０のような前述した要素に加えて、ソース・ライン３４０、検知増幅器、読出し／書込み回路３６０およびビット・ライン基準３７０が示されている。上述のように、ＳＴＴ−ＭＲＡＭ内の書込み動作は電気的である。読出し／書込み回路３６０は、ビット・ライン３２０とソース・ライン３０の間に書込み電圧を生成する。ビット・ライン３２０とソース・ライン３４０との間の電圧の極性に依存して、ＭＴＪ３０５の自由層の極性が変更され、そしてそれに対応して論理状態がセル３０１に書込まれうる。同様に、読出し動作時には、読出し電流が生成され、ＭＴＪ３０５を通じてビット・ライン３２０とソース・ライン３４０との間に流れる。電流がトランジスタ３１０を通じて流される場合には、ＭＴＪ３０５の抵抗（論理状態）は、基準３７０と比較され、そして検知増幅器３５０によって増幅されるビット・ライン３２０とソース・ライン３４０との間の電圧差に基づいて決定されうる。メモリセル３０１の動作および構成は公知であることが認識されるであろう。付加的な詳細は、例えば、ＩＥＤＭ会議（２００５）のプロシーディングスにおけるエム ホソイ、外のスピン注入トルク磁気抵抗磁化し切り替えを伴う新規な不揮発性メモリ：スピンＲＡＭに提供されており、その全体が参照によってここに取り入れられる。
【００１０】
ＳＴＴ−ＭＲＡＭの電気的書込み動作は、ＭＲＡＭにおける磁気的書込み動作によるスケーリング問題を排除する。さらに、ＳＴＴ−ＭＲＡＭでは回路設計がより複雑でなくなる。図４Ａに示されているようなＳＴＴ−ＭＲＡＭアレイの従来の構成では、ソース・ライン（ＳＬ）は、ワード・ラインに対して直交でありかつビット・ライン（ＢＬ）に対して平行である。この構成は、ビット・セル・アレイに対して使用される面積を増大させ、そして大きいビット・セル寸法となる。従来の構成は、安定した書込み動作を促進する。例えば、書込み動作時には、状態「１」書込み（または「１」書込み）の場合には、選択されたビット・セル４１０に対してＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｈであり、そして適切な書込み動作が実行されうる。ここで使用されているように、Ｈはハイ電圧／論理レベルを表し、そしてＬはロー電圧／論理レベルを表す。選択されないビットセル４２０では、ＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｌであり、したがって、選択されないビットセル上には無効な書込み動作は存在しない。しかし、無効な書込み動作を防止するのを助成している間には、ラインが共用できず、図４Ｂに示されているようにソースラインに対して付加的な金属１（例えば図示のＳＬ（Ｍ１））を生ずるので、従来の構成は、ビットセル当たりの使用される面積において非効率的である。図４Ｂの回路レイアウトにさらに示されているように、各ビットライン（ＢＬ）は、ソースラインに対して実質的に平行に延長している他の金属層（例えば、Ｍｘ）上に配置されうる。
【発明の概要】
【００１１】
本発明の例示的な実施の形態は、ＳＴＴ−ＭＲＡＭにおける改良された書込み安定性および減少されたビットセル寸法のためのシステム、回路および方法に関する。
【００１２】
本発明の１つの実施の形態は、ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、そのソース・ラインはビット・セルの第１の行に結合されたビット・ラインに対して実質的に垂直であるビット・セル・アレイを具備したスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）を含むことができる。
【００１３】
本発明の他の実施の形態は、ビット・セルの第１の行のワード・ラインに対して実質的に平行でかつビット・セルの第１の行に結合されたビット・ラインに対して実質的に垂直なソース・ラインを有するスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）ビット・セル・アレイを形成することを具備する方法を含むことができる。
【００１４】
本発明の他の実施の形態は、ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインは、ビット・セルの第１の行に結合されたビット・ラインに対して実質的に垂直であるスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）にデータを書き込む方法であって、ビット・セルの第１の行のワード・ラインおよびソース・ラインに結合された選択されたビット・セルのビット・ライン上にロー電圧を確立すること、および、ビット・セルの第１の行のワード・ラインおよびソース・ラインに結合された選択されないビット・セルのビットラ・イン上にハイ電圧を確立することとを具備する方法を含むことができる。
【００１５】
本発明の他の実施の形態は、ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインはビット・セルの第１の行に結合されたビット・ラインに対して実質的に垂直であるスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）であって、ビット・セルの第１の行のワード・ラインおよびソース・ラインに結合された選択されたビット・セルのビット・ライン上にろー電圧を確立するための手段と、ビット・セルの第１の行のワード・ラインおよびソース・ラインに結合された選択されないビット・セルのビット・ライン上にハイ電圧を確立するための手段とを具備するＳＴＴ−ＭＲＡＭを含むことができる。
【００１６】
添付図面は、本発明の実施の形態の説明を助長するために提示され、かつ実施の形態の限定のためではなく例示のためのみに提供される。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは、磁気トンネル接合（ＭＴＪ）記憶要素の図である。
【図１Ｂ】図１Ｂは、磁気トンネル接合（ＭＴＪ）記憶要素の図である。
【図２Ａ】図２Ａは、読出し動作時における磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）の図である。
【図２Ｂ】図２Ｂは、書込み動作時における磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）の図である。
【図３Ａ】図３Ａは、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）ビット・セルの図である。
【図３Ｂ】図３Ｂは、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）ビット・セルの図である。
【図４Ａ】図４Ａは、ＳＴＴ−ＭＲＡＭのための従来のビット・セル構成の概略図である。
【図４Ｂ】図４Ｂは、ＳＴＴ−ＭＲＡＭのための従来のビット・セル構成のレイアウトである。
【図５】図５は、ＳＴＴ−ＭＲＡＭビット・セルの簡略化された概略図である。
【図６Ａ】図６Ａは、従来の書込み論理回路を使用したＳＴＴ−ＭＲＡＭのための小型（reduced size）ビット・セル構成の概略図である。
【図６Ｂ】図６Ｂは、小型（reduced size）ビット・セル構成のレイアウトである。
【図７】図７は、書込み論理レベルを含むＳＴＴ−ＭＲＡＭのための小型（reduced size）ビット・セル構成の図である。
【図８】図８は、ＳＴＴ−ＭＲＡＭアレイの図である。
【図９】図９は、図８のＳＴＴ−ＭＲＡＭアレイにおけるブロック・メモリのためのシグナリング・タイミングの図である。
【図１０Ａ】図１０Ａは、図８のＳＴＴ−ＭＲＡＭアレイにおいて使用されうるビット・ライン・セレクタの図である。
【図１０Ｂ】図１０Ｂは、図８のＳＴＴ−ＭＲＡＭアレイにおいて使用されうるビット・ライン・ドライバの図である。
【図１１Ａ】図１１Ａは、図８のＳＴＴ−ＭＲＡＭアレイにおいて使用されうる組み合わせられたワード・ライン・ドライバおよびソ−ス・ライン・セレクタの図である。
【図１１Ｂ】図１１Ｂは、図８のＳＴＴ−ＭＲＡＭアレイにおいて使用されうるソース・ライン・ドライバの図である。
【詳細な説明】
【００１８】
本発明の実施の形態の態様が、本発明の特定の実施の形態に関する下記の説明および関連した図面において開示される。本発明の範囲から逸脱することなしに、他の実施形態が案出されうる。
【００１９】
さらに、本発明の実施の形態の関連詳細を不明瞭にしないように、本発明の公知の要素は詳細には説明されないか、あるいは、省略される。
【００２０】
「例示的な」という用語は、ここでは「例、事例、または例示として機能すること」を意味するように使用される。ここにおいて「例示的」として記述される実施の形態はいずれも、必ずしも他の実施の形態よりも好ましいまたは有益であるとして解釈されるべきではない。同様に、「本発明の実施の形態」という用語は、本発明のすべての実施の形態が論述された特徴、利益または動作モードを含むことを要求しない。
【００２１】
ここにおいて使用される用語は、特定の実施の形態を記述する目的のためにすぎず、本発明の実施の形態を限定するようには意図されていない。ここで使用されるように、単数の形式、「１つの」（”a”）、「１つの」（”an”）、「その」（”the”）は、文脈が明らかにそうでないことを示していない限り、複数の形式をも含むように意図されている。「具備する」（”comprises”）、「具備すること」（”comprising”）、「含む」（”includes”）および／または「含むこと」（”including”）という用語は、ここで使用される場合には、記述された特徴、整数、ステップ、動作、要素および／またはコンポーネントの存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネントおよび／またはそれらのグループの存在または追加を排除しないことがさらに理解されるであろう。
【００２２】
さらに、実施の形態は、例えば、コンピューティング・デバイスの要素によって実行される動作のシーケンスに関して記述されうる。ここで記述される種々の動作は、特定の回路（例えば、特定用途集積回路（ASICs））により、１つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両者の組み合わせによって行なわれうることが認識されるであろう。さらに、ここにおいて記述されるこれらの動作シーケンスは、実行されると、ここにおいて記述される機能性を関連プロセッサに実行させるコンピュータ命令の対応するセットを記憶された任意の形式のコンピュータ読取り可能記憶媒体内で完全に具現さると考えられうる。したがって、本発明の種々の態様は、すべて請求された主題の範囲内にあると意図された複数の異なる形式で具現されうる。さらに、ここに記述される実施の形態のそれぞれについて、各実施の形態の対応する形式が、例えば、上記の動作を実行する「ように構成された論理回路」（"logic configured to”）として記述されうる。
【００２３】
図５は、ＳＴＴ−ＭＲＡＭビット・セルの簡略化された概略図である。そのビット・セルは、ワード・ライン・トランジスタ５１０に結合されたワード・ライン（ＷＬ）を含む。記憶要素５２０（例えば、ＭＴＪ）は、単純な抵抗として表示されている。トランジスタ５１０および記憶要素５２０は、ビット・ライン（ＢＬ）とソース・ライン（ＳＬ）との間に配置されている。状態「０」の場合の書込み動作時には、ＷＬ＝Ｈ、ＢＬ＝ＨおよびＳＬ＝Ｌであり、状態「１」の場合には、ＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｈである。ここにおいて使用されるように、Ｈはハイ電圧／論理レベルであり、そしてＬはロー電圧／論理レベルである。電圧レベルは、供給電圧レベル（例えば、Ｖｄｄおよび０）であってもよく、あるいは供給電圧レベルよりも高いかあるいは低くてもよい。上記の構成および状態条件は、本発明の実施の形態の論述のためのみに提供されており、論述された例示の構成または状態条件に実施の形態を限定するようには意図されていないことが理解されるであろう。
【００２４】
図６Ａを参照すると、縮小されたまたは最小のビットセル寸法を生成する、本発明の１つの実施の形態によるＳＴＴ−ＭＲＡＭビット・セル・アレイの１つの構成が例示されている。図４に示されたような従来のデザインとは対照的に、ワード・ライン（ＷＬ）およびソース・ライン（ＳＬ）は、ビット・ライン（ＢＬ）に対して実質的に平行にかつ実質的に垂直に配列されている。
【００２５】
例えば、図４Ｂに示されたレイアウトと比較すると、ソース・ラインに対して使用された、ビット・ラインに対して平行でかつワード・ラインに対して垂直な垂直金属１は、除去することができ、したがって、図６Ｂに示されているように、ビット・セル面積が大幅に縮小されうる。図４Ｂと対比すると、ソース・ライン（例えば、ＳＬ（Ｍ１））はビット・ラインに対してもはや平行ではないことが明らかである。したがって、図６Ｂの構成は、図４のソース・ラインに対して使用された付加的な平行金属ラインおよび接続の除去を可能にすることによって、縮小されたセル寸法を提供する。さらに、例示された構成を使用すると、ソース・ラインが所定のワード・ライン方向に沿ってすべてのセルに対して共用されうる。本発明のいくつかの実施の形態では、ソース・ラインは２つの隣接したビット・セルの間で共用することができ、かつ図示のようにワード・ライン（例えば、ＷＬ（Ｇｐ））の間に配置されうる。
【００２６】
しかし、書込み動作のために従来の論理回路を使用することは、選択されないセル上に潜在的な無効の書込み動作を生ずる。例えば、“１”の書込み動作では、選択されたセル６１０は、ＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｈを有する。しかし、選択されないビット・セル６２０はまた、それぞれが同様の信号を印加される（すなわち、ＷＬ＝Ｈ、ＢＬ＝ＬおよびＳＬ＝Ｈ）ので、無効な書込みを受けることになるであろう。したがって、縮小ビット・セル寸法デザイン（reduced bit cell size design）において従来の書込み論理回路を使用することは、メモリ書込み動作時に問題を生ずるおそれがある。
【００２７】
図７は、本発明の実施の形態によるＳＴＴ−ＭＲＡＭの縮小ビット・セル・デザインにおける書込み動作に対する上記の問題に対する解決策を示す。図７を参照すると、選択されないビット・ライン７２５は、選択されないビット・セル７２０に対する無効な書込み動作を解決するために、書込み“１”動作時にハイ状態に駆動されうる。例えば、選択されたビットセル７１０に“１”を書込む場合には、書込みロジックは、ＷＬ（７３０）＝Ｈ、ＢＬ（７１５）＝ＬおよびＳＬ（７４０）＝Ｈをセットする。したがって、選択されないビット・セル７２０も、ビット・セル７１０の書込み動作時には、ＷＬ（７３０）＝ＨおよびＳＬ（７４０）＝Ｈを有する。その場合、選択されないビット・セル７２０における無効な書込み動作を防止するために、選択されたビット・セル７１０に“１”を書込むための書込みサイクルの間に、選択されないＢＬｓ７２５がハイにセットされる。選択されないビット・ラインに対する書込み制御論理回路は、書込み動作時にハイ（Ｈ）電圧／論理レベルを適用するように設計されるであろうことが理解されうる。あるいは、選択されないビット・ラインは、その選択されないビット・ラインを通る電流を阻止するハイ・インピーダンス状態に置かれてもよい。書込み制御論理回路は、ここにおいて記述された機能性を実行可能な任意のデバイスまたはデバイスの組み合わせを使用してインプリメントされうる。したがって、本発明の実施の形態は、記述された機能性を実行するために、ここにおいて例示された特定の回路または論理回路には限定されない。
【００２８】
図８を参照すると、ＳＴＴ−ＭＲＡＭアレイの一例が示されている。上述のように、１つの書込み構成において、アレイ内の選択されないビット・ライン（ＢＬｓ）はハイ状態にセットされ、一方、セル８０１および８１１と関連した選択されたＰＬｓはロー状態にセットされる。選択された信号は、矩形のボックスで示され、選択されたセルは円で示されている。したがって、ビット・セル８０１および８１１が選択されるために、ワード・ライン（ＷＬ）ドライバ８２０がＷＬ１８２１を駆動する。ＷＬ１ ８２１は、ワード・ライン８２１に沿ったセル８０１、８１１および他のセルと関連したアクセス（ワードライン）トランジスタを駆動する。同様に、ソース・ライン・セレクタ８３０は、ソース・ラインＳＬ０１およびＳＬ１１に結合されたセレクト・ライン８３１を駆動する。特に、セレクト・ライン８３１は、ソース・ライン・ドライバ８０３および８１３にそれぞれ結合されたソース・ラインＳＬ０１およびＳＬ１１に関連したトランジスタを駆動する。さらに、ビット・ライン・セレクタ８０４および８１４は、ビット・ライン・ドライバ８０２および８１２をそれぞれ選択する。上述のように、この例では、ビット・ライン・ドライバ８０２および８１２は、ロー・レベルにセットされることができ、そして残りの選択されないビット・ライン・ドライバはハイ・レベルにセットされることができるであろう。したがって、ビット・セル８０１および８１１がアレイ８００から選択されうる。上記の例は、ブロック０およびブロック１において選択された特定のセルについて記述するが、例示された論理回路を使用して任意のセルが選択されることができたであろうことが理解されるであろう。さらに、両方のブロック内のセルが選択されなくてもよい。さらに、アレイ寸法は任意であり、必要に応じてスケール・アップまたはダウンでき、そして種々のドライバ／セレクタは、個々のビット・セルを選択する場合に多かれ少なかれ解決策を与えるように再設定されうることが理解されるであろう。例示された論理ブロックの具体的なインプリメンテーションについてのさらに詳細な論述が下記に提供される。しかし、これらの詳細は、事例として提供されているものであり、例示された回路、論理または上述した特徴に本発明の実施の形態を限定するようには意図されていない。
【００２９】
図９は、図８のブロック０に関連したシグナリングのタイミング図を示す。さらに、下記は、ビット・ライン（ＢＬ）／ソース・ライン（ＳＬ）が０またはローレ・ベルに予めチャージされておりかつセルが図８に示されているように選択されているという仮定に基づいた種々の信号に対する条件のリストである。
【００３０】
●データＬを書込む
○ 選択されたＢＬ＝Ｈ
○ 選択されないＢＬｓ＝フローティングＬ
○ 選択されたＢＬ＝Ｈに対するＢＬ選択信号
○ 選択されないＢＬ＝Ｌに対するＢＬ選択信号
○ 選択されたＳＬ＝Ｌ
○ 選択されないＳＬ＝フローティングＬ
○ 選択されたＳＬ＝Ｈに対するＳＬ選択信号
○ 選択されないＳＬ＝Ｌに対するＳＬ選択信号
●データＨを書込む
○ 選択されたＢＬ＝Ｌ
○ 選択されないＢＬｓ＝Ｈ
○ 選択されたＢＬ＝Ｈに対するＢＬ選択信号
○ 選択されないＢＬ＝Ｈに対するＢＬ選択信号
○ 選択されたＳＬ＝Ｈ
○ 選択されないＳＬ＝フローティングＬ
○ 選択されたＳＬ＝Ｈに対するＳＬ選択信号
○ 選択されないＳＬ＝Ｌに対するＳＬ選択信号
上記のように、Ｈはハイ電圧／論理レベルであり、Ｌはロー電圧／論理レベルであり、そしてこれらのレベルは供給電圧レベルであってもよく、あるいは供給電圧レベルより高いかあるいは低くてもよい。フローティングＬという用語は、ラインがロー電圧源から切り離される前にロー電圧であったことを一般的に示す。
【００３１】
上記のリストは、例示のためのみに提供されたものであり、それは、図９の例示されたタイミング信号と関連して、図８におけるブロック０のビット・セルの上記の選択を示す。例えば、上述のように、データ“Ｈ”また“１”を書込む場合には、選択されないビット・ライン（例えば、ＢＬ００、ＢＬ０２．ＢＬ０３）はハイ・レベルにセットされ、選択されたビット・ライン（例えば、ＢＬ０１）はロー・レベルにセットされ、そして関連したソース・ライン（ＳＬ００）はハイ・レベルにセットされる。それに対して、データ“Ｌ”または“０”を書込む場合には、選択されないビット・ライン（例えば、ＢＬ００、ＢＬ０２、ＢＬ０３）はロー・レベルにセットされ、選択されたビット・ライン（例えば、ＢＬ０１）はハイ・レベルにセットされ、そして関連したソース・ライン（ＳＬ００）はロー・レベルにセットされる。ビット・ライン・ドライバ（ＢＬドライバ）、ビット・ライン・セレクト信号（ＢＬセレクト）、ソース・ライン・ドライバ（ＳＬドライバ）、およびソース・ライン・セレクト（ＳＬセレクト）に対する対応信号も示されている。これらの機能をインプリメントするための回路および論理は下記においてさらに詳細に説明される。したがって、各信号の詳細な説明は提供されない。
【００３２】
異なるデータ（データＬまたはデータＨ）がブロック０およびブロック１に書込まれうることも注目されるべきである。例えば、データＬをブロック０にそしてデータＨをブロック１に書込むためには、図９のデータＬ書込み信号およびタイミングはブロック０に適用されることができ、そして図９のデータＨ書込み信号およびタイミングはブロック１に適用されることができる。
【００３３】
図１０Ａは、ビット・ライン・セレクタ回路の一例を示す。例えば、インバータ８４２、ＮＯＲゲート８４３、インバータ８４４と組み合わせたＮＡＮＤゲート８４１に対する入力として、列アドレス入力（ＣＡｉおよびＣＡｊ）およびそれらのコンプリメント（complements）（ＣＡｉｂ、ＣＡｊｂ）およびデータ信号ＤＨ０（ブロック０におけるデータ・ハイ（Ｈ））を使用して、適切なビット・ラインが選択でき、そしてレベル（例えば、Ｈ／Ｌ）が提供されうる。例えば、４つのビット・ラインの１つを選択するために、ＣＡｉ、ｊ（００、０１、１０、１１）の２ビット入力が使用できる。データ・ハイ論理信号はインバータによってバッファされ、そしてインバータ８４２の出力と一緒にＮＯＲゲート８４３に提供されうる。したがって、データ信号ＤＨ０がハイである場合には、すべてのＮＯＲゲート８４３の出力が０（ロー）となり、そしてインバータ８４４の対応する出力はハイとなるであろう。しかし、出力データ信号ＤＨ０がローである場合には、ＮＯＲゲート８４３の出力は、インバータ８４４の出力をも制御するであろうインバータ８４２の出力により（列アドレス入力に基づいて）制御されるであろう。したがって、その信号は、ＮＯＲゲート８４３の出力がインバータ８４４に提供され、１つのビット・セルだけが選択される（または残りのビット・ライン選択信号とは異なる値にセットされる）ように、設定されうる。ビット・ライン・セレクタ８０４の出力（ＢＬｓｅｌ１００−ＢＬｓｅｌ１０３）は、各ビット・ラインをイネーブル（ｅｎａｂｌｅ）にするために対応するビット・ライン・ドライバ（例えば、ＢＬドライバ００−０３）と直列のトランジスタに与えられる。
【００３４】
例えば、ＤＨ０がローである場合には、回路はセルにデータ“０”を書込むように構成される。選択されたＢＬはハイであり、ソース・ラインはローである。さらに、選択されたＷＬを使用するセルのすべてのソース・ラインはローである。選択されないセルでは、ビット・ラインは、選択されないセルへの無効なデータ“０”の書込みを阻止するためにローであるべきである。
【００３５】
したがって、選択されたビット・ラインはハイであるが、他のラインはローであり、これは図７に示された状態とは逆の状態である。
【００３６】
図１０Ｂは、ビット・ライン・ドライバの一例を示す。列アドレス入力（ＣＡｉおよびＣＡｊ）から導出された信号（例えば、ＣＡｉｂｊｂ、ＣＡｉｂｊ、ＣＡｉｊｂ、ＣＡｉｊ）およびそれらのコンプリメント（ＣＡｉｂ、ＣＡｊｂ）は、ビット・ライン・ドライバ（例えば、８０２に入力として与えられうる。例えば、これらの信号は別々に導出されうるかあるいは図１０Ａにおけるゲート８４１から取得されうる。インバータ８５２は、入力ノード８５１とトランジスタ（またはスイッチ）８５３（ｂ）との間に結合される。他の経路が入力ノード８５１とトイランジスタ８５３（ａ）との間に提供される。トランジスタ８５３（ａ）および８５３（ｂ）はインバータ８５４にも結合される。テータ信号ＤＨ０は、トランジスタ８５３（ｂ）および８５３（ａ）の入力（ゲート）にそれぞれ与えられるコンプリメント（ＤＨ０ｂ）およびノンコンプリメント信号（Ｄｈ０ｄ）の両方を提供するために使用される。したがって、ＤＨ０がローのときには、８５３（ｂ）を通るコンプリメント経路がアクティブであり、ＤＨ０がハイのときには、８５３（ａ）を通るノンコンプリメント経路がアクティブである。このようにして、適切なビット・ライン・レベル（例えば、Ｈ／Ｌ）が各ビット・ライン・ドライバ（ＢＬドライバ００／０１／０２／０３）から提供されうる。例えば、ＤＨ０＝０である場合には（書込みデータがＬであるときに）、ＢＬ００ｄ＝ＣＡｉｂｊｂ／ＢＬ０１ｄ＝ＣＡｉｂｊ／ＢＬ０２ｄ＝ＣＡｉｊｂ／ＣＡ０３ｄ＝ＣＡｉｊである。ＣＡｉｂｊｂ／ＣＡｉｂｊ／ＣＡｉｊｂ／ＣＡｉｊのうちの１つだけがハイであるから、ＢＬ００ｄ／０１ｄ／０２ｄ／０３ｄのうちの１つだけばハイである。しかし、ＤＨ０＝１である場合には（書込みデータがＨであるときに）、ＢＬ００ｄ＝コンプリメント（ＣＡｉｂｊｂ）／ＢＬ０１ｄ＝コンプリメント（ＣＡｉｂｊ）／ＢＬ０２＝コンプリメント（ＣＡｉｊｂ）／ＣＡ０３＝コンプリメント（ＣＡｉｊ）である。したがって、ＣＡｉｂｊｂ／ＣＡｉｂｊ／ＣＡｉｊｂ／ＣＡｉｊのうちの１つだけがハイであるから、ＢＬ００ｄ／０１ｄ／０２ｄ／０３ｄのうちの１つだけばローとなるであろう。
【００３７】
図１１Ａは、ワード・ライン・ドライバ（例えば、８２０）に対しておよびソース・ライン・セレクタ（例えば、８３０）に対しても使用されうる回路の一例を示す。例えば、図示のように、４つのワード・ラインおよび２つのソース・セレクト・ラインを仮定すると、ＮＡＮＤゲート８２５は、行アドレスｉおよびｊ入力（ＲＡｉおよびＲＡｊ）およびそれらのコンプリメントを受け取ることができる。ＮＡＮＤゲート８２５の出力は、信号を反転させかつバッファしそして各ワード・ラインを駆動するためにインバータ８２６に与えられる。ＮＡＮＤゲートの出力はまた、適切なソース・ラインを選択するためにＮＡＮＤゲートに対をなして（in pairs）与えられる。ソース・ラインは２つのセル間で共用されるので、ソース・ライン・セレクタは、２つの隣接したワード・ラインのいずれかがイネーブルされた場合にイネーブルされるように構成されうる。しかし、上記の回路は、２つまたはそれより多い独立の回路として構成されてももよい。たとえば、行アドレスｉおよびｊ入力（ＲＡｉおよびＲＡｊ）は、ＮＡＮＤゲート８２５およびＮＡＮＤゲート８３５を含むソース・セレクト回路に直接与えられてもよく、そしてＮＡＮＤゲート８３５はワード・ライン・ドライバ回路から除去されてもよい。したがって、本発明の実施の形態は、ここに含まれた例示の構成には限定されない。
【００３８】
図１１Ｂは、ソース・ライン・ドライバの一例を示す。そのドライバは、インバータ８３６によってバッファされた信号ＤＨ０を受け取ることができる。２つのインバータが直列に存在しているから、ＤＨ０は図示のようにソース・ライン・ドライバ８０３によって反転されない。しかし、この構成は、単一の非反転増幅器／ドライバによって置換されうることが理解されるであろう。同様に、上記の回路はいずれも、同様の機能性を達成するために技術的に公知の部品を使用して修正されうる。したがって、ここに例示された実施の形態は、単に実例を提示することおよび説明のためのものであり、本発明の実施の形態の範囲を限定するように意図されたものではない。
【００３９】
上記のことを考慮すると、本発明の実施の形態は、ここに論述された機能性を実現するための方法、ステップ、動作、シーケンス、アルゴリズム、および／またはプロセスを含むことも理解されるであろう。たとえば、１つの実施の形態は、共有ソース・ライン構成を有するＳＴＴ−ＭＲＡＭアレイを形成するための方法を含むことができる。したがって、１つの実施の形態は、ビット・セルの第１の行のワード・ラインに対して実質的に平行でかつビット・ラインに対して実質的に垂直なソース・ラインを有するスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（Spin Transfer Torque Magnetoresistive Random Access Memory）（ＳＴＴ−ＭＲＡＭ）ビット・セル・アレイを形成することを備えた方法を含むことができる。態様は、ワード・ラインに対して実質的に平行なビット・セルの第２の行のワード・ラインを形成すること、およびビット・セルの第１および第２の行のうちの一方に結合されたビット・セルにソース・ラインを結合することをさらに含むことができる。メモリ・アレイに書込むための実施の形態は、ワード・ラインおよびソース・ラインに結合された選択されたビット・セルのビット・ライン上にロー電圧を確立すること、および第１のビット・セルのワード・ラインおよびソース・ラインに結合された選択されないビット・セルのビット・ライン上にハイ電圧を確立することを含むことができる（例えば、図７および９を参照）。
【００４０】
上記の開示は、本発明の例示的な実施の形態を示すが、添付請求項に定義された本発明の実施形態の範囲から逸脱することなしに、種々の変更および修正がここにおいてなされうることが留意されるべきである。ここにおいて記述された本発明の実施の形態による方法の機能、ステップおよび／または動作は、いかなる特定の順序で実施される必要はない。さらに、本発明の要素は単数で記述されまたは請求されうるが、単数に限定されことが明示的に記述されないかぎり、複数が意図されている。
【特許請求の範囲】
【請求項１】
ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインはビット・ラインの前記第１の行に結合されたビット・ラインに対して実質的に垂直であるビット・セル・アレイを具備する、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)。
【請求項２】
ビット・セルの第２の行に結合されたワード・ラインをさらに具備し、前記ソース・ラインは、ビット・セルの前記第２の行に結合される、請求項１のＳＴＴ−ＭＲＡＭ。
【請求項３】
前記ソース・ラインは、ビット・セルの前記第１の行とビット・セルの第２の行の前記ワード・ラインとの間に配置される、請求項１のＳＴＴ−ＭＲＡＭ。
【請求項４】
前記ワード・ラインおよび前記ソース・ラインに結合されたビット・セルの前記第１の行における選択されたビット・セルのビット・ライン上にロー電圧を確立巣量に構成されかつ前記ワード・ラインおよび前記ソース・ラインに結合されたビット・ラインの前記第１の行における選択されないビット・セルのビット・セル上にハイ電圧を確立するように構成された論理回路をさらに具備する、請求項１のＳＴＴ−ＭＲＡＭ。
【請求項５】
前記ハイ電圧は供給電圧レベルであり、そして前記ロー電圧は接地レベルである、請求項４のＳＴＴ−ＭＲＡＭ。
【請求項６】
前記選択されたセルのビット・ライン上にロー電圧を確立するように構成された前記論理回路は、複数のビット・ライン・ドライバに結合されたビット・ライン・セレクト論理回路を具備する、請求項４のＳＴＴ−ＭＲＡＭ。
【請求項７】
前記ビット・ライン・セレクト論理回路は、複数の列アドレス信号および１つのデータ・ハイ信号を受信するように構成される、請求項６のＳＴＴ−ＭＲＡＭ。
【請求項８】
前記複数のビット・ライン・ドライバのそれぞれは、前記ビット・ライン・セレクト論理回路からのセレクト信号に基づいて関連ビット・ラインに結合される、請求項７のＳＴＴ−ＭＲＡＭ。
【請求項９】
前記セレクト信号は、前記列セレクト・アドレス信号および前記列セレクト・信号のコンプリメントから導出される、請求項８のＳＴＴ−ＭＲＡＭ。
【請求項１０】
前記列セレクト・アドレス信号およびそれらのコンプリメントは、ＮＡＮＤゲートに与えられ、そして前記ＮＡＮＤ回路の出力は、各ビット・ライン・ドライバに入力される、請求項９のＳＴＴ−ＭＲＡＭ。
【請求項１１】
ビット・セルの前記第１および第２の行の前記ワード・ラインを駆動するように構成された論理回路および前記ソース・ラインを選択するように構成された論理回路をさらに具備する、請求項２のＳＴＴ−ＭＲＡＭ。
【請求項１２】
前記ワード・ラインを駆動するための前記論理回路および前記ソース・ラインを選択するように構成された前記論理回路は結合される、請求項１１のＳＴＴ−ＭＲＡＭ。
【請求項１３】
ビット・セルの前記第１および第２の行の前記ワード・ラインを駆動するように構成された前記論理回路は、行アドレス入力に結合され、そして前記ソース・ラインを選択するように構成された前記論理回路は、前記ワード・ラインを駆動するように構成された前記論理回路に結合される、請求項１２のＳＴＴ−ＭＲＡＭ。
【請求項１４】
ビット・セルの前記第１および第２の行の前記ダード・ラインを駆動するように構成された論理回路は、
２つの行アドレス入力に結合されかつビット・セルの前記第１の行の前記ワード・ラインを駆動するために第１のインバータに結合された出力を有する第１のＮＡＮＤゲート；および
２つの行アドレス入力に結合されかつビット・セルの前記第２の行の前記ワード・ラインを駆動するために第２のインバータに結合された出力を有する第２のＮＡＮＤゲート
を具備する、請求項１３のＳＴＴ−ＭＲＡＭ。
【請求項１５】
前記ソース・ラインを選択するように構成された前記論理回路は、前記第１および第２のＮＡＮＤゲートの出力に結合された入力およびソース・ライン・セレクト信号を生成するための出力を有する第３のＮＡＮＤゲートを具備する、請求項１３のＳＴＴ−ＭＲＡＭ。
【請求項１６】
ビット・セルの第１の行のワード・ラインに対して実質的に平行でかつビット・セルの前記第１の行に結合されたビット・ラインに対して垂直なソース・ラインを有するスピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)を形成すること、
を具備する方法。
【請求項１７】
ビット・セルの前記第１の行と実質的に平行にビット・セルの第２の行に結合されたワード・ラインを形成すること、および
前記ソース・ラインをビット・セルの前記第２の行に結合すること、
をさらに具備する、請求項１６の方法。
【請求項１８】
ビット・セルの前記第１および第２の行の間に前記ソース・ラインを配置することをさらに具備する、請求項１６の方法。
【請求項１９】
ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインはビット・ラインの前記第１の行に結合されたビット・ラインに対して実質的に垂直であるスピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)にデータを書込むための方法であって、
ビット・セルの前記第１の行の前記ワード・ラインおよび前記ソース・ラインに結合された選択されたビット・セルのビット・ライン上にロー電圧を確立すること、および
ビット・セルの前記第１の行の前記ワード・ラインおよび前記ソース・ラインに結合された選択されないビット・セルのビット・ライン上にハイ電圧を確立すること、
を具備する方法。
【請求項２０】
前記ハイ電圧は供給電圧レベルであり、そして前記ロー電圧は接地レベルである、請求項１９の方法。
【請求項２１】
前記選択されたセルのビット・ライン上にロー電圧を確立することは、
ビット・ライン・セレクト信号を生成すること、および
前記ビット・ライン・セレクト信号に基づいてビット・ライン・ドライバをアクティブにすることまたは非アクティブにすること、
を具備する、請求項１９の方法。
【請求項２２】
前記ビット・ライン・セレクト信号は、複数の列アドレス信号および１つのデータ・ハイ信号から生成される、請求項２１の方法。
【請求項２３】
前記複数のビット・ライン・ドライバのそれぞれは、前記ビット・ライン・セレクト信号のうちの１つに基づいて関連ビット・ラインに結合される、請求項２２の方法。
【請求項２４】
前記ビット・ライン・セレクト信号は、前記列アドレス信号および前記列アドレス信号のコンプリメントから導出される、請求項２２の方法。
【請求項２５】
前記列セレクト・アドレス信号およびそれらのコンプリメントはＮＡＮＤゲートに与えられ、そして前記ＮＡＮＤゲートの出力は各ビット・ライン・ドライバに入力される、請求項２４の方法。
【請求項２６】
ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインはビット・セルの前記第１の行に結合されたビット・ラインに対して実質的に垂直であるスピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)であって、
ビット・セルの前記第１の行のワード・ラインおよび前記ソース・ラインに結合された選択されたビット・セルのビット・ライン上にロー電圧を確立するための手段、および
ビット・セルの前記第１の行のワード・ライン及び前記ソース・ラインに結合された選択されないビット・セルのビット・ライン上にハイ電圧を確立するための手段、
を具備するＳＴＴ−ＭＲＡＭ。
【請求項２７】
前記選択されたセルのビット・ライン上にロー電圧を確立するための手段は、
ビット・ライン・セレクト信号を生成するための手段、および
前記ビット・ライン・セレクト信号に基づいてビット・ライン・ドライバをアクティブにするまたは非アクティブにするための手段、
を具備する、請求項２６のＳＴＴ−ＭＲＡＭ。
【請求項２８】
前記ビット・ライン・セレクト信号を生成するための前記手段は、複数の列アドレス信号および１つのデータ・ハイ信号を受け取る、請求項２７のＳＴＴ−ＭＲＡＭ。
【請求項２９】
前記ビット・ライン・ドライバは、列アドレス信号および前記列アドレス信号のコンプリメントに結合される、請求項２７のＳＴＴ−ＭＲＡＭ。
【請求項１】
ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインはビット・ラインの前記第１の行に結合されたビット・ラインに対して実質的に垂直であるビット・セル・アレイを具備する、スピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)。
【請求項２】
ビット・セルの第２の行に結合されたワード・ラインをさらに具備し、前記ソース・ラインは、ビット・セルの前記第２の行に結合される、請求項１のＳＴＴ−ＭＲＡＭ。
【請求項３】
前記ソース・ラインは、ビット・セルの前記第１の行とビット・セルの第２の行の前記ワード・ラインとの間に配置される、請求項１のＳＴＴ−ＭＲＡＭ。
【請求項４】
前記ワード・ラインおよび前記ソース・ラインに結合されたビット・セルの前記第１の行における選択されたビット・セルのビット・ライン上にロー電圧を確立巣量に構成されかつ前記ワード・ラインおよび前記ソース・ラインに結合されたビット・ラインの前記第１の行における選択されないビット・セルのビット・セル上にハイ電圧を確立するように構成された論理回路をさらに具備する、請求項１のＳＴＴ−ＭＲＡＭ。
【請求項５】
前記ハイ電圧は供給電圧レベルであり、そして前記ロー電圧は接地レベルである、請求項４のＳＴＴ−ＭＲＡＭ。
【請求項６】
前記選択されたセルのビット・ライン上にロー電圧を確立するように構成された前記論理回路は、複数のビット・ライン・ドライバに結合されたビット・ライン・セレクト論理回路を具備する、請求項４のＳＴＴ−ＭＲＡＭ。
【請求項７】
前記ビット・ライン・セレクト論理回路は、複数の列アドレス信号および１つのデータ・ハイ信号を受信するように構成される、請求項６のＳＴＴ−ＭＲＡＭ。
【請求項８】
前記複数のビット・ライン・ドライバのそれぞれは、前記ビット・ライン・セレクト論理回路からのセレクト信号に基づいて関連ビット・ラインに結合される、請求項７のＳＴＴ−ＭＲＡＭ。
【請求項９】
前記セレクト信号は、前記列セレクト・アドレス信号および前記列セレクト・信号のコンプリメントから導出される、請求項８のＳＴＴ−ＭＲＡＭ。
【請求項１０】
前記列セレクト・アドレス信号およびそれらのコンプリメントは、ＮＡＮＤゲートに与えられ、そして前記ＮＡＮＤ回路の出力は、各ビット・ライン・ドライバに入力される、請求項９のＳＴＴ−ＭＲＡＭ。
【請求項１１】
ビット・セルの前記第１および第２の行の前記ワード・ラインを駆動するように構成された論理回路および前記ソース・ラインを選択するように構成された論理回路をさらに具備する、請求項２のＳＴＴ−ＭＲＡＭ。
【請求項１２】
前記ワード・ラインを駆動するための前記論理回路および前記ソース・ラインを選択するように構成された前記論理回路は結合される、請求項１１のＳＴＴ−ＭＲＡＭ。
【請求項１３】
ビット・セルの前記第１および第２の行の前記ワード・ラインを駆動するように構成された前記論理回路は、行アドレス入力に結合され、そして前記ソース・ラインを選択するように構成された前記論理回路は、前記ワード・ラインを駆動するように構成された前記論理回路に結合される、請求項１２のＳＴＴ−ＭＲＡＭ。
【請求項１４】
ビット・セルの前記第１および第２の行の前記ダード・ラインを駆動するように構成された論理回路は、
２つの行アドレス入力に結合されかつビット・セルの前記第１の行の前記ワード・ラインを駆動するために第１のインバータに結合された出力を有する第１のＮＡＮＤゲート；および
２つの行アドレス入力に結合されかつビット・セルの前記第２の行の前記ワード・ラインを駆動するために第２のインバータに結合された出力を有する第２のＮＡＮＤゲート
を具備する、請求項１３のＳＴＴ−ＭＲＡＭ。
【請求項１５】
前記ソース・ラインを選択するように構成された前記論理回路は、前記第１および第２のＮＡＮＤゲートの出力に結合された入力およびソース・ライン・セレクト信号を生成するための出力を有する第３のＮＡＮＤゲートを具備する、請求項１３のＳＴＴ−ＭＲＡＭ。
【請求項１６】
ビット・セルの第１の行のワード・ラインに対して実質的に平行でかつビット・セルの前記第１の行に結合されたビット・ラインに対して垂直なソース・ラインを有するスピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)を形成すること、
を具備する方法。
【請求項１７】
ビット・セルの前記第１の行と実質的に平行にビット・セルの第２の行に結合されたワード・ラインを形成すること、および
前記ソース・ラインをビット・セルの前記第２の行に結合すること、
をさらに具備する、請求項１６の方法。
【請求項１８】
ビット・セルの前記第１および第２の行の間に前記ソース・ラインを配置することをさらに具備する、請求項１６の方法。
【請求項１９】
ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインはビット・ラインの前記第１の行に結合されたビット・ラインに対して実質的に垂直であるスピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)にデータを書込むための方法であって、
ビット・セルの前記第１の行の前記ワード・ラインおよび前記ソース・ラインに結合された選択されたビット・セルのビット・ライン上にロー電圧を確立すること、および
ビット・セルの前記第１の行の前記ワード・ラインおよび前記ソース・ラインに結合された選択されないビット・セルのビット・ライン上にハイ電圧を確立すること、
を具備する方法。
【請求項２０】
前記ハイ電圧は供給電圧レベルであり、そして前記ロー電圧は接地レベルである、請求項１９の方法。
【請求項２１】
前記選択されたセルのビット・ライン上にロー電圧を確立することは、
ビット・ライン・セレクト信号を生成すること、および
前記ビット・ライン・セレクト信号に基づいてビット・ライン・ドライバをアクティブにすることまたは非アクティブにすること、
を具備する、請求項１９の方法。
【請求項２２】
前記ビット・ライン・セレクト信号は、複数の列アドレス信号および１つのデータ・ハイ信号から生成される、請求項２１の方法。
【請求項２３】
前記複数のビット・ライン・ドライバのそれぞれは、前記ビット・ライン・セレクト信号のうちの１つに基づいて関連ビット・ラインに結合される、請求項２２の方法。
【請求項２４】
前記ビット・ライン・セレクト信号は、前記列アドレス信号および前記列アドレス信号のコンプリメントから導出される、請求項２２の方法。
【請求項２５】
前記列セレクト・アドレス信号およびそれらのコンプリメントはＮＡＮＤゲートに与えられ、そして前記ＮＡＮＤゲートの出力は各ビット・ライン・ドライバに入力される、請求項２４の方法。
【請求項２６】
ビット・セルの第１の行に結合されたワード・ラインに対して実質的に平行なソース・ラインを有し、前記ソース・ラインはビット・セルの前記第１の行に結合されたビット・ラインに対して実質的に垂直であるスピン注入トルク磁気抵抗ランダム・アクセス・メモリ(ＳＴＴ−ＭＲＡＭ)であって、
ビット・セルの前記第１の行のワード・ラインおよび前記ソース・ラインに結合された選択されたビット・セルのビット・ライン上にロー電圧を確立するための手段、および
ビット・セルの前記第１の行のワード・ライン及び前記ソース・ラインに結合された選択されないビット・セルのビット・ライン上にハイ電圧を確立するための手段、
を具備するＳＴＴ−ＭＲＡＭ。
【請求項２７】
前記選択されたセルのビット・ライン上にロー電圧を確立するための手段は、
ビット・ライン・セレクト信号を生成するための手段、および
前記ビット・ライン・セレクト信号に基づいてビット・ライン・ドライバをアクティブにするまたは非アクティブにするための手段、
を具備する、請求項２６のＳＴＴ−ＭＲＡＭ。
【請求項２８】
前記ビット・ライン・セレクト信号を生成するための前記手段は、複数の列アドレス信号および１つのデータ・ハイ信号を受け取る、請求項２７のＳＴＴ−ＭＲＡＭ。
【請求項２９】
前記ビット・ライン・ドライバは、列アドレス信号および前記列アドレス信号のコンプリメントに結合される、請求項２７のＳＴＴ−ＭＲＡＭ。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【公開番号】特開２０１３−９３５９２（Ｐ２０１３−９３５９２Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−２７０５８４（Ｐ２０１２−２７０５８４）
【出願日】平成２４年１２月１１日（２０１２．１２．１１）
【分割の表示】特願２０１１−５１６４７０（Ｐ２０１１−５１６４７０）の分割
【原出願日】平成２１年６月１９日（２００９．６．１９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１２−２７０５８４（Ｐ２０１２−２７０５８４）
【出願日】平成２４年１２月１１日（２０１２．１２．１１）
【分割の表示】特願２０１１−５１６４７０（Ｐ２０１１−５１６４７０）の分割
【原出願日】平成２１年６月１９日（２００９．６．１９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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