表示装置
【課題】単チャンネルシフトレジスタを有する表示装置において、トランジスタの負荷を増大することなく、駆動クロックの振幅を大きくする。
【解決手段】複数の画素を有する表示パネルと、各画素を駆動する駆動回路とを有し、前記駆動回路には、電圧レベルがＶＨの電圧レベルと、ＶＬの電圧レベルとの間で変化する駆動クロックが入力され、前記駆動回路は、オン状態の時に前記クロックを取り込み、出力端子から出力する表示装置であって、第１電極に前記駆動クロックが入力されるトランジスタと、前記トランジスタの前記第２電極と前記端子との間に接続され、制御電極が前記トランジスタの制御電極に接続される第１保護トランジスタと、第２電極に前記駆動クロックが入力され、制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、前記第２保護トランジスタの第１電極と、前記トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、ＶＬ＜ＶＤＤ＜ＶＨを満足する。
【解決手段】複数の画素を有する表示パネルと、各画素を駆動する駆動回路とを有し、前記駆動回路には、電圧レベルがＶＨの電圧レベルと、ＶＬの電圧レベルとの間で変化する駆動クロックが入力され、前記駆動回路は、オン状態の時に前記クロックを取り込み、出力端子から出力する表示装置であって、第１電極に前記駆動クロックが入力されるトランジスタと、前記トランジスタの前記第２電極と前記端子との間に接続され、制御電極が前記トランジスタの制御電極に接続される第１保護トランジスタと、第２電極に前記駆動クロックが入力され、制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、前記第２保護トランジスタの第１電極と、前記トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、ＶＬ＜ＶＤＤ＜ＶＨを満足する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、シフトレジスタを有する表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をアクティブ素子として使用するアクティブマトリクス型液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、ｘ方向に延在しｙ方向に並設される走査線とｙ方向に延在しｘ方向に並設される映像線とで囲まれた画素領域を有する。そして、この画素領域には、走査線からの走査信号の供給によって作動する薄膜トランジスタ（ＴＦＴ）を備えている。
液晶表示装置は、各走査線のそれぞれに走査信号を供給する走査線駆動回路、および各映像線のそれぞれに映像信号を供給する映像線駆動回路を有し、これらの駆動回路の少なくとも一方はシフトレジスタを備えている。
一方、前述したアクティブ素子を構成する薄膜トランジスタの半導体層を、多結晶シリコン（ポリシリコン）で形成するポリシリコン型の液晶表示装置も知られている。このようなポリシリコン型の液晶表示装置では、走査線駆動回路および映像線駆動回路を構成する薄膜トランジスタ（例えば、ＭＩＳトランジスタ）も、アクティブ素子を構成する薄膜トランジスタと、同一工程で、前述の一方の基板面に形成される。
この走査線駆動回路として、単チャンネル（ｎ−ＭＯＳ）シフトレジスタを備える液晶表示装置が、例えば、下記、特許文献１、特許文献２に記載されている。
【０００３】
前述の特許文献１に記載されている単チャンネルシフトレジスタでは、安定動作維持のために、非選択段のフローティングノードを、バイアス電源（Ｖｓｓ）に接続するトランジスタのゲートは、フローティングメモリーノードとなっている。
このフローティングメモリーノードへの書き込みは、各々の段の走査状態を反映し、１走査に一回書き込み（リフレッシュ）を行う構成となっている。そのため、フローティングメモリーノードのリーク電流が動作安定性に影響し、特に、フローティングメモリーノードのリセット用トランジスタのしきい値電圧Ｖｔｈが低い場合には、リセット用トランジスタのリーク電流が大きくなるので、安定動作が損なわれ、結果として、しきい値の尤度が小さくなる恐れがあった。
そこで、本出願人は、フローティングメモリーノードへの書き込み回数を大きくして、フローティングメモリーノードのリーク電流に対する時間的尤度を向上させた、単チャンネル（ｎ−ＭＯＳ）シフトレジスタを備える液晶表示装置を、既に出願済みである。（下記、特許文献３参照）
【０００４】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００２−２１５１１８号公報
【特許文献２】特開２００６−１０７８４号公報
【特許文献３】特願２００８−５３３１４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
液晶表示装置において、交流駆動化方法としてドット反転駆動方法を採用することにより、画質を向上させることが可能である。
ドット反転駆動方法では、走査電圧の振幅を大きくする必要があるが、走査電圧の振幅を大きくするためには、走査線へ走査電圧を出力するシフトレジスタに入力する駆動クロックの振幅を大きくする必要がある。
しかしながら、駆動クロックの振幅を大きくすると、シフトレジスタを構成するトランジスタのドレイン−ソース間電圧（Ｖｄｓ）が増加し、トランジスタの負荷の増大、それに伴う容量を形成する絶縁膜の破壊、あるいは、回路の信頼性低下が問題となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、単チャンネルシフトレジスタを有する表示装置において、トランジスタの負荷を増大することなく、駆動クロックの振幅を大きくすることが可能となる技術を提供することにある。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示パネル（例えば、液晶表示パネル）と、各画素を駆動する駆動回路とを有し、前記駆動回路には、電圧レベルがＶＨの電圧レベルと、ＶＬの電圧レベルとの間で変化する駆動クロックが入力され、前記駆動回路は、オン状態の時に前記クロックを取り込み、出力端子から出力する表示装置であって、第１電極に前記駆動クロックが入力されるトランジスタと、前記トランジスタの前記第２電極と前記端子との間に接続され、制御電極が前記トランジスタの制御電極に接続される第１保護トランジスタと、第２電極に前記駆動クロックが入力され、制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、前記第２保護トランジスタの第１電極と、前記トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、ＶＬ＜ＶＤＤ＜ＶＨを満足する。
【０００７】
（２）複数の画素を有する表示パネル（例えば、液晶表示パネル）と、前記各画素を駆動する駆動回路とを備え、前記駆動回路は、シフトレジスタを有し、前記シフトレジスタには、ＶＨの電圧レベルとＶＬの電圧レベルとの間で変化する第１駆動クロックと、前記第１駆動クロックとは位相が異なりＶＨの電圧レベルとＶＬの電圧レベルとの間で変化する第２駆動クロックとが入力され、前記シフトレジスタは、複数段の基本回路で構成され、前記各基本回路は、前段からの転送データが入力されているときに前記第１駆動クロックあるいは前記第２駆動クロックを取り込み、出力端子から自段のシフト出力として出力するとともに、転送データとして次段の基本回路に転送する表示装置であって、前記各基本回路は、制御電極に前段からの転送データが入力される第１トランジスタと、前記第１トランジスタの第２電極と前記出力端子との間に接続され、制御電極が前記第１トランジスタの制御電極に接続される第１保護トランジスタと、制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、前記第２保護トランジスタの第１電極と、前記第１トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、奇数番目の基本回路において、前記第１トランジスタの第１電極と前記第２保護トランジスタの前記第２電極とには、前記第１駆動クロックが入力され、偶数番目の基本回路において、前記第１トランジスタの第１電極と前記第２保護トランジスタの前記第２電極とには、前記第２駆動クロックが入力され、ＶＬ＜ＶＤＤ＜ＶＨを満足する。
【０００８】
また、本発明では、前記各基本回路は、前段からの転送データが入力されるダイオード接続の第２トランジスタと、前記第１トランジスタの制御電極と前記出力端子との間に接続される第１容量素子と、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極との間に接続され、制御電極にＶＤＤの電圧が入力される第３トランジスタと、前記出力端子と次段のダイオード接続の第２トランジスタとの間に接続される第４保護トランジスタを有する。
また、本発明では、前記各基本回路は、前記出力端子と基準電圧との間に接続される第１リセットトランジスタと、第５保護トランジスタの直列回路と、前記ダイオード接続の第２トランジスタの第１電極と、前記基準電圧との間に接続される第２リセットトランジスタを有し、奇数番目の基本回路の前記第１リセットトランジスタの制御電極には、前記第２駆動クロックが入力され、偶数番目の基本回路の前記第１リセットトランジスタの制御電極には、前記第１駆動クロックが入力され、前記第５保護トランジスタの制御電極には、ＶＤＤの電圧が入力され、前記第２リセットトランジスタの制御電極には、前段のリセット信号が入力される。
【０００９】
また、本発明では、前記各基本回路は、ダイオード接続の第４トランジスタと、前記第５トランジスタと、前記第５トランジスタの第２電極と制御電極との間に接続される第２容量素子と、前記第５トランジスタの第１電極と基準電圧との間に接続され、制御電極が前記第２トランジスタの第１電極に接続される第３リセットトランジスタと、前記第５トランジスタの第２電極と、前記ダイオード接続の第４トランジスタの第１電極との間に接続され、制御電極にＶＤＤの電圧が入力される第６保護トランジスタと、第１電極が前記第５トランジスタの制御電極に接続され、制御電極にＶＤＤの電圧が入力される第７保護トランジスタと、前記出力端子と基準電圧との間に接続される第４リセットトランジスタと、第８保護トランジスタの直列回路とを有し、前記第８保護トランジスタの制御電極には、ＶＤＤの電圧が入力され、前記第５トランジスタの第１電極の電圧は、リセット信号として、前記第４リセットトランジスタの制御電極と、次段の基本回路の前記第２リセットトランジスタの制御電極に入力され、奇数番目の基本回路において、前記第４トランジスタの制御電極と第２電極とには、前記第２駆動クロックが入力され、前記第７保護トランジスタの第２電極には、前記第１駆動クロックが入力され、偶数番目の基本回路において、前記第４トランジスタの制御電極と第２電極とには、前記第１駆動クロックが入力され、前記第７保護トランジスタの第２電極には、前記第２駆動クロックが入力される。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、単チャンネルシフトレジスタを有する表示装置において、トランジスタの負荷を増大することなく、駆動クロックの振幅を大きくすることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例］
図１は、本発明の実施例１のアクティブマトリクス型液晶表示装置の液晶表示パネルの等価回路を示す回路図である。
図１に示すように、本実施例の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、ｙ方向に並設されｘ方向に延びるｎ本の走査線（ゲート線ともいう）（Ｘ１，Ｘ２,..，Ｘｎ）と、ｘ方向に並設されｙ方向に延びるｍ本の映像線(ソース線、またはドレイン線ともいう）（Ｙ１，Ｙ２,..，Ｙｍ）とを有する。
走査線と映像線とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極に接続されるアクティブ素子（薄膜トランジスタ）（Ｔｎｍ）が設けられる。
また、画素電極と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃｎｍ）が設けられる。なお、画素電極と対向電極（ＣＴ）との間には液晶が介在するので、画素電極と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）も形成される。
各走査線（Ｘ１，Ｘ２，．．．，Ｘｎ）は、走査線駆動回路（ＸＤＶ）に接続され、走査線駆動回路（ＸＤＶ）は、選択走査信号を、Ｘ１からＸｎの走査線に向かって、あるいは、ＸｎからＸ１の走査線に向かって順次供給する。
各映像線（Ｙ１，Ｙ２，．．．，Ｙｍ）は、ＲＧＢスイッチ回路（Ｓ−ＲＧＢ）を介して、映像線駆動回路（ＹＤＶ）に接続される。映像線駆動回路（ＹＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの階調電圧を出力し、ＲＧＢスイッチ回路（Ｓ−ＲＧＢ）は、映像線駆動回路（ＹＤＶ）から出力されるＲ、Ｇ、Ｂの階調電圧を、それぞれＲ、Ｇ、Ｂ用の映像線に出力する。
【００１２】
本実施例の液晶表示パネルは、画素電極、薄膜トランジスタ等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（図示せず）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板（対向基板）側に設けられる。ＩＰＳ方式の場合は、第１の基板（ＴＦＴ基板）側に設けられる。なお、本発明において、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
本実施例では、走査線駆動回路（ＸＤＶ）および映像線駆動回路（ＹＤＶ）の各トランジスタは、半導体層が多結晶シリコン（ポリシリコン）で形成され、アクティブ素子を構成する薄膜トランジスタと、同一工程で、一方の基板面に形成される。
【００１３】
［従来のシフトレジスタの回路構成］
図１に示す走査線駆動回路（ＸＤＶ）は、シフトレジスタを有する。
図２は、従来の単チャンネル（ｎ−ＭＯＳ）シフトレジスタの回路構成を示す回路図である。
図２に示すシフトレジスタは複数の基本回路で構成される。なお、図２では、基本回路を、点線枠の４角形で示している。
各基本回路は、半導体層が、第１基板上に形成されたポリシリコンで構成されるｎ型の電界効果トランジスタ（ｎ型ＭＯＳトランジスタ；以下、単に、トランジスタという）で構成される。
各基本回路は、トランジスタ（本願の第１トランジスタ）（Ｔ３＊）（ここで、＊＝１，２，３，４,...）と、トランジスタ（Ｔ３＊）のゲートとドレインとの間に接続される容量素子（ブートストラップ容量）（Ｃ１＊）と、前段のシフト出力が入力されるダイオード接続のトランジスタ（本願の第２トランジスタ）（Ｔ１＊）と、トランジスタ（Ｔ１＊）のソースとトランジスタ（Ｔ３＊）のゲートとの間に接続され、ゲートにＶｄｄの電圧が入力されるトランジスタ（本願の第３トランジスタ）（Ｔ２＊）とを有する。
また、ダイオード接続のトランジスタ（本願の第４トランジスタ）（Ｔ５＊）と、トランジスタ（Ｔ５＊）のソースに、ドレインが接続されるトランジスタ（本願の第５トランジスタ）（Ｔ６＊）と、トランジスタ（Ｔ６＊）のゲートとドレインとの間に接続される容量素子（ブートストラップ容量）（Ｃ２＊）とを有する。
また、トランジスタ（Ｔ３＊）のドレインと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第１リセットトランジスタ）（Ｔ８＊）およびトランジスタ（本願の第４リセットトランジスタ）（Ｔ４＊）と、トランジスタ（Ｔ１＊）のソースと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第２リセットトランジスタ）（Ｔ９＊）と、トランジスタ（Ｔ６＊）のソースと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第３リセットトランジスタ）（Ｔ７＊）とを有する。なお、１段目の基本回路では、トランジスタ（Ｔ２）と、トランジスタ（Ｔ９）と省略される。また、１段目の基本回路のトランジスタ（Ｔ１）にはスタートパルス（ΦＩＮ）が入力される。
【００１４】
図２に示すシフトレジスタにおいて、トランジスタ（Ｔ３＊）のドレインからシフト出力（選択走査電圧）Ｇ（＊）が出力される。
奇数番目の基本回路では、トランジスタ（Ｔ３＊）のソースと、トランジスタ（Ｔ６＊）のゲートには、第１駆動クロック（ＣＫ１）が入力される。また、トランジスタ（Ｔ５＊）のドレインとゲート、および、トランジスタ（Ｔ８＊）のゲートには、第２駆動クロック（ＣＫ２）が入力される。ここで、第１駆動クロック（ＣＫ１）と第２駆動クロック（ＣＫ２）とは、位相が１８０°異なるクロックである。
偶数番目の基本回路では、トランジスタ（Ｔ３＊）のソースと、トランジスタ（Ｔ６＊）のゲートには、第２駆動クロック（ＣＫ２）が入力される。また、トランジスタ（Ｔ５＊）のドレインとゲート、および、トランジスタ（Ｔ８＊）のゲートには、第１駆動クロック（ＣＫ１）が入力される。
また、各基本回路において、トランジスタ（Ｔ７＊）のゲートは、トランジスタ（Ｔ１＊）のソースに接続され、トランジスタ（Ｔ４＊）のゲートは、トランジスタ（Ｔ６＊）のソースに接続される。トランジスタ（Ｔ９＊）のゲートは、前段の基本回路のトランジスタ（Ｔ６＊）のソースに接続される。
１番目の基本回路のトランジスタ（Ｔ３１）のゲートと、トランジスタ（Ｔ７１）のゲートには、トランジスタ（Ｔ１１）を介してスタートパルス（ΦＩＮ）が入力される。ここで、トランジスタ（Ｔ１１）のゲートには第２駆動クロック（ＣＫ２）が入力される。
【００１５】
図３は、図２に示す各ノードの電圧変化を示すタイミングチャートである。
以下、図２に示すシフトレジスタの動作について説明する。
（１）スタートパルス（ΦＩＮ）がＨｉｇｈレベル（以下、Ｈレベルという）の間に、期間ｔ４で、第２駆動クロック（ＣＫ２）がＨレベルとなると、トランジスタ（Ｔ１１）がオンとなるので、ノード（Ｎ１１）がＨレベルとなる。これにより、トランジスタ（Ｔ７１）がオンとなり、ノード（Ｎ２１）が基準電圧（ＶＳＳ）となる。
（２）次に、期間ｔ５において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになると、トランジスタ（Ｔ３１）を介してノード（Ｎ３１）がＨレベルとなり、これにより、容量素子（Ｃ１１）によるブートストラップ効果によりノード（Ｎ１１）の電圧がさらに昇圧される。
このとき、ノード（Ｎ３＊）のＨレベルが、第１および第２駆動クロック（ＣＫ１、ＣＫ２）のＨレベルと等しくなるようにブートストラップ容量（Ｃ１＊）を設定することにより、ノード（Ｎ３１）には、電圧降下のない第１駆動クロックが出力され、これがシフト出力Ｇ（１）となる。
また、トランジスタ（Ｔ１２）がオンとなるので、ノード（Ｎ７２）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（Ｔ７２）がオンとなり、ノード（Ｎ２２）が基準電圧（ＶＳＳ）となる。ここで、ＶＨは第１駆動クロック（ＣＫ１）と第２駆動クロック（ＣＫ２）のＨレベル電圧、Ｖｔｈは、トランジスタ（Ｔ１＊）のしきい値電圧である。
この期間では、トランジスタ（Ｔ６１）もオンとなるが、ノード（Ｎ１１）の昇圧により、トランジスタ（Ｔ７１）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ２１）は、基準電圧（ＶＳＳ）のままとなる。
【００１６】
（３）次に、期間ｔ６において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベルになると、トランジスタ（Ｔ３２）を介してノード（Ｎ３２）がＨレベルとなり、これにより、容量素子（Ｃ１２）によるブートストラップ効果によりノード（Ｎ１２）の電圧がさらに昇圧される。これにより、ノード（Ｎ３２）には、電圧降下のない第２駆動クロックが出力され、これがシフト出力Ｇ（２）となる。
また、トランジスタ（Ｔ１３）がオンとなるので、ノード（Ｎ７３）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（Ｔ７３）がオンとなり、ノード（Ｎ２３）が基準電圧（ＶＳＳ）となる。同時に、第１駆動クロック（ＣＫ１）がゲートに入力されるトランジスタ（Ｔ８１）もオンとなり、ノード（Ｎ３１）が基準電圧（ＶＳＳ）となる。
この期間では、トランジスタ（Ｔ６２）もオンとなるが、ノード（Ｎ１２）の昇圧により、トランジスタ（Ｔ７２）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ２２）は、基準電圧（ＶＳＳ）のままとなる。
また、ノード（Ｎ１１）がＬレベルとなるので、トランジスタ（Ｔ７１）がオフとなり、ノード（Ｎ２１）がフローティング状態となる。また、ノード（Ｎ６１）は、トランジスタ（Ｔ５１）を介してＨレベルとなる。
【００１７】
（４）次に、期間ｔ７において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになると、トランジスタ（Ｔ３３）を介してノード（Ｎ３３）がＨレベルとなり、これにより、容量素子（Ｃ１３）によるブートストラップ効果によりノード（Ｎ１３）の電圧がさらに昇圧される。これにより、ノード（Ｎ３３）には、電圧降下のない第１駆動クロックが出力され、これがシフト出力Ｇ（３）となる。
また、トランジスタ（Ｔ１４）がオンとなるので、ノード（Ｎ７４）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（Ｔ７４）がオンとなり、ノード（Ｎ２４）が基準電圧（ＶＳＳ）となる。同時に、第１駆動クロック（ＣＫ１）がゲートに入力されるトランジスタ（Ｔ８２）もオンとなり、ノード（Ｎ３２）が基準電圧（ＶＳＳ）となる。
この期間では、トランジスタ（Ｔ６３）もオンとなるが、ノード（Ｎ１３）の昇圧により、トランジスタ（Ｔ７３）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ２３）は、基準電圧（ＶＳＳ）のままとなる。
また、第１駆動クロック（ＣＫ１）がＨレベルになることにより、容量素子（Ｃ２１）によるブートストラップ効果により、ノード（Ｎ６１）の電位が昇圧されるとともに、トランジスタ（Ｔ６１）がオンとなる。これにより、ノード（Ｎ２１）とノード（Ｎ６１）とは接続され、容量素子（Ｃ２＊）に充電された電荷がノード（Ｎ２１）に移動する。このときのノード（Ｎ２１）の電圧は、ノード（Ｎ２１）とノード（Ｎ６１）の寄生容量比に依存する。すなわち、トランジスタ（Ｔ４＊）と、トランジスタ（Ｔ９＊）とが所望のオン抵抗で、オン状態になるように、容量素子（Ｃ２＊）、トランジスタ（Ｔ５＊）、トランジスタ（Ｔ６＊）、トランジスタ（Ｔ４＊）、トランジスタ（Ｔ９＊）、およびトランジスタ（Ｔ７＊）の定数を設定することは可能である。
【００１８】
このノード（Ｎ２１）の電圧により、トランジスタ（Ｔ４１）、トランジスタ（Ｔ９２）がオンとなり、これにより、ノード（Ｎ３１）と、ノード（Ｎ７２）は、基準電圧（ＶＳＳ）となる。
以降、ノード（Ｎ２１）の電圧が低下しなければ、ノード（Ｎ３１）が、再びＬレベルからＨレベルに変化するまで、ノード（Ｎ３１）、ノード（Ｎ７２）は、基準電圧（ＶＳＳ）に接続されており、この第１段ではフローティングノードがなくなるため、外乱に左右されず安定に動作する。
また、ノード（Ｎ７２）がＬレベルとなるので、トランジスタ（Ｔ７２）はオフとなり、ノード（Ｎ２２）がフローティング状態となる。また、ノード（Ｎ６２）は、トランジスタ（Ｔ５２）を介してＨレベルとなる。
以降、同様な操作を繰り返すが、ノード（Ｎ３＊）とノード（Ｎ７＊）の動作についてさらに説明する。
【００１９】
（５）次に、期間ｔ８において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベルになると、トランジスタ（Ｔ５１）は再びオンとなり、ノード（Ｎ６１）は、再び、Ｈレベル（厳密には、ＶＨ−Ｖｔｈ）となる。
（６）次に、期間ｔ９において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになると、容量素子（Ｃ２１）によるブートストラップ効果により、ノード（Ｎ６１）の電位が昇圧されるとともに、トランジスタ（Ｔ６１）がオンとなる。これにより、ノード（Ｎ６１）とノード（Ｎ２１）とは接続され、容量素子（Ｃ２１）に充電された電荷がノード（Ｎ２１）に移動する。
この動作は、繰り返されるので、ノード（Ｎ２１）は（ＶＨ−Ｖｔｈ）の電圧に漸近する。したがって、トランジスタ（Ｔ４１）、トランジスタ（Ｔ９２）のオン状態は維持され、ノード（Ｎ３１）、ノード（Ｎ７２）の電圧は、基準電圧（ＶＳＳ）となる。
また、この期間に、トランジスタ（Ｔ５２）は再びオンとなり、ノード（Ｎ６２）は、再び、Ｈレベル（厳密には、ＶＨ−Ｖｔｈ）となる。
（７）次に、期間ｔ１０において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベルになると、容量素子（Ｃ２２）によるブートストラップ効果により、ノード（Ｎ６２）の電位が昇圧されるとともに、トランジスタ（Ｔ６２）がオンとなる。これにより、ノード（Ｎ６２）とノード（Ｎ２２）とは接続され、容量素子（Ｃ２２）に充電された電荷がノード（Ｎ２２）に移動する。
この動作は、繰り返されるので、ノード（Ｎ２２）は（ＶＨ−Ｖｔｈ）の電圧に漸近する。したがって、トランジスタ（Ｔ４２）、トランジスタ（Ｔ９３）のオン状態は維持され、ノード（Ｎ３２）、ノード（Ｎ７３）の電圧は、基準電圧（ＶＳＳ）となる。
【００２０】
以上説明したように、図２に示すシフトレジスト回路では、安定動作のために、不活性段のフローティングノード（Ｎ３＊，Ｎ７＊）を、基準電圧（ＶＳＳ）に接続するためのトランジスタ（Ｔ４＊，Ｔ９＊）のゲートに接続されるノード（Ｎ２＊）が、第１および第２駆動クロック（ＣＫ１,ＣＫ２）のどちらかの周期に合わせて、ブートストラップ効果により補強される。
そのため、図２に示すシフトレジスト回路では、１周期に一度のメモリーノード（Ｎ２＊）ヘの書き込みに比して、リセットトランジスタ（Ｔ７＊）等のリーク電流に対して安定動作がはるかに堅固になる。
なお、図２に示す回路において、各基本回路のトランジスタ（Ｔ１＊）のソースと、トランジスタ（Ｔ３＊）のゲートとの間に挿入されるトランジスタ（本願の第３トランジスタ）（Ｔ２＊）のゲートには、Ｈレベルの固定のバイアス電圧（Ｖｄｄ）が入力される。
トランジスタ（Ｔ２＊）の役割は、ブートストラップ効果で、ノード（Ｎ１＊）の電圧が上昇しても、ノード（Ｎ７＊）の電圧が、概ね（ＶＤＤ−Ｖｔｈ）以上に昇圧されることを防止し、結果として、トランジスタ（Ｔ９＊）がオフ時のドレイン電圧の上昇を抑え、ソースドレイン耐圧（Ｂｖｄｓ）に起因のリーク電流による不安定動作に対する尤度を向上させたものである。
【００２１】
［本実施例のシフトレジスタの回路構成］
前述したように、液晶表示装置において、交流駆動化方法としてドット反転駆動方法を採用することにより、画質を向上させることが可能である。
一方、ドット反転駆動方法では、走査電圧の振幅を大きくする必要があり、走査電圧の振幅を大きくするためには、走査線へ走査電圧を出力するシフトレジスタに入力する駆動クロック（ＣＫ１，ＣＫ２）の振幅を大きくする必要がある。
しかしながら、駆動クロック（ＣＫ１，ＣＫ２）の振幅を大きくすると、シフトレジスタを構成するトランジスタのドレイン−ソース間電圧（Ｖｄｓ）が増加し、容量を形成する絶縁膜の破壊や、回路の信頼性低下が問題となる。そこで、本実施例では、シフトレジスタに高電圧駆動用の保護回路を追加したものである。
図４は、本実施例のシフトレジスタの回路構成を示す回路図である。本実施例のシフトレジスタも、点線枠で囲った基本回路が多段に接続されて構成されるが、図４では、（ｎ−１）番目と、Ｎ番目の基本回路を図示している。
なお、図４では、図２に示す回路に、本実施例で追加したトランジスタを太線で示している。本実施例では、基本的には、各入力ノードに、Ｖｄｄの電圧がゲートに入力されるトランジスタ（本願発明の保護トランジスタ；Ｔ１０＊〜Ｔ１７＊）を配置することで入力電圧を制限して回路を駆動させている。
例えば、トランジスタ（Ｔ１３＊）（本願発明の第４保護トランジスタ）は、シフト出力Ｇ（ｎ−１）が出力されたときに、トランジスタ（Ｔ１ｎ）のドレインとゲートの電圧が、（Ｖｄｄ−Ｖｔｈ）の電圧となるように制限する。
また、トランジスタ（Ｔ１５＊）（本願発明の第６保護トランジスタ）とトランジスタ（Ｔ１６＊）（本願発明の第７保護トランジスタ）は、第１駆動クロック（ＣＫ１）、あるいは、第２駆動クロック（ＣＫ２）がＨレベルの時に、トランジスタ（Ｔ６ｎ）のドレインとゲートの電圧が、（Ｖｄｄ−Ｖｔｈ）の電圧となるように制限する。
さらに、トランジスタ（Ｔ１４＊）（本願発明の第５保護トランジスタ）とトランジスタ（Ｔ１７＊）（本願発明の第８保護トランジスタ）は、シフト出力Ｇ（ｎ−１）が出力されたときに、オフ状態のトランジスタ（Ｔ４ｎ）とトランジスタ（Ｔ８ｎ）のドレインの電圧が、（Ｖｄｄ−Ｖｔｈ）の電圧となるように制限する。
それ以外の動作は、図２の場合と同様である。
【００２２】
しかし、高電圧の走査電圧を出力するトランジスタ（Ｔ３＊）には、高電圧の駆動クロック（ＣＫ１，ＣＫ２）を直接入力させる必要があるため、太点線で示す出力バッファ護回路（Ｓ−ＣＯＭ）を追加している。
以下に、この出力バッファ護回路（Ｓ−ＣＯＭ）について説明する。
Ｎ４＊は、トランジスタ（Ｔ３＊）と、トランジスタ（Ｔ１０＊）（本願発明の第１保護トランジスタ）との間のノードである。トランジスタ（Ｔ３＊）と、トランジスタ（Ｔ１０＊）は、共に出力用のトランジスタである。
ノード（Ｎ４ｎ）には、トランジスタ（Ｔ１１ｎ）と、トランジスタ（Ｔ１２ｎ）の直列回路が接続されており、トランジスタ（Ｔ１１ｎ）のドレインには、第２駆動クロック（ＣＫ２）が入力されている。
トランジスタ（Ｔ１１＊）（本願発明の第２保護トランジスタ）は電圧制限用のトランジスタであり、トランジスタ（Ｔ１２＊）（本願発明の第３保護トランジスタ）はダイオード接続されたトランジスタである。この構成により、ノード（Ｎ１＊）がＬレベルのとき、第２駆動クロック（ＣＫ２）と同じ位相を持つ（Ｖｄｄ−２Ｖｔｈ）の電圧が、ノード（Ｎ４＊）に印加される。
【００２３】
即ち、第２駆動クロック（ＣＫ２）の電圧は、トランジスタ（Ｔ１１＊）により電圧が制限されるため、ノード（Ｎ５＊）の電圧は（Ｖｄｄ−Ｖｔｈ）となり、さらに、トランジスタ（Ｔ１２＊）を経ることで、（Ｖｄｄ−２Ｖｔｈ）の電圧が、ノード（Ｎ４＊）への入力電圧となる。
図５は、図４に示す出力バッファ保護回路の部分を抜き出した図であり、図６は、図５において、ノード（Ｎ１ｎ）がＬレベルのときの、各部の電圧を説明するための図である。
図６に示すように、ノード（Ｎ１ｎ）がＬレベルのときに、ノード（Ｎ３ｎ）の電圧はＧＮＤとなり、このとき、第２駆動クロック（ＣＫ２）がＨレベルのＶＨＨの電圧のときには、ノード（Ｎ４＊）の電圧は、（Ｖｄｄ−Ｖｔｈ）の電圧となる。
このように、ノード（Ｎ１ｎ）がＬレベルのときに、第２駆動クロック（ＣＫ２）のＨレベルからＧＮＤの電圧まで階段状に低下させることで、トランジスタ（Ｔ３ｎ）の両端に印加される電圧は｛ＶＨＨ−（Ｖｄｄ−Ｖｔｈ）｝、トランジスタ（Ｔ１０ｎ）の両端に印加される電圧は（Ｖｄｄ−Ｖｔｈ）となり、トランジスタ（Ｔ３ｎ，Ｔ１０ｎ）のドレイン−ソース間電圧（Ｖｄｓ）を軽減することができる。
また、図６から、シフト出力Ｇ（ｎ）は、トランジスタ（Ｔ３ｎ）のドレイン−ソース間電圧（Ｖｄｓ）の上限値の２倍の電圧まで出力可能であることが分かる。
【００２４】
図７は、図４に示す各ノードの電圧変化を示すタイミングチャートである。
以下、出力バッファ保護回路（Ｓ−ＣＯＭ）の動作について説明する。
（１）期間ｔ１において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになり、前段のシフト出力Ｇ（ｎ−１）が出力されると、ノード（Ｎ１ｎ）がＨレベルになり、容量素子（Ｃ１ｎ）に充電される。
（２）期間ｔ２において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベルとなると、ブートストラップ効果によりノード（Ｎ１ｎ）の電圧がさらに昇圧される。
それにより、トランジスタ（Ｔ３ｎ，Ｔ１０ｎ）のオン抵抗が低下し、ノード（Ｎ４ｎ）とノード（Ｎ３ｎ）はＨレベルになる。同時に、ノード（Ｎ５ｎ）へ（Ｖｄｄ−Ｖｔｈ）の電圧が印加されるが、ノード（Ｎ４ｎ）は、ノード（Ｎ５ｎ）より高電位であるためトランジスタ（Ｔ１２ｎ）により接続が断たれ、ノード（Ｎ４ｎ）とノード（Ｎ５ｎ）のショートを防止する。
（３）期間ｔ３において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになると、ノード（Ｎ４ｎ）もＬレベルとなる。ノード（Ｎ１ｎ）は、出力バッファ保護回路（Ｓ−ＣＯＭ）の追加前の回路と同様に、前段のノード（Ｎ２ｎ−１）により非選択期間Ｌレベルに固定される。
（４）期間ｔ４において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベル、即ち、ノード（Ｎ１ｎ）がＬレベルに固定された状態で、第２駆動クロック（ＣＫ２）がＨレベルになると、ノード（Ｎ４ｎ）に、（Ｖｄｄ−２Ｖｔｈ）の電圧が印加される。
以降、ノード（Ｎ１ｎ）が再びＨレベルになるまで、第２駆動クロック（ＣＫ２）と同じタイミングで、ノード（Ｎ４ｎ）に、（Ｖｄｄ−２Ｖｔｈ）の電圧が印加され、トランジスタ（Ｔ３ｎ，Ｔ１０ｎ）のドレイン−ソース間電圧（Ｖｄｓ）を軽減することができる。
【００２５】
なお、前述の説明では、駆動クロックが高電圧の場合について説明したが、駆動クロックが通常の電圧の場合の駆動においても、Ｖｄｄの電圧を、入力電圧より低電圧に設定することで、出力電圧は入力電圧と同じ電圧であるが、回路駆動はＶｄｄの振幅で行えるため、信頼性を向上させることが可能である。
また、前述の説明では、トランジスタを、全てｎ型のＭＯＳトランジスタで構成する場合について説明したが、電源電圧、駆動クロックのＨレベルとＬレベルとを反転させることで、全てのトランジスタを、ｐ型のＭＯＳトランジスタで構成することも可能である。
また、ＭＯＳトランジスタに代えて、ＭＩＳトランジスタを使用することも可能であるさらに、前述のシフトレジスタを、半導体層がシリコンで構成されるトランジスタで構成し、半導体チップ内の回路とすることも可能である。
さらに、前述した実施例では、本発明を、液晶表示装置のシフトレジスタに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機ＥＬ表示装置などの他の表示装置に使用されるシフトレジスタにも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例のアクティブマトリクス型液晶表示装置の液晶表示パネルの等価回路を示す回路図である。
【図２】従来の単チャンネルシフトレジスタの回路構成を示す回路図である。
【図３】図２に示す各ノードの電圧変化を示すタイミングチャートである。
【図４】本発明の実施例の単チャンネルシフトレジスタの回路構成を示す回路図である。
【図５】図４に示す出力バッファ保護回路の部分を抜き出した図である。
【図６】図５において、ノード（Ｎ１ｎ）がＬレベルのときの、各部の電圧を説明するための図である。
【図７】図４に示す各ノードの電圧変化を示すタイミングチャートである。
【符号の説明】
【００２７】
Ｘ１，Ｘ２,..，Ｘｎ 走査線（ゲート線）
Ｙ１，Ｙ２,..，Ｙｍ 映像線(ソース線、またはドレイン線）
ＸＤＶ 走査線駆動回路
ＹＤＶ 映像線駆動回路
Ｔｎｍ アクティブ素子（薄膜トランジスタ）
Ｃｎｍ 保持容量
Ｃｌｃ 液晶容量
ＣＴ 対向電極（共通電極）
Ｓ−ＣＯＭ 出力バッファ保護回路
ＣＫ１，ＣＫ２ 駆動クロック
ΦＩＮ スタートパルス
Ｔ１＊〜Ｔ１７＊ ｎ型ＭＯＳトランジスタ
Ｃ１＊，Ｃ２＊ 容量素子
Ｎ１＊〜Ｎ７＊ ノード
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、シフトレジスタを有する表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をアクティブ素子として使用するアクティブマトリクス型液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、ｘ方向に延在しｙ方向に並設される走査線とｙ方向に延在しｘ方向に並設される映像線とで囲まれた画素領域を有する。そして、この画素領域には、走査線からの走査信号の供給によって作動する薄膜トランジスタ（ＴＦＴ）を備えている。
液晶表示装置は、各走査線のそれぞれに走査信号を供給する走査線駆動回路、および各映像線のそれぞれに映像信号を供給する映像線駆動回路を有し、これらの駆動回路の少なくとも一方はシフトレジスタを備えている。
一方、前述したアクティブ素子を構成する薄膜トランジスタの半導体層を、多結晶シリコン（ポリシリコン）で形成するポリシリコン型の液晶表示装置も知られている。このようなポリシリコン型の液晶表示装置では、走査線駆動回路および映像線駆動回路を構成する薄膜トランジスタ（例えば、ＭＩＳトランジスタ）も、アクティブ素子を構成する薄膜トランジスタと、同一工程で、前述の一方の基板面に形成される。
この走査線駆動回路として、単チャンネル（ｎ−ＭＯＳ）シフトレジスタを備える液晶表示装置が、例えば、下記、特許文献１、特許文献２に記載されている。
【０００３】
前述の特許文献１に記載されている単チャンネルシフトレジスタでは、安定動作維持のために、非選択段のフローティングノードを、バイアス電源（Ｖｓｓ）に接続するトランジスタのゲートは、フローティングメモリーノードとなっている。
このフローティングメモリーノードへの書き込みは、各々の段の走査状態を反映し、１走査に一回書き込み（リフレッシュ）を行う構成となっている。そのため、フローティングメモリーノードのリーク電流が動作安定性に影響し、特に、フローティングメモリーノードのリセット用トランジスタのしきい値電圧Ｖｔｈが低い場合には、リセット用トランジスタのリーク電流が大きくなるので、安定動作が損なわれ、結果として、しきい値の尤度が小さくなる恐れがあった。
そこで、本出願人は、フローティングメモリーノードへの書き込み回数を大きくして、フローティングメモリーノードのリーク電流に対する時間的尤度を向上させた、単チャンネル（ｎ−ＭＯＳ）シフトレジスタを備える液晶表示装置を、既に出願済みである。（下記、特許文献３参照）
【０００４】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００２−２１５１１８号公報
【特許文献２】特開２００６−１０７８４号公報
【特許文献３】特願２００８−５３３１４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
液晶表示装置において、交流駆動化方法としてドット反転駆動方法を採用することにより、画質を向上させることが可能である。
ドット反転駆動方法では、走査電圧の振幅を大きくする必要があるが、走査電圧の振幅を大きくするためには、走査線へ走査電圧を出力するシフトレジスタに入力する駆動クロックの振幅を大きくする必要がある。
しかしながら、駆動クロックの振幅を大きくすると、シフトレジスタを構成するトランジスタのドレイン−ソース間電圧（Ｖｄｓ）が増加し、トランジスタの負荷の増大、それに伴う容量を形成する絶縁膜の破壊、あるいは、回路の信頼性低下が問題となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、単チャンネルシフトレジスタを有する表示装置において、トランジスタの負荷を増大することなく、駆動クロックの振幅を大きくすることが可能となる技術を提供することにある。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示パネル（例えば、液晶表示パネル）と、各画素を駆動する駆動回路とを有し、前記駆動回路には、電圧レベルがＶＨの電圧レベルと、ＶＬの電圧レベルとの間で変化する駆動クロックが入力され、前記駆動回路は、オン状態の時に前記クロックを取り込み、出力端子から出力する表示装置であって、第１電極に前記駆動クロックが入力されるトランジスタと、前記トランジスタの前記第２電極と前記端子との間に接続され、制御電極が前記トランジスタの制御電極に接続される第１保護トランジスタと、第２電極に前記駆動クロックが入力され、制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、前記第２保護トランジスタの第１電極と、前記トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、ＶＬ＜ＶＤＤ＜ＶＨを満足する。
【０００７】
（２）複数の画素を有する表示パネル（例えば、液晶表示パネル）と、前記各画素を駆動する駆動回路とを備え、前記駆動回路は、シフトレジスタを有し、前記シフトレジスタには、ＶＨの電圧レベルとＶＬの電圧レベルとの間で変化する第１駆動クロックと、前記第１駆動クロックとは位相が異なりＶＨの電圧レベルとＶＬの電圧レベルとの間で変化する第２駆動クロックとが入力され、前記シフトレジスタは、複数段の基本回路で構成され、前記各基本回路は、前段からの転送データが入力されているときに前記第１駆動クロックあるいは前記第２駆動クロックを取り込み、出力端子から自段のシフト出力として出力するとともに、転送データとして次段の基本回路に転送する表示装置であって、前記各基本回路は、制御電極に前段からの転送データが入力される第１トランジスタと、前記第１トランジスタの第２電極と前記出力端子との間に接続され、制御電極が前記第１トランジスタの制御電極に接続される第１保護トランジスタと、制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、前記第２保護トランジスタの第１電極と、前記第１トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、奇数番目の基本回路において、前記第１トランジスタの第１電極と前記第２保護トランジスタの前記第２電極とには、前記第１駆動クロックが入力され、偶数番目の基本回路において、前記第１トランジスタの第１電極と前記第２保護トランジスタの前記第２電極とには、前記第２駆動クロックが入力され、ＶＬ＜ＶＤＤ＜ＶＨを満足する。
【０００８】
また、本発明では、前記各基本回路は、前段からの転送データが入力されるダイオード接続の第２トランジスタと、前記第１トランジスタの制御電極と前記出力端子との間に接続される第１容量素子と、前記第２トランジスタの第１電極と前記第１トランジスタの制御電極との間に接続され、制御電極にＶＤＤの電圧が入力される第３トランジスタと、前記出力端子と次段のダイオード接続の第２トランジスタとの間に接続される第４保護トランジスタを有する。
また、本発明では、前記各基本回路は、前記出力端子と基準電圧との間に接続される第１リセットトランジスタと、第５保護トランジスタの直列回路と、前記ダイオード接続の第２トランジスタの第１電極と、前記基準電圧との間に接続される第２リセットトランジスタを有し、奇数番目の基本回路の前記第１リセットトランジスタの制御電極には、前記第２駆動クロックが入力され、偶数番目の基本回路の前記第１リセットトランジスタの制御電極には、前記第１駆動クロックが入力され、前記第５保護トランジスタの制御電極には、ＶＤＤの電圧が入力され、前記第２リセットトランジスタの制御電極には、前段のリセット信号が入力される。
【０００９】
また、本発明では、前記各基本回路は、ダイオード接続の第４トランジスタと、前記第５トランジスタと、前記第５トランジスタの第２電極と制御電極との間に接続される第２容量素子と、前記第５トランジスタの第１電極と基準電圧との間に接続され、制御電極が前記第２トランジスタの第１電極に接続される第３リセットトランジスタと、前記第５トランジスタの第２電極と、前記ダイオード接続の第４トランジスタの第１電極との間に接続され、制御電極にＶＤＤの電圧が入力される第６保護トランジスタと、第１電極が前記第５トランジスタの制御電極に接続され、制御電極にＶＤＤの電圧が入力される第７保護トランジスタと、前記出力端子と基準電圧との間に接続される第４リセットトランジスタと、第８保護トランジスタの直列回路とを有し、前記第８保護トランジスタの制御電極には、ＶＤＤの電圧が入力され、前記第５トランジスタの第１電極の電圧は、リセット信号として、前記第４リセットトランジスタの制御電極と、次段の基本回路の前記第２リセットトランジスタの制御電極に入力され、奇数番目の基本回路において、前記第４トランジスタの制御電極と第２電極とには、前記第２駆動クロックが入力され、前記第７保護トランジスタの第２電極には、前記第１駆動クロックが入力され、偶数番目の基本回路において、前記第４トランジスタの制御電極と第２電極とには、前記第１駆動クロックが入力され、前記第７保護トランジスタの第２電極には、前記第２駆動クロックが入力される。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、単チャンネルシフトレジスタを有する表示装置において、トランジスタの負荷を増大することなく、駆動クロックの振幅を大きくすることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例］
図１は、本発明の実施例１のアクティブマトリクス型液晶表示装置の液晶表示パネルの等価回路を示す回路図である。
図１に示すように、本実施例の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、ｙ方向に並設されｘ方向に延びるｎ本の走査線（ゲート線ともいう）（Ｘ１，Ｘ２,..，Ｘｎ）と、ｘ方向に並設されｙ方向に延びるｍ本の映像線(ソース線、またはドレイン線ともいう）（Ｙ１，Ｙ２,..，Ｙｍ）とを有する。
走査線と映像線とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極に接続されるアクティブ素子（薄膜トランジスタ）（Ｔｎｍ）が設けられる。
また、画素電極と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃｎｍ）が設けられる。なお、画素電極と対向電極（ＣＴ）との間には液晶が介在するので、画素電極と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）も形成される。
各走査線（Ｘ１，Ｘ２，．．．，Ｘｎ）は、走査線駆動回路（ＸＤＶ）に接続され、走査線駆動回路（ＸＤＶ）は、選択走査信号を、Ｘ１からＸｎの走査線に向かって、あるいは、ＸｎからＸ１の走査線に向かって順次供給する。
各映像線（Ｙ１，Ｙ２，．．．，Ｙｍ）は、ＲＧＢスイッチ回路（Ｓ−ＲＧＢ）を介して、映像線駆動回路（ＹＤＶ）に接続される。映像線駆動回路（ＹＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの階調電圧を出力し、ＲＧＢスイッチ回路（Ｓ−ＲＧＢ）は、映像線駆動回路（ＹＤＶ）から出力されるＲ、Ｇ、Ｂの階調電圧を、それぞれＲ、Ｇ、Ｂ用の映像線に出力する。
【００１２】
本実施例の液晶表示パネルは、画素電極、薄膜トランジスタ等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（図示せず）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板（対向基板）側に設けられる。ＩＰＳ方式の場合は、第１の基板（ＴＦＴ基板）側に設けられる。なお、本発明において、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
本実施例では、走査線駆動回路（ＸＤＶ）および映像線駆動回路（ＹＤＶ）の各トランジスタは、半導体層が多結晶シリコン（ポリシリコン）で形成され、アクティブ素子を構成する薄膜トランジスタと、同一工程で、一方の基板面に形成される。
【００１３】
［従来のシフトレジスタの回路構成］
図１に示す走査線駆動回路（ＸＤＶ）は、シフトレジスタを有する。
図２は、従来の単チャンネル（ｎ−ＭＯＳ）シフトレジスタの回路構成を示す回路図である。
図２に示すシフトレジスタは複数の基本回路で構成される。なお、図２では、基本回路を、点線枠の４角形で示している。
各基本回路は、半導体層が、第１基板上に形成されたポリシリコンで構成されるｎ型の電界効果トランジスタ（ｎ型ＭＯＳトランジスタ；以下、単に、トランジスタという）で構成される。
各基本回路は、トランジスタ（本願の第１トランジスタ）（Ｔ３＊）（ここで、＊＝１，２，３，４,...）と、トランジスタ（Ｔ３＊）のゲートとドレインとの間に接続される容量素子（ブートストラップ容量）（Ｃ１＊）と、前段のシフト出力が入力されるダイオード接続のトランジスタ（本願の第２トランジスタ）（Ｔ１＊）と、トランジスタ（Ｔ１＊）のソースとトランジスタ（Ｔ３＊）のゲートとの間に接続され、ゲートにＶｄｄの電圧が入力されるトランジスタ（本願の第３トランジスタ）（Ｔ２＊）とを有する。
また、ダイオード接続のトランジスタ（本願の第４トランジスタ）（Ｔ５＊）と、トランジスタ（Ｔ５＊）のソースに、ドレインが接続されるトランジスタ（本願の第５トランジスタ）（Ｔ６＊）と、トランジスタ（Ｔ６＊）のゲートとドレインとの間に接続される容量素子（ブートストラップ容量）（Ｃ２＊）とを有する。
また、トランジスタ（Ｔ３＊）のドレインと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第１リセットトランジスタ）（Ｔ８＊）およびトランジスタ（本願の第４リセットトランジスタ）（Ｔ４＊）と、トランジスタ（Ｔ１＊）のソースと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第２リセットトランジスタ）（Ｔ９＊）と、トランジスタ（Ｔ６＊）のソースと基準電圧（ＶＳＳ）との間に接続されるトランジスタ（本願の第３リセットトランジスタ）（Ｔ７＊）とを有する。なお、１段目の基本回路では、トランジスタ（Ｔ２）と、トランジスタ（Ｔ９）と省略される。また、１段目の基本回路のトランジスタ（Ｔ１）にはスタートパルス（ΦＩＮ）が入力される。
【００１４】
図２に示すシフトレジスタにおいて、トランジスタ（Ｔ３＊）のドレインからシフト出力（選択走査電圧）Ｇ（＊）が出力される。
奇数番目の基本回路では、トランジスタ（Ｔ３＊）のソースと、トランジスタ（Ｔ６＊）のゲートには、第１駆動クロック（ＣＫ１）が入力される。また、トランジスタ（Ｔ５＊）のドレインとゲート、および、トランジスタ（Ｔ８＊）のゲートには、第２駆動クロック（ＣＫ２）が入力される。ここで、第１駆動クロック（ＣＫ１）と第２駆動クロック（ＣＫ２）とは、位相が１８０°異なるクロックである。
偶数番目の基本回路では、トランジスタ（Ｔ３＊）のソースと、トランジスタ（Ｔ６＊）のゲートには、第２駆動クロック（ＣＫ２）が入力される。また、トランジスタ（Ｔ５＊）のドレインとゲート、および、トランジスタ（Ｔ８＊）のゲートには、第１駆動クロック（ＣＫ１）が入力される。
また、各基本回路において、トランジスタ（Ｔ７＊）のゲートは、トランジスタ（Ｔ１＊）のソースに接続され、トランジスタ（Ｔ４＊）のゲートは、トランジスタ（Ｔ６＊）のソースに接続される。トランジスタ（Ｔ９＊）のゲートは、前段の基本回路のトランジスタ（Ｔ６＊）のソースに接続される。
１番目の基本回路のトランジスタ（Ｔ３１）のゲートと、トランジスタ（Ｔ７１）のゲートには、トランジスタ（Ｔ１１）を介してスタートパルス（ΦＩＮ）が入力される。ここで、トランジスタ（Ｔ１１）のゲートには第２駆動クロック（ＣＫ２）が入力される。
【００１５】
図３は、図２に示す各ノードの電圧変化を示すタイミングチャートである。
以下、図２に示すシフトレジスタの動作について説明する。
（１）スタートパルス（ΦＩＮ）がＨｉｇｈレベル（以下、Ｈレベルという）の間に、期間ｔ４で、第２駆動クロック（ＣＫ２）がＨレベルとなると、トランジスタ（Ｔ１１）がオンとなるので、ノード（Ｎ１１）がＨレベルとなる。これにより、トランジスタ（Ｔ７１）がオンとなり、ノード（Ｎ２１）が基準電圧（ＶＳＳ）となる。
（２）次に、期間ｔ５において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになると、トランジスタ（Ｔ３１）を介してノード（Ｎ３１）がＨレベルとなり、これにより、容量素子（Ｃ１１）によるブートストラップ効果によりノード（Ｎ１１）の電圧がさらに昇圧される。
このとき、ノード（Ｎ３＊）のＨレベルが、第１および第２駆動クロック（ＣＫ１、ＣＫ２）のＨレベルと等しくなるようにブートストラップ容量（Ｃ１＊）を設定することにより、ノード（Ｎ３１）には、電圧降下のない第１駆動クロックが出力され、これがシフト出力Ｇ（１）となる。
また、トランジスタ（Ｔ１２）がオンとなるので、ノード（Ｎ７２）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（Ｔ７２）がオンとなり、ノード（Ｎ２２）が基準電圧（ＶＳＳ）となる。ここで、ＶＨは第１駆動クロック（ＣＫ１）と第２駆動クロック（ＣＫ２）のＨレベル電圧、Ｖｔｈは、トランジスタ（Ｔ１＊）のしきい値電圧である。
この期間では、トランジスタ（Ｔ６１）もオンとなるが、ノード（Ｎ１１）の昇圧により、トランジスタ（Ｔ７１）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ２１）は、基準電圧（ＶＳＳ）のままとなる。
【００１６】
（３）次に、期間ｔ６において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベルになると、トランジスタ（Ｔ３２）を介してノード（Ｎ３２）がＨレベルとなり、これにより、容量素子（Ｃ１２）によるブートストラップ効果によりノード（Ｎ１２）の電圧がさらに昇圧される。これにより、ノード（Ｎ３２）には、電圧降下のない第２駆動クロックが出力され、これがシフト出力Ｇ（２）となる。
また、トランジスタ（Ｔ１３）がオンとなるので、ノード（Ｎ７３）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（Ｔ７３）がオンとなり、ノード（Ｎ２３）が基準電圧（ＶＳＳ）となる。同時に、第１駆動クロック（ＣＫ１）がゲートに入力されるトランジスタ（Ｔ８１）もオンとなり、ノード（Ｎ３１）が基準電圧（ＶＳＳ）となる。
この期間では、トランジスタ（Ｔ６２）もオンとなるが、ノード（Ｎ１２）の昇圧により、トランジスタ（Ｔ７２）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ２２）は、基準電圧（ＶＳＳ）のままとなる。
また、ノード（Ｎ１１）がＬレベルとなるので、トランジスタ（Ｔ７１）がオフとなり、ノード（Ｎ２１）がフローティング状態となる。また、ノード（Ｎ６１）は、トランジスタ（Ｔ５１）を介してＨレベルとなる。
【００１７】
（４）次に、期間ｔ７において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになると、トランジスタ（Ｔ３３）を介してノード（Ｎ３３）がＨレベルとなり、これにより、容量素子（Ｃ１３）によるブートストラップ効果によりノード（Ｎ１３）の電圧がさらに昇圧される。これにより、ノード（Ｎ３３）には、電圧降下のない第１駆動クロックが出力され、これがシフト出力Ｇ（３）となる。
また、トランジスタ（Ｔ１４）がオンとなるので、ノード（Ｎ７４）もＨレベル（厳密には、ＶＨ−Ｖｔｈ）となる。これにより、トランジスタ（Ｔ７４）がオンとなり、ノード（Ｎ２４）が基準電圧（ＶＳＳ）となる。同時に、第１駆動クロック（ＣＫ１）がゲートに入力されるトランジスタ（Ｔ８２）もオンとなり、ノード（Ｎ３２）が基準電圧（ＶＳＳ）となる。
この期間では、トランジスタ（Ｔ６３）もオンとなるが、ノード（Ｎ１３）の昇圧により、トランジスタ（Ｔ７３）のオン状態が強化される（低抵抗になる）ので、ノード（Ｎ２３）は、基準電圧（ＶＳＳ）のままとなる。
また、第１駆動クロック（ＣＫ１）がＨレベルになることにより、容量素子（Ｃ２１）によるブートストラップ効果により、ノード（Ｎ６１）の電位が昇圧されるとともに、トランジスタ（Ｔ６１）がオンとなる。これにより、ノード（Ｎ２１）とノード（Ｎ６１）とは接続され、容量素子（Ｃ２＊）に充電された電荷がノード（Ｎ２１）に移動する。このときのノード（Ｎ２１）の電圧は、ノード（Ｎ２１）とノード（Ｎ６１）の寄生容量比に依存する。すなわち、トランジスタ（Ｔ４＊）と、トランジスタ（Ｔ９＊）とが所望のオン抵抗で、オン状態になるように、容量素子（Ｃ２＊）、トランジスタ（Ｔ５＊）、トランジスタ（Ｔ６＊）、トランジスタ（Ｔ４＊）、トランジスタ（Ｔ９＊）、およびトランジスタ（Ｔ７＊）の定数を設定することは可能である。
【００１８】
このノード（Ｎ２１）の電圧により、トランジスタ（Ｔ４１）、トランジスタ（Ｔ９２）がオンとなり、これにより、ノード（Ｎ３１）と、ノード（Ｎ７２）は、基準電圧（ＶＳＳ）となる。
以降、ノード（Ｎ２１）の電圧が低下しなければ、ノード（Ｎ３１）が、再びＬレベルからＨレベルに変化するまで、ノード（Ｎ３１）、ノード（Ｎ７２）は、基準電圧（ＶＳＳ）に接続されており、この第１段ではフローティングノードがなくなるため、外乱に左右されず安定に動作する。
また、ノード（Ｎ７２）がＬレベルとなるので、トランジスタ（Ｔ７２）はオフとなり、ノード（Ｎ２２）がフローティング状態となる。また、ノード（Ｎ６２）は、トランジスタ（Ｔ５２）を介してＨレベルとなる。
以降、同様な操作を繰り返すが、ノード（Ｎ３＊）とノード（Ｎ７＊）の動作についてさらに説明する。
【００１９】
（５）次に、期間ｔ８において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベルになると、トランジスタ（Ｔ５１）は再びオンとなり、ノード（Ｎ６１）は、再び、Ｈレベル（厳密には、ＶＨ−Ｖｔｈ）となる。
（６）次に、期間ｔ９において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになると、容量素子（Ｃ２１）によるブートストラップ効果により、ノード（Ｎ６１）の電位が昇圧されるとともに、トランジスタ（Ｔ６１）がオンとなる。これにより、ノード（Ｎ６１）とノード（Ｎ２１）とは接続され、容量素子（Ｃ２１）に充電された電荷がノード（Ｎ２１）に移動する。
この動作は、繰り返されるので、ノード（Ｎ２１）は（ＶＨ−Ｖｔｈ）の電圧に漸近する。したがって、トランジスタ（Ｔ４１）、トランジスタ（Ｔ９２）のオン状態は維持され、ノード（Ｎ３１）、ノード（Ｎ７２）の電圧は、基準電圧（ＶＳＳ）となる。
また、この期間に、トランジスタ（Ｔ５２）は再びオンとなり、ノード（Ｎ６２）は、再び、Ｈレベル（厳密には、ＶＨ−Ｖｔｈ）となる。
（７）次に、期間ｔ１０において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベルになると、容量素子（Ｃ２２）によるブートストラップ効果により、ノード（Ｎ６２）の電位が昇圧されるとともに、トランジスタ（Ｔ６２）がオンとなる。これにより、ノード（Ｎ６２）とノード（Ｎ２２）とは接続され、容量素子（Ｃ２２）に充電された電荷がノード（Ｎ２２）に移動する。
この動作は、繰り返されるので、ノード（Ｎ２２）は（ＶＨ−Ｖｔｈ）の電圧に漸近する。したがって、トランジスタ（Ｔ４２）、トランジスタ（Ｔ９３）のオン状態は維持され、ノード（Ｎ３２）、ノード（Ｎ７３）の電圧は、基準電圧（ＶＳＳ）となる。
【００２０】
以上説明したように、図２に示すシフトレジスト回路では、安定動作のために、不活性段のフローティングノード（Ｎ３＊，Ｎ７＊）を、基準電圧（ＶＳＳ）に接続するためのトランジスタ（Ｔ４＊，Ｔ９＊）のゲートに接続されるノード（Ｎ２＊）が、第１および第２駆動クロック（ＣＫ１,ＣＫ２）のどちらかの周期に合わせて、ブートストラップ効果により補強される。
そのため、図２に示すシフトレジスト回路では、１周期に一度のメモリーノード（Ｎ２＊）ヘの書き込みに比して、リセットトランジスタ（Ｔ７＊）等のリーク電流に対して安定動作がはるかに堅固になる。
なお、図２に示す回路において、各基本回路のトランジスタ（Ｔ１＊）のソースと、トランジスタ（Ｔ３＊）のゲートとの間に挿入されるトランジスタ（本願の第３トランジスタ）（Ｔ２＊）のゲートには、Ｈレベルの固定のバイアス電圧（Ｖｄｄ）が入力される。
トランジスタ（Ｔ２＊）の役割は、ブートストラップ効果で、ノード（Ｎ１＊）の電圧が上昇しても、ノード（Ｎ７＊）の電圧が、概ね（ＶＤＤ−Ｖｔｈ）以上に昇圧されることを防止し、結果として、トランジスタ（Ｔ９＊）がオフ時のドレイン電圧の上昇を抑え、ソースドレイン耐圧（Ｂｖｄｓ）に起因のリーク電流による不安定動作に対する尤度を向上させたものである。
【００２１】
［本実施例のシフトレジスタの回路構成］
前述したように、液晶表示装置において、交流駆動化方法としてドット反転駆動方法を採用することにより、画質を向上させることが可能である。
一方、ドット反転駆動方法では、走査電圧の振幅を大きくする必要があり、走査電圧の振幅を大きくするためには、走査線へ走査電圧を出力するシフトレジスタに入力する駆動クロック（ＣＫ１，ＣＫ２）の振幅を大きくする必要がある。
しかしながら、駆動クロック（ＣＫ１，ＣＫ２）の振幅を大きくすると、シフトレジスタを構成するトランジスタのドレイン−ソース間電圧（Ｖｄｓ）が増加し、容量を形成する絶縁膜の破壊や、回路の信頼性低下が問題となる。そこで、本実施例では、シフトレジスタに高電圧駆動用の保護回路を追加したものである。
図４は、本実施例のシフトレジスタの回路構成を示す回路図である。本実施例のシフトレジスタも、点線枠で囲った基本回路が多段に接続されて構成されるが、図４では、（ｎ−１）番目と、Ｎ番目の基本回路を図示している。
なお、図４では、図２に示す回路に、本実施例で追加したトランジスタを太線で示している。本実施例では、基本的には、各入力ノードに、Ｖｄｄの電圧がゲートに入力されるトランジスタ（本願発明の保護トランジスタ；Ｔ１０＊〜Ｔ１７＊）を配置することで入力電圧を制限して回路を駆動させている。
例えば、トランジスタ（Ｔ１３＊）（本願発明の第４保護トランジスタ）は、シフト出力Ｇ（ｎ−１）が出力されたときに、トランジスタ（Ｔ１ｎ）のドレインとゲートの電圧が、（Ｖｄｄ−Ｖｔｈ）の電圧となるように制限する。
また、トランジスタ（Ｔ１５＊）（本願発明の第６保護トランジスタ）とトランジスタ（Ｔ１６＊）（本願発明の第７保護トランジスタ）は、第１駆動クロック（ＣＫ１）、あるいは、第２駆動クロック（ＣＫ２）がＨレベルの時に、トランジスタ（Ｔ６ｎ）のドレインとゲートの電圧が、（Ｖｄｄ−Ｖｔｈ）の電圧となるように制限する。
さらに、トランジスタ（Ｔ１４＊）（本願発明の第５保護トランジスタ）とトランジスタ（Ｔ１７＊）（本願発明の第８保護トランジスタ）は、シフト出力Ｇ（ｎ−１）が出力されたときに、オフ状態のトランジスタ（Ｔ４ｎ）とトランジスタ（Ｔ８ｎ）のドレインの電圧が、（Ｖｄｄ−Ｖｔｈ）の電圧となるように制限する。
それ以外の動作は、図２の場合と同様である。
【００２２】
しかし、高電圧の走査電圧を出力するトランジスタ（Ｔ３＊）には、高電圧の駆動クロック（ＣＫ１，ＣＫ２）を直接入力させる必要があるため、太点線で示す出力バッファ護回路（Ｓ−ＣＯＭ）を追加している。
以下に、この出力バッファ護回路（Ｓ−ＣＯＭ）について説明する。
Ｎ４＊は、トランジスタ（Ｔ３＊）と、トランジスタ（Ｔ１０＊）（本願発明の第１保護トランジスタ）との間のノードである。トランジスタ（Ｔ３＊）と、トランジスタ（Ｔ１０＊）は、共に出力用のトランジスタである。
ノード（Ｎ４ｎ）には、トランジスタ（Ｔ１１ｎ）と、トランジスタ（Ｔ１２ｎ）の直列回路が接続されており、トランジスタ（Ｔ１１ｎ）のドレインには、第２駆動クロック（ＣＫ２）が入力されている。
トランジスタ（Ｔ１１＊）（本願発明の第２保護トランジスタ）は電圧制限用のトランジスタであり、トランジスタ（Ｔ１２＊）（本願発明の第３保護トランジスタ）はダイオード接続されたトランジスタである。この構成により、ノード（Ｎ１＊）がＬレベルのとき、第２駆動クロック（ＣＫ２）と同じ位相を持つ（Ｖｄｄ−２Ｖｔｈ）の電圧が、ノード（Ｎ４＊）に印加される。
【００２３】
即ち、第２駆動クロック（ＣＫ２）の電圧は、トランジスタ（Ｔ１１＊）により電圧が制限されるため、ノード（Ｎ５＊）の電圧は（Ｖｄｄ−Ｖｔｈ）となり、さらに、トランジスタ（Ｔ１２＊）を経ることで、（Ｖｄｄ−２Ｖｔｈ）の電圧が、ノード（Ｎ４＊）への入力電圧となる。
図５は、図４に示す出力バッファ保護回路の部分を抜き出した図であり、図６は、図５において、ノード（Ｎ１ｎ）がＬレベルのときの、各部の電圧を説明するための図である。
図６に示すように、ノード（Ｎ１ｎ）がＬレベルのときに、ノード（Ｎ３ｎ）の電圧はＧＮＤとなり、このとき、第２駆動クロック（ＣＫ２）がＨレベルのＶＨＨの電圧のときには、ノード（Ｎ４＊）の電圧は、（Ｖｄｄ−Ｖｔｈ）の電圧となる。
このように、ノード（Ｎ１ｎ）がＬレベルのときに、第２駆動クロック（ＣＫ２）のＨレベルからＧＮＤの電圧まで階段状に低下させることで、トランジスタ（Ｔ３ｎ）の両端に印加される電圧は｛ＶＨＨ−（Ｖｄｄ−Ｖｔｈ）｝、トランジスタ（Ｔ１０ｎ）の両端に印加される電圧は（Ｖｄｄ−Ｖｔｈ）となり、トランジスタ（Ｔ３ｎ，Ｔ１０ｎ）のドレイン−ソース間電圧（Ｖｄｓ）を軽減することができる。
また、図６から、シフト出力Ｇ（ｎ）は、トランジスタ（Ｔ３ｎ）のドレイン−ソース間電圧（Ｖｄｓ）の上限値の２倍の電圧まで出力可能であることが分かる。
【００２４】
図７は、図４に示す各ノードの電圧変化を示すタイミングチャートである。
以下、出力バッファ保護回路（Ｓ−ＣＯＭ）の動作について説明する。
（１）期間ｔ１において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになり、前段のシフト出力Ｇ（ｎ−１）が出力されると、ノード（Ｎ１ｎ）がＨレベルになり、容量素子（Ｃ１ｎ）に充電される。
（２）期間ｔ２において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベルとなると、ブートストラップ効果によりノード（Ｎ１ｎ）の電圧がさらに昇圧される。
それにより、トランジスタ（Ｔ３ｎ，Ｔ１０ｎ）のオン抵抗が低下し、ノード（Ｎ４ｎ）とノード（Ｎ３ｎ）はＨレベルになる。同時に、ノード（Ｎ５ｎ）へ（Ｖｄｄ−Ｖｔｈ）の電圧が印加されるが、ノード（Ｎ４ｎ）は、ノード（Ｎ５ｎ）より高電位であるためトランジスタ（Ｔ１２ｎ）により接続が断たれ、ノード（Ｎ４ｎ）とノード（Ｎ５ｎ）のショートを防止する。
（３）期間ｔ３において、第２駆動クロック（ＣＫ２）がＬレベル、第１駆動クロック（ＣＫ１）がＨレベルになると、ノード（Ｎ４ｎ）もＬレベルとなる。ノード（Ｎ１ｎ）は、出力バッファ保護回路（Ｓ−ＣＯＭ）の追加前の回路と同様に、前段のノード（Ｎ２ｎ−１）により非選択期間Ｌレベルに固定される。
（４）期間ｔ４において、第１駆動クロック（ＣＫ１）がＬレベル、第２駆動クロック（ＣＫ２）がＨレベル、即ち、ノード（Ｎ１ｎ）がＬレベルに固定された状態で、第２駆動クロック（ＣＫ２）がＨレベルになると、ノード（Ｎ４ｎ）に、（Ｖｄｄ−２Ｖｔｈ）の電圧が印加される。
以降、ノード（Ｎ１ｎ）が再びＨレベルになるまで、第２駆動クロック（ＣＫ２）と同じタイミングで、ノード（Ｎ４ｎ）に、（Ｖｄｄ−２Ｖｔｈ）の電圧が印加され、トランジスタ（Ｔ３ｎ，Ｔ１０ｎ）のドレイン−ソース間電圧（Ｖｄｓ）を軽減することができる。
【００２５】
なお、前述の説明では、駆動クロックが高電圧の場合について説明したが、駆動クロックが通常の電圧の場合の駆動においても、Ｖｄｄの電圧を、入力電圧より低電圧に設定することで、出力電圧は入力電圧と同じ電圧であるが、回路駆動はＶｄｄの振幅で行えるため、信頼性を向上させることが可能である。
また、前述の説明では、トランジスタを、全てｎ型のＭＯＳトランジスタで構成する場合について説明したが、電源電圧、駆動クロックのＨレベルとＬレベルとを反転させることで、全てのトランジスタを、ｐ型のＭＯＳトランジスタで構成することも可能である。
また、ＭＯＳトランジスタに代えて、ＭＩＳトランジスタを使用することも可能であるさらに、前述のシフトレジスタを、半導体層がシリコンで構成されるトランジスタで構成し、半導体チップ内の回路とすることも可能である。
さらに、前述した実施例では、本発明を、液晶表示装置のシフトレジスタに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機ＥＬ表示装置などの他の表示装置に使用されるシフトレジスタにも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例のアクティブマトリクス型液晶表示装置の液晶表示パネルの等価回路を示す回路図である。
【図２】従来の単チャンネルシフトレジスタの回路構成を示す回路図である。
【図３】図２に示す各ノードの電圧変化を示すタイミングチャートである。
【図４】本発明の実施例の単チャンネルシフトレジスタの回路構成を示す回路図である。
【図５】図４に示す出力バッファ保護回路の部分を抜き出した図である。
【図６】図５において、ノード（Ｎ１ｎ）がＬレベルのときの、各部の電圧を説明するための図である。
【図７】図４に示す各ノードの電圧変化を示すタイミングチャートである。
【符号の説明】
【００２７】
Ｘ１，Ｘ２,..，Ｘｎ 走査線（ゲート線）
Ｙ１，Ｙ２,..，Ｙｍ 映像線(ソース線、またはドレイン線）
ＸＤＶ 走査線駆動回路
ＹＤＶ 映像線駆動回路
Ｔｎｍ アクティブ素子（薄膜トランジスタ）
Ｃｎｍ 保持容量
Ｃｌｃ 液晶容量
ＣＴ 対向電極（共通電極）
Ｓ−ＣＯＭ 出力バッファ保護回路
ＣＫ１，ＣＫ２ 駆動クロック
ΦＩＮ スタートパルス
Ｔ１＊〜Ｔ１７＊ ｎ型ＭＯＳトランジスタ
Ｃ１＊，Ｃ２＊ 容量素子
Ｎ１＊〜Ｎ７＊ ノード
【特許請求の範囲】
【請求項１】
複数の画素を有する表示パネルと、
各画素を駆動する駆動回路とを有し、
前記駆動回路には、電圧レベルがＶＨの電圧レベルと、ＶＬの電圧レベルとの間で変化する駆動クロックが入力され、
前記駆動回路は、オン状態の時に前記クロックを取り込み、出力端子から出力する表示装置であって、
第１電極に前記駆動クロックが入力されるトランジスタと、
前記トランジスタの前記第２電極と前記端子との間に接続され、制御電極が前記トランジスタの制御電極に接続される第１保護トランジスタと、
第２電極に前記駆動クロックが入力され、制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、
前記第２保護トランジスタの第１電極と、前記トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、
ＶＬ＜ＶＤＤ＜ＶＨを満足することを特徴とする表示装置。
【請求項２】
複数の画素を有する表示パネルと、
前記各画素を駆動する駆動回路とを備え、
前記駆動回路は、シフトレジスタを有し、
前記シフトレジスタには、ＶＨの電圧レベルとＶＬの電圧レベルとの間で変化する第１駆動クロックと、前記第１駆動クロックとは位相が異なりＶＨの電圧レベルとＶＬの電圧レベルとの間で変化する第２駆動クロックとが入力され、
前記シフトレジスタは、複数段の基本回路で構成され、
前記各基本回路は、前段からの転送データが入力されているときに前記第１駆動クロックあるいは前記第２駆動クロックを取り込み、出力端子から自段のシフト出力として出力するとともに、転送データとして次段の基本回路に転送する表示装置であって、
前記各基本回路は、制御電極に前段からの転送データが入力される第１トランジスタと、
前記第１トランジスタの第２電極と前記出力端子との間に接続され、制御電極が前記第１トランジスタの制御電極に接続される第１保護トランジスタと、
制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、
前記第２保護トランジスタの第１電極と、前記第１トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、
奇数番目の基本回路において、前記第１トランジスタの第１電極と前記第２保護トランジスタの前記第２電極とには、前記第１駆動クロックが入力され、
偶数番目の基本回路において、前記第１トランジスタの第１電極と前記第２保護トランジスタの前記第２電極とには、前記第２駆動クロックが入力され、
ＶＬ＜ＶＤＤ＜ＶＨを満足することを特徴とする表示装置。
【請求項３】
前記各基本回路は、前段からの転送データが入力されるダイオード接続の第２トランジスタと、
前記第１トランジスタの制御電極と前記出力端子との間に接続される第１容量素子と、
前記第２トランジスタの第１電極と前記第１トランジスタの制御電極との間に接続され、制御電極にＶＤＤの電圧が入力される第３トランジスタと、
前記出力端子と次段のダイオード接続の第２トランジスタとの間に接続される第４保護トランジスタを有することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記各基本回路は、前記出力端子と基準電圧との間に接続される第１リセットトランジスタと、第５保護トランジスタの直列回路とを有し、
奇数番目の基本回路の前記第１リセットトランジスタの制御電極には、前記第２駆動クロックが入力され、
偶数番目の基本回路の前記第１リセットトランジスタの制御電極には、前記第１駆動クロックが入力され、
前記第５保護トランジスタの制御電極には、ＶＤＤの電圧が入力されることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記各基本回路は、前記ダイオード接続の第２トランジスタの第１電極と、前記基準電圧との間に接続される第２リセットトランジスタを有し、
前記第２リセットトランジスタの制御電極には、前段のリセット信号が入力されることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記各基本回路は、ダイオード接続の第４トランジスタと、
前記第５トランジスタと、
前記第５トランジスタの第２電極と制御電極との間に接続される第２容量素子と、
前記第５トランジスタの第１電極と基準電圧との間に接続され、制御電極が前記第２トランジスタの第１電極に接続される第３リセットトランジスタと、
前記第５トランジスタの第２電極と、前記ダイオード接続の第４トランジスタの第１電極との間に接続され、制御電極にＶＤＤの電圧が入力される第６保護トランジスタと、
第１電極が前記第５トランジスタの制御電極に接続され、制御電極にＶＤＤの電圧が入力される第７保護トランジスタと、
前記出力端子と基準電圧との間に接続される第４リセットトランジスタと、第８保護トランジスタの直列回路とを有し、
前記第８保護トランジスタの制御電極には、ＶＤＤの電圧が入力され、
前記第５トランジスタの第１電極の電圧は、リセット信号として、前記第４リセットトランジスタの制御電極と、次段の基本回路の前記第２リセットトランジスタの制御電極に入力され、
奇数番目の基本回路において、前記第４トランジスタの制御電極と第２電極とには、前記第２駆動クロックが入力され、
前記第７保護トランジスタの第２電極には、前記第１駆動クロックが入力され、
偶数番目の基本回路において、前記第４トランジスタの制御電極と第２電極とには、前記第１駆動クロックが入力され、
前記第７保護トランジスタの第２電極には、前記第２駆動クロックが入力されることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記各トランジスタは、ｎ型の電界効果トランジスタであることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記各トランジスタは、ｐ型の電界効果トランジスタであることを特徴とする請求項６に記載の表示装置。
【請求項９】
前記各トランジスタは、半導体層が基板上に形成されたポリシリコンで構成されることを特徴とする請求項７または請求項８に記載の表示装置。
【請求項１０】
前記表示装置は、液晶表示装置であることを特徴とする請求項９に記載の表示装置。
【請求項１】
複数の画素を有する表示パネルと、
各画素を駆動する駆動回路とを有し、
前記駆動回路には、電圧レベルがＶＨの電圧レベルと、ＶＬの電圧レベルとの間で変化する駆動クロックが入力され、
前記駆動回路は、オン状態の時に前記クロックを取り込み、出力端子から出力する表示装置であって、
第１電極に前記駆動クロックが入力されるトランジスタと、
前記トランジスタの前記第２電極と前記端子との間に接続され、制御電極が前記トランジスタの制御電極に接続される第１保護トランジスタと、
第２電極に前記駆動クロックが入力され、制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、
前記第２保護トランジスタの第１電極と、前記トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、
ＶＬ＜ＶＤＤ＜ＶＨを満足することを特徴とする表示装置。
【請求項２】
複数の画素を有する表示パネルと、
前記各画素を駆動する駆動回路とを備え、
前記駆動回路は、シフトレジスタを有し、
前記シフトレジスタには、ＶＨの電圧レベルとＶＬの電圧レベルとの間で変化する第１駆動クロックと、前記第１駆動クロックとは位相が異なりＶＨの電圧レベルとＶＬの電圧レベルとの間で変化する第２駆動クロックとが入力され、
前記シフトレジスタは、複数段の基本回路で構成され、
前記各基本回路は、前段からの転送データが入力されているときに前記第１駆動クロックあるいは前記第２駆動クロックを取り込み、出力端子から自段のシフト出力として出力するとともに、転送データとして次段の基本回路に転送する表示装置であって、
前記各基本回路は、制御電極に前段からの転送データが入力される第１トランジスタと、
前記第１トランジスタの第２電極と前記出力端子との間に接続され、制御電極が前記第１トランジスタの制御電極に接続される第１保護トランジスタと、
制御電極にＶＤＤの電圧が入力される第２保護トランジスタと、
前記第２保護トランジスタの第１電極と、前記第１トランジスタの前記第２電極との間に接続されるダイオード接続の第３保護トランジスタとを有し、
奇数番目の基本回路において、前記第１トランジスタの第１電極と前記第２保護トランジスタの前記第２電極とには、前記第１駆動クロックが入力され、
偶数番目の基本回路において、前記第１トランジスタの第１電極と前記第２保護トランジスタの前記第２電極とには、前記第２駆動クロックが入力され、
ＶＬ＜ＶＤＤ＜ＶＨを満足することを特徴とする表示装置。
【請求項３】
前記各基本回路は、前段からの転送データが入力されるダイオード接続の第２トランジスタと、
前記第１トランジスタの制御電極と前記出力端子との間に接続される第１容量素子と、
前記第２トランジスタの第１電極と前記第１トランジスタの制御電極との間に接続され、制御電極にＶＤＤの電圧が入力される第３トランジスタと、
前記出力端子と次段のダイオード接続の第２トランジスタとの間に接続される第４保護トランジスタを有することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記各基本回路は、前記出力端子と基準電圧との間に接続される第１リセットトランジスタと、第５保護トランジスタの直列回路とを有し、
奇数番目の基本回路の前記第１リセットトランジスタの制御電極には、前記第２駆動クロックが入力され、
偶数番目の基本回路の前記第１リセットトランジスタの制御電極には、前記第１駆動クロックが入力され、
前記第５保護トランジスタの制御電極には、ＶＤＤの電圧が入力されることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記各基本回路は、前記ダイオード接続の第２トランジスタの第１電極と、前記基準電圧との間に接続される第２リセットトランジスタを有し、
前記第２リセットトランジスタの制御電極には、前段のリセット信号が入力されることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記各基本回路は、ダイオード接続の第４トランジスタと、
前記第５トランジスタと、
前記第５トランジスタの第２電極と制御電極との間に接続される第２容量素子と、
前記第５トランジスタの第１電極と基準電圧との間に接続され、制御電極が前記第２トランジスタの第１電極に接続される第３リセットトランジスタと、
前記第５トランジスタの第２電極と、前記ダイオード接続の第４トランジスタの第１電極との間に接続され、制御電極にＶＤＤの電圧が入力される第６保護トランジスタと、
第１電極が前記第５トランジスタの制御電極に接続され、制御電極にＶＤＤの電圧が入力される第７保護トランジスタと、
前記出力端子と基準電圧との間に接続される第４リセットトランジスタと、第８保護トランジスタの直列回路とを有し、
前記第８保護トランジスタの制御電極には、ＶＤＤの電圧が入力され、
前記第５トランジスタの第１電極の電圧は、リセット信号として、前記第４リセットトランジスタの制御電極と、次段の基本回路の前記第２リセットトランジスタの制御電極に入力され、
奇数番目の基本回路において、前記第４トランジスタの制御電極と第２電極とには、前記第２駆動クロックが入力され、
前記第７保護トランジスタの第２電極には、前記第１駆動クロックが入力され、
偶数番目の基本回路において、前記第４トランジスタの制御電極と第２電極とには、前記第１駆動クロックが入力され、
前記第７保護トランジスタの第２電極には、前記第２駆動クロックが入力されることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記各トランジスタは、ｎ型の電界効果トランジスタであることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記各トランジスタは、ｐ型の電界効果トランジスタであることを特徴とする請求項６に記載の表示装置。
【請求項９】
前記各トランジスタは、半導体層が基板上に形成されたポリシリコンで構成されることを特徴とする請求項７または請求項８に記載の表示装置。
【請求項１０】
前記表示装置は、液晶表示装置であることを特徴とする請求項９に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−３９４００（Ｐ２０１０−３９４００Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２０４９５５（Ｐ２００８−２０４９５５）
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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