適応型メモリ状態区分を備えるNANDフラッシュメモリセルアレイおよび方法
NAND型フラッシュメモリはNANDストリングの形に構成され、それぞれのNANDストリングは一連の直列メモリセルであって、ストリング両端の選択トランジスタを通じてビット線かソース線へ接続される。NANDストリングの両端付近のメモリセルは特に、プログラムディスターブによるエラーを被りやすい。エラーを克服するため、両端付近のメモリセルを除くメモリセルは多数のビットデータを蓄積するように区分し、両端付近のメモリセルには比較的少ないビットを蓄積する、適応型メモリ状態区分方式を使用する。このようにNANDストリングの両端付近のメモリセルに比較的少ないビットを蓄積することで、エラーを克服するにあたって十分なマージンを提供する。例えば2ビットデータを蓄積するように設計されたメモリでは、2ビットデータの1ビットをNANDストリングの両端付近のセルに各々蓄積するように構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般的にはフラッシュEEPROM(電気的に消去可能でプログラム可能な読み出し専用メモリ)タイプの不揮発性半導体メモリに関し、より具体的にはNANDタイプのメモリセルアレイを操作し、かつNANDストリングの末端付近でプログラムディスターブに対処する構造および方法に関する。
【背景技術】
【0002】
現在、商業的に成功を収めた不揮発性メモリ製品が、特にフラッシュEEPROMセルアレイを使用する形状因子の小さいカードの形で、数多く使われている。
【0003】
NAND構造を使用するフラッシュメモリシステムの一例では、メモリセルとして機能する複数の電荷蓄積トランジスタを2つの選択ゲートの間に挟んで直列に配置する。NANDアレイは、両端の選択トランジスタを通じてビット線と基準電位との間で一連のメモリセル(NANDストリング)として接続されたいくつかのメモリセル、例えば8、16、32個のメモリセルを有する。ワード線は異なる直列ストリングの中にあるセルのコントロールゲートに接続される。
【0004】
フラッシュメモリセルをプログラムするにはコントロールゲートにプログラム電圧を印加し、ビット線を接地することによりセルのしきい値電圧を上げる。プログラム電圧はワード線へ接続された全てのセルに印加されるため、ワード線上の選択されていないセル(プログラムすべきではないセル)も意図せずプログラムされることがある。選択されたワード線上で選択されていないセルが意図せずプログラムされることを「プログラムディスターブ」という。
【0005】
より多くの情報を効率よく蓄積しプログラムディスターブを防ぐため、NANDメモリセルのプログラミング手法を改善する継続的取り組みがなされている。
【0006】
したがって、高性能・高容量不揮発性メモリが一般に求められている。特に、読み出しとプログラミングの性能が高く、コンパクトで効率的でありながら読み出し/書き込み回路におけるデータ処理に幅広く対応する改良されたプロセッサを備える、コンパクトな不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第5,570,315号
【特許文献2】米国特許第5,774,397号
【特許文献3】米国特許第6,046,935号
【特許文献4】米国特許第6,456,528号
【特許文献5】米国特許第6,522,580号
【特許文献6】米国公開特許出願第2006−0198195号
【特許文献7】米国特許出願第11/407,816号
【特許文献8】米国特許第6,657,891号
【発明の概要】
【0008】
NAND型フラッシュメモリはNANDストリングの形に構成され、それぞれのNANDストリングは一連の直列メモリセルであって、ストリング両端の選択トランジスタを通じてビット線かソース線へ接続される。NANDストリングの両端付近のメモリセルは特に、プログラムディスターブによるエラーを被りやすい。エラーを克服するため、両端付近のメモリセルを除くメモリセルは多数のビットデータを蓄積するように区分し、両端付近のメモリセルには比較的少ないビットを蓄積する適応型メモリ状態区分方式を使用する。このようにNANDストリングの両端付近のメモリセルに比較的少ないビットを蓄積することで、エラーを克服するにあたって十分なマージンを提供する。
【0009】
1セル当たり2ビットを蓄積するようにメモリを設計する一実施形態において、そのような2ビット1単位のうち1つのビットはNANDストリングの一端に隣接するメモリセルに蓄積でき、もう1つのビットは他端に隣接する別のメモリセルに蓄積できる。
【0010】
1セル当たり3ビットを蓄積するようにメモリを設計する別の実施形態において、そのような3ビット1単位のうち2つのビットは一端のメモリセルに蓄積でき、1つのビットは他端のメモリセルに蓄積できる。
【0011】
本発明には、既存のメモリシステムをこの適応型方式に対応する形に容易く修正できるという利点がある。2ビットまたは3ビットメモリシステムの場合に同じメモリ容量を維持するには、高々1つの追加メモリセルを既存のNANDチェーンに加えればよい。
【0012】
本発明のさらなる特徴と利点は、この後に続くこれの好適な実施形態の説明を添付の図面と併せて解釈することで理解されるであろう。
【図面の簡単な説明】
【0013】
【図1A】NANDストリングの上面図である。
【図1B】NANDストリングの同等の回路図である。
【図1C】図1AのNANDストリングの断面図である。
【図2A】3つのNANDストリングを描いた回路図である。
【図2B】8セルNANDストリングのプログラミングを示す。
【図2C】8セルNANDストリングでセルフブースティング手法の効果を示す。
【図2D】8セルNANDストリングでGIDL効果を示す。
【図2E】メモリセルがプログラムされるときの中間電圧印加を示す。
【図2F】ワード線WL0をプログラムするときのGIDL効果を示す。
【図3A】本発明の各種態様を実装する不揮発性メモリシステムの一実施形態のブロック図である。
【図3B】メモリアレイ編成の一例を示す。
【図4A】従来のグレイコードを使用し2ビットのデータを各メモリセルに蓄積する場合の4状態メモリアレイにおけるしきい値電圧分布を示す。
【図4B】グレイコードを使用する既存の2行程プログラミング方式における下位ページプログラミングを示す。
【図4C】グレイコードを使用する既存の2行程プログラミング方式における上位ページプログラミングを示す。
【図4D】グレイコードで符号化される4状態メモリの下位ビットを識別するための読み出し操作を示す。
【図4E】グレイコードで符号化される4状態メモリの上位ビットを識別するための読み出し操作を示す。
【図5A】LM符号を使用し各メモリセルに2ビットのデータを蓄積する場合の4状態メモリアレイのしきい値電圧分布を示す。
【図5B】LM符号を使用する既存の2ラウンドプログラミング方式における下位ページプログラミングを示す。
【図5C】LM符号を使用する既存の2ラウンドプログラミング方式における上位ページプログラミングを示す。
【図5D】LM符号で符号化される4状態メモリの下位ビットを識別するための読み出し操作を示す。
【図5E】LM符号で符号化される4状態メモリの上位ビットを識別するための読み出し操作を示す。
【図6A】従来型NANDストリングの種々のメモリセルでGIDL誘導エラーの効果を示す。
【図6B】図6Aに対応する典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。
【図7A】NANDストリングでメモリセルチェーンの末端に追加のダミーメモリセルを導入する先行の解決手段を示す。
【図7B】図7Aと同様のダミーセルを加えた典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。
【図7C】図7Aと同様のダミーセル2個を加えた典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。
【図8A】本発明の一般的な実施形態に従ってNANDストリングの末端メモリセルでGIDLエラーを克服する方式を示す。
【図8B】図8Aの適応型メモリ状態区分方式による典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。
【図8C】図5A〜図5Eに記載された2ビットLM符号化を使用する好適な代替方式を示す。
【図9】適応型メモリ区分方式を示すフロー図である。
【発明を実施するための形態】
【0014】
好適な実施形態の理解を促すため、NANDストリングの一般的構成および動作を説明する。その後、一般的構成を参照しながら好適な実施形態の具体的構成および動作を説明する。
【0015】
NAND構造の概説
図1Aは、2つの選択ゲートの間に多数の直列トランジスタを挟むNAND構造の上面図を示す。直列のトランジスタと選択ゲートはNANDストリングと呼ばれる。(トランジスタとゲートは不揮発性蓄積素子と呼ばれることもある。)図1Aは4メモリセルNANDストリングを示す。図1Bは図1Aと同等の回路を示す。
【0016】
図1Aおよび図1Bに描かれたNANDストリングは、第1の選択ゲート120と第2の選択ゲート122との間に挟まれた4つの直列トランジスタ100、102、104、および106を含む。選択ゲート120はNANDストリングをビット線126へ接続する。選択ゲート122はNANDストリングをソース線128へ接続する。選択ゲート120は、選択ゲート120のコントロールゲート120CGにしかるべき電圧を印加することによって制御される。選択ゲート122は、選択ゲート122のコントロールゲート122CGにしかるべき電圧を印加することによって制御される。トランジスタ100、102、104、および106はそれぞれコントロールゲートとフローティングゲートとを有する。例えば、トランジスタ100はコントロールゲート100CGとフローティングゲート100FGとを含む。トランジスタ102はコントロールゲート102CGとフローティングゲート102FGとを含む。トランジスタ104はコントロールゲート104CGとフローティングゲート104FGとを含む。トランジスタ106はコントロールゲート106CGとフローティングゲート106FGとを含む。コントロールゲート100CGはワード線WL3へ接続し、コントロールゲート102CGはワード線WL2へ接続し、コントロールゲート104CGはワード線WL1へ接続し、コントロールゲート106CGはワード線WL0へ接続する。
【0017】
図1Cは、前述したNANDストリング142の断面図である。図1Cに描かれているように、NANDストリングのトランジスタ(セルまたはメモリセルとも呼ばれる)はpウェル領域140に形成されている。それぞれのトランジスタは、コントロールゲート(100CG、102CG、104CG、および106CG)とフローティングゲート(100FG、102FG、104FG、および106FG)とからなる積層ゲート構造を含む。フローティングゲートはpウェル領域140表面の酸化膜上に形成されている。コントロールゲートはフローティングゲートの上にあり、コントロールゲートとフローティングゲートは酸化膜で隔てられている。
【0018】
図1Cは、選択トランジスタ120および122のコントロールゲートとフローティングゲートを描いているように見える。しかし、トランジスタ120および122の場合は、コントロールゲートとフローティングゲートがともに接続されている。メモリセル(100、102、104、および106)のコントロールゲートはワード線を形成する。N+拡散層130、132、134、136、および138が隣接するセル間で共有されることにより、セルは互いに直列に接続されNANDストリングを形成する。これらのN+拡散層が各セルのソースとドレインを形成する。例えば、N+拡散層130はトランジスタ122にとってのドレインとして機能しかつトランジスタ106にとってのソースとして機能し、N+拡散層132はトランジスタ106にとってのドレインとして機能しかつトランジスタ104にとってのソースとして機能し、N+拡散層134はトランジスタ104にとってのドレインとして機能しかつトランジスタ102にとってのソースとして機能し、N+拡散層136はトランジスタ102にとってのドレインとして機能しかつトランジスタ100にとってのソースとして機能し、N+拡散層138はトランジスタ100にとってのドレインとして機能しかつトランジスタ120にとってのソースとして機能する。N+拡散層126はNANDストリングのビット線へ接続し、N+拡散層128は多数のNANDストリングの共通ソース線へ接続する。
【0019】
図1A〜図1CはNANDストリングにおける4つのメモリセルを示しているが、4つのトランジスタの使用は一例にすぎない。NANDストリングは3個以下のメモリセルを有することもあれば、5個以上のメモリセルを有することもある。例えば、NANDストリングによっては8個のメモリセル(図2B〜図2Fとの関係で後ほど図に示すとともに説明する)、16個のメモリセル、32個のメモリセルを含み得る。ここでの論述は、NANDストリングにおける特定のメモリセル数に限定されない。
【0020】
図2Aは、3つのNANDストリング202、204、および206のメモリアレイを示し、より多くのNANDストリングを有する。図2AのNANDストリングはそれぞれ2つの選択トランジスタと4つのメモリセルとを含む。例えば、NANDストリング202は選択トランジスタ220および230とメモリセル222、224、226、および228とを含む。NANDストリング204は選択トランジスタ240および250とメモリセル242、244、246、および248とを含む。各ストリングはそれぞれの選択トランジスタ(例えば、選択トランジスタ230と選択トランジスタ250)によってソース線へ接続される。選択線SGSはソース側選択ゲートを制御するために使用する。種々のNANDストリングは、選択線SGDによって制御される選択トランジスタ220、240等により、それぞれのビット線へ接続される。
【0021】
選択線は別の実施形態において必ずしも共通である必要はない。ワード線WL3は、メモリセル222およびメモリセル242のコントロールゲートへ接続する。ワード線WL2は、メモリセル224およびメモリセル244のコントロールゲートへ接続する。ワード線WL1は、メモリセル226、メモリセル246、およびメモリセル250のコントロールゲートへ接続する。ワード線WL0は、メモリセル228およびメモリセル248のコントロールゲートへ接続する。見て分かるように、それぞれのビット線とNANDストリングによってメモリセルアレイの列が構成される。ワード線(WL3、WL2、WL1、およびWL0)によってアレイの行が構成され、前述したように、ワード線は行内の各メモリセルのコントロールゲートを接続する。
【0022】
図2Bは、8メモリセルNANDストリングの一例を示す。WL4〜WL7(メモリセル222A〜228A用)として追加のワード線が見られ、ワード線WL0〜WL3と同様の働きをする。
【0023】
それぞれのメモリセルはデータ(アナログまたはデジタル)を蓄積できる。1ビットのデジタルデータを蓄積する場合はメモリセルのしきい値電圧の範囲が2つの範囲に分かれ、論理データ「1」および「0」が割り当てられる。NAND型フラッシュメモリの一例において、メモリセルが消去された後のしきい値電圧は負であって、論理「1」と定義する。プログラム操作後のしきい値電圧は正であって、論理「0」と定義する。しきい値電圧が負のときに読み出しを試みるとメモリセルはオンになり、論理1の蓄積を指示する。しきい値電圧が正のときに読み出し操作を試みるとメモリセルはオンにならず、論理0の蓄積を指示する。
【0024】
メモリセルは、複数のレベルの情報(または「データ」)、例えば複数のビットのデジタルデータを、蓄積することもある。複数のレベルのデータを蓄積する場合は、しきい値電圧の範囲がデータのレベル数に分かれる。例えば4レベルの情報を蓄積するなら、4つのしきい値電圧範囲がデータ値「11」、「10」、「01」、および「00」に割り当てられる。NAND型メモリの一例において、消去操作後のしきい値電圧は負であって、「11」と定義する。「10」、「01」、および「00」の状態には正のしきい値電圧を使用する。
【0025】
本願明細書において参照により援用されている、米国特許第5,570,315号(特許文献1)、第5,774,397号(特許文献2)、第6,046,935号(特許文献3)、第6,456,528号(特許文献4)、および第6,522,580号(特許文献5)にはNAND型フラッシュメモリとその動作の例が提示されている。
【0026】
プログラムディスターブ
フラッシュメモリセルをプログラムするときにはコントロールゲートにプログラム電圧を印加し、ビット線を接地する。pウェルからフローティングゲートの中には電子が注入される。フローティングゲートに電子が蓄積するとフローティングゲートは負に帯電し、セルのしきい値電圧は上がる。プログラムの対象となるセルのコントロールゲートにプログラム電圧を印加するには、そのプログラム電圧を該当するワード線に沿って印加する。前述したように、そのワード線は同じワード線を利用する別のNANDストリングの1セルにも接続している。例えば図2Aのセル224をプログラムするときには、同じワード線を共有するセル244のコントロールゲートにもプログラム電圧が印加されることになる。
【0027】
ワード線上の1セルをプログラムし、同じワード線に接続された別のセルはプログラムしない場合は、例えばセル224はプログラムしセル244はプログラムしない場合は、問題が生じる。プログラム電圧はワード線へ接続された全てのセルに印加されるため、ワード線上の選択されていないセル(プログラムすべきではないセル)も意図せずプログラムされることがある。例えばセル224をプログラムするときには、セル244が意図せずプログラムされる心配がある。選択されたワード線上で選択されていないセルが意図せずプログラムされることを「プログラムディスターブ」という。
【0028】
プログラムディスターブを防ぐには数通りの手法がある。「セルフブースティング」として知られている一方法では、選択されていないビット線を電気的に隔離し、プログラミング中は選択されていないワード線にパス電圧(例えば10ボルト)を印加する。選択されていないワード線が選択されていないビット線へ結合し、選択されていないビット線のチャネルに電圧(例えば8ボルト)が発生することによってプログラムディスターブを抑える。セルフブースティングによってチャネルに生じる電圧ブーストはトンネル酸化物の電圧を下げる傾向があり、プログラムディスターブを抑える。図2Cは、ブーストされたチャネル252を含むセルフブースティング手法の一例を示す。
【0029】
NANDストリングはソース側からドレイン側にかけて、例えばメモリセル228からメモリセル228Aにかけて、プログラムするのが普通である(しかし、必ずしもそうとは限らない)。NANDストリングの最後の(または最後に近い)メモリセルをプログラムしようとするときに、禁止されたストリング(例えばストリング204)上のプログラム済みセルの全部または殆どがプログラムされていたなら、プログラム済みセルのフローティングゲートには負電荷が存在する。このフローティングゲート上の負電荷のためのブースト電位は十分に高くならず、最後の数ワード線でプログラムディスターブが生じるおそれがある。例えば、セル222をプログラムするときにセル248、246、および244がプログラムされていたなら、それらのトランジスタ(244、246、および248)のフローティングゲートは負電荷を持ち、これがセルフブースティングプロセスのブーストレベルを制限し、セル242でプログラムディスターブを引き起こすおそれがある。
【0030】
ローカルセルフブースティング(「LSB」)と消去済みエリアセルフブースティング(「EASB」)
前述したセルフブースティングの問題には、ローカルセルフブースティング(「LSB」)と消去済みエリアセルフブースティング(「EASB」)という2つの方式で取り組みがなされてきた。LSBとEASBはいずれも、禁止されているセルのチャネルからプログラム済みセルのチャネルを隔離することを試みる。例えばLSBとEASBで図2A(または図2B)のセル224をプログラムする場合は、プログラム済みセル(246および248)からセル244のチャネルを隔離することによってセル244におけるプログラミングの禁止を試みる。
【0031】
LSB手法の場合はプログラムするセルのビット線を接地し、禁止されるセルを含むストリングのビット線はVddである。選択されたワード線にはプログラム電圧Vpgm(例えば20ボルト)をかける。選択されたワード線に隣接するワード線は0ボルトで、選択されていない残りのワード線はVpassである。例えば図2Aで、ビット線202は0ボルトで、ビット線204はVddである。ドレイン選択SGDはVddで、ソース選択SGSは0ボルトである。(セル224をプログラムするため)選択されたワード線WL2はVpgmである。隣接するワード線WL1およびWL3は0ボルトで、その他のワード線(例えばWL0)はVpassである。同じことが図2Bの8メモリセルNANDストリングにも見られる。
【0032】
EASBは、ソース側の隣接するワード線だけが0ボルトになる点を除けばLSBと同様である。図2DはEASBの一例を示す。WL5をプログラムする場合はWL4を0ボルトにしてチャネルを分離し、WL3はVpassにする。Vpassは、一実施形態において、7〜10ボルトである。Vpassが低すぎると、プログラムディスターブを防ぐにあたってチャネルのブーストが不十分になる。Vpassが高すぎると選択されていないワード線がプログラムされる。
【0033】
ゲート誘導ドレイン漏れ(GIDL)
LSBとEASBによってセルフブースティングは改善するが、ソース側の隣接するセル(セル246はセル244のソース側の隣接するセル)でプログラミングか消去が行われるか否かによって問題が生じることがある。ソース側の隣接するセルがプログラムされるなら、そのソース側の隣接するセルのフローティングゲートには負電荷がある。コントロールゲートには0ボルトが印加される。負に帯電したゲートの下で極度の逆バイアス接合が生じ、ゲート誘導ドレイン漏れ(GIDL)が起こる。GIDLにともない電子はバンド間(B−Bトンネリング)によってブーストチャネルの中に漏れる。ソース側の隣接するセルをプログラムしドレイン接合をブーストする場合には必ず、GIDLとともに接合部に大きなバイアスと低または負のゲート電圧が発生する。GIDLによってブースト電圧は時期尚早に漏れ、プログラミングエラーを招く。セル寸法のスケール化に要求される極端なドープ接合でGIDLはいっそう深刻になる。漏れ電流が十分に高ければチャネル領域のブースト電位が下がり、プログラムディスターブが生じる。プログラムするワード線がドレインに近いほど、ブーストされた接合部の電荷は少なくなる。このため、ブーストされた接合部の電圧は急速に下がり、プログラムディスターブが生じる。漏れ電流が十分に高くなくても、GIDLによって誘導される電子はゲートとチャネルの間の高電場で容易くフローティングゲートに注入される。これもプログラムディスターブの原因となる。
【0034】
図2Dは、WL5にVpgmを印加し、WL4を0ボルトにして、その他のワード線にVpassを印加する場合のGIDLの一例を示す。pウェルに正電荷が漏れ、残された電子がフローティングゲートに注入される様子が見られる。
【0035】
ダイサイズを小さくするためにワード線の間隔を縮めていくと、WL−SG(ワード線と選択ゲートとの結合)による雑音やGIDLによるプログラムディスターブ等、リソグラフィのある段階でさらなる問題が現れる。例えば、ワード線の縮小にともないWL−SG結合容量は増加する。その結果、結合雑音がおさまるまでの待ち時間は長くなる。
【0036】
ワード線の縮小にともない電界密度も高くなるから、NANDストリングの両端に位置するメモリセルをプログラムするときのGIDLエラーはいっそう顕著になる。
【0037】
これまでのアプローチでは、電界密度を緩和しWL−SG結合雑音を減らすため、選択ゲートトランジスタ(例えば、図2Aの選択トランジスタ230)と隣接するメモリトランジスタ(例えば、メモリセル228)との間隔を広くする。しかし、そうするとNANDストリングが長くなり、ダイサイズ縮小の要望にそぐわない。また、WL−WLに対するSG−WLの急激なライン/スペース変化のため、より深刻なリソグラフィ問題が生じる。 米国公開特許出願第2006−0198195号(特許文献6)は、GIDLを抑える改良セルフブースティング方法を開示している。その手法では、プログラムするセルの隣のメモリセルに別の電圧VGPを印加する。これを示す図2EではWL5をプログラムし、WL4にはVGPを印加し、WL3には0ボルトを印加する。こうして、選択されたWL(VPGM)のまわりでWL電圧は徐々に低くなる。例えばVPGM(24V)−VPASS(10V)−VGP(4V)−VISO(0V)となる。これにより、Nを最後のワード線とするWL1からWLNにかけてのプログラミングでGIDLは減少する。しかし、WL0をプログラムする場合は選択トランジスタ側に隣接するワード線が存在しないため、この手法は破綻する。図2Fは、ストリングの末端でなおGIDL問題が生じることを示す。例えば、WL0にVpgmを印加する場合はバンド間(B−B)トンネリングによってGIDLが生じる。
【0038】
2006年4月20日に出願された「Method and System for Flash Memory Devices」という米国特許出願第11/407,816号(特許文献7)は、ストリングの末端に位置するメモリセルと選択ゲートとの間にダミーメモリセルを挿入することによって、ストリングの末端におけるGIDL問題に対処する。このダミーメモリセルのコントロールゲートはダミーワード線(WL)に結合する。ダミーWLのバイアスを制御することにより、米国公開特許出願第2006−0198195号(特許文献6)と同様にGIDLを抑えることができる。ダミーWLはSG−WL間の雑音も防ぐ。ドレイン側GIDLのほかにソース側GIDLを抑えるには、NANDストリングの各端で2つのダミーメモリセルと2本のWLを追加する必要がある。ダミーメモリセルはデータを蓄積せず、NANDストリングのサイズがさらに拡大するという不利点がある。
【0039】
NANDストリングにおける適応型メモリ状態区分
NAND型フラッシュメモリはNANDストリングの形に構成され、それぞれのNANDストリングは一連の直列メモリセルであって、ストリング両端の選択トランジスタを通じてビット線かソース線へ接続される。NANDストリングの両端付近のメモリセルは特に、プログラムディスターブによるエラーを被りやすい。
【0040】
本発明の一般的な態様によると、適応型メモリ状態区分方式を用いてNANDストリング両端におけるエラーを克服する。NANDストリングで両端付近のメモリセルを除くメモリセルは2ビット以上のデータを蓄積するように区分し、両端付近のメモリセルには他のセルより少ないビットを蓄積する。このようにNANDストリングの両端付近のメモリセルに比較的少ないビットを蓄積することで、エラーを克服するにあたって十分なマージンを提供する。例えば1セル当たり2ビットを蓄積するように設計されたメモリでは、2つのビットを個別のビットとして両端付近の2つのメモリセルに蓄積する。
【0041】
フラッシュメモリシステム
図3Aは、本発明の実装に用いるフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ302は、列制御回路304と、行制御回路306と、cソース制御回路310と、pウェル制御回路308とによって制御される。メモリセルに蓄積されたデータを読み出すため、プログラム操作中にメモリセルの状態を判定するため、そしてビット線の電位レベルを制御してプログラミングを促したりプログラミングを禁止したりするため、列制御回路304はメモリセルアレイ302のビット線へ接続する。ワード線のいずれか1つを選択するため、読み出し電圧を印加するため、列制御回路304によって制御されるビット線電位レベルと結合したプログラム電圧を印加するため、そして消去電圧を印加するため、行制御回路306はワード線へ接続する。cソース制御回路310はメモリセルへ接続された共通ソース線(図3Bで「Cソース」と標示)を制御する。pウェル制御回路308はpウェル電圧を制御する。
【0042】
メモリセルに蓄積されたデータは列制御回路304によって読み出され、データ入力/出力バッファ312を通じて外部I/O線へ出力される。メモリセルに蓄積するプログラムデータは外部I/O線を通じてデータ入力/出力バッファ312へ入力され、列制御回路304へ転送される。外部I/O線はコントローラ318へ接続する。
【0043】
フラッシュメモリ装置を制御するコマンドデータは、コントローラ318へ入力される。コマンドデータは要求された操作をフラッシュメモリに知らせる。入力コマンドは状態マシン316へ転送され、状態マシン316は列制御回路304と、行制御回路306と、cソース制御310と、pウェル制御回路308と、データ入力/出力バッファ312とを制御する。状態マシン316は、READY/BUSY、PASS/FAIL等、フラッシュメモリのステータスデータを出力することもできる。
【0044】
コントローラ318は、パーソナルコンピュータ、デジタルカメラ、個人用携帯情報端末(PDA)等のホストシステムに接続され、または接続可能である。コントローラはホストと通信し、ホストは、メモリアレイ302でデータの蓄積や読み出しを行うコマンドを起動するほか、そのようなデータを提供または受信する。コントローラ318は、状態マシン316と通信するコマンド回路314が解釈し実行できるコマンド信号にコマンドを変換する。コントローラ318は通常、メモリアレイで読み書きするユーザデータ用のバッファメモリを内蔵する。典型的メモリシステムは、コントローラ318を含む1つの集積回路と1つ以上の集積回路チップとを備え、集積回路チップはメモリアレイと、関連制御、入力/出力、および状態マシン回路とを各々内蔵する。メモリアレイとシステムのコントローラ回路はともに、1つ以上の集積回路チップに組み込まれる傾向にある。メモリシステムはホストシステムの一部として埋め込まれることもあれば、取り外し可能な状態でホストシステムへ挿入されるメモリカード(またはその他のパッケージ)に含まれることもある。そのようなカードは、(例えば、コントローラを含む)メモリシステム全体を含むこともあれば、メモリアレイと関連する周辺回路だけを含むこともある(コントローラはホストに埋め込まれる)。したがって、コントローラはホストに埋め込まれるか、取り外し可能メモリシステムの中に含まれる。
【0045】
図3Bを参照し、メモリセルアレイ302の構造例を説明する。一例として、1,024ブロックに区分されたNANDフラッシュEEPROMを説明する。各ブロックに蓄積されたデータは同時に消去される。一実施形態において、ブロックは同時に消去されるセルの最小単位である。この例の各ブロックには偶数列と奇数列とに分かれた8,512の列がある。ビット線も偶数ビット線(BLe)と奇数ビット線(BLo)に分かれている。図3Bは一例として、直列に接続されてNANDストリングを形成する4つのメモリセルを示している。それぞれのNANDストリングには4つのセルが見られるが、使用するセルは4つに満たないこともあれば4つを上回ることもある。例えば1つのNANDストリングで32個以上のメモリセルを収容することがある。このNANDストリングの一端は第1の選択トランジスタSGDを通じて対応するビット線へ接続し、他端は第2の選択トランジスタSGSを通じてcソースへ接続する。
【0046】
読み出し操作とプログラミング操作のときには1ページの(例えば4,256個の)メモリセルが同時に選択される。選択されたメモリセルは同じワード線(例えば、WL2−i)と同じ類のビット線(例えば偶数ビット線)とを持つ。したがって、532バイトのデータの読み出しまたはプログラミングを同時に行うことができる。読み出しやプログラミングが同時に行われる532バイトのデータによって論理ページが形成される。したがって、1ブロックには少なくとも8つのページを蓄積できる。それぞれのメモリセルで2ビットのデータを蓄積するなら(例えば、マルチレベルセル)、1ブロックで16ページを蓄積する。
【0047】
メモリセルを消去するにはpウェルを消去電圧(例えば、20ボルト)まで上げ、選択されたブロックのワード線を接地する。ソース線とビット線は浮遊する。消去は、メモリアレイ全体で行うか、ブロックごとに行うか、別のセル単位で行う。電子はフローティングゲートからpウェル領域へ転送され、しきい値電圧は負になる。
【0048】
読み出し操作とベリファイ操作では、トランジスタをパスゲートとして作動させるため、選択ゲート(SGDとSGS)と選択されていないワード線(例えば、WL0、WL1、およびWL3)を読み出しパス電圧(例えば、4.5ボルト)まで上げる。読み出し操作とベリファイ操作で選択されたワード線(例えば、WL2)に接続する電圧のレベルを定め、該当メモリセルのしきい値電圧がそのレベルに達したか否かを判定する。例えば読み出し操作では選択されたワード線WL2を接地し、しきい値電圧が0Vより高いか否かを検出する。ベリファイ操作では選択されたワード線WL2を、例えば2.4Vに接続し、しきい値電圧が2.4Vかその他のしきい値レベルに達したか否かをベリファイする。ソースとpウェルは0ボルトである。選択された偶数ビット線(BLe)は、例えば0.7Vのレベルまで、予め荷電する。しきい値電圧が読み出しレベルかベリファイレベルより高ければ、非導電性メモリセルのための該当偶数ビット線(BLe)の電位レベルは高レベルを維持する。他方、しきい値電圧が読み出しレベルかベリファイレベルより低ければ、導電性メモリセルのための該当偶数ビット線(BLe)の電位レベルは低レベルまで、例えば0.5V未満まで、低下する。メモリセルの状態はビット線へ接続されたセンスアンプで検出する。メモリセルが消去されるかプログラムされるかの違いは、フローティングゲートに負電荷が蓄積されるか否かに左右される。例えばフローティングゲートに負電荷が蓄積されるならしきい値電圧は高くなり、トランジスタはエンハンスメントモードに入ることができる。
【0049】
前述した消去、読み出し、およびベリファイ操作は当技術分野で公知の手法に従って行われる。したがって、説明した詳細の多くは当業者によって変わることがある。
【0050】
多状態メモリの読み出し・プログラミングの例
図4A〜図4Eおよび図5A〜図5Eは、それぞれ4状態メモリで2つのマルチビット符号化例を示す。4状態メモリセルでは2つのビットで4つの状態を表現できる。既存の一手法では2行程プログラミングを用いてそのようなメモリをプログラムする。第1のビット(下位ページビット)は第1行程でプログラムする。その後、第2行程で同じセルをプログラムすることで所望の第2のビット(上位ページビット)を表現する。第2行程で第1のビットの値が変わらないようにするため、第2のビットのメモリ状態表現は第1のビットの値に依拠させる。
【0051】
図4A〜図4Eは、従来の2ビットグレイコードで符号化される4状態メモリのプログラミングとのりを示す。メモリセルのプログラム可能なしきい値電圧範囲(しきい値ウィンドウ)は、未プログラム状態「U」と次第にプログラムされる3つの状態「A」、「B」、および「C」とに相当する4つの領域に区分する。4つの領域は境界しきい値電圧DA 、DB 、およびDC によって区切られる。
【0052】
図4Aは、従来のグレイコードを使用し2ビットのデータを各メモリセルに蓄積する場合の4状態メモリアレイにおけるしきい値電圧分布を示す。4つの分布は4つのメモリ状態群「U」、「A」、「B」、および「C」に相当する。メモリセルをプログラムするには、事前にそのメモリセルを「U」すなわち「未プログラム」状態まで消去する。メモリセルが次第にプログラムされるにつれメモリ状態「A」、「B」、および「C」に漸次到達する。グレイコードでは(上位ビット、下位ビット)を使用し「U」を(1,1)に、「A」を(1,0)に、「B」を(0,0)に、「C」を(0,1)に指定する。
【0053】
図4Bは、グレイコードを使用する既存の2行程プログラミング方式における下位ページプログラミングを示す。1ページのセルを並行してプログラムする場合は上位ビットと下位ビットによって2つの論理ページが成立し、論理下位ページは下位ビットからなり、論理上位ページは上位ビットからなる。第1のプログラミング行程では論理下位ページビットだけをプログラムする。しかるべき符号化により、同じページのセルに対するその後の第2プログラミング行程では論理上位ページビットをプログラムし、論理下位ページビットはリセットしない。グレイコードは一般的に使われているコードであり、近傍の状態へ推移するときにはただひとつのビットが変化する。このコードには、1ビットのみがかかわるエラー訂正で負担が軽くすむという利点がある。
【0054】
グレイコードを使用する一般的な方式では、「1」で「非プログラム」状態を表現する。したがって、消去されたメモリ状態「U」は(上位ページビット、下位ページビット)=(1,1)で表現する。第1行程で論理下位ページをプログラムするには、ビット「0」を蓄積するセルの論理状態が(x,1)から(x,0)へ推移し、ここで「x」は上位ビットの無視(don’t care)値を表す。しかし、上位ビットはまだプログラムされていないため、一貫性を保つため「x」を「1」で標示することもできる。論理状態(1,0)はセルをメモリ状態「A」までプログラムすることによって表現する。つまり、第2のプログラミング行程に先立ちメモリ状態「A」によって「0」の下位ビット値を表現する。
【0055】
図4Cは、グレイコードを使用する既存の2行程プログラミング方式における上位ページプログラミングを示す。第2行程のプログラミングは論理上位ページのビットを蓄積するために行う。「0」の上位ページビット値を必要とするセルだけをプログラムする。ページ内のセルは第1行程の後に論理状態(1,1)か論理状態(1,0)になっている。第2行程で下位ページの値を維持するには、「0」または「1」の下位ビット値を区別する必要がある。(1,0)から(0,0)への推移にあたっては当該メモリセルをメモリ状態「B」までプログラムする。(1,1)から(0,1)への推移にあたっては当該メモリセルをメモリ状態「C」までプログラムする。このように読み出し中にセルにプログラムされたメモリ状態を判定することにより、下位ページビットと上位ページビットの両方を復号化できる。
【0056】
プログラミングを達成するには、1ページのメモリセルに対し並行してプログラミングパルスを交互に印加し、その後に各セルに対し感知またはプログラムベリファイを行い、セルが目標状態までプログラムされたか否かを判定する。プログラムベリファイ済みのセルは、グループ内の他のセルのプログラミングを完了するためにプログラミングパルスの印加が続いても、さらなるプログラミングから締め出される、すなわちプログラム禁止状態になる。図4Bおよび図4Cでは、下位ページプログラミングのときに境界しきい値電圧DA により状態「A」のプログラムベリファイ(「verifyA」)を実行する必要があることが分かる。しかし、上位ページプログラミングの場合は、状態「B」および「C」についてプログラムベリファイを実行する必要がある。したがって、上位ページのベリファイにあたっては境界しきい値電圧DB およびDC を基準とする2行程のベリファイ「verifyB」および「verifyC」が必要になる。
【0057】
図4Dは、グレイコードで符号化される4状態メモリの下位ビットを識別するための読み出し操作を示す。(1,0)で符号化されるメモリ状態「A」と(0,0)で符号化される「B」の下位ビットはいずれも「0」のため、状態「A」または「B」までメモリセルをプログラムするときには下位ビット「0」が検出される。逆に、メモリセルが状態「U」で未プログラム状態になるか状態「C」までプログラムされるときには下位ビット「1」が検出される。したがって、下位ページの読み出しにあたっては境界しきい値電圧DA およびDC を基準とする2行程の読み出しreadAおよびreadCが必要となる。
【0058】
図4Eは、グレイコードで符号化される4状態メモリの上位ビットを識別するための読み出し操作を示す。境界しきい値電圧DB については1回の読み出し行程readBが必要となる。プログラムされたしきい値電圧がDB に満たないセルはメモリ状態「1」として検出され、その逆も同様である。
【0059】
グレイコード2行程プログラミング方式は、第2行程のプログラミングに誤りがある場合に問題となる。例えば、下位ビットが「1」のときに上位ページビットを「0」までプログラムすると(1,1)から(0,1)への推移が起こる。それには「U」から「A」および「B」を通じて「C」までメモリセルを漸次プログラムする必要がある。このプログラミングが完了する前に停電があると、メモリセルは過渡的メモリ状態のいずれかひとつに、例えば「A」に、終わる。メモリセルを読み出すと「A」は論理状態(1,0)に復号化される。これは本来(0,1)になるべきもののため、上位ビットと下位ビットの両方が間違っていることになる。同様に、プログラミングが「B」に達したときに中断すると(0,0)になる。この場合の上位ビットは正しいが、下位ビットはまだ間違っている。また、未プログラム状態「U」から最もプログラムされた状態「C」まで推移することがあるため、このコード方式では、別々のときにプログラムされる隣接するセルで電荷レベルの差が拡大する。隣接するフローティングゲート間の電界効果結合(「ユーピン効果」)も深刻化する。
【0060】
図5A〜図5Eは、別の論理符号(「LM符号」)で符号化される4状態メモリのプログラミングと読み出しを示す。この符号は、耐障害性に優れ、ユーピン効果による隣接するセル結合を緩和する。
【0061】
図5Aは、LM符号を使用し各メモリセルに2ビットのデータを蓄積する場合の4状態メモリアレイのしきい値電圧分布を示す。LM符号化は、状態「A」および「C」で上位ビットと下位ビットが逆になる点が図7Aに見られる従来のグレイコードと異なる。米国特許第6,657,891号(特許文献8)に開示された「LM」符号には、電荷の多大な変化を要するプログラム操作を回避することによって隣接するフローティングゲート間の電界効果結合を抑えるという利点がある。図5Bおよび図5Cに見られるように、プログラミング操作によって電荷蓄積ユニットの電荷は穏やかに変化し、そのことはしきい値電圧VTの穏やかな変化から明らかである。
【0062】
その符号化では下位および上位2ビットを別々にプログラムし、読み出す。下位ビットをプログラムするときのセルのしきい値レベルは未プログラム領域にとどまるか、しきい値ウィンドウの「下位中間」領域まで進む。上位ビットをプログラムするときには、2つの領域のいずれかにあるしきい値レベルがさらにしきい値ウィンドウの4分の1に満たない若干高いレベルまで進む。
【0063】
図5Bは、LM符号を使用する既存の2ラウンドプログラミング方式における下位ページプログラミングを示す。耐障害性LM符号は基本的に、上位ページのプログラミングで中間状態の通過を回避する。第1ラウンドの下位ページプログラミングでは、広い分布の中でDA を上回りDC を下回るプログラムしきい値電圧により「未プログラム」メモリ状態「U」を(x,0)で表される「中間」状態までプログラムすることにより、論理状態(1,1)は中間状態(x,0)へ推移する。プログラミング中は境界DVA を基準にして中間状態をベリファイする。
【0064】
図5Cは、LM符号を使用する既存の2ラウンドプログラミング方式における上位ページプログラミングを示す。上位ページビットを「0」までプログラムする第2ラウンドで下位ページビットが「1」なら、「未プログラム」メモリ状態「U」を「A」までプログラムすることにより論理状態(1,1)は(0,1)へ推移する。下位ページビットが「0」なら、「中間」状態から「B」までプログラムすることによって論理状態(0,0)を得る。同様に、下位ページが「0」までプログラムされたときに上位ページを「1」に保つなら、「中間」状態を「C」までプログラムすることによって「中間」状態から(1,0)へ推移する必要がある。上位ページのプログラミングでは隣接する次のメモリ状態までプログラムするだけなため、ラウンドからラウンドにかけて大量の電荷が変化することはない。「U」からおおよその「中間」状態に至る下位ページプログラミングは時間を節約する。
【0065】
図5Dは、LM符号で符号化される4状態メモリの下位ビットを識別するための読み出し操作を示す。復号化は上位ページがプログラム済みか否かに左右される。上位ページがプログラム済みなら、下位ページの読み出しにあたって境界しきい値電圧DB を基準とする1回の読み出し行程readBが必要になる。他方、上位ページがまだプログラムされていなければ、下位ページは「中間」状態(図5B)までプログラムされ、readBでエラーが生じる。下位ページを読み出すには、境界しきい値電圧DA を基準とする1回の読み出し行程readAが必要になる。2通りのケースを区別するため、上位ページをプログラムしているときには上位ページにフラグ(「LM」フラグ)を書き込む。読み出しのときにはまず、上位ページをプログラム済みと仮定し、readB操作を実行する。LMフラグが読み出されるならこの仮定は正しく、読み出し操作は完了する。他方、最初の読み出しでフラグが得られなければ、上位ページがプログラムされていないことを意味し、readA操作により下位ページを読み出されなければならない。
【0066】
図5Eは、LM符号で符号化される4状態メモリの上位ビットを識別するための読み出し操作を示す。この図から明らかなように、上位ページの読み出しにあたっては境界しきい値電圧DA およびDC を基準とする2行程の読み出しreadAおよびreadCがそれぞれ必要となる。同様に、上位ページの復号化も上位ページがプログラム済みでなければ「中間」状態によって混乱する。ここでもLMフラグで上位ページがプログラム済みか否かを指示する。上位ページがプログラムされていなければ、上位ページデータがプログラムされていないことを意味する「1」に読み出しデータをリセットする。
【0067】
図6Aは、従来型NANDストリングの種々のメモリセルでGIDL誘導エラーの効果を示す。この例に示すNANDストリングは、ワード線WL0〜WL31が対応する32個の直列メモリセルを有する。それぞれのメモリセルは、4通りのメモリ状態(2ビット表現)のいずれか1つを蓄積するように区分される。図6Aは、1群のメモリセルでNANDストリングのメモリセルの3箇所を対象に4つのメモリ状態のしきい値電圧分布を示す。3箇所のうち2箇所は選択トランジスタ(またはゲート)に隣接する。具体的に、ストリングのソース端に隣接するメモリセルのコントロールゲートはワード線WL0へ接続し、ストリングのドレイン端に隣接するメモリセルのコントロールゲートはワード線WL31へ接続する。残りのメモリセルはNANDストリングのコア領域に位置し、ワード線WL1〜WL30が対応する。
【0068】
図6Aから見てとれるように、4メモリ状態の正規分布(中間のグラフ)はコア領域に位置するメモリセル(WL1〜WL30)のものである。しかし、NANDストリングの末端で顕著となるGIDL効果のため、ソース選択トランジスタに隣接するメモリセル(WL0)の分布(下のグラフ)は高いしきい値電圧にずれている。これではエラーが生じるおそれがあり、例えばずれた「01」状態が誤って「00」状態と読み出されるかもしれない。同様に、ドレイン選択トランジスタに隣接するメモリセル(WL31)も同じエラーを被る。(上のグラフを参照されたい。)
【0069】
図6Bは、図6Aに対応する典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。この例は、メモリアレイの列方向に32セルのNANDストリングである。行方向に1バンクのNANDストリングによって1ページのNANDストリングが形成される。ワード線は行沿いの各メモリセルの全コントロールゲートに結合する。それぞれのNANDストリングはワード線WL0乃至WL31を有し、さらにNANDストリングバンクの末端に位置する2行の選択トランジスタに対応する選択線SGSおよびSGDを有する。プログラミングと読み出しは1ページのメモリセルに対し並行して行う。一実施形態において、偶数列のメモリセル行によって1(偶数)ページが形成され、奇数列のメモリセル行によって1(奇数)ページが形成される。別の実施形態において、行沿いの連続するメモリセルによって、またはその一部分によって、1ページが形成される。
【0070】
図6Bに見られる従来方式では、4通りのメモリ状態のいずれか1つを蓄積するように各メモリセルを区分する。図4A〜図4Eと図5A〜図5Eの例で説明したように、2つのビットで4通りのメモリ状態を符号化する。2つの論理ビットは下位ビット(「L」)、上位ビット(「U」)と表すことができる。つまり、NANDストリングのメモリセルは2ビットのデータを、具体的には「L/U」を、それぞれ蓄積するように構成される。
【0071】
図7Aは、NANDストリングでメモリセルチェーンの末端に追加のダミーメモリセルを導入する先行の解決手段を示す。この場合は、選択トランジスタとNANDストリングの末端に隣接するダミーメモリセルが最大のGIDL効果を被る(上下のグラフを参照されたい。)しかし、ダミーセルはデータの蓄積に使われないため、ダミーセルに対する影響は問題とならない。さらに、GIDL効果を軽減するため、米国公開特許出願第2006−0198195号(特許文献6)で提案された方式と同様のやり方でダミーセルのワード線に中間電圧を印加できる。かくして、WL0〜WL31へ接続されたメモリセルは影響を受けない(中間のグラフを参照されたい。)
【0072】
図7Bは、図7Aと同様のダミーセルを加えた典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。このNANDストリングで、通常のメモリセル(WL0〜WL31)は下位および上位ビットの2ビットデータを蓄積するように構成される。追加のダミーセルはプログラムされない。
【0073】
図7Cは、図7Aと同様のダミーセル2個を加えた典型的なNANDストリングにおけるメモリセルのメモリ状態区分を示す。このNANDストリングで、通常のメモリセル(WL0〜WL31)は下位および上位ビットの2ビットデータを蓄積するように構成される。メモリセルチェーンの末端に位置する追加のダミーセルはプログラムされない。
【0074】
適応型メモリ状態区分
図8Aは、本発明の一般的な実施形態に従ってNANDストリングの末端メモリセルでGIDLエラーを克服する方式を示す。基本的に、図6Aに見られる従来のケースから最低限の変更ですむ。主な違いは、多状態データの代わりにバイナリデータを蓄積するようにNANDストリングの末端に位置するメモリセルを構成することにある。末端メモリセル(例えば、WL0とWL32)のしきい値ウィンドウを4状態の場合より間隔を空けて2つの状態で区分することにより、NANDストリングの末端でGIDL誘導エラーがあっても、この余分なマージンによって2つの状態を区別することが可能となる。従来のNANDストリングで32個の各セルに2ビットデータを蓄積する場合(1ストリング当たり32×2=64ビット)、この方式なら1つのメモリセルをチェーンに加えるだけで同じ64ビット容量(1ストリング当たり31×2+2×1ビット)が提供される。
【0075】
図8Bは、図8Aの適応型メモリ状態区分方式による典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。このNANDストリングで、コアメモリセル(WL1〜WL31)は通常どおり下位および上位ビットの2ビットデータを蓄積するように構成する。2つの末端セル(WL0とWL32)はバイナリデータを蓄積するように構成し、状態間のマージンは通常の場合より大きくする。
【0076】
図8Cは、図5A〜図5Eに記載された2ビットLM符号化を使用する好適な代替方式を示す。図5A〜図5Eで説明したLM符号化では2つの別々の行程で2ビットをプログラムできる。第1行程では下位論理ビットをプログラムし、第2行程も同じメモリセルで上位論理ビットをプログラムする。LM符号化の特質として、下位ビット区分は上位ビットまたは合同2ビットのそれより広いマージンを持つ。このため、下位ビットのプログラミングは障害の観点で上位ビットより堅牢である。既存のメモリシステムからの変更を最小限に抑えるため、NANDチェーンにおける2つの末端セルに対するバイナリビットのプログラミングには、好ましくはLM符号の下位ビット(またはページ)プログラミングを使用する。しかし、バイナリビットの1つは2ビットLM符号の下位ビットを表現するために使われ、他のバイナリビットは2ビットLM符号の上位ビットを表現するために使われることは理解されよう。
【0077】
図9は、適応型メモリ区分方式を示すフロー図である。
ステップ300:NANDストリングの形に構成されたメモリセルアレイを有する不揮発性メモリを提供し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である。
ステップ310:各NANDストリングのメモリセルを第1のグループと第2のグループとに区別し、第2のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第1のグループのメモリセルは第2のグループの補集合である。
ステップ320:第1の所定ビット数のデータを、第1のグループの各メモリセルに蓄積する。
ステップ330:第1の所定数に満たない第2の所定ビット数のデータを、第2のグループの各メモリセルに蓄積する。
【0078】
1セル当たり2ビットを蓄積するようにメモリを設計する一実施形態において、そのような2ビット1単位のうち1つのビットはNANDストリングの一端に隣接するメモリセルに蓄積でき、もう1つのビットは他端に隣接する別のメモリセルに蓄積できる。
【0079】
1セル当たり3ビットを蓄積するようにメモリを設計する別の実施形態において、そのような3ビット1単位のうち2つのビットは一端のメモリセルに蓄積でき、1つのビットは他端のメモリセルに蓄積できる。
【0080】
ここで参照する特許、特許出願、記事、書籍、仕様書、その他の出版物、文書、物事はどれも、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている出版物、文書、または物事のいずれかと本願明細書の本文との間で用語の定義または使用に矛盾や食い違いがある場合は、本願明細書における用語の定義または使用が優先するものとする。
【0081】
以上、様々な実施形態を参照しながら本発明を説明してきたが、添付の特許請求の範囲とその同等物とによって定められる本発明の範囲から逸脱することなく変更と修正を施すことができることは理解できよう。ここで参照した参考資料はどれも本願明細書において参照により援用されている。
【技術分野】
【0001】
本発明は、一般的にはフラッシュEEPROM(電気的に消去可能でプログラム可能な読み出し専用メモリ)タイプの不揮発性半導体メモリに関し、より具体的にはNANDタイプのメモリセルアレイを操作し、かつNANDストリングの末端付近でプログラムディスターブに対処する構造および方法に関する。
【背景技術】
【0002】
現在、商業的に成功を収めた不揮発性メモリ製品が、特にフラッシュEEPROMセルアレイを使用する形状因子の小さいカードの形で、数多く使われている。
【0003】
NAND構造を使用するフラッシュメモリシステムの一例では、メモリセルとして機能する複数の電荷蓄積トランジスタを2つの選択ゲートの間に挟んで直列に配置する。NANDアレイは、両端の選択トランジスタを通じてビット線と基準電位との間で一連のメモリセル(NANDストリング)として接続されたいくつかのメモリセル、例えば8、16、32個のメモリセルを有する。ワード線は異なる直列ストリングの中にあるセルのコントロールゲートに接続される。
【0004】
フラッシュメモリセルをプログラムするにはコントロールゲートにプログラム電圧を印加し、ビット線を接地することによりセルのしきい値電圧を上げる。プログラム電圧はワード線へ接続された全てのセルに印加されるため、ワード線上の選択されていないセル(プログラムすべきではないセル)も意図せずプログラムされることがある。選択されたワード線上で選択されていないセルが意図せずプログラムされることを「プログラムディスターブ」という。
【0005】
より多くの情報を効率よく蓄積しプログラムディスターブを防ぐため、NANDメモリセルのプログラミング手法を改善する継続的取り組みがなされている。
【0006】
したがって、高性能・高容量不揮発性メモリが一般に求められている。特に、読み出しとプログラミングの性能が高く、コンパクトで効率的でありながら読み出し/書き込み回路におけるデータ処理に幅広く対応する改良されたプロセッサを備える、コンパクトな不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第5,570,315号
【特許文献2】米国特許第5,774,397号
【特許文献3】米国特許第6,046,935号
【特許文献4】米国特許第6,456,528号
【特許文献5】米国特許第6,522,580号
【特許文献6】米国公開特許出願第2006−0198195号
【特許文献7】米国特許出願第11/407,816号
【特許文献8】米国特許第6,657,891号
【発明の概要】
【0008】
NAND型フラッシュメモリはNANDストリングの形に構成され、それぞれのNANDストリングは一連の直列メモリセルであって、ストリング両端の選択トランジスタを通じてビット線かソース線へ接続される。NANDストリングの両端付近のメモリセルは特に、プログラムディスターブによるエラーを被りやすい。エラーを克服するため、両端付近のメモリセルを除くメモリセルは多数のビットデータを蓄積するように区分し、両端付近のメモリセルには比較的少ないビットを蓄積する適応型メモリ状態区分方式を使用する。このようにNANDストリングの両端付近のメモリセルに比較的少ないビットを蓄積することで、エラーを克服するにあたって十分なマージンを提供する。
【0009】
1セル当たり2ビットを蓄積するようにメモリを設計する一実施形態において、そのような2ビット1単位のうち1つのビットはNANDストリングの一端に隣接するメモリセルに蓄積でき、もう1つのビットは他端に隣接する別のメモリセルに蓄積できる。
【0010】
1セル当たり3ビットを蓄積するようにメモリを設計する別の実施形態において、そのような3ビット1単位のうち2つのビットは一端のメモリセルに蓄積でき、1つのビットは他端のメモリセルに蓄積できる。
【0011】
本発明には、既存のメモリシステムをこの適応型方式に対応する形に容易く修正できるという利点がある。2ビットまたは3ビットメモリシステムの場合に同じメモリ容量を維持するには、高々1つの追加メモリセルを既存のNANDチェーンに加えればよい。
【0012】
本発明のさらなる特徴と利点は、この後に続くこれの好適な実施形態の説明を添付の図面と併せて解釈することで理解されるであろう。
【図面の簡単な説明】
【0013】
【図1A】NANDストリングの上面図である。
【図1B】NANDストリングの同等の回路図である。
【図1C】図1AのNANDストリングの断面図である。
【図2A】3つのNANDストリングを描いた回路図である。
【図2B】8セルNANDストリングのプログラミングを示す。
【図2C】8セルNANDストリングでセルフブースティング手法の効果を示す。
【図2D】8セルNANDストリングでGIDL効果を示す。
【図2E】メモリセルがプログラムされるときの中間電圧印加を示す。
【図2F】ワード線WL0をプログラムするときのGIDL効果を示す。
【図3A】本発明の各種態様を実装する不揮発性メモリシステムの一実施形態のブロック図である。
【図3B】メモリアレイ編成の一例を示す。
【図4A】従来のグレイコードを使用し2ビットのデータを各メモリセルに蓄積する場合の4状態メモリアレイにおけるしきい値電圧分布を示す。
【図4B】グレイコードを使用する既存の2行程プログラミング方式における下位ページプログラミングを示す。
【図4C】グレイコードを使用する既存の2行程プログラミング方式における上位ページプログラミングを示す。
【図4D】グレイコードで符号化される4状態メモリの下位ビットを識別するための読み出し操作を示す。
【図4E】グレイコードで符号化される4状態メモリの上位ビットを識別するための読み出し操作を示す。
【図5A】LM符号を使用し各メモリセルに2ビットのデータを蓄積する場合の4状態メモリアレイのしきい値電圧分布を示す。
【図5B】LM符号を使用する既存の2ラウンドプログラミング方式における下位ページプログラミングを示す。
【図5C】LM符号を使用する既存の2ラウンドプログラミング方式における上位ページプログラミングを示す。
【図5D】LM符号で符号化される4状態メモリの下位ビットを識別するための読み出し操作を示す。
【図5E】LM符号で符号化される4状態メモリの上位ビットを識別するための読み出し操作を示す。
【図6A】従来型NANDストリングの種々のメモリセルでGIDL誘導エラーの効果を示す。
【図6B】図6Aに対応する典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。
【図7A】NANDストリングでメモリセルチェーンの末端に追加のダミーメモリセルを導入する先行の解決手段を示す。
【図7B】図7Aと同様のダミーセルを加えた典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。
【図7C】図7Aと同様のダミーセル2個を加えた典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。
【図8A】本発明の一般的な実施形態に従ってNANDストリングの末端メモリセルでGIDLエラーを克服する方式を示す。
【図8B】図8Aの適応型メモリ状態区分方式による典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。
【図8C】図5A〜図5Eに記載された2ビットLM符号化を使用する好適な代替方式を示す。
【図9】適応型メモリ区分方式を示すフロー図である。
【発明を実施するための形態】
【0014】
好適な実施形態の理解を促すため、NANDストリングの一般的構成および動作を説明する。その後、一般的構成を参照しながら好適な実施形態の具体的構成および動作を説明する。
【0015】
NAND構造の概説
図1Aは、2つの選択ゲートの間に多数の直列トランジスタを挟むNAND構造の上面図を示す。直列のトランジスタと選択ゲートはNANDストリングと呼ばれる。(トランジスタとゲートは不揮発性蓄積素子と呼ばれることもある。)図1Aは4メモリセルNANDストリングを示す。図1Bは図1Aと同等の回路を示す。
【0016】
図1Aおよび図1Bに描かれたNANDストリングは、第1の選択ゲート120と第2の選択ゲート122との間に挟まれた4つの直列トランジスタ100、102、104、および106を含む。選択ゲート120はNANDストリングをビット線126へ接続する。選択ゲート122はNANDストリングをソース線128へ接続する。選択ゲート120は、選択ゲート120のコントロールゲート120CGにしかるべき電圧を印加することによって制御される。選択ゲート122は、選択ゲート122のコントロールゲート122CGにしかるべき電圧を印加することによって制御される。トランジスタ100、102、104、および106はそれぞれコントロールゲートとフローティングゲートとを有する。例えば、トランジスタ100はコントロールゲート100CGとフローティングゲート100FGとを含む。トランジスタ102はコントロールゲート102CGとフローティングゲート102FGとを含む。トランジスタ104はコントロールゲート104CGとフローティングゲート104FGとを含む。トランジスタ106はコントロールゲート106CGとフローティングゲート106FGとを含む。コントロールゲート100CGはワード線WL3へ接続し、コントロールゲート102CGはワード線WL2へ接続し、コントロールゲート104CGはワード線WL1へ接続し、コントロールゲート106CGはワード線WL0へ接続する。
【0017】
図1Cは、前述したNANDストリング142の断面図である。図1Cに描かれているように、NANDストリングのトランジスタ(セルまたはメモリセルとも呼ばれる)はpウェル領域140に形成されている。それぞれのトランジスタは、コントロールゲート(100CG、102CG、104CG、および106CG)とフローティングゲート(100FG、102FG、104FG、および106FG)とからなる積層ゲート構造を含む。フローティングゲートはpウェル領域140表面の酸化膜上に形成されている。コントロールゲートはフローティングゲートの上にあり、コントロールゲートとフローティングゲートは酸化膜で隔てられている。
【0018】
図1Cは、選択トランジスタ120および122のコントロールゲートとフローティングゲートを描いているように見える。しかし、トランジスタ120および122の場合は、コントロールゲートとフローティングゲートがともに接続されている。メモリセル(100、102、104、および106)のコントロールゲートはワード線を形成する。N+拡散層130、132、134、136、および138が隣接するセル間で共有されることにより、セルは互いに直列に接続されNANDストリングを形成する。これらのN+拡散層が各セルのソースとドレインを形成する。例えば、N+拡散層130はトランジスタ122にとってのドレインとして機能しかつトランジスタ106にとってのソースとして機能し、N+拡散層132はトランジスタ106にとってのドレインとして機能しかつトランジスタ104にとってのソースとして機能し、N+拡散層134はトランジスタ104にとってのドレインとして機能しかつトランジスタ102にとってのソースとして機能し、N+拡散層136はトランジスタ102にとってのドレインとして機能しかつトランジスタ100にとってのソースとして機能し、N+拡散層138はトランジスタ100にとってのドレインとして機能しかつトランジスタ120にとってのソースとして機能する。N+拡散層126はNANDストリングのビット線へ接続し、N+拡散層128は多数のNANDストリングの共通ソース線へ接続する。
【0019】
図1A〜図1CはNANDストリングにおける4つのメモリセルを示しているが、4つのトランジスタの使用は一例にすぎない。NANDストリングは3個以下のメモリセルを有することもあれば、5個以上のメモリセルを有することもある。例えば、NANDストリングによっては8個のメモリセル(図2B〜図2Fとの関係で後ほど図に示すとともに説明する)、16個のメモリセル、32個のメモリセルを含み得る。ここでの論述は、NANDストリングにおける特定のメモリセル数に限定されない。
【0020】
図2Aは、3つのNANDストリング202、204、および206のメモリアレイを示し、より多くのNANDストリングを有する。図2AのNANDストリングはそれぞれ2つの選択トランジスタと4つのメモリセルとを含む。例えば、NANDストリング202は選択トランジスタ220および230とメモリセル222、224、226、および228とを含む。NANDストリング204は選択トランジスタ240および250とメモリセル242、244、246、および248とを含む。各ストリングはそれぞれの選択トランジスタ(例えば、選択トランジスタ230と選択トランジスタ250)によってソース線へ接続される。選択線SGSはソース側選択ゲートを制御するために使用する。種々のNANDストリングは、選択線SGDによって制御される選択トランジスタ220、240等により、それぞれのビット線へ接続される。
【0021】
選択線は別の実施形態において必ずしも共通である必要はない。ワード線WL3は、メモリセル222およびメモリセル242のコントロールゲートへ接続する。ワード線WL2は、メモリセル224およびメモリセル244のコントロールゲートへ接続する。ワード線WL1は、メモリセル226、メモリセル246、およびメモリセル250のコントロールゲートへ接続する。ワード線WL0は、メモリセル228およびメモリセル248のコントロールゲートへ接続する。見て分かるように、それぞれのビット線とNANDストリングによってメモリセルアレイの列が構成される。ワード線(WL3、WL2、WL1、およびWL0)によってアレイの行が構成され、前述したように、ワード線は行内の各メモリセルのコントロールゲートを接続する。
【0022】
図2Bは、8メモリセルNANDストリングの一例を示す。WL4〜WL7(メモリセル222A〜228A用)として追加のワード線が見られ、ワード線WL0〜WL3と同様の働きをする。
【0023】
それぞれのメモリセルはデータ(アナログまたはデジタル)を蓄積できる。1ビットのデジタルデータを蓄積する場合はメモリセルのしきい値電圧の範囲が2つの範囲に分かれ、論理データ「1」および「0」が割り当てられる。NAND型フラッシュメモリの一例において、メモリセルが消去された後のしきい値電圧は負であって、論理「1」と定義する。プログラム操作後のしきい値電圧は正であって、論理「0」と定義する。しきい値電圧が負のときに読み出しを試みるとメモリセルはオンになり、論理1の蓄積を指示する。しきい値電圧が正のときに読み出し操作を試みるとメモリセルはオンにならず、論理0の蓄積を指示する。
【0024】
メモリセルは、複数のレベルの情報(または「データ」)、例えば複数のビットのデジタルデータを、蓄積することもある。複数のレベルのデータを蓄積する場合は、しきい値電圧の範囲がデータのレベル数に分かれる。例えば4レベルの情報を蓄積するなら、4つのしきい値電圧範囲がデータ値「11」、「10」、「01」、および「00」に割り当てられる。NAND型メモリの一例において、消去操作後のしきい値電圧は負であって、「11」と定義する。「10」、「01」、および「00」の状態には正のしきい値電圧を使用する。
【0025】
本願明細書において参照により援用されている、米国特許第5,570,315号(特許文献1)、第5,774,397号(特許文献2)、第6,046,935号(特許文献3)、第6,456,528号(特許文献4)、および第6,522,580号(特許文献5)にはNAND型フラッシュメモリとその動作の例が提示されている。
【0026】
プログラムディスターブ
フラッシュメモリセルをプログラムするときにはコントロールゲートにプログラム電圧を印加し、ビット線を接地する。pウェルからフローティングゲートの中には電子が注入される。フローティングゲートに電子が蓄積するとフローティングゲートは負に帯電し、セルのしきい値電圧は上がる。プログラムの対象となるセルのコントロールゲートにプログラム電圧を印加するには、そのプログラム電圧を該当するワード線に沿って印加する。前述したように、そのワード線は同じワード線を利用する別のNANDストリングの1セルにも接続している。例えば図2Aのセル224をプログラムするときには、同じワード線を共有するセル244のコントロールゲートにもプログラム電圧が印加されることになる。
【0027】
ワード線上の1セルをプログラムし、同じワード線に接続された別のセルはプログラムしない場合は、例えばセル224はプログラムしセル244はプログラムしない場合は、問題が生じる。プログラム電圧はワード線へ接続された全てのセルに印加されるため、ワード線上の選択されていないセル(プログラムすべきではないセル)も意図せずプログラムされることがある。例えばセル224をプログラムするときには、セル244が意図せずプログラムされる心配がある。選択されたワード線上で選択されていないセルが意図せずプログラムされることを「プログラムディスターブ」という。
【0028】
プログラムディスターブを防ぐには数通りの手法がある。「セルフブースティング」として知られている一方法では、選択されていないビット線を電気的に隔離し、プログラミング中は選択されていないワード線にパス電圧(例えば10ボルト)を印加する。選択されていないワード線が選択されていないビット線へ結合し、選択されていないビット線のチャネルに電圧(例えば8ボルト)が発生することによってプログラムディスターブを抑える。セルフブースティングによってチャネルに生じる電圧ブーストはトンネル酸化物の電圧を下げる傾向があり、プログラムディスターブを抑える。図2Cは、ブーストされたチャネル252を含むセルフブースティング手法の一例を示す。
【0029】
NANDストリングはソース側からドレイン側にかけて、例えばメモリセル228からメモリセル228Aにかけて、プログラムするのが普通である(しかし、必ずしもそうとは限らない)。NANDストリングの最後の(または最後に近い)メモリセルをプログラムしようとするときに、禁止されたストリング(例えばストリング204)上のプログラム済みセルの全部または殆どがプログラムされていたなら、プログラム済みセルのフローティングゲートには負電荷が存在する。このフローティングゲート上の負電荷のためのブースト電位は十分に高くならず、最後の数ワード線でプログラムディスターブが生じるおそれがある。例えば、セル222をプログラムするときにセル248、246、および244がプログラムされていたなら、それらのトランジスタ(244、246、および248)のフローティングゲートは負電荷を持ち、これがセルフブースティングプロセスのブーストレベルを制限し、セル242でプログラムディスターブを引き起こすおそれがある。
【0030】
ローカルセルフブースティング(「LSB」)と消去済みエリアセルフブースティング(「EASB」)
前述したセルフブースティングの問題には、ローカルセルフブースティング(「LSB」)と消去済みエリアセルフブースティング(「EASB」)という2つの方式で取り組みがなされてきた。LSBとEASBはいずれも、禁止されているセルのチャネルからプログラム済みセルのチャネルを隔離することを試みる。例えばLSBとEASBで図2A(または図2B)のセル224をプログラムする場合は、プログラム済みセル(246および248)からセル244のチャネルを隔離することによってセル244におけるプログラミングの禁止を試みる。
【0031】
LSB手法の場合はプログラムするセルのビット線を接地し、禁止されるセルを含むストリングのビット線はVddである。選択されたワード線にはプログラム電圧Vpgm(例えば20ボルト)をかける。選択されたワード線に隣接するワード線は0ボルトで、選択されていない残りのワード線はVpassである。例えば図2Aで、ビット線202は0ボルトで、ビット線204はVddである。ドレイン選択SGDはVddで、ソース選択SGSは0ボルトである。(セル224をプログラムするため)選択されたワード線WL2はVpgmである。隣接するワード線WL1およびWL3は0ボルトで、その他のワード線(例えばWL0)はVpassである。同じことが図2Bの8メモリセルNANDストリングにも見られる。
【0032】
EASBは、ソース側の隣接するワード線だけが0ボルトになる点を除けばLSBと同様である。図2DはEASBの一例を示す。WL5をプログラムする場合はWL4を0ボルトにしてチャネルを分離し、WL3はVpassにする。Vpassは、一実施形態において、7〜10ボルトである。Vpassが低すぎると、プログラムディスターブを防ぐにあたってチャネルのブーストが不十分になる。Vpassが高すぎると選択されていないワード線がプログラムされる。
【0033】
ゲート誘導ドレイン漏れ(GIDL)
LSBとEASBによってセルフブースティングは改善するが、ソース側の隣接するセル(セル246はセル244のソース側の隣接するセル)でプログラミングか消去が行われるか否かによって問題が生じることがある。ソース側の隣接するセルがプログラムされるなら、そのソース側の隣接するセルのフローティングゲートには負電荷がある。コントロールゲートには0ボルトが印加される。負に帯電したゲートの下で極度の逆バイアス接合が生じ、ゲート誘導ドレイン漏れ(GIDL)が起こる。GIDLにともない電子はバンド間(B−Bトンネリング)によってブーストチャネルの中に漏れる。ソース側の隣接するセルをプログラムしドレイン接合をブーストする場合には必ず、GIDLとともに接合部に大きなバイアスと低または負のゲート電圧が発生する。GIDLによってブースト電圧は時期尚早に漏れ、プログラミングエラーを招く。セル寸法のスケール化に要求される極端なドープ接合でGIDLはいっそう深刻になる。漏れ電流が十分に高ければチャネル領域のブースト電位が下がり、プログラムディスターブが生じる。プログラムするワード線がドレインに近いほど、ブーストされた接合部の電荷は少なくなる。このため、ブーストされた接合部の電圧は急速に下がり、プログラムディスターブが生じる。漏れ電流が十分に高くなくても、GIDLによって誘導される電子はゲートとチャネルの間の高電場で容易くフローティングゲートに注入される。これもプログラムディスターブの原因となる。
【0034】
図2Dは、WL5にVpgmを印加し、WL4を0ボルトにして、その他のワード線にVpassを印加する場合のGIDLの一例を示す。pウェルに正電荷が漏れ、残された電子がフローティングゲートに注入される様子が見られる。
【0035】
ダイサイズを小さくするためにワード線の間隔を縮めていくと、WL−SG(ワード線と選択ゲートとの結合)による雑音やGIDLによるプログラムディスターブ等、リソグラフィのある段階でさらなる問題が現れる。例えば、ワード線の縮小にともないWL−SG結合容量は増加する。その結果、結合雑音がおさまるまでの待ち時間は長くなる。
【0036】
ワード線の縮小にともない電界密度も高くなるから、NANDストリングの両端に位置するメモリセルをプログラムするときのGIDLエラーはいっそう顕著になる。
【0037】
これまでのアプローチでは、電界密度を緩和しWL−SG結合雑音を減らすため、選択ゲートトランジスタ(例えば、図2Aの選択トランジスタ230)と隣接するメモリトランジスタ(例えば、メモリセル228)との間隔を広くする。しかし、そうするとNANDストリングが長くなり、ダイサイズ縮小の要望にそぐわない。また、WL−WLに対するSG−WLの急激なライン/スペース変化のため、より深刻なリソグラフィ問題が生じる。 米国公開特許出願第2006−0198195号(特許文献6)は、GIDLを抑える改良セルフブースティング方法を開示している。その手法では、プログラムするセルの隣のメモリセルに別の電圧VGPを印加する。これを示す図2EではWL5をプログラムし、WL4にはVGPを印加し、WL3には0ボルトを印加する。こうして、選択されたWL(VPGM)のまわりでWL電圧は徐々に低くなる。例えばVPGM(24V)−VPASS(10V)−VGP(4V)−VISO(0V)となる。これにより、Nを最後のワード線とするWL1からWLNにかけてのプログラミングでGIDLは減少する。しかし、WL0をプログラムする場合は選択トランジスタ側に隣接するワード線が存在しないため、この手法は破綻する。図2Fは、ストリングの末端でなおGIDL問題が生じることを示す。例えば、WL0にVpgmを印加する場合はバンド間(B−B)トンネリングによってGIDLが生じる。
【0038】
2006年4月20日に出願された「Method and System for Flash Memory Devices」という米国特許出願第11/407,816号(特許文献7)は、ストリングの末端に位置するメモリセルと選択ゲートとの間にダミーメモリセルを挿入することによって、ストリングの末端におけるGIDL問題に対処する。このダミーメモリセルのコントロールゲートはダミーワード線(WL)に結合する。ダミーWLのバイアスを制御することにより、米国公開特許出願第2006−0198195号(特許文献6)と同様にGIDLを抑えることができる。ダミーWLはSG−WL間の雑音も防ぐ。ドレイン側GIDLのほかにソース側GIDLを抑えるには、NANDストリングの各端で2つのダミーメモリセルと2本のWLを追加する必要がある。ダミーメモリセルはデータを蓄積せず、NANDストリングのサイズがさらに拡大するという不利点がある。
【0039】
NANDストリングにおける適応型メモリ状態区分
NAND型フラッシュメモリはNANDストリングの形に構成され、それぞれのNANDストリングは一連の直列メモリセルであって、ストリング両端の選択トランジスタを通じてビット線かソース線へ接続される。NANDストリングの両端付近のメモリセルは特に、プログラムディスターブによるエラーを被りやすい。
【0040】
本発明の一般的な態様によると、適応型メモリ状態区分方式を用いてNANDストリング両端におけるエラーを克服する。NANDストリングで両端付近のメモリセルを除くメモリセルは2ビット以上のデータを蓄積するように区分し、両端付近のメモリセルには他のセルより少ないビットを蓄積する。このようにNANDストリングの両端付近のメモリセルに比較的少ないビットを蓄積することで、エラーを克服するにあたって十分なマージンを提供する。例えば1セル当たり2ビットを蓄積するように設計されたメモリでは、2つのビットを個別のビットとして両端付近の2つのメモリセルに蓄積する。
【0041】
フラッシュメモリシステム
図3Aは、本発明の実装に用いるフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ302は、列制御回路304と、行制御回路306と、cソース制御回路310と、pウェル制御回路308とによって制御される。メモリセルに蓄積されたデータを読み出すため、プログラム操作中にメモリセルの状態を判定するため、そしてビット線の電位レベルを制御してプログラミングを促したりプログラミングを禁止したりするため、列制御回路304はメモリセルアレイ302のビット線へ接続する。ワード線のいずれか1つを選択するため、読み出し電圧を印加するため、列制御回路304によって制御されるビット線電位レベルと結合したプログラム電圧を印加するため、そして消去電圧を印加するため、行制御回路306はワード線へ接続する。cソース制御回路310はメモリセルへ接続された共通ソース線(図3Bで「Cソース」と標示)を制御する。pウェル制御回路308はpウェル電圧を制御する。
【0042】
メモリセルに蓄積されたデータは列制御回路304によって読み出され、データ入力/出力バッファ312を通じて外部I/O線へ出力される。メモリセルに蓄積するプログラムデータは外部I/O線を通じてデータ入力/出力バッファ312へ入力され、列制御回路304へ転送される。外部I/O線はコントローラ318へ接続する。
【0043】
フラッシュメモリ装置を制御するコマンドデータは、コントローラ318へ入力される。コマンドデータは要求された操作をフラッシュメモリに知らせる。入力コマンドは状態マシン316へ転送され、状態マシン316は列制御回路304と、行制御回路306と、cソース制御310と、pウェル制御回路308と、データ入力/出力バッファ312とを制御する。状態マシン316は、READY/BUSY、PASS/FAIL等、フラッシュメモリのステータスデータを出力することもできる。
【0044】
コントローラ318は、パーソナルコンピュータ、デジタルカメラ、個人用携帯情報端末(PDA)等のホストシステムに接続され、または接続可能である。コントローラはホストと通信し、ホストは、メモリアレイ302でデータの蓄積や読み出しを行うコマンドを起動するほか、そのようなデータを提供または受信する。コントローラ318は、状態マシン316と通信するコマンド回路314が解釈し実行できるコマンド信号にコマンドを変換する。コントローラ318は通常、メモリアレイで読み書きするユーザデータ用のバッファメモリを内蔵する。典型的メモリシステムは、コントローラ318を含む1つの集積回路と1つ以上の集積回路チップとを備え、集積回路チップはメモリアレイと、関連制御、入力/出力、および状態マシン回路とを各々内蔵する。メモリアレイとシステムのコントローラ回路はともに、1つ以上の集積回路チップに組み込まれる傾向にある。メモリシステムはホストシステムの一部として埋め込まれることもあれば、取り外し可能な状態でホストシステムへ挿入されるメモリカード(またはその他のパッケージ)に含まれることもある。そのようなカードは、(例えば、コントローラを含む)メモリシステム全体を含むこともあれば、メモリアレイと関連する周辺回路だけを含むこともある(コントローラはホストに埋め込まれる)。したがって、コントローラはホストに埋め込まれるか、取り外し可能メモリシステムの中に含まれる。
【0045】
図3Bを参照し、メモリセルアレイ302の構造例を説明する。一例として、1,024ブロックに区分されたNANDフラッシュEEPROMを説明する。各ブロックに蓄積されたデータは同時に消去される。一実施形態において、ブロックは同時に消去されるセルの最小単位である。この例の各ブロックには偶数列と奇数列とに分かれた8,512の列がある。ビット線も偶数ビット線(BLe)と奇数ビット線(BLo)に分かれている。図3Bは一例として、直列に接続されてNANDストリングを形成する4つのメモリセルを示している。それぞれのNANDストリングには4つのセルが見られるが、使用するセルは4つに満たないこともあれば4つを上回ることもある。例えば1つのNANDストリングで32個以上のメモリセルを収容することがある。このNANDストリングの一端は第1の選択トランジスタSGDを通じて対応するビット線へ接続し、他端は第2の選択トランジスタSGSを通じてcソースへ接続する。
【0046】
読み出し操作とプログラミング操作のときには1ページの(例えば4,256個の)メモリセルが同時に選択される。選択されたメモリセルは同じワード線(例えば、WL2−i)と同じ類のビット線(例えば偶数ビット線)とを持つ。したがって、532バイトのデータの読み出しまたはプログラミングを同時に行うことができる。読み出しやプログラミングが同時に行われる532バイトのデータによって論理ページが形成される。したがって、1ブロックには少なくとも8つのページを蓄積できる。それぞれのメモリセルで2ビットのデータを蓄積するなら(例えば、マルチレベルセル)、1ブロックで16ページを蓄積する。
【0047】
メモリセルを消去するにはpウェルを消去電圧(例えば、20ボルト)まで上げ、選択されたブロックのワード線を接地する。ソース線とビット線は浮遊する。消去は、メモリアレイ全体で行うか、ブロックごとに行うか、別のセル単位で行う。電子はフローティングゲートからpウェル領域へ転送され、しきい値電圧は負になる。
【0048】
読み出し操作とベリファイ操作では、トランジスタをパスゲートとして作動させるため、選択ゲート(SGDとSGS)と選択されていないワード線(例えば、WL0、WL1、およびWL3)を読み出しパス電圧(例えば、4.5ボルト)まで上げる。読み出し操作とベリファイ操作で選択されたワード線(例えば、WL2)に接続する電圧のレベルを定め、該当メモリセルのしきい値電圧がそのレベルに達したか否かを判定する。例えば読み出し操作では選択されたワード線WL2を接地し、しきい値電圧が0Vより高いか否かを検出する。ベリファイ操作では選択されたワード線WL2を、例えば2.4Vに接続し、しきい値電圧が2.4Vかその他のしきい値レベルに達したか否かをベリファイする。ソースとpウェルは0ボルトである。選択された偶数ビット線(BLe)は、例えば0.7Vのレベルまで、予め荷電する。しきい値電圧が読み出しレベルかベリファイレベルより高ければ、非導電性メモリセルのための該当偶数ビット線(BLe)の電位レベルは高レベルを維持する。他方、しきい値電圧が読み出しレベルかベリファイレベルより低ければ、導電性メモリセルのための該当偶数ビット線(BLe)の電位レベルは低レベルまで、例えば0.5V未満まで、低下する。メモリセルの状態はビット線へ接続されたセンスアンプで検出する。メモリセルが消去されるかプログラムされるかの違いは、フローティングゲートに負電荷が蓄積されるか否かに左右される。例えばフローティングゲートに負電荷が蓄積されるならしきい値電圧は高くなり、トランジスタはエンハンスメントモードに入ることができる。
【0049】
前述した消去、読み出し、およびベリファイ操作は当技術分野で公知の手法に従って行われる。したがって、説明した詳細の多くは当業者によって変わることがある。
【0050】
多状態メモリの読み出し・プログラミングの例
図4A〜図4Eおよび図5A〜図5Eは、それぞれ4状態メモリで2つのマルチビット符号化例を示す。4状態メモリセルでは2つのビットで4つの状態を表現できる。既存の一手法では2行程プログラミングを用いてそのようなメモリをプログラムする。第1のビット(下位ページビット)は第1行程でプログラムする。その後、第2行程で同じセルをプログラムすることで所望の第2のビット(上位ページビット)を表現する。第2行程で第1のビットの値が変わらないようにするため、第2のビットのメモリ状態表現は第1のビットの値に依拠させる。
【0051】
図4A〜図4Eは、従来の2ビットグレイコードで符号化される4状態メモリのプログラミングとのりを示す。メモリセルのプログラム可能なしきい値電圧範囲(しきい値ウィンドウ)は、未プログラム状態「U」と次第にプログラムされる3つの状態「A」、「B」、および「C」とに相当する4つの領域に区分する。4つの領域は境界しきい値電圧DA 、DB 、およびDC によって区切られる。
【0052】
図4Aは、従来のグレイコードを使用し2ビットのデータを各メモリセルに蓄積する場合の4状態メモリアレイにおけるしきい値電圧分布を示す。4つの分布は4つのメモリ状態群「U」、「A」、「B」、および「C」に相当する。メモリセルをプログラムするには、事前にそのメモリセルを「U」すなわち「未プログラム」状態まで消去する。メモリセルが次第にプログラムされるにつれメモリ状態「A」、「B」、および「C」に漸次到達する。グレイコードでは(上位ビット、下位ビット)を使用し「U」を(1,1)に、「A」を(1,0)に、「B」を(0,0)に、「C」を(0,1)に指定する。
【0053】
図4Bは、グレイコードを使用する既存の2行程プログラミング方式における下位ページプログラミングを示す。1ページのセルを並行してプログラムする場合は上位ビットと下位ビットによって2つの論理ページが成立し、論理下位ページは下位ビットからなり、論理上位ページは上位ビットからなる。第1のプログラミング行程では論理下位ページビットだけをプログラムする。しかるべき符号化により、同じページのセルに対するその後の第2プログラミング行程では論理上位ページビットをプログラムし、論理下位ページビットはリセットしない。グレイコードは一般的に使われているコードであり、近傍の状態へ推移するときにはただひとつのビットが変化する。このコードには、1ビットのみがかかわるエラー訂正で負担が軽くすむという利点がある。
【0054】
グレイコードを使用する一般的な方式では、「1」で「非プログラム」状態を表現する。したがって、消去されたメモリ状態「U」は(上位ページビット、下位ページビット)=(1,1)で表現する。第1行程で論理下位ページをプログラムするには、ビット「0」を蓄積するセルの論理状態が(x,1)から(x,0)へ推移し、ここで「x」は上位ビットの無視(don’t care)値を表す。しかし、上位ビットはまだプログラムされていないため、一貫性を保つため「x」を「1」で標示することもできる。論理状態(1,0)はセルをメモリ状態「A」までプログラムすることによって表現する。つまり、第2のプログラミング行程に先立ちメモリ状態「A」によって「0」の下位ビット値を表現する。
【0055】
図4Cは、グレイコードを使用する既存の2行程プログラミング方式における上位ページプログラミングを示す。第2行程のプログラミングは論理上位ページのビットを蓄積するために行う。「0」の上位ページビット値を必要とするセルだけをプログラムする。ページ内のセルは第1行程の後に論理状態(1,1)か論理状態(1,0)になっている。第2行程で下位ページの値を維持するには、「0」または「1」の下位ビット値を区別する必要がある。(1,0)から(0,0)への推移にあたっては当該メモリセルをメモリ状態「B」までプログラムする。(1,1)から(0,1)への推移にあたっては当該メモリセルをメモリ状態「C」までプログラムする。このように読み出し中にセルにプログラムされたメモリ状態を判定することにより、下位ページビットと上位ページビットの両方を復号化できる。
【0056】
プログラミングを達成するには、1ページのメモリセルに対し並行してプログラミングパルスを交互に印加し、その後に各セルに対し感知またはプログラムベリファイを行い、セルが目標状態までプログラムされたか否かを判定する。プログラムベリファイ済みのセルは、グループ内の他のセルのプログラミングを完了するためにプログラミングパルスの印加が続いても、さらなるプログラミングから締め出される、すなわちプログラム禁止状態になる。図4Bおよび図4Cでは、下位ページプログラミングのときに境界しきい値電圧DA により状態「A」のプログラムベリファイ(「verifyA」)を実行する必要があることが分かる。しかし、上位ページプログラミングの場合は、状態「B」および「C」についてプログラムベリファイを実行する必要がある。したがって、上位ページのベリファイにあたっては境界しきい値電圧DB およびDC を基準とする2行程のベリファイ「verifyB」および「verifyC」が必要になる。
【0057】
図4Dは、グレイコードで符号化される4状態メモリの下位ビットを識別するための読み出し操作を示す。(1,0)で符号化されるメモリ状態「A」と(0,0)で符号化される「B」の下位ビットはいずれも「0」のため、状態「A」または「B」までメモリセルをプログラムするときには下位ビット「0」が検出される。逆に、メモリセルが状態「U」で未プログラム状態になるか状態「C」までプログラムされるときには下位ビット「1」が検出される。したがって、下位ページの読み出しにあたっては境界しきい値電圧DA およびDC を基準とする2行程の読み出しreadAおよびreadCが必要となる。
【0058】
図4Eは、グレイコードで符号化される4状態メモリの上位ビットを識別するための読み出し操作を示す。境界しきい値電圧DB については1回の読み出し行程readBが必要となる。プログラムされたしきい値電圧がDB に満たないセルはメモリ状態「1」として検出され、その逆も同様である。
【0059】
グレイコード2行程プログラミング方式は、第2行程のプログラミングに誤りがある場合に問題となる。例えば、下位ビットが「1」のときに上位ページビットを「0」までプログラムすると(1,1)から(0,1)への推移が起こる。それには「U」から「A」および「B」を通じて「C」までメモリセルを漸次プログラムする必要がある。このプログラミングが完了する前に停電があると、メモリセルは過渡的メモリ状態のいずれかひとつに、例えば「A」に、終わる。メモリセルを読み出すと「A」は論理状態(1,0)に復号化される。これは本来(0,1)になるべきもののため、上位ビットと下位ビットの両方が間違っていることになる。同様に、プログラミングが「B」に達したときに中断すると(0,0)になる。この場合の上位ビットは正しいが、下位ビットはまだ間違っている。また、未プログラム状態「U」から最もプログラムされた状態「C」まで推移することがあるため、このコード方式では、別々のときにプログラムされる隣接するセルで電荷レベルの差が拡大する。隣接するフローティングゲート間の電界効果結合(「ユーピン効果」)も深刻化する。
【0060】
図5A〜図5Eは、別の論理符号(「LM符号」)で符号化される4状態メモリのプログラミングと読み出しを示す。この符号は、耐障害性に優れ、ユーピン効果による隣接するセル結合を緩和する。
【0061】
図5Aは、LM符号を使用し各メモリセルに2ビットのデータを蓄積する場合の4状態メモリアレイのしきい値電圧分布を示す。LM符号化は、状態「A」および「C」で上位ビットと下位ビットが逆になる点が図7Aに見られる従来のグレイコードと異なる。米国特許第6,657,891号(特許文献8)に開示された「LM」符号には、電荷の多大な変化を要するプログラム操作を回避することによって隣接するフローティングゲート間の電界効果結合を抑えるという利点がある。図5Bおよび図5Cに見られるように、プログラミング操作によって電荷蓄積ユニットの電荷は穏やかに変化し、そのことはしきい値電圧VTの穏やかな変化から明らかである。
【0062】
その符号化では下位および上位2ビットを別々にプログラムし、読み出す。下位ビットをプログラムするときのセルのしきい値レベルは未プログラム領域にとどまるか、しきい値ウィンドウの「下位中間」領域まで進む。上位ビットをプログラムするときには、2つの領域のいずれかにあるしきい値レベルがさらにしきい値ウィンドウの4分の1に満たない若干高いレベルまで進む。
【0063】
図5Bは、LM符号を使用する既存の2ラウンドプログラミング方式における下位ページプログラミングを示す。耐障害性LM符号は基本的に、上位ページのプログラミングで中間状態の通過を回避する。第1ラウンドの下位ページプログラミングでは、広い分布の中でDA を上回りDC を下回るプログラムしきい値電圧により「未プログラム」メモリ状態「U」を(x,0)で表される「中間」状態までプログラムすることにより、論理状態(1,1)は中間状態(x,0)へ推移する。プログラミング中は境界DVA を基準にして中間状態をベリファイする。
【0064】
図5Cは、LM符号を使用する既存の2ラウンドプログラミング方式における上位ページプログラミングを示す。上位ページビットを「0」までプログラムする第2ラウンドで下位ページビットが「1」なら、「未プログラム」メモリ状態「U」を「A」までプログラムすることにより論理状態(1,1)は(0,1)へ推移する。下位ページビットが「0」なら、「中間」状態から「B」までプログラムすることによって論理状態(0,0)を得る。同様に、下位ページが「0」までプログラムされたときに上位ページを「1」に保つなら、「中間」状態を「C」までプログラムすることによって「中間」状態から(1,0)へ推移する必要がある。上位ページのプログラミングでは隣接する次のメモリ状態までプログラムするだけなため、ラウンドからラウンドにかけて大量の電荷が変化することはない。「U」からおおよその「中間」状態に至る下位ページプログラミングは時間を節約する。
【0065】
図5Dは、LM符号で符号化される4状態メモリの下位ビットを識別するための読み出し操作を示す。復号化は上位ページがプログラム済みか否かに左右される。上位ページがプログラム済みなら、下位ページの読み出しにあたって境界しきい値電圧DB を基準とする1回の読み出し行程readBが必要になる。他方、上位ページがまだプログラムされていなければ、下位ページは「中間」状態(図5B)までプログラムされ、readBでエラーが生じる。下位ページを読み出すには、境界しきい値電圧DA を基準とする1回の読み出し行程readAが必要になる。2通りのケースを区別するため、上位ページをプログラムしているときには上位ページにフラグ(「LM」フラグ)を書き込む。読み出しのときにはまず、上位ページをプログラム済みと仮定し、readB操作を実行する。LMフラグが読み出されるならこの仮定は正しく、読み出し操作は完了する。他方、最初の読み出しでフラグが得られなければ、上位ページがプログラムされていないことを意味し、readA操作により下位ページを読み出されなければならない。
【0066】
図5Eは、LM符号で符号化される4状態メモリの上位ビットを識別するための読み出し操作を示す。この図から明らかなように、上位ページの読み出しにあたっては境界しきい値電圧DA およびDC を基準とする2行程の読み出しreadAおよびreadCがそれぞれ必要となる。同様に、上位ページの復号化も上位ページがプログラム済みでなければ「中間」状態によって混乱する。ここでもLMフラグで上位ページがプログラム済みか否かを指示する。上位ページがプログラムされていなければ、上位ページデータがプログラムされていないことを意味する「1」に読み出しデータをリセットする。
【0067】
図6Aは、従来型NANDストリングの種々のメモリセルでGIDL誘導エラーの効果を示す。この例に示すNANDストリングは、ワード線WL0〜WL31が対応する32個の直列メモリセルを有する。それぞれのメモリセルは、4通りのメモリ状態(2ビット表現)のいずれか1つを蓄積するように区分される。図6Aは、1群のメモリセルでNANDストリングのメモリセルの3箇所を対象に4つのメモリ状態のしきい値電圧分布を示す。3箇所のうち2箇所は選択トランジスタ(またはゲート)に隣接する。具体的に、ストリングのソース端に隣接するメモリセルのコントロールゲートはワード線WL0へ接続し、ストリングのドレイン端に隣接するメモリセルのコントロールゲートはワード線WL31へ接続する。残りのメモリセルはNANDストリングのコア領域に位置し、ワード線WL1〜WL30が対応する。
【0068】
図6Aから見てとれるように、4メモリ状態の正規分布(中間のグラフ)はコア領域に位置するメモリセル(WL1〜WL30)のものである。しかし、NANDストリングの末端で顕著となるGIDL効果のため、ソース選択トランジスタに隣接するメモリセル(WL0)の分布(下のグラフ)は高いしきい値電圧にずれている。これではエラーが生じるおそれがあり、例えばずれた「01」状態が誤って「00」状態と読み出されるかもしれない。同様に、ドレイン選択トランジスタに隣接するメモリセル(WL31)も同じエラーを被る。(上のグラフを参照されたい。)
【0069】
図6Bは、図6Aに対応する典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。この例は、メモリアレイの列方向に32セルのNANDストリングである。行方向に1バンクのNANDストリングによって1ページのNANDストリングが形成される。ワード線は行沿いの各メモリセルの全コントロールゲートに結合する。それぞれのNANDストリングはワード線WL0乃至WL31を有し、さらにNANDストリングバンクの末端に位置する2行の選択トランジスタに対応する選択線SGSおよびSGDを有する。プログラミングと読み出しは1ページのメモリセルに対し並行して行う。一実施形態において、偶数列のメモリセル行によって1(偶数)ページが形成され、奇数列のメモリセル行によって1(奇数)ページが形成される。別の実施形態において、行沿いの連続するメモリセルによって、またはその一部分によって、1ページが形成される。
【0070】
図6Bに見られる従来方式では、4通りのメモリ状態のいずれか1つを蓄積するように各メモリセルを区分する。図4A〜図4Eと図5A〜図5Eの例で説明したように、2つのビットで4通りのメモリ状態を符号化する。2つの論理ビットは下位ビット(「L」)、上位ビット(「U」)と表すことができる。つまり、NANDストリングのメモリセルは2ビットのデータを、具体的には「L/U」を、それぞれ蓄積するように構成される。
【0071】
図7Aは、NANDストリングでメモリセルチェーンの末端に追加のダミーメモリセルを導入する先行の解決手段を示す。この場合は、選択トランジスタとNANDストリングの末端に隣接するダミーメモリセルが最大のGIDL効果を被る(上下のグラフを参照されたい。)しかし、ダミーセルはデータの蓄積に使われないため、ダミーセルに対する影響は問題とならない。さらに、GIDL効果を軽減するため、米国公開特許出願第2006−0198195号(特許文献6)で提案された方式と同様のやり方でダミーセルのワード線に中間電圧を印加できる。かくして、WL0〜WL31へ接続されたメモリセルは影響を受けない(中間のグラフを参照されたい。)
【0072】
図7Bは、図7Aと同様のダミーセルを加えた典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。このNANDストリングで、通常のメモリセル(WL0〜WL31)は下位および上位ビットの2ビットデータを蓄積するように構成される。追加のダミーセルはプログラムされない。
【0073】
図7Cは、図7Aと同様のダミーセル2個を加えた典型的なNANDストリングにおけるメモリセルのメモリ状態区分を示す。このNANDストリングで、通常のメモリセル(WL0〜WL31)は下位および上位ビットの2ビットデータを蓄積するように構成される。メモリセルチェーンの末端に位置する追加のダミーセルはプログラムされない。
【0074】
適応型メモリ状態区分
図8Aは、本発明の一般的な実施形態に従ってNANDストリングの末端メモリセルでGIDLエラーを克服する方式を示す。基本的に、図6Aに見られる従来のケースから最低限の変更ですむ。主な違いは、多状態データの代わりにバイナリデータを蓄積するようにNANDストリングの末端に位置するメモリセルを構成することにある。末端メモリセル(例えば、WL0とWL32)のしきい値ウィンドウを4状態の場合より間隔を空けて2つの状態で区分することにより、NANDストリングの末端でGIDL誘導エラーがあっても、この余分なマージンによって2つの状態を区別することが可能となる。従来のNANDストリングで32個の各セルに2ビットデータを蓄積する場合(1ストリング当たり32×2=64ビット)、この方式なら1つのメモリセルをチェーンに加えるだけで同じ64ビット容量(1ストリング当たり31×2+2×1ビット)が提供される。
【0075】
図8Bは、図8Aの適応型メモリ状態区分方式による典型的NANDストリングにおけるメモリセルのメモリ状態区分を示す。このNANDストリングで、コアメモリセル(WL1〜WL31)は通常どおり下位および上位ビットの2ビットデータを蓄積するように構成する。2つの末端セル(WL0とWL32)はバイナリデータを蓄積するように構成し、状態間のマージンは通常の場合より大きくする。
【0076】
図8Cは、図5A〜図5Eに記載された2ビットLM符号化を使用する好適な代替方式を示す。図5A〜図5Eで説明したLM符号化では2つの別々の行程で2ビットをプログラムできる。第1行程では下位論理ビットをプログラムし、第2行程も同じメモリセルで上位論理ビットをプログラムする。LM符号化の特質として、下位ビット区分は上位ビットまたは合同2ビットのそれより広いマージンを持つ。このため、下位ビットのプログラミングは障害の観点で上位ビットより堅牢である。既存のメモリシステムからの変更を最小限に抑えるため、NANDチェーンにおける2つの末端セルに対するバイナリビットのプログラミングには、好ましくはLM符号の下位ビット(またはページ)プログラミングを使用する。しかし、バイナリビットの1つは2ビットLM符号の下位ビットを表現するために使われ、他のバイナリビットは2ビットLM符号の上位ビットを表現するために使われることは理解されよう。
【0077】
図9は、適応型メモリ区分方式を示すフロー図である。
ステップ300:NANDストリングの形に構成されたメモリセルアレイを有する不揮発性メモリを提供し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である。
ステップ310:各NANDストリングのメモリセルを第1のグループと第2のグループとに区別し、第2のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第1のグループのメモリセルは第2のグループの補集合である。
ステップ320:第1の所定ビット数のデータを、第1のグループの各メモリセルに蓄積する。
ステップ330:第1の所定数に満たない第2の所定ビット数のデータを、第2のグループの各メモリセルに蓄積する。
【0078】
1セル当たり2ビットを蓄積するようにメモリを設計する一実施形態において、そのような2ビット1単位のうち1つのビットはNANDストリングの一端に隣接するメモリセルに蓄積でき、もう1つのビットは他端に隣接する別のメモリセルに蓄積できる。
【0079】
1セル当たり3ビットを蓄積するようにメモリを設計する別の実施形態において、そのような3ビット1単位のうち2つのビットは一端のメモリセルに蓄積でき、1つのビットは他端のメモリセルに蓄積できる。
【0080】
ここで参照する特許、特許出願、記事、書籍、仕様書、その他の出版物、文書、物事はどれも、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている出版物、文書、または物事のいずれかと本願明細書の本文との間で用語の定義または使用に矛盾や食い違いがある場合は、本願明細書における用語の定義または使用が優先するものとする。
【0081】
以上、様々な実施形態を参照しながら本発明を説明してきたが、添付の特許請求の範囲とその同等物とによって定められる本発明の範囲から逸脱することなく変更と修正を施すことができることは理解できよう。ここで参照した参考資料はどれも本願明細書において参照により援用されている。
【特許請求の範囲】
【請求項1】
NANDストリングの形に構成されたメモリセルアレイを有し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である不揮発性メモリにデータを蓄積する方法であって、
各NANDストリングのメモリセルを、ソース選択トランジスタかドレイン選択トランジスタに隣接するメモリセルからなる第2のグループと、第2のグループの補集合にあたるメモリセルからなる第1のグループとに区別するステップと、
第1の所定ビット数のデータを第1のグループの各メモリセルに蓄積するステップと、 第1の所定数に満たない第2の所定ビット数のデータを第2のグループの各メモリセルに蓄積するステップと、
を含む方法。
【請求項2】
請求項1記載の方法において、
前記蓄積するステップは、NANDストリングの該当ページの中で共通のワード線を持つ1ページのメモリセルを並行してプログラムすることによる方法。
【請求項3】
請求項2記載の方法において、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される方法。
【請求項4】
請求項1記載の方法において、
第1の所定ビット数のデータは、2ビットデータである方法。
【請求項5】
請求項4記載の方法において、
第2のメモリセルグループは、2ビットデータのビットのうちの1ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項6】
請求項4記載の方法において、
2ビットデータは論理第1ビットと論理第2ビットとからなり、
第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットを蓄積する方法。
【請求項7】
請求項6記載の方法において、
第2のグループは、2ビットデータの論理ビットのうちの1論理ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項8】
請求項1記載の方法において、
第1の所定ビット数のデータは、3ビットデータである方法。
【請求項9】
請求項8記載の方法において、
第2のメモリセルグループは、3ビットデータの1または2ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項10】
請求項8記載の方法において、
3ビットデータは論理第1ビットと、論理第2ビットと、論理第3ビットとからなり、 第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットおよび第3ビットを蓄積する方法。
【請求項11】
請求項10記載の方法において、
第2のグループは、3ビットデータの論理ビットのうちの1または2論理ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項12】
NANDストリングの形に構成されたメモリセルアレイを有し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である不揮発性メモリにデータを蓄積する方法であって、
各NANDストリングのメモリセルを、ソース選択トランジスタかドレイン選択トランジスタに隣接するメモリセルからなる第2のグループと、第2のグループの補集合にあたるメモリセルからなる第1のグループとに区別するステップと、
第1の所定ビット数のデータを蓄積するように第1のグループの各メモリセルを構成するステップと、
第1の所定数に満たない第2の所定ビット数のデータを蓄積するように第2のグループの各メモリセルを構成するステップと、
を含む方法。
【請求項13】
請求項12記載の方法において、
前記蓄積するステップは、NANDストリングの該当ページの中で共通のワード線を持つ1ページのメモリセルを並行してプログラムすることによる方法。
【請求項14】
請求項13記載の方法において、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される方法。
【請求項15】
請求項12記載の方法において、
第1の所定ビット数のデータは、2ビットデータである方法。
【請求項16】
請求項15記載の方法において、
第2のメモリセルグループは、2ビットデータのビットのうちの1ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項17】
請求項15記載の方法において、
2ビットデータは論理第1ビットと論理第2ビットとからなり、
第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットを蓄積する方法。
【請求項18】
請求項17記載の方法において、
第2のグループは、2ビットデータの論理ビットのうちの1論理ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項19】
請求項12記載の方法において、
第1の所定ビット数のデータは、3ビットデータである方法。
【請求項20】
請求項19記載の方法において、
第2のメモリセルグループは、3ビットデータの1または2ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項21】
請求項19記載の方法において、
3ビットデータは論理第1ビットと、論理第2ビットと、論理第3ビットとからなり、 第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットおよび第3ビットを蓄積する方法。
【請求項22】
請求項21記載の方法において、
第2のグループは、3ビットデータの論理ビットのうちの1または2論理ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項23】
不揮発性メモリであって、
NANDストリングの形に構成されたメモリセルアレイを備え、
各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、
各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能であり、
各NANDストリングは第1のグループと第2のグループのメモリセルからなり、第2のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第1のグループのメモリセルはNANDストリングにおいて第2のグループの補集合であり、
第1の所定ビット数のデータを、第1のグループの各メモリセルに蓄積する手段と、
第1の所定数に満たない第2の所定ビット数のデータを第2のグループの各メモリセルに蓄積する手段と、
も備える不揮発性メモリ。
【請求項24】
請求項23記載の不揮発性メモリにおいて、
前記蓄積する手段は、NANDストリングの該当ページの中で共通のワード線を持つ1ページのメモリセルを並行してプログラムすることによる不揮発性メモリ。
【請求項25】
請求項24記載の不揮発性メモリにおいて、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される不揮発性メモリ。
【請求項26】
請求項23記載の不揮発性メモリにおいて、
第1の所定ビット数のデータは、2ビットデータである不揮発性メモリ。
【請求項27】
請求項26記載の不揮発性メモリにおいて、
第2のメモリセルグループは、2ビットデータのビットのうちの1ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項28】
請求項26記載の不揮発性メモリにおいて、
2ビットデータは論理第1ビットと論理第2ビットとからなり、
第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットを蓄積する不揮発性メモリ。
【請求項29】
請求項28記載の不揮発性メモリにおいて、
第2のグループは、2ビットデータの論理ビットのうちの1論理ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項30】
請求項23記載の不揮発性メモリにおいて、
第1の所定ビット数のデータは、3ビットデータである不揮発性メモリ。
【請求項31】
請求項30記載の不揮発性メモリにおいて、
第2のメモリセルグループは、3ビットデータの1または2ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項32】
請求項30記載の不揮発性メモリにおいて、
3ビットデータは論理第1ビットと、論理第2ビットと、論理第3ビットとからなり、 第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2および第3ビットを蓄積する不揮発性メモリ。
【請求項33】
請求項32記載の不揮発性メモリにおいて、
第2のグループは、3ビットデータの論理ビットのうちの1または2論理ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項34】
不揮発性メモリであって、
NANDストリングの形に構成されたメモリセルアレイを備え、
各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、
各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能であり、
各NANDストリングは第1のグループと第2のグループのメモリセルからなり、第2のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第1のグループのメモリセルはNANDストリングにおいて第2のグループの補集合であり、
第1のグループのメモリセルは、第1の所定数のメモリ状態のいずれか1つまでプログラムできるように構成され、
第2のグループのメモリセルは、第2の所定数のメモリ状態のいずれか1つまでプログラムできるように構成され、第2の所定数は第1の所定数に満たない不揮発性メモリ。
【請求項35】
請求項34記載の不揮発性メモリにおいて、
NANDストリングの該当ページの中で共通のワード線を持つ1ページのメモリセルは、1単位としてプログラムされ、かつ読み出される不揮発性メモリ。
【請求項36】
請求項35記載の不揮発性メモリにおいて、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される不揮発性メモリ。
【請求項37】
請求項34記載の不揮発性メモリにおいて、
第1の所定ビット数のデータは、2ビットデータである不揮発性メモリ。
【請求項38】
請求項37記載の不揮発性メモリにおいて、
第2のメモリセルグループは、2ビットデータのビットのうちの1ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項39】
請求項37記載の不揮発性メモリにおいて、
2ビットデータは論理第1ビットと論理第2ビットとからなり、
第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットを蓄積する不揮発性メモリ。
【請求項40】
請求項39記載の不揮発性メモリにおいて、
第2のグループは、2ビットデータの論理ビットのうちの1論理ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項41】
請求項34記載の不揮発性メモリにおいて、
第1の所定ビット数のデータは、3ビットデータである不揮発性メモリ。
【請求項42】
請求項41記載の不揮発性メモリにおいて、
第2のメモリセルグループは、3ビットデータの1または2ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項43】
請求項41記載の不揮発性メモリにおいて、
3ビットデータは論理第1ビットと、論理第2ビットと、論理第3ビットとからなり、 第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットおよび第3ビットを蓄積する不揮発性メモリ。
【請求項44】
請求項43記載のメモリにおいて、
第2のグループは、3ビットデータの論理ビットのうちの1または2論理ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項1】
NANDストリングの形に構成されたメモリセルアレイを有し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である不揮発性メモリにデータを蓄積する方法であって、
各NANDストリングのメモリセルを、ソース選択トランジスタかドレイン選択トランジスタに隣接するメモリセルからなる第2のグループと、第2のグループの補集合にあたるメモリセルからなる第1のグループとに区別するステップと、
第1の所定ビット数のデータを第1のグループの各メモリセルに蓄積するステップと、 第1の所定数に満たない第2の所定ビット数のデータを第2のグループの各メモリセルに蓄積するステップと、
を含む方法。
【請求項2】
請求項1記載の方法において、
前記蓄積するステップは、NANDストリングの該当ページの中で共通のワード線を持つ1ページのメモリセルを並行してプログラムすることによる方法。
【請求項3】
請求項2記載の方法において、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される方法。
【請求項4】
請求項1記載の方法において、
第1の所定ビット数のデータは、2ビットデータである方法。
【請求項5】
請求項4記載の方法において、
第2のメモリセルグループは、2ビットデータのビットのうちの1ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項6】
請求項4記載の方法において、
2ビットデータは論理第1ビットと論理第2ビットとからなり、
第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットを蓄積する方法。
【請求項7】
請求項6記載の方法において、
第2のグループは、2ビットデータの論理ビットのうちの1論理ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項8】
請求項1記載の方法において、
第1の所定ビット数のデータは、3ビットデータである方法。
【請求項9】
請求項8記載の方法において、
第2のメモリセルグループは、3ビットデータの1または2ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項10】
請求項8記載の方法において、
3ビットデータは論理第1ビットと、論理第2ビットと、論理第3ビットとからなり、 第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットおよび第3ビットを蓄積する方法。
【請求項11】
請求項10記載の方法において、
第2のグループは、3ビットデータの論理ビットのうちの1または2論理ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項12】
NANDストリングの形に構成されたメモリセルアレイを有し、各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能である不揮発性メモリにデータを蓄積する方法であって、
各NANDストリングのメモリセルを、ソース選択トランジスタかドレイン選択トランジスタに隣接するメモリセルからなる第2のグループと、第2のグループの補集合にあたるメモリセルからなる第1のグループとに区別するステップと、
第1の所定ビット数のデータを蓄積するように第1のグループの各メモリセルを構成するステップと、
第1の所定数に満たない第2の所定ビット数のデータを蓄積するように第2のグループの各メモリセルを構成するステップと、
を含む方法。
【請求項13】
請求項12記載の方法において、
前記蓄積するステップは、NANDストリングの該当ページの中で共通のワード線を持つ1ページのメモリセルを並行してプログラムすることによる方法。
【請求項14】
請求項13記載の方法において、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される方法。
【請求項15】
請求項12記載の方法において、
第1の所定ビット数のデータは、2ビットデータである方法。
【請求項16】
請求項15記載の方法において、
第2のメモリセルグループは、2ビットデータのビットのうちの1ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項17】
請求項15記載の方法において、
2ビットデータは論理第1ビットと論理第2ビットとからなり、
第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットを蓄積する方法。
【請求項18】
請求項17記載の方法において、
第2のグループは、2ビットデータの論理ビットのうちの1論理ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項19】
請求項12記載の方法において、
第1の所定ビット数のデータは、3ビットデータである方法。
【請求項20】
請求項19記載の方法において、
第2のメモリセルグループは、3ビットデータの1または2ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項21】
請求項19記載の方法において、
3ビットデータは論理第1ビットと、論理第2ビットと、論理第3ビットとからなり、 第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットおよび第3ビットを蓄積する方法。
【請求項22】
請求項21記載の方法において、
第2のグループは、3ビットデータの論理ビットのうちの1または2論理ビットを各々蓄積する2つのメモリセルを含む方法。
【請求項23】
不揮発性メモリであって、
NANDストリングの形に構成されたメモリセルアレイを備え、
各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、
各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能であり、
各NANDストリングは第1のグループと第2のグループのメモリセルからなり、第2のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第1のグループのメモリセルはNANDストリングにおいて第2のグループの補集合であり、
第1の所定ビット数のデータを、第1のグループの各メモリセルに蓄積する手段と、
第1の所定数に満たない第2の所定ビット数のデータを第2のグループの各メモリセルに蓄積する手段と、
も備える不揮発性メモリ。
【請求項24】
請求項23記載の不揮発性メモリにおいて、
前記蓄積する手段は、NANDストリングの該当ページの中で共通のワード線を持つ1ページのメモリセルを並行してプログラムすることによる不揮発性メモリ。
【請求項25】
請求項24記載の不揮発性メモリにおいて、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される不揮発性メモリ。
【請求項26】
請求項23記載の不揮発性メモリにおいて、
第1の所定ビット数のデータは、2ビットデータである不揮発性メモリ。
【請求項27】
請求項26記載の不揮発性メモリにおいて、
第2のメモリセルグループは、2ビットデータのビットのうちの1ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項28】
請求項26記載の不揮発性メモリにおいて、
2ビットデータは論理第1ビットと論理第2ビットとからなり、
第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットを蓄積する不揮発性メモリ。
【請求項29】
請求項28記載の不揮発性メモリにおいて、
第2のグループは、2ビットデータの論理ビットのうちの1論理ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項30】
請求項23記載の不揮発性メモリにおいて、
第1の所定ビット数のデータは、3ビットデータである不揮発性メモリ。
【請求項31】
請求項30記載の不揮発性メモリにおいて、
第2のメモリセルグループは、3ビットデータの1または2ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項32】
請求項30記載の不揮発性メモリにおいて、
3ビットデータは論理第1ビットと、論理第2ビットと、論理第3ビットとからなり、 第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2および第3ビットを蓄積する不揮発性メモリ。
【請求項33】
請求項32記載の不揮発性メモリにおいて、
第2のグループは、3ビットデータの論理ビットのうちの1または2論理ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項34】
不揮発性メモリであって、
NANDストリングの形に構成されたメモリセルアレイを備え、
各メモリセルはソースおよびドレインと、電荷蓄積素子と、コントロールゲートとを有する電荷蓄積トランジスタであり、
各NANDストリングはソース端とドレイン端とを有し、かつ一連の電荷蓄積トランジスタによって形成され、一連の電荷蓄積トランジスタは1セルのドレインによって隣接する電荷蓄積トランジスタのソースへデイジーチェーン接続され、ソース選択トランジスタによりソース端へ切り替え可能であり、かつドレイン選択トランジスタによってドレイン端へ切り替え可能であり、
各NANDストリングは第1のグループと第2のグループのメモリセルからなり、第2のグループのメモリセルはソース選択トランジスタかドレイン選択トランジスタに隣接し、第1のグループのメモリセルはNANDストリングにおいて第2のグループの補集合であり、
第1のグループのメモリセルは、第1の所定数のメモリ状態のいずれか1つまでプログラムできるように構成され、
第2のグループのメモリセルは、第2の所定数のメモリ状態のいずれか1つまでプログラムできるように構成され、第2の所定数は第1の所定数に満たない不揮発性メモリ。
【請求項35】
請求項34記載の不揮発性メモリにおいて、
NANDストリングの該当ページの中で共通のワード線を持つ1ページのメモリセルは、1単位としてプログラムされ、かつ読み出される不揮発性メモリ。
【請求項36】
請求項35記載の不揮発性メモリにおいて、
メモリセルページは、最初にそれぞれの電荷蓄積素子から電荷を取り除くことによって消去される不揮発性メモリ。
【請求項37】
請求項34記載の不揮発性メモリにおいて、
第1の所定ビット数のデータは、2ビットデータである不揮発性メモリ。
【請求項38】
請求項37記載の不揮発性メモリにおいて、
第2のメモリセルグループは、2ビットデータのビットのうちの1ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項39】
請求項37記載の不揮発性メモリにおいて、
2ビットデータは論理第1ビットと論理第2ビットとからなり、
第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットを蓄積する不揮発性メモリ。
【請求項40】
請求項39記載の不揮発性メモリにおいて、
第2のグループは、2ビットデータの論理ビットのうちの1論理ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項41】
請求項34記載の不揮発性メモリにおいて、
第1の所定ビット数のデータは、3ビットデータである不揮発性メモリ。
【請求項42】
請求項41記載の不揮発性メモリにおいて、
第2のメモリセルグループは、3ビットデータの1または2ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【請求項43】
請求項41記載の不揮発性メモリにおいて、
3ビットデータは論理第1ビットと、論理第2ビットと、論理第3ビットとからなり、 第2のグループは2つのメモリセルを含み、一方のメモリセルは論理第1ビットを蓄積し、他方のメモリセルは論理第2ビットおよび第3ビットを蓄積する不揮発性メモリ。
【請求項44】
請求項43記載のメモリにおいて、
第2のグループは、3ビットデータの論理ビットのうちの1または2論理ビットを各々蓄積する2つのメモリセルを含む不揮発性メモリ。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9】
【公表番号】特表2010−515199(P2010−515199A)
【公表日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願番号】特願2009−544161(P2009−544161)
【出願日】平成19年12月12日(2007.12.12)
【国際出願番号】PCT/US2007/087262
【国際公開番号】WO2008/082888
【国際公開日】平成20年7月10日(2008.7.10)
【出願人】(506197901)サンディスク コーポレイション (175)
【Fターム(参考)】
【公表日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願日】平成19年12月12日(2007.12.12)
【国際出願番号】PCT/US2007/087262
【国際公開番号】WO2008/082888
【国際公開日】平成20年7月10日(2008.7.10)
【出願人】(506197901)サンディスク コーポレイション (175)
【Fターム(参考)】
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