酸化膜電界効果トランジスタおよびその製造方法
【課題】デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なSiC系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なSiC系酸化膜電界効果トランジスタの製造方法を提供する。
【解決手段】MOSFET1は、n+SiC基板10と、n−SiC層20と、pウェル21と、n+ソース領域22と、絶縁層35とを備えている。一方のpウェル211および他方のpウェル212においては、pウェル21の中に配置される第1n+ソース領域221と、pウェル21の内部からpウェル21の外部にまで延在する第2n+ソース領域222とが、チャネル領域29を挟んで互いに対向するように配置されている。絶縁層35の厚みは、pウェル21の内部に位置するチャネル領域29上よりも、ウインドウ領域28上において大きくなっている。
【解決手段】MOSFET1は、n+SiC基板10と、n−SiC層20と、pウェル21と、n+ソース領域22と、絶縁層35とを備えている。一方のpウェル211および他方のpウェル212においては、pウェル21の中に配置される第1n+ソース領域221と、pウェル21の内部からpウェル21の外部にまで延在する第2n+ソース領域222とが、チャネル領域29を挟んで互いに対向するように配置されている。絶縁層35の厚みは、pウェル21の内部に位置するチャネル領域29上よりも、ウインドウ領域28上において大きくなっている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は酸化膜電界効果トランジスタおよびその製造方法に関し、より特定的には、デバイス特性のばらつきを抑制することが可能なSiC系酸化膜電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【0002】
ドリフト層等がSi(珪素)からなるSi系MOSFET(Metal Oxide Semiconductor Field Effect Transistor;酸化膜電界効果トランジスタ)においては、製造コストを抑制しつつデバイス特性のばらつきを抑制可能なDMOS(Double Diffuse Metal Oxide Semiconductor)構造を有するMOSFETが提案されている(たとえば、非特許文献1参照)。
【0003】
すなわち、DMOS構造を有するSi系MOSFETにおいては、Si層中にp型不純物(導電型がp型である不純物)とn型不純物(導電型がn型である不純物)とを同時に拡散させ、その拡散係数の差を利用してチャネル領域が形成される。ここで、p型不純物としてSi層中に添加されるB(ホウ素)や、n型不純物としてSi層中に添加されるAs(ヒ素)などの元素のSi中における拡散係数は十分に大きく、かつ上記p型不純物とn型不純物との拡散係数の差も十分に大きい。そのため、DMOS構造を有するSi系MOSFETは、p型不純物とn型不純物とを同時に拡散させることにより、チャネル領域の形状を安定して制御することができる。
【0004】
チャネル領域の形状、特にゲート電極に沿った方向におけるチャネル領域の長さ(チャネル長)は、MOSFETのデバイス特性(閾値電流、オン抵抗など)に大きな影響を与える。これに対し、上記従来のDMOS構造を有するSi系MOSFETによれば、p型不純物およびn型不純物を同時に拡散させることにより、チャネル長を精度よく制御し、デバイス特性のばらつきを抑制することができる。
【0005】
一方、Si系MOSFETにおいては、バンドギャップの大きさなどのSiの物性に起因して、素子としての動作に限界が存在する。すなわち、高温環境下において使用されるMOSFETや、高耐圧、高速動作、低損失化が要求されるMOSFETとしては、Si系MOSFETは十分な特性を有しているとはいえない。
【0006】
これに対し、MOSFETを含む半導体素子の材料として、Siよりもバンドギャップの大きいSiC(炭化珪素)を採用することが提案されている。これにより、高温環境下において使用されるMOSFETや、高耐圧、高速動作、低損失化が要求されるMOSFETとして十分な特性を得ることが可能となる(たとえば非特許文献2参照)。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】S.M.Sze、“Physics of Semiconductor Devices”、John Wiley & Sons,Inc、1981年、p.489−490
【非特許文献2】四戸孝、「SiCパワーデバイス」、東芝レビュー、株式会社東芝、2004年、Vol.59、No.2、p49−53
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、MOSFETの素材としてSiCを採用した場合、上述のDMOS構造を有するSi系MOSFETの構成をそのまま採用し、DMOS構造を有するSiC系MOSFET(ドリフト層等がSiC(炭化珪素)からなるMOSFET)を構成することは、以下に説明するように困難である。
【0009】
図15は、DMOS構造を有する従来のSiC系MOSFETの一例を示す概略断面図である。図15を参照して、DMOS構造を有するSiC系MOSFETの一例について説明する。
【0010】
図15を参照して、従来のSiC系MOSFET100は、n+SiC基板110と、n−SiC層120と、一対のpウェル121と、一対のn+ソース領域122と、一対のp+領域123とを備えている。n+SiC基板110は、SiCからなり、高濃度のn型不純物(導電型がn型である不純物)を含んでいる。n−SiC層120は、n+基板110の一方の主面上に形成され、n型不純物を含んでいる。一対のpウェル121は、n−SiC層120において、n+SiC基板110側の主面である第1の主面120Aとは反対側の主面である第2の主面120Bを含むように形成され、p型不純物(導電型がp型である不純物)を含んでいる。一対のn+ソース領域122は、第2の主面120Bを含み、かつpウェル121に取り囲まれるように一対のpウェル121のそれぞれの内部に形成され、高濃度のn型不純物を含んでいる。一対のp+領域123は、一対のn+ソース領域122のうち一方のn+ソース領域122から見て他方のn+ソース領域122の側とは反対側のそれぞれに第2の主面120Bを含むように形成され、高濃度のp型不純物を含んでいる。
【0011】
さらに、図15を参照して、SiC系MOSFET100は、ゲート酸化膜130と、ゲート電極140と、層間絶縁膜150と、オーミックコンタクト層180と、ソース電極160と、ドレイン電極170とを備えている。ゲート酸化膜130は、第2の主面120Bに接触するようにn−SiC層120上に形成され、絶縁体からなっている。ゲート電極140は、ゲート酸化膜130に接触するようにゲート酸化膜130上に形成され、導電体からなっている。層間絶縁膜150は、第2の主面120B上にゲート電極140を取り囲むように形成され、絶縁体からなっている。ソース電極160は、第2の主面120B上において、層間絶縁膜150を取り囲み、n+ソース領域122およびp+領域123の上部表面上にまで延在するとともに、オーミックコンタクト層180を介してn+ソース領域122と電気的に接続されており、導電体からなっている。ドレイン電極170は、n+SiC基板110においてn−SiC層120が形成される側とは反対側の主面に接触して形成され、導電体からなっている。
【0012】
次に、SiC系MOSFET100の動作について説明する。図15を参照して、ゲート電極140の電圧が0Vの状態すなわちオフ状態では、ゲート酸化膜130の直下に位置するpウェル121とn−SiC層120との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極140に正の電圧を印加していくと、pウェル121のゲート酸化膜130と接触する付近であるチャネル領域129において、反転層が形成される。その結果、n+ソース領域122とn−SiC層120とが電気的に接続され、ソース電極160とドレイン電極170との間に電流が流れる。
【0013】
ここで、図15を参照して、チャネル領域129のゲート電極140に沿った長さであるチャネル長Lは、上述のように動作するSiC系MOSFET100のデバイス特性に大きく影響する。
【0014】
しかし、SiC系MOSFET100においては、上述のSi系MOSFETの場合とは異なり、p型不純物としてSiC層中に添加されるB、Al(アルミニウム)や、n型不純物としてSiC層中に添加されるN(窒素)、P(リン)などの元素のSiC中における拡散係数は非常に小さい。そのため、SiC系MOSFET100においては、SiC層中にp型不純物とn型不純物とを同時に拡散させ、その拡散係数の差を利用してチャネル領域を形成することは困難である。
【0015】
そのため、DMOS構造を有するSiC系MOSFETは、レジストや酸化膜などをマスクとして用いたイオン注入やCVD(Chemical Vapor Deposition;化学気相蒸着法)などが実施されて、チャネル領域が形成される。その結果、チャネル領域を形成する際のマスクの位置合わせの精度が、チャネル長の精度にそのまま影響する。そのため、DMOS構造を有するSiC系MOSFETにおいては、マスクの位置合わせのばらつきに起因したデバイス特性のばらつきが問題となる。
【0016】
さらに、上述のように、SiC系MOSFET100は、同様の構造を有するSi系MOSFETに比べて耐圧が高い。そのため、図15を参照して、SiC系MOSFET100がオフ状態である場合、一対のpウェル121に挟まれた領域であるウインドウ領域128上に形成されたゲート酸化膜130に、強い電界が印加される場合がある。その結果、ウインドウ領域128上において、ゲート酸化膜130が破壊されてSiC系MOSFET100が正常に動作しなくなる可能性があり、耐久性が不十分となるおそれがある。
【0017】
そこで、本発明の目的は、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なSiC系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なSiC系酸化膜電界効果トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【0018】
本発明に従った酸化膜電界効果トランジスタは、第1導電型のSiC基板と、SiC基板上に形成された第1導電型のSiC層と、第1導電型とは導電型の異なる第2導電型の第2導電型領域と、第2導電型の他の第2導電型領域と、複数の高濃度第1導電型領域と、絶縁体からなる絶縁層とを備えている。第2導電型領域は、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように形成されている。他の第2導電型領域は、SiC層において、第2の主面を含むように、第2導電型領域とは離れて形成されている。高濃度第1導電型領域は、SiC層の第2の主面を含む領域に形成され、SiC層よりも高濃度の第1導電型の不純物を含んでいる。絶縁層は、第2の主面に接触するようにSiC層上に形成されている。
【0019】
第2導電型領域においては、上記複数の高濃度第1導電型領域のうちの一対の組であって、第2導電型領域の中に配置される当該組のうちの一方の高濃度第1導電型領域と、第2導電型領域の内部から第2導電型領域の外部にまで延在する当該組のうちの他方の高濃度第1導電型領域とが、第2導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように配置されている。一方、他の第2導電型領域においては、上記複数の高濃度第1導電型領域のうちの、一対の上記組を構成する領域と異なる領域を少なくとも1つ含む一対の他の組であって、他の第2導電型領域の中に配置される当該他の組のうちの一方の高濃度第1導電型領域と、他の第2導電型領域の内部から他の第2導電型領域の外部にまで延在する当該他の組のうちの他方の高濃度第1導電型領域とが、他の第2導電型領域の内部に位置する他のチャネル領域を挟んで互いに対向するように配置されている。
【0020】
絶縁層は、上記チャネル領域上および他のチャネル領域上から第2導電型領域と他の第2導電型領域とに挟まれた領域であるウインドウ領域上にまで延在している。そして、当該絶縁層の厚みは、チャネル領域上および他のチャネル領域上よりも、ウインドウ領域上において大きくなっている。
【0021】
本発明の酸化膜電界効果トランジスタにおいては、上述のように、チャネル領域を挟んで一対の高濃度第1導電型領域が互いに対向している。したがって、チャネル長は、当該一対の高濃度第1導電型領域間の距離により決定される。そのため、第2導電型領域を形成する際のマスキングの位置合わせにばらつきがあり、第2導電型領域の位置や形状に多少のばらつきが生じたとしても、第2導電型領域の内部において一対の高濃度第1導電型領域が互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。
【0022】
さらに、本発明の酸化膜電界効果トランジスタにおいては、上記チャネル領域上および他のチャネル領域上からウインドウ領域上にまで延在している絶縁層の厚みが、チャネル領域上および他のチャネル領域上よりも、ウインドウ領域上において大きくなっている。これにより、酸化膜電界効果トランジスタのオン抵抗を抑制しつつ、ウインドウ領域上に形成された酸化膜に強い電界が印加された場合でも、当該酸化膜の破壊が抑制され、十分な耐久性を確保することが可能となる。以上のように、本発明の酸化膜電界効果によれば、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なSiC系酸化膜電界効果トランジスタを提供することができる。
【0023】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域および他のチャネル領域上の絶縁層上に、絶縁層に接触するように形成され、導電体からなる電極をさらに備えている。そして、当該電極は、高融点金属または高融点金属の珪化物からなっている。
【0024】
抵抗率の小さい高融点金属または高融点金属の珪化物を電極の素材として採用することにより、酸化膜電界効果トランジスタの高周波特性が向上する。ここで、高融点金属とは、融点が700℃以上の金属であって、たとえばW(タングステン)、Ti(チタン)、Ni(ニッケル)、Mo(モリブデン)、Pt(白金)などをいう。
【0025】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域および他のチャネル領域上の絶縁層上に、絶縁層に接触するように形成され、導電体からなる電極をさらに備えている。そして、当該電極は、ポリシリコンからなるポリシリコン層と、高融点金属からなる高融点金属層とを有している。
【0026】
これにより、上述の場合と同様に、酸化膜電界効果トランジスタの高周波特性が向上する。さらに、このような多層(2層)構造の電極を採用することにより、電極の素材の組合せを適切に選択し、酸化膜電界効果トランジスタの閾値電圧を調整することが可能となる。なお、高融点金属としては、上述の場合と同様にW、Ti、Ni、Mo、Ptなどを採用することができる。
【0027】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域上の電極と、他のチャネル領域上の電極とは、分離して形成されている。これにより、上記電極が単一の電極から構成される場合に比べて、電極の帰還容量成分が小さくなり、酸化膜電界効果トランジスタの高周波特性が向上する。
【0028】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記複数の高濃度第1導電型領域は、第1導電型の不純物としてヒ素(As)およびリン(P)の少なくともいずれか一方を含んでいる。
【0029】
比較的低い温度での活性化アニールが可能なAsやPを第1導電型の不純物として選択することにより、高濃度第1導電型領域が形成された後に実施される第1導電型不純物の活性化アニールが容易となる。その結果、酸化膜電界効果トランジスタの製造工程を簡略化することが可能となり、製造コストが抑制された酸化膜電界効果トランジスタを提供することができる。
【0030】
本発明に従った酸化膜電界効果トランジスタの製造方法は、基板が準備される工程と、SiC層が形成される工程と、第2導電型領域が形成される工程と、絶縁層が形成される工程と、マスクが形成される工程と、高濃度第1導電型領域が形成される工程と、電極が形成される工程とを備えている。
【0031】
基板が準備される工程では、第1導電型のSiC基板が準備される。SiC層が形成される工程では、SiC基板上に、第1導電型のSiC層が形成される。第2導電型領域が形成される工程では、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように、第1導電型とは導電型の異なる第2導電型の第2導電型領域が形成される。絶縁層が形成される工程では、上記第2の主面に接触するように、SiC層上に、絶縁体からなる絶縁層が形成される。マスクが形成される工程では、上記第2の主面上にマスクが形成される。高濃度第1導電型領域が形成される工程では、SiC層の第2の主面を含む領域に、当該SiC層よりも高濃度の第1導電型の不純物を含む複数の高濃度第1導電型領域が形成される。電極が形成される工程では、上記絶縁層に接触するように、第2導電型領域の内部に位置するチャネル領域上の当該絶縁層上に、導電体からなる電極が形成される。
【0032】
そして、複数の高濃度第1導電型領域が形成される工程においては、上記マスクを用いることにより、第2導電型領域の中に配置される第1の高濃度第1導電型領域と、第2導電型領域の内部から第2導電型領域の外部にまで延在するように配置される第2の高濃度第1導電型領域とが、チャネル領域を挟んで互いに対向するように形成される。
【0033】
本発明の酸化膜電界効果トランジスタの製造方法では、高濃度第1導電型領域が形成される工程において、SiC層の第2の主面上に形成されたマスクを用いて、チャネル領域を挟んで互いに対向する第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが形成される。したがって、チャネル長は、電極に沿った方向における第1の高濃度第1導電型領域と第2の高濃度第1導電型領域との距離により決定される。そのため、第2導電型領域が形成される工程において第2導電型領域の位置や形状に多少のばらつきが生じたとしても、第2導電型領域の内部において第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。その結果、本発明の酸化膜電界効果トランジスタの製造方法によれば、デバイス特性のばらつきを抑制したSiC系酸化膜電界効果トランジスタを製造することができる。
【0034】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、上記チャネル領域となるべき領域上に形成された絶縁層に接触するように、酸素の透過を抑制する耐酸化マスクが形成される工程と、上記複数の高濃度第1導電型領域が形成される工程よりも後において、当該耐酸化マスクが形成された状態で、絶縁層が形成されたSiC層の第2の主面が酸化される工程とをさらに備えている。
【0035】
チャネル領域となるべき領域上に耐酸化マスクが形成された上で、SiC層の第2の主面が酸化されることにより、チャネル領域上以外の第2の主面上の領域における絶縁層の厚みを大きくしつつ、チャネル領域上の領域における絶縁層の厚みの増加が抑制される。その結果、酸化膜電界効果トランジスタのオン抵抗を抑制しつつ、チャネル領域上以外の第2の主面上の領域における絶縁層に強い電界が印加された場合でも、当該絶縁層の破壊が抑制され、十分な耐久性を確保することが可能なSiC系酸化膜電界効果トランジスタを製造することができる。
【0036】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、第2導電型領域が形成される工程よりも後に、第2導電型領域が第1アニール温度に加熱される工程と、第2導電型領域が第1アニール温度に加熱される工程および複数の高濃度第1導電型領域が形成される工程よりも後に、当該複数の高濃度第1導電型領域が、第1アニール温度よりも低い温度である第2アニール温度に加熱される工程とをさらに備えている。
【0037】
第2導電型領域に導入された不純物を活性化するために必要なアニール温度(第1アニール温度)が高濃度第1導電型領域に導入された不純物を活性化するために必要なアニール温度(第2アニール温度)よりも高い場合、上記プロセスを採用することにより、第1アニール温度に加熱される工程よりも後で形成された領域に対する、高濃度第1導電型領域のアニールによる悪影響を抑制することができる。
【0038】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、上記複数の高濃度第1導電型領域が形成される工程では、第1導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む高濃度第1導電型領域が形成される。
【0039】
比較的低い温度での活性化アニールが可能なAsやPを第1導電型の不純物として選択することにより、高濃度第1導電型領域を形成した後、当該領域の第1導電型の不純物をアニールにより活性化させることが容易となる。
【発明の効果】
【0040】
以上の説明から明らかなように、本発明の酸化膜電界効果トランジスタおよびその製造方法によれば、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なSiC系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なSiC系酸化膜電界効果トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【0041】
【図1】実施の形態1におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【図2】実施の形態1におけるMOSFETの製造方法の概略を示す流れ図である。
【図3】MOSFETの製造方法を説明するための概略断面図である。
【図4】p+領域を形成するイオン注入の手順を説明するための図である。
【図5】MOSFETの製造方法を説明するための概略断面図である。
【図6】pウェルを形成するイオン注入の手順を説明するための図である。
【図7】MOSFETの製造方法を説明するための概略断面図である。
【図8】MOSFETの製造方法を説明するための概略断面図である。
【図9】n+ソース領域を形成するイオン注入の手順を説明するための図である。
【図10】MOSFETの製造方法を説明するための概略断面図である。
【図11】MOSFETの製造方法を説明するための概略断面図である。
【図12】MOSFETの製造方法を説明するための概略断面図である。
【図13】実施の形態2におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【図14】実施の形態3におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【図15】DMOS構造を有する従来のSiC系MOSFETの一例を示す概略断面図である。
【発明を実施するための形態】
【0042】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【0043】
(実施の形態1)
図1は、本発明の一実施の形態である実施の形態1におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。図1を参照して、実施の形態1におけるDMOS構造を有するSiC系MOSFET(酸化膜電界効果トランジスタ)について説明する。
【0044】
図1を参照して、MOSFET1は、導電型がn型(第1導電型)であるn+SiC基板10と、n−SiC層20と、一対のpウェル21と、n+ソース領域22と、一対のp+領域23とを備えている。n+SiC基板10は、SiCからなり、高濃度のn型不純物(導電型がn型である不純物)を含んでいる。n+SiC基板10に含まれるn型不純物は、たとえばNであり、1×1019/cm3程度の高い濃度で含まれている。また、n+SiC基板10の厚みは、たとえば400μm程度である。
【0045】
n−SiC層20は、n+SiC基板10の一方の主面上に形成され、n型不純物を含むことにより導電型がn型となっている。n−SiC層20に含まれるn型不純物は、たとえばNであり、n+SiC基板10に含まれるn型不純物よりも低い濃度、たとえば5×1015/cm3程度の濃度で含まれている。また、n−SiC層20の厚みは、n+SiC基板10の厚みより小さく、たとえば14μm程度である。
【0046】
一対のpウェル21は、一方のpウェル211と他方のpウェル212とを含んでいる。そして、一方のpウェル211と他方のpウェル212とは、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように互いに分離して形成され、p型不純物(導電型がp型である不純物)を含むことにより、導電型がp型(第2導電型)となっている。pウェル21に含まれるp型不純物は、たとえばAl、Bなどであり、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1016/cm3程度の濃度で含まれている。また、pウェル21の厚みは、n−SiC層20の厚みより小さく、たとえば1.5μm程度である。
【0047】
n+ソース領域22は、一対のpウェル21の内部のそれぞれに形成された一対の第1n+ソース領域221と、当該一対の第1n+ソース領域221の間に形成された第2n+ソース領域222とを含んでいる。第2n+ソース領域222は、第2の主面20Bに沿った方向において、一方のpウェル211の内部から他方のpウェル212の内部にまで延在するように、かつ第2の主面20Bを含むように形成されている。一対の第1n+ソース領域221は、第2の主面20Bを含み、かつpウェル21に取り囲まれるように一対のpウェル21のそれぞれの内部に形成されている。そして、一対の第1n+ソース領域221と第2n+ソース領域222とは、一方のpウェル211の内部および他方のpウェル212の内部にそれぞれ位置するチャネル領域29を挟んで互いに対向している。
【0048】
第1n+ソース領域221および第2n+ソース領域222は、n型不純物、たとえばP、Asなどをn−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度の濃度で含んでいる。また、第1n+ソース領域221および第2n+ソース領域222の厚みはpウェル21の厚みより小さく、たとえば0.3μm程度である。
【0049】
一対のp+領域23は、一対の第1n+ソース領域221のうち一方の第1n+ソース領域221から見て他方の第1n+ソース領域221および第2n+ソース領域222の側とは反対側のそれぞれに、第2の主面20Bを含むように形成されている。p+領域23は、p型不純物、たとえばAlなどをn−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度の濃度で含んでいる。また、p+領域23の厚みは、第1n+ソース領域221および第2n+ソース領域222の厚みとほぼ同等であって、たとえば0.3μm程度である。
【0050】
さらに、図1を参照して、MOSFET1は、ゲート酸化膜30および局所酸化膜95からなる絶縁層35と、ゲート電極40と、層間絶縁膜50と、オーミックコンタクト層80と、ソース電極60と、ドレイン電極70とを備えている。
【0051】
絶縁層35は、第2の主面20Bに接触し、かつ一方の第1n+ソース領域221の上部表面から他方の第1n+ソース領域221の上部表面にまで延在するようにn−SiC層20上に形成され、たとえば絶縁体であるSiO2(二酸化珪素)からなっている。そして、絶縁層35の厚みは、一方のpウェル211内のチャネル領域29上および他方のpウェル212内のチャネル領域29上よりも、一方のpウェル211と他方のpウェル212とに挟まれた領域であるウインドウ領域28上において大きくなっている。より具体的には、チャネル領域29上における絶縁層35を構成するゲート酸化膜30の厚みは、たとえば10nm以上100nm以下であり、チャネル領域29上以外の領域における絶縁層35を構成する局所酸化膜95の厚み、たとえばウインドウ領域28上の領域における局所酸化膜95の厚みは、たとえば0.2μm以上0.8μm以下である。ゲート酸化膜30には高電界が印可されるため、良質かつ均一な膜が必要であり、通常10nm以上の厚さが必要である。一方、ゲート酸化膜30の厚さが大きくなりすぎると、デバイス特性に影響を与える可能性があるため、通常100nm以下とされる。また、局所酸化膜95の厚みは、0.2μm未満では、耐久性向上の効果が小さいため、0.2μm以上される。一方、局所酸化膜95の厚みを0.8μmよりも大きくすると、チャネル領域29の端部における酸化膜の厚みが大きくなり、デバイス特性に影響を与える可能性がある。また、局所酸化膜95の厚みを0.8μmよりも大きくするためには、局所酸化膜95を形成するための工程に長時間を要する。そのため、局所酸化膜95の厚みは、通常0.8μm以下とされる。また、絶縁層35は、一方のpウェル211内のチャネル領域29上および他方のpウェル212内のチャネル領域29上において、当該チャネル領域29上の中央部から離れるに従って、厚みが増加する領域を有している。
【0052】
ゲート電極40は、ゲート酸化膜30に接触するようにゲート酸化膜30上に形成され、一方のpウェル211内のチャネル領域29上から他方のpウェル212内のチャネル領域29上にまで延在している。また、ゲート電極の素材には、ポリシリコン、またはW、Ti、Ni、Mo、Ptなどの高融点金属および/またはこれらの珪化物を採用することができる。
【0053】
層間絶縁膜50は、第2の主面20B上においてゲート電極40を取り囲み、かつ一方のpウェル211上から他方のpウェル212上にまで延在するように形成され、たとえば絶縁体であるSiO2からなっている。層間絶縁膜50の厚みは、たとえば0.4μm程度である。
【0054】
オーミックコンタクト層80は、一方のpウェル211内の第1n+ソース領域221上および他方のpウェル212内の第1n+ソース領域221上のそれぞれに、一方のpウェル211内の第1n+ソース領域221および他方のpウェル212内の第1n+ソース領域221のそれぞれに接触するように形成され、p+領域23にまで延在している。オーミックコンタクト層80は、第1n+ソース領域221とオーミック接触可能な材料であるNi、Tiまたはこれらの珪化物、たとえばNiSi(珪化ニッケル)などからなっている。
【0055】
ソース電極60は、第2の主面20B上において、層間絶縁膜50を取り囲み、かつn+ソース領域22、オーミックコンタクト層80およびp+領域23の上部表面上にまで延在している。また、ソース電極60は、導電体からなり、オーミックコンタクト層80を介してn+ソース領域22と電気的に接続されている。ソース電極60の厚みは、たとえば2μm以上5μm以下である。
【0056】
ドレイン電極70は、n+SiC基板10においてn−SiC層20が形成される側とは反対側の主面に接触して形成されている。このドレイン電極70は、たとえばn+SiC基板10上に形成されたn+SiC基板10とオーミックコンタクト可能な材料、具体的にはNi、Tiまたはこれらの珪化物などからなるオーミックコンタクト電極と、当該オーミックコンタクト電極上に形成され、ダイボンドが容易なAg(銀)などからなるボンディング電極とを含む多層(2層)構造を有している。
【0057】
すなわち、実施の形態1におけるMOSFET1は、第1導電型である導電型がn型のSiC基板としてのn+SiC基板10と、n+SiC基板10上に形成された導電型がn型のn−SiC層20と、第2導電型である導電型がp型の一方のpウェル211と、導電型がp型の他方のpウェル212と、複数の高濃度第1導電型領域としてのn+ソース領域22と、絶縁体からなる絶縁層35とを備えている。
【0058】
一方のpウェル211は、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように形成されている。他方のpウェル212は、n−SiC層20において、第2の主面20Bを含むように、一方のpウェル211とは離れて形成されている。n+ソース領域22は、n−SiC層20の第2の主面20Bを含む領域に形成され、n−SiC層20よりも高濃度のn型不純物を含んでいる。絶縁層35は、第2の主面20Bに接触するようにn−SiC層20上に形成されている。
【0059】
第2導電型領域としての一方のpウェル211においては、上記複数のn+ソース領域22のうちの一対の組であって、一方のpウェル211の中に配置される当該組のうちの一方のn+ソース領域22である第1n+ソース領域221と、一方のpウェル211の内部から一方のpウェル211の外部にまで延在する当該組のうちの他方のn+ソース領域22である第2n+ソース領域222とが、一方のpウェル211の内部に位置するチャネル領域29を挟んで互いに対向するように配置されている。一方、他の第2導電型領域としての他方のpウェル212においては、上記複数のn+ソース領域22のうちの、一対の上記組を構成する領域と異なる領域(他方のpウェル212の中に配置される第1n+ソース領域221)を含む一対の他の組であって、他の第2導電型領域である他方のpウェル212の中に配置される当該他の組のうちの一方の高濃度第1導電型領域である第1n+ソース領域221と、他方のpウェル212の内部から他方のpウェル212の外部にまで延在する当該他の組のうちの他方の高濃度第1導電型領域である第2n+ソース領域222とが、他方のpウェル212の内部に位置する他のチャネル領域29を挟んで互いに対向するように配置されている。
【0060】
絶縁層35は、一方のpウェル211の内部に位置するチャネル領域29上および他方のpウェル212の内部に位置する他のチャネル領域29上からウインドウ領域28上にまで延在している。そして、絶縁層35の厚みは、一方のpウェル211の内部に位置するチャネル領域29上および他方のpウェル212の内部に位置する他のチャネル領域29上よりも、ウインドウ領域28上において大きくなっている。
【0061】
次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極40の電圧が0Vの状態すなわちオフ状態では、絶縁層35の直下に位置するpウェル21と第2n+ソース領域222との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極40に正の電圧を印加していくと、pウェル21の絶縁層35と接触する付近であるチャネル領域29において、反転層が形成される。その結果、第1n+ソース領域221と第2n+ソース領域222とが電気的に接続され、ソース電極60とドレイン電極70との間に電流が流れる。
【0062】
実施の形態1におけるMOSFET1においては、チャネル領域29を挟んで第1n+ソース領域221と第2n+ソース領域222とが互いに対向している。したがって、チャネル長Lは、第1n+ソース領域221と第2n+ソース領域222との距離により決定される。そのため、pウェル21を形成する際のマスキングの位置合わせにばらつきがあり、pウェル21の位置や形状に多少のばらつきが生じたとしても、pウェル21の内部において第1n+ソース領域221と第2n+ソース領域222とが互いに対向している限り、当該ばらつきはチャネル長Lのばらつきの直接の原因とはならない。
【0063】
さらに、実施の形態1におけるMOSFET1においては、一方のpウェル211の内部に位置するチャネル領域29上および他方のpウェル212の内部に位置する他のチャネル領域29上からウインドウ領域28上にまで延在している絶縁層35の厚みが、一方のpウェル211の内部に位置するチャネル領域29上および他方のpウェル212の内部に位置する他のチャネル領域29上よりも、ウインドウ領域28上において大きくなっている。これにより、MOSFET1のオン抵抗を抑制しつつ、ウインドウ領域28上に形成された絶縁層35に強い電界が印加された場合でも、絶縁層35の破壊が抑制され、十分な耐久性を確保することが可能となる。以上のように、実施の形態1におけるMOSFET1は、デバイス特性のばらつきを抑制しつつ、耐久性が向上したSiC系酸化膜電界効果トランジスタとなっている。
【0064】
次に、本発明に従った酸化膜電界効果トランジスタの製造方法の一実施の形態である実施の形態1におけるMOSFETの製造方法について説明する。図2は、実施の形態1におけるMOSFETの製造方法の概略を示す流れ図である。また、図3、図5、図7、図8および図10〜図12は、MOSFETの製造方法を説明するための概略断面図である。また、図4は、p+領域を形成するイオン注入の手順を説明するための図である。また、図6は、pウェルを形成するイオン注入の手順を説明するための図である。また、図9は、n+ソース領域を形成するイオン注入の手順を説明するための図である。図4、図6および図9において、横軸は表面からの距離、縦軸は不純物濃度を示している。また、図4、図6および図9においては、複数回に分けて実施されるイオン注入の各回の注入によって導入される不純物の分布(1st〜8th)、およびそれらを合計した不純物の分布(Total)が表示されている。
【0065】
図2を参照して、実施の形態1におけるMOSFETの製造方法においては、まず、基板準備工程が実施される。この工程では、第1導電型のSiC基板が準備される。具体的には、図3を参照して、たとえばSiCからなり、400μm程度の厚みを有し、n型不純物であるNを1×1019/cm3程度の高い濃度で含むn+SiC基板10が準備される。
【0066】
次に、図2を参照して、SiC層形成工程が実施される。この工程では、上記SiC基板上に第1導電型のSiC層が形成される。具体的には、図3を参照して、エピタキシャル成長によりn+SiC基板10上にn−SiC層20が形成される。エピタキシャル成長は、たとえば原料ガスとしてSiH4(シラン)とC3H8(プロパン)との混合ガスを採用し、基板温度1500℃の条件下で、14μm程度の膜厚のエピタキシャル膜を形成するように実施することができる。このとき、n型不純物として、たとえば窒素を導入する。これにより、n+SiC基板10に含まれるn型不純物よりも低い濃度、たとえば5×1015/cm3程度のn型不純物を含むn−SiC層20を形成することができる。
【0067】
次に、図2を参照して、高濃度第2導電型領域形成工程が実施される。この工程では、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように、第1導電型とは導電型の異なる第2導電型の高濃度第2導電型領域が形成される。具体的には、図3を参照して、まず、熱酸化(ドライ酸化)が実施されることにより、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20B上に厚み50nm程度の熱酸化膜91が形成される。さらに、CVDが実施されることにより、熱酸化膜91上にSiO2などからなる厚み2.0μm程度の酸化膜92が形成される。
【0068】
次に、酸化膜92上にレジストが塗布された後、露光および現像が行なわれ、所望の高濃度第2導電型領域としてのp+領域23の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜91および酸化膜92がエッチングされ、所望のp+領域23の形状に応じた開口が熱酸化膜91および酸化膜92に形成される。エッチングは、たとえばCF4(四フッ化炭素)およびCHF3(三フッ化メタン)を用いたRIE(Reactive Ion Etching;反応性イオンエッチング)により実施することができる(Si−RIE)。その後、O2(酸素)を用いたアッシング(O2アッシング)によりレジストが除去された上で、上記Si−RIEによりエッチングされた熱酸化膜91および酸化膜92の領域から露出しているn−SiC層20の表面がドライ酸化されることにより、当該表面に熱酸化膜91が形成される。ドライ酸化は、たとえば1200℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
【0069】
以上の手順で形成されたn−SiC層20上の酸化膜92をマスクとして用いてイオン注入が実施され、一対のp+領域23が形成される。イオン注入は以下のように実施することができる。
【0070】
【表1】
【0071】
p+領域23を形成するための具体的なイオン注入条件を表1に示す。p+領域23を形成するためのp型不純物の導入は、図4および表1に示すように、複数回、たとえば4回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図4に示すような所望の不純物分布を有するp+領域23が形成される。イオン注入の際の基板温度は、たとえば1000℃とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度のp型不純物を含み、厚み0.3μm程度のp+領域23が形成される。
【0072】
次に、図2を参照して、第2導電型領域形成工程が実施される。この工程では、SiC層の第2の主面を含むように、第2導電型の第2導電型領域が、上記高濃度第2導電型領域を含むように形成される。具体的には、図3および図5を参照して、まず、酸化膜92上にレジストが塗布された後、露光および現像が行なわれ、所望の第2導電型領域としてのpウェル21の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜91および酸化膜92がエッチングされ、所望のpウェル21の形状に応じた開口が熱酸化膜91および酸化膜92に形成される。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(Si−RIE)。
【0073】
その後、O2アッシングによりレジストが除去された上で、上記Si−RIEによりエッチングされた熱酸化膜91および酸化膜92の領域から露出しているn−SiC層20の表面がドライ酸化されることにより、当該表面に熱酸化膜が形成される。ドライ酸化は、たとえば1200℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
【0074】
以上の手順で形成されたn−SiC層20上の酸化膜92をマスクとして用いてイオン注入が実施され、pウェル21が形成される。イオン注入は以下のように実施することができる。
【0075】
【表2】
【0076】
pウェル21を形成するための具体的なイオン注入条件を表2に示す。pウェル21を形成するためのp型不純物の導入は、図6および表2に示すように、複数回、たとえば8回のイオン注入により実施することができる。より具体的には、表面から近い領域に注入されるイオン種(p型不純物)としてAlが採用され、Alが注入される領域よりも表面から遠い領域に注入されるイオン種としてBが採用される。そして、加速電圧およびドーズ量が制御されることにより、図6に示すような所望の不純物分布を有するpウェル21が形成される。イオン注入の際の基板温度は、たとえば1000℃とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高く、p+領域23に含まれるp型不純物よりも低い濃度、たとえば2×1016/cm3程度のp型不純物を含み、厚み1.5μm程度の一対のpウェル21(一方のpウェル211および他方のpウェル212)が形成される。一方のpウェル211および他方のpウェル212は、その領域内にそれぞれp+領域23を含むように形成される。
【0077】
次に、図2を参照して、第1アニール工程が実施される。この工程では、SiC基板、および高濃度第2導電型領域と第2導電型領域とが形成されたSiC層が第1アニール温度に加熱される。具体的には、n+SiC基板10、およびp+領域23とpウェル21とが形成されたn−SiC層20が第1アニール温度、たとえば1800℃に加熱され、30分間程度保持される。これにより、p+領域23およびpウェル21に導入されたp型不純物が活性化する。
【0078】
次に、図2を参照して、絶縁層形成工程が実施される。この工程では、SiC層の第2の主面に接触するように、SiC層上に、絶縁体からなる絶縁層が形成される。具体的には、図5を参照して、たとえばHF(フッ酸)などを用いたエッチングにより、熱酸化膜91および酸化膜92が除去された後、図7を参照して、n−SiC層20の第2の主面20Bがドライ酸化されることにより、第2の主面20Bに熱酸化膜91が形成される。ドライ酸化は、たとえば1300℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
【0079】
次に、図2を参照して、高濃度第1導電型領域形成マスク形成工程が実施される。この工程では、第2の主面20B上の熱酸化膜91上に、熱酸化膜91に接触するように、チャネル領域29となるべき領域上を覆うマスクが形成される。具体的には、図7を参照して、まず、熱酸化膜91上に耐酸化性に優れた素材からなる膜、たとえば窒化珪素(Si3N4)膜94が、熱酸化膜91を覆うように、0.1μm程度の厚みに蒸着される。蒸着は、たとえばLPCVD(Low Pressure CVD;低圧化学蒸着)により実施することができる。その後、当該窒化珪素膜94上にレジスト93が塗布された後、露光および現像が行なわれ、所望のチャネル領域29の形状に応じた領域上にレジスト93が残存するマスクパターンが形成される。このマスクパターンに成形されたレジスト93は、後述する高濃度第1導電型領域形成工程におけるマスクとして用いられる。
【0080】
次に、図2を参照して、耐酸化マスク形成工程が実施される。この工程では、チャネル領域29となるべき領域上の熱酸化膜91に接触するように、酸素の透過を抑制する耐酸化マスクが形成される。具体的には、図7を参照して、上述のようにマスクパターンが形成されたレジスト93がマスクとして用いられて、窒化珪素膜94がエッチングされ、所望のチャネル領域29の形状に応じた領域上に窒化珪素膜94が残存する。エッチングは、たとえばCF4およびO2を用いたRIEにより実施することができる。このマスクパターンに成形された窒化珪素膜94は、後述する局所酸化工程における耐酸化マスクとして用いられる。
【0081】
次に、図2を参照して、高濃度第1導電型領域形成工程が実施される。この工程では、SiC層の第2の主面を含む領域に、SiC層よりも高濃度の第1導電型の不純物を含む複数の高濃度第1導電型領域が形成される。また、この工程では、上述の高濃度第1導電型領域形成マスク形成工程において形成されたレジストからなるマスクを用いることにより、第2導電型領域の中に配置される第1の高濃度第1導電型領域(一方の高濃度第1導電型領域)と、第2導電型領域の内部から第2導電型領域の外部にまで延在するように配置される第2の高濃度第1導電型領域(他方の高濃度第1導電型領域)とが、チャネル領域を挟んで互いに対向するように形成される。具体的には、図7および図8を参照して、高濃度第1導電型領域形成マスク形成工程および耐酸化マスク形成工程においてマスク形状に成形されたレジスト93および窒化珪素膜94がマスクとして用いられてイオン注入が実施され、高濃度第1導電型領域としてのn+ソース領域22が形成される。イオン注入は以下のように実施することができる。
【0082】
【表3】
【0083】
n+ソース領域22を形成するための具体的なイオン注入条件を表3に示す。n+ソース領域22を形成するためのp型不純物の導入は、図9および表3に示すように、複数回、たとえば3回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図9に示すような所望の不純物分布を有するn+ソース領域22が形成される。イオン注入の際の基板温度は、たとえば室温とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度のn型不純物(たとえばP)を含み、厚み0.3μm程度のn+ソース領域22(第1n+ソース領域221、および第2n+ソース領域222)が形成される。
【0084】
このとき、マスク形状に形成されたレジスト93および窒化珪素膜94からなる単一のマスクが用いられて、第1n+ソース領域221と第2n+ソース領域222とは形成される。そのため、pウェル21の位置が多少ばらついた場合でも、チャネル長Lは精度よく制御される。
【0085】
その後、レジスト93が、たとえばO2およびCF4を用いたアッシング(雰囲気温度:300℃)により除去される。以上の手順により、高濃度第1導電型領域形成工程が完了する。
【0086】
次に、図2を参照して、局所酸化工程が実施される。この工程では、上記耐酸化マスクである窒化珪素膜94が形成された状態で、熱酸化膜91が形成されたn−SiC層20の第2の主面20Bが酸化される処理、すなわちLOCOS(Local Oxidation of Silicon)プロセスが実施される。具体的には、図8および図10を参照して、チャネル領域29上に窒化珪素膜94が形成された状態で、n−SiC層20の第2の主面20Bが熱酸化される。これにより、チャネル領域29上以外の領域(ウインドウ領域28上の領域を含む)における熱酸化膜91の厚みが、たとえば0.2μm程度にまで増加する。
【0087】
次に、図2を参照して、第2アニール工程が実施される。この工程では、高濃度第1導電型領域が、上述の第1アニール温度よりも低い温度である第2アニール温度に加熱される。具体的には、図10を参照して、n+SiC基板10、およびn+ソース領域22が形成されたn−SiC層20が第2アニール温度、たとえば1300℃に加熱され、30分間程度保持される。これにより、n+ソース領域22に導入されたn型不純物が活性化する。ここで、第2アニール温度(1300℃)は、第1アニール温度(1800℃)よりも低い温度となっている。
【0088】
次に、図2を参照して、電極形成工程が実施される。この工程では、上記絶縁層上に、導電体からなる電極が当該絶縁層に接触するように形成される。具体的には、図10および図11を参照して、まず、H3PO3(亜リン酸)などを用いたエッチングにより窒化珪素膜94が除去された後、熱酸化膜91がライトエッチングされ、熱酸化膜91の表面からたとえば0.1μm程度の厚みの領域が除去される。これにより、チャネル領域29上の領域の中央部においてpウェル21の上部表面が露出するとともに、当該領域以外の領域に局所酸化膜95が残存する。その後、n−SiC層20の第2の主面20Bがドライ酸化されることにより、露出したpウェル21の上部表面にゲート酸化膜30が形成される。さらに、ゲート酸化膜30および局所酸化膜95を含む絶縁層35上にたとえばPなどの不純物を高濃度に添加したゲート電極40となるべき導電性のポリシリコン膜が、0.5μm程度の厚みに蒸着される。蒸着は、たとえばLPCVDにより実施することができる。その後、当該ポリシリコン膜上にレジスト93が塗布された後、露光および現像が行なわれ、一方のpウェル211内のチャネル領域29上から他方のpウェル212内のチャネル領域29上にまで延在する所望のゲート電極40の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、ポリシリコン膜がエッチングされ、所望の形状を有するゲート電極40が形成される。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(Si−RIE)。
【0089】
その後、たとえばH2SO4(硫酸)およびH2O2(過酸化水素)が用いられてレジスト93が除去される。これにより、一方のpウェル211内のチャネル領域29上から他方のpウェル212内のチャネル領域29上にまで延在するゲート電極40が形成される。
【0090】
次に、図2を参照して、層間絶縁膜形成工程が実施される。この工程では、絶縁体からなる層間絶縁膜が、上記絶縁層35上において電極を取り囲み、かつ一方の第2導電型領域上から他方の第2導電型領域上にまで延在するように形成される。具体的には、図12を参照して、絶縁層35およびゲート電極40上に、層間絶縁膜50となるべき絶縁体膜である酸化膜(たとえばSiO2膜)が蒸着される。蒸着は、たとえば常圧CVD、LPCVD、PCVD(Plasma CVD;プラズマCVD)などにより実施することができる。また、酸化膜92の厚みは、たとえば0.4μm程度とすることができる。
【0091】
次に、図2を参照して、オーミックコンタクト層形成工程が実施される。この工程では、高濃度第1導電型領域とオーミック接触可能な素材からなるオーミックコンタクト層が、高濃度第1導電型領域上に、高濃度第1導電型領域と接触するように形成される。具体的には、図12を参照して、上記酸化膜上にレジストが塗布された後、露光および現像が行なわれ、所望のオーミックコンタクト層80の形状に応じた領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、絶縁層35および上記酸化膜がエッチングされ、オーミックコンタクト層80(図1参照)が形成されるべきn+ソース領域22およびp+領域23の上部表面が露出する。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(SiO2−RIE)。さらに、露出したn+ソース領域22およびp+領域23の上部表面上およびレジスト93上に、たとえばNiが蒸着されて0.1μm程度の厚みを有するNi膜85が形成される。その後、アセトンなどの有機溶剤により、レジスト93がレジスト93上のNi膜85とともに除去される(リフトオフ)。さらに、n+SiC基板10、およびNi膜85が形成されたn−SiC層20が1000℃に加熱され、10分間保持されることにより、Niがシリサイド化されて、オーミックコンタクト層80が形成される。
【0092】
次に、図2を参照して、ソース電極形成工程が実施される。この工程では、SiC層の第2の主面上において層間絶縁膜を取り囲み、かつ第1の高濃度第1導電型領域および高濃度第2導電型領域の上部表面上にまで延在するとともに、第1の高濃度第1導電型領域と電気的に接続される導電体からなるソース電極が形成される。具体的には、図12および図1を参照して、オーミックコンタクト層80が形成されたn−SiC層20の第2の主面20B上に、Alなどの導電体が、n−SiC層20の第2の主面20B上において層間絶縁膜50を取り囲み、かつ第1n+ソース領域221およびp+領域23の上部表面上にまで延在するとともに、オーミックコンタクト層80を介して第1n+ソース領域221と電気的に接続されるように蒸着されて、ソース電極60が形成される。
【0093】
そして、上記工程が実施された後、パッシベーション処理および蒸着によるドレイン電極70の形成等が実施されることにより、図1に示す実施の形態1におけるMOSFET1が完成する。
【0094】
なお、上記実施の形態1におけるMOSFETの製造方法では、ポリシリコンからなるゲート電極40が形成される場合について説明したが、ゲート電極40がW、Ti、Niなどからなる場合、ゲート電極形成工程においてポリシリコンに代えてW、Ti、Niなどを蒸着すればよい。また、ゲート電極40がTi、Niなどのシリサイド(珪化物)からなる場合、これらを蒸着した上で、所定温度に加熱することによりシリサイド化させればよい。
【0095】
上記実施の形態1におけるMOSFETの製造方法では、高濃度第1導電型領域形成工程において、n−SiC層20の第2の主面20B上に形成された単一のマスクを用いて、チャネル領域29を挟んで互いに対向する第1n+ソース領域221と第2n+ソース領域222とが形成される。その結果、実施の形態1におけるMOSFETの製造方法によれば、デバイス特性のばらつきを抑制したMOSFET1を製造することができる。さらに、実施の形態1におけるMOSFETの製造方法では、チャネル領域29となるべき領域上に耐酸化マスクとしての窒化珪素膜94が形成された上で、n−SiC層20の第2の主面20Bが酸化されることにより、ウインドウ領域28上の領域における絶縁層35の厚みを大きくしつつ、チャネル領域29上の領域における絶縁層35の厚みの増加が抑制される。その結果、MOSFET1のオン抵抗を抑制しつつ、ウインドウ領域28上の絶縁層35に強い電界が印加された場合でも、絶縁層35の破壊が抑制され、十分な耐久性を確保することが可能なMOSFET1を製造することができる。
【0096】
(実施の形態2)
次に、本発明の実施の形態2について説明する。図13は、本発明の一実施の形態である実施の形態2におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【0097】
図13を参照して、実施の形態2におけるMOSFET1と、図1に基づいて説明した実施の形態1におけるMOSFET1とは基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、ゲート電極40の構成において、実施の形態2におけるMOSFET1は、図1の実施の形態1におけるMOSFET1とは異なっている。
【0098】
すなわち、図13を参照して、実施の形態2におけるMOSFET1においては、一方のpウェル211の内部に位置するチャネル領域29上のゲート電極40と、他方のpウェル212の内部に位置するチャネル領域29上のゲート電極40とが分離して形成されている。別の観点から説明すると、実施の形態2におけるMOSFET1においては、ウインドウ領域28上の領域に、ゲート電極40が形成されていない。これにより、ゲート電極40が、一方のpウェル211の内部に位置するチャネル領域29上から他方のpウェル212の内部に位置するチャネル領域29上にまで延在している実施の形態1の構成に比べて、ゲート電極40とドレイン電極70とで形成される帰還容量成分が小さくなる。その結果、実施の形態2のMOSFET1は、高周波特性が向上している。
【0099】
なお、実施の形態2におけるMOSFET1は、実施の形態1の場合と基本的には同様に製造することができるが、電極形成工程において、実施の形態1の場合とは製造プロセスが一部異なっている。すなわち、図2、図11および図13を参照して、絶縁層35上のポリシリコン膜上にレジスト93が塗布された後、露光および現像が行なわれる。これにより、一方のpウェル211内のチャネル領域29上と他方のpウェル212内のチャネル領域29上とに分離した所望のゲート電極40の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、ポリシリコン膜がエッチングされ、所望の形状を有するゲート電極40が形成される。その他の工程については、実施の形態1の場合と同様に実施されることにより、実施の形態2におけるMOSFET1を製造することができる。
【0100】
(実施の形態3)
次に、本発明の実施の形態3について説明する。図14は、本発明の一実施の形態である実施の形態3におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【0101】
図14を参照して、実施の形態3におけるMOSFET1と、図1に基づいて説明した実施の形態1におけるMOSFET1とは基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、ゲート電極40の構成において、実施の形態3におけるMOSFET1は、図1の実施の形態1におけるMOSFET1とは異なっている。
【0102】
すなわち、図14を参照して、実施の形態3におけるMOSFET1のゲート電極40は、複数層(2層)構造を有している。より具体的には、ゲート電極40は、上部層401と下部層402とを含んでいる。下部層402は、たとえばポリシリコンからなっており、上部層401はW、Ti、Niなどの高融点金属またはこれらのシリサイドからなっている。これにより、ゲート電極40の抵抗成分が小さくなり、MOSFET1の高周波特性が向上する。さらに、このような多層(2層)構造のゲート電極40を採用することにより、ゲート電極40の素材の組合せを適切に選択し、MOSFET1の閾値電圧を調整することが可能となる。
【0103】
なお、実施の形態3のMOSFET1は、ゲート電極形成工程以外の工程において、実施の形態1の場合と同様の製造工程により製造することができる。実施の形態3のゲート電極製造工程は、まず下部層402をCVDなどの蒸着等により形成した上で、下部層402上に上部層401をCVDなどの蒸着等により形成し、必要に応じてこれらを加熱して下部層402および上部層401の少なくともいずれか一方をシリサイド化(珪化)させることにより実施することができる。
【0104】
また、本実施の形態においては、図1に基づいて説明した実施の形態1のMOSFET1の構成において、ゲート電極40を多層構造とする場合について説明したが、図13に基づいて説明した実施の形態2のMOSFET1の構成において、ゲート電極40を多層構造としてもよい。
【0105】
上記実施の形態1〜3においては、第2の高濃度第1導電型領域が一方の第2導電型領域から他方の第2導電型領域にまで延在する場合について説明したが、本発明のMOSFETはこれに限られない。第2の高濃度第1導電型領域は第2導電型領域の内部から外部にまで延在して形成されていればよく、第2導電型領域の外部において分離して形成されていてもよい。
【0106】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0107】
本発明の酸化膜電界効果トランジスタおよびその製造方法は、デバイス特性のばらつきの抑制が要求されるSiC系酸化膜電界効果トランジスタおよびその製造方法に、特に有利に適用され得る。
【符号の説明】
【0108】
1 MOSFET、10 n+SiC基板、20 n−SiC層、20A 第1の主面、20B 第2の主面、21 pウェル、211 一方のpウェル、212 他方のpウェル、22 n+ソース領域、221 第1n+ソース領域、222 第2n+ソース領域、23 p+領域、28 ウインドウ領域、29 チャネル領域、30 ゲート酸化膜、35 絶縁層、40 ゲート電極、401 上部層、402 下部層、50 層間絶縁膜、60 ソース電極、70 ドレイン電極、80 オーミックコンタクト層、85 Ni膜、91 熱酸化膜、92 酸化膜、93 レジスト、94 窒化珪素膜、95 局所酸化膜。
【技術分野】
【0001】
本発明は酸化膜電界効果トランジスタおよびその製造方法に関し、より特定的には、デバイス特性のばらつきを抑制することが可能なSiC系酸化膜電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【0002】
ドリフト層等がSi(珪素)からなるSi系MOSFET(Metal Oxide Semiconductor Field Effect Transistor;酸化膜電界効果トランジスタ)においては、製造コストを抑制しつつデバイス特性のばらつきを抑制可能なDMOS(Double Diffuse Metal Oxide Semiconductor)構造を有するMOSFETが提案されている(たとえば、非特許文献1参照)。
【0003】
すなわち、DMOS構造を有するSi系MOSFETにおいては、Si層中にp型不純物(導電型がp型である不純物)とn型不純物(導電型がn型である不純物)とを同時に拡散させ、その拡散係数の差を利用してチャネル領域が形成される。ここで、p型不純物としてSi層中に添加されるB(ホウ素)や、n型不純物としてSi層中に添加されるAs(ヒ素)などの元素のSi中における拡散係数は十分に大きく、かつ上記p型不純物とn型不純物との拡散係数の差も十分に大きい。そのため、DMOS構造を有するSi系MOSFETは、p型不純物とn型不純物とを同時に拡散させることにより、チャネル領域の形状を安定して制御することができる。
【0004】
チャネル領域の形状、特にゲート電極に沿った方向におけるチャネル領域の長さ(チャネル長)は、MOSFETのデバイス特性(閾値電流、オン抵抗など)に大きな影響を与える。これに対し、上記従来のDMOS構造を有するSi系MOSFETによれば、p型不純物およびn型不純物を同時に拡散させることにより、チャネル長を精度よく制御し、デバイス特性のばらつきを抑制することができる。
【0005】
一方、Si系MOSFETにおいては、バンドギャップの大きさなどのSiの物性に起因して、素子としての動作に限界が存在する。すなわち、高温環境下において使用されるMOSFETや、高耐圧、高速動作、低損失化が要求されるMOSFETとしては、Si系MOSFETは十分な特性を有しているとはいえない。
【0006】
これに対し、MOSFETを含む半導体素子の材料として、Siよりもバンドギャップの大きいSiC(炭化珪素)を採用することが提案されている。これにより、高温環境下において使用されるMOSFETや、高耐圧、高速動作、低損失化が要求されるMOSFETとして十分な特性を得ることが可能となる(たとえば非特許文献2参照)。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】S.M.Sze、“Physics of Semiconductor Devices”、John Wiley & Sons,Inc、1981年、p.489−490
【非特許文献2】四戸孝、「SiCパワーデバイス」、東芝レビュー、株式会社東芝、2004年、Vol.59、No.2、p49−53
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、MOSFETの素材としてSiCを採用した場合、上述のDMOS構造を有するSi系MOSFETの構成をそのまま採用し、DMOS構造を有するSiC系MOSFET(ドリフト層等がSiC(炭化珪素)からなるMOSFET)を構成することは、以下に説明するように困難である。
【0009】
図15は、DMOS構造を有する従来のSiC系MOSFETの一例を示す概略断面図である。図15を参照して、DMOS構造を有するSiC系MOSFETの一例について説明する。
【0010】
図15を参照して、従来のSiC系MOSFET100は、n+SiC基板110と、n−SiC層120と、一対のpウェル121と、一対のn+ソース領域122と、一対のp+領域123とを備えている。n+SiC基板110は、SiCからなり、高濃度のn型不純物(導電型がn型である不純物)を含んでいる。n−SiC層120は、n+基板110の一方の主面上に形成され、n型不純物を含んでいる。一対のpウェル121は、n−SiC層120において、n+SiC基板110側の主面である第1の主面120Aとは反対側の主面である第2の主面120Bを含むように形成され、p型不純物(導電型がp型である不純物)を含んでいる。一対のn+ソース領域122は、第2の主面120Bを含み、かつpウェル121に取り囲まれるように一対のpウェル121のそれぞれの内部に形成され、高濃度のn型不純物を含んでいる。一対のp+領域123は、一対のn+ソース領域122のうち一方のn+ソース領域122から見て他方のn+ソース領域122の側とは反対側のそれぞれに第2の主面120Bを含むように形成され、高濃度のp型不純物を含んでいる。
【0011】
さらに、図15を参照して、SiC系MOSFET100は、ゲート酸化膜130と、ゲート電極140と、層間絶縁膜150と、オーミックコンタクト層180と、ソース電極160と、ドレイン電極170とを備えている。ゲート酸化膜130は、第2の主面120Bに接触するようにn−SiC層120上に形成され、絶縁体からなっている。ゲート電極140は、ゲート酸化膜130に接触するようにゲート酸化膜130上に形成され、導電体からなっている。層間絶縁膜150は、第2の主面120B上にゲート電極140を取り囲むように形成され、絶縁体からなっている。ソース電極160は、第2の主面120B上において、層間絶縁膜150を取り囲み、n+ソース領域122およびp+領域123の上部表面上にまで延在するとともに、オーミックコンタクト層180を介してn+ソース領域122と電気的に接続されており、導電体からなっている。ドレイン電極170は、n+SiC基板110においてn−SiC層120が形成される側とは反対側の主面に接触して形成され、導電体からなっている。
【0012】
次に、SiC系MOSFET100の動作について説明する。図15を参照して、ゲート電極140の電圧が0Vの状態すなわちオフ状態では、ゲート酸化膜130の直下に位置するpウェル121とn−SiC層120との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極140に正の電圧を印加していくと、pウェル121のゲート酸化膜130と接触する付近であるチャネル領域129において、反転層が形成される。その結果、n+ソース領域122とn−SiC層120とが電気的に接続され、ソース電極160とドレイン電極170との間に電流が流れる。
【0013】
ここで、図15を参照して、チャネル領域129のゲート電極140に沿った長さであるチャネル長Lは、上述のように動作するSiC系MOSFET100のデバイス特性に大きく影響する。
【0014】
しかし、SiC系MOSFET100においては、上述のSi系MOSFETの場合とは異なり、p型不純物としてSiC層中に添加されるB、Al(アルミニウム)や、n型不純物としてSiC層中に添加されるN(窒素)、P(リン)などの元素のSiC中における拡散係数は非常に小さい。そのため、SiC系MOSFET100においては、SiC層中にp型不純物とn型不純物とを同時に拡散させ、その拡散係数の差を利用してチャネル領域を形成することは困難である。
【0015】
そのため、DMOS構造を有するSiC系MOSFETは、レジストや酸化膜などをマスクとして用いたイオン注入やCVD(Chemical Vapor Deposition;化学気相蒸着法)などが実施されて、チャネル領域が形成される。その結果、チャネル領域を形成する際のマスクの位置合わせの精度が、チャネル長の精度にそのまま影響する。そのため、DMOS構造を有するSiC系MOSFETにおいては、マスクの位置合わせのばらつきに起因したデバイス特性のばらつきが問題となる。
【0016】
さらに、上述のように、SiC系MOSFET100は、同様の構造を有するSi系MOSFETに比べて耐圧が高い。そのため、図15を参照して、SiC系MOSFET100がオフ状態である場合、一対のpウェル121に挟まれた領域であるウインドウ領域128上に形成されたゲート酸化膜130に、強い電界が印加される場合がある。その結果、ウインドウ領域128上において、ゲート酸化膜130が破壊されてSiC系MOSFET100が正常に動作しなくなる可能性があり、耐久性が不十分となるおそれがある。
【0017】
そこで、本発明の目的は、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なSiC系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なSiC系酸化膜電界効果トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【0018】
本発明に従った酸化膜電界効果トランジスタは、第1導電型のSiC基板と、SiC基板上に形成された第1導電型のSiC層と、第1導電型とは導電型の異なる第2導電型の第2導電型領域と、第2導電型の他の第2導電型領域と、複数の高濃度第1導電型領域と、絶縁体からなる絶縁層とを備えている。第2導電型領域は、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように形成されている。他の第2導電型領域は、SiC層において、第2の主面を含むように、第2導電型領域とは離れて形成されている。高濃度第1導電型領域は、SiC層の第2の主面を含む領域に形成され、SiC層よりも高濃度の第1導電型の不純物を含んでいる。絶縁層は、第2の主面に接触するようにSiC層上に形成されている。
【0019】
第2導電型領域においては、上記複数の高濃度第1導電型領域のうちの一対の組であって、第2導電型領域の中に配置される当該組のうちの一方の高濃度第1導電型領域と、第2導電型領域の内部から第2導電型領域の外部にまで延在する当該組のうちの他方の高濃度第1導電型領域とが、第2導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように配置されている。一方、他の第2導電型領域においては、上記複数の高濃度第1導電型領域のうちの、一対の上記組を構成する領域と異なる領域を少なくとも1つ含む一対の他の組であって、他の第2導電型領域の中に配置される当該他の組のうちの一方の高濃度第1導電型領域と、他の第2導電型領域の内部から他の第2導電型領域の外部にまで延在する当該他の組のうちの他方の高濃度第1導電型領域とが、他の第2導電型領域の内部に位置する他のチャネル領域を挟んで互いに対向するように配置されている。
【0020】
絶縁層は、上記チャネル領域上および他のチャネル領域上から第2導電型領域と他の第2導電型領域とに挟まれた領域であるウインドウ領域上にまで延在している。そして、当該絶縁層の厚みは、チャネル領域上および他のチャネル領域上よりも、ウインドウ領域上において大きくなっている。
【0021】
本発明の酸化膜電界効果トランジスタにおいては、上述のように、チャネル領域を挟んで一対の高濃度第1導電型領域が互いに対向している。したがって、チャネル長は、当該一対の高濃度第1導電型領域間の距離により決定される。そのため、第2導電型領域を形成する際のマスキングの位置合わせにばらつきがあり、第2導電型領域の位置や形状に多少のばらつきが生じたとしても、第2導電型領域の内部において一対の高濃度第1導電型領域が互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。
【0022】
さらに、本発明の酸化膜電界効果トランジスタにおいては、上記チャネル領域上および他のチャネル領域上からウインドウ領域上にまで延在している絶縁層の厚みが、チャネル領域上および他のチャネル領域上よりも、ウインドウ領域上において大きくなっている。これにより、酸化膜電界効果トランジスタのオン抵抗を抑制しつつ、ウインドウ領域上に形成された酸化膜に強い電界が印加された場合でも、当該酸化膜の破壊が抑制され、十分な耐久性を確保することが可能となる。以上のように、本発明の酸化膜電界効果によれば、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なSiC系酸化膜電界効果トランジスタを提供することができる。
【0023】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域および他のチャネル領域上の絶縁層上に、絶縁層に接触するように形成され、導電体からなる電極をさらに備えている。そして、当該電極は、高融点金属または高融点金属の珪化物からなっている。
【0024】
抵抗率の小さい高融点金属または高融点金属の珪化物を電極の素材として採用することにより、酸化膜電界効果トランジスタの高周波特性が向上する。ここで、高融点金属とは、融点が700℃以上の金属であって、たとえばW(タングステン)、Ti(チタン)、Ni(ニッケル)、Mo(モリブデン)、Pt(白金)などをいう。
【0025】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域および他のチャネル領域上の絶縁層上に、絶縁層に接触するように形成され、導電体からなる電極をさらに備えている。そして、当該電極は、ポリシリコンからなるポリシリコン層と、高融点金属からなる高融点金属層とを有している。
【0026】
これにより、上述の場合と同様に、酸化膜電界効果トランジスタの高周波特性が向上する。さらに、このような多層(2層)構造の電極を採用することにより、電極の素材の組合せを適切に選択し、酸化膜電界効果トランジスタの閾値電圧を調整することが可能となる。なお、高融点金属としては、上述の場合と同様にW、Ti、Ni、Mo、Ptなどを採用することができる。
【0027】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域上の電極と、他のチャネル領域上の電極とは、分離して形成されている。これにより、上記電極が単一の電極から構成される場合に比べて、電極の帰還容量成分が小さくなり、酸化膜電界効果トランジスタの高周波特性が向上する。
【0028】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記複数の高濃度第1導電型領域は、第1導電型の不純物としてヒ素(As)およびリン(P)の少なくともいずれか一方を含んでいる。
【0029】
比較的低い温度での活性化アニールが可能なAsやPを第1導電型の不純物として選択することにより、高濃度第1導電型領域が形成された後に実施される第1導電型不純物の活性化アニールが容易となる。その結果、酸化膜電界効果トランジスタの製造工程を簡略化することが可能となり、製造コストが抑制された酸化膜電界効果トランジスタを提供することができる。
【0030】
本発明に従った酸化膜電界効果トランジスタの製造方法は、基板が準備される工程と、SiC層が形成される工程と、第2導電型領域が形成される工程と、絶縁層が形成される工程と、マスクが形成される工程と、高濃度第1導電型領域が形成される工程と、電極が形成される工程とを備えている。
【0031】
基板が準備される工程では、第1導電型のSiC基板が準備される。SiC層が形成される工程では、SiC基板上に、第1導電型のSiC層が形成される。第2導電型領域が形成される工程では、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように、第1導電型とは導電型の異なる第2導電型の第2導電型領域が形成される。絶縁層が形成される工程では、上記第2の主面に接触するように、SiC層上に、絶縁体からなる絶縁層が形成される。マスクが形成される工程では、上記第2の主面上にマスクが形成される。高濃度第1導電型領域が形成される工程では、SiC層の第2の主面を含む領域に、当該SiC層よりも高濃度の第1導電型の不純物を含む複数の高濃度第1導電型領域が形成される。電極が形成される工程では、上記絶縁層に接触するように、第2導電型領域の内部に位置するチャネル領域上の当該絶縁層上に、導電体からなる電極が形成される。
【0032】
そして、複数の高濃度第1導電型領域が形成される工程においては、上記マスクを用いることにより、第2導電型領域の中に配置される第1の高濃度第1導電型領域と、第2導電型領域の内部から第2導電型領域の外部にまで延在するように配置される第2の高濃度第1導電型領域とが、チャネル領域を挟んで互いに対向するように形成される。
【0033】
本発明の酸化膜電界効果トランジスタの製造方法では、高濃度第1導電型領域が形成される工程において、SiC層の第2の主面上に形成されたマスクを用いて、チャネル領域を挟んで互いに対向する第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが形成される。したがって、チャネル長は、電極に沿った方向における第1の高濃度第1導電型領域と第2の高濃度第1導電型領域との距離により決定される。そのため、第2導電型領域が形成される工程において第2導電型領域の位置や形状に多少のばらつきが生じたとしても、第2導電型領域の内部において第1の高濃度第1導電型領域と第2の高濃度第1導電型領域とが互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。その結果、本発明の酸化膜電界効果トランジスタの製造方法によれば、デバイス特性のばらつきを抑制したSiC系酸化膜電界効果トランジスタを製造することができる。
【0034】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、上記チャネル領域となるべき領域上に形成された絶縁層に接触するように、酸素の透過を抑制する耐酸化マスクが形成される工程と、上記複数の高濃度第1導電型領域が形成される工程よりも後において、当該耐酸化マスクが形成された状態で、絶縁層が形成されたSiC層の第2の主面が酸化される工程とをさらに備えている。
【0035】
チャネル領域となるべき領域上に耐酸化マスクが形成された上で、SiC層の第2の主面が酸化されることにより、チャネル領域上以外の第2の主面上の領域における絶縁層の厚みを大きくしつつ、チャネル領域上の領域における絶縁層の厚みの増加が抑制される。その結果、酸化膜電界効果トランジスタのオン抵抗を抑制しつつ、チャネル領域上以外の第2の主面上の領域における絶縁層に強い電界が印加された場合でも、当該絶縁層の破壊が抑制され、十分な耐久性を確保することが可能なSiC系酸化膜電界効果トランジスタを製造することができる。
【0036】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、第2導電型領域が形成される工程よりも後に、第2導電型領域が第1アニール温度に加熱される工程と、第2導電型領域が第1アニール温度に加熱される工程および複数の高濃度第1導電型領域が形成される工程よりも後に、当該複数の高濃度第1導電型領域が、第1アニール温度よりも低い温度である第2アニール温度に加熱される工程とをさらに備えている。
【0037】
第2導電型領域に導入された不純物を活性化するために必要なアニール温度(第1アニール温度)が高濃度第1導電型領域に導入された不純物を活性化するために必要なアニール温度(第2アニール温度)よりも高い場合、上記プロセスを採用することにより、第1アニール温度に加熱される工程よりも後で形成された領域に対する、高濃度第1導電型領域のアニールによる悪影響を抑制することができる。
【0038】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、上記複数の高濃度第1導電型領域が形成される工程では、第1導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む高濃度第1導電型領域が形成される。
【0039】
比較的低い温度での活性化アニールが可能なAsやPを第1導電型の不純物として選択することにより、高濃度第1導電型領域を形成した後、当該領域の第1導電型の不純物をアニールにより活性化させることが容易となる。
【発明の効果】
【0040】
以上の説明から明らかなように、本発明の酸化膜電界効果トランジスタおよびその製造方法によれば、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なSiC系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なSiC系酸化膜電界効果トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【0041】
【図1】実施の形態1におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【図2】実施の形態1におけるMOSFETの製造方法の概略を示す流れ図である。
【図3】MOSFETの製造方法を説明するための概略断面図である。
【図4】p+領域を形成するイオン注入の手順を説明するための図である。
【図5】MOSFETの製造方法を説明するための概略断面図である。
【図6】pウェルを形成するイオン注入の手順を説明するための図である。
【図7】MOSFETの製造方法を説明するための概略断面図である。
【図8】MOSFETの製造方法を説明するための概略断面図である。
【図9】n+ソース領域を形成するイオン注入の手順を説明するための図である。
【図10】MOSFETの製造方法を説明するための概略断面図である。
【図11】MOSFETの製造方法を説明するための概略断面図である。
【図12】MOSFETの製造方法を説明するための概略断面図である。
【図13】実施の形態2におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【図14】実施の形態3におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【図15】DMOS構造を有する従来のSiC系MOSFETの一例を示す概略断面図である。
【発明を実施するための形態】
【0042】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【0043】
(実施の形態1)
図1は、本発明の一実施の形態である実施の形態1におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。図1を参照して、実施の形態1におけるDMOS構造を有するSiC系MOSFET(酸化膜電界効果トランジスタ)について説明する。
【0044】
図1を参照して、MOSFET1は、導電型がn型(第1導電型)であるn+SiC基板10と、n−SiC層20と、一対のpウェル21と、n+ソース領域22と、一対のp+領域23とを備えている。n+SiC基板10は、SiCからなり、高濃度のn型不純物(導電型がn型である不純物)を含んでいる。n+SiC基板10に含まれるn型不純物は、たとえばNであり、1×1019/cm3程度の高い濃度で含まれている。また、n+SiC基板10の厚みは、たとえば400μm程度である。
【0045】
n−SiC層20は、n+SiC基板10の一方の主面上に形成され、n型不純物を含むことにより導電型がn型となっている。n−SiC層20に含まれるn型不純物は、たとえばNであり、n+SiC基板10に含まれるn型不純物よりも低い濃度、たとえば5×1015/cm3程度の濃度で含まれている。また、n−SiC層20の厚みは、n+SiC基板10の厚みより小さく、たとえば14μm程度である。
【0046】
一対のpウェル21は、一方のpウェル211と他方のpウェル212とを含んでいる。そして、一方のpウェル211と他方のpウェル212とは、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように互いに分離して形成され、p型不純物(導電型がp型である不純物)を含むことにより、導電型がp型(第2導電型)となっている。pウェル21に含まれるp型不純物は、たとえばAl、Bなどであり、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1016/cm3程度の濃度で含まれている。また、pウェル21の厚みは、n−SiC層20の厚みより小さく、たとえば1.5μm程度である。
【0047】
n+ソース領域22は、一対のpウェル21の内部のそれぞれに形成された一対の第1n+ソース領域221と、当該一対の第1n+ソース領域221の間に形成された第2n+ソース領域222とを含んでいる。第2n+ソース領域222は、第2の主面20Bに沿った方向において、一方のpウェル211の内部から他方のpウェル212の内部にまで延在するように、かつ第2の主面20Bを含むように形成されている。一対の第1n+ソース領域221は、第2の主面20Bを含み、かつpウェル21に取り囲まれるように一対のpウェル21のそれぞれの内部に形成されている。そして、一対の第1n+ソース領域221と第2n+ソース領域222とは、一方のpウェル211の内部および他方のpウェル212の内部にそれぞれ位置するチャネル領域29を挟んで互いに対向している。
【0048】
第1n+ソース領域221および第2n+ソース領域222は、n型不純物、たとえばP、Asなどをn−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度の濃度で含んでいる。また、第1n+ソース領域221および第2n+ソース領域222の厚みはpウェル21の厚みより小さく、たとえば0.3μm程度である。
【0049】
一対のp+領域23は、一対の第1n+ソース領域221のうち一方の第1n+ソース領域221から見て他方の第1n+ソース領域221および第2n+ソース領域222の側とは反対側のそれぞれに、第2の主面20Bを含むように形成されている。p+領域23は、p型不純物、たとえばAlなどをn−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度の濃度で含んでいる。また、p+領域23の厚みは、第1n+ソース領域221および第2n+ソース領域222の厚みとほぼ同等であって、たとえば0.3μm程度である。
【0050】
さらに、図1を参照して、MOSFET1は、ゲート酸化膜30および局所酸化膜95からなる絶縁層35と、ゲート電極40と、層間絶縁膜50と、オーミックコンタクト層80と、ソース電極60と、ドレイン電極70とを備えている。
【0051】
絶縁層35は、第2の主面20Bに接触し、かつ一方の第1n+ソース領域221の上部表面から他方の第1n+ソース領域221の上部表面にまで延在するようにn−SiC層20上に形成され、たとえば絶縁体であるSiO2(二酸化珪素)からなっている。そして、絶縁層35の厚みは、一方のpウェル211内のチャネル領域29上および他方のpウェル212内のチャネル領域29上よりも、一方のpウェル211と他方のpウェル212とに挟まれた領域であるウインドウ領域28上において大きくなっている。より具体的には、チャネル領域29上における絶縁層35を構成するゲート酸化膜30の厚みは、たとえば10nm以上100nm以下であり、チャネル領域29上以外の領域における絶縁層35を構成する局所酸化膜95の厚み、たとえばウインドウ領域28上の領域における局所酸化膜95の厚みは、たとえば0.2μm以上0.8μm以下である。ゲート酸化膜30には高電界が印可されるため、良質かつ均一な膜が必要であり、通常10nm以上の厚さが必要である。一方、ゲート酸化膜30の厚さが大きくなりすぎると、デバイス特性に影響を与える可能性があるため、通常100nm以下とされる。また、局所酸化膜95の厚みは、0.2μm未満では、耐久性向上の効果が小さいため、0.2μm以上される。一方、局所酸化膜95の厚みを0.8μmよりも大きくすると、チャネル領域29の端部における酸化膜の厚みが大きくなり、デバイス特性に影響を与える可能性がある。また、局所酸化膜95の厚みを0.8μmよりも大きくするためには、局所酸化膜95を形成するための工程に長時間を要する。そのため、局所酸化膜95の厚みは、通常0.8μm以下とされる。また、絶縁層35は、一方のpウェル211内のチャネル領域29上および他方のpウェル212内のチャネル領域29上において、当該チャネル領域29上の中央部から離れるに従って、厚みが増加する領域を有している。
【0052】
ゲート電極40は、ゲート酸化膜30に接触するようにゲート酸化膜30上に形成され、一方のpウェル211内のチャネル領域29上から他方のpウェル212内のチャネル領域29上にまで延在している。また、ゲート電極の素材には、ポリシリコン、またはW、Ti、Ni、Mo、Ptなどの高融点金属および/またはこれらの珪化物を採用することができる。
【0053】
層間絶縁膜50は、第2の主面20B上においてゲート電極40を取り囲み、かつ一方のpウェル211上から他方のpウェル212上にまで延在するように形成され、たとえば絶縁体であるSiO2からなっている。層間絶縁膜50の厚みは、たとえば0.4μm程度である。
【0054】
オーミックコンタクト層80は、一方のpウェル211内の第1n+ソース領域221上および他方のpウェル212内の第1n+ソース領域221上のそれぞれに、一方のpウェル211内の第1n+ソース領域221および他方のpウェル212内の第1n+ソース領域221のそれぞれに接触するように形成され、p+領域23にまで延在している。オーミックコンタクト層80は、第1n+ソース領域221とオーミック接触可能な材料であるNi、Tiまたはこれらの珪化物、たとえばNiSi(珪化ニッケル)などからなっている。
【0055】
ソース電極60は、第2の主面20B上において、層間絶縁膜50を取り囲み、かつn+ソース領域22、オーミックコンタクト層80およびp+領域23の上部表面上にまで延在している。また、ソース電極60は、導電体からなり、オーミックコンタクト層80を介してn+ソース領域22と電気的に接続されている。ソース電極60の厚みは、たとえば2μm以上5μm以下である。
【0056】
ドレイン電極70は、n+SiC基板10においてn−SiC層20が形成される側とは反対側の主面に接触して形成されている。このドレイン電極70は、たとえばn+SiC基板10上に形成されたn+SiC基板10とオーミックコンタクト可能な材料、具体的にはNi、Tiまたはこれらの珪化物などからなるオーミックコンタクト電極と、当該オーミックコンタクト電極上に形成され、ダイボンドが容易なAg(銀)などからなるボンディング電極とを含む多層(2層)構造を有している。
【0057】
すなわち、実施の形態1におけるMOSFET1は、第1導電型である導電型がn型のSiC基板としてのn+SiC基板10と、n+SiC基板10上に形成された導電型がn型のn−SiC層20と、第2導電型である導電型がp型の一方のpウェル211と、導電型がp型の他方のpウェル212と、複数の高濃度第1導電型領域としてのn+ソース領域22と、絶縁体からなる絶縁層35とを備えている。
【0058】
一方のpウェル211は、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20Bを含むように形成されている。他方のpウェル212は、n−SiC層20において、第2の主面20Bを含むように、一方のpウェル211とは離れて形成されている。n+ソース領域22は、n−SiC層20の第2の主面20Bを含む領域に形成され、n−SiC層20よりも高濃度のn型不純物を含んでいる。絶縁層35は、第2の主面20Bに接触するようにn−SiC層20上に形成されている。
【0059】
第2導電型領域としての一方のpウェル211においては、上記複数のn+ソース領域22のうちの一対の組であって、一方のpウェル211の中に配置される当該組のうちの一方のn+ソース領域22である第1n+ソース領域221と、一方のpウェル211の内部から一方のpウェル211の外部にまで延在する当該組のうちの他方のn+ソース領域22である第2n+ソース領域222とが、一方のpウェル211の内部に位置するチャネル領域29を挟んで互いに対向するように配置されている。一方、他の第2導電型領域としての他方のpウェル212においては、上記複数のn+ソース領域22のうちの、一対の上記組を構成する領域と異なる領域(他方のpウェル212の中に配置される第1n+ソース領域221)を含む一対の他の組であって、他の第2導電型領域である他方のpウェル212の中に配置される当該他の組のうちの一方の高濃度第1導電型領域である第1n+ソース領域221と、他方のpウェル212の内部から他方のpウェル212の外部にまで延在する当該他の組のうちの他方の高濃度第1導電型領域である第2n+ソース領域222とが、他方のpウェル212の内部に位置する他のチャネル領域29を挟んで互いに対向するように配置されている。
【0060】
絶縁層35は、一方のpウェル211の内部に位置するチャネル領域29上および他方のpウェル212の内部に位置する他のチャネル領域29上からウインドウ領域28上にまで延在している。そして、絶縁層35の厚みは、一方のpウェル211の内部に位置するチャネル領域29上および他方のpウェル212の内部に位置する他のチャネル領域29上よりも、ウインドウ領域28上において大きくなっている。
【0061】
次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極40の電圧が0Vの状態すなわちオフ状態では、絶縁層35の直下に位置するpウェル21と第2n+ソース領域222との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極40に正の電圧を印加していくと、pウェル21の絶縁層35と接触する付近であるチャネル領域29において、反転層が形成される。その結果、第1n+ソース領域221と第2n+ソース領域222とが電気的に接続され、ソース電極60とドレイン電極70との間に電流が流れる。
【0062】
実施の形態1におけるMOSFET1においては、チャネル領域29を挟んで第1n+ソース領域221と第2n+ソース領域222とが互いに対向している。したがって、チャネル長Lは、第1n+ソース領域221と第2n+ソース領域222との距離により決定される。そのため、pウェル21を形成する際のマスキングの位置合わせにばらつきがあり、pウェル21の位置や形状に多少のばらつきが生じたとしても、pウェル21の内部において第1n+ソース領域221と第2n+ソース領域222とが互いに対向している限り、当該ばらつきはチャネル長Lのばらつきの直接の原因とはならない。
【0063】
さらに、実施の形態1におけるMOSFET1においては、一方のpウェル211の内部に位置するチャネル領域29上および他方のpウェル212の内部に位置する他のチャネル領域29上からウインドウ領域28上にまで延在している絶縁層35の厚みが、一方のpウェル211の内部に位置するチャネル領域29上および他方のpウェル212の内部に位置する他のチャネル領域29上よりも、ウインドウ領域28上において大きくなっている。これにより、MOSFET1のオン抵抗を抑制しつつ、ウインドウ領域28上に形成された絶縁層35に強い電界が印加された場合でも、絶縁層35の破壊が抑制され、十分な耐久性を確保することが可能となる。以上のように、実施の形態1におけるMOSFET1は、デバイス特性のばらつきを抑制しつつ、耐久性が向上したSiC系酸化膜電界効果トランジスタとなっている。
【0064】
次に、本発明に従った酸化膜電界効果トランジスタの製造方法の一実施の形態である実施の形態1におけるMOSFETの製造方法について説明する。図2は、実施の形態1におけるMOSFETの製造方法の概略を示す流れ図である。また、図3、図5、図7、図8および図10〜図12は、MOSFETの製造方法を説明するための概略断面図である。また、図4は、p+領域を形成するイオン注入の手順を説明するための図である。また、図6は、pウェルを形成するイオン注入の手順を説明するための図である。また、図9は、n+ソース領域を形成するイオン注入の手順を説明するための図である。図4、図6および図9において、横軸は表面からの距離、縦軸は不純物濃度を示している。また、図4、図6および図9においては、複数回に分けて実施されるイオン注入の各回の注入によって導入される不純物の分布(1st〜8th)、およびそれらを合計した不純物の分布(Total)が表示されている。
【0065】
図2を参照して、実施の形態1におけるMOSFETの製造方法においては、まず、基板準備工程が実施される。この工程では、第1導電型のSiC基板が準備される。具体的には、図3を参照して、たとえばSiCからなり、400μm程度の厚みを有し、n型不純物であるNを1×1019/cm3程度の高い濃度で含むn+SiC基板10が準備される。
【0066】
次に、図2を参照して、SiC層形成工程が実施される。この工程では、上記SiC基板上に第1導電型のSiC層が形成される。具体的には、図3を参照して、エピタキシャル成長によりn+SiC基板10上にn−SiC層20が形成される。エピタキシャル成長は、たとえば原料ガスとしてSiH4(シラン)とC3H8(プロパン)との混合ガスを採用し、基板温度1500℃の条件下で、14μm程度の膜厚のエピタキシャル膜を形成するように実施することができる。このとき、n型不純物として、たとえば窒素を導入する。これにより、n+SiC基板10に含まれるn型不純物よりも低い濃度、たとえば5×1015/cm3程度のn型不純物を含むn−SiC層20を形成することができる。
【0067】
次に、図2を参照して、高濃度第2導電型領域形成工程が実施される。この工程では、SiC層において、SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように、第1導電型とは導電型の異なる第2導電型の高濃度第2導電型領域が形成される。具体的には、図3を参照して、まず、熱酸化(ドライ酸化)が実施されることにより、n−SiC層20において、n+SiC基板10側の主面である第1の主面20Aとは反対側の主面である第2の主面20B上に厚み50nm程度の熱酸化膜91が形成される。さらに、CVDが実施されることにより、熱酸化膜91上にSiO2などからなる厚み2.0μm程度の酸化膜92が形成される。
【0068】
次に、酸化膜92上にレジストが塗布された後、露光および現像が行なわれ、所望の高濃度第2導電型領域としてのp+領域23の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜91および酸化膜92がエッチングされ、所望のp+領域23の形状に応じた開口が熱酸化膜91および酸化膜92に形成される。エッチングは、たとえばCF4(四フッ化炭素)およびCHF3(三フッ化メタン)を用いたRIE(Reactive Ion Etching;反応性イオンエッチング)により実施することができる(Si−RIE)。その後、O2(酸素)を用いたアッシング(O2アッシング)によりレジストが除去された上で、上記Si−RIEによりエッチングされた熱酸化膜91および酸化膜92の領域から露出しているn−SiC層20の表面がドライ酸化されることにより、当該表面に熱酸化膜91が形成される。ドライ酸化は、たとえば1200℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
【0069】
以上の手順で形成されたn−SiC層20上の酸化膜92をマスクとして用いてイオン注入が実施され、一対のp+領域23が形成される。イオン注入は以下のように実施することができる。
【0070】
【表1】
【0071】
p+領域23を形成するための具体的なイオン注入条件を表1に示す。p+領域23を形成するためのp型不純物の導入は、図4および表1に示すように、複数回、たとえば4回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図4に示すような所望の不純物分布を有するp+領域23が形成される。イオン注入の際の基板温度は、たとえば1000℃とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度のp型不純物を含み、厚み0.3μm程度のp+領域23が形成される。
【0072】
次に、図2を参照して、第2導電型領域形成工程が実施される。この工程では、SiC層の第2の主面を含むように、第2導電型の第2導電型領域が、上記高濃度第2導電型領域を含むように形成される。具体的には、図3および図5を参照して、まず、酸化膜92上にレジストが塗布された後、露光および現像が行なわれ、所望の第2導電型領域としてのpウェル21の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜91および酸化膜92がエッチングされ、所望のpウェル21の形状に応じた開口が熱酸化膜91および酸化膜92に形成される。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(Si−RIE)。
【0073】
その後、O2アッシングによりレジストが除去された上で、上記Si−RIEによりエッチングされた熱酸化膜91および酸化膜92の領域から露出しているn−SiC層20の表面がドライ酸化されることにより、当該表面に熱酸化膜が形成される。ドライ酸化は、たとえば1200℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
【0074】
以上の手順で形成されたn−SiC層20上の酸化膜92をマスクとして用いてイオン注入が実施され、pウェル21が形成される。イオン注入は以下のように実施することができる。
【0075】
【表2】
【0076】
pウェル21を形成するための具体的なイオン注入条件を表2に示す。pウェル21を形成するためのp型不純物の導入は、図6および表2に示すように、複数回、たとえば8回のイオン注入により実施することができる。より具体的には、表面から近い領域に注入されるイオン種(p型不純物)としてAlが採用され、Alが注入される領域よりも表面から遠い領域に注入されるイオン種としてBが採用される。そして、加速電圧およびドーズ量が制御されることにより、図6に示すような所望の不純物分布を有するpウェル21が形成される。イオン注入の際の基板温度は、たとえば1000℃とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高く、p+領域23に含まれるp型不純物よりも低い濃度、たとえば2×1016/cm3程度のp型不純物を含み、厚み1.5μm程度の一対のpウェル21(一方のpウェル211および他方のpウェル212)が形成される。一方のpウェル211および他方のpウェル212は、その領域内にそれぞれp+領域23を含むように形成される。
【0077】
次に、図2を参照して、第1アニール工程が実施される。この工程では、SiC基板、および高濃度第2導電型領域と第2導電型領域とが形成されたSiC層が第1アニール温度に加熱される。具体的には、n+SiC基板10、およびp+領域23とpウェル21とが形成されたn−SiC層20が第1アニール温度、たとえば1800℃に加熱され、30分間程度保持される。これにより、p+領域23およびpウェル21に導入されたp型不純物が活性化する。
【0078】
次に、図2を参照して、絶縁層形成工程が実施される。この工程では、SiC層の第2の主面に接触するように、SiC層上に、絶縁体からなる絶縁層が形成される。具体的には、図5を参照して、たとえばHF(フッ酸)などを用いたエッチングにより、熱酸化膜91および酸化膜92が除去された後、図7を参照して、n−SiC層20の第2の主面20Bがドライ酸化されることにより、第2の主面20Bに熱酸化膜91が形成される。ドライ酸化は、たとえば1300℃程度の温度で実施され、これにより50nm程度の厚みを有する熱酸化膜91が形成される。
【0079】
次に、図2を参照して、高濃度第1導電型領域形成マスク形成工程が実施される。この工程では、第2の主面20B上の熱酸化膜91上に、熱酸化膜91に接触するように、チャネル領域29となるべき領域上を覆うマスクが形成される。具体的には、図7を参照して、まず、熱酸化膜91上に耐酸化性に優れた素材からなる膜、たとえば窒化珪素(Si3N4)膜94が、熱酸化膜91を覆うように、0.1μm程度の厚みに蒸着される。蒸着は、たとえばLPCVD(Low Pressure CVD;低圧化学蒸着)により実施することができる。その後、当該窒化珪素膜94上にレジスト93が塗布された後、露光および現像が行なわれ、所望のチャネル領域29の形状に応じた領域上にレジスト93が残存するマスクパターンが形成される。このマスクパターンに成形されたレジスト93は、後述する高濃度第1導電型領域形成工程におけるマスクとして用いられる。
【0080】
次に、図2を参照して、耐酸化マスク形成工程が実施される。この工程では、チャネル領域29となるべき領域上の熱酸化膜91に接触するように、酸素の透過を抑制する耐酸化マスクが形成される。具体的には、図7を参照して、上述のようにマスクパターンが形成されたレジスト93がマスクとして用いられて、窒化珪素膜94がエッチングされ、所望のチャネル領域29の形状に応じた領域上に窒化珪素膜94が残存する。エッチングは、たとえばCF4およびO2を用いたRIEにより実施することができる。このマスクパターンに成形された窒化珪素膜94は、後述する局所酸化工程における耐酸化マスクとして用いられる。
【0081】
次に、図2を参照して、高濃度第1導電型領域形成工程が実施される。この工程では、SiC層の第2の主面を含む領域に、SiC層よりも高濃度の第1導電型の不純物を含む複数の高濃度第1導電型領域が形成される。また、この工程では、上述の高濃度第1導電型領域形成マスク形成工程において形成されたレジストからなるマスクを用いることにより、第2導電型領域の中に配置される第1の高濃度第1導電型領域(一方の高濃度第1導電型領域)と、第2導電型領域の内部から第2導電型領域の外部にまで延在するように配置される第2の高濃度第1導電型領域(他方の高濃度第1導電型領域)とが、チャネル領域を挟んで互いに対向するように形成される。具体的には、図7および図8を参照して、高濃度第1導電型領域形成マスク形成工程および耐酸化マスク形成工程においてマスク形状に成形されたレジスト93および窒化珪素膜94がマスクとして用いられてイオン注入が実施され、高濃度第1導電型領域としてのn+ソース領域22が形成される。イオン注入は以下のように実施することができる。
【0082】
【表3】
【0083】
n+ソース領域22を形成するための具体的なイオン注入条件を表3に示す。n+ソース領域22を形成するためのp型不純物の導入は、図9および表3に示すように、複数回、たとえば3回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図9に示すような所望の不純物分布を有するn+ソース領域22が形成される。イオン注入の際の基板温度は、たとえば室温とすることができる。これにより、n−SiC層20に含まれるn型不純物よりも高い濃度、たとえば1×1019/cm3程度のn型不純物(たとえばP)を含み、厚み0.3μm程度のn+ソース領域22(第1n+ソース領域221、および第2n+ソース領域222)が形成される。
【0084】
このとき、マスク形状に形成されたレジスト93および窒化珪素膜94からなる単一のマスクが用いられて、第1n+ソース領域221と第2n+ソース領域222とは形成される。そのため、pウェル21の位置が多少ばらついた場合でも、チャネル長Lは精度よく制御される。
【0085】
その後、レジスト93が、たとえばO2およびCF4を用いたアッシング(雰囲気温度:300℃)により除去される。以上の手順により、高濃度第1導電型領域形成工程が完了する。
【0086】
次に、図2を参照して、局所酸化工程が実施される。この工程では、上記耐酸化マスクである窒化珪素膜94が形成された状態で、熱酸化膜91が形成されたn−SiC層20の第2の主面20Bが酸化される処理、すなわちLOCOS(Local Oxidation of Silicon)プロセスが実施される。具体的には、図8および図10を参照して、チャネル領域29上に窒化珪素膜94が形成された状態で、n−SiC層20の第2の主面20Bが熱酸化される。これにより、チャネル領域29上以外の領域(ウインドウ領域28上の領域を含む)における熱酸化膜91の厚みが、たとえば0.2μm程度にまで増加する。
【0087】
次に、図2を参照して、第2アニール工程が実施される。この工程では、高濃度第1導電型領域が、上述の第1アニール温度よりも低い温度である第2アニール温度に加熱される。具体的には、図10を参照して、n+SiC基板10、およびn+ソース領域22が形成されたn−SiC層20が第2アニール温度、たとえば1300℃に加熱され、30分間程度保持される。これにより、n+ソース領域22に導入されたn型不純物が活性化する。ここで、第2アニール温度(1300℃)は、第1アニール温度(1800℃)よりも低い温度となっている。
【0088】
次に、図2を参照して、電極形成工程が実施される。この工程では、上記絶縁層上に、導電体からなる電極が当該絶縁層に接触するように形成される。具体的には、図10および図11を参照して、まず、H3PO3(亜リン酸)などを用いたエッチングにより窒化珪素膜94が除去された後、熱酸化膜91がライトエッチングされ、熱酸化膜91の表面からたとえば0.1μm程度の厚みの領域が除去される。これにより、チャネル領域29上の領域の中央部においてpウェル21の上部表面が露出するとともに、当該領域以外の領域に局所酸化膜95が残存する。その後、n−SiC層20の第2の主面20Bがドライ酸化されることにより、露出したpウェル21の上部表面にゲート酸化膜30が形成される。さらに、ゲート酸化膜30および局所酸化膜95を含む絶縁層35上にたとえばPなどの不純物を高濃度に添加したゲート電極40となるべき導電性のポリシリコン膜が、0.5μm程度の厚みに蒸着される。蒸着は、たとえばLPCVDにより実施することができる。その後、当該ポリシリコン膜上にレジスト93が塗布された後、露光および現像が行なわれ、一方のpウェル211内のチャネル領域29上から他方のpウェル212内のチャネル領域29上にまで延在する所望のゲート電極40の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、ポリシリコン膜がエッチングされ、所望の形状を有するゲート電極40が形成される。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(Si−RIE)。
【0089】
その後、たとえばH2SO4(硫酸)およびH2O2(過酸化水素)が用いられてレジスト93が除去される。これにより、一方のpウェル211内のチャネル領域29上から他方のpウェル212内のチャネル領域29上にまで延在するゲート電極40が形成される。
【0090】
次に、図2を参照して、層間絶縁膜形成工程が実施される。この工程では、絶縁体からなる層間絶縁膜が、上記絶縁層35上において電極を取り囲み、かつ一方の第2導電型領域上から他方の第2導電型領域上にまで延在するように形成される。具体的には、図12を参照して、絶縁層35およびゲート電極40上に、層間絶縁膜50となるべき絶縁体膜である酸化膜(たとえばSiO2膜)が蒸着される。蒸着は、たとえば常圧CVD、LPCVD、PCVD(Plasma CVD;プラズマCVD)などにより実施することができる。また、酸化膜92の厚みは、たとえば0.4μm程度とすることができる。
【0091】
次に、図2を参照して、オーミックコンタクト層形成工程が実施される。この工程では、高濃度第1導電型領域とオーミック接触可能な素材からなるオーミックコンタクト層が、高濃度第1導電型領域上に、高濃度第1導電型領域と接触するように形成される。具体的には、図12を参照して、上記酸化膜上にレジストが塗布された後、露光および現像が行なわれ、所望のオーミックコンタクト層80の形状に応じた領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、絶縁層35および上記酸化膜がエッチングされ、オーミックコンタクト層80(図1参照)が形成されるべきn+ソース領域22およびp+領域23の上部表面が露出する。エッチングは、たとえばCF4およびCHF3を用いたRIEにより実施することができる(SiO2−RIE)。さらに、露出したn+ソース領域22およびp+領域23の上部表面上およびレジスト93上に、たとえばNiが蒸着されて0.1μm程度の厚みを有するNi膜85が形成される。その後、アセトンなどの有機溶剤により、レジスト93がレジスト93上のNi膜85とともに除去される(リフトオフ)。さらに、n+SiC基板10、およびNi膜85が形成されたn−SiC層20が1000℃に加熱され、10分間保持されることにより、Niがシリサイド化されて、オーミックコンタクト層80が形成される。
【0092】
次に、図2を参照して、ソース電極形成工程が実施される。この工程では、SiC層の第2の主面上において層間絶縁膜を取り囲み、かつ第1の高濃度第1導電型領域および高濃度第2導電型領域の上部表面上にまで延在するとともに、第1の高濃度第1導電型領域と電気的に接続される導電体からなるソース電極が形成される。具体的には、図12および図1を参照して、オーミックコンタクト層80が形成されたn−SiC層20の第2の主面20B上に、Alなどの導電体が、n−SiC層20の第2の主面20B上において層間絶縁膜50を取り囲み、かつ第1n+ソース領域221およびp+領域23の上部表面上にまで延在するとともに、オーミックコンタクト層80を介して第1n+ソース領域221と電気的に接続されるように蒸着されて、ソース電極60が形成される。
【0093】
そして、上記工程が実施された後、パッシベーション処理および蒸着によるドレイン電極70の形成等が実施されることにより、図1に示す実施の形態1におけるMOSFET1が完成する。
【0094】
なお、上記実施の形態1におけるMOSFETの製造方法では、ポリシリコンからなるゲート電極40が形成される場合について説明したが、ゲート電極40がW、Ti、Niなどからなる場合、ゲート電極形成工程においてポリシリコンに代えてW、Ti、Niなどを蒸着すればよい。また、ゲート電極40がTi、Niなどのシリサイド(珪化物)からなる場合、これらを蒸着した上で、所定温度に加熱することによりシリサイド化させればよい。
【0095】
上記実施の形態1におけるMOSFETの製造方法では、高濃度第1導電型領域形成工程において、n−SiC層20の第2の主面20B上に形成された単一のマスクを用いて、チャネル領域29を挟んで互いに対向する第1n+ソース領域221と第2n+ソース領域222とが形成される。その結果、実施の形態1におけるMOSFETの製造方法によれば、デバイス特性のばらつきを抑制したMOSFET1を製造することができる。さらに、実施の形態1におけるMOSFETの製造方法では、チャネル領域29となるべき領域上に耐酸化マスクとしての窒化珪素膜94が形成された上で、n−SiC層20の第2の主面20Bが酸化されることにより、ウインドウ領域28上の領域における絶縁層35の厚みを大きくしつつ、チャネル領域29上の領域における絶縁層35の厚みの増加が抑制される。その結果、MOSFET1のオン抵抗を抑制しつつ、ウインドウ領域28上の絶縁層35に強い電界が印加された場合でも、絶縁層35の破壊が抑制され、十分な耐久性を確保することが可能なMOSFET1を製造することができる。
【0096】
(実施の形態2)
次に、本発明の実施の形態2について説明する。図13は、本発明の一実施の形態である実施の形態2におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【0097】
図13を参照して、実施の形態2におけるMOSFET1と、図1に基づいて説明した実施の形態1におけるMOSFET1とは基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、ゲート電極40の構成において、実施の形態2におけるMOSFET1は、図1の実施の形態1におけるMOSFET1とは異なっている。
【0098】
すなわち、図13を参照して、実施の形態2におけるMOSFET1においては、一方のpウェル211の内部に位置するチャネル領域29上のゲート電極40と、他方のpウェル212の内部に位置するチャネル領域29上のゲート電極40とが分離して形成されている。別の観点から説明すると、実施の形態2におけるMOSFET1においては、ウインドウ領域28上の領域に、ゲート電極40が形成されていない。これにより、ゲート電極40が、一方のpウェル211の内部に位置するチャネル領域29上から他方のpウェル212の内部に位置するチャネル領域29上にまで延在している実施の形態1の構成に比べて、ゲート電極40とドレイン電極70とで形成される帰還容量成分が小さくなる。その結果、実施の形態2のMOSFET1は、高周波特性が向上している。
【0099】
なお、実施の形態2におけるMOSFET1は、実施の形態1の場合と基本的には同様に製造することができるが、電極形成工程において、実施の形態1の場合とは製造プロセスが一部異なっている。すなわち、図2、図11および図13を参照して、絶縁層35上のポリシリコン膜上にレジスト93が塗布された後、露光および現像が行なわれる。これにより、一方のpウェル211内のチャネル領域29上と他方のpウェル212内のチャネル領域29上とに分離した所望のゲート電極40の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、ポリシリコン膜がエッチングされ、所望の形状を有するゲート電極40が形成される。その他の工程については、実施の形態1の場合と同様に実施されることにより、実施の形態2におけるMOSFET1を製造することができる。
【0100】
(実施の形態3)
次に、本発明の実施の形態3について説明する。図14は、本発明の一実施の形態である実施の形態3におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。
【0101】
図14を参照して、実施の形態3におけるMOSFET1と、図1に基づいて説明した実施の形態1におけるMOSFET1とは基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、ゲート電極40の構成において、実施の形態3におけるMOSFET1は、図1の実施の形態1におけるMOSFET1とは異なっている。
【0102】
すなわち、図14を参照して、実施の形態3におけるMOSFET1のゲート電極40は、複数層(2層)構造を有している。より具体的には、ゲート電極40は、上部層401と下部層402とを含んでいる。下部層402は、たとえばポリシリコンからなっており、上部層401はW、Ti、Niなどの高融点金属またはこれらのシリサイドからなっている。これにより、ゲート電極40の抵抗成分が小さくなり、MOSFET1の高周波特性が向上する。さらに、このような多層(2層)構造のゲート電極40を採用することにより、ゲート電極40の素材の組合せを適切に選択し、MOSFET1の閾値電圧を調整することが可能となる。
【0103】
なお、実施の形態3のMOSFET1は、ゲート電極形成工程以外の工程において、実施の形態1の場合と同様の製造工程により製造することができる。実施の形態3のゲート電極製造工程は、まず下部層402をCVDなどの蒸着等により形成した上で、下部層402上に上部層401をCVDなどの蒸着等により形成し、必要に応じてこれらを加熱して下部層402および上部層401の少なくともいずれか一方をシリサイド化(珪化)させることにより実施することができる。
【0104】
また、本実施の形態においては、図1に基づいて説明した実施の形態1のMOSFET1の構成において、ゲート電極40を多層構造とする場合について説明したが、図13に基づいて説明した実施の形態2のMOSFET1の構成において、ゲート電極40を多層構造としてもよい。
【0105】
上記実施の形態1〜3においては、第2の高濃度第1導電型領域が一方の第2導電型領域から他方の第2導電型領域にまで延在する場合について説明したが、本発明のMOSFETはこれに限られない。第2の高濃度第1導電型領域は第2導電型領域の内部から外部にまで延在して形成されていればよく、第2導電型領域の外部において分離して形成されていてもよい。
【0106】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0107】
本発明の酸化膜電界効果トランジスタおよびその製造方法は、デバイス特性のばらつきの抑制が要求されるSiC系酸化膜電界効果トランジスタおよびその製造方法に、特に有利に適用され得る。
【符号の説明】
【0108】
1 MOSFET、10 n+SiC基板、20 n−SiC層、20A 第1の主面、20B 第2の主面、21 pウェル、211 一方のpウェル、212 他方のpウェル、22 n+ソース領域、221 第1n+ソース領域、222 第2n+ソース領域、23 p+領域、28 ウインドウ領域、29 チャネル領域、30 ゲート酸化膜、35 絶縁層、40 ゲート電極、401 上部層、402 下部層、50 層間絶縁膜、60 ソース電極、70 ドレイン電極、80 オーミックコンタクト層、85 Ni膜、91 熱酸化膜、92 酸化膜、93 レジスト、94 窒化珪素膜、95 局所酸化膜。
【特許請求の範囲】
【請求項1】
第1導電型のSiC基板と、
前記SiC基板上に形成された前記第1導電型のSiC層と、
前記SiC層において、前記SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように形成された、前記第1導電型とは導電型の異なる第2導電型の第2導電型領域と、
前記SiC層において、前記第2の主面を含むように、前記第2導電型領域とは離れて形成された前記第2導電型の他の第2導電型領域と、
前記SiC層の前記第2の主面を含む領域に形成され、前記SiC層よりも高濃度の前記第1導電型の不純物を含む複数の高濃度第1導電型領域と、
前記第2の主面に接触するように前記SiC層上に形成され、絶縁体からなる絶縁層とを備え、
前記第2導電型領域においては、前記複数の高濃度第1導電型領域のうちの一対の組であって、前記第2導電型領域の中に配置される前記組のうちの一方の高濃度第1導電型領域と、前記第2導電型領域の内部から前記第2導電型領域の外部にまで延在する前記組のうちの他方の高濃度第1導電型領域とが、前記第2導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように配置され、
前記他の第2導電型領域においては、前記複数の高濃度第1導電型領域のうちの、一対の前記組を構成する領域と異なる領域を少なくとも1つ含む一対の他の組であって、前記他の第2導電型領域の中に配置される前記他の組のうちの一方の高濃度第1導電型領域と、前記他の第2導電型領域の内部から前記他の第2導電型領域の外部にまで延在する前記他の組のうちの他方の高濃度第1導電型領域とが、前記他の第2導電型領域の内部に位置する他のチャネル領域を挟んで互いに対向するように配置され、
前記絶縁層は、前記チャネル領域上および前記他のチャネル領域上から前記第2導電型領域と前記他の第2導電型領域とに挟まれた領域であるウインドウ領域上にまで延在し、
前記絶縁層の厚みは、前記チャネル領域上および前記他のチャネル領域上よりも、前記ウインドウ領域上において大きくなっている、酸化膜電界効果トランジスタ。
【請求項2】
前記チャネル領域および前記他のチャネル領域上の前記絶縁層上に、前記絶縁層に接触するように形成され、導電体からなる電極をさらに備え、
前記電極は、高融点金属または高融点金属の珪化物からなっている、請求項1に記載の酸化膜電界効果トランジスタ。
【請求項3】
前記チャネル領域および前記他のチャネル領域上の前記絶縁層上に、前記絶縁層に接触するように形成され、導電体からなる電極をさらに備え、
前記電極は、
ポリシリコンからなるポリシリコン層と、
高融点金属からなる高融点金属層とを有している、請求項1に記載の酸化膜電界効果トランジスタ。
【請求項4】
前記チャネル領域上の電極と、前記他のチャネル領域上の電極とは、分離して形成されている、請求項2または3に記載の酸化膜電界効果トランジスタ。
【請求項5】
前記複数の高濃度第1導電型領域は、前記第1導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含んでいる、請求項1〜4のいずれか1項に記載の酸化膜電界効果トランジスタ。
【請求項6】
第1導電型のSiC基板が準備される工程と、
前記SiC基板上に、前記第1導電型のSiC層が形成される工程と、
前記SiC層において、前記SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように、前記第1導電型とは導電型の異なる第2導電型の第2導電型領域が形成される工程と、
前記第2の主面に接触するように、前記SiC層上に、絶縁体からなる絶縁層が形成される工程と、
前記第2の主面上にマスクが形成される工程と、
前記SiC層の前記第2の主面を含む領域に、前記SiC層よりも高濃度の前記第1導電型の不純物を含む複数の高濃度第1導電型領域が形成される工程と、
前記絶縁層に接触するように、前記第2導電型領域の内部に位置するチャネル領域上の前記絶縁層上に、導電体からなる電極が形成される工程とを備え、
前記複数の高濃度第1導電型領域が形成される工程においては、前記マスクを用いることにより、前記第2導電型領域の中に配置される第1の高濃度第1導電型領域と、前記第2導電型領域の内部から前記第2導電型領域の外部にまで延在するように配置される第2の高濃度第1導電型領域とが、前記チャネル領域を挟んで互いに対向するように形成される、酸化膜電界効果トランジスタの製造方法。
【請求項7】
前記チャネル領域となるべき領域上に形成された前記絶縁層に接触するように、酸素の透過を抑制する耐酸化マスクが形成される工程と、
前記複数の高濃度第1導電型領域が形成される工程よりも後において、前記耐酸化マスクが形成された状態で、前記絶縁層が形成された前記SiC層の前記第2の主面が酸化される工程とをさらに備えた、請求項6に記載の酸化膜電界効果トランジスタの製造方法。
【請求項8】
第2導電型領域が形成される工程よりも後に、前記第2導電型領域が第1アニール温度に加熱される工程と、
前記第2導電型領域が第1アニール温度に加熱される工程および前記複数の高濃度第1導電型領域が形成される工程よりも後に、前記複数の高濃度第1導電型領域が、前記第1アニール温度よりも低い温度である第2アニール温度に加熱される工程とをさらに備えた、請求項6または7に記載の酸化膜電界効果トランジスタの製造方法。
【請求項9】
前記複数の高濃度第1導電型領域が形成される工程では、前記第1導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む前記高濃度第1導電型領域が形成される、請求項7または8に記載の酸化膜電界効果トランジスタの製造方法。
【請求項1】
第1導電型のSiC基板と、
前記SiC基板上に形成された前記第1導電型のSiC層と、
前記SiC層において、前記SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように形成された、前記第1導電型とは導電型の異なる第2導電型の第2導電型領域と、
前記SiC層において、前記第2の主面を含むように、前記第2導電型領域とは離れて形成された前記第2導電型の他の第2導電型領域と、
前記SiC層の前記第2の主面を含む領域に形成され、前記SiC層よりも高濃度の前記第1導電型の不純物を含む複数の高濃度第1導電型領域と、
前記第2の主面に接触するように前記SiC層上に形成され、絶縁体からなる絶縁層とを備え、
前記第2導電型領域においては、前記複数の高濃度第1導電型領域のうちの一対の組であって、前記第2導電型領域の中に配置される前記組のうちの一方の高濃度第1導電型領域と、前記第2導電型領域の内部から前記第2導電型領域の外部にまで延在する前記組のうちの他方の高濃度第1導電型領域とが、前記第2導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように配置され、
前記他の第2導電型領域においては、前記複数の高濃度第1導電型領域のうちの、一対の前記組を構成する領域と異なる領域を少なくとも1つ含む一対の他の組であって、前記他の第2導電型領域の中に配置される前記他の組のうちの一方の高濃度第1導電型領域と、前記他の第2導電型領域の内部から前記他の第2導電型領域の外部にまで延在する前記他の組のうちの他方の高濃度第1導電型領域とが、前記他の第2導電型領域の内部に位置する他のチャネル領域を挟んで互いに対向するように配置され、
前記絶縁層は、前記チャネル領域上および前記他のチャネル領域上から前記第2導電型領域と前記他の第2導電型領域とに挟まれた領域であるウインドウ領域上にまで延在し、
前記絶縁層の厚みは、前記チャネル領域上および前記他のチャネル領域上よりも、前記ウインドウ領域上において大きくなっている、酸化膜電界効果トランジスタ。
【請求項2】
前記チャネル領域および前記他のチャネル領域上の前記絶縁層上に、前記絶縁層に接触するように形成され、導電体からなる電極をさらに備え、
前記電極は、高融点金属または高融点金属の珪化物からなっている、請求項1に記載の酸化膜電界効果トランジスタ。
【請求項3】
前記チャネル領域および前記他のチャネル領域上の前記絶縁層上に、前記絶縁層に接触するように形成され、導電体からなる電極をさらに備え、
前記電極は、
ポリシリコンからなるポリシリコン層と、
高融点金属からなる高融点金属層とを有している、請求項1に記載の酸化膜電界効果トランジスタ。
【請求項4】
前記チャネル領域上の電極と、前記他のチャネル領域上の電極とは、分離して形成されている、請求項2または3に記載の酸化膜電界効果トランジスタ。
【請求項5】
前記複数の高濃度第1導電型領域は、前記第1導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含んでいる、請求項1〜4のいずれか1項に記載の酸化膜電界効果トランジスタ。
【請求項6】
第1導電型のSiC基板が準備される工程と、
前記SiC基板上に、前記第1導電型のSiC層が形成される工程と、
前記SiC層において、前記SiC基板側の主面である第1の主面とは反対側の主面である第2の主面を含むように、前記第1導電型とは導電型の異なる第2導電型の第2導電型領域が形成される工程と、
前記第2の主面に接触するように、前記SiC層上に、絶縁体からなる絶縁層が形成される工程と、
前記第2の主面上にマスクが形成される工程と、
前記SiC層の前記第2の主面を含む領域に、前記SiC層よりも高濃度の前記第1導電型の不純物を含む複数の高濃度第1導電型領域が形成される工程と、
前記絶縁層に接触するように、前記第2導電型領域の内部に位置するチャネル領域上の前記絶縁層上に、導電体からなる電極が形成される工程とを備え、
前記複数の高濃度第1導電型領域が形成される工程においては、前記マスクを用いることにより、前記第2導電型領域の中に配置される第1の高濃度第1導電型領域と、前記第2導電型領域の内部から前記第2導電型領域の外部にまで延在するように配置される第2の高濃度第1導電型領域とが、前記チャネル領域を挟んで互いに対向するように形成される、酸化膜電界効果トランジスタの製造方法。
【請求項7】
前記チャネル領域となるべき領域上に形成された前記絶縁層に接触するように、酸素の透過を抑制する耐酸化マスクが形成される工程と、
前記複数の高濃度第1導電型領域が形成される工程よりも後において、前記耐酸化マスクが形成された状態で、前記絶縁層が形成された前記SiC層の前記第2の主面が酸化される工程とをさらに備えた、請求項6に記載の酸化膜電界効果トランジスタの製造方法。
【請求項8】
第2導電型領域が形成される工程よりも後に、前記第2導電型領域が第1アニール温度に加熱される工程と、
前記第2導電型領域が第1アニール温度に加熱される工程および前記複数の高濃度第1導電型領域が形成される工程よりも後に、前記複数の高濃度第1導電型領域が、前記第1アニール温度よりも低い温度である第2アニール温度に加熱される工程とをさらに備えた、請求項6または7に記載の酸化膜電界効果トランジスタの製造方法。
【請求項9】
前記複数の高濃度第1導電型領域が形成される工程では、前記第1導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む前記高濃度第1導電型領域が形成される、請求項7または8に記載の酸化膜電界効果トランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−124536(P2012−124536A)
【公開日】平成24年6月28日(2012.6.28)
【国際特許分類】
【出願番号】特願2012−67610(P2012−67610)
【出願日】平成24年3月23日(2012.3.23)
【分割の表示】特願2007−195732(P2007−195732)の分割
【原出願日】平成19年7月27日(2007.7.27)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
【公開日】平成24年6月28日(2012.6.28)
【国際特許分類】
【出願日】平成24年3月23日(2012.3.23)
【分割の表示】特願2007−195732(P2007−195732)の分割
【原出願日】平成19年7月27日(2007.7.27)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
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