電圧ホロワおよびそれを用いた表示装置
【課題】閾値電圧が大きくばらつくＴＦＴ等を使用しても良好に動作する電圧ホロワ、および、それを用いた表示装置を提供する。
【解決手段】電圧発生器は、比較回路４５とインバータ回路４６と電流供給回路４７からなる電圧ホロワを含み、制御信号Ｃｃをハイレベルとした状態で、分圧回路４４からの入力電圧Ｖｉｎが第１の入力端子Ｔ１を経て電圧ホロワに入力され、コンデンサＣ１〜Ｃ４が充電されることでトランジスタＱ１、Ｑ３の閾値電圧が補償される。これにより、その後、制御信号Ｃｃをローレベルとした状態で、第２の入力端子Ｔ２から電圧ホロワの出力電圧Ｖｃが入力されると、Ｖｃ＞ＶｉｎときにはトランジスタＱ１がＯＦＦ状態、トランジスタＱ３がＯＮ状態となり、Ｖｃ＜ＶｉｎときにはトランジスタＱ１がＯＮ状態、トランジスタＱ３がＯＦＦ状態となるので、結果として出力電圧Ｖｃが入力電圧Ｖｉｎに等しくなる。
【解決手段】電圧発生器は、比較回路４５とインバータ回路４６と電流供給回路４７からなる電圧ホロワを含み、制御信号Ｃｃをハイレベルとした状態で、分圧回路４４からの入力電圧Ｖｉｎが第１の入力端子Ｔ１を経て電圧ホロワに入力され、コンデンサＣ１〜Ｃ４が充電されることでトランジスタＱ１、Ｑ３の閾値電圧が補償される。これにより、その後、制御信号Ｃｃをローレベルとした状態で、第２の入力端子Ｔ２から電圧ホロワの出力電圧Ｖｃが入力されると、Ｖｃ＞ＶｉｎときにはトランジスタＱ１がＯＦＦ状態、トランジスタＱ３がＯＮ状態となり、Ｖｃ＜ＶｉｎときにはトランジスタＱ１がＯＮ状態、トランジスタＱ３がＯＦＦ状態となるので、結果として出力電圧Ｖｃが入力電圧Ｖｉｎに等しくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧ホロワ（voltage follower）、および、電圧ホロワを用いた有機ＥＬ（Electro Luminescence）ディスプレイや液晶ディスプレイ等の表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイのような電圧駆動素子や、有機ＥＬディスプレイのような電流駆動素子では、その画素の表示状態を制御するために複数の制御電圧を必要とする。例えば特許文献１（特開平４−２６９７０８号公報）に記載された、非線形抵抗素子を有するアクティブ型液晶表示装置では、ゲート選択電位ＶＤＤやゲート非選択電位ＶＬＣの他に、その中間電位からなるコモン電位Ｖ１０，Ｖ１Ｅ等を必要とし、同文献には、このコモン電位発生手段として、図２０に示す電圧供給回路が開示されている。この電圧供給回路では、最大電圧ＶＤＤと最小電圧ＶＬＣの間に抵抗１８，１９や可変抵抗２２等を配置することによって所望の電位が生成され、その電位を電圧ホロワとして動作するオペアンプ２５，２６等に入力することでコモン電位Ｖ１０，Ｖ１Ｅ等が得られる。
【０００３】
このオペアンプ２５，２６等として、例えば特許文献２（特開平８−３２３８６号公報）に示された回路構成のオペアンプ、すなわち図２１に示す回路構成のオペアンプを使用することができる。このオペアンプでは、定電圧供給回路４ａと差動増幅器５と出力バッファ６と位相補償コンデンサ７ａとからなり、差動増幅器５において、一組のｐチャネル形ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）９ａ，９ｂからカレントミラー回路が構成され、そのｐチャネル形ＦＥＴ９ａ，９ｂの出力がｎチャネル形ＦＥＴ８ａ，８ｂにそれぞれ供給される。そして、このｎチャネル形ＦＥＴ８ａ，８ｂのゲート端子がそれぞれ反転入力端子２及び非反転入力端子１とされている。
【０００４】
上記のように構成された図２１のオペアンプでは、非反転入力端子１の電位Ｖ１が反転入力端子２の電位Ｖ２よりも低くなると、ｎチャネル形ＦＥＴ８ｂを流れる電流がｎチャネル形ＦＥＴ８ａを流れる電流よりも少なくなる。一方、カレントミラー回路を構成するｐチャネル形ＦＥＴ９ｂを流れる電流はｐチャネル形ＦＥＴ９ａを流れる電流（即ちｎチャネル形ＦＥＴ８ａを流れる電流）と等しいので、ｐチャネル形ＦＥＴ９ｂとｎチャネル形ＦＥＴ８ｂとの接続点の電位Ｖｘが上昇する。この電位Ｖｘは出力バッファ６におけるｐチャネル形ＦＥＴ６ａのゲート端子に与えられるので、ｐチャネル形ＦＥＴ６ａはＯＦＦ状態（オフ状態）となり、当該オペアンプの出力端子３の電位が下降する。逆に非反転入力端子１の電位Ｖ１が反転入力端子２の電位Ｖ２よりも高くなると、ｎチャネル形ＦＥＴ８ｂを流れる電流がｎチャネル形ＦＥＴ８ａを流れる電流よりも多くなる。一方、ｐチャネル形ＦＥＴ９ｂを流れる電流はｐチャネル形ＦＥＴ９ａを流れる電流（即ちｎチャネル形ＦＥＴ８ａを流れる電流）と等しいので、上記接続点の電位Ｖｘが下降し、ｐチャネル形ＦＥＴ６ａがＯＮ状態（オン状態）となり、出力端子３の電位は上昇する。そこで図２１のオペアンプの反転入力端子２と出力端子３を繋ぐと、出力端子３の電位を非反転入力端子１の電位Ｖ１とすることができる。すなわち、反転入力端子２と出力端子３を繋ぐことにより図２１のオペアンプを電圧ホロワとして動作させることができる。
【０００５】
また、カレントミラー回路構成を用いない電圧ホロワとして、特許文献３（特開平９−１４６５００号公報）に示された回路構成の電圧ホロワ、すなわち図２２に示す回路構成の電圧ホロワを使用することができる。図２２は、液晶表示装置のデータドライバの１列分におけるサンプリングホールド回路２５１Ａの構成を示しており、このサンプリングホールド回路２５１Ａは、交流化ビデオ信号ＶＳＡの正極性電位のサンプリングによってコンデンサＣＰに保持される電圧とほぼ同じ電圧を出力する正極性側の電圧ホロワと、交流化ビデオ信号ＶＳＡの負極性電位のサンプリングによってコンデンサＣＮに保持される電圧とほぼ同じ電圧を出力する負極性側の電圧ホロワとを含んでいる。正極性側の電圧ホロワは、ソースホロワ回路３９Ｐと１次補正回路４１Ｐと２次補正回路４２Ｐとで構成され、負極性側の電圧ホロワは、ソースホロワ回路３９Ｎと、１次補正回路４１Ｎと、２次補正回路４２Ｎとで構成されており、これらの電圧ホロワでは、入力電圧（ホールドコンデンサに保持されたビデオ信号ＶＳＡの電圧）と出力電圧（ソースホロワの出力電圧）との差を埋めるために補正用のコンデンサが使用されている。例えば、正極性の電圧ホロワでは、コンデンサＣＰに保持された入力電圧とトランジスタＴ３Ｐの出力電圧ＶＤＬとの差を埋めるためにコンデンサＣ１Ｐが使用されている。
【０００６】
このようなオペアンプを用いた図２０に示す回路構成により、抵抗分割によって生成された電圧をインピーダンス変換することで、液晶ディスプレイ等が必要とする制御電圧を得ることができる。
【特許文献１】特開平４−２６９７０８号公報
【特許文献２】特開平８−３２３８６号公報
【特許文献３】特開平９−１４６５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２１に示したような差動増幅器（カレントミラー回路）を含むオペアンプによって電圧ホロワが構成される場合、当該差動増幅器等を構成するＦＥＴの特性にばらつきがあっても隣接して作製されるＦＥＴの特性（閾値電圧等）が互いに等しければ、電圧ホロワとして良好に動作し、入力電圧と出力電圧とが等しくなる（出力端子３の電位が非反転入力端子１の電位Ｖ１に等しくなる）。
【０００８】
ところで、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置では、画素を形成するための画素回路において低温ポリシリコンＴＦＴ（Thin Film Transistor：薄膜トランジスタ）やアモルファスシリコンＴＦＴが使用される。したがって、これらのＴＦＴを用いて電圧発生器等を実現できれば、外付けのオペアンプを用いる場合に比べ、部品点数の削減や低コスト化を図ることができる。
【０００９】
しかし、これらのＴＦＴでは閾値電圧のばらつきが大きく、近接して形成されたＴＦＴ間でも閾値電圧が互いに異なる。そのため、ＴＦＴを用いて精度の高いカレントミラー回路を作製することができず、その結果、良好に動作する電圧ホロワやそれを用いて精度の高い電圧発生器を実現することができない。
【００１０】
また、図２２の電圧ホロワは、カレントミラー回路を用いず、コンデンサＣ１Ｐを用いてトランジスタＴ３Ｐの特性ばらつきを補正しているが、定電流回路４０Ｐを必要とする。しかし、これらのＴＦＴでは、閾値電圧のばらつきが大きく、安定した定電流回路を実現することは困難である。
【００１１】
そこで本発明は、閾値電圧が大きくばらつくＴＦＴ等の電界効果トランジスタ（ＦＥＴ）を使用しても良好に動作する電圧ホロワを提供することを目的とする。また、本発明は、そのような電圧ホロワを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、第１および第２の入力端子と当該第２の入力端子に接続された出力端子とを有し、当該第１の入力端子に与えられる電圧に略等しい電圧を当該出力端子から出力する電圧ホロワであって、
前記第１の入力端子に与えられる第１の入力電圧と前記第２の入力端子に与えられる第２の入力電圧とを比較する比較回路と、
前記出力端子から電流を供給する電流供給回路とを備え、
前記比較回路は、
前記第１の入力電圧と前記第２の入力電圧とを比較する電界効果トランジスタと、
前記電界効果トランジスタの閾値電圧を補償する閾値補償回路とを含み、
前記電流供給回路は、前記比較回路の出力電圧に基づき、前記第２の入力電圧が前記第１の入力電圧よりも高いときには前記出力端子の電圧を低下させ、前記第２の入力電圧が前記第１の入力電圧よりも低いときには前記出力端子の電圧を上昇させることを特徴とする。
【００１３】
第２の発明は、第１の発明において、
前記比較回路は、前記電界効果トランジスタとして第１のトランジスタを含み、
前記閾値補償回路は、
前記第１のトランジスタのゲート端子とソース端子との間に接続された第１のコンデンサと、
前記第１のトランジスタのゲート端子に一端が接続された第２のコンデンサと、
前記第１のトランジスタのゲート端子とドレイン端子との間に接続された第１のスイッチング素子と、
前記第２のコンデンサの他端と前記第１の入力端子との間に接続され、前記第１のスイッチング素子と連動してオン／オフする第２のスイッチング素子と、
前記第２のコンデンサの他端と前記第２の入力端子との間に接続され、前記第１のスイッチング素子と相反的にオン／オフする第３のスイッチング素子とを含むことを特徴とする。
【００１４】
第３の発明は、第２の発明において、
前記比較回路は、
前記第１のトランジスタとチャネル形の異なる前記電界効果トランジスタとしての第２のトランジスタと、
前記第１のトランジスタのドレイン端子と前記第２のトランジスタのドレイン端子との間に接続され、前記第１のスイッチング素子がオンしているときにオフ状態となる第４のスイッチング素子とを更に含み
前記閾値補償回路は、
前記第２のトランジスタのゲート端子とソース端子との間に接続された第３のコンデンサと、
前記第２のトランジスタのゲート端子と前記第２のコンデンサの前記他端との間に接続された第４のコンデンサと
前記第２のトランジスタのゲート端子とドレイン端子との間に接続され、前記第１のスイッチング素子と連動してオン／オフする第５のスイッチング素子とを更に含むことを特徴とする。
【００１５】
第４の発明は、第１から第３の発明のいずれかにおいて、
前記電流供給回路は、前記出力端子から電流を供給するための電界効果トランジスタである第３のトランジスタを含むことを特徴とする。
【００１６】
第５の発明は、第４の発明において、
前記電流供給回路は、前記第３のトランジスタとチャネル形の異なる電界効果トランジスタであって前記第３のトランジスタと共にインバータ回路を構成する第４のトランジスタを更に含むことを特徴とする。
【００１７】
第６の発明は、第５の発明において、
前記第１乃至第４のトランジスタおよび前記第１乃至第５のスイッチング素子は薄膜トランジスタであることを特徴とする。
【００１８】
第７の発明は、第１の発明において、
前記閾値補償回路は、
前記電界効果トランジスタのゲート端子とソース端子との間に接続されたゲート・ソース間コンデンサと、前記電界効果トランジスタのゲート端子に一端が接続された入力用コンデンサとを含み、
第１の所定期間に、前記ゲート・ソース間コンデンサを前記電界効果トランジスタの閾値電圧に等しい電圧に充電すると共に前記入力用コンデンサを前記第１の入力電圧と前記電界効果トランジスタの閾値電圧との差に等しい電圧に充電し、
前記第１の所定期間後の第２の所定期間に、前記第２の入力電圧を前記入力用コンデンサの他端に与え、
前記電界効果トランジスタは、前記第１の入力電圧と前記第２の入力電圧との比較結果を示す電圧を前記第２の所定期間に出力することを特徴とする。
【００１９】
第８の発明は、表示装置であって、
第１から第７の発明のいずれかの発明に係る電圧ホロワを備えることを特徴とする。
【００２０】
第９の発明は、電圧発生器を備えた表示装置であって、
前記電圧発生器は、
第１から第７の発明のいずれかの発明に係る電圧ホロワと、
前記第１の入力電圧を生成する分圧回路と
を含むことを特徴とする。
【００２１】
第１０の発明は、第９の発明に係る表示装置であって、
前記分圧回路は、前記第１の入力電圧を決定する第１および第２の抵抗素子を含むことを特徴とする。
【発明の効果】
【００２２】
上記第１の発明によれば、比較回路は、第２の入力電圧として与えられる電流供給回路の出力端子の電圧を第１の入力電圧と比較し、その比較結果を示す電圧を、閾値電圧の補償された電界効果トランジスタから出力する。電流供給回路は、この比較結果を示す電圧に基づき、その出力端子の電圧である第２の入力電圧が第１の入力電圧よりも高いときに出力端子の電圧を低下させ、第１の入力電圧よりも低いときに出力端子の電圧を上昇させる。その結果、第１の入力電圧に等しい電圧がインピーダンス変換されて電流供給回路から出力される。ここで、電流供給回路からの出力電圧すなわち上記出力端子の電圧を第１の入力電圧に等しくするための制御は、閾値電圧の補償された電界効果トランジスタから出力される電圧に基づいて行われるので、当該電界効果トランジスタにＴＦＴ等の閾値電圧がばらつくトランジスタを用いても、電流供給回路からは、第１の入力電圧に等しい電圧をインピーダンス変換して出力することができる。
【００２３】
上記第２の発明によれば、第１および第２のスイッチング素子をオン状態とし第３のスイッチング素子をオフ状態とすることで、第１の入力電圧が第２のコンデンサの他端に与えられ、第１のコンデンサが第１のトランジスタ（電界効果トランジスタ）の閾値電圧に等しい電圧に充電されると共に第２のコンデンサが第１の入力電圧と当該閾値電圧との差に等しい電圧に充電されることにより、第１のトランジスタの閾値電圧が補償される。その後に第１および第２のスイッチング素子をオフ状態とし第３のスイッチング素子をオン状態とすることで、第２の入力電圧が第２のコンデンサの他端に与えられ、第１の入力電圧と第２の入力電圧との大小関係に応じた電圧すなわち比較結果を示す電圧が、第１のトランジスタからその閾値電圧のばらつきに影響されずに出力される。そして、このような比較結果を示す電圧に基づいて電流供給回路からの出力電圧すなわち上記出力端子の電圧が制御される。したがって、第１のトランジスタにＴＦＴ等の閾値電圧がばらつくトランジスタを用いても、電流供給回路からは、第１の入力電圧に等しい電圧をインピーダンス変換して出力することができる。
【００２４】
上記第３の発明によれば、第１、第２および第５のスイッチング素子をオン状態とし第３および第４のスイッチング素子をオフ状態とすることで、第１の入力電圧が第２および第４のコンデンサの他端に与えられ、第１のコンデンサが第１のトランジスタの閾値電圧に等しい電圧に、第３のコンデンサが第２のトランジスタの閾値電圧に等しい電圧にそれぞれ充電されると共に、第２のコンデンサが第１の入力電圧と第１のトランジスタの閾値電圧との差に等しい電圧に、第４のコンデンサが第１の入力電圧と第２のトランジスタの閾値電圧との差に等しい電圧にそれぞれ充電されることにより、第１および第２のトランジスタの閾値電圧が補償される。その後に第１、第２および第５のスイッチング素子をオフ状態とし第３および第４のスイッチング素子をオン状態とすることで、第２の入力電圧が第２および第４のコンデンサの他端に与えられ、第１の入力電圧と第２の入力電圧との大小関係に応じた電圧すなわち比較結果を示す電圧が、第１および第２のトランジスタからそれらの閾値電圧のばらつきに影響されずに出力される。そして、このような比較結果を示す電圧に基づいて電流供給回路からの出力電圧すなわち上記出力端子の電圧（出力電圧）が制御される。したがって、第１および第２のトランジスタにＴＦＴ等の閾値電圧がばらつくトランジスタを用いても、電流供給回路からは、第１の入力電圧に等しい電圧をインピーダンス変換して出力することができる。また、上記比較結果を示す電圧は、互いにチャネル形の異なる第１および第２のトランジスタから出力されるので、電流供給回路の出力電圧変動により早く反応でき、電流供給回路の負荷変動に依らず安定した出力電圧を得ることができる。
【００２５】
上記第４の発明によれば、電流供給回路の出力端子の電圧（出力電圧）が第１の入力電圧以上になったとき又は第１の入力電圧以下にとなったときのいずれか一方において、第３のトランジスタがオンされるので、その他の期間で流れる電流を節約することができる。
【００２６】
上記第５の発明によれば、電流供給回路がインバータ回路から構成されるので、その出力電圧が第１の入力電圧以上となったときと第１の入力電圧以下となったときのいずれにおいても、上記比較結果を示す電圧に基づき当該出力電圧が第１の入力電圧に等しくなるように制御される。したがって、出力端子に接続されるべき負荷の電圧引き込み方向に関係なく、電圧ホロワとしての出力電圧を安定化することができる。
【００２７】
上記第６の発明によれば、薄膜トランジスタによって電圧ホロワが実現されるので、当該電圧ホロワを、表示パネルを構成するガラス基板等の絶縁性基板に形成することで、表示装置において部品点数を削減しコストを低減することができる。
【００２８】
上記第７の発明によれば、第１の所定期間に、ゲート・ソース間コンデンサが電界効果トランジスタの閾値電圧に等しい電圧に充電されると共に入力用コンデンサが第１の入力電圧と電界効果トランジスタの閾値電圧との差に等しい電圧に充電され、第２の所定期間に、第２の入力電圧が入力用コンデンサの他端に与えられ、第１の入力電圧と第２の入力電圧との大小関係に応じた電圧すなわち比較結果を示す電圧が、電界効果トランジスタからその閾値電圧のばらつきに影響されずに出力される。そして、このような比較結果を示す電圧に基づいて電流供給回路からの出力電圧が制御される。したがって、電界効果トランジスタにＴＦＴ等の閾値電圧がばらつくトランジスタを用いても、電流供給回路からは、第１の入力電圧に等しい電圧をインピーダンス変換して出力することができる。
【００２９】
上記第８の発明によれば、電圧ホロワを構成する電界効果トランジスタとしてＴＦＴ等の閾値電圧がばらつくトランジスタを用いることができるので、そのような電圧ホロワを、表示パネルを構成するガラス基板等の絶縁性基板に形成することで、外付けオペアンプ等を用いずに実現することができる。その結果、表示装置において部品点数を削減しコストを低減することができる。
【００３０】
上記第９の発明によれば、分圧回路で発生した第１の入力電圧を上記電圧ホロアを通して低インピーダンス化できる。そしてこの電圧ホロワを含む電圧発生器を構成する電界効果トランジスタとしてＴＦＴ等の閾値電圧がばらつくトランジスタを用いることができるので、そのような電圧発生器を、表示パネルを構成するガラス基板等の絶縁性基板に形成することで、外付けオペアンプ等を用いずに実現することができる。その結果、表示装置において部品点数を削減しコストを低減することができる。また、電圧発生器において低温ポリシリコンＴＦＴやアモルファスシリコンＴＦＴ等の閾値ばらつきの大きなトランジスタが用いられても、閾値補償回路によって電圧発生器の出力電圧のばらつきが抑えられるので、表示パネル毎に出力電圧を調整するための労力を省き、その分だけコストを低減することができる。さらに、閾値補償回路がチャネル形の異なる第１および第２のトランジスタから構成される場合には、電流供給回路からの出力電圧変動に反応し易くなり、負荷が変動した場合でも電流供給回路からの出力電圧を安定化することができる。このため、この安定化された電圧で表示パネルの画素回路が制御されるので、表示装置の表示品位を改善することができる。さらにまた、電流供給回路がチャネル形の異なる第３および第４のトランジスタから構成される場合には、負荷の電圧引き込み方向に関係なく出力電圧を安定化できるので、負荷の電圧引き込み方向が変動する表示装置においても、安定化された電圧で画素回路を制御することで表示品位を改善することができる。
【００３１】
上記第１０の発明によれば、第１の抵抗素子を表示パネル内に形成し、第２の抵抗素子を表示パネル外に形成することで、パネル基板作製後においても第２の抵抗素子の値を調整することが可能となるので、表示素子特性の変化に合わせて電圧発生器からの出力電圧を調整することができる。これにより、素子特性の改善に柔軟に対応できるので、表示装置の納期の短縮化や低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００３２】
以下、添付図面を参照しつつ本発明の実施形態について説明する。
本発明に係る電圧ホロワで使用されるスイッチング素子等の能動素子は低温ポリシリコンＴＦＴやＣＧシリコン（Continuous Grain Silicon：連続粒界結晶シリコン）ＴＦＴなどで構成できるが、以下で説明する各実施形態ではＣＧシリコンＴＦＴが使用されているものとする。
【００３３】
ここで、ＣＧシリコンＴＦＴの構成は、例えば、犬飼和孝、他７名（半導体エネルギー研究所），「４．０インチＴＦＴ−ＯＬＥＤディスプレイおよび新ディジタル駆動方法（4.0-in. TFT-OLED Displays and a Novel Digital Driving Method）」，ＳＩＤ’００ Ｄｉｇｅｓｔ，２０００年，ｐ．９２４−９２７に開示されており、ＣＧシリコンＴＦＴの製造プロセスは、例えば、高山徹、他６名（半導体エネルギー研究所），「連続粒界結晶シリコン技術とアクティブマトリクスディスプレイへの応用（ Continuous Grain Silicon Technology and Its Applications for Active Matrix Display）」，ＡＭ−ＬＣＤ２０００，２０００年，ｐ．２５−２８に開示されている。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは何れも公知であるため、ここではその説明は省略する。
【００３４】
また、以下に説明する各実施形態で使用される電気光学素子である有機ＥＬ素子についても、その構成は、例えば、Ｒ．Ｈ．フレンド（R.H.Friend），「平面パネルディスプレイ用ポリマー発光ダイオード（Polymer Light-Emitting Diodes for use in Flat Panel Displays）」，ＡＭ−ＬＣＤ’０１，２００１年，ｐ．２１１−２１４に開示されており公知であるため、ここではその説明は省略する。
【００３５】
＜１．第１の実施形態＞
＜１．１ 全体の構成および動作＞
図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。この表示装置は、表示制御回路１００と表示パネル３００と電源回路５００とを備えている。表示パネル３００は、マトリクス状に配置された複数の画素回路からなる表示部３１と、その表示部３１を駆動するためのソースドライバ回路３２、第１のゲートドライバ回路３３、および第２のゲートドライバ回路３８と、それらのドライバ回路３２，３８で使用される制御電圧を発生する電圧発生器４１とを含んでいる。表示制御回路１００は、表示すべき画像を表す画像信号ＤＶと水平および垂直同期信号ＨＳＹ，ＶＳＹとを外部から受け取り、表示すべき画像を表すデータとしてソースドライバ回路３２に供給すべきシリアルデータＤｘを出力すると共に、ソースドライバ回路３２に供給すべき制御信号としてのスタートパルス信号ＳＰ、クロック信号ｃｌｋ、ラッチパルス信号ＬＰを出力する。また、表示制御回路１００は、第１のゲートドライバ回路３３に供給すべきアドレス信号Ａｄｄおよび出力制御信号ＯＥを出力し、第２のゲートドライバ回路３８に供給すべきクロック信号ｙｃｋおよび制御信号ＹＩを出力する。さらに、表示制御回路１００は、電圧発生器４１に供給すべき制御信号Ｐｃ，Ｃｃ，Ｒｃを出力する。一方、電源回路５００は、表示制御回路１００および表示パネル３００に対しそれらの動作に必要な電源電圧（後述の電圧Ｖｃｃ等）を供給する。
【００３６】
図２は、本実施形態における表示パネル３００の構成を示すブロック図である。以下、この表示パネル３００の各構成要素、すなわち、複数の画素回路Ａ（ｉ，ｊ）を有する表示部３１と、ソースドライバ回路３２と、第１のゲートドライバ回路３３と、第２のゲートドライバ回路３８と、電圧発生器４１とにつき説明する。
【００３７】
表示部３１には、ソースドライバ回路３２に接続された複数（ｎ本の）ソース配線ＳＬ１〜ＳＬｎと、ゲートドライバ回路３３に接続された複数（ｍ本の）ゲート配線ＧＬ１〜ＧＬｍとが、互いに交差し格子状に配設され、各ゲート配線ＧＬｉに平行に制御配線ＰＬｉおよび電位配線ＵＬｉが配設されると共に（ｉ＝１，２，…，ｍ）、各ソース配線ＳＬｊに平行に電源配線が配設されている（ｊ＝１，２，…，ｎ）。各画素回路Ａ（ｉ，ｊ）は、上記複数のソース配線ＳＬ１〜ＳＬｎと上記複数のゲート配線ＧＬ１〜ＧＬｍとの交差点にそれぞれ対応してマトリクス状に配置されている。また、上記ソースドライバ回路３２は、ｎビット（ｎ段）のシフトレジスタ３４と、ｎビットのレジスタ３５と、ｎビットのラッチ３６と、ｎ個のアナログスイッチ回路３７とを含み、シフトレジスタ３４にはスタートパルス信号ＳＰおよびクロック信号ｃｌｋが、レジスタ３５にはシリアルデータＤｘが、ラッチ３６回路にはラッチパルス信号ＬＰが、表示制御回路１００から入力される。
【００３８】
上記ソースドライバ回路３２では、ｎ段のシフトレジスタ３４の先頭のレジスタへ上記スタートパルス信号ＳＰが入力され、そのスタートパルス信号ＳＰがクロック信号ｃｌｋでシフトレジスタ３４内を転送され、その転送に応じてレジスタ３５にタイミングパルスＳＳＰとして出力される。ｎビットのレジスタ３５は、シフトレジスタ３４から出力されるタイミングパルスＳＳＰにより、シリアルデータＤｘとして入力されるｎビットのデータをソース配線ＳＬ１〜ＳＬｎに対応する位置にそれぞれ保持する。ラッチ３６は、レジスタ３５で保持されたｎビットのデータをラッチパルス信号ＬＰのタイミングで取り込み、ｎ個のアナログスイッチ回路３７にそれぞれ出力する。ｎ個のアナログスイッチ回路３７には、ｎ本のソース配線ＳＬ１〜ＳＬｎがそれぞれ接続されており、各アナログスイッチ回路３７は、それに接続されるソース配線ＳＬｊ（ｊ＝１，２，…，ｎ）に対し、２種類の所定電位ＶＨ，ＶＬのうちラッチ３６から入力されたデータに対応する電位をデータ信号Ｄｊとして出力する（後述の図４（ａ）に示すように電位ＶＨ＞電位ＶＬであり、以下では、電位ＶＨを「高電位ＶＨ」、電位ＶＬを「低電位ＶＬ」という）。
【００３９】
第１のゲートドライバ回路３３は、図示しないデコーダ回路とバッファ回路とを含み、デコーダ回路にはアドレス信号Ａｄｄが、バッファ回路には出力制御信号ＯＥが、表示制御回路１００から入力される。このゲートドライバ回路３３において、デコーダ回路は、アドレス信号Ａｄｄをデコードすることにより、上記ゲート配線ＧＬ１〜ＧＬｍのいずれかに対応する信号を出力する。そしてバッファ回路は、デコーダ回路から出力される信号を、出力制御信号ＯＥで制御されるタイミングで、対応するゲート配線ＧＬｉ（ｉ＝１，２，…，ｍ）に出力する。
【００４０】
第２のゲートドライバ回路３８は、ｍビット（ｍ段）のシフトレジスタ回路３９と、ｍ個のアナログスイッチ回路４０とを含み、シフトレジスタ回路３９には、クロック信号ｙｃｋおよび制御信号ＹＩが表示制御回路１００から入力される。制御信号ＹＩは、第１および第２の制御信号ＹＰ，ＹＵからなり、シフトレジスタ回路３９の先頭に入力され、クロック信号ｙｃｋでシフトレジスタ回路３９内を転送される。このようにして転送される制御信号ＹＩに基づき、制御信号線ＰＬｉおよび電位配線ＵＬｉの電位が制御される。
【００４１】
すなわち、第２のゲートドライバ回路３８の構成を画素回路Ａ（ｉ，ｊ）の構成と共に示す図３を参照して説明すると、第２のゲートドライバ回路３８のシフトレジスタ３９は、上記制御信号ＹＩを構成する第１の制御信号ＹＰおよび第２の制御信号ＹＵをクロック信号ｙｃｋに同期して転送するための縦続接続された２系統のＤタイプフリップフロップ４２を含むｎ段のシフトレジスタであり、各段は、マトリクス状に配置された画素回路のいずれかの行に対応すると共にｍ個のアナログスイッチ回路４０のいずれかに対応している。そして、このシフトレジスタ３９で転送される制御信号ＹＩのうち、第１の制御信号ＹＰは、その転送に応じ、シフトレジスタ３９の各段に設けられた内部のバッファ４３を介して、当該段に対応する行の制御信号線ＰＬｉに出力され、第２の制御信号ＹＵは、その転送に応じて、各段に対応するアナログスイッチ回路４０に入力される。各アナログスイッチ回路４０は、Ｐチャネル薄膜トランジスタＱ２５とＮチャネル薄膜トランジスタＱ２６とからなり、それに入力される第２の制御信号ＹＵに応じて２種類の電位ＶｃｃおよびＶｃのうちのいずれかを選択し、当該アナログスイッチ回路４０に対応する行の電位配線ＵＬｉに、選択された電位を出力する。
【００４２】
＜１．２ 画素回路の構成および動作＞
次に、図３を参照して、本実施形態における画素回路の構成および動作について説明する。なお本実施形態では、能動素子としてＴＦＴ（薄膜トランジスタ）が使用されており、以下では、ｎチャネル形の薄膜トランジスタを「Ｎｃｈトランジスタ」と略記し、ｐチャネル形の薄膜トランジスタを「Ｐｃｈトランジスタ」と略記するものとする。
【００４３】
既述のように、ソース配線ＳＬ１〜ＳＬｎとゲート配線ＧＬ１〜ＧＬｍとの交差点のそれぞれに対応して画素回路が設けられており、以下では、ｉ番目のゲート配線ＧＬｉとｊ番目のソース配線ＳＬｊとの交差点に対応する画素回路を参照符号“Ａ（ｉ，ｊ）”で示すものとする。図３に示すように各画素回路Ａ（ｉ，ｊ）は、駆動用のＰｃｈトランジスタＱ２１と、スイッチ用のＮｃｈトランジスタＱ２２，Ｑ２４と、スイッチ用のＰｃｈトランジスタＱ２３と、コンデンサＣ１１，Ｃ１２と、有機ＥＬ素子ＥＬ１とを含んでいる。なお、共通配線ＶＬｃｏｍは、各画素回路Ａ（ｉ，ｊ）の有機ＥＬ素子ＥＬ１を覆うように表示部３１全面に配置され、制御配線ＰＬｉおよび電位配線ＵＬｉは、ゲート配線ＧＬｉの延びる方向に画素回路Ａ（ｉ，ｊ）を通過するように配置され、電源配線ＶＬｐはソース配線ＳＬｊの延びる方向に画素回路Ａ（ｉ，ｊ）を通過するように配置されている。
【００４４】
各画素回路Ａ（ｉ，ｊ）において、駆動用トランジスタＱ２１は、そのソース端子が電源配線ＶＬｐに接続されると共に、そのドレイン端子がスイッチ用トランジスタＱ２３を介して有機ＥＬ素子ＥＬ１のアノードに接続され、有機ＥＬ素子ＥＬ１のカソードは共通配線ＶＬｃｏｍに接続されている。すなわち、電源配線ＶＬｐと共通配線ＶＬｃｏｍとの間に、駆動用トランジスタＱ２１とスイッチ用トランジスタＱ２３と有機ＥＬ素子ＥＬ１とが直列に接続されている。そして、駆動用トランジスタＱ２１のゲート端子とドレイン端子との間にはスイッチ用トランジスタＱ２２が接続され、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｉとの間にはコンデンサＣ１１が接続されている。また、スイッチ用トランジスタＱ２３のゲート端子とソース配線ＳＬｊとの間にはスイッチ用トランジスタＱ２４が接続され、スイッチ用トランジスタＱ２３のゲート端子と電源配線ＶＬｐとの間にはコンデンサＣ１２が接続されている。そして、スイッチ用トランジスタＱ２２のゲート端子には制御配線ＰＬｉが、スイッチ用トランジスタＱ２４のゲート端子にはゲート配線ＧＬｉが、それぞれ接続されている。
【００４５】
以下、本実施形態における画素回路Ａ（ｉ，ｊ）の動作を、図４に示すタイミングチャートを参照して説明する。図４（ｂ）（ｃ）（ｄ）は、ゲート配線ＧＬｉ上のゲート信号Ｇｉ、制御配線ＰＬｉ上の制御信号Ｐｉ、電位配線ＵＬｉ上の電位信号Ｕｉをそれぞれ示しており、これらの信号Ｇｉ，Ｐｉ，Ｕｉは画素回路Ａ（ｉ，ｊ）に与えられる。図４（ｆ）（ｇ）（ｈ）は、ゲート配線ＧＬi+1上のゲート信号Ｇi+1、制御配線ＰＬi+1上の制御信号Ｐi+1、電位配線ＵＬi+1上の電位信号Ｕi+1をそれぞれ示しており、これらの信号Ｇi+1，Ｐi+1，Ｕi+1は画素回路Ａ（ｉ＋１，ｊ）に与えられる。図４（ａ）はソース配線ＳＬｊ上のデータ信号Ｄｊを示しており、このデータ信号Ｄｊは指示データＤａ１〜Ｄａ３，ＤＢを表している。ここで指示データＤＢはブランキングデータであり、画素回路Ａ（ｉ，ｊ）にブランキングデータＤＢが与えられるのは、時刻８ｔ１から１２ｔ１までの間である。この間、電位信号Ｕｉの電位を電源電位Ｖｃｃとし、制御信号ＰｉをＨｉｇｈ（ＧＨ）レベルとして、スイッチ用トランジスタＱ２２をＯＮ状態（オン状態）とする。
【００４６】
このことにより、駆動用トランジスタＱ２１のゲート端子とドレイン端子とが短絡される。そして、ゲート信号ＧｉをＨｉｇｈ（ＧＨ）レベルとして、スイッチ用トランジスタＱ２４をＯＮ状態とし、ソース配線ＳＬｊからデータ信号Ｄｊの電位ＶＬをスイッチ用トランジスタＱ２３のゲート端子に与え、スイッチ用トランジスタＱ２３をＯＮ状態とする。このことにより、駆動用トランジスタＱ２１のゲート端子電位は低下し、駆動用トランジスタＱ２１はＯＮ状態となる。
【００４７】
その後、データ信号Ｄｊの電位を高電位ＶＨに変化させ、スイッチ用トランジスタＱ２３をＯＦＦ状態（オフ状態）とした後、ゲート信号ＧｉをＬｏｗ（ＧＬ）レベルとして、スイッチ用トランジスタＱ２４をＯＦＦ状態とする。スイッチ用トランジスタＱ２３がＯＦＦ状態となることにより、図４（ｅ）に示すように、駆動用トランジスタＱ２１のドレイン端子電位Ｖｄは上昇し、そのドレイン端子と接続されたゲート端子電位Ｖｇも上昇する。その結果、駆動用トランジスタＱ２１はＯＮ状態からＯＦＦ状態へ変化する。このＯＦＦ状態のときの駆動用トランジスタＱ２１のゲート・ソース間電圧は駆動用トランジスタＱ２１の閾値電圧に等しくなっている。なお図４（ｅ）では、上記駆動用トランジスタＱ２１のドレイン端子電位Ｖｄの電位変化の様子が模式的に示されている。
【００４８】
その後、所定時間が経過した後（図４では時刻２７ｔ１の時点で）、制御信号ＰｉをＬｏｗ（ＧＬ）レベルとして、スイッチ用トランジスタＱ２２をＯＦＦ状態とし、駆動用トランジスタＱ２１の閾値電圧に等しい電圧をコンデンサＣ１１に保持する。
【００４９】
図５は、以上の期間につき駆動用トランジスタＱ２１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間を流れる電流Ｉｄｓの変化を以下の条件でシミュレーションした結果を示している。
【００５０】
【表１】
【００５１】
図５において、電位Ｖｇ（１）、Ｖｇ（２）、Ｖｇ（３）の波形は、それぞれ、上記条件（１）、（２）、（３）での駆動用トランジスタＱ２１のゲート電位Ｖｇの変化についてのシミュレーション結果を示しており、電位Ｖｄ（１）、Ｖｄ（２）、Ｖｄ（３）の波形は、それぞれ、上記条件（１）、（２）、（３）での駆動用トランジスタＱ２１のドレイン電位Ｖｄの変化についてのシミュレーション結果を示している。図５に示されている電位Ｖｇ（１）〜Ｖｇ（３）の波形を見れば判るように、駆動用トランジスタＱ２１の閾値電圧に対応してゲート電位Ｖｇが設定されている。
【００５２】
この後、図４に示すように、時刻２８ｔ１において電位信号Ｕｉの電位をＶｃｃからＶｃに変化させる（Ｖｃｃ＞Ｖｃ）。この時点では駆動用トランジスタＱ２１の閾値電圧に等しい電圧がコンデンサＣ１１に保持されているので、上記電位信号Ｕｉの電位をＶｃｃからＶｃへと変化させることにより、駆動用トランジスタＱ２１のソース・ドレイン間を流れる電流Ｉｄｓが駆動用トランジスタＱ２１の閾値電圧のばらつきに依らず一定となるよう設定できる。
【００５３】
この設定された電流Ｉｄｓは、その後、図４に示すように時刻３２ｔ１〜３６ｔ１の期間において、ゲート信号ＧｉをＨｉｇｈ（ＧＨ）レベルとして、スイッチ用トランジスタＱ２３をＯＮ状態とするゲート電位をそのゲート端子に与えると、有機ＥＬ素子ＥＬ１へ供給される。そこで、スイッチ用トランジスタＱ２３をＯＮ状態とするゲート電位を１フレーム期間に複数回設定することで、時間分割階調表示が可能となる。なお、この時間分割階調表示方法は公知の技術であって、例えば特開２００４−４５０１号公報に開示されているので、ここではその説明は省略する。
【００５４】
＜１．３ 電圧発生器の構成＞
図２に示すように本実施形態に係る表示装置は、上記のような画素回路Ａ（ｉ，ｊ）において画素の表示状態を制御するための信号であるデータ信号Ｄｊや電位信号Ｕｉの生成に必要な上記の電圧ＶＨ，ＶＬ，Ｖｃ等（以下、これらの電圧を総称して「制御電圧」という）を発生させるための手段として、電圧発生器４１を備えている。この電圧発生器４１は、電源回路５００から供給される電源電圧Ｖｃｃ等から制御電圧ＶＨ，ＶＬ，Ｖｃ等を発生する。これらの制御電圧ＶＨ，ＶＬ，Ｖｃ等のうち、高電圧ＶＬおよび低電圧ＶＬはソースドライバ回路３２におけるアナログスイッチ回路３７に与えられ、アナログスイッチ回路３７は、それらの電圧ＶＨおよびＶＬを用いて上記データ信号Ｄｊ（ｊ＝１〜ｎ）を生成する。また、制御電圧Ｖｃは電源電圧Ｖｃｃと共に第２のゲートドライバ回路３８におけるアナログスイッチ回路４０に与えられ、アナログスイッチ回路４０は、それらの電圧ＶｃおよびＶｃｃを用いて上記電位信号Ｕｉ（ｉ＝１〜ｍ）を生成する。
【００５５】
図６は、上記のような電圧発生器４１のうち制御電圧Ｖｃを生成する部分の構成を示す回路図である。以下、制御電圧Ｖｃの発生手段としての電圧発生器４１の構成を図６を参照して説明する。なお以下では、電圧発生器４１の構成および動作については、制御電圧Ｖｃを生成する部分についてのみ図示または説明し、他の制御電圧を生成する部分の構成および動作については、以下の説明から明かであるので図示および説明を省略する。また、電圧発生器４１では、能動素子としてＴＦＴ（薄膜トランジスタ）が使用されており、以下においても、ｎチャネル形の薄膜トランジスタを「Ｎｃｈトランジスタ」と略記し、ｐチャネル形の薄膜トランジスタを「Ｐｃｈトランジスタ」と略記するものとする。
【００５６】
この電圧発生器４１は、分圧回路４４と、比較回路４５と、インバータ回路４６と、電流供給回路４７とからなり、比較回路４５とインバータ回路４６と電流供給回路４７とによって電圧ホロワが構成されている。
【００５７】
分圧回路４４は、表示パネル上に形成される第１の抵抗素子としての内部抵抗Ｒ１と、第２の抵抗素子としての外付け抵抗Ｒ２と、ＮｃｈトランジスタＱ１０，Ｑ１１と、コンデンサＣ５とを含む。そして、内部抵抗Ｒ１と、２個のＮｃｈトランジスタＱ１０，Ｑ１１と、外付け抵抗Ｒ２とは、電圧Ｖｃｃを供給するための電源ラインＶＬｃｃとグランド（接地ライン）との間に直列に接続されている。また、上記ＮｃｈトランジスタＱ１０とＱ１１との接続点は、コンデンサＣ５の一端に接続されると共に、当該分圧回路４４の出力端子Ｔｏに接続されており、コンデンサＣ５の他端は電源ラインＶＬｃｃに接続されている。
【００５８】
比較回路４５は、ＰｃｈトランジスタＱ１，Ｑ２およびＮｃｈトランジスタＱ３を含む出力部と、ＰｃｈトランジスタＱ９、ＮｃｈトランジスタＱ４〜Ｑ８、およびコンデンサＣ１〜Ｃ４を含む閾値補償回路とからなり、第１の入力端子Ｔ１に与えられる電圧と第２の入力端子Ｔ２に与えられる電圧とを比較して、その比較結果を示す電圧を出力する。具体的には、上記の出力部および閾値補償回路を構成する素子が以下のように接続されている。
【００５９】
すなわち、電源ラインＶＬｃｃとグランドとの間に、上記比較結果を示す電圧を出力するためのＰｃｈトランジスタＱ１（第１のトランジスタ）と、スイッチング素子としてのＰｃｈトランジスタＱ２と、上記比較結果を示す電圧を出力するためのＮｃｈトランジスタＱ３（第２のトランジスタ）とが直列に接続されている。第１のトランジスタＱ１と第２のトランジスタＱ３とは、上記比較結果を示す電圧を出力するための出力部を構成するので、以下では、これらのトランジスタＱ１，Ｑ３を「比較出力用トランジスタ」ともいう。
【００６０】
ＰｃｈトランジスタＱ１（第１のトランジスタ）のゲート端子と電源ラインＶＬｃｃとの間にはコンデンサＣ１（第１のコンデンサ）が接続され、ＰｃｈトランジスタＱ１のゲート端子とドレイン端子の間にはスイッチング素子としてのＮｃｈトランジスタＱ４（第１のスイッチング素子）が接続されている。さらに、ＰｃｈトランジスタＱ１のゲート端子にコンデンサＣ２（第２のコンデンサ）の一端が接続され、コンデンサＣ２の他端は、スイッチング素子としてのＮｃｈトランジスタＱ８（第２のスイッチング素子）を介して当該比較回路４５の第１の入力端子Ｔ１に接続されており、この第１の入力端子Ｔ１は、分圧回路４４の出力端子Ｔｏを介してコンデンサＣ５の一端に接続されている。また、コンデンサＣ２（第２コンデンサ）の他端は、スイッチング素子としてのＰｃｈトランジスタＱ９（第３のスイッチング素子）を介して当該比較回路４５の第２の入力端子Ｔ２に接続されており、この第２の入力端子Ｔ２は、電流供給回路４７の出力端子Ｔｏｕｔに接続されている。
【００６１】
本実施形態では特に好ましい例を示すために、更に、比較出力用トランジスタとしてのＮｃｈトランジスタＱ３（第２のトランジスタ）が使用されており、そのゲート端子とグランドとの間にコンデンサＣ３（第３のコンデンサ）が接続され、そのゲート端子とドレイン端子との間にスイッチング素子としてのＮｃｈトランジスタＱ５（第５のスイッチング素子）が接続されている。さらに、ＮｃｈトランジスタＱ３のゲート端子にコンデンサＣ４（第４のコンデンサ）の一端が接続され、コンデンサＣ４の他端は、コンデンサＣ２の上記他端と接続されている。
【００６２】
また、ＮｃｈトランジスタＱ３（第２のトランジスタ）のドレイン端子とＰｃｈトランジスタＱ１（第１のトランジスタ）のドレイン端子とは、スイッチング素子としてのＰｃｈトランジスタＱ２（第４のスイッチング素子）を介して互いに接続されており、ＮｃｈトランジスタＱ３のドレイン端子が当該比較回路４５の出力端となる。
【００６３】
さらに、ＰｃｈトランジスタＱ１（第１のトランジスタ）のゲート端子は、スイッチング素子としてのＮｃｈトランジスタＱ６を介してグランドに接続され、ＮｃｈトランジスタＱ３（第２のトランジスタ）のゲート端子は、スイッチング素子としてのＮｃｈトランジスタＱ７を介して電源ラインＶＬｃｃに接続されている。
【００６４】
インバータ回路４６は、ソース端子が電源ラインＶＬｃｃに接続されたＰｃｈトランジスタＱ１２と、ソース端子がグランドに接続されたＮｃｈトランジスタＱ１３とを含む。これらのトランジスタＱ１２およびＱ１３のドレイン端子は互いに接続されており、その接続点は当該インバータ回路４６の出力端となる。また、これらのトランジスタＱ１２およびＱ１３のゲート端子も互いに接続されており、その接続点は当該インバータ回路４６の入力端となる。この入力端は、比較回路４５における出力端すなわちＮｃｈトランジスタＱ３のドレイン端子に接続されている。
【００６５】
電流供給回路４７は、ＰｃｈトランジスタＱ１４〜１６と、ＮｃｈトランジスタＱ１７と、コンデンサＣ６とを含み、これらの素子は以下のように接続されて出力制御機能付きのインバータ回路を構成する。すなわち、電源ラインＶＬｃｃとグランドとの間にＰｃｈトランジスタＱ１４，Ｑ１５，Ｑ１６とＮｃｈトランジスタＱ１７が順に直列に接続されている。ＰｃｈトランジスタＱ１５とＱ１６との接続点は、コンデンサＣ６を介して電源ラインＶＬｃｃに接続されると共に、当該電流供給回路４７の出力端子Ｔｏｕｔに接続されている。ＰｃｈトランジスタＱ１４のゲート端子とＮｃｈトランジスタＱ１７のゲート端子とは互いに接続されて、当該電流供給回路４７の入力端となり、この入力端は、インバータ回路４６の出力端すなわちトランジスタＱ１２およびＱ１３のドレイン端子に接続されている。
【００６６】
上記の比較回路４５と、インバータ回路４６と、電流供給回路４７とは、電流供給回路４７の出力端子Ｔｏｕｔが比較回路４５の第２の入力端子Ｔ２に接続されることで、既述のように電圧ホロワを構成する。
【００６７】
上記のように構成された電圧発生器４１を制御するための信号として、後述の制御信号Ｐｃ，Ｃｃ，Ｒｃが、表示制御回路１００から供給される。すなわち、スイッチング素子としてのトランジスタＱ６およびＱ７のゲート端子は、互いに接続されると共に、制御信号Ｐｃを当該電圧発生器４１に供給する信号線に接続される。また、スイッチング素子としてのトランジスタＱ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１０，Ｑ１１のゲート端子は、互いに接続されると共に、制御信号Ｃｃを当該電圧発生器４１に供給する信号線に接続される。さらに、スイッチング素子としてのトランジスタＱ２，Ｑ１５，Ｑ１６のゲート端子は、互いに接続されると共に、制御信号Ｒｃを当該電圧発生器４１に供給する信号線に接続される。
【００６８】
また、上記のように構成された電圧発生器４１は、外付けコンデンサＣ７を含み、電流供給回路４７の出力端子Ｔｏｕｔは、この外付けコンデンサＣ７を介してグランドに接続されている。
【００６９】
＜１．４ 電圧発生器の動作＞
上記構成の電圧発生器４１に対し、図７に示すタイミングで変化する各制御信号Ｒｃ，Ｐｃ，Ｃｃを入力することにより、比較回路４５と、インバータ回路４６と、電流供給回路４７とからなる回路は電圧ホロワとして動作し、分圧回路４４から比較回路４５に与えられた電圧がインピーダンス変換されて電流供給回路４７から出力される。以下、このような電圧発生器４１の動作の詳細を説明する。
【００７０】
まず、時刻０において、制御信号ＲｃをＨｉｇｈ（ＧＨ）レベルとしてＰｃｈトランジスタＱ２，Ｑ１５，Ｑ１６をＯＦＦ状態とする。このことにより、ＰｃｈトランジスタＱ１のドレイン端子とＮｃｈトランジスタＱ３のドレイン端子との間の接続が断たれると共に、ＰｃｈトランジスタＱ１４とＮｃｈトランジスタＱ１７の状態に依らず電流供給回路４７の出力電流が０となる。
【００７１】
次に、時刻ｔ１において、制御信号ＣｃがＬｏｗ（ＧＬ）レベルの状態で、制御信号Ｐｃを一時的にＨｉｇｈ（ＧＨ）レベルとして、ＮｃｈトランジスタＱ６，Ｑ７をＯＮ状態とする。このことにより、ＰｃｈトランジスタＱ１のゲート端子の電位は接地電位（グランドの電位）となり、ＮｃｈトランジスタＱ３のゲート端子の電位は電源電位Ｖｃｃとなる。このため、比較出力用トランジスタとしてのＰｃｈトランジスタＱ１およびＮｃｈトランジスタＱ３は共にＯＮ状態となる。
【００７２】
次に、時刻３ｔ１において、制御信号ＣｃをＨｉｇｈ（ＧＨ）レベルとして、ＮｃｈトランジスタＱ４，Ｑ５，Ｑ８，Ｑ１０，Ｑ１１をＯＮ状態とする。このことにより、分圧回路４４内では電源ラインＶＬｃｃからグランドに向けて電流が流れ、抵抗Ｒ１，Ｒ２により分圧された電圧ＶｉｎがコンデンサＣ５に保持される。また、この電圧Ｖｉｎは、第１の入力端子Ｔ１から比較回路４５に入力され、ＯＮ状態のＮｃｈトランジスタＱ８を介して、コンデンサＣ２とＣ４との接続点（コンデンサＣ２，Ｃ４の他端）Ｎ１に与えられる（以下、上記電圧Ｖｉｎを「入力電圧Ｖｉｎ」といい、上記接続点Ｎ１を「入力接続点Ｎ１」という）。
【００７３】
その後、ＰｃｈトランジスタＱ１およびＮｃｈトランジスタＱ３がＯＦＦ状態となるまで制御信号Ｃｃ，Ｐｃ，Ｒｃのレベルをそのまま維持し、これらのトランジスタＱ１，Ｑ３がＯＦＦ状態となった後の時点５ｔ１において、制御信号ＣｃをＬｏｗ（ＧＬ）レベルとする。この時点５ｔ１において、ＰｃｈトランジスタＱ１のゲート端子とソース端子の間に接続されたコンデンサＣ１には、当該ＰｃｈトランジスタＱ１の閾値電圧に等しい電圧が保持され、入力接続点Ｎ１と当該ＰｃｈトランジスタＱ１のゲート端子との間に接続されたコンデンサＣ２には、入力電圧Ｖｉｎと当該ＰｃｈトランジスタＱ１の閾値電圧との差に等しい電圧が保持されている。また、ＮｃｈトランジスタＱ３のゲート端子とソース端子の間に接続されたコンデンサＣ３には、当該ＮｃｈトランジスタＱ３の閾値電圧に等しい電圧が保持され、入力接続点Ｎ１と当該ＮｃｈトランジスタＱ３のゲート端子との間に接続されたコンデンサＣ４には、入力電圧Ｖｉｎと当該ＮｃｈトランジスタＱ３の閾値電圧との差に等しい電圧が保持されている。したがって、各トランジスタ（ＴＦＴ）の閾値電圧のばらつきに依らず、比較出力用トランジスタとしてのＰｃｈトランジスタＱ１は、入力接続点Ｎ１の電圧が入力電圧Ｖｉｎ以上のときにＯＦＦ状態、入力接続点Ｎ１の電圧が入力電圧Ｖｉｎよりも小さいときにＯＮ状態となり、一方、比較出力用トランジスタとしてのＮｃｈトランジスタＱ３は、入力接続点Ｎ１の電圧が入力電圧Ｖｉｎよりも大きいときにＯＮ状態、入力接続点Ｎ１の電圧が入力電圧Ｖｉｎ以下のときにＯＦＦ状態となる。これは、コンデンサＣ１およびＣ２への充電によってＰｃｈトランジスタＱ１の閾値電圧が補償され、コンデンサＣ３およびＣ４への充電によってＮｃｈトランジスタＱ３の閾値電圧が補償されたことを意味する。
【００７４】
上記のように時刻５ｔ１において制御信号ＣｃをＬｏｗ（ＧＬ）レベルとすると、ＮｃｈトランジスタＱ４，Ｑ５，Ｑ８，Ｑ１０，Ｑ１１がＯＦＦ状態になると同時に、ＰｃｈトランジスタＱ９がＯＮ状態となり、入力接続点Ｎ１（コンデンサＣ２とＣ４との接続点）に電流供給回路４７の出力電圧Ｖｃが印加される。このことにより、出力電圧Ｖｃと電圧Ｖｉｎとの大小関係と、ＰｃｈトランジスタＱ１およびＮｃｈトランジスタＱ３のオン／ＯＦＦ状態とは、以下のように対応づけられる。
【００７５】
【表２】
【００７６】
そして、時刻６ｔ１において、制御信号ＲｃをＬｏｗ（ＧＬ）レベルとしてＰｃｈトランジスタＱ２，Ｑ１５，Ｑ１６をＯＮ状態とする。これにより、比較回路４５とインバータ回路４６と電流供給回路４７とは、以下に説明するように、電流供給回路４７の出力電圧Ｖｃが分圧回路４４からの入力電圧Ｖｉｎに等しくなるよう動作する。
【００７７】
図８は、以上の期間につきＰｃｈトランジスタＱ１のゲート電位ＶｇｐとＮｃｈトランジスタＱ３のゲート電位Ｖｇｎの変化を以下の条件でシミュレーションした結果を示す波形図である。
【００７８】
【表３】
【００７９】
図８において、電圧Ｖｇｐ（１）、Ｖｇｐ（２）の波形は、それぞれ、上記条件（１）、（２）でのＰｃｈトランジスタＱ１のゲート電位Ｖｇｐの変化についてのシミュレーション結果を示しており、電圧Ｖｇｎ（１）、Ｖｇｎ（２）の波形は、それぞれ、上記条件（１）、（２）でのＮｃｈトランジスタＱ３のゲート電位Ｖｇｎの変化についてのシミュレーション結果を示している。
【００８０】
図８に示されているゲート電位Ｖｇｐ（１），Ｖｇｐ（２），Ｖｇｎ（１），Ｖｇｎ（２）の波形を見れば判るように、制御信号ＣｃがＬｏｗ（ＧＬ）レベルとなったとき、ＰｃｈトランジスタＱ１のゲート電位ＶｇｐとＮｃｈトランジスタＱ３のゲート電位Ｖｇｎが、それぞれの閾値電圧に対応した電圧となっていることが判る。このことより、制御信号ＣｃがＬｏｗ（ＧＬ）レベルとなった時点以降において、比較回路４５の出力電圧Ｖｄｎは、各トランジスタ（ＴＦＴ）の閾値電圧のばらつきに依らず、表２に示したように、電流供給回路４７の出力電圧Ｖｃと分圧回路４４からの入力電圧Ｖｉｎとの大小関係で決定される。
【００８１】
比較回路４５の出力電圧Ｖｄｎは、インバータ回路４６で反転されて電流供給回路４７の入力端、すなわちＰｃｈトランジスタＱ１４のゲート端子とＮｃｈトランジスタＱ１７のゲート端子との接続点に入力される。したがって、ＰｃｈトランジスタＱ１４およびＮｃｈトランジスタＱ１７のＯＮ／ＯＦＦ状態は、電流供給回路４７の出力電圧Ｖｃと分圧回路４４からの入力電圧Ｖｉｎとの大小関係に応じて以下のように設定される。
【００８２】
【表４】
【００８３】
このように、本実施形態における電圧発生器４１では、電流供給回路４７の出力電圧Ｖｃが分圧回路４４からの入力電圧Ｖｉｎより小さくなると、ＰｃｈトランジスタＱ１４がＯＮ状態となり、その出力電圧Ｖｃを上昇させる。一方、電流供給回路４７の出力電圧Ｖｃが分圧回路４４からの入力電圧Ｖｉｎより大きくなると、ＮｃｈトランジスタＱ１７がＯＮとなり、その出力電圧Ｖｃを下降させる。この結果、電流供給回路４７の出力電圧Ｖｃは分圧回路４４からの入力電圧Ｖｉｎと等しくなるよう制御される。これは、比較回路４５とインバータ回路４６と電流供給回路４７とからなる回路が電圧ホロワとして動作することを意味している。
【００８４】
この動作は電圧発生器４１を構成するトランジスタ（ＴＦＴ）の閾値電圧に依らないので、外付け抵抗Ｒ２の値を変更するだけで所望の電位を発生させることができる。そこで、この点について確認するためのシミュレーションの結果を以下に説明する。
【００８５】
図９は、図６に示した回路構成でＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最良の条件（移動度最大、閾値最小）に設定して、比較回路４５の出力電圧Ｖｄｎ、ＰｃｈトランジスタＱ１４のソース・ドレイン間電流Ｉｐ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電流供給回路４７の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。このシミュレーション結果によれば、外付けコンデンサＣ７の容量値により出力電圧Ｖｃの安定度は異なるが、Ｃ７＝１［μＦ］として、内部抵抗Ｒ１＝１００［ｋΩ］、外付け抵抗Ｒ２＝１［ＭΩ］、電源電圧Ｖｃｃ＝８［Ｖ］の条件で出力電圧Ｖｃのばらつきを調べると、Ｖｃ＝７．０４〜７．１６［Ｖ］であった。なお、このときの電圧発生器４１の負荷は出力端子Ｔｏｕｔとグランド（ＧＮＤ）との間に接続された抵抗である。
【００８６】
一方、図１０は、図６に示した回路構成でＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最悪の条件（移動度最小、閾値最大）に設定して、比較回路４５の出力電圧Ｖｄｎ、ＰｃｈトランジスタＱ１４のソース・ドレイン間電流Ｉｐ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電流供給回路４７の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。このシミュレーション結果によれば、外付けコンデンサＣ７、内部抵抗Ｒ１、外付け抵抗Ｒ２、電源電圧Ｖｃｃにつき上記と同様の条件で出力電圧Ｖｃのばらつきを調べると、Ｖｃ＝７．２４〜７．２６［Ｖ］であった。
【００８７】
上記２つのシミュレーションではＰｃｈトランジスタやＮｃｈトランジスタの閾値電圧のばらつきを２［Ｖ］程度に設定しているが、その条件で出力電圧Ｖｃに０．１［Ｖ］程度の違いしか現れないので、電圧発生手段の出力電圧としては十分均一な電圧が得られたと言える。
【００８８】
このように、本実施形態における電圧発生器４１によれば、閾値電圧のばらつきが大きな薄膜トランジスタ（ＴＦＴ）を用いた構成であっても、外付け抵抗Ｒ２で決まる制御電圧が得られるので、パネル毎に出力電圧を調整する為の手間が省け、その分だけコストを低減することができる。また、外付け抵抗Ｒ２の値を変えることで素子特性の改善に柔軟に対応できるので、電圧発生器４１を用いた表示装置の納期の短縮化や低コスト化を図ることができる。
【００８９】
なお、図６の比較回路４５では各トランジスタのゲート端子に浮遊容量等があるので、コンデンサＣ１，Ｃ３は必ずしも必要ではない。
【００９０】
＜２．第２の実施形態＞
上記第１の実施形態では、図９や図１０のシミュレーション結果に示すように、制御信号ＲｃがＬｏｗ（ＧＬ）レベルの間、ＰｃｈトランジスタＱ１４またはＮｃｈトランジスタＱ１７の何れかに電流が流れている。このため、図６に示した構成の電圧発生器４１（制御電圧Ｖｃの発生手段）から第２のゲートドライバ回路３８への電流供給により、電流供給回路４７内を無駄に流れる電流が多いという課題がある。これに対し、電圧発生器４１の負荷の性質を調べ、その負荷が電源電圧Ｖｃｃ側に電圧を引っ張る負荷か、接地電位（グランドの電位ＧＮＤ）側に電圧を引っ張る負荷かが特定できるのであれば、上記課題を解決することができる。
【００９１】
例えば、図２に示した上記第１の実施形態における表示パネル３００に含まれるアナログスイッチ回路４０は、図３に示すように、その出力電圧を電源電圧Ｖｃｃと電圧発生器４１からの制御電圧Ｖｃとの間で切り替えて電位配線ＵＬｉに供給し、電位配線ＵＬｉに繋がる電源は他に存在しない。したがって、電圧発生器４１の出力が引っ張られる方向は電源電圧Ｖｃｃ側と特定することができる。そこで、図６に示した電流供給回路４７から、ＰｃｈトランジスタＱ１４，Ｑ１５を除去し、図１１に示すような電流供給回路４７ｂを用いることができる。以下、この電流供給回路４７ｂを用いた図１１に示す電圧発生器４１ｂを備える表示装置を、本発明の第２の実施形態に係る表示装置として説明する。ただし、本実施形態における電圧発生器４１ｂ以外の構成は上記第１の実施形態と実質的に同様であるので詳しい説明を省略し、以下では、電圧発生器４１ｂの構成および動作を中心に説明する。また、本実施形態における電圧発生器４１ｂの構成のうち上記第１の実施形態における電圧発生器４１の構成と同一の部分には同一の参照符号を付すものとする。
【００９２】
本実施形態における電圧発生器４１ｂでは、図１１に示すように、比較回路４５において、ＮｃｈトランジスタＱ３のドレイン端子に代えてＰｃｈトランジスタＱ１のドレイン端子が出力端となり、当該ＰｃｈトランジスタＱ１のドレイン端子が、インバータ回路４６におけるＰｃｈトランジスタＱ１２およびＮｃｈトランジスタＱ１３のゲート端子に接続される。この点以外については、本実施形態における電圧発生器４１ｂの分圧回路４４、比較回路４５、およびインバータ回路４６の内部構成は上記第１の実施形態と同様である（外付けコンデンサＣ７および外付け抵抗Ｒ２の接続も同様）。また、本実施形態における電圧発生器４１ｂに入力される制御信号Ｒｃ，Ｐｃ，Ｃｃも、上記第１の実施形態と同様、図７に示すタイミングで変化する。
【００９３】
上記のように比較回路４５においてＰｃｈトランジスタＱ１のドレイン端子を出力端とするのは、分圧回路４４で得られる電圧Ｖｉｎを比較回路４５に入力し、その比較回路４５におけるＰｃｈトランジスタＱ１およびＮｃｈトランジスタＱ３の閾値電圧を補償すべくコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を充電するための期間（第１の所定期間）の終了直後すなわち図７に示す時刻５ｔ１の直後に、比較回路４５からの出力電圧がＮｃｈトランジスタＱ１７をＯＦＦ状態とするよう設定すべきだからである。ＮｃｈトランジスタＱ１７をＯＦＦ状態とするためには、そのゲート端子に接地ライン側（ＧＮＤ側）の電位を与える必要があり、比較回路４５からの出力は、インバータ回路４６で反転されることを考慮すると、電源電圧Ｖｃｃ側としなければならない。したがって、比較回路４５の出力端としては、ＮｃｈトランジスタＱ３のドレイン端子は好ましくなく、ＰｃｈトランジスタＱ１のドレイン端子が好ましい。
【００９４】
図１２は、図１１に示した回路構成でＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最良の条件（移動度最大、閾値最小）に設定して、比較回路４５のＮｃｈトランジスタＱ３のドレイン電圧Ｖｄｎ、電流供給回路４７ｂのＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電流供給回路４７ｂの出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。このシミュレーションにおける外付けコンデンサＣ７の容量値や、外付け抵抗の値、電源電圧Ｖｃｃ等の条件は、図９に示した結果を得るためのシミュレーションでの条件と同一である。図１２に示した本シミュレーション結果によれば、図９のシミュレーション結果と比べ、電流供給回路４７ｂを流れる電流（ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ）が減少していることが判る。すなわち、図１２に示すように電流Ｉｎが流れるのは、１ｍｓに１回程度であり、図９のシミュレーション結果において電流Ｉｐ，Ｉｎが０．２ｍｓ毎に流れていたことに比べ、格段に少なくなっている。また、上記条件で出力電圧Ｖｃのばらつきを調べると、Ｖｃ＝７．２５〜７．３１［Ｖ］であった。
【００９５】
一方、図１３は、図１１に示した回路構成でＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最悪の条件（移動度最小、閾値最大）に設定して、比較回路４５のＮｃｈトランジスタＱ３のドレイン電圧Ｖｄｎ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電流供給回路４７ｂの出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。このシミュレーションにおける外付けコンデンサＣ７の容量値や、外付け抵抗の値、電源電圧Ｖｃｃ等の条件は、図１０に示した結果を得るためのシミュレーションでの条件と同一である。図１３に示した本シミュレーション結果によれば、図１０のシミュレーション結果と比べ、電流供給回路４７ｂを流れる電流（ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ）が減少していることが判る。すなわち、図１３に示すように電流Ｉｎが流れるのは、１ｍｓに１回程度であり、図１０のシミュレーション結果において電流Ｉｐ，Ｉｎが０．２ｍｓ毎に流れていたことに比べ、格段に少なくなっている。また、上記条件で出力電圧Ｖｃのばらつきを調べると、Ｖｃ＝７．２５〜７．２６［Ｖ］であった。
【００９６】
上記２つのシミュレーションではＰｃｈトランジスタやＮｃｈトランジスタの閾値電圧のばらつきを２［Ｖ］程度に設定しているが、その条件で出力電圧Ｖｃに０．０５［Ｖ］程度の違いしか現れないので、電圧発生手段の出力電圧としては十分均一な電圧が得られると言える。
【００９７】
このように、本実施形態における電圧発生器４１ｂによれば、第１の実施形態と同様、閾値電圧のばらつきが大きな薄膜トランジスタ（ＴＦＴ）を用いた構成であっても、外付け抵抗Ｒ２で決まる制御電圧が得られるので、パネル毎に出力電圧を調整する為の手間が省け、その分だけコストを低減することができる。しかも、本実施形態によれば、電圧発生器４１ｂを構成する電流供給回路において、出力電圧Ｖｃを保つために必要な電流しか流れないので、第１の実施形態よりも消費電力を低減することができる。
【００９８】
＜３．変形例＞
＜３．１ 第１の変形例＞
上記第１および第２の実施形態における画素回路として図３に示した画素回路は、白黒画像表示用の構成となっている。これに対し、カラー画像表示を行うためには、図３に示した構成の画素回路に代えて、図１４に示す構成の画素回路を使用すればよい。以下、図１４を参照しつつ、カラー画像表示を行うための画素回路の構成について説明する。なお、以下では、カラー画像表示を行うためのこのような画素回路の構成のうち図３に示した画素回路の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（以下に述べる他の変形例においても同様）。
【００９９】
図１４は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３原色に基づくカラー画像表示を行うための画素回路の構成を示しており、ここでは、赤色用の画素回路であるＲ画素回路Ａｒ（ｉ，ｊ）と緑色用の画素回路であるＧ画素回路Ａｇ（ｉ，ｊ）と青色用の画素回路であるＢ画素回路Ａｂ（ｉ，ｊ）とからなる隣接３画素回路がカラー画像表示のための単位として表示パネルが構成される。このような構成でカラー画像を表示する場合、図１４に示すように、駆動用トランジスタＱ２１から出力すべき電流値がＲＧＢ各色で異なるので、白黒表示の場合の電位配線ＵＬｉに代えて、ＲＧＢの各色にそれぞれ対応する３本の電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉが必要となる。
【０１００】
一方、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉのいずれかとの間に接続されるべきコンデンサＣ１１の一方の電極を当該コンデンサＣ１１の一端に接続されるべき電位配線Ｕｘｉ（ｘ＝ｒ、ｇ、ｂ）で形成すれば、電位配線領域にコンデンサＣ１１を作り込めるので、画素回路の面積を小さくすることができる。そこで、ＲＧＢ３色にそれぞれ対応した隣接３画素回路を単位とする構成で各画素回路の面積を縮小すべく、コンデンサＣ１１の一方の電極を電位配線Ｕｘｉで形成する場合、これら隣接３画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）は、図１５に示すような回路構成となる。すなわち、各画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）において、コンデンサＣ１１に相当するコンデンサとして、２個のコンデンサＣａと１個のコンデンサＣａが形成される。
【０１０１】
この場合、図１６に示すように、電位配線ＵＬｒｉの幅をＲ画素回路Ａｒ（ｉ，ｊ）の領域で太くし、電位配線ＵＬｇｉの幅をＧ画素回路Ａｇ（ｉ，ｊ）の領域で太くし、電位配線ＵＬｂｉの幅をＢ画素回路Ａｂ（ｉ，ｊ）の領域で太くし、それらの電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉとそれらの画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）内のシリコン電極Ｓｒ（ｉ，ｊ），Ｓｇ（ｉ，ｊ），Ｓｂ（ｉ，ｊ）との間に、コンデンサＣ１１に相当するコンデンサＣａ，Ｃｂを形成する。例えばＲ画素回路Ａｒ（ｉ，ｊ）では、電位配線ＵＬｂｉとシリコン電極Ｓｒ（ｉ，ｊ）との間、および、電位配線ＵＬｇｉとシリコン電極Ｓｒ（ｉ，ｊ）の間にコンデンサＣａを形成し、電位配線ＵＬｒｉとシリコン電極Ｓｒ（ｉ，ｊ）との間にコンデンサＣｂを形成する。
【０１０２】
このようにコンデンサＣａ，Ｃｂを形成する場合でも、画素Ａ（ｉ，ｊ）の駆動用トランジスタＱ２１の閾値電圧に対応してそのゲート電位が設定される期間である図４に示した時刻８ｔ１〜２８ｔ１の期間（以下「閾値補正期間」という）において、電位配線ＵＬｂｉ，ＵＬｇｉ，ＵＬｒｉに電位Ｖｃｃを与え、その後、これらの電位配線ＵＬｂｉ，ＵＬｇｉ，ＵＬｒｉのそれぞれに適切な電位を与えることにより、ＲＧＢにそれぞれ対応する画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）の駆動用トランジスタＱ２１の出力電流を所望の電流値に設定することができる。ここで、上記閾値補正期間後に電位配線ＵＬｂｉ，ＵＬｇｉ，ＵＬｒｉにそれぞれ与えるべき上記適切な電位をそれぞれＶｃｃ−Ｖ１，Ｖｃｃ−Ｖ２，Ｖｃｃ−Ｖ３とおき、上記閾値補正期間後の上記画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）における駆動用トランジスタＱ２１のゲート電位の変化量を、それぞれ、Ｖｒ，Ｖｇ，Ｖｂとすると、次の関係が成立する。なお以下では、コンデンサを示す参照符号“Ｃａ”，“Ｃｂ”は、それらのコンデンサの容量値をも示すものとする。
Ｃａ（−Ｖ１＋Ｖｒ）＋Ｃａ（−Ｖ２＋Ｖｒ）＋Ｃｂ（−Ｖ３＋Ｖｒ）＝０
Ｃａ（−Ｖ１＋Ｖｇ）＋Ｃｂ（−Ｖ２＋Ｖｇ）＋Ｃａ（−Ｖ３＋Ｖｇ）＝０
Ｃｂ（−Ｖ１＋Ｖｂ）＋Ｃａ（−Ｖ２＋Ｖｂ）＋Ｃａ（−Ｖ３＋Ｖｂ）＝０
したがって、
（２Ｃａ＋Ｃｂ）Ｖｒ＝Ｃａ（Ｖ１＋Ｖ２）＋Ｃｂ・Ｖ３
（２Ｃａ＋Ｃｂ）Ｖｇ＝Ｃａ（Ｖ１＋Ｖ３）＋Ｃｂ・Ｖ２
（２Ｃａ＋Ｃｂ）Ｖｂ＝Ｃａ（Ｖ２＋Ｖ３）＋Ｃｂ・Ｖ１
となる。上記式より、上記電圧Ｖ１，Ｖ２，Ｖ３を調整することで、より高精細化可能な画素回路構成でＲＧＢの各画素についての駆動用トランジスタＱ２１の出力電流を決める電圧Ｖｒ，Ｖｇ，Ｖｂを調整することができる。
【０１０３】
＜３．２ 第２の変形例＞
予めＲＧＢの各画素について駆動用トランジスタＱ２１のゲート電位の変化量Ｖｒ、Ｖｇ、Ｖｂが決まっていれば、図１４の画素回路において電位配線と駆動用トランジスタＱ２１のゲート端子との間に接続されるコンデンサＣ１１に相当するコンデンサの面積比を変えることで、電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉを一本化することができる。例えば、上記コンデンサＣ１１に相当するコンデンサＣｒ１およびＣｒ２と、Ｃｇ１およびＣｇ２と、Ｃｂ１およびＣｂ２とを図１７に示すように形成して、電位配線ＵＬｉを１本化することができる。すなわち、Ｒ画素回路Ａｒ（ｉ，ｊ）においてコンデンサＣｒ１を電位配線ＵＬｉ側に、コンデンサＣｒ２を電源配線ＶＬｐｒ側に形成し、Ｇ画素回路Ａｇ（ｉ，ｊ）においてコンデンサＣｇ１を電位配線ＵＬｉ側に、コンデンサＣｇ２を電源配線ＶＬｐｇ側に形成し、Ｂ画素回路Ａｂ（ｉ，ｊ）においてコンデンサＣｂ１を電位配線ＵＬｉ側に、コンデンサＣｂ２を電源配線ＶＬｐｂ側に形成する。この場合、上記閾値補正期間後に電位配線ＵＬｉに与えるべき電位をＶｃｃ−Ｖ１とし（すなわち上記閾値補正期間後の電位配線ＵＬｉの電位変化量をＶ１とし）、上記画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）における駆動用トランジスタＱ２１のゲート電位の変化量を、それぞれ、Ｖｒ，Ｖｇ，Ｖｂとすると、次の関係が成立する。なお以下では、コンデンサを示す参照符号“Ｃｘ１”，“Ｃｘ２”（ｘ＝ｒ，ｇ，ｂ）は、それらのコンデンサの容量値をも示すものとする。
Ｃｒ１（−Ｖ１＋Ｖｒ）＋Ｃｒ２・Ｖｒ＝０
Ｃｇ１（−Ｖ１＋Ｖｇ）＋Ｃｇ２・Ｖｇ＝０
Ｃｂ１（−Ｖ１＋Ｖｂ）＋Ｃｂ２・Ｖｂ＝０
上記の関係式より、下記の式を満たすようにコンデンサＣｘ１とＣｘ２との面積比（ｘ＝ｒ，ｇ，ｂ）を設定すればよい。
Ｃｒ２／Ｃｒ１＝Ｖｒ／（Ｖ１−Ｖｒ）
Ｃｇ２／Ｃｇ１＝Ｖｇ／（Ｖ１−Ｖｇ）
Ｃｂ２／Ｃｂ１＝Ｖｂ／（Ｖ１−Ｖｂ）
【０１０４】
＜３．３ 第３の変形例＞
図１４に示した構成の画素回路におけるコンデンサＣ１１の一方の電極を、図１８および図１９に示すように電源配線と電位配線とで形成してもよい。すなわち、Ｒ画素回路Ａｒ（ｉ，ｊ）ではコンデンサＣ１１の一方の電極を電源配線ＶＬｐｒと電位配線ＵＬｒｉで形成し、Ｇ画素回路Ａｇ（ｉ，ｊ）ではコンデンサＣ１１の一方の電極を電源配線ＶＬｐｇと電位配線ＵＬｒｉと電位配線ＵＬｇｉで形成し、Ｂ画素回路Ａｂ（ｉ，ｊ）ではコンデンサＣ１１の一方の電極を電源配線ＶＬｐｂと電位配線ＵＬｒｉと電位配線ＵＬｇｉと電位配線ＵＬｂｉで形成してもよい。これにより、図１８に示すように、Ｒ画素回路Ａｒ（ｉ，ｊ）では、コンデンサＣ１１に相当するコンデンサとして、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｒｉとの間にコンデンサＣａが形成され、当該ゲート端子と電源配線ＶＬｐｒとの間にコンデンサＣｂが形成される。また、Ｇ画素回路Ａｇ（ｉ，ｊ）では、コンデンサＣ１１に相当するコンデンサとして、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｒｉおよびＵＬｇｉとの間にコンデンサＣａがそれぞれ形成され、当該ゲート端子と電源配線ＶＬｐｇとの間にコンデンサＣｂが形成される。そして、Ｂ画素回路Ａｂ（ｉ，ｊ）では、コンデンサＣ１１に相当するコンデンサとして、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｒｉ、ＵＬｇｉおよびＵＬｂｉとの間にコンデンサＣａそれぞれ形成され、当該ゲート端子と電源配線ＶＬｐｂとの間にコンデンサＣｂが形成される。
【０１０５】
上記のような構成の場合、最初に電位配線ＵＬｒｉの電位を調整し、Ｒ画素の輝度を合わせる。次に、電位配線ＵＬｇｉの電位を調整し、Ｇ画素の輝度を合わせる。最後に、電位配線ＵＬｂｉの電位を調整し、Ｂ画素の輝度を合わせる。このようにすれば、簡単にＲＧＢ各画素の輝度を調整することができる。
【０１０６】
さらに、上記のような構成の場合、電源配線ＶＬｐｒ，ＶＬｐｇ，ＶＬｐｂを電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉと並行に配線することができる（図１９参照）。このようにすれば、隣り合う画素の電源配線ＶＬｐで電位が平均化されて、クロストーク等が防止されると共に、表示輝度が安定化される。
【０１０７】
＜３．４ 変形例における電圧発生器＞
上記第１〜第３の変形例の画素回路に電位配線ＵＬｉまたは電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉを介して与えられる電圧である電位信号Ｕｉまたは電位信号Ｕｒｉ，Ｕｇｉ，Ｕｂｉを発生するための電圧発生手段として、図６や図１１に示した構成の電圧発生器４１，４１ｂを使用することにより、外付けのオペアンプを使用することなく、必要な電圧を得ることができる。このようにして、上記第１または第２の実施形態における電圧発生器４１，４１ｂと図１４や図１５等に示した構成の画素回路を使用することにより、表示装置の表示品位を改善することができる。
【０１０８】
＜３．５ 他の変形例＞
上記第１および第２の実施形態では、駆動用トランジスタや、比較出力用トランジスタ、スイッチング素子用のトランジスタ等の能動素子としてＴＦＴ（薄膜トランジスタ）が使用されているが、本発明はこれに限定されるものではなく、ＴＦＴ以外の電界効果トランジスタを使用してもよい。ただし、ＴＦＴを使用した場合には、液晶パネルや有機ＥＬパネル等の表示パネルにおける画素回路と駆動回路および電圧発生器とを、当該表示パネルを構成するガラス基板等の絶縁性基板に一体的に形成することができるので、表示装置における部品点数の削減やコストの低減等の点で有利である。
【０１０９】
また、上記第１および第２の実施形態において、電圧発生器４１，４１ｂを構成する比較回路４５や、インバータ回路４６、電流供給回路４７は、ＰｃｈトランジスタとＮｃｈトランジスタとを対に使用する相補形の構成となっているが、本発明はこれに限定されるものではなく、上記の比較回路４５や、インバータ回路４６、電流供給回路４７の一部または全部を、ＰｃｈトランジスタとＮｃｈトランジスタのいずれか一方が使用される回路構成としてもよい。例えば、比較回路４５の出力部においてＮｃｈトランジスタＱ３とそれに関連する（Ｃ３，Ｃ４，Ｑ５，Ｑ７）を削除する場合には、ＰｃｈトランジスタＱ２とグランドとの間に抵抗または抵抗に相当する負荷トランジスタを接続する構成とすればよい。
【０１１０】
なお、上記第１および第２の実施形態における電圧ホロワは、電圧発生器４１，４１ｂの構成要素として使用されるだけでなく、他の用途にも使用可能であり、例えば、液晶表示装置におけるソースドライバの出力バッファとしても使用することができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。
【図２】上記第１の実施形態における表示パネルの構成を示すブロック図である。
【図３】上記第１の実施形態における画素回路および第２のゲートドライバ回路の構成を示す回路図である。
【図４】図３に示した画素回路の動作タイミングを示す波形図である。
【図５】図３に示した画素回路における駆動用ＴＦＴのゲート電位Ｖｇ、ドレイン電位Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示す波形図である。
【図６】上記第１の実施形態における電圧発生器（制御電圧Ｖｃを生成する部分）の構成を示す回路図である。
【図７】図６に示した電圧発生器の動作タイミングを示す波形図である。
【図８】図６に示した電圧発生器におけるＰｃｈトランジスタＱ１のゲート電位ＶｇｐおよびＮｃｈトランジスタＱ３のゲート電位Ｖｇｎの変化をシミュレーションした結果を示す波形図である。
【図９】図６に示した電圧発生器におけるＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最良の条件（移動度最大、閾値最小）に設定して、ＰｃｈトランジスタＱ１４のソース・ドレイン間電流Ｉｐ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電圧発生器の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。
【図１０】図６に示した電圧発生器におけるＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最悪の条件（移動度最小、閾値最大）に設定して、ＰｃｈトランジスタＱ１４のソース・ドレイン間電流Ｉｐ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電圧発生器の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。
【図１１】本発明の第２の実施形態に係る表示装置における電圧発生器の構成を示す回路図である。
【図１２】図１１に示した電圧発生器におけるＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最良の条件（移動度最大、閾値最小）に設定して、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電圧発生器の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。
【図１３】図１１に示した電圧発生器におけるＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最悪の条件（移動度最小、閾値最大）に設定して、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電圧発生器の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。
【図１４】上記第１および第２の実施形態における画素回路の第１の変形例であるカラー画像表示用の画素回路の構成を示す回路図である。
【図１５】上記第１および第２の実施形態における画素回路の第２の変形例であるカラー画像表示用の画素回路の構成を示す回路図である。
【図１６】図１５に示した第２の変形例に係る画素回路におけるコンデンサの構成を示すレイアウト図である。
【図１７】上記第１および第２の実施形態における画素回路の第３の変形例であるカラー画像表示用の画素回路の構成を示す回路図である。
【図１８】上記第１および第２の実施形態における画素回路の第４の変形例であるカラー画像表示用の画素回路の構成を示す回路図である。
【図１９】図１８に示した画素回路のためのコンデンサの構成を示すレイアウト図である。
【図２０】従来の表示装置で用いられている電圧発生器としての駆動電圧供給回路の構成例を示す回路図である。
【図２１】図２０に示した駆動電圧供給回路で使用されるオペアンプの構成例を示す回路図である。
【図２２】液晶表示装置のデータドライバにおいて使用される従来の電圧ホロワの構成例を示す回路図である。
【符号の説明】
【０１１２】
３１ …表示部
３２ …ソースドライバ回路
３３ …第１のゲートドライバ回路
３８ …第２のゲートドライバ回路
３４，３９ …シフトレジスタ回路
３５ …レジスタ回路
３６ …ラッチ
３７，４０ …アナログスイッチ回路
４１，４１ｂ…電圧発生器
４４ …分圧回路
４５ …比較回路
４６ …インバータ
４７，４７ｖ…電流供給回路
１００ …表示制御回路
３００ …表示パネル
５００ …電源回路
Ａ（ｉ，ｊ）…画素回路（ｉ＝１〜ｍ、ｊ＝１〜ｎ）
ＳＬｊ …ソース配線（ｊ＝１〜ｎ）
ＧＬｉ …ゲート配線（ｉ＝１〜ｍ）
ＰＬｉ …制御配線（ｉ＝１〜ｍ）
ＶＬｐ …電源配線
ＵＬｉ …電位配線（ｉ＝１〜ｍ）
Ｔ１ …第１の入力端子
Ｔ２ …第２の入力端子
Ｔｏｕｔ …出力端子
Ｑ１ …Ｐｃｈトランジスタ（第１のトランジスタ）
Ｑ２ …Ｐｃｈトランジスタ（第４のスイッチング素子）
Ｑ３ …Ｎｃｈトランジスタ（第２のトランジスタ）
Ｑ４ …Ｎｃｈトランジスタ（第１のスイッチング素子）
Ｑ５ …Ｎｃｈトランジスタ（第５のスイッチング素子）
Ｑ６ …Ｎｃｈトランジスタ（スイッチング素子）
Ｑ７ …Ｎｃｈトランジスタ（スイッチング素子）
Ｑ８ …Ｎｃｈトランジスタ（第２のスイッチング素子）
Ｑ９ …Ｐｃｈトランジスタ（第３のスイッチング素子）
Ｃ１，Ｃ３ …コンデンサ（ゲート・ソース間コンデンサ）
Ｃ２，Ｃ４ …コンデンサ（入力用コンデンサ）
【技術分野】
【０００１】
本発明は、電圧ホロワ（voltage follower）、および、電圧ホロワを用いた有機ＥＬ（Electro Luminescence）ディスプレイや液晶ディスプレイ等の表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイのような電圧駆動素子や、有機ＥＬディスプレイのような電流駆動素子では、その画素の表示状態を制御するために複数の制御電圧を必要とする。例えば特許文献１（特開平４−２６９７０８号公報）に記載された、非線形抵抗素子を有するアクティブ型液晶表示装置では、ゲート選択電位ＶＤＤやゲート非選択電位ＶＬＣの他に、その中間電位からなるコモン電位Ｖ１０，Ｖ１Ｅ等を必要とし、同文献には、このコモン電位発生手段として、図２０に示す電圧供給回路が開示されている。この電圧供給回路では、最大電圧ＶＤＤと最小電圧ＶＬＣの間に抵抗１８，１９や可変抵抗２２等を配置することによって所望の電位が生成され、その電位を電圧ホロワとして動作するオペアンプ２５，２６等に入力することでコモン電位Ｖ１０，Ｖ１Ｅ等が得られる。
【０００３】
このオペアンプ２５，２６等として、例えば特許文献２（特開平８−３２３８６号公報）に示された回路構成のオペアンプ、すなわち図２１に示す回路構成のオペアンプを使用することができる。このオペアンプでは、定電圧供給回路４ａと差動増幅器５と出力バッファ６と位相補償コンデンサ７ａとからなり、差動増幅器５において、一組のｐチャネル形ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）９ａ，９ｂからカレントミラー回路が構成され、そのｐチャネル形ＦＥＴ９ａ，９ｂの出力がｎチャネル形ＦＥＴ８ａ，８ｂにそれぞれ供給される。そして、このｎチャネル形ＦＥＴ８ａ，８ｂのゲート端子がそれぞれ反転入力端子２及び非反転入力端子１とされている。
【０００４】
上記のように構成された図２１のオペアンプでは、非反転入力端子１の電位Ｖ１が反転入力端子２の電位Ｖ２よりも低くなると、ｎチャネル形ＦＥＴ８ｂを流れる電流がｎチャネル形ＦＥＴ８ａを流れる電流よりも少なくなる。一方、カレントミラー回路を構成するｐチャネル形ＦＥＴ９ｂを流れる電流はｐチャネル形ＦＥＴ９ａを流れる電流（即ちｎチャネル形ＦＥＴ８ａを流れる電流）と等しいので、ｐチャネル形ＦＥＴ９ｂとｎチャネル形ＦＥＴ８ｂとの接続点の電位Ｖｘが上昇する。この電位Ｖｘは出力バッファ６におけるｐチャネル形ＦＥＴ６ａのゲート端子に与えられるので、ｐチャネル形ＦＥＴ６ａはＯＦＦ状態（オフ状態）となり、当該オペアンプの出力端子３の電位が下降する。逆に非反転入力端子１の電位Ｖ１が反転入力端子２の電位Ｖ２よりも高くなると、ｎチャネル形ＦＥＴ８ｂを流れる電流がｎチャネル形ＦＥＴ８ａを流れる電流よりも多くなる。一方、ｐチャネル形ＦＥＴ９ｂを流れる電流はｐチャネル形ＦＥＴ９ａを流れる電流（即ちｎチャネル形ＦＥＴ８ａを流れる電流）と等しいので、上記接続点の電位Ｖｘが下降し、ｐチャネル形ＦＥＴ６ａがＯＮ状態（オン状態）となり、出力端子３の電位は上昇する。そこで図２１のオペアンプの反転入力端子２と出力端子３を繋ぐと、出力端子３の電位を非反転入力端子１の電位Ｖ１とすることができる。すなわち、反転入力端子２と出力端子３を繋ぐことにより図２１のオペアンプを電圧ホロワとして動作させることができる。
【０００５】
また、カレントミラー回路構成を用いない電圧ホロワとして、特許文献３（特開平９−１４６５００号公報）に示された回路構成の電圧ホロワ、すなわち図２２に示す回路構成の電圧ホロワを使用することができる。図２２は、液晶表示装置のデータドライバの１列分におけるサンプリングホールド回路２５１Ａの構成を示しており、このサンプリングホールド回路２５１Ａは、交流化ビデオ信号ＶＳＡの正極性電位のサンプリングによってコンデンサＣＰに保持される電圧とほぼ同じ電圧を出力する正極性側の電圧ホロワと、交流化ビデオ信号ＶＳＡの負極性電位のサンプリングによってコンデンサＣＮに保持される電圧とほぼ同じ電圧を出力する負極性側の電圧ホロワとを含んでいる。正極性側の電圧ホロワは、ソースホロワ回路３９Ｐと１次補正回路４１Ｐと２次補正回路４２Ｐとで構成され、負極性側の電圧ホロワは、ソースホロワ回路３９Ｎと、１次補正回路４１Ｎと、２次補正回路４２Ｎとで構成されており、これらの電圧ホロワでは、入力電圧（ホールドコンデンサに保持されたビデオ信号ＶＳＡの電圧）と出力電圧（ソースホロワの出力電圧）との差を埋めるために補正用のコンデンサが使用されている。例えば、正極性の電圧ホロワでは、コンデンサＣＰに保持された入力電圧とトランジスタＴ３Ｐの出力電圧ＶＤＬとの差を埋めるためにコンデンサＣ１Ｐが使用されている。
【０００６】
このようなオペアンプを用いた図２０に示す回路構成により、抵抗分割によって生成された電圧をインピーダンス変換することで、液晶ディスプレイ等が必要とする制御電圧を得ることができる。
【特許文献１】特開平４−２６９７０８号公報
【特許文献２】特開平８−３２３８６号公報
【特許文献３】特開平９−１４６５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２１に示したような差動増幅器（カレントミラー回路）を含むオペアンプによって電圧ホロワが構成される場合、当該差動増幅器等を構成するＦＥＴの特性にばらつきがあっても隣接して作製されるＦＥＴの特性（閾値電圧等）が互いに等しければ、電圧ホロワとして良好に動作し、入力電圧と出力電圧とが等しくなる（出力端子３の電位が非反転入力端子１の電位Ｖ１に等しくなる）。
【０００８】
ところで、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置では、画素を形成するための画素回路において低温ポリシリコンＴＦＴ（Thin Film Transistor：薄膜トランジスタ）やアモルファスシリコンＴＦＴが使用される。したがって、これらのＴＦＴを用いて電圧発生器等を実現できれば、外付けのオペアンプを用いる場合に比べ、部品点数の削減や低コスト化を図ることができる。
【０００９】
しかし、これらのＴＦＴでは閾値電圧のばらつきが大きく、近接して形成されたＴＦＴ間でも閾値電圧が互いに異なる。そのため、ＴＦＴを用いて精度の高いカレントミラー回路を作製することができず、その結果、良好に動作する電圧ホロワやそれを用いて精度の高い電圧発生器を実現することができない。
【００１０】
また、図２２の電圧ホロワは、カレントミラー回路を用いず、コンデンサＣ１Ｐを用いてトランジスタＴ３Ｐの特性ばらつきを補正しているが、定電流回路４０Ｐを必要とする。しかし、これらのＴＦＴでは、閾値電圧のばらつきが大きく、安定した定電流回路を実現することは困難である。
【００１１】
そこで本発明は、閾値電圧が大きくばらつくＴＦＴ等の電界効果トランジスタ（ＦＥＴ）を使用しても良好に動作する電圧ホロワを提供することを目的とする。また、本発明は、そのような電圧ホロワを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、第１および第２の入力端子と当該第２の入力端子に接続された出力端子とを有し、当該第１の入力端子に与えられる電圧に略等しい電圧を当該出力端子から出力する電圧ホロワであって、
前記第１の入力端子に与えられる第１の入力電圧と前記第２の入力端子に与えられる第２の入力電圧とを比較する比較回路と、
前記出力端子から電流を供給する電流供給回路とを備え、
前記比較回路は、
前記第１の入力電圧と前記第２の入力電圧とを比較する電界効果トランジスタと、
前記電界効果トランジスタの閾値電圧を補償する閾値補償回路とを含み、
前記電流供給回路は、前記比較回路の出力電圧に基づき、前記第２の入力電圧が前記第１の入力電圧よりも高いときには前記出力端子の電圧を低下させ、前記第２の入力電圧が前記第１の入力電圧よりも低いときには前記出力端子の電圧を上昇させることを特徴とする。
【００１３】
第２の発明は、第１の発明において、
前記比較回路は、前記電界効果トランジスタとして第１のトランジスタを含み、
前記閾値補償回路は、
前記第１のトランジスタのゲート端子とソース端子との間に接続された第１のコンデンサと、
前記第１のトランジスタのゲート端子に一端が接続された第２のコンデンサと、
前記第１のトランジスタのゲート端子とドレイン端子との間に接続された第１のスイッチング素子と、
前記第２のコンデンサの他端と前記第１の入力端子との間に接続され、前記第１のスイッチング素子と連動してオン／オフする第２のスイッチング素子と、
前記第２のコンデンサの他端と前記第２の入力端子との間に接続され、前記第１のスイッチング素子と相反的にオン／オフする第３のスイッチング素子とを含むことを特徴とする。
【００１４】
第３の発明は、第２の発明において、
前記比較回路は、
前記第１のトランジスタとチャネル形の異なる前記電界効果トランジスタとしての第２のトランジスタと、
前記第１のトランジスタのドレイン端子と前記第２のトランジスタのドレイン端子との間に接続され、前記第１のスイッチング素子がオンしているときにオフ状態となる第４のスイッチング素子とを更に含み
前記閾値補償回路は、
前記第２のトランジスタのゲート端子とソース端子との間に接続された第３のコンデンサと、
前記第２のトランジスタのゲート端子と前記第２のコンデンサの前記他端との間に接続された第４のコンデンサと
前記第２のトランジスタのゲート端子とドレイン端子との間に接続され、前記第１のスイッチング素子と連動してオン／オフする第５のスイッチング素子とを更に含むことを特徴とする。
【００１５】
第４の発明は、第１から第３の発明のいずれかにおいて、
前記電流供給回路は、前記出力端子から電流を供給するための電界効果トランジスタである第３のトランジスタを含むことを特徴とする。
【００１６】
第５の発明は、第４の発明において、
前記電流供給回路は、前記第３のトランジスタとチャネル形の異なる電界効果トランジスタであって前記第３のトランジスタと共にインバータ回路を構成する第４のトランジスタを更に含むことを特徴とする。
【００１７】
第６の発明は、第５の発明において、
前記第１乃至第４のトランジスタおよび前記第１乃至第５のスイッチング素子は薄膜トランジスタであることを特徴とする。
【００１８】
第７の発明は、第１の発明において、
前記閾値補償回路は、
前記電界効果トランジスタのゲート端子とソース端子との間に接続されたゲート・ソース間コンデンサと、前記電界効果トランジスタのゲート端子に一端が接続された入力用コンデンサとを含み、
第１の所定期間に、前記ゲート・ソース間コンデンサを前記電界効果トランジスタの閾値電圧に等しい電圧に充電すると共に前記入力用コンデンサを前記第１の入力電圧と前記電界効果トランジスタの閾値電圧との差に等しい電圧に充電し、
前記第１の所定期間後の第２の所定期間に、前記第２の入力電圧を前記入力用コンデンサの他端に与え、
前記電界効果トランジスタは、前記第１の入力電圧と前記第２の入力電圧との比較結果を示す電圧を前記第２の所定期間に出力することを特徴とする。
【００１９】
第８の発明は、表示装置であって、
第１から第７の発明のいずれかの発明に係る電圧ホロワを備えることを特徴とする。
【００２０】
第９の発明は、電圧発生器を備えた表示装置であって、
前記電圧発生器は、
第１から第７の発明のいずれかの発明に係る電圧ホロワと、
前記第１の入力電圧を生成する分圧回路と
を含むことを特徴とする。
【００２１】
第１０の発明は、第９の発明に係る表示装置であって、
前記分圧回路は、前記第１の入力電圧を決定する第１および第２の抵抗素子を含むことを特徴とする。
【発明の効果】
【００２２】
上記第１の発明によれば、比較回路は、第２の入力電圧として与えられる電流供給回路の出力端子の電圧を第１の入力電圧と比較し、その比較結果を示す電圧を、閾値電圧の補償された電界効果トランジスタから出力する。電流供給回路は、この比較結果を示す電圧に基づき、その出力端子の電圧である第２の入力電圧が第１の入力電圧よりも高いときに出力端子の電圧を低下させ、第１の入力電圧よりも低いときに出力端子の電圧を上昇させる。その結果、第１の入力電圧に等しい電圧がインピーダンス変換されて電流供給回路から出力される。ここで、電流供給回路からの出力電圧すなわち上記出力端子の電圧を第１の入力電圧に等しくするための制御は、閾値電圧の補償された電界効果トランジスタから出力される電圧に基づいて行われるので、当該電界効果トランジスタにＴＦＴ等の閾値電圧がばらつくトランジスタを用いても、電流供給回路からは、第１の入力電圧に等しい電圧をインピーダンス変換して出力することができる。
【００２３】
上記第２の発明によれば、第１および第２のスイッチング素子をオン状態とし第３のスイッチング素子をオフ状態とすることで、第１の入力電圧が第２のコンデンサの他端に与えられ、第１のコンデンサが第１のトランジスタ（電界効果トランジスタ）の閾値電圧に等しい電圧に充電されると共に第２のコンデンサが第１の入力電圧と当該閾値電圧との差に等しい電圧に充電されることにより、第１のトランジスタの閾値電圧が補償される。その後に第１および第２のスイッチング素子をオフ状態とし第３のスイッチング素子をオン状態とすることで、第２の入力電圧が第２のコンデンサの他端に与えられ、第１の入力電圧と第２の入力電圧との大小関係に応じた電圧すなわち比較結果を示す電圧が、第１のトランジスタからその閾値電圧のばらつきに影響されずに出力される。そして、このような比較結果を示す電圧に基づいて電流供給回路からの出力電圧すなわち上記出力端子の電圧が制御される。したがって、第１のトランジスタにＴＦＴ等の閾値電圧がばらつくトランジスタを用いても、電流供給回路からは、第１の入力電圧に等しい電圧をインピーダンス変換して出力することができる。
【００２４】
上記第３の発明によれば、第１、第２および第５のスイッチング素子をオン状態とし第３および第４のスイッチング素子をオフ状態とすることで、第１の入力電圧が第２および第４のコンデンサの他端に与えられ、第１のコンデンサが第１のトランジスタの閾値電圧に等しい電圧に、第３のコンデンサが第２のトランジスタの閾値電圧に等しい電圧にそれぞれ充電されると共に、第２のコンデンサが第１の入力電圧と第１のトランジスタの閾値電圧との差に等しい電圧に、第４のコンデンサが第１の入力電圧と第２のトランジスタの閾値電圧との差に等しい電圧にそれぞれ充電されることにより、第１および第２のトランジスタの閾値電圧が補償される。その後に第１、第２および第５のスイッチング素子をオフ状態とし第３および第４のスイッチング素子をオン状態とすることで、第２の入力電圧が第２および第４のコンデンサの他端に与えられ、第１の入力電圧と第２の入力電圧との大小関係に応じた電圧すなわち比較結果を示す電圧が、第１および第２のトランジスタからそれらの閾値電圧のばらつきに影響されずに出力される。そして、このような比較結果を示す電圧に基づいて電流供給回路からの出力電圧すなわち上記出力端子の電圧（出力電圧）が制御される。したがって、第１および第２のトランジスタにＴＦＴ等の閾値電圧がばらつくトランジスタを用いても、電流供給回路からは、第１の入力電圧に等しい電圧をインピーダンス変換して出力することができる。また、上記比較結果を示す電圧は、互いにチャネル形の異なる第１および第２のトランジスタから出力されるので、電流供給回路の出力電圧変動により早く反応でき、電流供給回路の負荷変動に依らず安定した出力電圧を得ることができる。
【００２５】
上記第４の発明によれば、電流供給回路の出力端子の電圧（出力電圧）が第１の入力電圧以上になったとき又は第１の入力電圧以下にとなったときのいずれか一方において、第３のトランジスタがオンされるので、その他の期間で流れる電流を節約することができる。
【００２６】
上記第５の発明によれば、電流供給回路がインバータ回路から構成されるので、その出力電圧が第１の入力電圧以上となったときと第１の入力電圧以下となったときのいずれにおいても、上記比較結果を示す電圧に基づき当該出力電圧が第１の入力電圧に等しくなるように制御される。したがって、出力端子に接続されるべき負荷の電圧引き込み方向に関係なく、電圧ホロワとしての出力電圧を安定化することができる。
【００２７】
上記第６の発明によれば、薄膜トランジスタによって電圧ホロワが実現されるので、当該電圧ホロワを、表示パネルを構成するガラス基板等の絶縁性基板に形成することで、表示装置において部品点数を削減しコストを低減することができる。
【００２８】
上記第７の発明によれば、第１の所定期間に、ゲート・ソース間コンデンサが電界効果トランジスタの閾値電圧に等しい電圧に充電されると共に入力用コンデンサが第１の入力電圧と電界効果トランジスタの閾値電圧との差に等しい電圧に充電され、第２の所定期間に、第２の入力電圧が入力用コンデンサの他端に与えられ、第１の入力電圧と第２の入力電圧との大小関係に応じた電圧すなわち比較結果を示す電圧が、電界効果トランジスタからその閾値電圧のばらつきに影響されずに出力される。そして、このような比較結果を示す電圧に基づいて電流供給回路からの出力電圧が制御される。したがって、電界効果トランジスタにＴＦＴ等の閾値電圧がばらつくトランジスタを用いても、電流供給回路からは、第１の入力電圧に等しい電圧をインピーダンス変換して出力することができる。
【００２９】
上記第８の発明によれば、電圧ホロワを構成する電界効果トランジスタとしてＴＦＴ等の閾値電圧がばらつくトランジスタを用いることができるので、そのような電圧ホロワを、表示パネルを構成するガラス基板等の絶縁性基板に形成することで、外付けオペアンプ等を用いずに実現することができる。その結果、表示装置において部品点数を削減しコストを低減することができる。
【００３０】
上記第９の発明によれば、分圧回路で発生した第１の入力電圧を上記電圧ホロアを通して低インピーダンス化できる。そしてこの電圧ホロワを含む電圧発生器を構成する電界効果トランジスタとしてＴＦＴ等の閾値電圧がばらつくトランジスタを用いることができるので、そのような電圧発生器を、表示パネルを構成するガラス基板等の絶縁性基板に形成することで、外付けオペアンプ等を用いずに実現することができる。その結果、表示装置において部品点数を削減しコストを低減することができる。また、電圧発生器において低温ポリシリコンＴＦＴやアモルファスシリコンＴＦＴ等の閾値ばらつきの大きなトランジスタが用いられても、閾値補償回路によって電圧発生器の出力電圧のばらつきが抑えられるので、表示パネル毎に出力電圧を調整するための労力を省き、その分だけコストを低減することができる。さらに、閾値補償回路がチャネル形の異なる第１および第２のトランジスタから構成される場合には、電流供給回路からの出力電圧変動に反応し易くなり、負荷が変動した場合でも電流供給回路からの出力電圧を安定化することができる。このため、この安定化された電圧で表示パネルの画素回路が制御されるので、表示装置の表示品位を改善することができる。さらにまた、電流供給回路がチャネル形の異なる第３および第４のトランジスタから構成される場合には、負荷の電圧引き込み方向に関係なく出力電圧を安定化できるので、負荷の電圧引き込み方向が変動する表示装置においても、安定化された電圧で画素回路を制御することで表示品位を改善することができる。
【００３１】
上記第１０の発明によれば、第１の抵抗素子を表示パネル内に形成し、第２の抵抗素子を表示パネル外に形成することで、パネル基板作製後においても第２の抵抗素子の値を調整することが可能となるので、表示素子特性の変化に合わせて電圧発生器からの出力電圧を調整することができる。これにより、素子特性の改善に柔軟に対応できるので、表示装置の納期の短縮化や低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００３２】
以下、添付図面を参照しつつ本発明の実施形態について説明する。
本発明に係る電圧ホロワで使用されるスイッチング素子等の能動素子は低温ポリシリコンＴＦＴやＣＧシリコン（Continuous Grain Silicon：連続粒界結晶シリコン）ＴＦＴなどで構成できるが、以下で説明する各実施形態ではＣＧシリコンＴＦＴが使用されているものとする。
【００３３】
ここで、ＣＧシリコンＴＦＴの構成は、例えば、犬飼和孝、他７名（半導体エネルギー研究所），「４．０インチＴＦＴ−ＯＬＥＤディスプレイおよび新ディジタル駆動方法（4.0-in. TFT-OLED Displays and a Novel Digital Driving Method）」，ＳＩＤ’００ Ｄｉｇｅｓｔ，２０００年，ｐ．９２４−９２７に開示されており、ＣＧシリコンＴＦＴの製造プロセスは、例えば、高山徹、他６名（半導体エネルギー研究所），「連続粒界結晶シリコン技術とアクティブマトリクスディスプレイへの応用（ Continuous Grain Silicon Technology and Its Applications for Active Matrix Display）」，ＡＭ−ＬＣＤ２０００，２０００年，ｐ．２５−２８に開示されている。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは何れも公知であるため、ここではその説明は省略する。
【００３４】
また、以下に説明する各実施形態で使用される電気光学素子である有機ＥＬ素子についても、その構成は、例えば、Ｒ．Ｈ．フレンド（R.H.Friend），「平面パネルディスプレイ用ポリマー発光ダイオード（Polymer Light-Emitting Diodes for use in Flat Panel Displays）」，ＡＭ−ＬＣＤ’０１，２００１年，ｐ．２１１−２１４に開示されており公知であるため、ここではその説明は省略する。
【００３５】
＜１．第１の実施形態＞
＜１．１ 全体の構成および動作＞
図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。この表示装置は、表示制御回路１００と表示パネル３００と電源回路５００とを備えている。表示パネル３００は、マトリクス状に配置された複数の画素回路からなる表示部３１と、その表示部３１を駆動するためのソースドライバ回路３２、第１のゲートドライバ回路３３、および第２のゲートドライバ回路３８と、それらのドライバ回路３２，３８で使用される制御電圧を発生する電圧発生器４１とを含んでいる。表示制御回路１００は、表示すべき画像を表す画像信号ＤＶと水平および垂直同期信号ＨＳＹ，ＶＳＹとを外部から受け取り、表示すべき画像を表すデータとしてソースドライバ回路３２に供給すべきシリアルデータＤｘを出力すると共に、ソースドライバ回路３２に供給すべき制御信号としてのスタートパルス信号ＳＰ、クロック信号ｃｌｋ、ラッチパルス信号ＬＰを出力する。また、表示制御回路１００は、第１のゲートドライバ回路３３に供給すべきアドレス信号Ａｄｄおよび出力制御信号ＯＥを出力し、第２のゲートドライバ回路３８に供給すべきクロック信号ｙｃｋおよび制御信号ＹＩを出力する。さらに、表示制御回路１００は、電圧発生器４１に供給すべき制御信号Ｐｃ，Ｃｃ，Ｒｃを出力する。一方、電源回路５００は、表示制御回路１００および表示パネル３００に対しそれらの動作に必要な電源電圧（後述の電圧Ｖｃｃ等）を供給する。
【００３６】
図２は、本実施形態における表示パネル３００の構成を示すブロック図である。以下、この表示パネル３００の各構成要素、すなわち、複数の画素回路Ａ（ｉ，ｊ）を有する表示部３１と、ソースドライバ回路３２と、第１のゲートドライバ回路３３と、第２のゲートドライバ回路３８と、電圧発生器４１とにつき説明する。
【００３７】
表示部３１には、ソースドライバ回路３２に接続された複数（ｎ本の）ソース配線ＳＬ１〜ＳＬｎと、ゲートドライバ回路３３に接続された複数（ｍ本の）ゲート配線ＧＬ１〜ＧＬｍとが、互いに交差し格子状に配設され、各ゲート配線ＧＬｉに平行に制御配線ＰＬｉおよび電位配線ＵＬｉが配設されると共に（ｉ＝１，２，…，ｍ）、各ソース配線ＳＬｊに平行に電源配線が配設されている（ｊ＝１，２，…，ｎ）。各画素回路Ａ（ｉ，ｊ）は、上記複数のソース配線ＳＬ１〜ＳＬｎと上記複数のゲート配線ＧＬ１〜ＧＬｍとの交差点にそれぞれ対応してマトリクス状に配置されている。また、上記ソースドライバ回路３２は、ｎビット（ｎ段）のシフトレジスタ３４と、ｎビットのレジスタ３５と、ｎビットのラッチ３６と、ｎ個のアナログスイッチ回路３７とを含み、シフトレジスタ３４にはスタートパルス信号ＳＰおよびクロック信号ｃｌｋが、レジスタ３５にはシリアルデータＤｘが、ラッチ３６回路にはラッチパルス信号ＬＰが、表示制御回路１００から入力される。
【００３８】
上記ソースドライバ回路３２では、ｎ段のシフトレジスタ３４の先頭のレジスタへ上記スタートパルス信号ＳＰが入力され、そのスタートパルス信号ＳＰがクロック信号ｃｌｋでシフトレジスタ３４内を転送され、その転送に応じてレジスタ３５にタイミングパルスＳＳＰとして出力される。ｎビットのレジスタ３５は、シフトレジスタ３４から出力されるタイミングパルスＳＳＰにより、シリアルデータＤｘとして入力されるｎビットのデータをソース配線ＳＬ１〜ＳＬｎに対応する位置にそれぞれ保持する。ラッチ３６は、レジスタ３５で保持されたｎビットのデータをラッチパルス信号ＬＰのタイミングで取り込み、ｎ個のアナログスイッチ回路３７にそれぞれ出力する。ｎ個のアナログスイッチ回路３７には、ｎ本のソース配線ＳＬ１〜ＳＬｎがそれぞれ接続されており、各アナログスイッチ回路３７は、それに接続されるソース配線ＳＬｊ（ｊ＝１，２，…，ｎ）に対し、２種類の所定電位ＶＨ，ＶＬのうちラッチ３６から入力されたデータに対応する電位をデータ信号Ｄｊとして出力する（後述の図４（ａ）に示すように電位ＶＨ＞電位ＶＬであり、以下では、電位ＶＨを「高電位ＶＨ」、電位ＶＬを「低電位ＶＬ」という）。
【００３９】
第１のゲートドライバ回路３３は、図示しないデコーダ回路とバッファ回路とを含み、デコーダ回路にはアドレス信号Ａｄｄが、バッファ回路には出力制御信号ＯＥが、表示制御回路１００から入力される。このゲートドライバ回路３３において、デコーダ回路は、アドレス信号Ａｄｄをデコードすることにより、上記ゲート配線ＧＬ１〜ＧＬｍのいずれかに対応する信号を出力する。そしてバッファ回路は、デコーダ回路から出力される信号を、出力制御信号ＯＥで制御されるタイミングで、対応するゲート配線ＧＬｉ（ｉ＝１，２，…，ｍ）に出力する。
【００４０】
第２のゲートドライバ回路３８は、ｍビット（ｍ段）のシフトレジスタ回路３９と、ｍ個のアナログスイッチ回路４０とを含み、シフトレジスタ回路３９には、クロック信号ｙｃｋおよび制御信号ＹＩが表示制御回路１００から入力される。制御信号ＹＩは、第１および第２の制御信号ＹＰ，ＹＵからなり、シフトレジスタ回路３９の先頭に入力され、クロック信号ｙｃｋでシフトレジスタ回路３９内を転送される。このようにして転送される制御信号ＹＩに基づき、制御信号線ＰＬｉおよび電位配線ＵＬｉの電位が制御される。
【００４１】
すなわち、第２のゲートドライバ回路３８の構成を画素回路Ａ（ｉ，ｊ）の構成と共に示す図３を参照して説明すると、第２のゲートドライバ回路３８のシフトレジスタ３９は、上記制御信号ＹＩを構成する第１の制御信号ＹＰおよび第２の制御信号ＹＵをクロック信号ｙｃｋに同期して転送するための縦続接続された２系統のＤタイプフリップフロップ４２を含むｎ段のシフトレジスタであり、各段は、マトリクス状に配置された画素回路のいずれかの行に対応すると共にｍ個のアナログスイッチ回路４０のいずれかに対応している。そして、このシフトレジスタ３９で転送される制御信号ＹＩのうち、第１の制御信号ＹＰは、その転送に応じ、シフトレジスタ３９の各段に設けられた内部のバッファ４３を介して、当該段に対応する行の制御信号線ＰＬｉに出力され、第２の制御信号ＹＵは、その転送に応じて、各段に対応するアナログスイッチ回路４０に入力される。各アナログスイッチ回路４０は、Ｐチャネル薄膜トランジスタＱ２５とＮチャネル薄膜トランジスタＱ２６とからなり、それに入力される第２の制御信号ＹＵに応じて２種類の電位ＶｃｃおよびＶｃのうちのいずれかを選択し、当該アナログスイッチ回路４０に対応する行の電位配線ＵＬｉに、選択された電位を出力する。
【００４２】
＜１．２ 画素回路の構成および動作＞
次に、図３を参照して、本実施形態における画素回路の構成および動作について説明する。なお本実施形態では、能動素子としてＴＦＴ（薄膜トランジスタ）が使用されており、以下では、ｎチャネル形の薄膜トランジスタを「Ｎｃｈトランジスタ」と略記し、ｐチャネル形の薄膜トランジスタを「Ｐｃｈトランジスタ」と略記するものとする。
【００４３】
既述のように、ソース配線ＳＬ１〜ＳＬｎとゲート配線ＧＬ１〜ＧＬｍとの交差点のそれぞれに対応して画素回路が設けられており、以下では、ｉ番目のゲート配線ＧＬｉとｊ番目のソース配線ＳＬｊとの交差点に対応する画素回路を参照符号“Ａ（ｉ，ｊ）”で示すものとする。図３に示すように各画素回路Ａ（ｉ，ｊ）は、駆動用のＰｃｈトランジスタＱ２１と、スイッチ用のＮｃｈトランジスタＱ２２，Ｑ２４と、スイッチ用のＰｃｈトランジスタＱ２３と、コンデンサＣ１１，Ｃ１２と、有機ＥＬ素子ＥＬ１とを含んでいる。なお、共通配線ＶＬｃｏｍは、各画素回路Ａ（ｉ，ｊ）の有機ＥＬ素子ＥＬ１を覆うように表示部３１全面に配置され、制御配線ＰＬｉおよび電位配線ＵＬｉは、ゲート配線ＧＬｉの延びる方向に画素回路Ａ（ｉ，ｊ）を通過するように配置され、電源配線ＶＬｐはソース配線ＳＬｊの延びる方向に画素回路Ａ（ｉ，ｊ）を通過するように配置されている。
【００４４】
各画素回路Ａ（ｉ，ｊ）において、駆動用トランジスタＱ２１は、そのソース端子が電源配線ＶＬｐに接続されると共に、そのドレイン端子がスイッチ用トランジスタＱ２３を介して有機ＥＬ素子ＥＬ１のアノードに接続され、有機ＥＬ素子ＥＬ１のカソードは共通配線ＶＬｃｏｍに接続されている。すなわち、電源配線ＶＬｐと共通配線ＶＬｃｏｍとの間に、駆動用トランジスタＱ２１とスイッチ用トランジスタＱ２３と有機ＥＬ素子ＥＬ１とが直列に接続されている。そして、駆動用トランジスタＱ２１のゲート端子とドレイン端子との間にはスイッチ用トランジスタＱ２２が接続され、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｉとの間にはコンデンサＣ１１が接続されている。また、スイッチ用トランジスタＱ２３のゲート端子とソース配線ＳＬｊとの間にはスイッチ用トランジスタＱ２４が接続され、スイッチ用トランジスタＱ２３のゲート端子と電源配線ＶＬｐとの間にはコンデンサＣ１２が接続されている。そして、スイッチ用トランジスタＱ２２のゲート端子には制御配線ＰＬｉが、スイッチ用トランジスタＱ２４のゲート端子にはゲート配線ＧＬｉが、それぞれ接続されている。
【００４５】
以下、本実施形態における画素回路Ａ（ｉ，ｊ）の動作を、図４に示すタイミングチャートを参照して説明する。図４（ｂ）（ｃ）（ｄ）は、ゲート配線ＧＬｉ上のゲート信号Ｇｉ、制御配線ＰＬｉ上の制御信号Ｐｉ、電位配線ＵＬｉ上の電位信号Ｕｉをそれぞれ示しており、これらの信号Ｇｉ，Ｐｉ，Ｕｉは画素回路Ａ（ｉ，ｊ）に与えられる。図４（ｆ）（ｇ）（ｈ）は、ゲート配線ＧＬi+1上のゲート信号Ｇi+1、制御配線ＰＬi+1上の制御信号Ｐi+1、電位配線ＵＬi+1上の電位信号Ｕi+1をそれぞれ示しており、これらの信号Ｇi+1，Ｐi+1，Ｕi+1は画素回路Ａ（ｉ＋１，ｊ）に与えられる。図４（ａ）はソース配線ＳＬｊ上のデータ信号Ｄｊを示しており、このデータ信号Ｄｊは指示データＤａ１〜Ｄａ３，ＤＢを表している。ここで指示データＤＢはブランキングデータであり、画素回路Ａ（ｉ，ｊ）にブランキングデータＤＢが与えられるのは、時刻８ｔ１から１２ｔ１までの間である。この間、電位信号Ｕｉの電位を電源電位Ｖｃｃとし、制御信号ＰｉをＨｉｇｈ（ＧＨ）レベルとして、スイッチ用トランジスタＱ２２をＯＮ状態（オン状態）とする。
【００４６】
このことにより、駆動用トランジスタＱ２１のゲート端子とドレイン端子とが短絡される。そして、ゲート信号ＧｉをＨｉｇｈ（ＧＨ）レベルとして、スイッチ用トランジスタＱ２４をＯＮ状態とし、ソース配線ＳＬｊからデータ信号Ｄｊの電位ＶＬをスイッチ用トランジスタＱ２３のゲート端子に与え、スイッチ用トランジスタＱ２３をＯＮ状態とする。このことにより、駆動用トランジスタＱ２１のゲート端子電位は低下し、駆動用トランジスタＱ２１はＯＮ状態となる。
【００４７】
その後、データ信号Ｄｊの電位を高電位ＶＨに変化させ、スイッチ用トランジスタＱ２３をＯＦＦ状態（オフ状態）とした後、ゲート信号ＧｉをＬｏｗ（ＧＬ）レベルとして、スイッチ用トランジスタＱ２４をＯＦＦ状態とする。スイッチ用トランジスタＱ２３がＯＦＦ状態となることにより、図４（ｅ）に示すように、駆動用トランジスタＱ２１のドレイン端子電位Ｖｄは上昇し、そのドレイン端子と接続されたゲート端子電位Ｖｇも上昇する。その結果、駆動用トランジスタＱ２１はＯＮ状態からＯＦＦ状態へ変化する。このＯＦＦ状態のときの駆動用トランジスタＱ２１のゲート・ソース間電圧は駆動用トランジスタＱ２１の閾値電圧に等しくなっている。なお図４（ｅ）では、上記駆動用トランジスタＱ２１のドレイン端子電位Ｖｄの電位変化の様子が模式的に示されている。
【００４８】
その後、所定時間が経過した後（図４では時刻２７ｔ１の時点で）、制御信号ＰｉをＬｏｗ（ＧＬ）レベルとして、スイッチ用トランジスタＱ２２をＯＦＦ状態とし、駆動用トランジスタＱ２１の閾値電圧に等しい電圧をコンデンサＣ１１に保持する。
【００４９】
図５は、以上の期間につき駆動用トランジスタＱ２１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、およびソース・ドレイン間を流れる電流Ｉｄｓの変化を以下の条件でシミュレーションした結果を示している。
【００５０】
【表１】
【００５１】
図５において、電位Ｖｇ（１）、Ｖｇ（２）、Ｖｇ（３）の波形は、それぞれ、上記条件（１）、（２）、（３）での駆動用トランジスタＱ２１のゲート電位Ｖｇの変化についてのシミュレーション結果を示しており、電位Ｖｄ（１）、Ｖｄ（２）、Ｖｄ（３）の波形は、それぞれ、上記条件（１）、（２）、（３）での駆動用トランジスタＱ２１のドレイン電位Ｖｄの変化についてのシミュレーション結果を示している。図５に示されている電位Ｖｇ（１）〜Ｖｇ（３）の波形を見れば判るように、駆動用トランジスタＱ２１の閾値電圧に対応してゲート電位Ｖｇが設定されている。
【００５２】
この後、図４に示すように、時刻２８ｔ１において電位信号Ｕｉの電位をＶｃｃからＶｃに変化させる（Ｖｃｃ＞Ｖｃ）。この時点では駆動用トランジスタＱ２１の閾値電圧に等しい電圧がコンデンサＣ１１に保持されているので、上記電位信号Ｕｉの電位をＶｃｃからＶｃへと変化させることにより、駆動用トランジスタＱ２１のソース・ドレイン間を流れる電流Ｉｄｓが駆動用トランジスタＱ２１の閾値電圧のばらつきに依らず一定となるよう設定できる。
【００５３】
この設定された電流Ｉｄｓは、その後、図４に示すように時刻３２ｔ１〜３６ｔ１の期間において、ゲート信号ＧｉをＨｉｇｈ（ＧＨ）レベルとして、スイッチ用トランジスタＱ２３をＯＮ状態とするゲート電位をそのゲート端子に与えると、有機ＥＬ素子ＥＬ１へ供給される。そこで、スイッチ用トランジスタＱ２３をＯＮ状態とするゲート電位を１フレーム期間に複数回設定することで、時間分割階調表示が可能となる。なお、この時間分割階調表示方法は公知の技術であって、例えば特開２００４−４５０１号公報に開示されているので、ここではその説明は省略する。
【００５４】
＜１．３ 電圧発生器の構成＞
図２に示すように本実施形態に係る表示装置は、上記のような画素回路Ａ（ｉ，ｊ）において画素の表示状態を制御するための信号であるデータ信号Ｄｊや電位信号Ｕｉの生成に必要な上記の電圧ＶＨ，ＶＬ，Ｖｃ等（以下、これらの電圧を総称して「制御電圧」という）を発生させるための手段として、電圧発生器４１を備えている。この電圧発生器４１は、電源回路５００から供給される電源電圧Ｖｃｃ等から制御電圧ＶＨ，ＶＬ，Ｖｃ等を発生する。これらの制御電圧ＶＨ，ＶＬ，Ｖｃ等のうち、高電圧ＶＬおよび低電圧ＶＬはソースドライバ回路３２におけるアナログスイッチ回路３７に与えられ、アナログスイッチ回路３７は、それらの電圧ＶＨおよびＶＬを用いて上記データ信号Ｄｊ（ｊ＝１〜ｎ）を生成する。また、制御電圧Ｖｃは電源電圧Ｖｃｃと共に第２のゲートドライバ回路３８におけるアナログスイッチ回路４０に与えられ、アナログスイッチ回路４０は、それらの電圧ＶｃおよびＶｃｃを用いて上記電位信号Ｕｉ（ｉ＝１〜ｍ）を生成する。
【００５５】
図６は、上記のような電圧発生器４１のうち制御電圧Ｖｃを生成する部分の構成を示す回路図である。以下、制御電圧Ｖｃの発生手段としての電圧発生器４１の構成を図６を参照して説明する。なお以下では、電圧発生器４１の構成および動作については、制御電圧Ｖｃを生成する部分についてのみ図示または説明し、他の制御電圧を生成する部分の構成および動作については、以下の説明から明かであるので図示および説明を省略する。また、電圧発生器４１では、能動素子としてＴＦＴ（薄膜トランジスタ）が使用されており、以下においても、ｎチャネル形の薄膜トランジスタを「Ｎｃｈトランジスタ」と略記し、ｐチャネル形の薄膜トランジスタを「Ｐｃｈトランジスタ」と略記するものとする。
【００５６】
この電圧発生器４１は、分圧回路４４と、比較回路４５と、インバータ回路４６と、電流供給回路４７とからなり、比較回路４５とインバータ回路４６と電流供給回路４７とによって電圧ホロワが構成されている。
【００５７】
分圧回路４４は、表示パネル上に形成される第１の抵抗素子としての内部抵抗Ｒ１と、第２の抵抗素子としての外付け抵抗Ｒ２と、ＮｃｈトランジスタＱ１０，Ｑ１１と、コンデンサＣ５とを含む。そして、内部抵抗Ｒ１と、２個のＮｃｈトランジスタＱ１０，Ｑ１１と、外付け抵抗Ｒ２とは、電圧Ｖｃｃを供給するための電源ラインＶＬｃｃとグランド（接地ライン）との間に直列に接続されている。また、上記ＮｃｈトランジスタＱ１０とＱ１１との接続点は、コンデンサＣ５の一端に接続されると共に、当該分圧回路４４の出力端子Ｔｏに接続されており、コンデンサＣ５の他端は電源ラインＶＬｃｃに接続されている。
【００５８】
比較回路４５は、ＰｃｈトランジスタＱ１，Ｑ２およびＮｃｈトランジスタＱ３を含む出力部と、ＰｃｈトランジスタＱ９、ＮｃｈトランジスタＱ４〜Ｑ８、およびコンデンサＣ１〜Ｃ４を含む閾値補償回路とからなり、第１の入力端子Ｔ１に与えられる電圧と第２の入力端子Ｔ２に与えられる電圧とを比較して、その比較結果を示す電圧を出力する。具体的には、上記の出力部および閾値補償回路を構成する素子が以下のように接続されている。
【００５９】
すなわち、電源ラインＶＬｃｃとグランドとの間に、上記比較結果を示す電圧を出力するためのＰｃｈトランジスタＱ１（第１のトランジスタ）と、スイッチング素子としてのＰｃｈトランジスタＱ２と、上記比較結果を示す電圧を出力するためのＮｃｈトランジスタＱ３（第２のトランジスタ）とが直列に接続されている。第１のトランジスタＱ１と第２のトランジスタＱ３とは、上記比較結果を示す電圧を出力するための出力部を構成するので、以下では、これらのトランジスタＱ１，Ｑ３を「比較出力用トランジスタ」ともいう。
【００６０】
ＰｃｈトランジスタＱ１（第１のトランジスタ）のゲート端子と電源ラインＶＬｃｃとの間にはコンデンサＣ１（第１のコンデンサ）が接続され、ＰｃｈトランジスタＱ１のゲート端子とドレイン端子の間にはスイッチング素子としてのＮｃｈトランジスタＱ４（第１のスイッチング素子）が接続されている。さらに、ＰｃｈトランジスタＱ１のゲート端子にコンデンサＣ２（第２のコンデンサ）の一端が接続され、コンデンサＣ２の他端は、スイッチング素子としてのＮｃｈトランジスタＱ８（第２のスイッチング素子）を介して当該比較回路４５の第１の入力端子Ｔ１に接続されており、この第１の入力端子Ｔ１は、分圧回路４４の出力端子Ｔｏを介してコンデンサＣ５の一端に接続されている。また、コンデンサＣ２（第２コンデンサ）の他端は、スイッチング素子としてのＰｃｈトランジスタＱ９（第３のスイッチング素子）を介して当該比較回路４５の第２の入力端子Ｔ２に接続されており、この第２の入力端子Ｔ２は、電流供給回路４７の出力端子Ｔｏｕｔに接続されている。
【００６１】
本実施形態では特に好ましい例を示すために、更に、比較出力用トランジスタとしてのＮｃｈトランジスタＱ３（第２のトランジスタ）が使用されており、そのゲート端子とグランドとの間にコンデンサＣ３（第３のコンデンサ）が接続され、そのゲート端子とドレイン端子との間にスイッチング素子としてのＮｃｈトランジスタＱ５（第５のスイッチング素子）が接続されている。さらに、ＮｃｈトランジスタＱ３のゲート端子にコンデンサＣ４（第４のコンデンサ）の一端が接続され、コンデンサＣ４の他端は、コンデンサＣ２の上記他端と接続されている。
【００６２】
また、ＮｃｈトランジスタＱ３（第２のトランジスタ）のドレイン端子とＰｃｈトランジスタＱ１（第１のトランジスタ）のドレイン端子とは、スイッチング素子としてのＰｃｈトランジスタＱ２（第４のスイッチング素子）を介して互いに接続されており、ＮｃｈトランジスタＱ３のドレイン端子が当該比較回路４５の出力端となる。
【００６３】
さらに、ＰｃｈトランジスタＱ１（第１のトランジスタ）のゲート端子は、スイッチング素子としてのＮｃｈトランジスタＱ６を介してグランドに接続され、ＮｃｈトランジスタＱ３（第２のトランジスタ）のゲート端子は、スイッチング素子としてのＮｃｈトランジスタＱ７を介して電源ラインＶＬｃｃに接続されている。
【００６４】
インバータ回路４６は、ソース端子が電源ラインＶＬｃｃに接続されたＰｃｈトランジスタＱ１２と、ソース端子がグランドに接続されたＮｃｈトランジスタＱ１３とを含む。これらのトランジスタＱ１２およびＱ１３のドレイン端子は互いに接続されており、その接続点は当該インバータ回路４６の出力端となる。また、これらのトランジスタＱ１２およびＱ１３のゲート端子も互いに接続されており、その接続点は当該インバータ回路４６の入力端となる。この入力端は、比較回路４５における出力端すなわちＮｃｈトランジスタＱ３のドレイン端子に接続されている。
【００６５】
電流供給回路４７は、ＰｃｈトランジスタＱ１４〜１６と、ＮｃｈトランジスタＱ１７と、コンデンサＣ６とを含み、これらの素子は以下のように接続されて出力制御機能付きのインバータ回路を構成する。すなわち、電源ラインＶＬｃｃとグランドとの間にＰｃｈトランジスタＱ１４，Ｑ１５，Ｑ１６とＮｃｈトランジスタＱ１７が順に直列に接続されている。ＰｃｈトランジスタＱ１５とＱ１６との接続点は、コンデンサＣ６を介して電源ラインＶＬｃｃに接続されると共に、当該電流供給回路４７の出力端子Ｔｏｕｔに接続されている。ＰｃｈトランジスタＱ１４のゲート端子とＮｃｈトランジスタＱ１７のゲート端子とは互いに接続されて、当該電流供給回路４７の入力端となり、この入力端は、インバータ回路４６の出力端すなわちトランジスタＱ１２およびＱ１３のドレイン端子に接続されている。
【００６６】
上記の比較回路４５と、インバータ回路４６と、電流供給回路４７とは、電流供給回路４７の出力端子Ｔｏｕｔが比較回路４５の第２の入力端子Ｔ２に接続されることで、既述のように電圧ホロワを構成する。
【００６７】
上記のように構成された電圧発生器４１を制御するための信号として、後述の制御信号Ｐｃ，Ｃｃ，Ｒｃが、表示制御回路１００から供給される。すなわち、スイッチング素子としてのトランジスタＱ６およびＱ７のゲート端子は、互いに接続されると共に、制御信号Ｐｃを当該電圧発生器４１に供給する信号線に接続される。また、スイッチング素子としてのトランジスタＱ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１０，Ｑ１１のゲート端子は、互いに接続されると共に、制御信号Ｃｃを当該電圧発生器４１に供給する信号線に接続される。さらに、スイッチング素子としてのトランジスタＱ２，Ｑ１５，Ｑ１６のゲート端子は、互いに接続されると共に、制御信号Ｒｃを当該電圧発生器４１に供給する信号線に接続される。
【００６８】
また、上記のように構成された電圧発生器４１は、外付けコンデンサＣ７を含み、電流供給回路４７の出力端子Ｔｏｕｔは、この外付けコンデンサＣ７を介してグランドに接続されている。
【００６９】
＜１．４ 電圧発生器の動作＞
上記構成の電圧発生器４１に対し、図７に示すタイミングで変化する各制御信号Ｒｃ，Ｐｃ，Ｃｃを入力することにより、比較回路４５と、インバータ回路４６と、電流供給回路４７とからなる回路は電圧ホロワとして動作し、分圧回路４４から比較回路４５に与えられた電圧がインピーダンス変換されて電流供給回路４７から出力される。以下、このような電圧発生器４１の動作の詳細を説明する。
【００７０】
まず、時刻０において、制御信号ＲｃをＨｉｇｈ（ＧＨ）レベルとしてＰｃｈトランジスタＱ２，Ｑ１５，Ｑ１６をＯＦＦ状態とする。このことにより、ＰｃｈトランジスタＱ１のドレイン端子とＮｃｈトランジスタＱ３のドレイン端子との間の接続が断たれると共に、ＰｃｈトランジスタＱ１４とＮｃｈトランジスタＱ１７の状態に依らず電流供給回路４７の出力電流が０となる。
【００７１】
次に、時刻ｔ１において、制御信号ＣｃがＬｏｗ（ＧＬ）レベルの状態で、制御信号Ｐｃを一時的にＨｉｇｈ（ＧＨ）レベルとして、ＮｃｈトランジスタＱ６，Ｑ７をＯＮ状態とする。このことにより、ＰｃｈトランジスタＱ１のゲート端子の電位は接地電位（グランドの電位）となり、ＮｃｈトランジスタＱ３のゲート端子の電位は電源電位Ｖｃｃとなる。このため、比較出力用トランジスタとしてのＰｃｈトランジスタＱ１およびＮｃｈトランジスタＱ３は共にＯＮ状態となる。
【００７２】
次に、時刻３ｔ１において、制御信号ＣｃをＨｉｇｈ（ＧＨ）レベルとして、ＮｃｈトランジスタＱ４，Ｑ５，Ｑ８，Ｑ１０，Ｑ１１をＯＮ状態とする。このことにより、分圧回路４４内では電源ラインＶＬｃｃからグランドに向けて電流が流れ、抵抗Ｒ１，Ｒ２により分圧された電圧ＶｉｎがコンデンサＣ５に保持される。また、この電圧Ｖｉｎは、第１の入力端子Ｔ１から比較回路４５に入力され、ＯＮ状態のＮｃｈトランジスタＱ８を介して、コンデンサＣ２とＣ４との接続点（コンデンサＣ２，Ｃ４の他端）Ｎ１に与えられる（以下、上記電圧Ｖｉｎを「入力電圧Ｖｉｎ」といい、上記接続点Ｎ１を「入力接続点Ｎ１」という）。
【００７３】
その後、ＰｃｈトランジスタＱ１およびＮｃｈトランジスタＱ３がＯＦＦ状態となるまで制御信号Ｃｃ，Ｐｃ，Ｒｃのレベルをそのまま維持し、これらのトランジスタＱ１，Ｑ３がＯＦＦ状態となった後の時点５ｔ１において、制御信号ＣｃをＬｏｗ（ＧＬ）レベルとする。この時点５ｔ１において、ＰｃｈトランジスタＱ１のゲート端子とソース端子の間に接続されたコンデンサＣ１には、当該ＰｃｈトランジスタＱ１の閾値電圧に等しい電圧が保持され、入力接続点Ｎ１と当該ＰｃｈトランジスタＱ１のゲート端子との間に接続されたコンデンサＣ２には、入力電圧Ｖｉｎと当該ＰｃｈトランジスタＱ１の閾値電圧との差に等しい電圧が保持されている。また、ＮｃｈトランジスタＱ３のゲート端子とソース端子の間に接続されたコンデンサＣ３には、当該ＮｃｈトランジスタＱ３の閾値電圧に等しい電圧が保持され、入力接続点Ｎ１と当該ＮｃｈトランジスタＱ３のゲート端子との間に接続されたコンデンサＣ４には、入力電圧Ｖｉｎと当該ＮｃｈトランジスタＱ３の閾値電圧との差に等しい電圧が保持されている。したがって、各トランジスタ（ＴＦＴ）の閾値電圧のばらつきに依らず、比較出力用トランジスタとしてのＰｃｈトランジスタＱ１は、入力接続点Ｎ１の電圧が入力電圧Ｖｉｎ以上のときにＯＦＦ状態、入力接続点Ｎ１の電圧が入力電圧Ｖｉｎよりも小さいときにＯＮ状態となり、一方、比較出力用トランジスタとしてのＮｃｈトランジスタＱ３は、入力接続点Ｎ１の電圧が入力電圧Ｖｉｎよりも大きいときにＯＮ状態、入力接続点Ｎ１の電圧が入力電圧Ｖｉｎ以下のときにＯＦＦ状態となる。これは、コンデンサＣ１およびＣ２への充電によってＰｃｈトランジスタＱ１の閾値電圧が補償され、コンデンサＣ３およびＣ４への充電によってＮｃｈトランジスタＱ３の閾値電圧が補償されたことを意味する。
【００７４】
上記のように時刻５ｔ１において制御信号ＣｃをＬｏｗ（ＧＬ）レベルとすると、ＮｃｈトランジスタＱ４，Ｑ５，Ｑ８，Ｑ１０，Ｑ１１がＯＦＦ状態になると同時に、ＰｃｈトランジスタＱ９がＯＮ状態となり、入力接続点Ｎ１（コンデンサＣ２とＣ４との接続点）に電流供給回路４７の出力電圧Ｖｃが印加される。このことにより、出力電圧Ｖｃと電圧Ｖｉｎとの大小関係と、ＰｃｈトランジスタＱ１およびＮｃｈトランジスタＱ３のオン／ＯＦＦ状態とは、以下のように対応づけられる。
【００７５】
【表２】
【００７６】
そして、時刻６ｔ１において、制御信号ＲｃをＬｏｗ（ＧＬ）レベルとしてＰｃｈトランジスタＱ２，Ｑ１５，Ｑ１６をＯＮ状態とする。これにより、比較回路４５とインバータ回路４６と電流供給回路４７とは、以下に説明するように、電流供給回路４７の出力電圧Ｖｃが分圧回路４４からの入力電圧Ｖｉｎに等しくなるよう動作する。
【００７７】
図８は、以上の期間につきＰｃｈトランジスタＱ１のゲート電位ＶｇｐとＮｃｈトランジスタＱ３のゲート電位Ｖｇｎの変化を以下の条件でシミュレーションした結果を示す波形図である。
【００７８】
【表３】
【００７９】
図８において、電圧Ｖｇｐ（１）、Ｖｇｐ（２）の波形は、それぞれ、上記条件（１）、（２）でのＰｃｈトランジスタＱ１のゲート電位Ｖｇｐの変化についてのシミュレーション結果を示しており、電圧Ｖｇｎ（１）、Ｖｇｎ（２）の波形は、それぞれ、上記条件（１）、（２）でのＮｃｈトランジスタＱ３のゲート電位Ｖｇｎの変化についてのシミュレーション結果を示している。
【００８０】
図８に示されているゲート電位Ｖｇｐ（１），Ｖｇｐ（２），Ｖｇｎ（１），Ｖｇｎ（２）の波形を見れば判るように、制御信号ＣｃがＬｏｗ（ＧＬ）レベルとなったとき、ＰｃｈトランジスタＱ１のゲート電位ＶｇｐとＮｃｈトランジスタＱ３のゲート電位Ｖｇｎが、それぞれの閾値電圧に対応した電圧となっていることが判る。このことより、制御信号ＣｃがＬｏｗ（ＧＬ）レベルとなった時点以降において、比較回路４５の出力電圧Ｖｄｎは、各トランジスタ（ＴＦＴ）の閾値電圧のばらつきに依らず、表２に示したように、電流供給回路４７の出力電圧Ｖｃと分圧回路４４からの入力電圧Ｖｉｎとの大小関係で決定される。
【００８１】
比較回路４５の出力電圧Ｖｄｎは、インバータ回路４６で反転されて電流供給回路４７の入力端、すなわちＰｃｈトランジスタＱ１４のゲート端子とＮｃｈトランジスタＱ１７のゲート端子との接続点に入力される。したがって、ＰｃｈトランジスタＱ１４およびＮｃｈトランジスタＱ１７のＯＮ／ＯＦＦ状態は、電流供給回路４７の出力電圧Ｖｃと分圧回路４４からの入力電圧Ｖｉｎとの大小関係に応じて以下のように設定される。
【００８２】
【表４】
【００８３】
このように、本実施形態における電圧発生器４１では、電流供給回路４７の出力電圧Ｖｃが分圧回路４４からの入力電圧Ｖｉｎより小さくなると、ＰｃｈトランジスタＱ１４がＯＮ状態となり、その出力電圧Ｖｃを上昇させる。一方、電流供給回路４７の出力電圧Ｖｃが分圧回路４４からの入力電圧Ｖｉｎより大きくなると、ＮｃｈトランジスタＱ１７がＯＮとなり、その出力電圧Ｖｃを下降させる。この結果、電流供給回路４７の出力電圧Ｖｃは分圧回路４４からの入力電圧Ｖｉｎと等しくなるよう制御される。これは、比較回路４５とインバータ回路４６と電流供給回路４７とからなる回路が電圧ホロワとして動作することを意味している。
【００８４】
この動作は電圧発生器４１を構成するトランジスタ（ＴＦＴ）の閾値電圧に依らないので、外付け抵抗Ｒ２の値を変更するだけで所望の電位を発生させることができる。そこで、この点について確認するためのシミュレーションの結果を以下に説明する。
【００８５】
図９は、図６に示した回路構成でＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最良の条件（移動度最大、閾値最小）に設定して、比較回路４５の出力電圧Ｖｄｎ、ＰｃｈトランジスタＱ１４のソース・ドレイン間電流Ｉｐ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電流供給回路４７の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。このシミュレーション結果によれば、外付けコンデンサＣ７の容量値により出力電圧Ｖｃの安定度は異なるが、Ｃ７＝１［μＦ］として、内部抵抗Ｒ１＝１００［ｋΩ］、外付け抵抗Ｒ２＝１［ＭΩ］、電源電圧Ｖｃｃ＝８［Ｖ］の条件で出力電圧Ｖｃのばらつきを調べると、Ｖｃ＝７．０４〜７．１６［Ｖ］であった。なお、このときの電圧発生器４１の負荷は出力端子Ｔｏｕｔとグランド（ＧＮＤ）との間に接続された抵抗である。
【００８６】
一方、図１０は、図６に示した回路構成でＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最悪の条件（移動度最小、閾値最大）に設定して、比較回路４５の出力電圧Ｖｄｎ、ＰｃｈトランジスタＱ１４のソース・ドレイン間電流Ｉｐ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電流供給回路４７の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。このシミュレーション結果によれば、外付けコンデンサＣ７、内部抵抗Ｒ１、外付け抵抗Ｒ２、電源電圧Ｖｃｃにつき上記と同様の条件で出力電圧Ｖｃのばらつきを調べると、Ｖｃ＝７．２４〜７．２６［Ｖ］であった。
【００８７】
上記２つのシミュレーションではＰｃｈトランジスタやＮｃｈトランジスタの閾値電圧のばらつきを２［Ｖ］程度に設定しているが、その条件で出力電圧Ｖｃに０．１［Ｖ］程度の違いしか現れないので、電圧発生手段の出力電圧としては十分均一な電圧が得られたと言える。
【００８８】
このように、本実施形態における電圧発生器４１によれば、閾値電圧のばらつきが大きな薄膜トランジスタ（ＴＦＴ）を用いた構成であっても、外付け抵抗Ｒ２で決まる制御電圧が得られるので、パネル毎に出力電圧を調整する為の手間が省け、その分だけコストを低減することができる。また、外付け抵抗Ｒ２の値を変えることで素子特性の改善に柔軟に対応できるので、電圧発生器４１を用いた表示装置の納期の短縮化や低コスト化を図ることができる。
【００８９】
なお、図６の比較回路４５では各トランジスタのゲート端子に浮遊容量等があるので、コンデンサＣ１，Ｃ３は必ずしも必要ではない。
【００９０】
＜２．第２の実施形態＞
上記第１の実施形態では、図９や図１０のシミュレーション結果に示すように、制御信号ＲｃがＬｏｗ（ＧＬ）レベルの間、ＰｃｈトランジスタＱ１４またはＮｃｈトランジスタＱ１７の何れかに電流が流れている。このため、図６に示した構成の電圧発生器４１（制御電圧Ｖｃの発生手段）から第２のゲートドライバ回路３８への電流供給により、電流供給回路４７内を無駄に流れる電流が多いという課題がある。これに対し、電圧発生器４１の負荷の性質を調べ、その負荷が電源電圧Ｖｃｃ側に電圧を引っ張る負荷か、接地電位（グランドの電位ＧＮＤ）側に電圧を引っ張る負荷かが特定できるのであれば、上記課題を解決することができる。
【００９１】
例えば、図２に示した上記第１の実施形態における表示パネル３００に含まれるアナログスイッチ回路４０は、図３に示すように、その出力電圧を電源電圧Ｖｃｃと電圧発生器４１からの制御電圧Ｖｃとの間で切り替えて電位配線ＵＬｉに供給し、電位配線ＵＬｉに繋がる電源は他に存在しない。したがって、電圧発生器４１の出力が引っ張られる方向は電源電圧Ｖｃｃ側と特定することができる。そこで、図６に示した電流供給回路４７から、ＰｃｈトランジスタＱ１４，Ｑ１５を除去し、図１１に示すような電流供給回路４７ｂを用いることができる。以下、この電流供給回路４７ｂを用いた図１１に示す電圧発生器４１ｂを備える表示装置を、本発明の第２の実施形態に係る表示装置として説明する。ただし、本実施形態における電圧発生器４１ｂ以外の構成は上記第１の実施形態と実質的に同様であるので詳しい説明を省略し、以下では、電圧発生器４１ｂの構成および動作を中心に説明する。また、本実施形態における電圧発生器４１ｂの構成のうち上記第１の実施形態における電圧発生器４１の構成と同一の部分には同一の参照符号を付すものとする。
【００９２】
本実施形態における電圧発生器４１ｂでは、図１１に示すように、比較回路４５において、ＮｃｈトランジスタＱ３のドレイン端子に代えてＰｃｈトランジスタＱ１のドレイン端子が出力端となり、当該ＰｃｈトランジスタＱ１のドレイン端子が、インバータ回路４６におけるＰｃｈトランジスタＱ１２およびＮｃｈトランジスタＱ１３のゲート端子に接続される。この点以外については、本実施形態における電圧発生器４１ｂの分圧回路４４、比較回路４５、およびインバータ回路４６の内部構成は上記第１の実施形態と同様である（外付けコンデンサＣ７および外付け抵抗Ｒ２の接続も同様）。また、本実施形態における電圧発生器４１ｂに入力される制御信号Ｒｃ，Ｐｃ，Ｃｃも、上記第１の実施形態と同様、図７に示すタイミングで変化する。
【００９３】
上記のように比較回路４５においてＰｃｈトランジスタＱ１のドレイン端子を出力端とするのは、分圧回路４４で得られる電圧Ｖｉｎを比較回路４５に入力し、その比較回路４５におけるＰｃｈトランジスタＱ１およびＮｃｈトランジスタＱ３の閾値電圧を補償すべくコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を充電するための期間（第１の所定期間）の終了直後すなわち図７に示す時刻５ｔ１の直後に、比較回路４５からの出力電圧がＮｃｈトランジスタＱ１７をＯＦＦ状態とするよう設定すべきだからである。ＮｃｈトランジスタＱ１７をＯＦＦ状態とするためには、そのゲート端子に接地ライン側（ＧＮＤ側）の電位を与える必要があり、比較回路４５からの出力は、インバータ回路４６で反転されることを考慮すると、電源電圧Ｖｃｃ側としなければならない。したがって、比較回路４５の出力端としては、ＮｃｈトランジスタＱ３のドレイン端子は好ましくなく、ＰｃｈトランジスタＱ１のドレイン端子が好ましい。
【００９４】
図１２は、図１１に示した回路構成でＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最良の条件（移動度最大、閾値最小）に設定して、比較回路４５のＮｃｈトランジスタＱ３のドレイン電圧Ｖｄｎ、電流供給回路４７ｂのＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電流供給回路４７ｂの出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。このシミュレーションにおける外付けコンデンサＣ７の容量値や、外付け抵抗の値、電源電圧Ｖｃｃ等の条件は、図９に示した結果を得るためのシミュレーションでの条件と同一である。図１２に示した本シミュレーション結果によれば、図９のシミュレーション結果と比べ、電流供給回路４７ｂを流れる電流（ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ）が減少していることが判る。すなわち、図１２に示すように電流Ｉｎが流れるのは、１ｍｓに１回程度であり、図９のシミュレーション結果において電流Ｉｐ，Ｉｎが０．２ｍｓ毎に流れていたことに比べ、格段に少なくなっている。また、上記条件で出力電圧Ｖｃのばらつきを調べると、Ｖｃ＝７．２５〜７．３１［Ｖ］であった。
【００９５】
一方、図１３は、図１１に示した回路構成でＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最悪の条件（移動度最小、閾値最大）に設定して、比較回路４５のＮｃｈトランジスタＱ３のドレイン電圧Ｖｄｎ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電流供給回路４７ｂの出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。このシミュレーションにおける外付けコンデンサＣ７の容量値や、外付け抵抗の値、電源電圧Ｖｃｃ等の条件は、図１０に示した結果を得るためのシミュレーションでの条件と同一である。図１３に示した本シミュレーション結果によれば、図１０のシミュレーション結果と比べ、電流供給回路４７ｂを流れる電流（ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ）が減少していることが判る。すなわち、図１３に示すように電流Ｉｎが流れるのは、１ｍｓに１回程度であり、図１０のシミュレーション結果において電流Ｉｐ，Ｉｎが０．２ｍｓ毎に流れていたことに比べ、格段に少なくなっている。また、上記条件で出力電圧Ｖｃのばらつきを調べると、Ｖｃ＝７．２５〜７．２６［Ｖ］であった。
【００９６】
上記２つのシミュレーションではＰｃｈトランジスタやＮｃｈトランジスタの閾値電圧のばらつきを２［Ｖ］程度に設定しているが、その条件で出力電圧Ｖｃに０．０５［Ｖ］程度の違いしか現れないので、電圧発生手段の出力電圧としては十分均一な電圧が得られると言える。
【００９７】
このように、本実施形態における電圧発生器４１ｂによれば、第１の実施形態と同様、閾値電圧のばらつきが大きな薄膜トランジスタ（ＴＦＴ）を用いた構成であっても、外付け抵抗Ｒ２で決まる制御電圧が得られるので、パネル毎に出力電圧を調整する為の手間が省け、その分だけコストを低減することができる。しかも、本実施形態によれば、電圧発生器４１ｂを構成する電流供給回路において、出力電圧Ｖｃを保つために必要な電流しか流れないので、第１の実施形態よりも消費電力を低減することができる。
【００９８】
＜３．変形例＞
＜３．１ 第１の変形例＞
上記第１および第２の実施形態における画素回路として図３に示した画素回路は、白黒画像表示用の構成となっている。これに対し、カラー画像表示を行うためには、図３に示した構成の画素回路に代えて、図１４に示す構成の画素回路を使用すればよい。以下、図１４を参照しつつ、カラー画像表示を行うための画素回路の構成について説明する。なお、以下では、カラー画像表示を行うためのこのような画素回路の構成のうち図３に示した画素回路の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する（以下に述べる他の変形例においても同様）。
【００９９】
図１４は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３原色に基づくカラー画像表示を行うための画素回路の構成を示しており、ここでは、赤色用の画素回路であるＲ画素回路Ａｒ（ｉ，ｊ）と緑色用の画素回路であるＧ画素回路Ａｇ（ｉ，ｊ）と青色用の画素回路であるＢ画素回路Ａｂ（ｉ，ｊ）とからなる隣接３画素回路がカラー画像表示のための単位として表示パネルが構成される。このような構成でカラー画像を表示する場合、図１４に示すように、駆動用トランジスタＱ２１から出力すべき電流値がＲＧＢ各色で異なるので、白黒表示の場合の電位配線ＵＬｉに代えて、ＲＧＢの各色にそれぞれ対応する３本の電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉが必要となる。
【０１００】
一方、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉのいずれかとの間に接続されるべきコンデンサＣ１１の一方の電極を当該コンデンサＣ１１の一端に接続されるべき電位配線Ｕｘｉ（ｘ＝ｒ、ｇ、ｂ）で形成すれば、電位配線領域にコンデンサＣ１１を作り込めるので、画素回路の面積を小さくすることができる。そこで、ＲＧＢ３色にそれぞれ対応した隣接３画素回路を単位とする構成で各画素回路の面積を縮小すべく、コンデンサＣ１１の一方の電極を電位配線Ｕｘｉで形成する場合、これら隣接３画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）は、図１５に示すような回路構成となる。すなわち、各画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）において、コンデンサＣ１１に相当するコンデンサとして、２個のコンデンサＣａと１個のコンデンサＣａが形成される。
【０１０１】
この場合、図１６に示すように、電位配線ＵＬｒｉの幅をＲ画素回路Ａｒ（ｉ，ｊ）の領域で太くし、電位配線ＵＬｇｉの幅をＧ画素回路Ａｇ（ｉ，ｊ）の領域で太くし、電位配線ＵＬｂｉの幅をＢ画素回路Ａｂ（ｉ，ｊ）の領域で太くし、それらの電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉとそれらの画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）内のシリコン電極Ｓｒ（ｉ，ｊ），Ｓｇ（ｉ，ｊ），Ｓｂ（ｉ，ｊ）との間に、コンデンサＣ１１に相当するコンデンサＣａ，Ｃｂを形成する。例えばＲ画素回路Ａｒ（ｉ，ｊ）では、電位配線ＵＬｂｉとシリコン電極Ｓｒ（ｉ，ｊ）との間、および、電位配線ＵＬｇｉとシリコン電極Ｓｒ（ｉ，ｊ）の間にコンデンサＣａを形成し、電位配線ＵＬｒｉとシリコン電極Ｓｒ（ｉ，ｊ）との間にコンデンサＣｂを形成する。
【０１０２】
このようにコンデンサＣａ，Ｃｂを形成する場合でも、画素Ａ（ｉ，ｊ）の駆動用トランジスタＱ２１の閾値電圧に対応してそのゲート電位が設定される期間である図４に示した時刻８ｔ１〜２８ｔ１の期間（以下「閾値補正期間」という）において、電位配線ＵＬｂｉ，ＵＬｇｉ，ＵＬｒｉに電位Ｖｃｃを与え、その後、これらの電位配線ＵＬｂｉ，ＵＬｇｉ，ＵＬｒｉのそれぞれに適切な電位を与えることにより、ＲＧＢにそれぞれ対応する画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）の駆動用トランジスタＱ２１の出力電流を所望の電流値に設定することができる。ここで、上記閾値補正期間後に電位配線ＵＬｂｉ，ＵＬｇｉ，ＵＬｒｉにそれぞれ与えるべき上記適切な電位をそれぞれＶｃｃ−Ｖ１，Ｖｃｃ−Ｖ２，Ｖｃｃ−Ｖ３とおき、上記閾値補正期間後の上記画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）における駆動用トランジスタＱ２１のゲート電位の変化量を、それぞれ、Ｖｒ，Ｖｇ，Ｖｂとすると、次の関係が成立する。なお以下では、コンデンサを示す参照符号“Ｃａ”，“Ｃｂ”は、それらのコンデンサの容量値をも示すものとする。
Ｃａ（−Ｖ１＋Ｖｒ）＋Ｃａ（−Ｖ２＋Ｖｒ）＋Ｃｂ（−Ｖ３＋Ｖｒ）＝０
Ｃａ（−Ｖ１＋Ｖｇ）＋Ｃｂ（−Ｖ２＋Ｖｇ）＋Ｃａ（−Ｖ３＋Ｖｇ）＝０
Ｃｂ（−Ｖ１＋Ｖｂ）＋Ｃａ（−Ｖ２＋Ｖｂ）＋Ｃａ（−Ｖ３＋Ｖｂ）＝０
したがって、
（２Ｃａ＋Ｃｂ）Ｖｒ＝Ｃａ（Ｖ１＋Ｖ２）＋Ｃｂ・Ｖ３
（２Ｃａ＋Ｃｂ）Ｖｇ＝Ｃａ（Ｖ１＋Ｖ３）＋Ｃｂ・Ｖ２
（２Ｃａ＋Ｃｂ）Ｖｂ＝Ｃａ（Ｖ２＋Ｖ３）＋Ｃｂ・Ｖ１
となる。上記式より、上記電圧Ｖ１，Ｖ２，Ｖ３を調整することで、より高精細化可能な画素回路構成でＲＧＢの各画素についての駆動用トランジスタＱ２１の出力電流を決める電圧Ｖｒ，Ｖｇ，Ｖｂを調整することができる。
【０１０３】
＜３．２ 第２の変形例＞
予めＲＧＢの各画素について駆動用トランジスタＱ２１のゲート電位の変化量Ｖｒ、Ｖｇ、Ｖｂが決まっていれば、図１４の画素回路において電位配線と駆動用トランジスタＱ２１のゲート端子との間に接続されるコンデンサＣ１１に相当するコンデンサの面積比を変えることで、電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉを一本化することができる。例えば、上記コンデンサＣ１１に相当するコンデンサＣｒ１およびＣｒ２と、Ｃｇ１およびＣｇ２と、Ｃｂ１およびＣｂ２とを図１７に示すように形成して、電位配線ＵＬｉを１本化することができる。すなわち、Ｒ画素回路Ａｒ（ｉ，ｊ）においてコンデンサＣｒ１を電位配線ＵＬｉ側に、コンデンサＣｒ２を電源配線ＶＬｐｒ側に形成し、Ｇ画素回路Ａｇ（ｉ，ｊ）においてコンデンサＣｇ１を電位配線ＵＬｉ側に、コンデンサＣｇ２を電源配線ＶＬｐｇ側に形成し、Ｂ画素回路Ａｂ（ｉ，ｊ）においてコンデンサＣｂ１を電位配線ＵＬｉ側に、コンデンサＣｂ２を電源配線ＶＬｐｂ側に形成する。この場合、上記閾値補正期間後に電位配線ＵＬｉに与えるべき電位をＶｃｃ−Ｖ１とし（すなわち上記閾値補正期間後の電位配線ＵＬｉの電位変化量をＶ１とし）、上記画素回路Ａｒ（ｉ，ｊ），Ａｇ（ｉ，ｊ），Ａｂ（ｉ，ｊ）における駆動用トランジスタＱ２１のゲート電位の変化量を、それぞれ、Ｖｒ，Ｖｇ，Ｖｂとすると、次の関係が成立する。なお以下では、コンデンサを示す参照符号“Ｃｘ１”，“Ｃｘ２”（ｘ＝ｒ，ｇ，ｂ）は、それらのコンデンサの容量値をも示すものとする。
Ｃｒ１（−Ｖ１＋Ｖｒ）＋Ｃｒ２・Ｖｒ＝０
Ｃｇ１（−Ｖ１＋Ｖｇ）＋Ｃｇ２・Ｖｇ＝０
Ｃｂ１（−Ｖ１＋Ｖｂ）＋Ｃｂ２・Ｖｂ＝０
上記の関係式より、下記の式を満たすようにコンデンサＣｘ１とＣｘ２との面積比（ｘ＝ｒ，ｇ，ｂ）を設定すればよい。
Ｃｒ２／Ｃｒ１＝Ｖｒ／（Ｖ１−Ｖｒ）
Ｃｇ２／Ｃｇ１＝Ｖｇ／（Ｖ１−Ｖｇ）
Ｃｂ２／Ｃｂ１＝Ｖｂ／（Ｖ１−Ｖｂ）
【０１０４】
＜３．３ 第３の変形例＞
図１４に示した構成の画素回路におけるコンデンサＣ１１の一方の電極を、図１８および図１９に示すように電源配線と電位配線とで形成してもよい。すなわち、Ｒ画素回路Ａｒ（ｉ，ｊ）ではコンデンサＣ１１の一方の電極を電源配線ＶＬｐｒと電位配線ＵＬｒｉで形成し、Ｇ画素回路Ａｇ（ｉ，ｊ）ではコンデンサＣ１１の一方の電極を電源配線ＶＬｐｇと電位配線ＵＬｒｉと電位配線ＵＬｇｉで形成し、Ｂ画素回路Ａｂ（ｉ，ｊ）ではコンデンサＣ１１の一方の電極を電源配線ＶＬｐｂと電位配線ＵＬｒｉと電位配線ＵＬｇｉと電位配線ＵＬｂｉで形成してもよい。これにより、図１８に示すように、Ｒ画素回路Ａｒ（ｉ，ｊ）では、コンデンサＣ１１に相当するコンデンサとして、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｒｉとの間にコンデンサＣａが形成され、当該ゲート端子と電源配線ＶＬｐｒとの間にコンデンサＣｂが形成される。また、Ｇ画素回路Ａｇ（ｉ，ｊ）では、コンデンサＣ１１に相当するコンデンサとして、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｒｉおよびＵＬｇｉとの間にコンデンサＣａがそれぞれ形成され、当該ゲート端子と電源配線ＶＬｐｇとの間にコンデンサＣｂが形成される。そして、Ｂ画素回路Ａｂ（ｉ，ｊ）では、コンデンサＣ１１に相当するコンデンサとして、駆動用トランジスタＱ２１のゲート端子と電位配線ＵＬｒｉ、ＵＬｇｉおよびＵＬｂｉとの間にコンデンサＣａそれぞれ形成され、当該ゲート端子と電源配線ＶＬｐｂとの間にコンデンサＣｂが形成される。
【０１０５】
上記のような構成の場合、最初に電位配線ＵＬｒｉの電位を調整し、Ｒ画素の輝度を合わせる。次に、電位配線ＵＬｇｉの電位を調整し、Ｇ画素の輝度を合わせる。最後に、電位配線ＵＬｂｉの電位を調整し、Ｂ画素の輝度を合わせる。このようにすれば、簡単にＲＧＢ各画素の輝度を調整することができる。
【０１０６】
さらに、上記のような構成の場合、電源配線ＶＬｐｒ，ＶＬｐｇ，ＶＬｐｂを電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉと並行に配線することができる（図１９参照）。このようにすれば、隣り合う画素の電源配線ＶＬｐで電位が平均化されて、クロストーク等が防止されると共に、表示輝度が安定化される。
【０１０７】
＜３．４ 変形例における電圧発生器＞
上記第１〜第３の変形例の画素回路に電位配線ＵＬｉまたは電位配線ＵＬｒｉ，ＵＬｇｉ，ＵＬｂｉを介して与えられる電圧である電位信号Ｕｉまたは電位信号Ｕｒｉ，Ｕｇｉ，Ｕｂｉを発生するための電圧発生手段として、図６や図１１に示した構成の電圧発生器４１，４１ｂを使用することにより、外付けのオペアンプを使用することなく、必要な電圧を得ることができる。このようにして、上記第１または第２の実施形態における電圧発生器４１，４１ｂと図１４や図１５等に示した構成の画素回路を使用することにより、表示装置の表示品位を改善することができる。
【０１０８】
＜３．５ 他の変形例＞
上記第１および第２の実施形態では、駆動用トランジスタや、比較出力用トランジスタ、スイッチング素子用のトランジスタ等の能動素子としてＴＦＴ（薄膜トランジスタ）が使用されているが、本発明はこれに限定されるものではなく、ＴＦＴ以外の電界効果トランジスタを使用してもよい。ただし、ＴＦＴを使用した場合には、液晶パネルや有機ＥＬパネル等の表示パネルにおける画素回路と駆動回路および電圧発生器とを、当該表示パネルを構成するガラス基板等の絶縁性基板に一体的に形成することができるので、表示装置における部品点数の削減やコストの低減等の点で有利である。
【０１０９】
また、上記第１および第２の実施形態において、電圧発生器４１，４１ｂを構成する比較回路４５や、インバータ回路４６、電流供給回路４７は、ＰｃｈトランジスタとＮｃｈトランジスタとを対に使用する相補形の構成となっているが、本発明はこれに限定されるものではなく、上記の比較回路４５や、インバータ回路４６、電流供給回路４７の一部または全部を、ＰｃｈトランジスタとＮｃｈトランジスタのいずれか一方が使用される回路構成としてもよい。例えば、比較回路４５の出力部においてＮｃｈトランジスタＱ３とそれに関連する（Ｃ３，Ｃ４，Ｑ５，Ｑ７）を削除する場合には、ＰｃｈトランジスタＱ２とグランドとの間に抵抗または抵抗に相当する負荷トランジスタを接続する構成とすればよい。
【０１１０】
なお、上記第１および第２の実施形態における電圧ホロワは、電圧発生器４１，４１ｂの構成要素として使用されるだけでなく、他の用途にも使用可能であり、例えば、液晶表示装置におけるソースドライバの出力バッファとしても使用することができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。
【図２】上記第１の実施形態における表示パネルの構成を示すブロック図である。
【図３】上記第１の実施形態における画素回路および第２のゲートドライバ回路の構成を示す回路図である。
【図４】図３に示した画素回路の動作タイミングを示す波形図である。
【図５】図３に示した画素回路における駆動用ＴＦＴのゲート電位Ｖｇ、ドレイン電位Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示す波形図である。
【図６】上記第１の実施形態における電圧発生器（制御電圧Ｖｃを生成する部分）の構成を示す回路図である。
【図７】図６に示した電圧発生器の動作タイミングを示す波形図である。
【図８】図６に示した電圧発生器におけるＰｃｈトランジスタＱ１のゲート電位ＶｇｐおよびＮｃｈトランジスタＱ３のゲート電位Ｖｇｎの変化をシミュレーションした結果を示す波形図である。
【図９】図６に示した電圧発生器におけるＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最良の条件（移動度最大、閾値最小）に設定して、ＰｃｈトランジスタＱ１４のソース・ドレイン間電流Ｉｐ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電圧発生器の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。
【図１０】図６に示した電圧発生器におけるＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最悪の条件（移動度最小、閾値最大）に設定して、ＰｃｈトランジスタＱ１４のソース・ドレイン間電流Ｉｐ、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電圧発生器の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。
【図１１】本発明の第２の実施形態に係る表示装置における電圧発生器の構成を示す回路図である。
【図１２】図１１に示した電圧発生器におけるＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最良の条件（移動度最大、閾値最小）に設定して、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電圧発生器の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。
【図１３】図１１に示した電圧発生器におけるＰｃｈトランジスタとＮｃｈトランジスタの閾値・移動度を最悪の条件（移動度最小、閾値最大）に設定して、ＮｃｈトランジスタＱ１７のソース・ドレイン間電流Ｉｎ、および電圧発生器の出力電圧Ｖｃの変化をシミュレーションした結果を示す波形図である。
【図１４】上記第１および第２の実施形態における画素回路の第１の変形例であるカラー画像表示用の画素回路の構成を示す回路図である。
【図１５】上記第１および第２の実施形態における画素回路の第２の変形例であるカラー画像表示用の画素回路の構成を示す回路図である。
【図１６】図１５に示した第２の変形例に係る画素回路におけるコンデンサの構成を示すレイアウト図である。
【図１７】上記第１および第２の実施形態における画素回路の第３の変形例であるカラー画像表示用の画素回路の構成を示す回路図である。
【図１８】上記第１および第２の実施形態における画素回路の第４の変形例であるカラー画像表示用の画素回路の構成を示す回路図である。
【図１９】図１８に示した画素回路のためのコンデンサの構成を示すレイアウト図である。
【図２０】従来の表示装置で用いられている電圧発生器としての駆動電圧供給回路の構成例を示す回路図である。
【図２１】図２０に示した駆動電圧供給回路で使用されるオペアンプの構成例を示す回路図である。
【図２２】液晶表示装置のデータドライバにおいて使用される従来の電圧ホロワの構成例を示す回路図である。
【符号の説明】
【０１１２】
３１ …表示部
３２ …ソースドライバ回路
３３ …第１のゲートドライバ回路
３８ …第２のゲートドライバ回路
３４，３９ …シフトレジスタ回路
３５ …レジスタ回路
３６ …ラッチ
３７，４０ …アナログスイッチ回路
４１，４１ｂ…電圧発生器
４４ …分圧回路
４５ …比較回路
４６ …インバータ
４７，４７ｖ…電流供給回路
１００ …表示制御回路
３００ …表示パネル
５００ …電源回路
Ａ（ｉ，ｊ）…画素回路（ｉ＝１〜ｍ、ｊ＝１〜ｎ）
ＳＬｊ …ソース配線（ｊ＝１〜ｎ）
ＧＬｉ …ゲート配線（ｉ＝１〜ｍ）
ＰＬｉ …制御配線（ｉ＝１〜ｍ）
ＶＬｐ …電源配線
ＵＬｉ …電位配線（ｉ＝１〜ｍ）
Ｔ１ …第１の入力端子
Ｔ２ …第２の入力端子
Ｔｏｕｔ …出力端子
Ｑ１ …Ｐｃｈトランジスタ（第１のトランジスタ）
Ｑ２ …Ｐｃｈトランジスタ（第４のスイッチング素子）
Ｑ３ …Ｎｃｈトランジスタ（第２のトランジスタ）
Ｑ４ …Ｎｃｈトランジスタ（第１のスイッチング素子）
Ｑ５ …Ｎｃｈトランジスタ（第５のスイッチング素子）
Ｑ６ …Ｎｃｈトランジスタ（スイッチング素子）
Ｑ７ …Ｎｃｈトランジスタ（スイッチング素子）
Ｑ８ …Ｎｃｈトランジスタ（第２のスイッチング素子）
Ｑ９ …Ｐｃｈトランジスタ（第３のスイッチング素子）
Ｃ１，Ｃ３ …コンデンサ（ゲート・ソース間コンデンサ）
Ｃ２，Ｃ４ …コンデンサ（入力用コンデンサ）
【特許請求の範囲】
【請求項１】
第１および第２の入力端子と当該第２の入力端子に接続された出力端子とを有し、当該第１の入力端子に与えられる電圧に略等しい電圧を当該出力端子から出力する電圧ホロワであって、
前記第１の入力端子に与えられる第１の入力電圧と前記第２の入力端子に与えられる第２の入力電圧とを比較する比較回路と、
前記出力端子から電流を供給する電流供給回路とを備え、
前記比較回路は、
前記第１の入力電圧と前記第２の入力電圧とを比較する電界効果トランジスタと、
前記電界効果トランジスタの閾値電圧を補償する閾値補償回路とを含み、
前記電流供給回路は、前記比較回路の出力電圧に基づき、前記第２の入力電圧が前記第１の入力電圧よりも高いときには前記出力端子の電圧を低下させ、前記第２の入力電圧が前記第１の入力電圧よりも低いときには前記出力端子の電圧を上昇させることを特徴とする、電圧ホロワ。
【請求項２】
前記比較回路は、前記電界効果トランジスタとして第１のトランジスタを含み、
前記閾値補償回路は、
前記第１のトランジスタのゲート端子とソース端子との間に接続された第１のコンデンサと、
前記第１のトランジスタのゲート端子に一端が接続された第２のコンデンサと、
前記第１のトランジスタのゲート端子とドレイン端子との間に接続された第１のスイッチング素子と、
前記第２のコンデンサの他端と前記第１の入力端子との間に接続され、前記第１のスイッチング素子と連動してオン／オフする第２のスイッチング素子と、
前記第２のコンデンサの他端と前記第２の入力端子との間に接続され、前記第１のスイッチング素子と相反的にオン／オフする第３のスイッチング素子と
を含むことを特徴とする、請求項１に記載の電圧ホロワ。
【請求項３】
前記比較回路は、
前記第１のトランジスタとチャネル形の異なる前記電界効果トランジスタとしての第２のトランジスタと、
前記第１のトランジスタのドレイン端子と前記第２のトランジスタのドレイン端子との間に接続され、前記第１のスイッチング素子がオンしているときにオフ状態となる第４のスイッチング素子とを更に含み
前記閾値補償回路は、
前記第２のトランジスタのゲート端子とソース端子との間に接続された第３のコンデンサと、
前記第２のトランジスタのゲート端子と前記第２のコンデンサの前記他端との間に接続された第４のコンデンサと
前記第２のトランジスタのゲート端子とドレイン端子との間に接続され、前記第１のスイッチング素子と連動してオン／オフする第５のスイッチング素子と
を更に含むことを特徴とする、請求項２に記載の電圧ホロワ。
【請求項４】
前記電流供給回路は、前記出力端子から電流を供給するための電界効果トランジスタである第３のトランジスタを含むことを特徴とする、請求項１から３までのいずれか１項に記載の電圧ホロワ。
【請求項５】
前記電流供給回路は、前記第３のトランジスタとチャネル形の異なる電界効果トランジスタであって前記第３のトランジスタと共にインバータ回路を構成する第４のトランジスタを更に含むことを特徴とする、請求項４に記載の電圧ホロワ。
【請求項６】
前記第１乃至第４のトランジスタおよび前記第１乃至第５のスイッチング素子は薄膜トランジスタであることを特徴とする、請求項５に記載の電圧ホロワ。
【請求項７】
前記閾値補償回路は、
前記電界効果トランジスタのゲート端子とソース端子との間に接続されたゲート・ソース間コンデンサと、前記電界効果トランジスタのゲート端子に一端が接続された入力用コンデンサとを含み、
第１の所定期間に、前記ゲート・ソース間コンデンサを前記電界効果トランジスタの閾値電圧に等しい電圧に充電すると共に前記入力用コンデンサを前記第１の入力電圧と前記電界効果トランジスタの閾値電圧との差に等しい電圧に充電し、
前記第１の所定期間後の第２の所定期間に、前記第２の入力電圧を前記入力用コンデンサの他端に与え、
前記電界効果トランジスタは、前記第１の入力電圧と前記第２の入力電圧との比較結果を示す電圧を前記第２の所定期間に出力することを特徴とする、請求項１に記載の電圧ホロワ。
【請求項８】
請求項１から７までのいずれか１項に記載の電圧ホロワを備えることを特徴とする表示装置。
【請求項９】
電圧発生器を備えた表示装置であって、
前記電圧発生器は、
請求項１から７までのいずれか１項に記載の電圧ホロワと、
前記第１の入力電圧を生成する分圧回路と
を含むことを特徴とする表示装置。
【請求項１０】
前記分圧回路は、前記第１の入力電圧を決定する第１および第２の抵抗素子を含むことを特徴とする、請求項９に記載の表示装置。
【請求項１】
第１および第２の入力端子と当該第２の入力端子に接続された出力端子とを有し、当該第１の入力端子に与えられる電圧に略等しい電圧を当該出力端子から出力する電圧ホロワであって、
前記第１の入力端子に与えられる第１の入力電圧と前記第２の入力端子に与えられる第２の入力電圧とを比較する比較回路と、
前記出力端子から電流を供給する電流供給回路とを備え、
前記比較回路は、
前記第１の入力電圧と前記第２の入力電圧とを比較する電界効果トランジスタと、
前記電界効果トランジスタの閾値電圧を補償する閾値補償回路とを含み、
前記電流供給回路は、前記比較回路の出力電圧に基づき、前記第２の入力電圧が前記第１の入力電圧よりも高いときには前記出力端子の電圧を低下させ、前記第２の入力電圧が前記第１の入力電圧よりも低いときには前記出力端子の電圧を上昇させることを特徴とする、電圧ホロワ。
【請求項２】
前記比較回路は、前記電界効果トランジスタとして第１のトランジスタを含み、
前記閾値補償回路は、
前記第１のトランジスタのゲート端子とソース端子との間に接続された第１のコンデンサと、
前記第１のトランジスタのゲート端子に一端が接続された第２のコンデンサと、
前記第１のトランジスタのゲート端子とドレイン端子との間に接続された第１のスイッチング素子と、
前記第２のコンデンサの他端と前記第１の入力端子との間に接続され、前記第１のスイッチング素子と連動してオン／オフする第２のスイッチング素子と、
前記第２のコンデンサの他端と前記第２の入力端子との間に接続され、前記第１のスイッチング素子と相反的にオン／オフする第３のスイッチング素子と
を含むことを特徴とする、請求項１に記載の電圧ホロワ。
【請求項３】
前記比較回路は、
前記第１のトランジスタとチャネル形の異なる前記電界効果トランジスタとしての第２のトランジスタと、
前記第１のトランジスタのドレイン端子と前記第２のトランジスタのドレイン端子との間に接続され、前記第１のスイッチング素子がオンしているときにオフ状態となる第４のスイッチング素子とを更に含み
前記閾値補償回路は、
前記第２のトランジスタのゲート端子とソース端子との間に接続された第３のコンデンサと、
前記第２のトランジスタのゲート端子と前記第２のコンデンサの前記他端との間に接続された第４のコンデンサと
前記第２のトランジスタのゲート端子とドレイン端子との間に接続され、前記第１のスイッチング素子と連動してオン／オフする第５のスイッチング素子と
を更に含むことを特徴とする、請求項２に記載の電圧ホロワ。
【請求項４】
前記電流供給回路は、前記出力端子から電流を供給するための電界効果トランジスタである第３のトランジスタを含むことを特徴とする、請求項１から３までのいずれか１項に記載の電圧ホロワ。
【請求項５】
前記電流供給回路は、前記第３のトランジスタとチャネル形の異なる電界効果トランジスタであって前記第３のトランジスタと共にインバータ回路を構成する第４のトランジスタを更に含むことを特徴とする、請求項４に記載の電圧ホロワ。
【請求項６】
前記第１乃至第４のトランジスタおよび前記第１乃至第５のスイッチング素子は薄膜トランジスタであることを特徴とする、請求項５に記載の電圧ホロワ。
【請求項７】
前記閾値補償回路は、
前記電界効果トランジスタのゲート端子とソース端子との間に接続されたゲート・ソース間コンデンサと、前記電界効果トランジスタのゲート端子に一端が接続された入力用コンデンサとを含み、
第１の所定期間に、前記ゲート・ソース間コンデンサを前記電界効果トランジスタの閾値電圧に等しい電圧に充電すると共に前記入力用コンデンサを前記第１の入力電圧と前記電界効果トランジスタの閾値電圧との差に等しい電圧に充電し、
前記第１の所定期間後の第２の所定期間に、前記第２の入力電圧を前記入力用コンデンサの他端に与え、
前記電界効果トランジスタは、前記第１の入力電圧と前記第２の入力電圧との比較結果を示す電圧を前記第２の所定期間に出力することを特徴とする、請求項１に記載の電圧ホロワ。
【請求項８】
請求項１から７までのいずれか１項に記載の電圧ホロワを備えることを特徴とする表示装置。
【請求項９】
電圧発生器を備えた表示装置であって、
前記電圧発生器は、
請求項１から７までのいずれか１項に記載の電圧ホロワと、
前記第１の入力電圧を生成する分圧回路と
を含むことを特徴とする表示装置。
【請求項１０】
前記分圧回路は、前記第１の入力電圧を決定する第１および第２の抵抗素子を含むことを特徴とする、請求項９に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００６−１３３４４４（Ｐ２００６−１３３４４４Ａ）
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００４−３２１５９９（Ｐ２００４−３２１５９９）
【出願日】平成１６年１１月５日（２００４．１１．５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願日】平成１６年１１月５日（２００４．１１．５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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