電源シーケンス回路
【課題】出力段にＦＥＴを備えたオープンドレインのシーケンサＩＣのプルアップ抵抗の抵抗値を大きくしても、電源ユニットを確実に動作させることができる電源シーケンス回路を提供する。
【解決手段】起動信号ＥＮがハイレベルになったとき、タイミング発生回路１２が順次遅延パルスｔｐ１、ｔｐ２、ｔｐ３を発生し、シーケンス制御回路１３がＦＥＴ１４、１５、１６を順次オフにする。これにより、ＤＣ／ＤＣコンバータ２、３が順次駆動される。次に、ＦＥＴ１６がオフし、アンド回路５の出力端子がハイレベルとなった場合、ＤＣ／ＤＣコンバータ４が駆動されるとともに、デジトラ６、出力ＦＥＴ７がオンし、電源電圧の＋１２Ｖがそのまま出力される。
【解決手段】起動信号ＥＮがハイレベルになったとき、タイミング発生回路１２が順次遅延パルスｔｐ１、ｔｐ２、ｔｐ３を発生し、シーケンス制御回路１３がＦＥＴ１４、１５、１６を順次オフにする。これにより、ＤＣ／ＤＣコンバータ２、３が順次駆動される。次に、ＦＥＴ１６がオフし、アンド回路５の出力端子がハイレベルとなった場合、ＤＣ／ＤＣコンバータ４が駆動されるとともに、デジトラ６、出力ＦＥＴ７がオンし、電源電圧の＋１２Ｖがそのまま出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器の複数の構成ユニットへの電源投入及び電源遮断の順序を規定する電源シーケンス回路に関する。
【背景技術】
【０００２】
複写機能、ファクシミリ機能、プリント機能、スキャナ機能等を有するデジタル複合機等の電子機器では、電源は複数の電源ユニットに分割され、各電源ユニットから各構成ユニットに電力が供給される。それぞれの構成ユニットに電源を供給するシーケンス、及び、それぞれの構成ユニットの電源を遮断するシーケンスは予め定められている。
【０００３】
例えば、ＣＰＵを正常に動作させるには、ある一定電圧レベル以上の電圧値が必要とされるが、電源スイッチを投入した直後の立ち上がり途中においては、電源電圧が当該必要レベルに達しない。このため、ＣＰＵの動作が不安定となって、ＣＰＵから異常信号が出力され、この異常信号に基づいて周辺装置が誤動作する可能性がある。したがって、ＣＰＵのロジック電源が安定するまでの間、周辺装置への電源供給を停止し、ロジック電源が一定電圧レベルに達した段階で周辺装置への電源供給を開始する必要がある。
【０００４】
また、電源スイッチをＯＦＦする場合には、上記とは逆に、周辺装置への電源供給が停止された後に、ＣＰＵへの電源供給が停止されるように制御する必要がある。
このように複数の構成ユニットへの電源投入及び電源遮断の順序を規定するシーケンス制御を実現するために、シーケンサＩＣが用いられている（例えば、特許文献１参照）。
【０００５】
一方、シーケンス制御を実現するシーケンサＩＣとして、出力段の電界効果トランジスタ（以下、ＦＥＴという）がオープンドレインで用いられ、出力端子にプルアップ抵抗が接続されているものがある。すなわち、オープンドレインの出力端子は周辺回路の状況やノイズなどによって電圧が変動しやすいので、プルアップ抵抗により出力電圧を安定させるとともに、外部端子の出力レベルをシーケンサＩＣの電源電圧より高い電圧レベルにする。
【０００６】
図３は出力段にＦＥＴを備えたシーケンサＩＣを使用した従来の電源シーケンス回路を示す図であり、図に示すように、シーケンサＩＣ２１の出力段のＦＥＴ２２のドレインが抵抗Ｒを介して電源Ｖccに接続されている。また、抵抗Ｒのドレイン側がＤＣ／ＤＣコンバータ２３のイネーブル端子ＥＮ、及び、デジタルトランジスタ（以下、デジトラという）２４のベースに接続されている。このデジトラ２４は、図に示すように、ベースに電圧をかけるだけでデジタル的にオン、オフできる抵抗内蔵トランジスタである。
【０００７】
そして、シーケンサＩＣ２１の出力段のＦＥＴ２２がオフとなった場合、ＤＣ／ＤＣコンバータ２３のイネーブル端子ＥＮがハイレベルとなるので、ＤＣ／ＤＣコンバータ２３が駆動される。これと同時に、デジトラ２４のベースがハイレベルとなり、デジトラ２４がオンするので、このデジトラ２４に連動してスイッチング素子（ＦＥＴ）２５がオンし、ユニットに電源が供給される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６４−９０６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように、出力ピンがオープンドレインとなっているシーケンサＩＣでは、出力ピンをＩＣ外部でプルアップしてＤＣ／ＤＣコンバータのイネーブルピン等に接続することにより、電源電圧を順次オンしていく。しかしながら、プルアップ抵抗の抵抗値が小さい場合、ＤＣ／ＤＣコンバータあるいはデジトラに十分な電流が流れ、確実に作動させることができるが、プルアップ抵抗に比較的大きな電流が流れ続け、消費エネルギーが大きくなってしまう。
【００１０】
一方、プルアップ抵抗の抵抗値を大きくすれば、消費エネルギーを少なくすることができるが、プルアップ抵抗の抵抗値が大きすぎる場合、電源ユニットを動作させることができない、という問題が生じる。すなわち、電源ユニットへの印加電圧はプルアップ抵抗とデジトラの内蔵抵抗で分圧されるため、電源ユニットへの印加電圧が低下する。このため、プルアップ抵抗の抵抗値が大きすぎる場合、ＤＣ／ＤＣコンバータあるいはデジトラに流れる電流が減少し、これらを動作させることができなくなる。
【００１１】
本発明は、上記の問題に鑑みてなされたもので、出力段にＦＥＴを備えたオープンドレインのシーケンサＩＣのプルアップ抵抗の抵抗値を大きくしても、電源ユニットを確実に動作させることができる電源シーケンス回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述の目的を達成するため、本発明の電源シーケンス回路は、オープンドレインのシーケンサＩＣと、前記シーケンサＩＣの出力端子をプルアップする抵抗と、前記出力端子に接続される電源ユニットとを備えた電源シーケンス回路において、前記抵抗の両端の電圧がそれぞれ入力されるアンド素子を備え、当該アンド素子の出力が前記電源ユニットに入力されることを特徴とする。
【００１３】
また、本発明の他の電源シーケンス回路は、上記の電源シーケンス回路において、前記電源ユニットが、デジタルトランジスタと、前記デジタルトランジスタに連動する、電界効果トランジスタ等のスイッチング素子とからなることを特徴とする。
また、本発明のさらに他の電源シーケンス回路は、上記のいずれかの電源シーケンス回路において、前記電源ユニットとしてＤＣ／ＤＣコンバータを備えていることを特徴とする。
【発明の効果】
【００１４】
本発明の電源シーケンス回路によれば、プルアップ抵抗の両端の電圧が入力されるアンド素子の出力がデジトラに入力されるので、電源ユニットに印加される電圧がプルアップ抵抗とデジトラの内蔵抵抗によって分圧されることを防止できる。したがって、出力段にＦＥＴを備えたオープンドレインのシーケンサＩＣのプルアップ抵抗の抵抗値を大きくすることができるので、プルアップ抵抗の消費電力を少なくできるとともに、電源ユニットを確実に動作させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の電源シーケンス回路の構成を示す図である。
【図２】図１の電源シーケンス回路の動作波形図である。
【図３】従来の電源シーケンス回路の構成を示す図である。
【実施例】
【００１６】
本発明の電源シーケンス回路について、図１の構成図により説明する。
この電源シーケンス回路は、シーケンサＩＣ１とＤＣ／ＤＣコンバータ２、３、４、アンド回路５、デジトラ６及びＦＥＴ７により構成されている。
【００１７】
シーケンサＩＣ１は、比較器１１、タイミング発生回路１２、シーケンス制御回路１３及び出力段ＦＥＴ１４、１５、１６により構成されている。比較器１１は起動信号ＥＮがハイレベルになったとき、タイミング発生回路１２にハイレベルの信号を入力する。タイミング発生回路１２は入力信号がハイレベルになってから所定の遅延時間ｔｄ１、ｔｄ２、ｔｄ３後に、順次遅延パルスｔｐ１、ｔｐ２、ｔｐ３を発生する。また、このタイミング信号発生器１２は、入力信号がローレベルになってから所定の遅延時間ｔｄ４、ｔｄ５、ｔｄ６後に、順次遅延パルスｔｐ４、ｔｐ５、ｔｐ６を発生する。シーケンス制御回路１３は、遅延パルスｔｐ１〜ｔｐ６に応答して、ＦＥＴ１４、１５、１６に駆動信号を出力する。
【００１８】
ＦＥＴ１４、１５、１６はドレインが外部出力端子に接続され、ソースがグランドに接続され、ゲートがシーケンス制御回路１３から信号を受ける入力端子に接続されている。そして、ＦＥＴ１４、１５、１６のドレインには、シーケンサＩＣ１の電源電圧より高い電圧レベルに接続された外付けのプルアップ抵抗Ｒ１、Ｒ２、Ｒ３が接続されている。ＦＥＴ１４、１５、１６のゲートにハイレベルが入力された場合、ＦＥＴ１４、１５、１６はオフし、外部端子は外付けプルアップ抵抗Ｒ１、Ｒ２、Ｒ３を介して、シーケンサＩＣ１の電源電圧より高い電圧レベルになる。また、ＦＥＴ１４、１５、１６のゲートにローレベルが入力された場合は、ＦＥＴ１４、１５、１６はオンし、外部端子はグランドレベルになる。
【００１９】
そして、プルアップ抵抗Ｒ１、Ｒ２とＦＥＴ１４、１５の接続点の電圧がＤＣ／ＤＣコンバータ２、３のイネーブル端子ＥＮに入力される。一方、プルアップ抵抗Ｒ３の両端の電圧はアンド回路５に入力され、このアンド回路５の出力がＤＣ／ＤＣコンバータ４のイネーブル端子ＥＮ及びデジトラ６に入力される。
【００２０】
ＤＣ／ＤＣコンバータ２、３、４は入力端子ＩＮに入力される電圧＋１２Ｖを電圧変換して降圧し、それぞれ＋３．３Ｖ、＋２．５Ｖ、＋１．２Ｖの電圧を出力する。また、出力ＦＥＴ７はデジトラ６がオンすることによりオンし、電源電圧の＋１２Ｖをそのまま出力する。
【００２１】
次に、図１の電源シーケンス回路の作用について、図２の動作波形図を用いて説明する。
図２（a）に示すように、起動信号ＥＮがハイレベルになったとき、比較器１１はタイミング発生回路１２にハイレベルの信号を入力する。これにより、タイミング発生回路１２は入力信号がハイレベルになってから遅延時間ｔｄ１、ｔｄ２、ｔｄ３後に順次遅延パルスｔｐ１、ｔｐ２、ｔｐ３を発生し、シーケンス制御回路１３に入力する。
【００２２】
タイミング発生回路１２から遅延パルスｔｐ１が入力された場合、シーケンス制御回路１３はＦＥＴ１４にハイレベルを出力するので、ＦＥＴ１４がオフとなる。これにより、図２（ｂ）に示すように、ＦＥＴ１４の出力端子ＦＬＡＧ１がハイレベルとなり、ＤＣ／ＤＣコンバータ２が駆動されるので、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋３．３Ｖの電圧が出力される。
【００２３】
同様に、タイミング発生回路１２から遅延パルスｔｐ２が入力された場合、シーケンス制御回路１３はＦＥＴ１５にハイレベルを出力するので、ＦＥＴ１５がオフとなる。これにより、図２（ｃ）に示すように、ＦＥＴ１５の出力端子ＦＬＡＧ２がハイレベルとなり、ＤＣ／ＤＣコンバータ３が駆動されるので、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋２．５Ｖの電圧が出力される。
【００２４】
一方、ＦＥＴ１６の出力端子ＦＬＡＧ３がローレベルのとき、アンド回路５の一方の入力端子はローレベル、他方の端子はハイレベルであるので、アンド回路５の出力はローレベルであり、デジトラ６はオンしていない。そして、タイミング発生回路１２から遅延パルスｔｐ３が入力された場合、シーケンス制御回路１３はＦＥＴ１６にハイレベルを出力するので、ＦＥＴ１６がオフとなる。これにより、図２（ｄ）に示すように、ＦＥＴ１６の出力端子ＦＬＡＧ３がハイレベルとなり、アンド回路５の二つの入力端子がハイレベルとなるので、アンド回路５の出力端子がハイレベルとなる。
【００２５】
アンド回路５の出力端子がハイレベルとなった場合、ＤＣ／ＤＣコンバータ４が駆動されるので、上記と同様に、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋１．２Ｖの電圧が出力される。また、アンド回路５の出力端子がハイレベルとなった場合、同時にデジトラ６がオンするので、出力ＦＥＴ７がオンし、電源電圧の＋１２Ｖがそのまま出力される。
【００２６】
そして、起動信号ＥＮがローレベルになった場合、比較器１１はタイミング発生回路１２にローレベルの信号を入力する。これにより、タイミング発生回路１２は入力信号がローレベルになってから遅延時間ｔｄ４、ｔｄ５、ｔｄ６後に順次遅延パルスｔｐ４、ｔｐ５、ｔｐ６を発生し、シーケンス制御回路１３に入力する。
【００２７】
タイミング発生回路１２から遅延パルスｔｐ４が入力された場合、シーケンス制御回路１３はＦＥＴ１６にローレベルを出力するので、ＦＥＴ１６がオンする。これにより、図２（ｄ）に示すように、ＦＥＴ１６の出力端子ＦＬＡＧ３がローレベルとなり、アンド回路５の一方の入力端子がローレベルとなるので、アンド回路５の出力端子がローレベルとなる。アンド回路５の出力端子がローレベルとなった場合、ＤＣ／ＤＣコンバータ４が駆動を停止するとともに、デジトラ６がオフするので、出力ＦＥＴ７もオフする。
【００２８】
また、タイミング発生回路１２から遅延パルスｔｐ５が入力された場合、シーケンス制御回路１３はＦＥＴ１５にローレベルを出力するので、ＦＥＴ１５がオンする。これにより、図２（ｃ）に示すように、ＦＥＴ１５の出力端子ＦＬＡＧ２がローレベルとなり、ＤＣ／ＤＣコンバータ３が駆動を停止する。
【００２９】
同様に、タイミング発生回路１２から遅延パルスｔｐ６が入力された場合、シーケンス制御回路１３はＦＥＴ１４にローレベルを出力するので、ＦＥＴ１４がオンする。これにより、図２（ｂ）に示すように、ＦＥＴ１４の出力端子ＦＬＡＧ１がローレベルとなり、ＤＣ／ＤＣコンバータ２が駆動を停止する。
【００３０】
以上のように、プルアップ抵抗Ｒ３の両端の電圧が入力されるアンド素子５の出力をデジトラ６に入力したので、ＤＣ／ＤＣコンバータ４及びデジトラ６に印加される電圧がプルアップ抵抗とデジトラの内蔵抵抗によって分圧されることを防止できる。このため、プルアップ抵抗の抵抗値を大きくすることができ、プルアップ抵抗の消費電力を少なくできるとともに、デジトラあるいはＤＣ／ＤＣコンバータを確実に動作させることができる。
【００３１】
なお、上記の実施例では、電源ユニットとして、デジトラ、ＤＣ／ＤＣコンバータを使用した例について説明したが、その他の電源ユニットを備えた電源シーケンス回路にも本発明を適用できる。
【符号の説明】
【００３２】
１ シーケンサＩＣ
２、３、４ ＤＣ／ＤＣコンバータ
５ アンド回路
６ デジトラ
７ ＦＥＴ
１１ 比較器
１２ タイミング信号発生器
１３ シーケンス制御回路
１４、１５、１６ 出力段ＦＥＴ
【技術分野】
【０００１】
本発明は、電子機器の複数の構成ユニットへの電源投入及び電源遮断の順序を規定する電源シーケンス回路に関する。
【背景技術】
【０００２】
複写機能、ファクシミリ機能、プリント機能、スキャナ機能等を有するデジタル複合機等の電子機器では、電源は複数の電源ユニットに分割され、各電源ユニットから各構成ユニットに電力が供給される。それぞれの構成ユニットに電源を供給するシーケンス、及び、それぞれの構成ユニットの電源を遮断するシーケンスは予め定められている。
【０００３】
例えば、ＣＰＵを正常に動作させるには、ある一定電圧レベル以上の電圧値が必要とされるが、電源スイッチを投入した直後の立ち上がり途中においては、電源電圧が当該必要レベルに達しない。このため、ＣＰＵの動作が不安定となって、ＣＰＵから異常信号が出力され、この異常信号に基づいて周辺装置が誤動作する可能性がある。したがって、ＣＰＵのロジック電源が安定するまでの間、周辺装置への電源供給を停止し、ロジック電源が一定電圧レベルに達した段階で周辺装置への電源供給を開始する必要がある。
【０００４】
また、電源スイッチをＯＦＦする場合には、上記とは逆に、周辺装置への電源供給が停止された後に、ＣＰＵへの電源供給が停止されるように制御する必要がある。
このように複数の構成ユニットへの電源投入及び電源遮断の順序を規定するシーケンス制御を実現するために、シーケンサＩＣが用いられている（例えば、特許文献１参照）。
【０００５】
一方、シーケンス制御を実現するシーケンサＩＣとして、出力段の電界効果トランジスタ（以下、ＦＥＴという）がオープンドレインで用いられ、出力端子にプルアップ抵抗が接続されているものがある。すなわち、オープンドレインの出力端子は周辺回路の状況やノイズなどによって電圧が変動しやすいので、プルアップ抵抗により出力電圧を安定させるとともに、外部端子の出力レベルをシーケンサＩＣの電源電圧より高い電圧レベルにする。
【０００６】
図３は出力段にＦＥＴを備えたシーケンサＩＣを使用した従来の電源シーケンス回路を示す図であり、図に示すように、シーケンサＩＣ２１の出力段のＦＥＴ２２のドレインが抵抗Ｒを介して電源Ｖccに接続されている。また、抵抗Ｒのドレイン側がＤＣ／ＤＣコンバータ２３のイネーブル端子ＥＮ、及び、デジタルトランジスタ（以下、デジトラという）２４のベースに接続されている。このデジトラ２４は、図に示すように、ベースに電圧をかけるだけでデジタル的にオン、オフできる抵抗内蔵トランジスタである。
【０００７】
そして、シーケンサＩＣ２１の出力段のＦＥＴ２２がオフとなった場合、ＤＣ／ＤＣコンバータ２３のイネーブル端子ＥＮがハイレベルとなるので、ＤＣ／ＤＣコンバータ２３が駆動される。これと同時に、デジトラ２４のベースがハイレベルとなり、デジトラ２４がオンするので、このデジトラ２４に連動してスイッチング素子（ＦＥＴ）２５がオンし、ユニットに電源が供給される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６４−９０６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように、出力ピンがオープンドレインとなっているシーケンサＩＣでは、出力ピンをＩＣ外部でプルアップしてＤＣ／ＤＣコンバータのイネーブルピン等に接続することにより、電源電圧を順次オンしていく。しかしながら、プルアップ抵抗の抵抗値が小さい場合、ＤＣ／ＤＣコンバータあるいはデジトラに十分な電流が流れ、確実に作動させることができるが、プルアップ抵抗に比較的大きな電流が流れ続け、消費エネルギーが大きくなってしまう。
【００１０】
一方、プルアップ抵抗の抵抗値を大きくすれば、消費エネルギーを少なくすることができるが、プルアップ抵抗の抵抗値が大きすぎる場合、電源ユニットを動作させることができない、という問題が生じる。すなわち、電源ユニットへの印加電圧はプルアップ抵抗とデジトラの内蔵抵抗で分圧されるため、電源ユニットへの印加電圧が低下する。このため、プルアップ抵抗の抵抗値が大きすぎる場合、ＤＣ／ＤＣコンバータあるいはデジトラに流れる電流が減少し、これらを動作させることができなくなる。
【００１１】
本発明は、上記の問題に鑑みてなされたもので、出力段にＦＥＴを備えたオープンドレインのシーケンサＩＣのプルアップ抵抗の抵抗値を大きくしても、電源ユニットを確実に動作させることができる電源シーケンス回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述の目的を達成するため、本発明の電源シーケンス回路は、オープンドレインのシーケンサＩＣと、前記シーケンサＩＣの出力端子をプルアップする抵抗と、前記出力端子に接続される電源ユニットとを備えた電源シーケンス回路において、前記抵抗の両端の電圧がそれぞれ入力されるアンド素子を備え、当該アンド素子の出力が前記電源ユニットに入力されることを特徴とする。
【００１３】
また、本発明の他の電源シーケンス回路は、上記の電源シーケンス回路において、前記電源ユニットが、デジタルトランジスタと、前記デジタルトランジスタに連動する、電界効果トランジスタ等のスイッチング素子とからなることを特徴とする。
また、本発明のさらに他の電源シーケンス回路は、上記のいずれかの電源シーケンス回路において、前記電源ユニットとしてＤＣ／ＤＣコンバータを備えていることを特徴とする。
【発明の効果】
【００１４】
本発明の電源シーケンス回路によれば、プルアップ抵抗の両端の電圧が入力されるアンド素子の出力がデジトラに入力されるので、電源ユニットに印加される電圧がプルアップ抵抗とデジトラの内蔵抵抗によって分圧されることを防止できる。したがって、出力段にＦＥＴを備えたオープンドレインのシーケンサＩＣのプルアップ抵抗の抵抗値を大きくすることができるので、プルアップ抵抗の消費電力を少なくできるとともに、電源ユニットを確実に動作させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の電源シーケンス回路の構成を示す図である。
【図２】図１の電源シーケンス回路の動作波形図である。
【図３】従来の電源シーケンス回路の構成を示す図である。
【実施例】
【００１６】
本発明の電源シーケンス回路について、図１の構成図により説明する。
この電源シーケンス回路は、シーケンサＩＣ１とＤＣ／ＤＣコンバータ２、３、４、アンド回路５、デジトラ６及びＦＥＴ７により構成されている。
【００１７】
シーケンサＩＣ１は、比較器１１、タイミング発生回路１２、シーケンス制御回路１３及び出力段ＦＥＴ１４、１５、１６により構成されている。比較器１１は起動信号ＥＮがハイレベルになったとき、タイミング発生回路１２にハイレベルの信号を入力する。タイミング発生回路１２は入力信号がハイレベルになってから所定の遅延時間ｔｄ１、ｔｄ２、ｔｄ３後に、順次遅延パルスｔｐ１、ｔｐ２、ｔｐ３を発生する。また、このタイミング信号発生器１２は、入力信号がローレベルになってから所定の遅延時間ｔｄ４、ｔｄ５、ｔｄ６後に、順次遅延パルスｔｐ４、ｔｐ５、ｔｐ６を発生する。シーケンス制御回路１３は、遅延パルスｔｐ１〜ｔｐ６に応答して、ＦＥＴ１４、１５、１６に駆動信号を出力する。
【００１８】
ＦＥＴ１４、１５、１６はドレインが外部出力端子に接続され、ソースがグランドに接続され、ゲートがシーケンス制御回路１３から信号を受ける入力端子に接続されている。そして、ＦＥＴ１４、１５、１６のドレインには、シーケンサＩＣ１の電源電圧より高い電圧レベルに接続された外付けのプルアップ抵抗Ｒ１、Ｒ２、Ｒ３が接続されている。ＦＥＴ１４、１５、１６のゲートにハイレベルが入力された場合、ＦＥＴ１４、１５、１６はオフし、外部端子は外付けプルアップ抵抗Ｒ１、Ｒ２、Ｒ３を介して、シーケンサＩＣ１の電源電圧より高い電圧レベルになる。また、ＦＥＴ１４、１５、１６のゲートにローレベルが入力された場合は、ＦＥＴ１４、１５、１６はオンし、外部端子はグランドレベルになる。
【００１９】
そして、プルアップ抵抗Ｒ１、Ｒ２とＦＥＴ１４、１５の接続点の電圧がＤＣ／ＤＣコンバータ２、３のイネーブル端子ＥＮに入力される。一方、プルアップ抵抗Ｒ３の両端の電圧はアンド回路５に入力され、このアンド回路５の出力がＤＣ／ＤＣコンバータ４のイネーブル端子ＥＮ及びデジトラ６に入力される。
【００２０】
ＤＣ／ＤＣコンバータ２、３、４は入力端子ＩＮに入力される電圧＋１２Ｖを電圧変換して降圧し、それぞれ＋３．３Ｖ、＋２．５Ｖ、＋１．２Ｖの電圧を出力する。また、出力ＦＥＴ７はデジトラ６がオンすることによりオンし、電源電圧の＋１２Ｖをそのまま出力する。
【００２１】
次に、図１の電源シーケンス回路の作用について、図２の動作波形図を用いて説明する。
図２（a）に示すように、起動信号ＥＮがハイレベルになったとき、比較器１１はタイミング発生回路１２にハイレベルの信号を入力する。これにより、タイミング発生回路１２は入力信号がハイレベルになってから遅延時間ｔｄ１、ｔｄ２、ｔｄ３後に順次遅延パルスｔｐ１、ｔｐ２、ｔｐ３を発生し、シーケンス制御回路１３に入力する。
【００２２】
タイミング発生回路１２から遅延パルスｔｐ１が入力された場合、シーケンス制御回路１３はＦＥＴ１４にハイレベルを出力するので、ＦＥＴ１４がオフとなる。これにより、図２（ｂ）に示すように、ＦＥＴ１４の出力端子ＦＬＡＧ１がハイレベルとなり、ＤＣ／ＤＣコンバータ２が駆動されるので、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋３．３Ｖの電圧が出力される。
【００２３】
同様に、タイミング発生回路１２から遅延パルスｔｐ２が入力された場合、シーケンス制御回路１３はＦＥＴ１５にハイレベルを出力するので、ＦＥＴ１５がオフとなる。これにより、図２（ｃ）に示すように、ＦＥＴ１５の出力端子ＦＬＡＧ２がハイレベルとなり、ＤＣ／ＤＣコンバータ３が駆動されるので、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋２．５Ｖの電圧が出力される。
【００２４】
一方、ＦＥＴ１６の出力端子ＦＬＡＧ３がローレベルのとき、アンド回路５の一方の入力端子はローレベル、他方の端子はハイレベルであるので、アンド回路５の出力はローレベルであり、デジトラ６はオンしていない。そして、タイミング発生回路１２から遅延パルスｔｐ３が入力された場合、シーケンス制御回路１３はＦＥＴ１６にハイレベルを出力するので、ＦＥＴ１６がオフとなる。これにより、図２（ｄ）に示すように、ＦＥＴ１６の出力端子ＦＬＡＧ３がハイレベルとなり、アンド回路５の二つの入力端子がハイレベルとなるので、アンド回路５の出力端子がハイレベルとなる。
【００２５】
アンド回路５の出力端子がハイレベルとなった場合、ＤＣ／ＤＣコンバータ４が駆動されるので、上記と同様に、入力端子ＩＮに入力される電圧＋１２Ｖが電圧変換されて降圧され、＋１．２Ｖの電圧が出力される。また、アンド回路５の出力端子がハイレベルとなった場合、同時にデジトラ６がオンするので、出力ＦＥＴ７がオンし、電源電圧の＋１２Ｖがそのまま出力される。
【００２６】
そして、起動信号ＥＮがローレベルになった場合、比較器１１はタイミング発生回路１２にローレベルの信号を入力する。これにより、タイミング発生回路１２は入力信号がローレベルになってから遅延時間ｔｄ４、ｔｄ５、ｔｄ６後に順次遅延パルスｔｐ４、ｔｐ５、ｔｐ６を発生し、シーケンス制御回路１３に入力する。
【００２７】
タイミング発生回路１２から遅延パルスｔｐ４が入力された場合、シーケンス制御回路１３はＦＥＴ１６にローレベルを出力するので、ＦＥＴ１６がオンする。これにより、図２（ｄ）に示すように、ＦＥＴ１６の出力端子ＦＬＡＧ３がローレベルとなり、アンド回路５の一方の入力端子がローレベルとなるので、アンド回路５の出力端子がローレベルとなる。アンド回路５の出力端子がローレベルとなった場合、ＤＣ／ＤＣコンバータ４が駆動を停止するとともに、デジトラ６がオフするので、出力ＦＥＴ７もオフする。
【００２８】
また、タイミング発生回路１２から遅延パルスｔｐ５が入力された場合、シーケンス制御回路１３はＦＥＴ１５にローレベルを出力するので、ＦＥＴ１５がオンする。これにより、図２（ｃ）に示すように、ＦＥＴ１５の出力端子ＦＬＡＧ２がローレベルとなり、ＤＣ／ＤＣコンバータ３が駆動を停止する。
【００２９】
同様に、タイミング発生回路１２から遅延パルスｔｐ６が入力された場合、シーケンス制御回路１３はＦＥＴ１４にローレベルを出力するので、ＦＥＴ１４がオンする。これにより、図２（ｂ）に示すように、ＦＥＴ１４の出力端子ＦＬＡＧ１がローレベルとなり、ＤＣ／ＤＣコンバータ２が駆動を停止する。
【００３０】
以上のように、プルアップ抵抗Ｒ３の両端の電圧が入力されるアンド素子５の出力をデジトラ６に入力したので、ＤＣ／ＤＣコンバータ４及びデジトラ６に印加される電圧がプルアップ抵抗とデジトラの内蔵抵抗によって分圧されることを防止できる。このため、プルアップ抵抗の抵抗値を大きくすることができ、プルアップ抵抗の消費電力を少なくできるとともに、デジトラあるいはＤＣ／ＤＣコンバータを確実に動作させることができる。
【００３１】
なお、上記の実施例では、電源ユニットとして、デジトラ、ＤＣ／ＤＣコンバータを使用した例について説明したが、その他の電源ユニットを備えた電源シーケンス回路にも本発明を適用できる。
【符号の説明】
【００３２】
１ シーケンサＩＣ
２、３、４ ＤＣ／ＤＣコンバータ
５ アンド回路
６ デジトラ
７ ＦＥＴ
１１ 比較器
１２ タイミング信号発生器
１３ シーケンス制御回路
１４、１５、１６ 出力段ＦＥＴ
【特許請求の範囲】
【請求項１】
オープンドレインのシーケンサＩＣと、前記シーケンサＩＣの出力端子をプルアップする抵抗と、前記出力端子に接続される電源ユニットとを備えた電源シーケンス回路において、
前記抵抗の両端の電圧がそれぞれ入力されるアンド素子を備え、当該アンド素子の出力が前記電源ユニットに入力されることを特徴とする電源シーケンス回路。
【請求項２】
請求項１に記載された電源シーケンス回路において、
前記電源ユニットが、デジタルトランジスタと、前記デジタルトランジスタに連動するスイッチング素子とからなることを特徴とする電源シーケンス回路。
【請求項３】
請求項１または請求項２に記載された電源シーケンス回路において、
前記電源ユニットとしてＤＣ／ＤＣコンバータを備えていることを特徴とする電源シーケンス回路。
【請求項１】
オープンドレインのシーケンサＩＣと、前記シーケンサＩＣの出力端子をプルアップする抵抗と、前記出力端子に接続される電源ユニットとを備えた電源シーケンス回路において、
前記抵抗の両端の電圧がそれぞれ入力されるアンド素子を備え、当該アンド素子の出力が前記電源ユニットに入力されることを特徴とする電源シーケンス回路。
【請求項２】
請求項１に記載された電源シーケンス回路において、
前記電源ユニットが、デジタルトランジスタと、前記デジタルトランジスタに連動するスイッチング素子とからなることを特徴とする電源シーケンス回路。
【請求項３】
請求項１または請求項２に記載された電源シーケンス回路において、
前記電源ユニットとしてＤＣ／ＤＣコンバータを備えていることを特徴とする電源シーケンス回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−２０６３８２（Ｐ２０１０−２０６３８２Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−４８０８０（Ｐ２００９−４８０８０）
【出願日】平成２１年３月２日（２００９．３．２）
【出願人】（０００００６２９７）村田機械株式会社 (4,916)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月２日（２００９．３．２）
【出願人】（０００００６２９７）村田機械株式会社 (4,916)
【Ｆターム（参考）】
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