電荷蓄積型メモリ
【課題】 メモリセルの微細化を図った電荷蓄積型メモリを提供する。
【解決手段】 第１の障壁層２と電荷蓄積層３と第２の障壁層４を酸化アルミニウムで構成し、且つ電荷蓄積層３を１〜９原子層の範囲内の厚みとし、且つ前記電荷蓄積層３にはアルミニウム原子を化学量論的に過剰に存在させ、メモリセルのサイズが１０ｎｍ角のときその電荷蓄積層３にアルミニウム原子の局在準位を５０個超えるように持たせる。
【解決手段】 第１の障壁層２と電荷蓄積層３と第２の障壁層４を酸化アルミニウムで構成し、且つ電荷蓄積層３を１〜９原子層の範囲内の厚みとし、且つ前記電荷蓄積層３にはアルミニウム原子を化学量論的に過剰に存在させ、メモリセルのサイズが１０ｎｍ角のときその電荷蓄積層３にアルミニウム原子の局在準位を５０個超えるように持たせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型半導体装置において、ゲート絶縁膜中に電子を蓄積することによりメモリ機能を持たせた電荷蓄積型メモリに関するものである。
【背景技術】
【０００２】
従来から知られている電荷蓄積型メモリの動作について説明する。この種のメモリとしては、浮遊ゲート電極に電子を蓄積するＥＥＰＲＯＭ（フラッシュメモリ）が良く知られている（例えば、非特許文献１参照）。この浮遊ゲート電極型フラッシュメモリは、例えば、図６に示すように、ｐ型シリコン基板１０１上に、８ｎｍ厚のＳｉＯ2からなるトンネル障壁層１０２、１００ｎｍ厚のｎ型ポリシリコンからなる浮遊ゲート１０３、１５ｎｍ厚のＳｉＯ2からなるブロック障壁層１０４、およびゲート電極１０５を順次積層した構造である。ソースおよびドレインは省略した。ここでは、浮遊ゲート１０３に蓄えた電子がトンネル障壁層１０２を介して抜け出さないようにするために、そのトンネル障壁層１０２を８ｎｍ厚程度より薄くすることができず、そのため書き込み、消去の低電圧化や微細化に限界があった。
【０００３】
この浮遊ゲート電極型フラッシュメモリの欠点を改善する次世代のメモリとして、窒化シリコン（Ｓｉ3Ｎ4）を電荷蓄積層として用いるＳＯＮＯＳ（Semiconductor-Oxide-Nitride-Oxide-Semiconductor）メモリ（例えば、非特許文献１参照）が注目を集めている。このＳＯＮＯＳメモリは、電荷蓄積の方法として、空間的に局在したトラップ準位を用い
るために、トラップメモリとも呼ばれている。このトラップメモリは、例えば図７に示すように、ｐ型シリコン基板１１１上に、４．５ｎｍ厚のＳｉＯ2からなるトンネル障壁層１１２、４．５ｎｍ厚のＳｉ3Ｎ4からなるトラップ層（電荷蓄積層）１１３、１０ｎｍ厚のＳｉＯ2からなるブロック障壁層１１４、およびｎ型ポリシリコンゲート電極１１５を順次積層した構造である。ソースおよびドレインは省略した。このトラップメモリのトラップ層（電荷蓄積層）１１３としては、Ｓｉ3Ｎ4の他に酸化アルミニウム（Ａｌ2Ｏ3）を用いる構造についても、メモリとして極めて良好なデータ保持特性を持つという最近の研究報告がある（例えば、非特許文献２）。
【０００４】
さて、浮遊ゲート電極型フラッシュメモリもトラップメモリ（ＳＯＮＯＳ）も、電荷蓄積層に電子を注入することによりトランジスタのしきい値電圧を変化させ、これにより電流が流れるか流れないかでメモリの”１”，”０”を判定するものである。
【０００５】
図８は、トラップメモリにおいて、ｐ型シリコン基板１１１に２０Ｖを印加し、ｎ型ポリシリコンゲート電極１１５を０Ｖに設定し、ソース１１６とドレイン１１７をオープンにして、トラップ層（電荷蓄積層）１１３からｐ型シリコン基板１１１へ電子を引き出すことにより、しきい値電圧を負（“１”）に設定する時の電子の運動の様子を示している。この動作をメモリの消去と呼んでいる。
【０００６】
一方、図９は、ｐ型シリコン基板１１１とソース１１６とドレイン１１７を０Ｖに設定し、ｎ型ポリシリコンゲート電極１１５に２０Ｖを印加して、ｐ型シリコン基板１１１からトラップ層（電荷蓄積層）１１３に電子を注入することにより、しきい値電圧を正（“０”）に設定する時の電子の運動の様子を示している。この動作をメモリの書き込みと呼んでいる。
【０００７】
図１０は、電子を注入することにより設定した浮遊ゲート電極型フラッシュメモリ又はトラップメモリ（ＳＯＮＯＳ）のメモリセルのしきい値分布を示している。ワード線（ゲート電極）の電圧が０Ｖの時に“１”の状態であればメモリセルに電流が流れ、“０”の状態であれば、電流が流れない。電流が流れるか流れないかにより、“１”と“０”の状態を区別している。したがって、１個のメモリセルは１ビットのデータを記憶することができる。
【０００８】
さて、図７に示したようなＳｉ3Ｎ4のトラップ層（電荷蓄積層）を用いるトラップメモリの場合には、局在準位に電子を蓄積させている。通常のトラップメモリの場合に、最近接の局在準位の相互間距離は、５ｎｍ程度であることが知られている。この場合は１０年程度のデータ保持特性が得られている。
【０００９】
次に、発明者はＥＣＲスパッタにより作製した酸化アルミニウムをトラップ層（電荷蓄積層）とするメモリを作成したので、これについて詳しく説明する。ＥＣＲスパッタにより酸化アルミニウム層を堆積する場合、堆積時の酸素流量を４ｓｃｃｍから６．６ｓｃｃｍの範囲に設定すると、局在順位の極めて少ない良質な化学量論的組成（Ａｌ2Ｏ3）の層を形成でき、さらにその酸素流量を２ｓｃｃｍ程度に低下すると化学量論的組成よりもＡｌが過剰の組成Ａｌ2+XＯ3（Ｘ＞０）となり、これを電荷蓄積層としたメモリが実現できた（特願２００３−４２２１２７、特願２００４−０３２８４９）。
【００１０】
今回、作製したトラップメモリの全体構造を図１１に示す。Ｐ型シリコン基板１２１の上面に、第１の障壁層１２２として５．５ｓｃｃｍの酸素流量によりＡｌ2Ｏ3を４．５ｎｍ厚成長し、次に酸素流量を減らし２．５ｓｃｃｍの酸素流量によりＡｌ過剰のトラップ層（電荷蓄積層）１２３を４．５ｎｍ厚成長し、次に第２の障壁層１２４として５．５ｓｃｃｍの酸素流量により、Ａｌ2Ｏ3を１５ｎｍ厚成長した。ゲート電極１２５は、Ａｌを蒸着する事により形成している。
【００１１】
図１２Ａに、図１１の構造のダイオードのＣ−Ｖ特性を示す。メモリセルの大きさは２００μｍ角である。この場合、トラップ層（電荷蓄積層）１２３には、局在準位が数多く生成されて、Ｃ−Ｖ特性において、電荷蓄積効果によるヒステリシスが生じている。±５Ｖの最大バイアス電圧時のＣ−Ｖ曲線のヒステリシスのウィンドウ幅は、約１．６Ｖである。参考のために、図１２Ｂに電荷蓄積層を通常のＡｌ2Ｏ3とした膜のＣ−Ｖ特性を示す。ヒステリシスが生じないことがわかる。
【００１２】
次に、図１３にトラップ層（電荷蓄積層）１２３を生成する際の酸素流量が２．５ｓｃｃｍと４ｓｃｃｍおよび５．５ｓｃｃｍの場合について、印加電圧とヒステリシスのウィンドウ幅との関係を示す。２．５ｓｃｃｍでは２個のサンプルについて行った。明らかに、酸素流量が小さい２．５ｓｃｃｍのメモリの方が小さい印加電圧で、大きなヒステリシスのウィンドウ幅が得られることが分かった。
【００１３】
次に、データ保持特性について示す。前記の図１１のダイオードにおいて、ゲート電極１２５に印加する電圧を０Ｖとした時に、容量値の大きい状態をＡ、容量値の小さい状態をＢとする（図１２）。図１４は、状態ＡのとＢの容量値の時間変化を示したものである。状態Ａは２時間経過後も殆ど値が変化しない。次に、状態をＢとして容量値の変化を調べると、同様に２時間経過後も殆ど値が変化しない。この結果から、１０年（３×１０8秒）後にも十分大きなマージンがとれることが予想される。
【００１４】
この様に、第１の障壁層１２２に欠陥の少ない高品質Ａｌ2Ｏ3膜を用いた為、良好な電荷保持特性が得られた。また、電荷蓄積層１２３として、酸素流量を減らし、Ａｌ過剰としたＡｌ2+XＯ3膜を用いることにより、局在準位の数が増え、メモリとして極めて良好な動作をすることが明らかとなった。
【００１５】
以上は、ＥＣＲスパッタ法を用いた作製方法について詳しく述べたが、本構造は、ＥＣＲスパッタ法で堆積した膜に限らず、障壁層の要求条件を満たす高品質のＡｌ2０3膜と、電荷蓄積層を形成する為のＡｌを過剰としたＡｌ2+XＯ3膜（Ｘ＞０）があれば良い。
【００１６】
【非特許文献１】日経エレクトロニクス、２００５年１月１７日号、９８頁
【非特許文献２】T.Sugizaki et al.,"Novel Multi-bit SONOS Type Flash Memory Using a High-k Charge Trapping Layer",2003 Symposium on VLSI Technology Digest of Technical Papers,Page 27-28.
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、現在の最先端のメモリセルのサイズは９０ｎｍ角であるが、今後、メモリセルのサイズが一層微細化されてメモリが大容量化され、トラップメモリにおいては、２０ｎｍ角程度のメモリセルも実現されると考えられる。このとき、２０ｎｍ角程度のメモリセルにおいて、少なくとも何個の局在準位を電荷蓄積層に配置すれば良いかという問題は、明確にされていなかった。
【００１８】
本発明の目的は、２０ｎｍ角程度かそれより小さいメモリセルにおいて電荷蓄積層に必要な局在準位の数を明らかにし、メモリセルの微細化を実現可能とした電荷蓄積型メモリを提供することである。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、請求項１にかかる発明の電荷蓄積型メモリは、半導体基板と、該半導体基板の上面に積層した第１の障壁層と、該第１の障壁層の上面に積層した電荷蓄積層と、該電荷蓄積層の上面に積層し前記第１の障壁層より厚い第２の障壁層と、該第２の障壁層の上面に積層したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値電圧を変化させる電荷蓄積型メモリにおいて、前記第１の障壁層と前記電荷蓄積層と前記第２の障壁層を同一組成の絶縁物で構成し、且つ前記電荷蓄積層を１〜９原子層の範囲内の厚みとし、且つ前記電荷蓄積層は、前記絶縁物を構成する元素の１つである金属原子又は半導体原子が化学量論的に過剰に存在し、メモリセルのサイズが１０×ｋｎｍ（ｋ≦２）角で、εrを前記絶縁物の比誘電率、ｄ2を前記第２の障壁層の厚みとするとき、前記電荷蓄積層に、前記金属原子又は前記半導体原子の局在準位を、
を満足するｎ個程度を超えるよう持たせたことを特徴とする。
【００２０】
請求項２にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層として酸化アルミニウムを用い、前記電荷蓄積層として化学量論的にＡｌ原子を過剰に有する酸化アルミニウムを用いたことを特徴とする。
【００２１】
請求項３にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層として酸化ハフニウムを用い、前記電荷蓄積層として化学量論的にＨｆ原子を過剰に有する酸化ハフニウムを用いたことを特徴とする。
【００２２】
請求項４にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層としてＨｆＡｌＯを用い、前記電荷蓄積層として化学量論的にＨｆ原子又はＡｌ原子を過剰に有するＨｆＡｌＯを用いたことを特徴とする。
【００２３】
請求項５にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層としてＨｆＳｉＯＮを用い、前記電荷蓄積層として化学量論的にＨｆ原子又はＳｉを過剰に有するＨｆＳｉＯＮを用いたことを特徴とする。
【００２４】
請求項６にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層として窒化シリコンを用い、前記電荷蓄積層として化学量論的にＳｉ原子を過剰に有する窒化シリコンを用いたことを特徴とする。
【００２５】
請求項７にかかる発明は、請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、前記第１の障壁層を酸化シリコンと前記第１の障壁層の積層構造に置きかえ、メモリセル構造を電子走行領域、前記酸化シリコン、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記ゲート電極を順次積層した構造としたことを特徴とする。
【００２６】
請求項８にかかる発明は、請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、前記第２の障壁層を前記第２の障壁層と酸化シリコンの積層構造に置きかえ、メモリセル構造を電子走行領域、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記酸化シリコン、前記ゲート電極を順次積層した構造としたことを特徴とする。
【００２７】
請求項９にかかる発明は、請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、前記第１の障壁層を第１の酸化シリコンと前記第１の障壁層の積層構造に置きかえると共に、前記第２の障壁層を前記第２の障壁層と第２の酸化シリコンの積層構造に置きかえ、メモリセル構造を電子走行領域、前記第１の酸化シリコン、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記第２の酸化シリコン、前記ゲート電極を順次積層した構造としたことを特徴とする。
【００２８】
請求項１０にかかる発明は、請求項７、８又は９に記載の電荷蓄積型メモリにおいて、前記酸化シリコンを、ＳｉＯＮに置き換えたことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、微細化を進めた２０ｎｍ角程度かそれより小さいメモリセルにおいて、統計的揺らぎの影響を無くして、メモリ動作が可能な電荷蓄積型メモリが実現できる。
【発明を実施するための最良の形態】
【００３０】
本発明の電荷蓄積型メモリでは、半導体基板上面の第１の障壁層とその上面の電荷蓄積層とその上面の第２の障壁層を、それぞれ同一組成の絶縁物、例えば酸化アルミニウム、酸化ハフニウムあるいは窒化シリコンで構成し、その内の特に電荷蓄積層の部分を、その絶縁物を構成する元素の１つである金属原子Ａｌ、Ｈｆ又は半導体原子Ｓｉを過剰に供給して化学量論的に過剰な金属原子Ａｌ、Ｈｆあるいは半導体原子Ｓｉが存在する構造とすることにより、その金属原子Ａｌ、Ｈｆあるいは半導体原子Ｓｉの局在準位を持たせ、この局在準位に電子が蓄積されるようにし、さらにその局在準位の数を統計的揺らぎを考慮して必要個数だけ内包させることにより、メモリセルの微細化を実現する。以下、詳しく説明する。
【実施例１】
【００３１】
図１は本発明の実施例１の電荷蓄積型メモリの構造を示す図である。１はｐ型シリコン基板、２はｐ型シリコン基板１の電子走行領域上面に積層されたＡｌ2Ｏ3からなる第１の障壁層、３は第１の障壁層２の上面に積層された化学量論的にＡｌ過剰のＡｌ2+XＯ3（Ｘ＞０）からなる電荷蓄積層、４は電荷蓄積層３の上面に積層されたＡｌ2Ｏ3からなる第２の障壁層、５はポリシリコンからなるゲート電極である。電荷蓄積層３は１原子層程度の厚み（０．３ｎｍ厚）であり、その上面の第２の障壁層４は電子の流れをブロックする必要性から、第１の障壁層２の厚さ（７ｎｍ厚）よりも厚くなっているが、厚くしすぎると書き込み電圧や消去電圧が大きくなるという問題点が生じることから、２０ｎｍ角程度より小さいメモリセルサイズにおいては、１０ｎｍ厚程度が適当と考えられる。
【００３２】
図２に図１の電荷蓄積型メモリのバンド構造を示す。電荷蓄積層３には局在準位間隔１．４３ｎｍで、平均値５０個程度の局在準位を持つ（図３）。では、なぜ５０個程度かという点について以下に説明する。
【００３３】
７ｎｍ厚の第１の障壁層２、１原子層（０．３ｎｍ厚）の電荷蓄積層３、１０ｎｍ厚の第２の障壁層４の構造を考えるとき、電荷蓄積層３に電子を注入した時と電荷蓄積層から電子を取り去った時におけるしきい値電圧変化量ΔＶTは、一般に、次式で書き表される（参考：S.M.Sze,"Physics of Semiconductor Devices" 2nd Edition,Page 498,John Wiley & Sons,Inc, 1981)。
ここで、Ｑは単位面積あたりのメモリセルへの注入電荷量、ｄ2は第２の障壁層４の厚み、ε2は第２の障壁層４の誘電率である。ｄ2＝１０ｎｍ、ε2＝１０×８．９×１０-14Ｆ／ｃｍである。また、１０ｎｍ角のメモリセルを考え、電子注入量を１０個と仮定すると、Ｑ＝１０×１．６×１０-19Ｃ／（１０ｎｍ）2となる。よって、ΔＶT＝１．８Ｖが得られる。このしきい値電圧変化量ΔＶTは妥当な値であるから、必要な注入電子量は１０個程度であることが判る。
【００３４】
さて、通常のＡｌ2Ｏ3の局在準位間隔は、そのＡｌ2Ｏ3がFowler-Nordheim（Ｆ−Ｎ）トンネル特性を持つことから、Ｓｉ3Ｎ4と同様に、５ｎｍ間隔以上と考えられる。いま、電荷蓄積層３として５ｎｍ間隔の局在準位を持つＡｌ2Ｏ3を用いると、メモリセルのサイズが１０ｎｍ角の場合では、その電荷蓄積層３には４個の局在準位しか存在しない（図１５）。よって、上の議論からこのＡｌ2Ｏ3の膜では電荷蓄積型メモリを実現できないことがわかる。
【００３５】
次に、電荷蓄積層３として、化学量論的にいくらかＡｌ過剰としたＡｌ2+XＯ3の膜（Ｘ＞０）を用いて、局在準位間隔の距離を２ｎｍとした膜を考える（図１６）。この場合、電荷蓄積層３には、平均的に、
の局在準位が存在する。このとき、標準偏差σは、
の関係（文献：T.Mizuno,J.Okamura and A.Toriumi,"Experimental Study of Threshold Voltage Fluctuation Due to Statistical Variation of Channel Dopant Number in MOSFET,s",IEEE Tansactions on electron devices,vol.41,no.11,Nov.1994)から、σ＝５となる。３σ＝１５となり、このときｎの値は２５±１５＝１０〜４０個の範囲内に９９．７３％の確率で収まるが、０．１３５％の確率で９個以下となりうる。この場合は、十分な電荷を蓄積することが出来ないという問題が生じる。
【００３６】
そこで、本実施例１では、図３に示したように、局在準位間隔の距離が１．４３ｎｍの化学量論的にＡｌ過剰のＡｌ2+XＯ3膜（Ｘ＞０）の電荷蓄積層３を考える。このとき、電荷蓄積層３には、
の局在準位が存在する。標準偏差σは式(3)の関係より、σ≒７となる。この場合、５σ＝３５となり、このときのｎの値は、５０±３５＝１５〜８５個の範囲に９９．９９９９４％の確率で収まる。そして、３×１０-5％の確率で１５個以下となりうる。しかしながら、３×１０-5％の確率は、非常に小さく殆ど無視してよい。このように、式(4)のように平均局在準位が存在すれば、統計的揺らぎを殆ど無視することができ、１０個以上の局在準位を確実に持つことが可能なことがわかる。
【００３７】
この３×１０-5％という値は、（２７２，１９０）符号を用いた誤り訂正により、１０-30より小さく訂正後のビット誤りを小さくできる。一方、０．１３５％という値では、１０-15程度の訂正後のビット誤り率にとどまり、１Ｔbitのメモリが１０００個あった場合（１０15bit）に、誤りが１回起こることがあり、不十分であることがわかる（参考：江藤良純、金子敏信 監修、「誤り訂正符号とその応用」、オーム社、１９９６年、２４０頁）。
【００３８】
このように、本発明は言い換えると、統計揺らぎの影響を無くす為に、平均局在準位の数を統計的考察から十分余裕を持って設計する必要性を示し、その具体的局在準位の数値を示すものである。
【００３９】
以上では、電荷蓄積層３の厚みは、簡単の為に１原子層程度としてきたが、これに限定する必要は無く、Ｍ原子層（１≦Ｍ≦９）の厚みの電荷蓄積層としてもよい。Ｍ原子層とした場合には、１原子層あたりの局在準位を５０／Ｍ個となるように設定すればよい。
【実施例２】
【００４０】
図４Ａは本発明の実施例２の電荷蓄積型メモリの構造を示す図である。局在準位を持つ化学量論的によりＡｌ過剰のＡｌ2+XＯ3からなる電荷蓄積層３の厚みが１原子層程度あり、その電荷蓄積層３の両面には、Ａｌ2Ｏ3からなる７ｎｍ厚の第１の障壁層２、Ａｌ2Ｏ3からなる１０ｎｍ厚の第２の障壁層４を配置している。そして、電荷蓄積層３には局在準位間距離１ｎｍで１００個程度以上の平均局在準位を持つ。この例では、実施例１の電荷蓄積型メモリの２倍の数の平均局在準位を持つので、高速な書き込み、消去が実現できると考えられる。
【００４１】
ここで、１０×ｋｎｍ（ｋ≦２）角のメモリセルについて、揺らぎを考慮した局在準位の個数を何個以上とすべきかについて考察にする。必要な局在準位の最低個数は、１０ｎｍ角メモリセルの議論から、１０ｋ2以上である。局在準位の設計値をｎ個とすると、５σの揺らぎがあった場合に、局在準位の数ｎは
程度である。したがって、ｎは
の関係式を満たす必要があることがわかる。
【００４２】
２０ｎｍ角のメモリセルにおいては、ｋ＝２として式(5)を解くと、ｎ＝８７が得られる。同様に、１０ｎｍ角、５ｎｍ角のメモリセルにおいては、それぞれｎ＝４３、ｎ＝３０が得られる。これらの値のように局在準位の個数を設計するならば、統計的に５σの揺らぎがあった場合でも、しきい値電圧変動量ΔＶT＝１．８Ｖを十分に確保することができる。図４Ｂは２０ｎｍ角のメモリセルにおいて、ｎ＝１００とした変形例、図４Ｃは５ｎｍ厚角のメモリセルにおいて、ｎ＝３６とした変形例である。
【００４３】
以上説明した実施例１、２では、電荷蓄積層３と第１および第２の障壁層２、４を同一組成の材料で構成するので、製造時に電荷蓄積層３と第１および第２の障壁層２、４を別の材料に切り替える必要がなくなり、きめ細かい薄膜の制御を行うことができ、かつ製造コストの低減を行うことが可能となる。
【００４４】
以上では、材料として酸化アルミニウムを用いた例について説明したが、窒化シリコン（Ｓｉ3Ｎ4）などの絶縁物を用いても良い事は言うまでも無い。比誘電率εr＝１０の酸化アルミニウムにおいて１０ｋ2の局在準位が必要なことから、一般に、比誘電率εrの絶縁物を用いた場合には、式(1)より、εr×ｋ2の局在準位が必要なことがわかる。よって、式(5)は、
に一般化できることがわかる。なお、局在準位の数が大きくなり、局在準位に局在している電子同士の波動関数が重なり合って、エネルギーバンドが形成されても良い（参考：西沢潤一編、御子柴宜宣夫著、「半導体の物理」、３０８−３１２頁、培風館、１９９１年発行）。
【００４５】
以上では、第２の障壁層４の厚みとして、１０ｎｍとして議論をしてきたが、これに限定はされない。第１の障壁層２の厚みよりも常に第２の障壁層４を厚くするという条件を保てばよい。第２の障壁層４の厚みはｄ2であるから、式(1)より、ｄ2とＱはΔＶT一定の条件では反比例の関係にあるから、必要な局在準位の数は、１０εrｋ2／ｄ2と表される。よって、式(6)はさらに、
と一般化できることがわかる。ここで、ｄ2の単位は[ｎｍ]である。ｄ2＝１２ｎｍの場合では、１０εrｋ2／ｄ2＝１０／１２・εrｋ2となる。
【００４６】
本発明では、例えば、実施例２では電荷蓄積層３に１００個の電子があるので、高電圧（例えば３０Ｖ）を印加して、Ｃ−Ｖ測定を行うと、ヒステリシスのウィンドウ幅が１．８×１０＝１８Ｖとなることが予想される。このように、ヒステリシスのウィンドウ幅の大きさから局在準位の数ｎを評価できるので、当該の電荷蓄積型メモリが本発明を用いているか否かを検証可能である。
【実施例３】
【００４７】
本発明の実施例３として、第１の障壁層２の一部の積層部あるいは第２の障壁層４の一部の積層部を酸化シリコン（ＳｉＯ2）からなる障壁層に置き換えてもよい。しきい値電圧の書き込み時と消去時の変化分は、例えば、第２の障壁層４が、Ａｌ2Ｏ3の障壁層とＳｉＯ2の障壁層の２層構造になった場合のしきい値電圧変化量ΔＶTは、キャパシタの直列接続の関係式より、次式で書ける。
ここで、ε2はＡｌ2Ｏ3の障壁層の誘電率、ε3はＳｉＯ2の障壁層の誘電率、ｄ2はＡｌ2Ｏ3障壁層の厚み、ｄ3はＳｉＯ2の障壁層の厚みである。ｄ2＋ｄ3＝１０ｎｍという条件を保つとすると、ＳｉＯ2の障壁層のε3の比誘電率は４であるから、しきい値電圧変化量ΔＶTの値は、ＳｉＯ2を用いた場合に必ず大きくなるので、本発明の議論はそのまま用いることができる。なお、第１の障壁層２を複層としても式(1)よりしきい値電圧変化量ΔＶTの値は全く変化しないことがわかる。
【００４８】
以上のことより、実施例３の具体的な電荷蓄積型メモリの構造を示す。まず、図５Ａは、図１のＡｌ2Ｏ3からなる７ｎｍ厚の第１の障壁層２をＡｌ2Ｏ3からなる５ｎｍ厚の障壁層２ＡとＳｉＯ2からなる２ｎｍ厚の障壁層２Ｂに置き換え、ＳｉＯ2からなる障壁層２Ｂをｐ型シリコン基板１の電子走行領域の上面に積層した構造である。また、図５Ｂは、図１のＡｌ2Ｏ3からなる１０ｎｍ厚の第２の障壁層４をＡｌ2Ｏ3からなる４ｎｍ厚の障壁層４ＡとＳｉＯ2からなる６ｎｍ厚の障壁層４Ｂに置き換え、ＳｉＯ2からなる障壁層４Ｂをゲート電極５の下面に積層した構造である。さらに、図５Ｃは図５Ａの構造と図５Ｂの構造を組み合わせた構造である。
【実施例４】
【００４９】
なお、第１および第２の障壁層２，４として酸化ハフニウムを用いることができ、この場合は電荷蓄積層３として化学量論的にＨｆ原子を過剰に有する酸化ハフニウムを用いる。また、第１および第２の障壁層２，４としてＨｆＡｌＯを用いることもでき、この場合は電荷蓄積層３として化学量論的にＨｆ原子又はＡｌ原子を過剰に有するＨｆＡｌＯを用いる。また、第１および第２の障壁層２，４としてＨｆＳｉＯＮを用いることもでき、この場合は電荷蓄積層３として化学量論的にＨｆ原子又はＳｉ原子を過剰に有するＨｆＳｉＯＮを用いることができる。また、第１の障壁層２の一部の積層部あるいは第２の障壁層４の一部の積層部としては、酸化シリコンの他にＳｉＯＮを使用することもできる。さらに、上記実施例では基板１をＳｉ基板として説明したが、これに限定される必要はなく、Ｇｅ基板、ＳｉＧｅ混晶基板、その他の基板でもよいことはいうまでもない。
【図面の簡単な説明】
【００５０】
【図１】実施例１の電荷蓄積型メモリの構造を示す断面図である。
【図２】実施例１の電荷蓄積型メモリのバンド構造の説明図である。
【図３】実施例１の電荷蓄積型メモリのモデルの説明図である。
【図４Ａ】実施例２の電荷蓄積型メモリのモデルの説明図である。
【図４Ｂ】実施例２の変形例の電荷蓄積型メモリのモデルの説明図である。
【図４Ｃ】実施例２の別の変形例の電荷蓄積型メモリのモデルの説明図である。
【図５Ａ】実施例３の電荷蓄積型メモリの構造を示す断面図である。
【図５Ｂ】実施例３の変形例の電荷蓄積型メモリの構造を示す断面図である。
【図５Ｃ】実施例３の別の変形例の電荷蓄積型メモリの構造を示す断面図である。
【図６】従来のＥＥＰＲＯＭの構造を示す断面図である。
【図７】従来のトラップメモリの構造を示す断面図である。
【図８】図７のトラップメモリの消去の説明図である。
【図９】図７のトラップメモリの書込みの説明図である。
【図１０】２値のメモリセルのしきい値の電圧分布特性図である。
【図１１】ＥＲＣスパッタ装置により製造したトラップメモリの構造を示す断面図である。
【図１２Ａ】図１１の構造のダイオードのＣ−Ｖ特性図である。
【図１２Ｂ】電荷蓄積層を通常のＡｌ2Ｏ3としたダイオードのＣ−Ｖ特性図である。
【図１３】図１１の構造のダイオードの印加電圧−ヒステリシスのウインドウ幅の特性図である。
【図１４】図１１の構造のダイオードの容量値の時間変化特性図である。
【図１５】メモリサイズが１０ｎｍ角で局在準位間隔が５ｎｍの電荷蓄積層をもつ電荷蓄積型メモリのモデルの説明図である。
【図１６】メモリサイズが１０ｎｍ角で局在準位間隔が２ｎｍの電荷蓄積層をもつ電荷蓄積型メモリのモデルの説明図である。
【符号の説明】
【００５１】
１：ｐ型シリコン基板
２：第１の障壁層、２Ａ：Ａｌ2Ｏ3の障壁層、２Ｂ：ＳｉＯ2の障壁層
３：電荷蓄積層
４：第２の障壁層、４Ａ：Ａｌ2Ｏ3の障壁層、４Ｂ：ＳｉＯ2の障壁層
５：ゲート電極
１０１：ｐ型シリコン基板
１０２：トンネル障壁層
１０３：浮遊ゲート
１０４：ブロック障壁層
１０５：ゲート電極
１１１：ｐ型シリコン基板
１１２：トンネル障壁層
１１３：トラップ層（電荷蓄積層）
１１４：ブロック障壁層
１１５：ゲート電極
１２１：ｐ型シリコン基板
１２２：第１の障壁層
１２３：電荷蓄積層
１２４：第２の障壁層
１２５：ゲート電極
【技術分野】
【０００１】
本発明は、ＭＩＳ型半導体装置において、ゲート絶縁膜中に電子を蓄積することによりメモリ機能を持たせた電荷蓄積型メモリに関するものである。
【背景技術】
【０００２】
従来から知られている電荷蓄積型メモリの動作について説明する。この種のメモリとしては、浮遊ゲート電極に電子を蓄積するＥＥＰＲＯＭ（フラッシュメモリ）が良く知られている（例えば、非特許文献１参照）。この浮遊ゲート電極型フラッシュメモリは、例えば、図６に示すように、ｐ型シリコン基板１０１上に、８ｎｍ厚のＳｉＯ2からなるトンネル障壁層１０２、１００ｎｍ厚のｎ型ポリシリコンからなる浮遊ゲート１０３、１５ｎｍ厚のＳｉＯ2からなるブロック障壁層１０４、およびゲート電極１０５を順次積層した構造である。ソースおよびドレインは省略した。ここでは、浮遊ゲート１０３に蓄えた電子がトンネル障壁層１０２を介して抜け出さないようにするために、そのトンネル障壁層１０２を８ｎｍ厚程度より薄くすることができず、そのため書き込み、消去の低電圧化や微細化に限界があった。
【０００３】
この浮遊ゲート電極型フラッシュメモリの欠点を改善する次世代のメモリとして、窒化シリコン（Ｓｉ3Ｎ4）を電荷蓄積層として用いるＳＯＮＯＳ（Semiconductor-Oxide-Nitride-Oxide-Semiconductor）メモリ（例えば、非特許文献１参照）が注目を集めている。このＳＯＮＯＳメモリは、電荷蓄積の方法として、空間的に局在したトラップ準位を用い
るために、トラップメモリとも呼ばれている。このトラップメモリは、例えば図７に示すように、ｐ型シリコン基板１１１上に、４．５ｎｍ厚のＳｉＯ2からなるトンネル障壁層１１２、４．５ｎｍ厚のＳｉ3Ｎ4からなるトラップ層（電荷蓄積層）１１３、１０ｎｍ厚のＳｉＯ2からなるブロック障壁層１１４、およびｎ型ポリシリコンゲート電極１１５を順次積層した構造である。ソースおよびドレインは省略した。このトラップメモリのトラップ層（電荷蓄積層）１１３としては、Ｓｉ3Ｎ4の他に酸化アルミニウム（Ａｌ2Ｏ3）を用いる構造についても、メモリとして極めて良好なデータ保持特性を持つという最近の研究報告がある（例えば、非特許文献２）。
【０００４】
さて、浮遊ゲート電極型フラッシュメモリもトラップメモリ（ＳＯＮＯＳ）も、電荷蓄積層に電子を注入することによりトランジスタのしきい値電圧を変化させ、これにより電流が流れるか流れないかでメモリの”１”，”０”を判定するものである。
【０００５】
図８は、トラップメモリにおいて、ｐ型シリコン基板１１１に２０Ｖを印加し、ｎ型ポリシリコンゲート電極１１５を０Ｖに設定し、ソース１１６とドレイン１１７をオープンにして、トラップ層（電荷蓄積層）１１３からｐ型シリコン基板１１１へ電子を引き出すことにより、しきい値電圧を負（“１”）に設定する時の電子の運動の様子を示している。この動作をメモリの消去と呼んでいる。
【０００６】
一方、図９は、ｐ型シリコン基板１１１とソース１１６とドレイン１１７を０Ｖに設定し、ｎ型ポリシリコンゲート電極１１５に２０Ｖを印加して、ｐ型シリコン基板１１１からトラップ層（電荷蓄積層）１１３に電子を注入することにより、しきい値電圧を正（“０”）に設定する時の電子の運動の様子を示している。この動作をメモリの書き込みと呼んでいる。
【０００７】
図１０は、電子を注入することにより設定した浮遊ゲート電極型フラッシュメモリ又はトラップメモリ（ＳＯＮＯＳ）のメモリセルのしきい値分布を示している。ワード線（ゲート電極）の電圧が０Ｖの時に“１”の状態であればメモリセルに電流が流れ、“０”の状態であれば、電流が流れない。電流が流れるか流れないかにより、“１”と“０”の状態を区別している。したがって、１個のメモリセルは１ビットのデータを記憶することができる。
【０００８】
さて、図７に示したようなＳｉ3Ｎ4のトラップ層（電荷蓄積層）を用いるトラップメモリの場合には、局在準位に電子を蓄積させている。通常のトラップメモリの場合に、最近接の局在準位の相互間距離は、５ｎｍ程度であることが知られている。この場合は１０年程度のデータ保持特性が得られている。
【０００９】
次に、発明者はＥＣＲスパッタにより作製した酸化アルミニウムをトラップ層（電荷蓄積層）とするメモリを作成したので、これについて詳しく説明する。ＥＣＲスパッタにより酸化アルミニウム層を堆積する場合、堆積時の酸素流量を４ｓｃｃｍから６．６ｓｃｃｍの範囲に設定すると、局在順位の極めて少ない良質な化学量論的組成（Ａｌ2Ｏ3）の層を形成でき、さらにその酸素流量を２ｓｃｃｍ程度に低下すると化学量論的組成よりもＡｌが過剰の組成Ａｌ2+XＯ3（Ｘ＞０）となり、これを電荷蓄積層としたメモリが実現できた（特願２００３−４２２１２７、特願２００４−０３２８４９）。
【００１０】
今回、作製したトラップメモリの全体構造を図１１に示す。Ｐ型シリコン基板１２１の上面に、第１の障壁層１２２として５．５ｓｃｃｍの酸素流量によりＡｌ2Ｏ3を４．５ｎｍ厚成長し、次に酸素流量を減らし２．５ｓｃｃｍの酸素流量によりＡｌ過剰のトラップ層（電荷蓄積層）１２３を４．５ｎｍ厚成長し、次に第２の障壁層１２４として５．５ｓｃｃｍの酸素流量により、Ａｌ2Ｏ3を１５ｎｍ厚成長した。ゲート電極１２５は、Ａｌを蒸着する事により形成している。
【００１１】
図１２Ａに、図１１の構造のダイオードのＣ−Ｖ特性を示す。メモリセルの大きさは２００μｍ角である。この場合、トラップ層（電荷蓄積層）１２３には、局在準位が数多く生成されて、Ｃ−Ｖ特性において、電荷蓄積効果によるヒステリシスが生じている。±５Ｖの最大バイアス電圧時のＣ−Ｖ曲線のヒステリシスのウィンドウ幅は、約１．６Ｖである。参考のために、図１２Ｂに電荷蓄積層を通常のＡｌ2Ｏ3とした膜のＣ−Ｖ特性を示す。ヒステリシスが生じないことがわかる。
【００１２】
次に、図１３にトラップ層（電荷蓄積層）１２３を生成する際の酸素流量が２．５ｓｃｃｍと４ｓｃｃｍおよび５．５ｓｃｃｍの場合について、印加電圧とヒステリシスのウィンドウ幅との関係を示す。２．５ｓｃｃｍでは２個のサンプルについて行った。明らかに、酸素流量が小さい２．５ｓｃｃｍのメモリの方が小さい印加電圧で、大きなヒステリシスのウィンドウ幅が得られることが分かった。
【００１３】
次に、データ保持特性について示す。前記の図１１のダイオードにおいて、ゲート電極１２５に印加する電圧を０Ｖとした時に、容量値の大きい状態をＡ、容量値の小さい状態をＢとする（図１２）。図１４は、状態ＡのとＢの容量値の時間変化を示したものである。状態Ａは２時間経過後も殆ど値が変化しない。次に、状態をＢとして容量値の変化を調べると、同様に２時間経過後も殆ど値が変化しない。この結果から、１０年（３×１０8秒）後にも十分大きなマージンがとれることが予想される。
【００１４】
この様に、第１の障壁層１２２に欠陥の少ない高品質Ａｌ2Ｏ3膜を用いた為、良好な電荷保持特性が得られた。また、電荷蓄積層１２３として、酸素流量を減らし、Ａｌ過剰としたＡｌ2+XＯ3膜を用いることにより、局在準位の数が増え、メモリとして極めて良好な動作をすることが明らかとなった。
【００１５】
以上は、ＥＣＲスパッタ法を用いた作製方法について詳しく述べたが、本構造は、ＥＣＲスパッタ法で堆積した膜に限らず、障壁層の要求条件を満たす高品質のＡｌ2０3膜と、電荷蓄積層を形成する為のＡｌを過剰としたＡｌ2+XＯ3膜（Ｘ＞０）があれば良い。
【００１６】
【非特許文献１】日経エレクトロニクス、２００５年１月１７日号、９８頁
【非特許文献２】T.Sugizaki et al.,"Novel Multi-bit SONOS Type Flash Memory Using a High-k Charge Trapping Layer",2003 Symposium on VLSI Technology Digest of Technical Papers,Page 27-28.
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、現在の最先端のメモリセルのサイズは９０ｎｍ角であるが、今後、メモリセルのサイズが一層微細化されてメモリが大容量化され、トラップメモリにおいては、２０ｎｍ角程度のメモリセルも実現されると考えられる。このとき、２０ｎｍ角程度のメモリセルにおいて、少なくとも何個の局在準位を電荷蓄積層に配置すれば良いかという問題は、明確にされていなかった。
【００１８】
本発明の目的は、２０ｎｍ角程度かそれより小さいメモリセルにおいて電荷蓄積層に必要な局在準位の数を明らかにし、メモリセルの微細化を実現可能とした電荷蓄積型メモリを提供することである。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、請求項１にかかる発明の電荷蓄積型メモリは、半導体基板と、該半導体基板の上面に積層した第１の障壁層と、該第１の障壁層の上面に積層した電荷蓄積層と、該電荷蓄積層の上面に積層し前記第１の障壁層より厚い第２の障壁層と、該第２の障壁層の上面に積層したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値電圧を変化させる電荷蓄積型メモリにおいて、前記第１の障壁層と前記電荷蓄積層と前記第２の障壁層を同一組成の絶縁物で構成し、且つ前記電荷蓄積層を１〜９原子層の範囲内の厚みとし、且つ前記電荷蓄積層は、前記絶縁物を構成する元素の１つである金属原子又は半導体原子が化学量論的に過剰に存在し、メモリセルのサイズが１０×ｋｎｍ（ｋ≦２）角で、εrを前記絶縁物の比誘電率、ｄ2を前記第２の障壁層の厚みとするとき、前記電荷蓄積層に、前記金属原子又は前記半導体原子の局在準位を、
を満足するｎ個程度を超えるよう持たせたことを特徴とする。
【００２０】
請求項２にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層として酸化アルミニウムを用い、前記電荷蓄積層として化学量論的にＡｌ原子を過剰に有する酸化アルミニウムを用いたことを特徴とする。
【００２１】
請求項３にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層として酸化ハフニウムを用い、前記電荷蓄積層として化学量論的にＨｆ原子を過剰に有する酸化ハフニウムを用いたことを特徴とする。
【００２２】
請求項４にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層としてＨｆＡｌＯを用い、前記電荷蓄積層として化学量論的にＨｆ原子又はＡｌ原子を過剰に有するＨｆＡｌＯを用いたことを特徴とする。
【００２３】
請求項５にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層としてＨｆＳｉＯＮを用い、前記電荷蓄積層として化学量論的にＨｆ原子又はＳｉを過剰に有するＨｆＳｉＯＮを用いたことを特徴とする。
【００２４】
請求項６にかかる発明は、請求項１に記載の電荷蓄積型メモリにおいて、前記第１および第２の障壁層として窒化シリコンを用い、前記電荷蓄積層として化学量論的にＳｉ原子を過剰に有する窒化シリコンを用いたことを特徴とする。
【００２５】
請求項７にかかる発明は、請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、前記第１の障壁層を酸化シリコンと前記第１の障壁層の積層構造に置きかえ、メモリセル構造を電子走行領域、前記酸化シリコン、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記ゲート電極を順次積層した構造としたことを特徴とする。
【００２６】
請求項８にかかる発明は、請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、前記第２の障壁層を前記第２の障壁層と酸化シリコンの積層構造に置きかえ、メモリセル構造を電子走行領域、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記酸化シリコン、前記ゲート電極を順次積層した構造としたことを特徴とする。
【００２７】
請求項９にかかる発明は、請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、前記第１の障壁層を第１の酸化シリコンと前記第１の障壁層の積層構造に置きかえると共に、前記第２の障壁層を前記第２の障壁層と第２の酸化シリコンの積層構造に置きかえ、メモリセル構造を電子走行領域、前記第１の酸化シリコン、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記第２の酸化シリコン、前記ゲート電極を順次積層した構造としたことを特徴とする。
【００２８】
請求項１０にかかる発明は、請求項７、８又は９に記載の電荷蓄積型メモリにおいて、前記酸化シリコンを、ＳｉＯＮに置き換えたことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、微細化を進めた２０ｎｍ角程度かそれより小さいメモリセルにおいて、統計的揺らぎの影響を無くして、メモリ動作が可能な電荷蓄積型メモリが実現できる。
【発明を実施するための最良の形態】
【００３０】
本発明の電荷蓄積型メモリでは、半導体基板上面の第１の障壁層とその上面の電荷蓄積層とその上面の第２の障壁層を、それぞれ同一組成の絶縁物、例えば酸化アルミニウム、酸化ハフニウムあるいは窒化シリコンで構成し、その内の特に電荷蓄積層の部分を、その絶縁物を構成する元素の１つである金属原子Ａｌ、Ｈｆ又は半導体原子Ｓｉを過剰に供給して化学量論的に過剰な金属原子Ａｌ、Ｈｆあるいは半導体原子Ｓｉが存在する構造とすることにより、その金属原子Ａｌ、Ｈｆあるいは半導体原子Ｓｉの局在準位を持たせ、この局在準位に電子が蓄積されるようにし、さらにその局在準位の数を統計的揺らぎを考慮して必要個数だけ内包させることにより、メモリセルの微細化を実現する。以下、詳しく説明する。
【実施例１】
【００３１】
図１は本発明の実施例１の電荷蓄積型メモリの構造を示す図である。１はｐ型シリコン基板、２はｐ型シリコン基板１の電子走行領域上面に積層されたＡｌ2Ｏ3からなる第１の障壁層、３は第１の障壁層２の上面に積層された化学量論的にＡｌ過剰のＡｌ2+XＯ3（Ｘ＞０）からなる電荷蓄積層、４は電荷蓄積層３の上面に積層されたＡｌ2Ｏ3からなる第２の障壁層、５はポリシリコンからなるゲート電極である。電荷蓄積層３は１原子層程度の厚み（０．３ｎｍ厚）であり、その上面の第２の障壁層４は電子の流れをブロックする必要性から、第１の障壁層２の厚さ（７ｎｍ厚）よりも厚くなっているが、厚くしすぎると書き込み電圧や消去電圧が大きくなるという問題点が生じることから、２０ｎｍ角程度より小さいメモリセルサイズにおいては、１０ｎｍ厚程度が適当と考えられる。
【００３２】
図２に図１の電荷蓄積型メモリのバンド構造を示す。電荷蓄積層３には局在準位間隔１．４３ｎｍで、平均値５０個程度の局在準位を持つ（図３）。では、なぜ５０個程度かという点について以下に説明する。
【００３３】
７ｎｍ厚の第１の障壁層２、１原子層（０．３ｎｍ厚）の電荷蓄積層３、１０ｎｍ厚の第２の障壁層４の構造を考えるとき、電荷蓄積層３に電子を注入した時と電荷蓄積層から電子を取り去った時におけるしきい値電圧変化量ΔＶTは、一般に、次式で書き表される（参考：S.M.Sze,"Physics of Semiconductor Devices" 2nd Edition,Page 498,John Wiley & Sons,Inc, 1981)。
ここで、Ｑは単位面積あたりのメモリセルへの注入電荷量、ｄ2は第２の障壁層４の厚み、ε2は第２の障壁層４の誘電率である。ｄ2＝１０ｎｍ、ε2＝１０×８．９×１０-14Ｆ／ｃｍである。また、１０ｎｍ角のメモリセルを考え、電子注入量を１０個と仮定すると、Ｑ＝１０×１．６×１０-19Ｃ／（１０ｎｍ）2となる。よって、ΔＶT＝１．８Ｖが得られる。このしきい値電圧変化量ΔＶTは妥当な値であるから、必要な注入電子量は１０個程度であることが判る。
【００３４】
さて、通常のＡｌ2Ｏ3の局在準位間隔は、そのＡｌ2Ｏ3がFowler-Nordheim（Ｆ−Ｎ）トンネル特性を持つことから、Ｓｉ3Ｎ4と同様に、５ｎｍ間隔以上と考えられる。いま、電荷蓄積層３として５ｎｍ間隔の局在準位を持つＡｌ2Ｏ3を用いると、メモリセルのサイズが１０ｎｍ角の場合では、その電荷蓄積層３には４個の局在準位しか存在しない（図１５）。よって、上の議論からこのＡｌ2Ｏ3の膜では電荷蓄積型メモリを実現できないことがわかる。
【００３５】
次に、電荷蓄積層３として、化学量論的にいくらかＡｌ過剰としたＡｌ2+XＯ3の膜（Ｘ＞０）を用いて、局在準位間隔の距離を２ｎｍとした膜を考える（図１６）。この場合、電荷蓄積層３には、平均的に、
の局在準位が存在する。このとき、標準偏差σは、
の関係（文献：T.Mizuno,J.Okamura and A.Toriumi,"Experimental Study of Threshold Voltage Fluctuation Due to Statistical Variation of Channel Dopant Number in MOSFET,s",IEEE Tansactions on electron devices,vol.41,no.11,Nov.1994)から、σ＝５となる。３σ＝１５となり、このときｎの値は２５±１５＝１０〜４０個の範囲内に９９．７３％の確率で収まるが、０．１３５％の確率で９個以下となりうる。この場合は、十分な電荷を蓄積することが出来ないという問題が生じる。
【００３６】
そこで、本実施例１では、図３に示したように、局在準位間隔の距離が１．４３ｎｍの化学量論的にＡｌ過剰のＡｌ2+XＯ3膜（Ｘ＞０）の電荷蓄積層３を考える。このとき、電荷蓄積層３には、
の局在準位が存在する。標準偏差σは式(3)の関係より、σ≒７となる。この場合、５σ＝３５となり、このときのｎの値は、５０±３５＝１５〜８５個の範囲に９９．９９９９４％の確率で収まる。そして、３×１０-5％の確率で１５個以下となりうる。しかしながら、３×１０-5％の確率は、非常に小さく殆ど無視してよい。このように、式(4)のように平均局在準位が存在すれば、統計的揺らぎを殆ど無視することができ、１０個以上の局在準位を確実に持つことが可能なことがわかる。
【００３７】
この３×１０-5％という値は、（２７２，１９０）符号を用いた誤り訂正により、１０-30より小さく訂正後のビット誤りを小さくできる。一方、０．１３５％という値では、１０-15程度の訂正後のビット誤り率にとどまり、１Ｔbitのメモリが１０００個あった場合（１０15bit）に、誤りが１回起こることがあり、不十分であることがわかる（参考：江藤良純、金子敏信 監修、「誤り訂正符号とその応用」、オーム社、１９９６年、２４０頁）。
【００３８】
このように、本発明は言い換えると、統計揺らぎの影響を無くす為に、平均局在準位の数を統計的考察から十分余裕を持って設計する必要性を示し、その具体的局在準位の数値を示すものである。
【００３９】
以上では、電荷蓄積層３の厚みは、簡単の為に１原子層程度としてきたが、これに限定する必要は無く、Ｍ原子層（１≦Ｍ≦９）の厚みの電荷蓄積層としてもよい。Ｍ原子層とした場合には、１原子層あたりの局在準位を５０／Ｍ個となるように設定すればよい。
【実施例２】
【００４０】
図４Ａは本発明の実施例２の電荷蓄積型メモリの構造を示す図である。局在準位を持つ化学量論的によりＡｌ過剰のＡｌ2+XＯ3からなる電荷蓄積層３の厚みが１原子層程度あり、その電荷蓄積層３の両面には、Ａｌ2Ｏ3からなる７ｎｍ厚の第１の障壁層２、Ａｌ2Ｏ3からなる１０ｎｍ厚の第２の障壁層４を配置している。そして、電荷蓄積層３には局在準位間距離１ｎｍで１００個程度以上の平均局在準位を持つ。この例では、実施例１の電荷蓄積型メモリの２倍の数の平均局在準位を持つので、高速な書き込み、消去が実現できると考えられる。
【００４１】
ここで、１０×ｋｎｍ（ｋ≦２）角のメモリセルについて、揺らぎを考慮した局在準位の個数を何個以上とすべきかについて考察にする。必要な局在準位の最低個数は、１０ｎｍ角メモリセルの議論から、１０ｋ2以上である。局在準位の設計値をｎ個とすると、５σの揺らぎがあった場合に、局在準位の数ｎは
程度である。したがって、ｎは
の関係式を満たす必要があることがわかる。
【００４２】
２０ｎｍ角のメモリセルにおいては、ｋ＝２として式(5)を解くと、ｎ＝８７が得られる。同様に、１０ｎｍ角、５ｎｍ角のメモリセルにおいては、それぞれｎ＝４３、ｎ＝３０が得られる。これらの値のように局在準位の個数を設計するならば、統計的に５σの揺らぎがあった場合でも、しきい値電圧変動量ΔＶT＝１．８Ｖを十分に確保することができる。図４Ｂは２０ｎｍ角のメモリセルにおいて、ｎ＝１００とした変形例、図４Ｃは５ｎｍ厚角のメモリセルにおいて、ｎ＝３６とした変形例である。
【００４３】
以上説明した実施例１、２では、電荷蓄積層３と第１および第２の障壁層２、４を同一組成の材料で構成するので、製造時に電荷蓄積層３と第１および第２の障壁層２、４を別の材料に切り替える必要がなくなり、きめ細かい薄膜の制御を行うことができ、かつ製造コストの低減を行うことが可能となる。
【００４４】
以上では、材料として酸化アルミニウムを用いた例について説明したが、窒化シリコン（Ｓｉ3Ｎ4）などの絶縁物を用いても良い事は言うまでも無い。比誘電率εr＝１０の酸化アルミニウムにおいて１０ｋ2の局在準位が必要なことから、一般に、比誘電率εrの絶縁物を用いた場合には、式(1)より、εr×ｋ2の局在準位が必要なことがわかる。よって、式(5)は、
に一般化できることがわかる。なお、局在準位の数が大きくなり、局在準位に局在している電子同士の波動関数が重なり合って、エネルギーバンドが形成されても良い（参考：西沢潤一編、御子柴宜宣夫著、「半導体の物理」、３０８−３１２頁、培風館、１９９１年発行）。
【００４５】
以上では、第２の障壁層４の厚みとして、１０ｎｍとして議論をしてきたが、これに限定はされない。第１の障壁層２の厚みよりも常に第２の障壁層４を厚くするという条件を保てばよい。第２の障壁層４の厚みはｄ2であるから、式(1)より、ｄ2とＱはΔＶT一定の条件では反比例の関係にあるから、必要な局在準位の数は、１０εrｋ2／ｄ2と表される。よって、式(6)はさらに、
と一般化できることがわかる。ここで、ｄ2の単位は[ｎｍ]である。ｄ2＝１２ｎｍの場合では、１０εrｋ2／ｄ2＝１０／１２・εrｋ2となる。
【００４６】
本発明では、例えば、実施例２では電荷蓄積層３に１００個の電子があるので、高電圧（例えば３０Ｖ）を印加して、Ｃ−Ｖ測定を行うと、ヒステリシスのウィンドウ幅が１．８×１０＝１８Ｖとなることが予想される。このように、ヒステリシスのウィンドウ幅の大きさから局在準位の数ｎを評価できるので、当該の電荷蓄積型メモリが本発明を用いているか否かを検証可能である。
【実施例３】
【００４７】
本発明の実施例３として、第１の障壁層２の一部の積層部あるいは第２の障壁層４の一部の積層部を酸化シリコン（ＳｉＯ2）からなる障壁層に置き換えてもよい。しきい値電圧の書き込み時と消去時の変化分は、例えば、第２の障壁層４が、Ａｌ2Ｏ3の障壁層とＳｉＯ2の障壁層の２層構造になった場合のしきい値電圧変化量ΔＶTは、キャパシタの直列接続の関係式より、次式で書ける。
ここで、ε2はＡｌ2Ｏ3の障壁層の誘電率、ε3はＳｉＯ2の障壁層の誘電率、ｄ2はＡｌ2Ｏ3障壁層の厚み、ｄ3はＳｉＯ2の障壁層の厚みである。ｄ2＋ｄ3＝１０ｎｍという条件を保つとすると、ＳｉＯ2の障壁層のε3の比誘電率は４であるから、しきい値電圧変化量ΔＶTの値は、ＳｉＯ2を用いた場合に必ず大きくなるので、本発明の議論はそのまま用いることができる。なお、第１の障壁層２を複層としても式(1)よりしきい値電圧変化量ΔＶTの値は全く変化しないことがわかる。
【００４８】
以上のことより、実施例３の具体的な電荷蓄積型メモリの構造を示す。まず、図５Ａは、図１のＡｌ2Ｏ3からなる７ｎｍ厚の第１の障壁層２をＡｌ2Ｏ3からなる５ｎｍ厚の障壁層２ＡとＳｉＯ2からなる２ｎｍ厚の障壁層２Ｂに置き換え、ＳｉＯ2からなる障壁層２Ｂをｐ型シリコン基板１の電子走行領域の上面に積層した構造である。また、図５Ｂは、図１のＡｌ2Ｏ3からなる１０ｎｍ厚の第２の障壁層４をＡｌ2Ｏ3からなる４ｎｍ厚の障壁層４ＡとＳｉＯ2からなる６ｎｍ厚の障壁層４Ｂに置き換え、ＳｉＯ2からなる障壁層４Ｂをゲート電極５の下面に積層した構造である。さらに、図５Ｃは図５Ａの構造と図５Ｂの構造を組み合わせた構造である。
【実施例４】
【００４９】
なお、第１および第２の障壁層２，４として酸化ハフニウムを用いることができ、この場合は電荷蓄積層３として化学量論的にＨｆ原子を過剰に有する酸化ハフニウムを用いる。また、第１および第２の障壁層２，４としてＨｆＡｌＯを用いることもでき、この場合は電荷蓄積層３として化学量論的にＨｆ原子又はＡｌ原子を過剰に有するＨｆＡｌＯを用いる。また、第１および第２の障壁層２，４としてＨｆＳｉＯＮを用いることもでき、この場合は電荷蓄積層３として化学量論的にＨｆ原子又はＳｉ原子を過剰に有するＨｆＳｉＯＮを用いることができる。また、第１の障壁層２の一部の積層部あるいは第２の障壁層４の一部の積層部としては、酸化シリコンの他にＳｉＯＮを使用することもできる。さらに、上記実施例では基板１をＳｉ基板として説明したが、これに限定される必要はなく、Ｇｅ基板、ＳｉＧｅ混晶基板、その他の基板でもよいことはいうまでもない。
【図面の簡単な説明】
【００５０】
【図１】実施例１の電荷蓄積型メモリの構造を示す断面図である。
【図２】実施例１の電荷蓄積型メモリのバンド構造の説明図である。
【図３】実施例１の電荷蓄積型メモリのモデルの説明図である。
【図４Ａ】実施例２の電荷蓄積型メモリのモデルの説明図である。
【図４Ｂ】実施例２の変形例の電荷蓄積型メモリのモデルの説明図である。
【図４Ｃ】実施例２の別の変形例の電荷蓄積型メモリのモデルの説明図である。
【図５Ａ】実施例３の電荷蓄積型メモリの構造を示す断面図である。
【図５Ｂ】実施例３の変形例の電荷蓄積型メモリの構造を示す断面図である。
【図５Ｃ】実施例３の別の変形例の電荷蓄積型メモリの構造を示す断面図である。
【図６】従来のＥＥＰＲＯＭの構造を示す断面図である。
【図７】従来のトラップメモリの構造を示す断面図である。
【図８】図７のトラップメモリの消去の説明図である。
【図９】図７のトラップメモリの書込みの説明図である。
【図１０】２値のメモリセルのしきい値の電圧分布特性図である。
【図１１】ＥＲＣスパッタ装置により製造したトラップメモリの構造を示す断面図である。
【図１２Ａ】図１１の構造のダイオードのＣ−Ｖ特性図である。
【図１２Ｂ】電荷蓄積層を通常のＡｌ2Ｏ3としたダイオードのＣ−Ｖ特性図である。
【図１３】図１１の構造のダイオードの印加電圧−ヒステリシスのウインドウ幅の特性図である。
【図１４】図１１の構造のダイオードの容量値の時間変化特性図である。
【図１５】メモリサイズが１０ｎｍ角で局在準位間隔が５ｎｍの電荷蓄積層をもつ電荷蓄積型メモリのモデルの説明図である。
【図１６】メモリサイズが１０ｎｍ角で局在準位間隔が２ｎｍの電荷蓄積層をもつ電荷蓄積型メモリのモデルの説明図である。
【符号の説明】
【００５１】
１：ｐ型シリコン基板
２：第１の障壁層、２Ａ：Ａｌ2Ｏ3の障壁層、２Ｂ：ＳｉＯ2の障壁層
３：電荷蓄積層
４：第２の障壁層、４Ａ：Ａｌ2Ｏ3の障壁層、４Ｂ：ＳｉＯ2の障壁層
５：ゲート電極
１０１：ｐ型シリコン基板
１０２：トンネル障壁層
１０３：浮遊ゲート
１０４：ブロック障壁層
１０５：ゲート電極
１１１：ｐ型シリコン基板
１１２：トンネル障壁層
１１３：トラップ層（電荷蓄積層）
１１４：ブロック障壁層
１１５：ゲート電極
１２１：ｐ型シリコン基板
１２２：第１の障壁層
１２３：電荷蓄積層
１２４：第２の障壁層
１２５：ゲート電極
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板の上面に積層した第１の障壁層と、該第１の障壁層の上面に積層した電荷蓄積層と、該電荷蓄積層の上面に積層し前記第１の障壁層より厚い第２の障壁層と、該第２の障壁層の上面に積層したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値電圧を変化させる電荷蓄積型メモリにおいて、
前記第１の障壁層と前記電荷蓄積層と前記第２の障壁層を同一組成の絶縁物で構成し、且つ前記電荷蓄積層を１〜９原子層の範囲内の厚みとし、且つ前記電荷蓄積層は前記絶縁物を構成する元素の１つである金属原子又は半導体原子が化学量論的に過剰に存在し、
メモリセルのサイズが１０×ｋｎｍ（ｋ≦２）角で、εrを前記絶縁物の比誘電率、ｄ2を前記第２の障壁層の厚みとするとき、前記電荷蓄積層に、前記金属原子又は前記半導体原子の局在準位を、
を満足するｎ個程度を超えるよう持たせたことを特徴とする電荷蓄積型メモリ。
【請求項２】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層として酸化アルミニウムを用い、前記電荷蓄積層として化学量論的にＡｌ原子を過剰に有する酸化アルミニウムを用いたことを特徴とする電荷蓄積型メモリ。
【請求項３】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層として酸化ハフニウムを用い、前記電荷蓄積層として化学量論的にＨｆ原子を過剰に有する酸化ハフニウムを用いたことを特徴とする電荷蓄積型メモリ。
【請求項４】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層としてＨｆＡｌＯを用い、前記電荷蓄積層として化学量論的にＨｆ原子又はＡｌ原子を過剰に有するＨｆＡｌＯを用いたことを特徴とする電荷蓄積型メモリ。
【請求項５】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層としてＨｆＳｉＯＮを用い、前記電荷蓄積層として化学量論的にＨｆ原子又はＳｉを過剰に有するＨｆＳｉＯＮを用いたことを特徴とする電荷蓄積型メモリ。
【請求項６】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層として窒化シリコンを用い、前記電荷蓄積層として化学量論的にＳｉ原子を過剰に有する窒化シリコンを用いたことを特徴とする電荷蓄積型メモリ。
【請求項７】
請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、
前記第１の障壁層を酸化シリコンと前記第１の障壁層の積層構造に置きかえ、メモリセル構造を電子走行領域、前記酸化シリコン、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記ゲート電極を順次積層した構造としたことを特徴とする電荷蓄積型メモリ。
【請求項８】
請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、
前記第２の障壁層を前記第２の障壁層と酸化シリコンの積層構造に置きかえ、メモリセル構造を電子走行領域、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記酸化シリコン、前記ゲート電極を順次積層した構造としたことを特徴とする電荷蓄積型メモリ。
【請求項９】
請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、
前記第１の障壁層を第１の酸化シリコンと前記第１の障壁層の積層構造に置きかえると共に、前記第２の障壁層を前記第２の障壁層と第２の酸化シリコンの積層構造に置きかえ、メモリセル構造を電子走行領域、前記第１の酸化シリコン、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記第２の酸化シリコン、前記ゲート電極を順次積層した構造としたことを特徴とする電荷蓄積型メモリ。
【請求項１０】
請求項７、８又は９に記載の電荷蓄積型メモリにおいて、
前記酸化シリコンを、ＳｉＯＮに置き換えたことを特徴とする電荷蓄積型メモリ。
【請求項１】
半導体基板と、該半導体基板の上面に積層した第１の障壁層と、該第１の障壁層の上面に積層した電荷蓄積層と、該電荷蓄積層の上面に積層し前記第１の障壁層より厚い第２の障壁層と、該第２の障壁層の上面に積層したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値電圧を変化させる電荷蓄積型メモリにおいて、
前記第１の障壁層と前記電荷蓄積層と前記第２の障壁層を同一組成の絶縁物で構成し、且つ前記電荷蓄積層を１〜９原子層の範囲内の厚みとし、且つ前記電荷蓄積層は前記絶縁物を構成する元素の１つである金属原子又は半導体原子が化学量論的に過剰に存在し、
メモリセルのサイズが１０×ｋｎｍ（ｋ≦２）角で、εrを前記絶縁物の比誘電率、ｄ2を前記第２の障壁層の厚みとするとき、前記電荷蓄積層に、前記金属原子又は前記半導体原子の局在準位を、
を満足するｎ個程度を超えるよう持たせたことを特徴とする電荷蓄積型メモリ。
【請求項２】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層として酸化アルミニウムを用い、前記電荷蓄積層として化学量論的にＡｌ原子を過剰に有する酸化アルミニウムを用いたことを特徴とする電荷蓄積型メモリ。
【請求項３】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層として酸化ハフニウムを用い、前記電荷蓄積層として化学量論的にＨｆ原子を過剰に有する酸化ハフニウムを用いたことを特徴とする電荷蓄積型メモリ。
【請求項４】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層としてＨｆＡｌＯを用い、前記電荷蓄積層として化学量論的にＨｆ原子又はＡｌ原子を過剰に有するＨｆＡｌＯを用いたことを特徴とする電荷蓄積型メモリ。
【請求項５】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層としてＨｆＳｉＯＮを用い、前記電荷蓄積層として化学量論的にＨｆ原子又はＳｉを過剰に有するＨｆＳｉＯＮを用いたことを特徴とする電荷蓄積型メモリ。
【請求項６】
請求項１に記載の電荷蓄積型メモリにおいて、
前記第１および第２の障壁層として窒化シリコンを用い、前記電荷蓄積層として化学量論的にＳｉ原子を過剰に有する窒化シリコンを用いたことを特徴とする電荷蓄積型メモリ。
【請求項７】
請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、
前記第１の障壁層を酸化シリコンと前記第１の障壁層の積層構造に置きかえ、メモリセル構造を電子走行領域、前記酸化シリコン、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記ゲート電極を順次積層した構造としたことを特徴とする電荷蓄積型メモリ。
【請求項８】
請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、
前記第２の障壁層を前記第２の障壁層と酸化シリコンの積層構造に置きかえ、メモリセル構造を電子走行領域、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記酸化シリコン、前記ゲート電極を順次積層した構造としたことを特徴とする電荷蓄積型メモリ。
【請求項９】
請求項１、２、３、４、５、又は６に記載の電荷蓄積型メモリにおいて、
前記第１の障壁層を第１の酸化シリコンと前記第１の障壁層の積層構造に置きかえると共に、前記第２の障壁層を前記第２の障壁層と第２の酸化シリコンの積層構造に置きかえ、メモリセル構造を電子走行領域、前記第１の酸化シリコン、前記第１の障壁層、前記電荷蓄積層、前記第２の障壁層、前記第２の酸化シリコン、前記ゲート電極を順次積層した構造としたことを特徴とする電荷蓄積型メモリ。
【請求項１０】
請求項７、８又は９に記載の電荷蓄積型メモリにおいて、
前記酸化シリコンを、ＳｉＯＮに置き換えたことを特徴とする電荷蓄積型メモリ。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００６−３２４３５１（Ｐ２００６−３２４３５１Ａ）
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００５−１４４５０５（Ｐ２００５−１４４５０５）
【出願日】平成１７年５月１７日（２００５．５．１７）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１７年５月１７日（２００５．５．１７）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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