【課題】信号経路に応じて信号伝搬遅延時間を選択できる再構成可能集積回路に用いて好適なマルチプレサ回路を提供する。
【解決手段】マルチプレクサ回路は、第一のマルチプレクサ回路と、第二のマルチプレクサ回路と、第一のマルチプレクサ回路と第二のマルチプレクサ回路のどちらかの出力信号を選択して出力する選択回路を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路のそれぞれの複数の制御信号のうち、少なくとも一つの制御信号を共有する。再構成可能集積回路のロジックブロックにより回路構成する場合にロジックエレメント回路間において、通常速度の信号と高速な信号の選択的出力を可能にし、面積の小さな再構成可能集積回路とするためのマルチプレクサ回路を提供する。第二のマルチプレクサ回路は、前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる。 （もっと読む）

【解決手段】本発明は、自由にプログラム可能な論理制御部を有し、受信信号と送信信号とを処理する処理回路（１０、１１）を備える無線通信システムに関する。自由にプログラム可能な論理制御部のプログラミングは、それを送信動作と受信動作とに調整するために変更される。この変更は、バスシステムを介して、自由にプログラム可能な論理制御部における機能ブロックをエクスポートしインポートすることによって行われる。調整は、無線通信システムの機能を中断することなく行われる。
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【課題】スリープモードまたは停止中に、状態を保持しながら漏洩電力を最少とするシーケンス回路を提供する。
【解決手段】データ入力、データ出力、クロック信号入力およびクランプ信号入力を含むシーケンス回路とし、データ入力で受け取るデータ信号をシーケンス回路の中に、クロック信号入力で受け取られるクロック信号に応答してクロックを掛け、クロック信号に応答して、シーケンス回路からデータ出力にデータ信号を出力し、クランプ信号入力の予め定められた値に応答して、低電力モードに切り換え、回路内のシーケンス状態を保持しながらデータ出力を強制値に設定し、強制値は出力データ信号を受け取るように構成された組み合わせ回路からの漏洩電力を低減するように選択する。 （もっと読む）

【課題】各論理アレイブロック（ＬＡＢ）が、単一の伝導体チャンネルだけを使用して、または伝導体チャンネルを全く使用することなく、より多くの数の他のＬＡＢと通信することを可能にするアーキテクチャを提供すること。
【解決手段】集積回路（ＩＣ）デバイスであって、実質的に互いに整列された第１のグループの論理アレイブロックと、実質的に互いに整列され、かつ、複数の水平方向の伝導体および垂直方向の伝導体によって該第１のグループのＬＡＢに結合された第２のグループのＬＡＢとを備えており、該第１のグループおよび該第２のグループにおける各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、該第１のグループのＬＡＢは、実質的に、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢからオフセットされている、集積回路（ＩＣ）デバイス。 （もっと読む）

【課題】ＰＬＤ送受信器において、使用中のプロトコルとは独立なレートネゴシエーションを提供すること。
【解決手段】クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、この方法は、単一ビット遷移の発生について、チャネルをモニタすることと、所定の継続時間における複数個の単一ビット遷移の検出に基づいて、データレートは実質的にクロックレートの倍数であると結論付けることとを包含する、方法。 （もっと読む）

【課題】省電力モード時の消費電力が少なく、かつ、省電力モードから通常モードへの復帰に時間がかからないＳＤＲＡＭ制御回路を、提供する。
【解決手段】ＳＤＲＡＭ制御回路（メモリ制御ＡＳＩＣ２０）を、ＳＤＲＡＭ２５に定期的にリフレッシュ動作を行わせる機能と、所定の省電力モード移行要イベントが発生した場合には、ＳＤＲＡＭ２５へのＣＫＥのレベルをローレベルに変更してから、出力するＣＬＫの周波数を下げ、所定の通常モード移行要イベントが発生した場合には、出力するＣＬＫの周波数を通常周波数に戻してから、ＣＫＥのレベルをハイレベルに変更する機能とを有する回路としておく。
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【課題】本発明は、動的に回路構造を変更できるプロセッシングエレメント及びそれを備えたリコンフィギャラブル回路に関し、半導体チップ内の占有面積を低減できるプロセッシングエレメントと、チップサイズの小型化を図ることができ、高速動作が可能なリコンフィギャラブル回路とを提供することを目的とする。
【解決手段】プロセッシングエレメント７は、直列に接続されたｎ段のレジスタ３Ｒ１〜３Ｒｎのうちの最終段レジスタ３Ｒｎの出力端子が初段レジスタ３Ｒ１の入力端子に接続されて、クロック信号に同期してｎ段のレジスタ３Ｒ１〜３Ｒｎ間で保持データとしての係数ａ０１〜ａ０ｎをローテーションするシフトレジスタ３と、ｎ段のレジスタ３Ｒ１〜３Ｒｎのうちの使用段数を決定する段数決定回路４とを有している。 （もっと読む）

【課題】プログラマブルロジックデバイス（ＰＬＤ）のための特殊処理ブロックで、単一のブロック内で実行され得るよりも大きな乗算の実行を容易にして、ＰＬＤの汎用プログラマブルリソースへの依存を低減または排除するロジックを備えるものを提供すること。
【解決手段】乗算器と、これらの乗算器の結果を加算する加算器のための回路網とを含むＰＬＤ内の複数の特殊処理ブロックは、加算する前に乗算器の結果をシフトするための選択可能な回路網を、該特殊処理ブロックに追加することによって、より大きな乗算器として構成され得る。一つの実施形態において、このことは、最終的な加算を除く全てが、特殊処理ブロック内で行われ、該最終的な加算は、プログラマブルロジック内で行われることを可能にする。別の実施形態において、追加の圧縮および加算の回路網は、最終的な加算でさえも、特殊処理ブロック内で行われることを可能にする。 （もっと読む）

【課題】リーク電流に起因する消費電流の削減を実現した半導体集積回路を提供する。
【解決手段】ＯＲ回路４は、入力される４つのデータ確定判定信号ＤＴ_ｎ−２、ＤＴ_ｎ−１、ＤＴ_ｎ＋１、ＤＴ_ｎ＋２の論理和をとって、その出力をリークカット信号ＣＳとして機能回路２の入力端子ＣＵＴに出力するよう構成されている。ＮＡＮＤ回路５は、データ確定判定信号ＤＴ_ｎ−１と、反転されたデータ確定判定信号ＤＴ_ｎ＋１の論理積をとって、その出力を反転素子を介して機能回路２の入力端子ＰＣに出力するよう構成されている。入力端子ＣＵＴに入力されるリークカット信号ＣＳはリークカット回路のＯＮ／ＯＦＦを制御し、入力端子ＰＣに入力されるプリチャージ信号ＰＳはプリチャージ回路のＯＮ／ＯＦＦを制御するよう構成されている。 （もっと読む）

【課題】光再構成ゲートアレイにおける光再構成時間の短縮をシステム全体の消費電力を抑制しながら実行できる光再構成ゲートアレイの再構成制御装置を提供する。
【解決手段】複数のレーザ11,〜,1nがアレイ状に配列された再生光照射手段のレーザアレイ１と、この各レーザ光の照射により再構成回路パターンに対応する予め格納された記録情報の光パターンを射出するホログラムメモリ２と、複数の論理演算セルを各種の論理演算回路に再構成する光再構成型ゲートアレイ３と、再生光照射制御手段４で構成したので、高速に光再合成が必要な場合とより多くの再構成回路パターンが必要な場合とを適宜切替えて制御でき、光再構成ゲートアレイにおける光再構成時間の短縮をシステム全体の消費電力を抑制しながら実行できると共に、光再構成ゲートアレイの用途に応じて、再構成回路パターン数と光再構成速度とを任意に適宜選択して構成できる。 （もっと読む）

不揮発性電荷捕獲格納セルは、ＦＰＧＡのようなプログラマブル・ロジックの用途に用いられるロジック相互接続トランジスタを選択する。不揮発性電荷捕獲エレメントは、制御ゲートの下で、半導体基板の表面上にある酸化物の上方に位置する絶縁体である。好適な実施形態では、集積デバイスは、２つの不揮発性電荷捕獲格納部間に挟持されたワード・ゲート部を備えており、集積デバイスを高バイアス、低バイアス、および出力の間に接続する。出力は、ワード・ゲート部の直下にあるチャネルに接続されている拡散部によって形成される。２つの格納部のプログラム状態によって、高バイアスまたは低バイアスのどちらを、出力拡散部に接続されているロジック相互接続トランジスタに結合するかを決定する。 （もっと読む）

【課題】磁気トランジスタにより実現されるＥＸＯＲ（排他的論理和）機能を有するトランジスタ回路装置を提供する。
【解決手段】ＥＸＯＲ機能を有する磁気トランジスタ回路は、高電圧端子２２０に接続された第１の磁性セクション２１３と、出力端子２７０に接続された第２の磁性セクション２１６とを有する第１の磁気トランジスタ２００と、低電圧端子２４０に接続された第３の磁性セクション２３３と、第２の磁性セクション２１６および出力端子２７０に接続された第４の磁性セクション２３６とを有する第２の磁気トランジスタ２３０と、を備える。 （もっと読む）

【課題】
面積の増大及び動作回路の低下を防止することができるエラートレラント方法及びそれを使用可能な半導体集積回路を提供すること。
【解決手段】
第一の組み合せ回路部と、第一の組み合わせ回路部に接続される第一の遅延回路部と、第二の組み合わせ回路部と、第一の組み合わせ回路部、第二の組み合わせ回路部、及び、第一の遅延回路部のそれぞれに接続される多数決回路部とを有する半導体集積回路とする。 （もっと読む）

【課題】消費電力の変動を抑える論理回路を実現する。
【解決手段】所定の演算処理を行う論理回路１Aは、１又は２以上の２進数の入力データに対して、入力データのハミング重みと関係なく、ハミング重みが一定となる第１の複数のビットデータに変換するデコーダ４００Aと、デコーダ４００Aにより変換された第１の複数のビットデータを受信し、所定の演算処理のために、受信した第１の複数のビットデータのビット位置を入れ替えることによって、第１の複数のビットデータのビットパターンを変更して、第２の複数のビットデータを生成する配線ネットワーク２００Aと、配線ネットワークに２００A接続され、配線ネットワーク２００Aにおいて生成された第２の複数のビットデータを、１又は２以上の２進数の出力データに変換するエンコーダ３００Aとを有する。 （もっと読む）

【課題】入力データをリコンフィギュラブル回路で確実に処理できるようにする。
【解決手段】本集積回路は、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路３と、入力データ制御部４とを備える。そして、入力データ制御部４によって、リコンフィギュラブル回路３の構成に応じてデータが入力されるように入力データが制御される。 （もっと読む）

【課題】ＦＰＧＡを用いた従来の出力制御装置は、リセット信号の解除によって外部装置が先行して起動することがあり、ＦＰＧＡからの正常な信号を受けることなく誤動作してしまうという課題があった。
【解決手段】この発明に係る出力制御装置は、リセット信号が与えられたとき外部からのデータを読み込んでコンフィグレーションするＦＰＧＡ２を有し、ＦＰＧＡ２からの信号を外部装置１００に出力するようにした出力制御装置に於いて、リセット信号を保持してＦＰＧＡ２及び外部装置１００にリセット信号を継続して与えるリセット保持手段１７を備え、ＦＰＧＡ２のコンフィグレーションが終了したとき、リセット保持手段１７によるリセット信号の保持を解除すると共にＦＰＧＡ２からの信号を出力するようにしたものである。 （もっと読む）

【課題】配線の複雑化なく、短時間かつ容易に、論理の再構成を行う。
【解決手段】本発明の例に関わるプログラマブル論理回路は、第１の電源ノードＮ１と出力ノードＯ１との間に接続され、磁気固着層と磁気記録層の磁化方向の相対関係に応じてコンダクタンスが変化する第１のトランジスタＳＰと、第２の電源ノードＮ２と出力ノードＯ１との間に接続され、第１のトランジスタＳＰのコンダクタンスの最大値と最小値との間の値にコンダクタンスが設定される第２のトランジスタＳＮと、第３の電源ノードＮ３と出力ノードＯ１との間に直列接続される第３のトランジスタＴ１及び抵抗素子Ｒ１とを備える。入力信号Ａ，Ｂを与え、かつ、第１及び第３の電源ノードＮ１，Ｎ２の間にスピン注入電流を流している状態で、出力ノードＯ１に出力される出力信号Ｙの検証を行う。 （もっと読む）

【課題】光再構成ゲートアレイの各種論理演算回路を正確且つ確実に書込むと共に、各々を迅速に起動して論理演算を高速化できる光再構成ゲートアレイの再構成制御装置を提供する。
【解決手段】再生光のレーザ光１ａを発光して照射するレーザアレイ１と、予め格納された記録情報に基づいてレーザ光１ａの照射により光パターン２ａを射出すると共に、光再構成に関する制御信号光２ｂを射出するホログラムメモリ２と、光パターン２ａに基づいてアレイ状に配列された複数の論理演算セルを各種の論理演算回路に再構成し制御信号光２ｂに基づいて光制御信号Ｓ４を出力する光再構成型ゲートアレイ３と、レーザアレイ１で発光されるレーザ光１ａの照射を制御する再生光照射制御手段４とを備える構成により、各種の論理演算回路を書込みエラーを生じることなく、正確且つ確実に書込みが実行できると共に、各種論理演算回路を連続して順次高速に論理演算を実行できる。 （もっと読む）

【課題】高速マルチデータレートメモリインターフェース回路を提供すること。
【解決手段】メモリインターフェースであって、第１の信号を出力するための第１のピンと、第１のクロック信号を受信し、該第１のクロック信号の複数の位相シフトされたバージョンを出力するための第１の遅延回路と、該第１のピンに接続され、該第１のクロック信号の該複数の位相シフトされたバージョンを受信するように接続された第１の出力回路であって、該第１の出力回路は、該第１のクロック信号の該複数の位相シフトされたバージョンのうちの第１のものを選択するための第１のマルチプレクサを含み、該第１の出力回路は、該第１の信号と該第１のクロック信号の第１の複数の位相シフトされたバージョンのうちの該選択された第１のものとを同期化させる、第１の出力回路と、を備える、メモリインターフェース。 （もっと読む）

【課題】スキャンチェーンのテストクロックを生成して電子回路のスキャンベースのテストを実施するためのシステム、構造、及び方法が開示される。
【解決手段】１つの実施形態では、テストクロック制御構造は、プログラム可能テストクロックコントローラを含む。プログラム可能テストクロックコントローラは、構成可能なテストクロックを生成するためのテストクロックジェネレータを含む。コントローラはまた、構成可能なテストクロックでスキャンチェーン部分を駆動するスキャンレイヤインタフェースと、スキャンチェーン部分を制御するための制御情報にアクセスするように構成された制御レイヤインタフェースを含む。 （もっと読む）