【課題】より信頼性の高い半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路は、入力信号ＤＩＮを記憶保持する複数のフリップフロップＦ１と、複数のフリップフロップＦ１からの出力の多数決結果ＭＪを出力する多数決回路７と、複数のフリップフロップＦ１の出力不一致を検出し、エラー信号を出力するエラー検出回路２と、エラー検出回路２からのエラー信号を監視する監視回路３と、を備え、監視回路３は、エラー検出回路２からのエラー信号をもとに、複数のフリップフロップＦ１のうち、出力不一致が発生しているフリップフロップＦ１に対して書き戻しを行うリフレッシュ動作を指示するとともに、リフレッシュ動作により書き戻らなかった場合には外部に通知を行うものである。 （もっと読む）

ミラーリングされた相互接続構造を有するプログラマブル集積回路（ＩＣ）は、水平方向に配列される複数の配列（１０２，１０４）を含む。各配列は、第１のロジックコラム（１０６）と、第１の相互接続コラム（１０８）と、第２の相互接続コラム（１１０）と、第２のロジックコラム（１１２）とを含み、それらは配列内にこの順序で水平方向に配列される。各相互接続コラムは、プログラマブル相互接続ブロック（ＰＩＢ１３０−１４４，１８８−１９６，１９９）を含み、第１および第２のロジックコラムの各々は、プログラマブルロジックブロック（１１４−１２８，１６４−１７１）を含む。各プログラマブル相互接続ブロックは、一側面に複数の入力ポート（１７４）および出力ポート（１７２）を提供する。各プログラマブルロジックブロックは、一側面に第２の入力ポート（１５６）および出力ポート（１５８）を提供する。第１の相互接続コラム（１０８）におけるプログラマブル相互接続ブロックの各々の第１のポートおよび一側面は、第２の相互接続コラム（１１０）における各プログラマブル相互接続ブロックの第１のポートおよび一側面を物理的にミラーリングする。第１の相互接続コラム（１０８）におけるプログラマブル相互接続ブロックの第１のポート（１７２，１７４）は、第１のロジックコラムにおけるプログラマブルロジックブロックの第２のポート（１５６，１５８，１８２，１８４，１８６，１９０，１９４）に結合される。第２の相互接続コラム（１１０）におけるプログラマブル相互接続ブロックの第１のポートは、第２のロジックコラムにおけるプログラマブルロジックブロックの第２のポート（１６０−１６２，１７２−１８０，１９８）に結合される。
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【課題】時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供する。
【解決手段】セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする。 （もっと読む）

【課題】複数の機能を短時間で切りかえ可能なＰＬＤを提供する。
【解決手段】ＰＬＤ１００は、ｎ（ｎは２以上の整数）個のコンテキストを切りかえ可能である。マルチコンテキストメモリ２０は、ｎ個のコンテキストを定義するｎ個のコンフィギュレーションデータＣＯＮＦ_１〜ＣＯＮＦ_ｎを不揮発的に記憶する。（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。メモリセルＭは、対応する制御ラインＣＬが選択されたとき、対応するビットラインＢＬを介してアクセス可能となる。ｍ個のセンスアンプは、対応するビットラインＢＬに生ずる信号を、リコンフィギュアラブル回路１０に出力する。 （もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。
【解決手段】ＦＰＧＡ１を構成する全ての回路ブロックＣＩＲa〜ＣＩＲdにはそれぞれカウンタＣＯＵa〜ＣＯＵdが設けられており、これらはカウンタＣＯＵa，ＣＯＵb，ＣＯＵd，ＣＯＵcの順に順次直列接続されてカウンタ直列接続体を形成している。発振器２からの発振信号は、Ｉ／ＯブロックIOaの入力ピンを介してカウンタＣＯＵaに入力され、また、カウンタＣＯＵcからは、Ｉ／ＯブロックIOcの出力ピンを介して、順次分周された発振信号がカウンタクリア信号としてウォッチドッグタイマ３に出力される。ウォッチドッグタイマ３の動作に基づき正常と診断した場合には、全ての回路ブロックが必ず正常であることが保証される。 （もっと読む）

【課題】論理回路のコンフィグレーションを効率よく行うことが出来るコンフィグレーション装置を提供する。
【解決手段】ＦＰＧＡ部２００に含まれる複数のＦＰＧＡの各々にテスト用の論理回路を構築するためのテスト用コンフィグレーションデータ１１１と、複数の正式用デバイスデータ１１２ａとからなる正式用コンフィグレーションデータ１１２を保持するデータ保持部１１０と、複数のＦＰＧＡに論理回路を構築するコンフィグレーション制御部１２０と、テスト用デバイスデータにより電子回路が構築された複数のＦＰＧＡ間の入出力特性を測定し、複数のテスト用デバイスデータから特定のデバイスデータを抽出するコンフィグレーション選択部１３０とを備え、コンフィグレーション制御部１２０が、抽出されたテスト用デバイスデータ１１１ａに対応づけられた正式用デバイスデータ１１２ａにより、複数のＦＰＧＡに論理回路を構築する。 （もっと読む）

【課題】本発明は、高速動作が可能な半導体メモリ装置のデータ整列回路を提供する。
【解決手段】本発明の半導体メモリ装置のデータ整列回路は、アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループを生成する第１の制御部；前記アドレスグループ、前記クロック及び前記レイテンシ信号に応じて、第２の制御信号グループを生成する第２の制御部；前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；及び、前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部を含む。 （もっと読む）

【課題】回路構成を再構成可能であるとともに、同時に複数のアプリケーションを実行することを可能にする半導体装置を提供する。
【解決手段】コンフィグレーションデータの保持用及び演算処理の結果の保持用に同じバンク数のレジスタバンクを設け、バンク切り替え信号によりレジスタバンクのバンクを同期して切り替えるようにして、アプリケーションの切り替えに応じて、コンフィグレーションデータ及び処理に用いるデータを同期して切り替えて処理を実行可能にし、同時に複数のアプリケーションを実行できるようにする。 （もっと読む）

【課題】通信システムのトランシーバにより使用されるように構成された、入力周波数の範囲またはサンプルレートを適合させることのできるスペース効率のよい低電力のプログラム可能なデジタルフィルタを提供する。
【解決手段】入力信号を受信し、第１の伝達関数を有する第１の有限インパルス応答フィルタセクション１６と、第２の伝達関数を有する、第１の有限インパルス応答フィルタセクション１６に接続された無限インパルス応答フィルタセクション１８と、無限インパルス応答フィルタセクション１８に接続され、プログラム可能なデジタルフィルタによる入力信号の受信に応答して濾波された出力信号を出力し、第３の伝達関数を有する第２の有限インパルス応答フィルタセクション２０と、第１、第２または第３の伝達関数におけるプログラム可能な係数を供給する手段とを具備する。 （もっと読む）

【課題】内部動作が停止した場合に外部バッファと適切にデータのやり取りが可能なリコンフィギュラブル回路を提供する。
【解決手段】リコンフィギュラブル回路は、複数の演算器と該演算器間を再構成可能に接続するネットワーク回路とを含むリコンフィギュラブル演算器アレイと、リコンフィギュラブル演算器アレイの動作の実行及び停止を制御する停止制御回路と、リコンフィギュラブル演算器アレイの動作の停止時に外部から供給されるデータを一時的に格納し、リコンフィギュラブル演算器アレイの動作の再開時に格納されたデータをリコンフィギュラブル演算器アレイに供給するバッファ回路とを含むことを特徴とする。 （もっと読む）

【課題】従来のプログラマブルな半導体装置であるＦＰＧＡやＭＰＬＤはコストパフォーマンスが悪く、かつ長い信号線に対する配慮が不充分であった。
【解決手段】メモリと、アドレス−データ対を有する複数のＭＬＵＴから構成されるＭＬＵＴブロックにフリップフロップを内蔵した。また隣接するＭＬＵＴ間の近距離配線には交互配置配線を導入し、隣接していないＭＬＵＴ間の配線には専用の離間配線、更にはトーラス配線網を設けた。 （もっと読む）

【課題】効率的に消費電力を低減して省エネルギー性を向上させることのできるプログラマブル論理回路を提供する。
【解決手段】外部からのアクセスによりその論理演算処理が変更可能な複数の論理ブロック（１ａ〜１ｉ）と、該論理ブロックの間の接続を外部からのアクセスにより変更可能な配線領域２と、各論理ブロック毎に電源をオン・オフ可能なオン・オフ手段（電源オン・オフ部３）と、システムの動作モードに対応させた動作データを導入する導入手段（動作データ導入部５）と、導入された動作データに基づいて指定された論理ブロックの電源をオン・オフさせる制御手段（オン・オフ制御部４）と、電源がオンされた論理ブロックについて、配線領域における各論理ブロック間の配線状態を動作データに含まれる回路データに基づいて変更する配線変更手段（配線変更部６）とを少なくとも備える。 （もっと読む）

【課題】製造が容易で集積度が高く動作の速い低廉なルックアップテーブルを短期間で開発すること。
【解決手段】
ルックアップテーブル２００は、入力端子１０１と、出力端子１０２と、入力端子１０１の個数により決定される入力パターン数に対応したビア挿入箇所と、トランジスタにより構成される選択回路と、プリチャージ回路とを備える。ビア挿入箇所は、単一のビア層が有している。ビア挿入箇所の中から組合せ回路に応じてビアが挿入され、挿入されたビアを介して入力端子１０１と出力端子１０２とが接続される。入力端子１０１に入力される入力パターンが、ビアが挿入されたビア挿入箇所に対応している場合、出力端子１０２にはＶＳＳが出力される。入力端子１０１に入力される入力パターンが、ビアが挿入されたビア挿入箇所に対応していない場合、出力端子１０２にはプリチャージ回路によりＶＤＤが出力される。 （もっと読む）

【課題】可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱う構成において可変論理に対する機能設定の負担を軽減する。
【解決手段】半導体装置はアクセス制御装置（２）の制御を受ける機能再構成メモリ装置（８）を有し、機能再構成メモリ装置はアクセス制御装置からのアクセス要求を受け、インタフェース制御回路に複数の機能再構成セル（２０）と機能再構成セルに一対一対応で設けられ機能再構成セルからの出力を受けて演算を行う可変演算セル(１０１)が接続される。機能再構成セルの制御回路は第１の動作モードで記憶回路の制御フィールドとデータフィールに初期設定された真理値データのようなデータを、第２の動作モードにおいて制御フィールドのデータに基づいて自律的に制御することによって論理動作を行う。可変演算セルは記憶回路の制御フィールドから出力される制御データなどに基づいて演算動作が可能にされる。 （もっと読む）

【課題】再構成可能なデータ処理装置を提供する。
【解決手段】エレメント（ＲＸＥ）５３は、４系統の入力６１と、４系統の出力６２と、４系統の入力６１から任意の入力データを選択する入力インタフェース６３と、この入力インタフェース６３により選択された入力データφｉを論理演算してデータを出力する演算コア６５と、４系統の入力６１と演算コア６５の出力データφｏとを任意に選択して４系統の出力６２へ接続可能な出力インタフェース６４とを備えている。演算コア６５は、論理を変更可能な演算エレメントとしての機能を果たす。また、入力インタフェース６３は、４系統の入力６１から任意の１ビットを選択するための１６対１のセレクタ６３ｓが複数配置された構成となっている。出力インタフェース６４は、演算コア６５からの出力φｏと４系統の入力６１のルーティングを兼ねた７対１のセレクタ６４ｓが複数配置された構成となっている。 （もっと読む）

集積回路のための前置加算器段（２０４）を備えたデジタル信号処理ブロック（２００）を記載する。デジタル信号処理ブロックは前置加算器段（２０４）および制御バス（２０２）を含む。制御バスは、前置加算器段の演算を動的に制御するために前置加算器段（２０４）に結合される。前置加算器段は、制御バスに結合された第１のマルチプレクサ（３０６）の第１の入力ポートと、制御バスに結合された第１の論理ゲート（３２２）の第２の入力ポートと、制御バスに結合された第２の論理ゲート（３２１）の第３の入力ポートと、制御バスに結合された加算器／減算器（３３１）の第４の入力ポートとを含む。
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【課題】電源が遮断されても機能を維持可能なＰＬＤを提供する。
【解決手段】リコンフィギュアラブル回路１０は、その回路形態がコンフィギュレーションデータＣＯＮＦに応じて設定される。コンフィギュレーションメモリ２０は、リコンフィギュアラブル回路１０と付随して設けられ、リコンフィギュアラブル回路１０のコンフィギュレーションを設定するコンフィギュレーションデータＣＯＮＦを保持する。コンフィギュレーションメモリ２０は、コンフィギュレーションデータＣＯＮＦの各データを保持する複数のメモリセルを含む。各メモリセルは、フリップフロップＦＦと、対応するフリップフロップの状態を保持する不揮発性メモリＭｎｖを含む。複数のメモリセルのフリップフロップは、デイジーチェインを構成するように直列に接続され、コンフィギュレーションデータＣＯＮＦが、当該デイジーチェインを経由してロード可能に構成されている。 （もっと読む）

第一相変化メモリ（ＰＣＭ）デバイス、および第一ＰＣＭデバイスに結合された第二ＰＣＭデバイスを有する分圧器を含むメモリ回路を記述する。１つの実施形態では、第一ＰＣＭデバイスはセット抵抗の状態にあり、第二ＰＣＭデバイスはリセット抵抗の状態にある。また、１つの実施形態では、分圧器は、更に、第一ＰＣＭデバイスに接合された第一スイッチ、ならびに第一スイッチおよび第二ＰＣＭデバイスに結合された第二スイッチを含む。１つの実施形態では、メモリ回路は、更に、分圧器に結合されたハーフラッチ、ならびにハーフラッチおよび分圧器に結合されたカスケードトランジスタを含む。
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【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）