【課題】待ち時間不確実性を減少したトランシーバシステムを提供すること。
【解決手段】トランシーバシステムは、ワードアライナを備え、０のワードアライナ待ち時間不確実性を有し、ワードアライナに結合されるビットスリッパをさらに備えている。該トランシーバーシステムは、ワードアライナによるワード整列およびビットスリッパによるビットスリップに起因する全遅延が回復クロックのすべての位相に対して一定であるように、ビットスリッパがビットをスリップさせる、トランシーバシステムである。 （もっと読む）

【課題】過渡遷移に基づく解析を困難とし、例えばＤＰＡ攻撃に対する耐性の高い演算構成を実現する。
【解決手段】非線形変換処理などのデータ変換処理を行う演算装置において、論理回路を構成するセレクタ入力値をすべて同一値に維持したプリチャージ・フェーズにおいて入力ビット遷移処理を実行させ、遷移処理終了後にエバリュエーション・フェーズへ移行してデータ変換処理に基づく出力ビット生成を行なう。プリチャージ・フェーズにおいては全てのセレクタ入力値を同一値とするリセットを実行するので、入力ビット遷移処理時の過渡遷移に基づく解析が困難となり、例えばＤＰＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）攻撃に対する耐性の高い演算装置が実現される。 （もっと読む）

【課題】クロック配線による消費電力を抑えることが可能で、低消費電力でより多くの処理を行える動的再構成デバイスを得る。
【解決手段】クロック制御回路２−１〜２−４は、それぞれクロック制御の有無を示すクロック強制有効コンテキストの入力値ｐと、フリップフロップ（ＦＦ１）１−１〜（ＦＦ４）１−４の入力値ｃと出力値ｒとの３信号とクロックＩＣＬＫを入力とし、３信号の状態に応じてクロックの固定制御を決定し、この結果をフリップフロップ（ＦＦ１）１−１〜（ＦＦ４）１−４へのクロックＧＣＬＫとして出力する。 （もっと読む）

【課題】再構成可能な論理回路の再構成時間を短縮し、データ処理の高速化は図ることができるようにしたデータ処理装置を提供する。
【解決手段】回路情報源１５に論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を保持させる。論理再構成制御部１６は、再構成可能な論理回路１２に論理回路Ａを再構成して論理回路Ａに任されている処理を実行させた後、再構成化可能な論理回路１２に論理回路Ｂを構成する場合、回路情報源１５から論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報と、再構成する番地の回路情報とを回路情報保持レジスタ１９に転送する。 （もっと読む）

【課題】 簡易な構造を有するノイズフィルタ回路等を提供する。
【解決手段】 ノイズフィルタ回路（１０；６０）は、入力信号（ＩＮ）を入力するラッチ回路（１４；６４）を備える。ラッチ回路（１４；６４）は、第１および第２の論理演算回路（たとえば、ＮＡＮＤ回路）を含む。第１および第２のＮＡＮＤ回路のそれぞれにおいて、セット信号（Ｓ）またはリセット（Ｒ）信号を入力するＰ型トランジスタ（Ｐ１）の能力は、セット信号（Ｓ）またはリセット（Ｒ）信号を入力するＮ型トランジスタ（Ｎ１）の能力、および、このＮ型トランジスタ（Ｎ１）と直列に接続されるＮ型トランジスタ（Ｎ２）の能力（トータルな能力）より低い。ノイズフィルタ回路（１０；６０）は、ラッチ回路（１４；６４）からの出力信号（ＯＵＴ（ＸＱ；Ｑ））を入力する波形整形回路（１６）を、備えてもよい。 （もっと読む）

【課題】電離放射線に長期間にわたって露出された後に回路内に発生する電荷によって生じる損傷に対する耐性を有する論理回路を提供する。
【解決手段】耐放射線型インバータは、入力端子と出力端子の間に第１及び第２電気経路を含む。第１電気経路内に第１ＰＦＥＴが配設され、且つ、第２電気経路内にＢＪＴ（Bipolar Junction Transistor）が配設される。第１ＰＦＥＴは、入力端子における低レベル信号を出力端子における高レベル信号に変換するように構成され、且つ、ＢＪＴは、入力端子における高レベル信号を出力端子における低レベル信号に変換するように構成される。第２ＰＦＥＴは、過剰な電流をＢＪＴから抜き取る経路を提供するように構成される。又、耐放射線型インバータは、第２電気経路内に配置された電流制限ＰＦＥＴをも含む。 （もっと読む）

【解決課題】第１の大規模集積回路動作中に論理ブロックの不良を検出しても、停止することなく動作を継続する。
【解決手段】半導体集積回路装置は、複数の１の論理ブロックを有する第１の大規模集積回路と、第１の大規模集積回路に接続するとともに第２の論理ブロックを有する書換え可能な第２の大規模集積回路と、複数の第１の論理ブロックで実行される用途を実現するためのデータを保存するメモリと、第１の大規模集積回路の動作中に第１の論理ブロックの不良を検出した場合に、前第２の論理ブロックに不良を検出した第１の論理ブロックと対応するメモリに保存されたデータを書き込み、不良を検出した第１の論理ブロックの代替として第２の論理ブロックを使用する制御を行なう制御部とを備える。 （もっと読む）

【課題】 故障の有無を容易に認識し、故障時には、これを修復する。
【解決手段】 論理信号Ａ，Ｂの一方を選択する正論理ゲート回路１０の出力と、その反転信号Ａバー，Ｂバーの一方を選択する負論理ゲート回路２０の出力とが一致するか否かをＸＯＲ回路３０で判定する。判定結果Ｆが１であれば正常、０であれば故障と認識できる。正常時には、選択回路４０はインバータ１１経由の信号を出力し、選択回路５０はインバータ２１経由の信号を出力する。判定結果が故障を示したときには、種々の論理パターンを入力として与えたときの出力パターンを解析し、ゲート回路１０，２０のいずれが故障したかを認識する。ゲート回路１０の故障時には、選択回路４０がインバータ２２経由の信号を選択するように切り換え、ゲート回路２０の故障時には、選択回路５０がインバータ１２経由の信号を選択するように切り換える。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】複数の演算部に対して、降圧回路を用いることなく、簡単に電源分割することができる半導体集積回路装置およびその駆動方法を提供する。
【解決手段】半導体集積回路装置は、電源端ＶＤＤＣと接地端ＧＮＣとの間に直列に接続され、データを処理する複数の演算部ＩＣＡ、ＩＣＢと、処理すべきデータを受け取り、複数の演算部のそれぞれの作業負荷が等しくなるように、データを複数の演算部のそれぞれへ割り振るコントローラＣＴＬとを備えた。 （もっと読む）

【課題】産業的使用のために新たなものを提供すること。
【解決手段】データ流の管理方法において、データに識別子を割り当てる、
ことを特徴とする方法。 （もっと読む）

【課題】面積効率の高い動的再構成可能演算装置を得る。
【解決手段】乗算器１００〜１０７は、それぞれ２入力の乗算を行う。加算器２００〜２０３は、乗算器１００〜１０７の乗算結果出力１００ｃ〜１０７ｃを入力として加算を行う。加算器２０４，２０５は、加算結果出力２００ａ〜２０３ａか乗算結果出力１００ｃ，１０１ｃ，１０６ｃ，１０７ｃかを入力として加算を行う。加算器２０６，２０７は、加算結果出力２０４ａ，２０５ａか乗算結果出力１０２ｃ〜１０５ｃかを入力として加算を行う。 （もっと読む）

【課題】処理性能の劣化を抑制しながら、命令メモリの容量を小さくすることができる。
【解決手段】本発明の半導体装置１は、複数の演算装置１０Ａ〜１０Ｅと、所定の状態遷移に応じて複数の演算装置を制御するコントローラ１１と、演算処理対象のデータを記憶する第１の記憶部１２と、複数の演算装置で行われる演算処理を指定する回路情報を記憶する第２の記憶部と、第１の記憶部１２へのデータアクセス情報と第２の記憶部へのポインタとを、コントローラ１１が取り得る状態と関連付けて記憶する第３の記憶部とを備え、コントローラ１１は、状態に応じて第３の記憶部に記憶された読み出しアドレスとポインタとを読み出し、読み出したポインタによって指定される第２の記憶部の領域に記憶された回路情報を複数の演算装置１０Ａ〜１０Ｅへ送信することを特徴とする。 （もっと読む）

【課題】回路構成が比較的簡単で、回路規模が小さく、消費電流の小さなフイールドバス用３値信号出力回路を実現すること。
【解決手段】直流電流とデジタル信号とが共通の伝送線路で伝送されるフイールドバスに静止レベルとハイレベルとローレベルの３値を出力する３値信号出力回路であって、相補的にオン・オフ制御される２つのスイッチを設け、一方のスイッチを介して静止レベルを出力し、他方のスイッチを介してハイレベルとローレベルを出力することを特徴とするもの。 （もっと読む）

【課題】再構成可能回路に参照表を生成して演算を実行する処理の効率を向上させる。
【解決手段】リコンフィギュラブルプロセッサ３４では、再構成前にＲＡＭ１１２に生成したＬＵＴ１１８を保全して再構成が行われ、（ａ）に示す論理が設定される。すなわち、ＬＵＴ１１８を参照して画像処理を行う処理１Ａ部１１０と処理１Ｂ部１１４を構築する論理と、ＲＡＭ１３０にＬＵＴ１３６を生成する論理を設定し、両論理に基づく処理を並列的に実行させる。そして、次の再構成では、（ｂ）に示すように、ＬＵＴ１３６が保全され、これを参照して画像処理を行う論理が設定される。 （もっと読む）

【課題】ＦＰＧＡセル及びアレー構造体の相互接続部を選択的にプログラムする方法を提供する。
【解決手段】各セルは、フローティングゲートが共通で且つ制御ゲートが共通であるスイッチ用フローティングゲート電界効果トランジスタ及び感知用フローティングゲート電界効果トランジスタを備えている。セルのプログラミングは、共通の制御ゲートラインと、感知トランジスタのソース／ドレインとをバイアスする電圧により行われる。 （もっと読む）

【課題】ソフトウェアＩＰを用いて最適な性能を得ることができるプログラマブル論理回路装置を提供する。
【解決手段】第１のクロック信号を入力するフリップフロップ回路１６が接続された第１の経路と、ルックアップテーブル１２と第２のクロック信号を入力するフリップフロップ回路１４とが接続された第２の経路と、を備える複数の演算器エレメント１０を本プログラマブル論理回路装置は備える。演算器エレメント１０ごとに第１の経路と第２の経路とを設定する。アプリケーションとして実装されている二つの演算器エレメント１０を両端に、バッファとしての役割を持つ複数個の演算器エレメント１０を中間にして、演算器エレメント１０を結線する。 （もっと読む）

【課題】同期式順序回路の設計工程において、状態割当て解候補中で回路面積が最も小さい解を得て回路面積の縮小化を図る。
【解決手段】同期式順序回路の状態割当てを最適化する装置において、状態割当初期解に対してパリティ検査ビット付加した状態割当解（状態割当コード伸長解）を生成するコード伸長手段４１と、該状態割当コード伸長解からコードの一つの桁を削除して複数の状態割当解候補（状態割当コード削減解）を生成するコード削減手段４２と、該複数の状態割当コード削減解のそれぞれを用いて論理合成された複数の回路図情報に基づいて、それぞれの回路面積を比較して最小面積の回路を決める状態割当コード削減解を検出する回路面積比較手段４３とを備えた。 （もっと読む）

【課題】論理レベルの最適化ができ、また構成情報の増大を防止でき、集積回路としての面積効率の低下を防止でき、また、演算効率の向上を図れ、しかも低消費電力化を図れる演算装置を提供する。
【解決手段】構成情報に応じて係数入力Ｃ０Ｉ〜ＣｋＩを選択する第１の選択装置１１と、構成情報に応じてデータ入力Ｄ０Ｉ〜ＤｍＩを選択する第２の選択装置１２と、第１，第２の選択装置の出力信号を入力として、構成情報に応じた論理演算を行うＡＬＵ１４と、第１，第２の選択装置の出力信号を入力として構成情報に応じた演算を行うＭＡＣ１５と、構成情報に応じてＡＬＵ１４とＭＡＣ１５の出力信号のいずれかを選択する第４の選択装置１６とを設け、複数の構成情報を保持可能な複数の記憶領域を含み、再構成のための構成情報を一に記憶領域に書き込み、構成情報は他の記憶領域にシフトされる。 （もっと読む）

【課題】連続的に接続された複数のプログラマブルロジック領域を備えるプログラマブルロジックデバイスをプログラムする装置及び方法を提供する。
【解決手段】連続的に接続された複数のプログラマブルロジック領域をプログラムするための初期プログラミングデータを受信するステップ、少なくとも１つの障害のある連続的に接続されたプログラマブルロジック領域の存在と位置に関する変換データを受信するステップ、使用時に連続的に接続されたプログラマブルロジック領域を論理的に不可視状態にするバイパスプログラミングデータを生成するステップ、変換データ内で発見された情報を使用して有効プログラミングデータを生成するステップ、及び少なくとも１つの障害のある連続的に接続されたプログラマブルロジック領域を有効プログラミングデータを使用してプログラマブルロジックデバイスをプログラムするステップを含む。 （もっと読む）