【課題】外部配線と複数の論理セルを含む論理セル群とを相互に接続する相互接続構造、および相互接続構造を有する論理回路装置に関し、論理のファンクション表現の柔軟性を低下させることなく配線リソースのオーバヘッドを低減させることを目的とする。
【解決手段】論理回路装置における相互接続部１が、外部配線と論理セル群２の入力線と相互接続関係を規定する接続規定手段を有し、論理セル群の複数の論理セルの中で対象となるファンクションを考慮して、論理のファンクション表現に関する柔軟性を保ちつつ、相互接続部の入力線の数が相互接続部の出力線の数より少ない構成、および、接続規定手段により規定される組み合わせ数が相互接続部の入出力の全ての組み合わせ数より少ない構成の少なくとも一方が実現されるように構成される。複数の論理回路装置のクラスタ化により形成されるクラスタ構造を有する論理回路装置も提供される。 （もっと読む）

【課題】基本の回路要素の基本タイルの間の配線状態を設定する複数のプログラマブル配線スイッチが不揮発性記憶素子で構成される再構成可能集積回路を提供する。
【解決手段】再構成可能集積回路は、複数の入力端子と出力端子を備えるマルチプレクサ型のプログラマブル配線スイッチを構成する複数の不揮発性記憶素子を備える。入力端子から出力端子への信号電圧の伝搬経路にスイッチ機能を有する電界効果トランジスタ構造の不揮発性記憶素子が配置されており、不揮発性記憶素子が入力端子からの信号電圧を選択的に出力端子に伝搬するマルチプレクサ型のプログラマブル配線スイッチを構成するため、不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、結線情報を消去する消去動作と、不揮発性記憶素子の導通状態もしくは非導通状態を確認する読み出し動作を直接行う制御回路を備える。 （もっと読む）

【課題】プログラム可能なロジックデバイスをプログラムする方法を提供すること。
【解決手段】マスクプログラム可能なロジックデバイス（ＭＰＬＤ）に対するユーザーのロジック設計は、互換性を有するユーザープログラム可能なロジックデバイス（ＵＰＬＤ）上で設計されＭＰＬＤに移行され得る、または直接ＭＰＬＤ上で設計され得る。設計がＵＰＬＤ上でなされる場合には、目標のＭＰＬＤの制約（例えば、デバイスの間の差異）が考慮され、その結果、移行は成功する。設計が直接ＭＰＬＤ上でなされる場合には、その設計を試験のためにＵＰＬＤに移行することをユーザーが意図するときに、互換性を有するＵＰＬＤの制約が考慮される。これは、ロジック設計のＵＰＬＤとＭＰＬＤとの間で行き返りの移行が意図される場合にのみ、特徴の一致が使用され得ることを意味する。移行を助長するためにデバイスのペアの間の固定されたマッピングが生成され得る。 （もっと読む）

【課題】直列、並列、又はこれらの任意の組合せであるように再構成可能な、ロジックブロックのアレイを有するデバイスを提供する。
【解決手段】両端に配置された第１及び第２接続手段をそれぞれが有する一連の並列なロジックブロックチェーンを含むプログラマブルロジック回路のためのプログラミングインタフェースデバイスであって、各ロジックブロックチェーンの第１及び第２の接続手段とのインタフェースをそれぞれ行う第１及び第２のインタフェース手段と、複数の直列に接続されたロジックブロックを構成するようにそれぞれが配列された、少なくとも１つのプログラミング回路と、並列なロジックブロックチェーンが、並列、直列、又はこれらの任意の組合せであるように構成され得るように、各ロジックブロックチェーンの接続手段を、他のロジックブロックチェーンの接続手段に接続又は直接前記少なくとも１つのプログラミング回路に接続するプログラマブル接続手段とを備える。 （もっと読む）

【課題】スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックを基本タイルとし、この基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路において、ロジック機能を有する基本タイルの割合と、入出力機能を有する基本タイルの割合を柔軟に設定することができる再構成可能集積回路を提供する。
【解決手段】スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックの基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路は、機能ブロックは少なくとも再構成可能なロジック回路および入出力回路の両方を有しており、ロジック機能を利用する基本タイルの割合と入出力機能を利用する基本タイルの割合とを用途に合わせて所定の割合で構成し、前記ロジック回路または入出力回路のいずれかを使用して前記基本タイルをロジック機能または入出力機能のいずれかで使用する。 （もっと読む）

【課題】記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することを可能にする。
【解決手段】複数の入力信号を受ける入力部１００と、第１のトランジスタを含む抵抗変化型のプログラム可能な第１の記憶回路と、第２のトランジスタを含む抵抗変化型のプログラム可能な第２の記憶回路とが並列に接続された単位プログラマブルセルが複数個、マトリクス状に配置されたプログラマブルセルアレイであって、同一行にある単位プログラマブルセルの第１のトランジスタのそれぞれのゲートが複数の入力信号から一つの選択された入力信号を受けるとともに前記第２のトランジスタのそれぞれのゲートが選択された入力信号の反転信号を受け、同一列の単位プログラマブルセルのそれぞれの第１および第２の記憶回路の出力端子が共通の出力線に接続されているプログラマブルセルアレイ２００と、を備えている。 （もっと読む）

【課題】フォルト検出回路において、回路規模を低減し、故障や誤動作がどの部分で起こっているのかを明らかにできるようにする。
【解決手段】論理回路２０を自己双対関数によって設計し、外部から同じ内容のデータを２回入力する。論理回路２０では、転送１回目のデータが反転されずに演算され、この結果が第４フリップフロップ３２に保持され、転送２回目のデータが反転されて演算され、この結果が第３フリップフロップ３１に保持される。これにより、出力側エラー検出回路３４によって、第４フリップフロップ３２に保持されたデータと、第３フリップフロップ３１に保持されたデータとが比較され、各データが異なるときにはエラーが出力される。 （もっと読む）

【課題】 冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。
【解決手段】 ＦＰＧＡ１０は、入力される入力信号を複数に分配し、論理ブロックに既に構成された論理回路１及び論理ブロックに新規に構成される新規な論理回路１１に対して、分配された信号を出力する分配回路部２と、論理回路１及び新規な論理回路１１からの各出力信号のうちいずれかを選択するセレクタ回路部３と、新規な論理回路１１に出力信号を出力するように分配回路部２を制御すると共に、新規な論理回路１１からの出力信号を出力するようにセレクタ回路部３を制御する切り替え制御部４と、を備える。 （もっと読む）

【課題】メモリの冗長化を行ってＦＰＧＡの起動を保障する
【解決手段】ＦＰＧＡ周辺回路は、論理回路データが格納されたメインメモリ２１及びサブメモリ２２と、ＦＰＧＡ１０と、異常監視回路４０と、メモリ切替回路３０とを有している。ＦＰＧＡ１０は、電源投入後の起動時に初期化を行った後、メインメモリ２１に格納された論理回路データを読み出し、コンフィグレーションを行う。異常監視回路４０は、ＦＰＧＡ１０における初期化完了からコンフィグレーション完了までの経過時間を監視し、その経過時間が設定時間を超えると、メインメモリ２１が異常であると判断して異常通知信号Ｓ４０ａを発生する。メモリ切替回路３０は、異常通知信号Ｓ４０ａを受信すると、メインメモリ２１をサブメモリ２２に切り替え、再度ＦＰＧＡ１０に対してコンフィグレーションを行わせる。 （もっと読む）

【課題】本発明は、半導体装置のロジック領域に冗長救済を行う構成を提供することを目的とする。
【解決手段】本発明の１つの実施の形態は、ロジック領域２を有する半導体装置１である。そして、当該半導体装置１は、ロジック領域２内に設けられる同一の構成を有する複数の基本セル２１と、複数の基本セル２１と同一の構成を有する冗長セル２２と、複数の基本セル２１及び冗長セル２２のそれぞれに入力される信号を切り替える入力セレクタ２３と、基本セル２１及び冗長セル２２のそれぞれから出力される信号を切り替える出力セレクタ２４とを備えている。さらに、当該半導体装置１は、入力セレクタ２３及び出力セレクタ２４のうち少なくとも一方を切り替えて、冗長セル２２を機能させ複数の基本セル２１のうち故障したセルを救済する。 （もっと読む）

【課題】回路構成情報を効率的に保持、転送する再構成可能電子回路装置を提供する。
【解決手段】複数のＰＥ１０と、複数のＰＥ１０のそれぞれに電子回路を実現させるための回路構成情報を複数記憶するＤＲＡＭ５０、複数のＰＥ１０のいずれかにロードされた回路構成情報をキャッシュする二次キャッシュ６０、複数のＰＥ１０のそれぞれにロードすべき回路構成情報を選択し、選択された回路構成情報が二次キャッシュ６０に記憶されていなければＤＲＡＭ５０から二次キャッシュ６０に読み出し、選択された回路構成情報を二次キャッシュ６０からＰＥ１０にロードするキャッシュ制御部７０、を備える。 （もっと読む）

【課題】 コンフィギュレーションに際して容易に上位機器と接続でき、一旦基盤に実装した後も再利用が可能なプログラマブル論理回路を提供すること。
【解決手段】 ＦＰＧＡ１に上位機器１０，基盤３０とＵＳＢ接続するＵＳＢＩ／Ｆ１ａを設ける。ＵＳＢＩ／Ｆ１ａにより上位機器１０と接続されたとき、上位機器１０にコンフィギュレーションデータを作成するためのソフトウェアを起動せしめる。このソフトウェアにより作成されたコンフィギュレーションデータが、ＵＳＢＩ／Ｆ１ａを介して受信されたことに応じて、当該コンフィギュレーションデータに基づく論理回路を論理回路部２のユーザ領域６に設計する。その後、ＵＳＢＩ／Ｆ１ａにより基盤３０と接続されたとき、ユーザ領域６に設計した論理回路に基づいて入力信号を処理する。 （もっと読む）

【課題】伝送速度が異なる複数のマンチェスタ符号化信号のデューティ比を補正可能なデューティ補正回路を得ること。
【解決手段】本発明にかかるデューティ補正回路は、マンチェスタ符号化された受信信号の連続する２つの立上りエッジの間隔または立下りエッジの間隔に基づいて受信信号の伝送速度を判定するシンボル周期判定回路７と、受信信号の“Ｈレベル”または“Ｌレベル”の継続時間を観測するエッジ検出回路２およびカウンタ３と、観測結果および判定結果に基づいて波形歪みを検出する波形歪み検出回路４と、波形歪みが検出された場合に波形歪み発生期間、受信信号を反転することにより波形の補正を行うセレクタ５と、を備えることとした。 （もっと読む）

【課題】有限状態機械の現在の状態を高速に取得する電子回路を実現するのに好適な記述処理装置を提供する。
【解決手段】状態0, 1, 2, ..., N-1からなる有限状態機械を表す記述を受け付ける受付部２０、状態0, 1, 2, ..., N-1をグループ0, 1, 2, ..., M-1に分割する分割部であって、グループ0に状態0, 1, ..., L[0]-1を割り当て、グループ1に状態L[0], L[0]+1, ..., L[1]-1を割り当て、グループ2に状態L[1], L[1]+1, ..., L[2]-1を割り当て、...、グループM-1に状態L[M-2], L[M-2]+1, ..., L[M-1]-1=N-1を割り当てる分割部３０、現在の状態を取得するデコーダがグループ毎に生成されるようにレジスタ転送レベル記述を生成する生成部４０を備える。 （もっと読む）

【課題】演算処理装置に最適な演算処理をさせることが可能な動的再構成デバイスを提供することを目的とする。
【解決手段】本発明に係る動的再構成デバイスは、演算処理装置１０を動的に再構成する動的再構成デバイスであって、演算処理装置１０の構成要素である複数の演算処理ブロック１１各々に設けられ、対応する演算処理ブロック１１に所定の信号を選択的に入出力可能なクロスバースイッチ１を備える。そして、クロスバースイッチ１により、複数の演算処理ブロック１１の処理手順を動的に変更可能である。 （もっと読む）

【課題】ＳＳＰＤをアレー化した場合のＳＳＰＤピクセルの信号処理による熱負荷増大に対して適切に対応できる信号処理回路およびインターフェイス回路を提供する。
【解決手段】本発明の信号処理回路２０Ａにおいては、複数の超伝導ナノワイヤ型単一光子検出器１００Ａから出力される信号の処理に用いられ、単一磁束素子により構成された論理回路（２１、２２）が組み込まれている。 （もっと読む）

【課題】ラダープログラムファイルのデータに未定義のデータタイプが含まれている場合でも、画面表示プログラムファイルに読み込んで取り込めるようにする。
【解決手段】プログラマブル表示器のための画面表示プログラムファイルを作画エディタで作成する際に、ＰＬＣのためラダーエディタで作成したラダープログラムファイルのタグデータを上記画面表示プログラムファイルにインポートする方法であり、上記タグデータのデータタイプをプレデファインファイルで定義しそのプレデファインファイルを作画エディタのメモリに予め登録しておき、ラダープログラムファイルからタグデータを画面表示プログラムファイルにインポートするに際して上記プレデファインファイルを参照してインポートすることができるようにした。 （もっと読む）

【課題】 回路の切替を適切に行うことのできる再構成論理回路装置を提供する。
【解決手段】 再構成論理回路装置１０は、再構成論理回路１３と回路情報制御部１２と回路切替制御部１８を備える。再構成論理回路１３は、回路情報が書き込まれるコンフィギュレーションメモリ１５と、書き込まれた回路情報に応じた回路を構成可能なプログラマブル素子１６とを備える。回路情報制御部１２は、回路情報保持部１１に保持された複数の回路情報から一の回路情報を選択して、コンフィギュレーションメモリ１５に書き込む制御を行なう。回路切替制御部１８は、プログラマブル素子１６の回路の処理状態または処理結果に基づいて、回路情報制御部１２によって選択される回路情報を切り替える制御を行う。 （もっと読む）

【課題】本発明は、小規模な回路構成でありながら、設定電圧の増加や変更にも柔軟に対応することが可能な多値出力回路を提供することを目的とする。
【解決手段】本発明に係る多値出力回路は、デジタル信号（電圧設定信号ＳＥＴ）からアナログ電圧Ｖａ〜Ｖｄを生成するデジタル／アナログ変換部３と；電圧選択信号Ａ１に基づいて、アナログ電圧Ｖａ〜Ｖｄのいずれか一を選択的に出力する電圧選択部４１〜４ｎと；電圧選択部４１〜４ｎの出力電圧を液晶パネル７に供給するバッファ５１〜５ｎと；を有して成る構成とされている。 （もっと読む）

【課題】待ち時間不確実性を減少したトランシーバシステムを提供すること。
【解決手段】トランシーバシステムは、ワードアライナを備え、０のワードアライナ待ち時間不確実性を有し、ワードアライナに結合されるビットスリッパをさらに備えている。該トランシーバーシステムは、ワードアライナによるワード整列およびビットスリッパによるビットスリップに起因する全遅延が回復クロックのすべての位相に対して一定であるように、ビットスリッパがビットをスリップさせる、トランシーバシステムである。 （もっと読む）