【課題】 非同期回路設計に使用可能なプログラマブルロジックブロックの提供。
【解決手段】 プログラミングの方式で、ロジックブロックに一般のデバイス処理の機能を具備させるのみならず、非同期プロトコルコミュニケーションを利用し、非同期デバイス設計の目的を達成する。こうして、非同期回路設計の便利性、正確さ、及び性能を増し、非同期回路の急速設計、検証の目的を達成する。 （もっと読む）

【課題】 コンフィギュレーション切替に伴う時間損失とデータ入出力のレイテンシを低減した時分割多重処理可能なリコンフィギュラブル回路を提供する。
【解決手段】 本発明の時分割多重処理可能なリコンフィギュラブル回路は、所定数の整数倍の段数のパイプライン構造を有し、かつ供給される第１のコンフィギュレーション・データに応じて構成が可変な処理部を有する複数のプロセッサ要素と、複数のプロセッサ要素の入力および出力が総て接続され、入出力の間においてデータ転送を１クロックで行うネットワークと、処理部の各々に対し、前記所定数のタスク用に準備されたコンフィギュレーション・データを周期的に１クロックで切り換えて供給する切替手段から構成される。 （もっと読む）

【課題】 帰還型論理回路を断熱充電論理回路を用いて実現する。
【解決手段】 入力と出力を有し、その１つの出力を入力の１つとして帰還させる帰還型論理回路を断熱充電論理回路を用いて構成した帰還型断熱充電論理回路である。断熱充電論理回路を４段縦続接続（Ｘ，Ｚ１１，Ｚ１２，Ｚ１３）し、その内の初段の断熱充電論理回路Ｘに２つの入力を入力し、終段の断熱充電論理回路Ｚ１３の出力を初段の断熱充電論理回路の１つの入力として帰還させる。位相が９０度づつずれた断熱充電電荷再利用型の４相クロックＰＣＫ１，ＰＣＫ２，ＰＣＫ３，ＰＣＫ４を電源として、断熱充電論理回路Ｘ，Ｚ１１，Ｚ１２，Ｚ１３のそれぞれに印加して前段の断熱充電論理回路の出力を後段の断熱充電論理回路の入力に転送する。 （もっと読む）

【課題】 動的に回路構成を再構成可能な半導体装置にて、固定値データの記憶に要する記憶容量を低減できるようにする。
【解決手段】 コンフィグレーションデータを記憶するコンフィグレーションメモリ１３Ａと、コンフィグレーションデータに応じて回路構成を再構成可能な演算部２２Ａと、演算部に対して供給する固定値データを記憶する固定値用メモリ３０とを備え、演算部に供給するコンフィグレーションデータと固定値データとを異なるメモリに記憶することで、コンフィグレーションメモリに固定値データを記憶するためのデータ領域を設定する必要をなくし、固定値用メモリから固定値データを読み出すための情報のみを記憶するだけで演算部に所定の固定値を供給することができるようにする。 （もっと読む）

【課題】信号ルーティングのために第１または第２の垂直ラインを選択的に使用して、行シフト冗長において追加のドライバの必要性を小さくする。
【解決手段】第１または第２のスタガ形垂直ラインを通じて選択的に信号をルーティングするのに適する冗長アーキテクチャを含むプログラマブル・ロジック・デバイス（”ＰＬＤ”）を提供する。１つの実施例は、ルーティング選択を決定するためのコンフィギュレーション・ロジックおよびプログラムを提供する。他の実施形態は、同じ行から動かされる垂直ラインの近接グループ化を提供する。さらに欠陥行の位置が分かった場合のスペア行の位置を提供する。 （もっと読む）

改良された性能を有するＤＳＰアーキテクチャが記載される。例示アーキテクチャにおいて、ＤＳＰは２つのＭＡＣユニットと２つのＡＬＵを含み、ＡＬＵの一方は２つのＭＡＣユニットの一方のために加算器を交換する。このＤＳＰはデュアルＭＡＣ／シンボルＡＬＵ構成、シングルＭＡＣ／デュアルＡＬＵ構成、またはデュアルＭＡＣ／デュアルＡＬＵ構成において動作するように構成してもよい。この柔軟性は、ＤＳＰがさまざまなタイプの信号処理動作に対処することを可能にし、利用可能なハードウエアの利用を改善する。ＤＳＰアーキテクチャはさらに、クリティカルパスを分散し、より大きなスループットのためにより高いクロックスピードで動作を可能にするパイプラインレジスタを含む。
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プログラマブル論理装置およびこれら装置をプログラミングおよび／または再設定する方法が開示される。例えば、本発明の実施形態によれば、フラッシュメモリおよびＳＲＡＭを内蔵しまたフラッシュメモリおよび／またはＳＲＡＭをプログラミングするための多数のデータポートを含むプログラマブル論理装置が開示される。
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互いに排他的に動作するように配置構成された２つのプログラマブル・リング発振器（１０、２０）と、プログラマブル可変遅延要素（図示せず）とを含むクロック発生回路。入力プログラミング・パターン（１４）が発振回路に入力として供給され、プログラミング・パターン（１４）は、クロック信号を発生させる必要のある周波数のシーケンスを表すデータを提供する。２つの発振器（１０、２０）の出力端がクロック・スイッチ（１６）に接続され、発生されたクロック信号（１８）がこのスイッチから出力される。周波数変更を求める要求が受け取られたときは、まず現在アイドル状態の発振器（２０）が必要とされる次の周波数で活性化され、次いで現在動作中の発振器（１０）の出力が、そのクロック信号がローのときに、ゲート制御されるようになる。次に、前にゲート制御されていた発振器（２０）の出力が、その出力がローのときに、ゲート制御されないようにされ、次いで発振器（１０）が非活性化される。
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さまざまなサイズおよび複雑性を有するＤＳＰ回路を作成するためにカスケード接続され得るＤＳＰスライスの列を備えた集積回路（ＩＣ）を記載する。各ＤＳＰスライスは、複数のオペランド入力ポートおよびスライス出力ポートを含み、それらのすべては、汎用のルーティングおよび論理リソースにプログラマブルに接続される。オペランドポートは、処理のためにオペランドを受取り、スライス出力ポートは、処理された結果を搬送する。各スライスは加えて、それぞれのスライス出力ポートに接続されてこの実施例では累積関数をサポートするフィードバックポートと、上流スライスの出力ポートに接続されてカスケード接続をサポートするカスケード入力ポートとを含む。
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論理回路は部分整流された交流（ａｃ）波形により電力供給される。この波形はクリーンな一次ｄｃ電源信号を提供しないという意味で部分整流されている。代わりに実質的なａｃ成分を含む波形で論理回路に電力供給することが可能である。部分整流ａｃ波形をアモルファスまたは多結晶有機半導体、無機半導体またはそれら２つの組み合わせによる薄膜トランジスタを組み込んだ論理回路に適用し得る。
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動的に構成可能な論理ゲートは、第１の閾値基準信号を供給するように構成されたコントローラ（１１０）と、前記第１の閾値基準信号と少なくとも一つの入力信号とを合算することにより加算信号を生成するように構成された加算器（１１５）と、前記加算信号に非線形関数を適用するように構成されたカオス更新装置（１０５）と、第２の閾値基準信号と前記カオス更新装置（１０５）により処理された前記加算信号との差を求めることにより出力信号を決定するように構成された減算器（１２０）とを含む。論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する。
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本発明は、少なくとも１つのロジック信号切換のためのマルチプレクサを有するコンフィギュレーション可能なロジック回路装置に関する。マルチプレクサは１つ以上のデータ入力および１つ以上の制御信号入力を含む。少なくとも１つのマルチプレクサ（８，１２，１３）が、回路装置の１つ以上の外部の制御信号発生要素によって、制御入力に印加されるコンフィギュレーション信号により回路動作中にランタイム可変にて構成可能であり、かつデータ入力に印加されるロジック信号を回路動作中にランタイム可変にて転送する。
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プログラマブルシステムオンチップ集積回路デバイスは、プログラマブルロジックブロックと、不揮発性メモリブロックと、アナログサブシステムと、アナログ入出力回路ブロックと、デジタル入出力回路ブロックとを備えている。プログラマブル相互接続構造は、プログラマブル素子と相互接続導体を備えている。プログラマブルロジックブロックの入力及び出力、不揮発性メモリブロック、アナログ回路ブロック、アナログ入出力回路ブロック、及び前記デジタル入出力回路ブロックがプログラム可能に相互接続され得るように、プログラマブル素子の内の１つが、プログラマブルロジックブロック、不揮発性メモリブロック、アナログサブシステム、アナログ入出力回路ブロック、デジタル入出力回路ブロック、及び相互接続導体に接続される。
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本発明においては、アプリケーションを実行するための回路の少なくとも一部であるオブジェクト回路を動的に再構成可能な論理回路の一部にマッピングするためのオブジェクト回路情報（２３）と、オブジェクト回路に接するインタフェース回路を論理回路にマッピングするためのインタフェース回路情報（２４）と、インタフェース回路において実現する境界条件（２６）とを含むアーキテクチャコード（２０）を使用する。
本発明のデータ処理装置は、アーキテクチャコード（２０）を取得するロードユニットと、アーキテクチャコードのオブジェクト回路情報（２３）及びインタフェース回路情報（２４）により、論理回路領域にオブジェクト回路とインタフェース回路をマッピングするマッピングユニットと、アーキテクチャコードの境界条件（２６）にしたがってインタフェース回路を制御する動作制御ユニットを有する。 （もっと読む）

クロック発生をもたらすためのシステムおよび方法が開示される。一実施例によれば、構成可能でインシステムプログラマブルな、柔軟なスキュー制御アーキテクチャを含むクロックジェネレータチップが与えられる。クロックジェネレータチップはさらにプログラム可能な入力回路、プログラム可能な出力回路を与えることができ、ＪＴＡＧバウンダリスキャンを可能にし得る。
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データ転送回路は、ｎビット（ｎは２以上の整数）の第１の２値電圧データを２^ｎ値の多値電流データに変換して、単一のデータ転送線に出力する電圧電流変換回路を備えている。電流比較回路は、前記データ転送線上の前記多値電流データを（２^ｎ−１）ビットの２値電流データに変換し、電流電圧変換回路は、前記（２^ｎ−１）ビットの前記２値電流データを（２^ｎ−１）ビットの第２の２値電圧データに変換する。計数回路は、前記（２^ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元する。 （もっと読む）

ラッパーの動作機能を変化させることができ、したがって設計されたＳｏＣの動作機能を変化させることができる機能再設定モジュール（ＦＲＭ）を有しているラッパーを使用することによって、並外れて効果的なＳｏＣ設計が達成される。コア＋ラッパーの組み合わせの一実施の形態は、ラッパー内の別個の入力セルおよび出力セル、ならびに別個のＦＲＭを有している。他の実施の形態においては、入力セルおよび出力セルをＦＲＭ内に組み込んでもよい。ＦＲＭは、例えばフィールド・プログラマブル・ロジック・アレイ（ＦＰＬＡ）によって実装することができる。さらなる進歩が、ＳｏＣの種々の要素を相互接続している信号経路ネットワークに何本かの予備のリードを設けることによって達成される。
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