【課題】 廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を実現可能な３値／２値の変換のための３値／２値変換回路を実現する。
【解決手段】 プリチャージ端子ＰＣＫをＶＤＤ０にしたとき、ノードＮＤ１をＶＤＤ２に、ノードＮＤ２をＶＤＤ０にプリチャージしておく。そして、プリチャージ端子ＰＣＫをＶＤＤ２にして、転送ゲートＧ１，Ｇ２を導通させる。このとき、入力端子ＩＮがＶＤＤ２のときはノードＮＤ１をＶＤＤ０に変化させ、ノードＮＤ２をＶＤＤ０のままとする。入力端子ＩＮがＶＤＤ１のときはノードＮＤ１をＶＤＤ０に、ノードＮＤ２をＶＤＤ２にそれぞれ変化させる。入力端子ＩＮがＶＤＤ０のときはノードＮＤ１をＶＤＤ２に変化させ、ノードＮＤ２をＶＤＤ０のままとする。 （もっと読む）

【課題】多数の異なるプロトコルに対して、および広範囲のデーターレートに対して、シリアル形式のデータをパラレル形式のデータに変換することが可能な、デシリアライザ回路網を提供する。
【解決手段】プログラマブルロジックデバイス（「ＰＬＤ」）などの高速シリアルデータレシーバ回路網用のデシリアライザ回路網（１０）は、シリアルデータを任意の複数のデータ幅を有するパラレルデータに変換するための回路網を含む。該回路網（１０）はまた、広範囲の周波数の中の任意の周波数で動作可能である。該回路網（１０）は様々な観点において構成可能／再構成可能であり、その構成／再構成の少なくとも１部分はダイナミックに（すなわち、ＰＬＤのユーザーモードオペレ−ションの間に）制御され得る。 （もっと読む）

【課題】複数のＦＰＧＡのコンフィギュレーションの変更を不揮発性メモリの書換えを行うことなく、容易にまた迅速に行う。
【解決手段】複数のコンフィギュレーションメモリとその中に格納されたコンフィギュレーションデータのひとつを選択し、ＦＰＧＡに転送してＦＰＧＡのコンフィギュレーションを行う装置に関し、コンフィギュレーションデータを受信したＦＰＧＡは受信完了信号を送信し、次段のＦＰＧＡのコンフィギュレーションに制御を移すことで、フィールドにおけるＦＰＧＡのコンフィギュレーションを容易にかつ迅速に行うことができる。 （もっと読む）

【課題】クロック相互接続回路網あるいはクロック分配回路網を好適に改善すること。
【解決手段】回路網の複数のブロック（２０−０〜２０−４）間のクロック信号（例えば、基準クロック信号）を分配するための回路網。各ブロックは、基準クロックソース回路網（６０、６２）と基準クロック利用回路網とを含み得る。各ブロックは、同一または実質的に同一であるクロック信号分配回路網のモジュールを含み得る。そのモジュールは、（１）そのブロックのソース回路網からの信号を受け入れること、（２）そのブロックの利用回路網に任意の幾つかのクロック信号を適用すること、および、（３）１つ以上の隣接するブロックの同様なモジュールに接続することができる。 （もっと読む）

【課題】プログラマブルロジックデバイス（ＰＬＤ）の消費電力を低減すること。
【解決手段】相互接続回路は、駆動回路と受信回路を含む。受信回路は、駆動回路に結合する。駆動回路は、入力信号を受け取り、入力信号から限定スイング駆動出力信号を得るように、構成される。受信回路は、限定スイング駆動出力回路から、限定スイング受信出力信号を得るように、構成される。また、ＰＬＤ内のリソースを結合するための相互接続回路は、公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも１つ含む駆動回路を備え得る。 （もっと読む）

【課題】構造が比較的単純な光ＡＮＤ素子を実現する。
【解決手段】導波路上に電極分離された複数の可飽和吸収領域を有する半導体レーザの共振器内に複数の過飽和吸収領域を設け、可飽和吸収領域に光を入射することにより、その部分の透明化に応じてレーザダイオードの閾値が低くなる。過飽和吸収部分が損失になっているときと、透明化してときの敷居電流の中間の電流を流しておくと、複数の全ての過飽和吸収部分への入射光により過飽和吸収部分が損失時のわずから出力光から透明時のレーザ発振による大きな出力光に変化し、その状態が保たれるので、全ての過飽和吸収部分に入射光が存在するときのみに大出力光が得られ、光ＡＮＤ回路が構成される。 （もっと読む）

【課題】半導体装置からデータを出力するときに、データ遷移によって発生しうる出力ドライバでのパワーノイズを減少し、高周波数動作で高速データを正確かつ安定的に処理できる半導体装置のデータ出力装置及び出力方法を提供する。
【解決手段】複数のデータを第１〜第４比較部１００，２００，３００，４００で並列して比較する。これら比較結果の隣接する比較結果を第１〜第４ＸＯＲ部１１０，２１０，３１０，４１０で論理演算し、入力されるデータを反転するか否かを決定し、この決定結果に基づいて、第１〜第４リピーター１２０，２２０，３２０，４２０でデータを反転または反転せずに出力する。 （もっと読む）

【課題】ＦＰＧＡのコンフィギュレーション動作を選択的に行う。
【解決手段】接続確認信号の入力の有無に応じてＦＰＧＡ１１のコンフィギュレーション動作を制御するものである。セレクタＳは、接続確認信号「０」がセレクタ制御信号として入力された場合は外部メモリが接続されているため、ＦＰＧＡ１１のコンフィギュレーションを実行するように制御信号enableをＲＯＭ１２に出力し、接続確認信号が入力されず、プルアップ回路１４により「１」のセレクタ制御信号が入力された場合は外部メモリが接続されていないと判別して、ＦＰＧＡ１１のコンフィギュレーションの実行を回避するように制御信号disableをＲＯＭ１２に出力する。 （もっと読む）

【課題】プログラマブル論理回路の書き換え、書き換え後の確認を容易且つ簡便に行うことが可能な電子機器及び画像形成装置を提供する。
【解決手段】一又は複数のプログラマブル論理回路（ＦＰＧＡ２０１〜２０３）と、前記プログラマブル論理回路の論理回路を定義する一又は複数の回路情報と、当該各回路情報を管理する管理情報と、を対応付けて記憶する記憶手段（コンフィグレーションメモリ１６、サーバ１７０、外部メモリ１８０）と、前記管理情報を取得する取得手段と、前記取得された管理情報を表示する表示手段（表示部１３）と、を備える。 （もっと読む）

【課題】より安全性の高い暗号アルゴリズムが開発される度に、無線チップのハードウェア構成を変更することない無線チップを提供する。
【解決手段】無線通信により情報の交信ができる回路と、ＣＰＵと、メモリとを有し、メモリが、暗号化プログラムを割り当てる領域と、復号化プログラムを割り当てる領域とをそれぞれ２領域以上有することで、ハードウェア構成を変更することなく、暗号化／復号化プログラムを書き換えられる無線チップを提供することができる。 （もっと読む）

【課題】 入力電流を必要としない最大電圧検出回路と最小電圧検出回路を提供する。
【解決手段】 電源電位とノードＮ１間に特性の等しいＮＭＯＳ１_１〜１_ｎを接続し、各ゲートに入力電圧ＩＮ１〜ＩＮｎを与え、ノードＮ１は定電流回路２を介して接地する。電源電位とノードＮ２の間に同じ特性のＮＭＯＳ４を接続し、ノードＮ２を定電流回路４を介して接地する。ノードＮ１，Ｎ２を演算増幅器３の入力側に接続し、その出力電圧ＯＵＴをＮＭＯＳ４のゲートに与える。入力電圧ＩＮ１が一番高ければＮＭＯＳ１_１がオンとなり、ノードＮ１は、入力電圧ＩＮ１−閾値電圧ＶＴとなる。また、ノードＮ２は、出力電圧ＯＵＴ−閾値電圧ＶＴとなる。ＮＭＯＳ１，４の閾値電圧ＶＴは等しいので、出力電圧ＯＵＴ＝入力電圧ＩＮ１となり、一番高い入力電圧が出力電圧ＯＵＴとして出力される。入力電圧ＩＮはＮＭＯＳのゲートに印加されるので、入力電流は流れない。 （もっと読む）

縦列であってもよい１セットの入力ラインと、横列であってもよい１セットの直交する出力ラインが存在するように平面構造で配置されたノーマルＱＣＡセルを有する量子ドットセルオートマトン（ＱＣＡ）素子。素子は、素子を通る２値信号の流れを制御するクロック領域を有する。入力縦列は別々の入力信号により駆動され、各縦列の全てのセルは自らの入力信号と一致すべく整列する。これらの入力縦列は、横列のサブセクションに印加されるクロック信号の制御下で連続シフトレジスタとして作用する出力横列用ドライバとして機能する。このように、入力信号の各々の内容のコピーが出力セルの出力横列の各々に沿って伝搬する。各出力横列の出力セルは、自らのラッチクロック信号を割り当てられてもよい。
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【課題】 パッケージ内に内蔵された論理回路部と半導体素子電極との接続を、論理回路部の動作状態に応じて変更可能とし、必要な半導体素子電極の数を削減できる半導体集積回路を提供する。
【解決手段】 半導体集積回路は、論理回路部、信号制御部、第１〜第３信号選択部、第１〜第４素子電極を備える。論理回路部の信号線の一部は、論理回路部の動作状態に応じて、異なる素子電極に接続できる。信号線と素子電極との接続に関する接続情報は、信号制御部が生成し、外部のＬＳＩに通知される。接続を変更する期間に留保期間を設け、この期間は、当該素子電極をハイインピーダンスに設定して、不測の障害発生を防止する。本構成によって、半導体集積回路が必要とする素子電極の数を削減できる。 （もっと読む）

機能のコンフィギュレーション可能な論理回路デバイスを有し複数のデータ線（７）を含む構成要素において、データ線（７）の少なくとも１つの部分に相異なる離散的な抵抗を有する２つの状態の間を切換可能な少なくとも１つの要素（１）が対応付けられており、該要素（１）を介して切換えられた状態に応じてデータ線（７）が開通または遮断される。
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【課題】 任意の論理演算を単一の論理演算回路の反復処理に置換して、当該論理演算処理のためのプロセスおよび装置を簡素化する。
【解決手段】 論理差分回路もしくは含意回路によって論理演算を行う。 例えば、各１ビットの２つの入力値Ａ，Ｂが、Ａ＞Ｂのとき“１”（ＴＲＵＥ）、Ａ＞Ｂでないとき“０”（ＦＡＬＳＥ）の値を出力する論理回路、もしくはその否定の値を出力する回路によって論理演算を行う。 （もっと読む）

異種アレイは、処理素子のクラスタを含む。クラスタは、直接接続と各種汎用ルーティングネットワークによってリンクされるＡＬＵとマルチプレクサの組み合わせを含む。マルチプレクサは、同じクラスタのＡＬＵまたは他のクラスタのＡＬＵによって制御され、専用ルーティングネットワークを介して制御される。アレイ上に構成されるアプリケーションの構成要素は、あるタイプまたは他のタイプの処理素子に構成要素を実装する相対的な効率性、および、処理素子タイプの相対的利用可能性によって決定されるように、マルチプレクサまたはＡＬＵのいずれかに選択的に実装される。マルチプレクサ制御信号は、ＡＬＵステータス信号の組み合わせから生成され、任意で、異なるクラスタ内のマルチプレクサを制御するように転送される。
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【課題】迅速に回路機能を変更可能な半導体集積回路装置を得ること。
【解決手段】複数の分散メモリ３、複数のエレメント１および複数のスイッチボックス２が分散配置されて回路機能を再構成することが可能なＦＰＧＡ部３０を有する半導体集積回路装置において、分散メモリ３は、ＦＰＧＡ部３０の設定を行なうコンフィギュレーションデータを格納し、ＦＰＧＡ部３０は、分散メモリ３が格納するコンフィギュレーションデータに基づいて、ＦＰＧＡ部３０内の回路機能を再構成する。 （もっと読む）

【課題】広範なデータレートを提供する高速シリアルインタフェースを提供すること。
【解決手段】プログラマブルロジックデバイス用のシリアルインタフェースは、種々の通信プロトコルに従って動作し得、受信器部（３５０）と送信器部（３７０）とを含む。受信器部は、ワードアライメント段またはバイトアライメント段（３２１）と、デスキュー段（３２２）と、レート補償段またはレート整合段（３２３）と、埋め込みプロトコルデコーダ段（３２４）と、バイト直並列変換器段（３２５）と、バイト並び替え段（３２６）と、位相補償段（３２７）とを少なくとも含む。上記送信器部は、位相補償段（３７１）と、バイト並直列変換器段（３７２）と、埋め込みプロトコルエンコーダ段（３７３とを少なくとも含む。各段は、関連する回路を複数有し得る。選択回路（例えば、マルチプレクサ）は、用いるプロトコルに対して、適切な段と、各段内の回路とを選択する。 （もっと読む）

本発明はデータ処理論理セルフィールドおよび少なくとも１つのシーケンシャルなＣＰＵを有するデータ処理装置に関する。このデータ処理装置においては、殊にブロック的な形態でのデータ交換のためのシーケンシャルなＣＰＵとデータ処理論理セルフィールドとの結合がキャッシュメモリに案内される配線を実現することが提案される。
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【課題】子基板同士または親基板と子基板との間で出力信号同士が衝突することなく、素子の劣化や損傷を防止することができる電子回路装置を提供する。
【解決手段】親基板は、最下層の子基板の積層位置の識別情報を最下層の子基板に対して出力する識別情報出力部を備える。子基板は、親基板または一層下の子基板から入力される積層位置の識別情報から一層上の子基板のための積層位置の識別情報を生成し、一層上の子基板に対して出力する積層位置情報生成部と、プログラマブルデバイスとを備える。プログラマブルデバイスは、入力される積層位置の識別情報と自分自身の持つデザインの識別情報との整合性を判定する整合性判定部と、積層位置の識別情報に整合性があると判定された場合に、プログラマブルデバイスの出力信号を出力可能な状態とし、整合性がないと判定された場合には出力停止状態とする出力制御部とを備える。 （もっと読む）