【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】ダイナミック・リコンフィギュラブル・プロセッサにおいて、小さいハードウェア規模で構成情報を効果的に格納し、処理性能を向上させる機構を提供する。また、柔軟性と高い動作周波数を両立する実装の容易な状態遷移機構を提供する。
【解決手段】構成情報を階層的に記憶し、演算部６０での処理を停止させることなく、以後の処理に必要な構成情報を第１の記憶領域（構成情報バッファ１０００）から第２の記憶領域（構成情報レジスタ１８００，２３００）へ予め転送するように構成する。また、複数の状態遷移モードにより、異なる状態遷移条件に対する条件判定処理を実行するように構成する。 （もっと読む）

【課題】 プログラマブルデバイスを用いつつ、電源投入後、早期に制御を開始することを可能とした制御装置を提供する。
【解決手段】 制御回路１００は、プログラマブルデバイスであるＦＰＧＡ１と、ＦＰＧＡ１の一部の処理内容を共通して実行することが可能なベース処理ＩＣ３を有している。起動時にコンフィグレーションＲＯＭ１０に内蔵されたコンフィグレーション情報をＦＰＧＡ１へと書き込んで、コンフィグレーションを完了するまでの間は、ベース処理ＩＣ３を用いて制御を行う。さらに、コンフィグレーション後もコンペアＩＣ８がベース処理ＩＣ３とＦＰＧＡ１の制御出力を比較することで、コンフィグレーション情報の状態をチェックする。 （もっと読む）

ＦＰＧＡは、相互接続リソースが２つのグループに分けられたプログラム可能相互接続構造を含む。相互接続リソースの第１のサブセットは高スピードに対して最適化される。相互接続リソースの第２のサブセットは低電力消費に対して最適化される。実施例によっては、第１および第２のサブセットのトランジスタは異なるしきい値電圧を有する。スピードに対して最適化されている第１のサブセットのトランジスタは、低電力消費に対して最適化される第２のサブセットのトランジスタより低いしきい値電圧を有する。しきい値電圧の差は、異なるドーピングレベル、異なる電圧レベルにバイアスされた井戸を使用することによって、または他の既知の手段を使用することによって実現可能である。実施例によっては、相互接続リソースの第１のサブセットは、第２のサブセットより高い電圧レベルに結合されたバッファを含む。実施例によっては、第１のサブセットは、第２のサブセットのものより大きいトランジスタを使用して製造されたバッファを含む。
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【課題】 １００Ｖ超の高耐圧素子を用い、かつ容量性負荷を駆動させる場合でも、ハイレベルとミドルレベルの間の電位差を高耐圧素子の耐圧の範囲内で、自由に設定することを目的とする。
【解決手段】 各ドレインが出力端子４に接続された、ハイレベルトランジスタ６とミドルレベルトランジスタ７とロウレベルトランジスタ８の３個のトランジスタを有し、それぞれオン時にハイレベル、ミドルレベル、ロウレベルを出力する。さらにミドルレベルトランジスタ７と出力端子４の間に、カソードが出力端子４に接続された逆流防止ダイオード２９を備える。 （もっと読む）

【課題】ＦＰＧＡなどのハード構成をプログラマブルに構築可能なコンフィギュアラブルデバイスを用いて構成された半導体検査装置において、複数の被測定デバイスに対して最適なハード構成を構築して装置の汎用性を向上させる。
【解決手段】コンフィギュアラブルデバイスであるＦＰＧＡ１２と、ＦＰＧＡ１２をコンフィギュレーションするためのインターフェイスと、ＦＰＧＡ１２のハード構成を規定するプログラムが書き込まれ、装置本体Ａの外部に配置され、インターフェイスを介して接続される記憶素子２１とを備える。記憶素子２１からＦＰＧＡ１２にコンフィギュレーションするプログラムをフレキシブルに変更することで、装置本体Ａを被測定デバイスＢの検査に適したハード構成にて動作させる。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】リソースの使用を低減するよう構成されるマルチプライヤ回路を備えたプログラマブルロジックデバイスの提供。
【解決手段】専用のマルチプライヤ回路を有するプログラマブルロジックデバイスにおいて、通常はデバイスの検査に使用されるスキャンチェーンレジスタのいくつかがマルチプライヤの入力に近接して配置される。スキャンチェーンレジスタは入力レジスタとＡＮＤ演算され、１および０のテンプレートでロードできる。これにより、例えば最も重要でないビットに０がロードされ残りのビットに１がロードされた場合にサブセット乗算が可能になる。マルチプライヤは他の構成要素と共にブロック構成され、有限インパルス応答（ＦＩＲ）フィルタとして構成可能になる。この構成においてフィルタ係数をロードするためスキャンチェーンレジスタを使用し得、デバイス上の限られたロジックおよびルーティングリソースの使用を回避する。 （もっと読む）

本システムは、論理モジュールと、論理モジュールと共に結合された配線資源を持った、放射線に耐性のあるプログラマブル論理素子を備える。構成データを提供する構成データラインは、論理モジュールと配線資源とを制御する。構成データラインに結合される誤り訂正回路は、単一事象の異常（ＳＥＵ）によって起こり得る構成データ内の誤りを分析して訂正する。本システムは、また、プログラマブル論理素子をプログラムするための構成データを持ったプログラマブル論理素子内の誤りを訂正する方法を備える。本方法は、構成データのバックグラウンド読み取り段階を備える。次に、構成データは、誤りに対して分析される。最後に構成データは、訂正されて、もし誤りが見付かれば、構成データは書き換えられる。
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【課題】 製品の仕様に合わせてプルアップ、プルダウン、又はハイインピーダンスに自由に設定できる出力可変回路を提供する。
【解決手段】 所定のプログラムをダウンロードすることによって所定の出力を設定できるデバイスと、一端が該デバイスの出力に接続され他端が配線に接続される抵抗を有する出力可変回路であって、前記デバイスは、該デバイスにダウンロードされるプログラムによって出力がハイ（Ｈ）、ロー（Ｌ）、又はハイインピーダンスに設定される構成を備え、前記出力がハイ（Ｈ）に設定された場合には前記抵抗をプルアップ抵抗として動作させ、前記出力が（Ｌ）に設定された場合には前記抵抗をプルダウン抵抗として動作させ、前記出力がハイインピーダンスに設定された場合には前記抵抗の効果を無効とし、プルアップ及びプルダウンとして動作させない。 （もっと読む）

本電子回路は、マルチビットオペランドモードおよび多重化モードで動作するように構成することのできる複数のプログラマブルロジックユニットを備えた、プログラマブルロジックセルを有する。プログラマブルロジックユニットは、入力回路と出力回路との間に並列に結合される。マルチビットオペランド処理モードでは、入力回路は、複数のロジック入力端のうちの異なる複数のロジック入力からのロジック入力信号を複数のプログラマブルロジックユニットに供給するように構成される。複数のプログラマブルロジックユニットは、少なくともマルチビットオペランドモードではキャリーチェーンに沿った複数の連続的な位置に結合されて、キャリーチェーンからの複数の桁上げ信号を処理する。出力回路は、マルチビットオペランドモードで、複数のプログラマブルロジックユニットからの複数の出力を並列に渡す。複数のプログラマブルロジックユニットは、複数の同じ構成ビットを共有する複数のルックアップテーブルを有する。複数のプログラマブルロジックユニットはまた、多重化動作モードで動作するように構成されたときにおいては、複数の受領済み入力信号のうちの１つを渡すためのマルチプレクサを有することもできる。
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【課題】最大出力周波数が受動素子により制限されない電圧制御オシレータ及びそれを用いた電子システムの提供。
【解決手段】電圧制御オシレータは、第１のＸＯＲ結果を第１の出力信号に変換する第１の変換器、第２のＸＯＲ結果を第２の出力信号に変換する第２の変換器、第１の入力信号と第２の入力信号に基づいてＸＯＲ論理操作を行って第１のＸＯＲ結果を出力する第１のＸＯＲ論理ユニット、及び第１の出力信号と参考電圧に基づいてＸＯＲ論理操作を行って第２のＸＯＲ結果を出力する第２のＸＯＲ論理ユニットを含む。また、電圧制御オシレータは、更に、第１の出力信号と第２の出力信号に基づいてＸＯＲ論理操作を行って第３のＸＯＲ結果を出力する第３のＸＯＲ論理ユニットを含むことができる。 （もっと読む）

【課題】 ３^３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができる三値論理関数回路を提供する。
【解決手段】 二変数三値論理演算を行う三値論理関数回路は、第１の入力ａを構成する３つの論理値−１，０，１に応じて、一変数三値論理関数回路Ｃ１，Ｄ１，Ｃ２，Ｄ２，Ｃ３，Ｄ３によって３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を導通又は遮断し、第２の入力ｂに接続される３つの一変数三値論理関数回路Ｂ１，Ｂ２，Ｂ３の出力を選択する。 （もっと読む）

目的論理関数に応じ、論理関数メモリ間の入力線数、レイル数を変化させ、メモリ容量を必要最小限に抑えて最適化設計できるプログラマブル論理デバイスである。論理関数メモリ（４）を直列に順序配列し、ＬＵＴを記憶させる。外部入力線から、各論理関数メモリ（４）への入力変数を入力する。二つの論理関数メモリ（４）間において、接続メモリ（６）が記憶する接続情報に従って、接続回路（５）が前段の論理関数メモリ（４）の出力線又は外部入力線と後段の論理関数メモリ（４）の入力線との接続を行う。目的論理関数に合わせて、接続情報を書き換えれば、接続回路を再構成し、入力線数、レイル数を変化させることができる。レイル数と入力線数の比を論理関数に合わせて最適化し、メモリ容量を必要最小限に抑えることが可能となる。
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【課題】 専用の復号回路を用いることなく、暗号化されたコンフィギュレーションデータにより設計情報の秘匿性を確保可能なプログラマブル論理回路を提供する。
【解決手段】 暗号化されたコンフィギュレーションビットストリームは、コンフィギュレーションチェーン６を通過しながらアレイ状のＰＥ４に形成された各コンフィギュレーション回路２のレジスタ(図示せず)にロードされる。このとき、入力されたコンフィギュレーションビットストリームはコンフィギュレーションチェーン６を通過する過程で値が変化するので、アレイ状に配列されたＰＥ４の中で目的のＰＥに達する時点でどのような値になるかについて設計者以外は知り得ない。したがって、所望の２箇所におけるコンフィギュレーション回路２の間に帰還回路４０ａを設けてデータを帰還すれば、データが攪拌されるので、第三者がコンフィギュレーションデータを推定することは困難になる。
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不揮発に再構成可能な論理回路を構成する。スピンＭＯＳＦＥＴを用いたＣＭＯＳ構成による再構成可能な論理回路である。スピンＭＯＳＦＥＴであるＴｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ８の磁化状態によりそれぞれのトランジスタの伝達特性を変化させることでＡＮＤ／ＯＲ／ＸＯＲ／ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／“１”／“０”の全２入力対称関数が再構成可能である。不揮発かつ少素子数で論理機能を構成できるため、チップ面積の縮小化が可能であり、高速・低消費電力動作が期待できる。
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【課題】 メモリ容量を増大させることなく、かつ、迅速に、動的再構成可能ＬＳＩにおける現在のコンフィグレーションを特定する。
【解決手段】 動的再構成可能ＬＳＩのプログラムの実行を設定にしたがって停止させた状態で、主メモリに記憶されたコンフィグレーションデータおよびそのソースデータ、並びに、コンフィグレーションメモリの実行バンクに格納されたコンフィグレーションデータを取得するデバッガ２４は、プロセッサコアによる他律ダイナミックリコンフィグレーションの発生時に、実行バンク（バンク０）に格納されるべきコンフィグレーションの供給元のバンク名を静的変数として主メモリ６０に記憶し、プログラムの実行停止時に、マトリクス３２からバンク由来値を取得して、静的変数とバンク由来値とを比較し、これらが不一致の場合に、自律ダイナミックリコンフィグレーションが発生したと判断する。 （もっと読む）

【課題】固体量子ビット素子を量子コンピュータに用いる場合に、任意の２つの量子ビット素子間の結合を異なる周波数をもつマイクロ波パルス列で行うことにより、従来量子ビット素子間それぞれに必要であった専用の結合用回路を不要とし、固体量子ビット素子の実装及び量子ビット間の量子演算を容易にする。
【解決手段】複数の超伝導固体量子ビット素子Ｑ１，Ｑ２，…，Ｑｎと、複数の超伝導固体量子ビット素子間に相互作用を生じさせるための超伝導レゾネータＲと、複数の超伝導固体量子ビット素子の状態及び超伝導レゾネータの状態を制御するためのマイクロ波パルスを発生するマイクロ波ラインＬとを備える。 （もっと読む）

【課題】汎用の不揮発性メモリを流用可能とする。
【解決手段】ロジック装置１は、コンフィグレーションデータおよびプログラムデータを、汎用メモリインターフェースを介して、フラッシュＲＯＭ２から読み出すロジック装置であって、リセット解除されると、データ領域２１のアクセスアドレスを生成し、領域２１から読み出されたプログラムデータによって動作するＣＰＵコア部１１と、フラッシュＲＯＭ２のリセット解除よりも遅延してＣＰＵコア部１１をリセット解除するロジックリセット生成部１２と、フラッシュＲＯＭリセット解除時からＣＰＵコア部リセット解除時までの期間中に、コンフィグレーション領域２２のアクセスアドレスを生成するコンフィグレーションアドレス生成部１４と、上記期間中に、領域２２から読み出されたコンフィグレーションデータをラッチするコンフィグレーションレジスタ１９とを備える。 （もっと読む）

【課題】 プログラマブル・ロジック・デバイスに用いられる構成情報の異常の早期発見による予防保守を実現する。
【解決手段】 プログラマブル・ロジック・デバイス１０に備えられたコンフィギュレーション回路２０に、不揮発性メモリ６０からコンフィギュレーションデータＳ４を読み出してユーザ論理の構築を行うコンフィギュレーション用メモリ制御回路２４と、コンフィギュレーション操作完了後に定期的に不揮発性メモリ６０からコンフィギュレーションデータＳ４を読み出してエラーチェックを行うメモリ監視用メモリ制御回路２１を備えた。コンフィギュレーション操作完了後の不揮発性メモリ６０の放置期間における当該不揮発性メモリ６０内のコンフィギュレーションデータＳ４の異常を、次回のコンフィギュレーション操作の実行に先立って早期に発見でき、予防保守が可能になる。 （もっと読む）