【課題】プログラマブルデバイスをプログラミングするためのシステムおよび方法を提供すること。
【解決手段】本発明は、例えば、プログラマブルデバイスコアと、第１のシーケンスに配置される第１のセットのピンを含む第１のＩ／Ｏバンクと、第２のセットのピンを含む第２のＩ／Ｏバンクであって、該第２のセットのピンは、該第１のシーケンスの対称的反射に配置される、第２のＩ／Ｏバンクと、を備える、プログラマブルデバイスを提供する。 （もっと読む）

【課題】コストが低く、ボード面積の縮小が可能なプログラマブル論理デバイスを提供する。
【解決手段】フリップフロップ５７はイネーブル状態において組み合わせ論理回路ブロック（ルックアップテーブル５６）の出力状態を蓄積する。マルチプレクサ５８は、組み合わせ論理回路ブロックの出力またはフリップフロップ５７の出力を選択して出力する。そして、コンフィギュレーション情報に含まれる情報により、マルチプレクサ５８の出力としてフリップフロップ５７の出力が選択された場合に、フリップフロップ５７がイネーブル状態となり、組み合わせ論理回路の出力が選択された場合に、フリップフロップ５７がディセーブル状態になる。これにより、コンフィギュレーションを切り換える前の組み合わせ論理回路ブロックの出力状態を蓄積可能になり、前のコンフィギュレーションの結果を蓄積するメモリを新たに設ける必要がなくなる。 （もっと読む）

【課題】汎用性を確保しつつプログラマブル論理デバイス上に構成する回路の動作速度／消費電力を切替可能とする。
【解決手段】プリンタＩ／Ｆカードに搭載されたＦＰＧＡ上に、複数のシーケンサを含むＩ／Ｆ回路を構成させるにあたり、Ｉ／Ｆカードに複数台のプリンタが接続されＩ／Ｆ回路中の一部のシーケンサが高速で動作することが要求される場合には、前記一部のシーケンサがone-hotタイプの状態遷移回路((B)参照）を含むシーケンサで構成された高速動作版のＩ／Ｆ回路をＦＰＧＡ上に構成させ、Ｉ／Ｆカードにプリンタが１台のみ接続され消費電力低減が重視される場合には、Ｉ／Ｆ回路中の全てのシーケンサがgrayタイプの状態遷移回路((C)参照）を含むシーケンサで構成された低消費電力版のＩ／Ｆ回路をＦＰＧＡ上に構成させる。 （もっと読む）

【課題】回路規模の縮小化と処理時間の短縮化等に貢献するリコンフィギュラブル回路を提供する。
【解決手段】それぞれが複数の算術論理演算機能を選択的に実行可能な複数の論理回路２から構成される演算部と、複数の論理回路２の間の接続関係を保持する接続部と、を備えるリコンフィギュラブル回路において、少なくとも１つの論理回路２は、その論理回路２の演算で使用する入力４ｂを、その論理回路２の演算の次の演算を実行する論理回路２に入力する専用の入力伝播線６を有する入力伝播回路５を備える。さらに、入力伝播回路５は、入力伝播回路５を備える第１の論理回路２で使用するデータを、第１の論理回路２の演算の次の演算を実行する第２の論理回路２に入力する際、第１の論理回路２での演算実行時間の間、データを保持し、第２の論理回路２で演算を実行するときに、第２の論理回路２に入力できるようにするデータ保持機構７を備える。 （もっと読む）

【課題】回路規模の縮小化に貢献するリコンフィギュラブル回路を備えた処理装置を提供する。
【解決手段】それぞれが複数の算術論理演算機能を選択的に実行可能な複数の論理回路から構成される演算部と、前記複数の論理回路の間の接続関係を保持する接続部と、を備えるリコンフィギュラブル回路１を含む処理装置において、前記論理回路で使用するデータを格納するメモリ５と、メモリ５に格納するデータのビット数がメモリ５の１アドレスで指定されるメモリワードのビット数を超える場合、データをメモリワードのビット数を有する複数の部分に分けて、複数の前記メモリワードに格納する分割格納手段と、前記分割格納手段で複数のメモリワードに分割されて格納されたデータを、該複数のメモリワードから読み出すときに、元のビット数のデータに復元する連結読み出し手段と、を備える。 （もっと読む）

マイクロコントローラを有する構成可能回路が、本明細書において記述される。マイクロコントローラは、構成可能回路の構成の制御を含む様々な機能を実行し得る。複数の構成可能機能と、複数の構成可能機能に結合された複数の構成可能相互接続とを含むアレイと、構成可能機能と構成可能相互接続との構成を制御する複数の命令を実行するために、アレイに結合されたマイクロコントローラと、命令の実行と関連付けられるワーキングデータを格納するために、マイクロコントローラと結合される格納装置とを備えている集積回路が開示される。
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【課題】プログラムロジックデバイスをプログラム可能に上下方向に積層させることができるようにする。
【解決手段】貫通電極３２ｂはSi基板３１ｂ₁と上部層３１ｂ₂を貫通する。貫通電極３２ｂの上端はマイクロバンプ２１aを介して上側の他のプログラムロジックデバイスに接続され、貫通電極３２ｂの下端はマイクロバンプ２１ｂを介して下側の他のプログラムロジックデバイスと接続される。貫通電極３２ｂは、メタル配線３３ｂを介して、所定の信号処理を行う論理素子３４ｂと接続されている。論理素子３４ｂは貫通電極３２ｂに対してプログラム可能に接続されている。本発明は、半導体パッケージを構成するプログラムロジックデバイスに適用できる。 （もっと読む）

【課題】構成する回路に関わらずチップの高い面積効率を維持し、高速性および低消費電力化の両立を図る。
【解決手段】演算回路を構成する第１の回路２１１，２１２、および、該演算回路外の回路を構成する第２の回路２１３〜２２１を備えるリコンフィギャラブルロジックブロックであって、前記第１および第２の回路における所定の信号の設定を変化させることにより、異なる回路を構成する。 （もっと読む）

【課題】容易にプログラム可能で高度に柔軟な、ネットワーク要素と機能の階層的構造を含む、半導体チップ上に実装可能な再構成可能ネットワーク用のアーキテクチャが開示される。
【解決手段】チップ上の再構成可能なネットワークは、汎用マイクロ・プロセッサと、複数のオン・チップ・メモリと、個々に再構成可能なプログラム可能論理アレイを含む複数の再構成可能実行ユニットと、オンチップ・メモリとネットワーク又はバス間に相互接続を提供する複数の構成可能なシステム・インターフェース・ユニットと、ネットワーク相互接続インターフェースを含むオンチップ・ネットワークと、特定のインターフェースに対する関連入出力信号を収集してそれらを指定されたシステム・インターフェース資源に付与する微粒子相互接続ユニットと、及び、外部ネットワーク又は装置インターフェース間にリンクを供給する複数の入出力ブロックとを含む。 （もっと読む）

【課題】従来のリコンフィギュラブルプロセッサまたは装置が実現できなかった、入力されるデータの損失が無く、尚且つデータ演算処理性能の劣化が無い論理変更を可能とするリコンフィギュラブルプロセッサまたは装置を実現する。
【解決手段】前記のプロセッサまたは装置は、本願の、入力されるデータのうち、演算に必要なデータだけをリコンフィギュラブルな演算手段に分配する方式と、演算に不必要なデータがプロセッサに入力されているときに、リコンフィギュラブルな演算手段に発生する無演算時間を利用して、リコンフィギュラブルな演算手段の搭載論理を変更する方式によって実現される。 （もっと読む）

【課題】組合せ論理回路を耐放射線強化するための動作方法及び装置が提供される。
【解決手段】耐放射線強化される論理のセクションが識別される。論理回路全体又は論理回路の一部を耐放射線強化することができる。論理のセクションが識別されると、電界効果トランジスタ（ＦＥＴ）は、ボウターＦＥＴを生成するために複製される。ボウターＦＥＴは、オリジナルノード（又は信号）及び複製ノード（又は信号）と結合される。放射線事象がオリジナルノード又は複製ノードのいずれかに衝突すると、ボウターＦＥＴは、ボウターＦＥＴを通る導電路を阻止することによってダウンストリーム論理にアップセットが伝播するのを防止することができる。更に、複製ノードを生成するために複製される回路の全てはまた、アップセットを下流側論理に伝播させることなく放射線事象に耐えることができる。 （もっと読む）

【課題】プログラマブルデバイスを有する機能ブロックの追加または変更を容易に行うことのできるプログラマブルデバイス制御装置およびプログラマブルデバイス制御方法を提供する。
【解決手段】本発明におけるプログラマブルデバイス制御方法は、制御装置１に接続された複数のＦＰＧＡ５の用途を示す種別コード３１を読み出す読み出しステップ(Ｓ４)と、前記種別コード３１に対応するプログラムを検索する検索ステップ（Ｓ５）と、前記検索ステップ（Ｓ５）により検索されたプログラムを各ＦＰＧＡ５に書き込む個別プログラム書き込みステップ(Ｓ６)とを有する。 （もっと読む）

【課題】プログラマブルロジックエレメントの面積効率を好適に上げること。
【解決手段】フラクチャブルロジックエレメント（２００）は、第一、第二、第三および第四の２入力ルックアップテーブル（２−ＬＵＴ）（２０２、２０４、２０６、２０８）を含む。該ロジックエレメントは、また、６個の入力（２１０、２１２、２１４、２１６、２１８、２２０）からなるセットと第一のモードおよび第二のモードで動作するように構成された制御回路（２２２）とを含む。制御回路（２２２）が第一のモードで動作するとき、第一の組み合わせ出力が、６個の入力からなるセットの４個の入力と、第一、第二、第三および第四の２−ＬＵＴとを使用して生成される。制御回路（２２２）が第二のモードで動作するとき、第二の組み合わせ出力が、６個の入力からなるセットの３個の入力からなる第一のサブセットと、第一および第二の２−ＬＵＴとを使用して生成される。 （もっと読む）

【課題】特殊回路網を異なるレベルでサポートするプログラマブルロジックデバイス（ＰＬＤ）を提供すること。
【解決手段】１つ以上のプログラマブルロジック（ＰＬ）領域（１１）および１つ以上の従来式入力／出力領域を有するＰＬＤは、追加で特殊回路網領域を含む１つ以上の周辺エリア（３１１〜３１４）を有する。ＰＬＤ残部、および、ＰＬ領域と従来式入力／出力領域の一方または双方の領域に接続されていない（そして、共通基板に実装されたＰＬＤ残部とは別個のダイから製造され得る）周辺特殊領域は、該領域をＰＬＤの残部に接続するため、メタライゼーショントレース（３５）または他の相互接続用のコンタクトを有する。同一のＰＬＤは、相互接続および特殊回路網能力の有無に関せず販売され得る。周辺特殊領域は、高速Ｉ／Ｏ（基本では約３Ｇｂｐｓまで、拡張では約１０〜１２Ｇｂｐｓまで）および他のタイプの特殊回路網を含む。 （もっと読む）

【課題】書き換えの可能な電気ヒューズを最小回路で実現する。
【解決手段】一端が外部電源電圧端子に接続された２本の電気ヒューズと、前記２本の電気ヒューズの共通接続ノードと接地端子間に並列に接続されたプログラム制御用の２本のスイッチング素子および読出し用の２本のスイッチング素子と、前記第１の電気ヒューズとスイッチング素子の接続点の電圧を検知する検知回路と、前記第１の電気ヒューズと、第２の電気ヒューズの接続点の電圧レベルを受ける排他的論理和を備えており、複数の電気ヒューズを初段から順番に１つずつ電気ヒューズをプログラムするに際して、前段の電気ヒューズの状態を検知回路で検知し、前段の電気ヒューズがプログラムされている時だけ、次段の電気ヒューズをプログラムするかどうかを判断するので、１本のプログラム用外部制御端子からプログラムが必要な電気ヒューズの本数分の信号パルスを入れることでプログラムが実現する。 （もっと読む）

【課題】ゲートアレイ内部の記憶素子の数を必要最小限に抑えつつ、コンテクストデータを切り替えるための時間を大幅に短縮することができるゲートアレイ装置を提供する。
【解決手段】各マクロセルに、実行中のロジック／状態データを記憶するための第１の記憶素子群の他に、第１の記憶素子群に対応する第２の記憶素子群を設ける。第２の記憶素子群を直列に接続して、第２の記憶素子群に他の回路のロジック／状態データをロードしておき、第１の記憶素子群に記憶されているロジック／状態データと、第２の記憶素子群に記憶されている他の回路のロジック／状態データとを交換するときには、第２の記憶素子群と第１の記憶素子群との間で、対応する２つの記憶素子同士を接続し、その後、交換実行信号が入力されて、第２の記憶素子群は第１の記憶素子群に記憶されているロジック／状態データを記憶し、第１の記憶素子群は第２の記憶素子群に記憶されている他の回路のロジック／状態データを記憶する。 （もっと読む）

【課題】 本発明は、ジッタが小さく精度の高いクロック信号を生成可能な超電導回路によるクロック発生回路を提供することを目的とする。
【解決手段】 超電導回路は、第１のトランスの２次側インダクタに結合され単一磁束量子パルスを生成する第１のパルス発生回路と、第２のトランスの２次側インダクタに結合され単一磁束量子パルスを生成する第２のパルス発生回路と、第１のパルス発生回路からの単一磁束量子パルスと第２のパルス発生回路からの単一磁束量子パルスとを重ね合わせたパルス信号を出力する合流回路を含み、第１及び第２のパルス発生回路の各々は、２次側インダクタを含む超電導ループと、超電導ループ内に設けられ単一磁束量子パルスを生成する第１のジョセフソン接合と、超電導ループ内に設けられ２次側インダクタを流れる電流に対する閾値が第１のジョセフソン接合とは異なる第２のジョセフソン接合を含む。 （もっと読む）

全加算器モジュール（３０）は、複数の入力および出力端子と、和発生ユニットと、桁上げ発生ユニットとを具える全加算器を具える。桁上げ発生ユニットは、前記複数の入力端子の一つに供給される制御信号に応答して、当該桁上げ発生ユニットへの桁上げ入力ビットを選択的に反転するプログラマブルインバータを具える。この全加算器モジュール（３０）は、符号付き乗算をサポートする面積効率の良い論理ブロックを提供し、この論理ブロックはそのプログラマブル性を維持し、目的とする他のすべての演算を実行することができる。
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【課題】論理素子、メモリ、論理素子領域などが固定されない集積回路および集積回路装置を提供する。
【解決手段】時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔn（ただし、nは任意の整数）とともに回路機能が異なる素子の集合であって、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに異なる回路機能の部分が素子の全体集合である集積回路を用いる。また、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能が異なる素子の集合であって、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能の異なる部分が任意の個数の部分集合である集積回路を用いる。 （もっと読む）

【課題】 廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を実現可能な３値／２値の変換のための３値／２値変換回路を実現する。
【解決手段】 プリチャージ端子ＰＣＫをＶＤＤ０にしたとき、ノードＮＤ１をＶＤＤ２に、ノードＮＤ２をＶＤＤ０にプリチャージしておく。そして、プリチャージ端子ＰＣＫをＶＤＤ２にして、転送ゲートＧ１，Ｇ２を導通させる。このとき、入力端子ＩＮがＶＤＤ２のときはノードＮＤ１をＶＤＤ０に変化させ、ノードＮＤ２をＶＤＤ０のままとする。入力端子ＩＮがＶＤＤ１のときはノードＮＤ１をＶＤＤ０に、ノードＮＤ２をＶＤＤ２にそれぞれ変化させる。入力端子ＩＮがＶＤＤ０のときはノードＮＤ１をＶＤＤ２に変化させ、ノードＮＤ２をＶＤＤ０のままとする。 （もっと読む）