【課題】基本構成単位となる回路セルの無駄を減らし、機能性の向上を図れ、回路サイズの増大を抑えることができる半導体集積回路を提供する。
【解決手段】回路セル２００は、任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有し、２つのセル入力信号Ｆ０，Ｆ１に応じて、３つの選択入力信号から一つの信号を選択する３入力１出力マルチプレクサ２２１を有し、マルチプレクサ２２１から選択した信号をセル出力信号として出力する選択部２２０と、テーブル部２３１を有し、テーブル部２３１から論理機能に応じて、一つのセル入力信号Ｆ２を含む複数の信号の何れか一つをマルチプレクサ２２１に３つの選択入力信号それぞれに割り当てる割り当て部２３０とを有する。 （もっと読む）

【課題】効率よく複数の量子ビットの中から任意に選択した２つの量子ビットで量子もつれ状態を生成する。
【解決手段】量子ビットＱ₁と量子ビットＱ₄の間で量子もつれ状態を作る場合、量子ビットＱ₁，Ｑ₄の共鳴周波数ω_Q1，ω_Q4の和周波数ω_Q1＋ω_Q4または差周波数｜ω_Q1−ω_Q4｜に可変共振器ｖｒｅｓの共振周波数ω_resを合わせる。この状態で、量子ビットＱ₁，Ｑ₄に和周波数ω_Q1＋ω_Q4または差周波数｜ω_Q1−ω_Q4｜のマイクロ波パルスを照射することによって、量子ビットＱ₁と量子ビットＱ₄の量子もつれ状態を作ることができる。 （もっと読む）

【課題】 実装の高密度化や多機能化が進む状況下においても、部品点数の増加や基板面積の拡大、基板数の増加を招くことなく、実行効率を向上可能とする。
【解決手段】 基板Ａ上に搭載された論理動作回路１が、プログラム可能な論理回路であるプログラマブルデバイス（ＰＬＤ／ＦＰＧＡ）１０と、時系列的に同時動作しない論理グループが書き込まれた複数の記憶手段（ＲＯＭ２１〜２ｎ）と、指示信号にもとづき複数の記憶手段の中から一つの記憶手段を選択する選択手段と、選択された記憶手段内の論理をプログラマブルデバイスに書き込む書込手段とを備えた。 （もっと読む）

【課題】マイクロプロセッサベースのシステムで待ち時間の少ない拡張性を持つ割込みコレクションを提供する。
【解決手段】受信した割込み信号を割込みコントローラの割込み要因レジスタ内に格納し、前記割込みコントローラから前記割込みコレクタへ割込み命令を出力し、前記割込みコレクタからマイクロプロセッサへ割込み信号をアサートし、要因値フィールドを要因アレイにシフトする。前記割込み命令は、識別子フィールド、要因レジスタＩＤフィールド及び要因値フィールドを含み、前記要因値フィールドの内容は、前記割込み要因レジスタの内容を本とする。前記割込み信号は、前記割込みコレクタによる前記識別子フィールドと要因レジスタＩＤの受信するとアサートされ、前記マイクロプロセッサが識別子フィールド及び要因レジスタＩＤフィールドの受信をサービスしている間に、前記割込みコレクタ内の要因アレイへの前記要因値フィールドのシフトされる。 （もっと読む）

【課題】任意の機能セルを機密状態に保持しつつ、機密とされていない機能セルについて、部分的な再構成を可能とする。
【解決手段】一つ以上の構成レジスタに対応して一つ配置される機密保護レジスタと、機密保護レジスタの値が機密の状態であるならば構成レジスタの更新を禁止し、構成レジスタへの入力を出力し、機密保護レジスタの値が非機密の状態であるならば構成レジスタを更新し構成レジスタの値を出力するように動作する構成レジスタ制御回路をそなえることで、任意の機能セルを機密に保持しつつ、非機密部の部分的再構成を可能とする。 （もっと読む）

【課題】低い伝送速度で大きな出力電圧振幅をもたらし且つ高い伝送速度で低い出力電圧振幅を単独のドライバでもたらすこと。
【解決手段】低電圧差動信号(LVDS)ドライバは、信号を駆動するよう動作する少なくとも２つのプログラマブルフィンガと、少なくとも２つのプレドライバとを含む。プレドライバの各々は１つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガをイネーブルに又はディセーブルにする。イネーブルにされたプログラマブルフィンガは信号を駆動し且つ当該ドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは信号を駆動せず且つ当該ドライバの容量負荷に寄与しない。 （もっと読む）

【課題】ＦＰＧＡ等の論理集積回路上に簡易で高パーフォーマンスの演算用回路を構築することができるようにして、論理集積回路上における演算ロジックの省スペース化を図る。
【解決手段】コプロセッサ１内のデータ・メモリを、乗算結果格納用メモリ１９，２０と加算結果格納メモリ２１，２２とに分けて、加算器１５は、乗算結果格納用メモリ１９，２０に格納されたデータのうち２つのデータを加算し、乗算器１６は、加算結果格納用メモリ２１，２２に格納されたデータのうち２つのデータを乗算するようにしたことにより、加算処理と乗算処理とを並行して実行することができる。ここで、ディジタル信号処理においては、加算処理と乗算処理が交互に行われることが多いので、上記のように加算処理と乗算処理とを並行して実行することができるようにしたことにより、ＣＰＵコアをＦＰＧＡに組み込んだ場合と比べて、処理をより高速に実行できる。 （もっと読む）

【課題】基本構成単位となる回路セルの無駄を減らし、回路サイズの増大を抑えることができる半導体集積回路を提供する。
【解決手段】選択部１０において４つの選択入力信号（ＳＩＮ１〜ＳＩＮ４）の中から１つ又は複数の信号が選択され、セル出力信号として回路セル外部に出力される。制御信号生成部２０では、セル入力信号Ａ，Ｂに応じて、選択部１０の選択動作を制御するための制御信号が生成される。そしてプログラム部３０では、選択部１０の複数の選択入力信号（ＳＩＮ１〜ＳＩＮ４）それぞれに対し、論理値「０」の信号、論理値「１」の信号、セル入力信号（Ｃ，／Ｃ，Ｄ，Ｅ，Ｆ）の何れか１つが、回路セルの論理機能に応じて割り当てられる。 （もっと読む）

【課題】考えられるシリアルデータ通信速度（１０〜１２Ｇｂｐｓを含む）の広い範囲をサポートできるプログラマブルロジックデバイス（「ＰＬＤ」）を設計すること。
【解決手段】プログラマブルロジックデバイス（「ＰＬＤ」）上の高速シリアルデータトランシーバ回路網は、第一の比較的低い最大データレートまでのデータレートで動作可能な幾つかのチャネル、および、第二の比較的高い最大データレートまでのデータレートで動作可能な他のチャネルを含む。比較的低速なチャネルは、比較的低速な位相ロックループ（「ＰＬＬ」）回路網によって供給され、比較的低いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。比較的高速なチャネルは、比較的高速なＰＬＬ回路網によって供給され、比較的高いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。 （もっと読む）

マルチ処理法で少なくとも２つの処理スレッドを同時処理するよう調整された信号処理デバイスである。デバイスはデータに関しワードレベル又はサブワードレベルの動作を実行する複数ファンクションユニットと、複数ファンクションユニットを相互接続する手段であって、動的スイッチされ複数相互接続構成をサポートし少なくとも一つの相互接続構成が複数ファンクションユニットを夫々所定のトポロジを備える少なくとも２つの非オーバーラップの処理ユニット中に相互接続する手段を含み、信号処理デバイスは更に個々の制御モジュールが処理ユニットの一つに割り当てられる少なくとも２つの制御モジュールを含む。本発明は更に信号処理デバイスでアプリケーション実行する方法、信号処理デバイスで実行されるコンパイルコードを取得しアプリケーションが信号処理デバイスで実行される方法を最適化するべくアプリケーションソースコードをコンパイルする方法を示す。
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本発明は、一般に、データ処理ハードウェアに関し、より詳細には、行列因数分解、特に非負行列因子分解(NMF)のためのハードウェアアクセラレータおよび関連の方法に関する。本発明の実装形態は、特に、OLEDディスプレイなどの電子発光ディスプレイの駆動に有用である。掛け合わせると対象の行列に近づく1対の因子行列(R;C)を決定する行列因子分解ハードウェアアクセラレータであって、前記対象の行列を表す入力データ行列を受信する入力と、第1の因子行列(R)の行および列のデータを格納する第1の因子行列メモリであって、ブロックに格納されている第1の因子行列の列データにアクセスするための、前記第1の因子行列メモリのそれぞれのブロックにそれぞれ関連付けられている複数の第1のデータバスを有する第1の因子行列メモリとを備える。
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【課題】たとえ不都合な回路構成データが従来のセキュリティメカニズムを通過し、論理プログラマブルデバイスに入力されたとしても、当該デバイスおよび周辺回路に不具合を及ぼすことを防ぐ。
【解決手段】論理プログラマブルデバイスに入力された回路構成データ１２を検査し、回路構成データ１２から構成される回路が所定の条件を満足するか判定する構成回路検証部３１２と、該判定の結果に応じて、回路構成データ１２から構成される回路が及ぼす不具合を防止するための保護動作を行う回路保護部３２０とを備える。 （もっと読む）

【課題】エレクトロマイグレーションによる配線断線の問題を解決する簡易な断熱充電論理回路を提供する。
【解決手段】排他的な２つの出力端子を有する組み合わせ論理回路と、ＣＭＯＳインバータにより構成したフリップフロップ回路とを接続するとともに、フリップフロップ回路の電源線に、組み合わせ論理回路とフリップフロップ回路とを組合わせた回路の時定数よりも一桁程度以上長い時間で充電・放電を行う電荷を再利用しない断熱充電クロックを印加する。これにより、論理回路に流れる最大電流量を低減することができるので、エレクトロマイグレーションによる配線断線の問題を解決することができる。この電荷を再利用しない断熱充電クロックは、ＯＮ抵抗の十分大きいｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを接続したＣＭＯＳインバータにより生成する。 （もっと読む）

【課題】意図した以外のコンフィグレーションデータによりプログラマブルロジックがコンフィグレーションされることがないようにする。
【解決手段】供給されたコンフィグレーションデータが書き込まれるコンフィグレーションＲＡＭ１２と、そのコンフィグレーションＲＡＭ１２に書き込まれたコンフィグレーションデータによって定義される回路を構成するロジックモジュール１１と、コンフィグレーションＲＡＭ１２ヘのコンフィグレーションデータの書き込みを管理する管理回路１３とを有し、管理回路１３において、前記コンフィグレーションデータのリビジョンに応じて、前記コンフィグレーションデータの前記コンフィグレーションＲＡＭ１２への供給を管理する。 （もっと読む）

【課題】プログラマブルロジックデバイスのための特殊処理ブロックを提供すること。
【解決手段】プログラマブルロジックデバイスのための特殊処理ブロックは、個々の乗算を計算せずに両方の乗算の部分積を加算して、２つの乗算の合計を実行する基本処理ユニットを組み入れる。そのような基本処理ユニットは、従来の別々の乗算器および加算器より少ない領域を消費する。特殊処理ブロックは、ブロックが様々なデジタル信号処理動作のために構成されることを可能にするために、ループバック機能とともに、入力および出力段を更に有する。 （もっと読む）

【課題】 従来の液晶表示器における制御信号とクロック信号との間の信号スキューを改善するソースドライバーのレシーバーを提供する。
【解決手段】 レシーバーは、２組の差動信号を第一形式から第二形式に変換するコンバーターと、コンバーターに結合され、第二形式に変換された２組の差動信号間の差に基づいて複数の基準信号を生成する比較回路と、比較回路に結合され、複数の基準信号に基づいて複数のデータ信号及び複数の制御信号を生成する復号回路とを含む。 （もっと読む）

【課題】リソースの使用を低減するよう構成されるマルチプライヤ回路を備えたプログラマブルロジックデバイスの提供。
【解決手段】専用のマルチプライヤ回路を有するプログラマブルロジックデバイスにおいて、通常はデバイスの検査に使用されるスキャンチェーンレジスタのいくつかがマルチプライヤの入力に近接して配置される。スキャンチェーンレジスタは入力レジスタとＡＮＤ演算され、１および０のテンプレートでロードできる。これにより、例えば最も重要でないビットに０がロードされ残りのビットに１がロードされた場合にサブセット乗算が可能になる。マルチプライヤは他の構成要素と共にブロック構成され、有限インパルス応答（ＦＩＲ）フィルタとして構成可能になる。この構成においてフィルタ係数をロードするためスキャンチェーンレジスタを使用し得、デバイス上の限られたロジックおよびルーティングリソースの使用を回避する。 （もっと読む）

【課題】 各々の量子ビットの長いコヒーレンス時間を維持したまま，量子ビット間の相互作用をオンオフ制御することのできる量子演算回路を提供する。
【解決手段】 集積化された磁束量子ビット101，102と，各々の磁束量子ビットにバイアス磁束を印加するためのバイアス電流線104と、隣接する量子ビット間に配置された２つのトランスフォーマー，すなわちSQUID107でシャントされた超伝導ループからなるトランスフォーマー105と，それと同様だがループにひねり109を持つトランスフォーマー106と，各々のトランスフォーマーに付随したSQUID制御用電流線110と，各々のトランスフォーマーに付随した直流磁場相殺用の直流磁束調整用電流線111と，量子ビット読み出し用SQUID103を設ける。 （もっと読む）

【課題】 論理モジュールを汎用化し、検証対象論理の回路構成に容易に合わせることができ、検証対象論理をプログラム可能な複数の論理素子にプログラムする工数と作成費用を大幅に低減することができる論理モジュールを提供する。
【解決手段】 本論理モジュールは、ＦＰＧＡ１０１，１０２と、外部と接続するためのソケットコネクタ１０５およびヘッダコネクタ１０６と、ＦＰＧＡ１０１，１０２およびコネクタ１０５，１０６に配線で接続された接続切替回路１０３とを基板に備える。ＦＰＧＡ１０１とコネクタ１０５とは配線で接続される。接続切替回路１０３は、ＦＰＧＡ１０１とＦＰＧＡ１０２との接続およびコネクタ１０５とコネクタ１０６との接続を行う第１の接続と、ＦＰＧＡ１０１とコネクタ１０６との接続およびＦＰＧＡ１０２とコネクタ１０５との接続を行う第２の接続とを切替可能とされる。 （もっと読む）

【課題】
周辺回路の構成を簡潔にし、部品数および製造コストを低減することが可能なフィールドプログラマブルゲートアレイを提供する。
【解決手段】
ＲＯＭ２０からコンフィグレーションデータのローディングを受け、ローディングされたこのコンフィグレーションデータに応じた論理回路を構築して実行するＦＰＧＡ１０において、ＦＰＧＡ１０への供給電力の電圧Ｖｃｃが、所定の動作閾値Ｖｔｈを超えているか否かをモニタするモニタ部１４と、モニタ部１４により電圧Ｖｃｃが動作閾値Ｖｔｈ以下になったこと受けてＲＯＭ２０からコンフィグレーションデータの新たなローディングを指示するローディング指示部１５とが構築されてなることを特徴とする。 （もっと読む）